KR20240124845A - 반도체 장치 및 그 제조방법 - Google Patents

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KR20240124845A
KR20240124845A KR1020240101150A KR20240101150A KR20240124845A KR 20240124845 A KR20240124845 A KR 20240124845A KR 1020240101150 A KR1020240101150 A KR 1020240101150A KR 20240101150 A KR20240101150 A KR 20240101150A KR 20240124845 A KR20240124845 A KR 20240124845A
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송승민
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Abstract

반도체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조방법이 제공된다. 몇몇 실시예에 따른 반도제 장치 및 그 제조방법은 기판 상에 교대로 적층된 복수의 절연층 및 복수의 전도성층을 포함하는 적층 구조체, 상기 복수의 절연층 중에서 최상부의 절연층으로부터 형성되어 상기 복수의 전도성층 중 어느 하나와 접촉하는 복수의 콘택트 구조체 및 상기 콘택트 구조체의 측벽에 형성된 스페이서를 포함하고, 상기 스페이서는 상기 기판에 수직하는 방향을 따라 구분되는 상기 콘택트 구조체의 영역에 대응하여 두께가 다르게 형성될 수 있다.

Description

반도체 장치 및 그 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 최근 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 것 중 하나로 2차원으로 배열되는 메모리 셀 대신에 3차원으로 배열되는 메모리 셀을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제 중 하나는 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것에 있다.
본 발명이 해결하고자 하는 기술적 과제가 상술한 과제들로 한정되는 것은 아니며, 언급되지 않은 또 다른 기술적 과제들은 본 명세서 및 첨부된 도면들로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 및 그 제조방법은, 기판 상에 교대로 적층된 복수의 절연층 및 복수의 전도성층을 포함하는 적층 구조체, 상기 복수의 절연층 중에서 최상부의 절연층으로부터 형성되어 상기 복수의 전도성층 중 어느 하나와 접촉하는 복수의 콘택트 구조체 및 상기 콘택트 구조체의 측벽에 형성된 스페이서를 포함하고, 상기 스페이서는 상기 기판에 수직하는 방향을 따라 구분되는 상기 콘택트 구조체의 영역에 대응하여 두께가 다르게 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 개시의 실시예들에 따르면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 개시의 실시예들에 따르면, 전도성층과 콘택트 구조체 사이의 절연 마진을 충분히 확보하여 인접한 콘택트 구조체 간의 전기적 간섭을 최소화할 수 있다.
본 발명의 효과가 상술한 효과들로 한정되는 것은 아니며, 언급되지 않은 효과들은 청구범위의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 일 실시예에 따른 반도체 장치를 개략적으로 보여주는 사시도이다.
도 2는 도 1의 반도체 장치를 개략적으로 보여주는 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ 선에 따라 절단한 단면을 개략적으로 보여주는 도면이다.
도 4는 도 3의 A 부분을 확대한 모습을 개략적으로 보여주는 도면이다.
도 5 내지 도 9는 도 1의 반도체 장치의 제조방법을 설명하기 위한 중간단계의 도면들이다.
이하에서 설명하는 본 발명의 실시예들은 여러 가지 형태로 변형되고 구현될 수 있으며, 아래에서 설명하는 실시예들에 본 발명의 기술적 사상이 한정되는 것은 아니다. 본 발명의 실시예들에서 사용되는 용어는 본 명세서에서 출원인이 임의로 선정하고 그 의미를 상세하게 기재한 경우를 제외하고, 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 본 발명이 속하는 기술분야에 종사하는 기술자의 의도, 판례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정 해석되어서는 아니되고, 본 발명의 기술적 사상에 부합하는 의미와 개념을 포함하는 것으로 해석되어야 한다.
본 명세서에서, 어떤 구성을 "포함"한다는 것은, 특별히 반대되는 기재가 없는 이상 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있다는 의미로 이해되어야 한다. 구체적으로, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것을 의미하는 것이며, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, 단수 표현은 문맥상 명백하게 다르게 뜻하지 않는 이상 복수의 표현을 포함한다. 또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는 데 사용될 수 있지만, 상기 구성요소는 상기 용어들에 의해 한정되지 않으며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 본 발명의 기술적 사상에 속하는 범위에서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 또한, 본 도면에서, 구성요소들의 형상과 크기 등은 명확한 설명을 강조하게 위해 과장된 것일 수 있다. 또한, 이하에서 설명하는 "상측", "하측", "상부", "하부", "측면", "상면", "하면" 등의 표현은 도면에 도시된 방향을 기준으로 한 것이며, 해당 대상의 방향이 변경되면 다르게 표현될 수 있음을 미리 밝혀둔다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 첨부한 도면들을 참조하여 본 발명의 실시예들에 대하여 상세하게 설명한다.
도 1은 일 실시예에 따른 반도체 장치를 개략적으로 보여주는 사시도이다. 도 2는 도 1의 반도체 장치를 개략적으로 보여주는 평면도이다. 도 3은 도 2의 Ⅰ-Ⅰ 선에 따라 절단한 단면을 개략적으로 보여주는 도면이다. 도 4는 도 3의 A 부분을 확대한 모습을 개략적으로 보여주는 도면이다. 도 2에서는 이해를 돕기 위해 후술하는 제2 스페이서(440)에 대한 도시는 생략되었다. 이하에서는 도 1 내지 도 4를 참조하여 몇몇 실시예에 의한 반도체 장치에 대해 상세히 설명한다.
도 1 내지 도 4를 참조하면, 몇몇 실시예에 의한 반도체 장치(10)는 복수의 메모리 셀을 적층한 3차원 메모리를 포함할 수 있다. 또한, 몇몇 실시예에 의한 메모리 셀은 NAND를 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하에서는 이해를 돕기 위해 몇몇 실시예에 의한 반도체 장치(10)가 3차원 NAND를 포함하는 것을 예로 들어 설명한다. 또한, 이하에서 설명하는 반도체 장치(10)는 메모리 칩(또는 패키지) 또는 메모리 칩의 임의의 부분만을 도시한 것일 수 있다.
몇몇 실시예에서, 반도체 장치(10)는 기판(100), 적층 구조체(200), 채널 구조체(300) 및 콘택트 구조체(400)를 포함할 수 있다. 몇몇 실시예에 의하면, 기판(100) 상에는 적층 구조체(200)가 배치될 수 있다. 이하에서는, 기판(100)과 적층 구조체(200)가 배치된 방향을 제1 방향(D1)이라고 정의하고, 반도체 장치(10)를 측방에서 바라볼 때, 제1 방향(D1)과 수직한 방향을 제2 방향(D2)이라고 정의한다. 또한, 제1 방향(D1)과 제2 방향(D2)을 모두 포함하는 평면에 수직한 방향을 제3 방향(D3)이라고 정의한다. 몇몇 실시예에 의하면, 제1 방향(D1)은 지면에 대해 수직한 방향일 수 있다.
몇몇 실시예에 의한 기판(100)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 예를 들어, 기판(100)은 반도체 물질로 이루어진 반도체 기판일 수 있으며, 베이스 기판 위에 반도체 층이 형성된 반도체 기판일 수도 있다. 몇몇 실시예에서, 기판(100)은 실리콘(Si), 예를 들어, 결정질 실리콘, 다결정질 실리콘, 비정질 실리콘, 또는 애피택셜 실리콘(Epitaxial silicon)을 포함할 수 있다. 또한, 기판(100)은 게르마늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 한편, 몇몇 실시예에 의한 기판(100)은 SOI(silicon on insulator) 구조 또는 GOI(Germanium on insulator) 구조를 가질 수 있다. 예를 들어, 기판(100)은 BOX 층(buried oxide layer)을 포함할 수 있다. 또한, 몇몇 실시예에 의한 기판(100)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 기판(100)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다. 또한, 다른 몇몇 실시예에서, 기판(100)은 복수 개로 제공될 수 있으며, 각 기판(100)들은 서로 다른 기능을 수행할 수 있다. 예를 들어, 어느 하나의 기판에는 능동 소자, 레지스터(Resistor), 인덕터(Inductor) 등의 수동 소자를 포함하는 복수의 회로 소자가 배치되어 메모리 셀의 동작이 제어될 수 있고, 다른 하나의 기판은 메모리 셀들에 전류를 공급하는 공통 소스 라인으로 기능할 수도 있다.
몇몇 실시예에 의한 적층 구조체(200)는 채널 영역(CA)과 콘택트 영역(TA)을 포함할 수 있다. 몇몇 실시예에 의한 채널 영역(CA)은 후술하는 채널 구조체(300)가 위치하는 영역으로 정의될 수 있고, 콘택트 영역(TA)은 후술하는 콘택트 구조체(400)가 위치하는 영역으로 정의될 수 있다. 예를 들어 도시되지 않았으나, 채널 영역(CA)에서는 전술한 회로 소자가 위치하며 채널 구조체(300)와 회로 소자가 전기적으로 연결될 수 있다. 또한, 채널 영역(CA)의 상부에는 도시되지 않았으나, 후술하는 상부 절연층(230)을 관통하여 채널 구조체(300)의 상단과 접촉하는 비아(미도시)와 전기적으로 연결된 배선 라인(예컨대, 비트 라인)(미도시)이 배치될 수 있다. 또한, 콘택트 영역(TA)의 상부에도 콘택트 구조체(400)와 전기적으로 연결된 배선 라인(미도시)이 배치될 수 있다. 상술한 예와 달리, 몇몇 다른 실시예에 의한 반도체 장치(10)는 채널 영역(CA) 및 콘택트 영역(TA) 중 콘택트 영역(TA)만을 포함할 수도 있다. 또한, 몇몇 실시예에서, 콘택트 영역(TA)은 복수의 채널 영역(CA)들 사이에 배치될 수도 있고, 채널 영역(CA)은 복수의 콘택트 영역(TA)들 사이에 배치될 수도 있다. 다만, 이는 예시적인 것에 불과하며, 본 기술 사상이 이러한 예에 한정되는 것은 아니다.
또한, 몇몇 실시예에서 적층 구조체(200)는 기판(100) 상에 배치될 수 있다. 전술한 것처럼, 기판(100)과 적층 구조체(200)는 제1 방향(D1)을 따라 배치될 수 있다. 몇몇 실시예에서 적층 구조체(200)는 복수의 절연층(210)과 전도성층(220)이 교대로 적층된 구조를 가질 수 있다. 예를 들어, 복수의 절연층(210)은 제1 내지 제10 절연층(210a ~ 210j)과 상부 절연층(230)을 포함할 수 있고, 복수의 전도성층(220)은 제1 내지 제11 전도성층(220a ~ 220k)을 포함할 수 있다. 상부 절연층(230), 제1 내지 제10 절연층(210a ~ 210j) 및 제1 내지 제11 전도성층(220a ~ 220k)은 제1 방향(D1)을 따라 배치될 수 있다. 몇몇 실시예에서, 제1 절연층(210a)은 절연층들(210a ~ 210j) 중에서 최상부에 위치한 절연층일 수 있고, 제10 절연층(210j)은 절연층들(210a ~ 210j) 중에서 최하부에 위치한 절연층일 수 있다. 또한, 몇몇 실시예에서, 제1 전도성층(220a)은 전도성층들(220a ~ 220k) 중에서 최상부에 위치한 전도성층일 수 있고, 제11 전도성층(220k)은 전도성층들(220a ~ 220k) 중에서 최하부에 위치한 전도성층일 수 있다. 몇몇 실시예에서, 제1 방향(D1)에 있어서 제1 전도성층(220a)은 제1 절연층(210a)의 상측에 위치할 수 있고, 상부 절연층(230)은 제1 전도성층(220a)의 상측에 위치할 수 있다. 즉, 상부 절연층(230)은 적층 구조체(200)의 최상부에 위치할 수 있고, 그 상면이 적층 구조체(200)에서 노출될 수 있다. 이에 따라, 상부 절연층(230)은 최상부 절연층으로 지칭될 수 있다. 아울러, 제1 전도성층(220a)은 최상부 전도성층으로 지칭될 수 있다. 상술한 절연층(210)과 전도성층(220)의 개수는 이러한 예에 한정되는 것은 아니고, 설계 요구 조건에 따라 다양하게 변경될 수 있음은 물론이다. 또한, 도 1에서는 복수의 절연층(210)과 전도성층(220)의 제2 방향(D2) 및 제3 방향(D3)으로의 길이가 대체로 동일 또는 유사한 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 복수의 절연층(210)과 전도성층(220)의 제2 방향(D2) 및 제3 방향(D3)에 대한 길이는 서로 상이할 수 있고, 일 예로서 적층 구조체(200)는 대체로 계단 형상을 가질 수도 있다.
몇몇 실시예에 의한 절연층(210)은 절연 물질을 포함할 수 있다. 예를 들어, 절연층(210)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 또는 하프늄 산화물 등을 포함할 수 있다. 다른 몇몇 실시예에서, 상부 절연층(230)은 보호막으로도 기능할 수 있도록 제1 내지 제10 절연층들(210a ~ 210j)과 상이한 절연 물질을 포함할 수도 있다. 또한, 제1 내지 제10 절연층들(210a ~ 210j)은 서로 상이한 절연 물질을 포함할 수 있음은 물론이고, 서로 동일 또는 유사한 절연 물질을 포함하되 서로 다른 조성 비율을 가질 수도 있다. 또한, 상부 절연층(230), 및 제1 내지 제10 절연층들(210a ~ 210j)은 서로 동일 또는 유사한 두께를 가질 수 있고, 반대로 서로 상이한 두께를 가질 수도 있다. 또한, 제1 내지 제10 절연층들(210a ~ 210j)과 상부 절연층(230)의 두께는 서로 상이할 수 있으며, 일 예로, 상부 절연층(230)의 두께는 제1 내지 제10 절연층들(210a ~ 210j) 각각의 두께보다 두꺼울 수 있다.
또한, 몇몇 실시예에 의한 전도성층(220)은 전도성 물질을 포함할 수 있다. 예를 들어, 전도성층(220)은 전도성 불순물을 첨가한 폴리 실리콘(Poly silicon), 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 구리(Cu) 등을 포함하는 물질 또는 이러한 물질의 합금을 포함할 수 있다. 또한, 몇몇 실시예에서, 전도성층(220)은 제2 방향(D2) 및/또는 제3 방향(D3)으로 연장되는 게이트 전극일 수 있고, 소위 워드 라인(Word line)의 기능을 수행할 수 있다. 또한, 몇몇 실시예에서, 복수의 전도성층들(220a ~ 220k)도 복수의 절연층들(210a ~ 210j)과 마찬가지로, 서로 다른 전도성 물질 또는 서로 동일 또는 유사한 전도성 물질을 포함하되 다른 조성 비율을 가질 수 있다. 또한, 복수의 전도성층들(220a ~ 220k)의 두께는 서로 동일 또는 유사할 수 있고, 서로 다른 두께를 가질 수도 있음은 물론이다.
몇몇 실시예에 의한 채널 구조체(300)는 채널 영역(CA)에 위치할 수 있다. 채널 구조체(300)는 채널 영역(CA)에 위치한 적층 구조체(200)를 제1 방향(D1)에서 관통할 수 있다. 예를 들어, 채널 구조체(300)는 적층 구조체(200)의 최상부에 배치된 제1 전도성층(220a)과 적층 구조체(200)의 최하부에 배치된 제11 전도성층(220k)을 각각 관통할 수 있다. 또한, 채널 구조체(300)는 상부 절연층(230)을 관통하지 않을 수 있다. 즉, 예를 들어, 채널 구조체(300)의 상단은 상부 절연층(230)의 내부에 위치될 수 있다. 또한, 채널 구조체(300)의 하단은 기판(100)의 내부에 위치될 수 있다. 몇몇 실시예에서, 적층 구조체(200)의 최하부에 배치된 제11 전도성층(220k)에 의해 채널 구조체(300)는 기판(100)과 전기적으로 연결될 수 있다.
몇몇 실시예에 의한 채널 구조체(300)는 복수 개로 제공될 수 있다. 예를 들어, 복수의 채널 구조체(300)들은 제2 방향(D2) 및 제3 방향(D3)을 포함한 평면 상에서 행과 열을 이루면서 서로 이격 배치될 수 있다. 즉, 복수의 채널 구조체(300)들은 기판(100)과 평행하는 방향으로 이격될 수 있다. 도 2에서 복수의 채널 구조체(300)들이 격자 형태를 가지도록 배열된 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 복수의 채널 구조체(300)들은 지그재그 형태, 방사 형태 등 다양한 형태로 변형될 수 있다. 몇몇 실시예에서, 각각의 채널 구조체(300)는 하나의 메모리 셀을 이룰 수 있다. 몇몇 실시예에 의한 채널 구조체(300)는 대체로 기둥 형상을 가질 수 있다. 또한, 채널 구조체(300)는 테이퍼(Tapered) 한 형상을 가질 수 있다. 구체적으로, 채널 구조체(300)는 제1 방향(D1)에 있어서 기판(100)을 향할수록 그 폭이 좁아지는 경사진 측면을 가지도록 형성될 수 있다. 또한, 몇몇 실시예에서, 채널 구조체(300)의 제2 방향(D2) 및 제3 방향(D3)을 포함하는 평면 상에서의 단면은 원 형태일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 채널 구조체(300)의 단면은 다각 형태일 수 있다. 또한, 채널 구조체(300)는 상부가 개방되되, 내부 공간을 갖는 중공 구조를 가질 수 있다. 다만, 채널 구조체(300)의 배치, 형상 등은 요구되는 설계 조건에 따라 다양하게 변경될 수 있다.
채널 구조체(300)의 내부의 중공 구조에는 절연 물질을 포함하는 코어 절연층(310)이 형성될 수 있다. 코어 절연층(310)이 포함하는 절연 물질의 예는 전술한 절연층(210)과 대부분 동일 또는 유사할 수 있으므로, 이에 대한 중복되는 내용은 생략한다. 코어 절연층(310)의 외측에는 코어 절연층(310)을 감싸는 채널층(320)이 위치할 수 있고, 채널층(320) 외측의 적어도 일부 영역에는 채널층(320)을 감싸는 유전층(330)이 위치할 수 있다. 몇몇 실시예에 의한 채널층(320)은 코어 절연층(310)의 측벽을 감쌀 수 있도록 배치될 수 있고, 반도체 물질, 예컨대 폴리 실리콘을 포함할 수 있다. 유전층(330)은 채널층(320) 상에 적층될 수 있다. 유전층(330)은 도시되지 않았으나, 복수의 층으로 구성될 수 있으며, 예를 들어 어느 하나의 층은 전하의 터널링(Tunneling)이 가능하도록 절연 물질을 포함할 수 있고, 다른 하나의 층은 전하 트랩이 가능하도록 실리콘 질화물 등의 물질을 포함할 수 있고, 또 다른 하나의 층은 외부로부터 전하 유입을 방지하도록 절연 물질을 포함할 수 있다. 다만, 상술한 예와 달리, 몇몇 다른 실시예에 있어서, 채널 구조체(300)는 코어 절연층(310) 및 채널층(320) 중에서 채널층(320)만을 구비할 수 있고, 이때 채널층(320)은 대체로 기둥 형상으로 형성될 수 있다.
몇몇 실시예에서, 채널 구조체(300)의 상단에는 채널 패드(340)가 형성될 수 있다. 몇몇 실시예에서, 채널 패드(340)는 전술한 상부 절연층(230) 내에 위치할 수 있다. 또한, 채널 패드(340)는 채널 구조체(300)의 개방된 상부를 덮도록 배치될 수 있다. 예를 들어, 채널 패드(340)는 전술한 채널층(320) 및 유전층(330) 상에 배치될 수 있다. 또한, 채널 패드(340)는 코어 절연층(310)의 상면을 덮고, 채널층(320)과 전기적으로 연결되도록 배치될 수 있다. 도 3 등에는 채널 패드(340)가 유전층(330)의 상면을 덮는 것는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 몇몇 다른 실시예에 의하면 채널 패드(340)는 유전층(330)의 상면을 덮지 않을 수 있고, 이때 채널 패드(340)의 측면은 유전층(330)에 의해 둘러싸일 수도 있다. 몇몇 실시예에서, 채널 패드(340)는 도전성 물질을 포함할 수 있다. 예를 들어, 채널 패드(340)는 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 본 기술 사상이 이러한 예에 한정되는 것은 아니다.
몇몇 실시예에 의한 콘택트 구조체(400)는 콘택트 영역(TA)에 위치할 수 있다. 몇몇 실시예에서, 콘택트 구조체(400)는 제1 방향(D1)으로 연장되는 구조를 가질 수 있다. 콘택트 구조체(400)는 대체로 기둥 형상을 가질 수 있다. 즉, 콘택트 구조체(400)는 제1 방향(D1)에 있어서 기판(100)을 향할수록 그 폭이 좁아지는 테이퍼한 형상을 가질 수 있다. 다만, 이에 한정되는 것은 아니고, 콘택트 구조체(400)는 제1 방향(D1)에 있어서 그 폭이 일정한 형상을 가질 수도 있으며, 그 단면이 원형 또는 다각형을 가질 수도 있다. 다만, 이러한 예에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있음은 물론이다.
몇몇 실시예에서, 콘택트 구조체(400)는 콘택트 영역(TA)에 위치한 적층 구조체(200)의 적어도 일부를 제1 방향(D1)에서 관통하여 형성될 수 있다. 몇몇 실시예에 의한 콘택트 구조체(400)는 복수의 콘택트들(410, 420)과 스페이서(430, 440)를 포함할 수 있다. 도 1 및 도 2 등에서 예시적으로 콘택트 구조체(400)가 8개의 콘택트를 갖는 것으로 도시되어 있으나, 본 기술 사상이 이에 한정되는 것은 아니다. 예를 들어, 콘택트 구조체(400)는 N 개(N은 2 이상의 자연수)의 콘택트를 가질 수 있고, 각 콘택트에는 스페이서(430, 440)가 각각 마련될 수 있다. 이하에서는 이해를 돕기 위해 콘택트 구조체(400)가 포함하는 제1 콘택트(410)와 제2 콘택트(420)를 중심으로 설명한다.
몇몇 실시예에 의하면, 콘택트들(410, 420)은 제2 방향(D2) 및 제3 방향(D3)을 포함한 평면 상에서 서로 이격 배치될 수 있다. 즉, 콘택트들(410, 420)은 기판(100)에 대체로 평행한 방향으로 행과 열을 이루면서 서로 이격될 수 있다. 몇몇 다른 실시예에서, 콘택트들(410, 420)은 제2 방향(D2) 및/또는 제3 방향(D3)에 있어서 예각으로 교차하도록 이격 배치될 수 있다. 아울러, 콘택트들(410, 420)은 격자 형태, 지그재그 형태, 방사 형태 등을 이루도록 배열될 수 있다.
몇몇 실시예에서, 콘택트들(410, 420)은 후술하는 바와 같이, 적층 구조체(200)의 적어도 일부를 관통시켜 형성한 콘택트 홀에 전도성 물질을 채워서(Filling) 형성할 수 있다. 몇몇 실시예에 의하면, 콘택트들(410, 420)은 텅스텐(W)을 포함할 수 있다. 비록 도시되지 않았으나, 콘택트 홀의 측벽에 티타늄(Ti) 등의 물질을 포함하는 베리어/라이너 층을 증착하고, 이후에 콘택트 홀에 텅스텐 등을 포함하는 전도성 물질을 채울 수도 있으나, 이에 한정되는 것은 아니다.
몇몇 실시예에서, 콘택트들(410, 420)은 전술한 최상부 절연층, 즉 상부 절연층(230)으로부터 형성될 수 있다. 또한, 콘택트들(410, 420)은 전도성층(220)과 접촉할 수 있다. 구체적으로, 콘택트들(410, 420)의 하단은 제1 내지 제11 전도성층들(220a ~ 220k) 중 적어도 어느 하나와 접촉할 수 있다. 이에 따라, 콘택트들(410, 420)은 전도성층(220)과 전기적으로 연결될 수 있다. 즉, 일 예로서, 전술한 것처럼 전도성층(220)은 워드 라인 기능을 수행하는 게이트 전극일 수 있으므로, 콘택트들(410, 420)은 게이트 전극과 전기적으로 연결되는 게이트 콘택트로 이해될 수 있다. 또한, 몇몇 실시예에 의하면, 콘택트 구조체(400)에 포함되는 복수의 콘택트들은 각각 제1 내지 제11 전도성층들(220a ~ 220k)과 독립적으로 접촉할 수 있다. 예를 들어, 어느 하나의 콘택트가 제1 전도성층(220a)과 접촉한 경우, 다른 하나의 콘택트는 제1 전도성층(220a)을 제외한 나머지 제2 내지 제11 전도성층들(220b ~ 220k) 중 하나와 접촉할 수 있다.
몇몇 실시예에 의하면, 제1 콘택트(410)는 상부 절연층(230)을 관통하도록 형성될 수 있다. 즉, 제1 콘택트(410)의 상면은 상부 절연층(230)의 상면으로부터 노출될 수 있고, 제1 콘택트(410)의 하면은 상부 절연층(230)의 하면으로부터 노출될 수 있다. 아울러, 제1 콘택트(410)는 제1 전도성층(220a)과 접촉할 수 있다. 예를 들어, 제1 콘택트(410)의 하면과 제1 전도성층(220a)의 상면은 면접할 수 있다. 이에 따라, 제1 콘택트(410)는 제1 전도성층(220a)과 전기적으로 연결될 수 있다.
몇몇 실시예에 의하면, 제2 콘택트(420)는 상부 절연층(230)을 관통할 수 있으며, 이에 따라 제2 콘택트(420)의 상면은 상부 절연층(230)의 상면으로부터 노출될 수 있다. 또한, 제2 콘택트(420)는 제1 방향(D1)에 있어서 제1 전도성층(220a)보다 하측에 위치한 전도성층들(220b ~ 220k) 중 어느 하나와 접촉할 수 있다. 예를 들어, 제2 콘택트(420)는 제4 전도성층(220d)과 접촉할 수 있고, 이에 따라 제2 콘택트(420)의 하면은 제4 전도성층(220d)의 상면과 면접할 수 있다. 즉, 몇몇 예시적인 실시예에 의하면, 제2 콘택트(420)는 상부 절연층(230), 제1 전도성층(220a), 제1 절연층(210a), 제2 전도성층(220b), 제2 절연층(210b), 제3 전도성층(220c) 및 제3 절연층(210c)을 제1 방향(D1)을 따라 순차적으로 관통하여 제4 전도성층(220d)과 전기적으로 연결될 수 있다.
다만, 상술한 몇몇 실시예는 이해를 돕기 위한 것에 불과하고, 제2 콘택트(420)가 제1 전도성층(220a)과 접촉하고, 제1 콘택트(410)가 제2 내지 제11 전도성층들(220b ~ 220k) 중 어느 하나와 접촉할 수도 있다.
몇몇 실시예에서, 스페이서(430, 440)는 콘택트 구조체(400)의 측벽 상에 형성될 수 있다. 구체적으로, 스페이서(430, 440)는 콘택트들(410, 420) 각각의 측벽에 형성될 수 있다. 몇몇 실시예에서, 스페이서(430, 440)는 콘택트 구조체(400)에 포함된 콘택트들마다 각각 형성될 수 있다.
몇몇 실시예에서, 스페이서(430, 440)는 제1 스페이서(430)와 제2 스페이서(440)를 포함할 수 있다. 몇몇 실시에에 의한 스페이서(430, 440)는 절연 물질을 포함할 수 있다. 예를 들어, 스페이서(430, 440)는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드(SiON) 등을 포함할 수 있다. 몇몇 실시예에서, 제1 스페이서(430)와 제2 스페이서(440)는 서로 동일 또는 유사한 절연 물질을 포함할 수 있다. 다만, 이에 한정되는 것은 아니고, 제1 스페이서(430)와 제2 스페이서(440)는 서로 다른 물질을 포함할 수도 있다. 또한, 제1 스페이서(430)와 제2 스페이서(440)는 서로 동일 또는 유사한 물질을 포함하되, 서로 다른 조성 비율을 가지도록 조합될 수도 있다.
몇몇 실시예에 의하면, 콘택트 구조체(400)는 제1 방향(D1)을 따라 구분되는 복수의 영역들을 포함할 수 있다. 예를 들어, 제1 콘택트(410)와 제2 콘택트(420)는 제1 방향(D1)을 기준으로 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)으로 구분될 수 있다. 여기서, 제2 영역(A2)은 제1 영역(A1)보다 제1 방향(D1)에 있어서 하측에 위치하고, 제3 영역(A3)은 제2 영역(A2)보다 제1 방향(D1)에 있어서 하측에 위치할 수 있다. 즉, 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)은 기판(100)을 향하는 방향으로 순차적으로 위치할 수 있다. 또한, 제1 영역(A1)과 제2 영역(A2)은 상부 절연층(230) 내에 위치할 수 있고, 제1 영역(A1)의 상면은 상부 절연층(230)의 상면과 동일 평면을 의미할 수 있다. 아울러, 몇몇 실시예에서, 전술한 채널 패드(340)의 상면은, 제1 영역(A1)과 제2 영역(A2)의 경계면, 즉 제1 영역(A1)의 하면과 제2 영역(A2)의 상면과 동일 레벨에 위치할 수 있다. 즉, 기판(100) 일 면으로부터 채널 패드(340)의 상면까지의 제1 방향(D1)에 따른 수직 거리와, 기판(100)의 일 면으로부터 제1 영역(A1)의 하면 또는 제2 영역(A2)의 상면까지의 제1 방향(D1)에 따른 수직 거리는 동일할 수 있다. 즉, 채널 패드(340)의 상면은 콘택트 구조체(400)의 상면 및 스페이서(430, 440)의 상면보다 제1 방향(D1)에 있어서 하측에 위치할 수 있다. 또한, 몇몇 실시예에서, 제2 영역(A2)의 하면은 채널 구조체(300)의 상면보다 제1 방향(D1)에 있어서 상측에 위치할 수 있다. 다만, 이에 한정되는 것은 아니고, 제2 영역(A2)의 하면은 제1 전도성층(220a)보다 제1 방향(D1)에 있어서 상측으로 이격되게 위치하면 족하다. 이러한 몇몇 실시예는 제2 영역(A2)의 하면과 맞닿은 제3 영역(A3)의 상면도 마찬가지이며, 이에 따라 제3 영역(A3)의 상면은 전도성층들(220a ~ 220k) 중 최상부의 전도성층인 제1 전도성층(220a)의 상측에 위치할 수 있다. 몇몇 실시예에 의하면, 제3 영역(A3)은 그 전체 영역이 상부 절연층(230) 내에 위치하거나, 그 적어도 일부 영역이 상부 절연층(230) 내에 위치할 수 있다. 또한, 제3 영역(A3)의 하면은 전도성층들(220a ~ 220k) 중 어느 하나와 동일 레벨에 있을 수 있다. 예를 들어, 제1 콘택트(410)의 경우, 제3 영역(A3)의 하면은 제1 전도성층(220a)의 상면과 동일 레벨에 있을 수 있다. 또한, 예를 들어, 제2 콘택트(420)의 경우, 제3 영역(A3)의 하면은 제3 전도성층(220c)의 하면과 동일 레벨에 있을 수 있다. 즉, 복수의 콘택트 중 제1 전도성층(220a)과 접촉하는 콘택트의 경우에만 제3 영역(A3)의 전체 영역이 상부 절연층(230) 내에 위치하며, 제3 영역(A3)의 하면이 전도성층의 상면과 동일 레벨에 있을 수 있다. 또한, 콘택트가 제2 내지 제11 전도성층(220b ~ 220k)과 접촉하는 경우에는, 제3 영역(A3)의 어느 일부(상부, Upper portion)는 상부 절연층(230) 내에 위치하되, 다른 일부(하부, Lower portion)는 적어도 일부의 절연층들(210a ~ 210j) 및 적어도 일부의 전도성층(220a ~ 220k)의 내부에 위치할 수 있다. 또한, 이때 제3 영역(A3)의 하면이 그 접촉하는 전도성층과 가장 인접하게 위치한 상측의 전도성층의 하면과 동일 레벨에 있을 수 있다. 즉, 전도성층들(220a ~ 220k)의 위치에 따라, 이에 접촉되는 콘택트의 제3 영역(A3)의 하면의 위치만 달라지게 되므로, 이하에서는 이해를 돕기 위해 제2 콘택트(420)를 중심으로 설명한다.
몇몇 실시예에서, 스페이서(430, 440)는 제1 방향(D1)을 따라 구분되는 콘택트 구조체(400)의 영역별로 다른 두께를 가질 수 있다. 예를 들어, 스페이서(430, 440)는 제1 방향(D1)을 따라 구분되는 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)에서 서로 다른 두께를 가질 수 있다. 몇몇 실시예에 의하면, 제1 영역(A1)에는 제1 스페이서(430)와 제2 스페이서(440) 중 제2 스페이서(440)가 형성될 수 있다. 즉, 제1 영역(A1)에서는 제2 스페이서(440)가 제2 콘택트(420)의 측벽(420LS, 420RS)을 둘러싸도록 형성될 수 있다. 이에 따라, 제1 영역(A1)에서 제2 스페이서(440)는 제2 콘택트(420) 내에 채워진 전도성 물질을 감쌀 수 있다. 또한, 몇몇 실시예에 의하면, 제1 영역(A1)에 형성된 제2 스페이서(440)의 상면은 콘택트 구조체(400)의 상면과 동일 평면 상에 있을 수 있다.
몇몇 실시예에서, 제2 영역(A2)에는 제1 스페이서(430)와 제2 스페이서(440)가 각각 형성될 수 있다. 이때, 제2 영역(A2)에서의 제2 콘택트(420)의 측벽(420LS, 420RS) 중 일부 영역에서는, 제1 스페이서(430)와 제2 스페이서(440) 중 어느 하나가 손실될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제2 영역(A2)의 상부 영역에서, 제2 콘택트(420)의 왼쪽 측벽(420LS) 상에는 제2 스페이서(440)만이 형성될 수 있고, 제2 스페이서(440)는 제2 콘택트(420)의 왼쪽 측벽(420LS)을 둘러쌀 수 있다. 또한, 제2 영역(A2)의 상부 영역에서, 제2 콘택트(420)의 오른쪽 측벽(420RS) 상에는 제1 스페이서(430)와 제2 스페이서(440)가 모두 형성될 수 있다. 이때, 제1 스페이서(430)는 제2 콘택트(420)의 오른쪽 측벽(420RS)을 둘러쌀 수 있고, 제2 스페이서(440)는 제1 스페이서(430) 상에 형성되어 제1 스페이서(430)를 둘러쌀 수 있다. 아울러, 제2 영역(A2)의 하부 영역에서, 제2 콘택트(420)의 왼쪽 측벽(420LS) 상에는 제1 스페이서(430)만이 형성될 수 있으며, 제2 콘택트(420)의 오른쪽 측벽(420RS) 상에는 제1 스페이서(430)와 제2 스페이서(440)가 모두 형성될 수 있다. 즉, 제2 영역(A2)의 왼쪽 측벽(420LS)에서는 제1 스페이서(430)와 제2 스페이서(440) 중 어느 하나가 제2 콘택트(420) 내에 채워진 전도성 물질을 감쌀 수 있고, 제2 영역(A2)의 오른쪽 측벽(420RS)에서는 제1 스페이서(430)가 제2 콘택트(420)의 오른쪽 측벽(420RS)을 둘러싸도록 형성되며 제2 스페이서(440)가 제1 스페이서(430) 상에 형성되어 전도성 물질을 감쌀 수 있다. 이처럼, 제2 영역(A2)의 일부 영역(예컨대, 제2 콘택트(420)의 왼쪽 측벽(420LS))에서는 제1 스페이서(430)와 제2 스페이서(440) 중 어느 하나가 손실될 수 있다.
또한, 몇몇 실시예에서, 제3 영역(A3)에는 제1 스페이서(430)와 제2 스페이서(440)가 모두 형성될 수 있다. 예를 들어, 제1 스페이서(430)는 제3 영역(A3)에 있어서 제2 콘택트(420)의 측벽(420LS, 420RS)을 둘러싸도록 형성될 수 있고, 제2 스페이서(440)는 제1 스페이서(430) 상에 형성되어 제2 콘택트(420) 내에 채워진 전도성 물질을 감쌀 수 있다. 또한, 제3 영역(A3)의 하단에서, 제1 스페이서(430)는 제2 스페이서(440)의 하단을 감싸도록 형성될 수 있다.
몇몇 실시예에서, 제1 영역(A1)에서는 전술한 것처럼 제2 스페이서(440)만 형성되고, 제3 영역(A3)에서는 제1 스페이서(430) 및 제2 스페이서(440)가 모두 형성되므로, 제3 영역(A3)에서 제2 콘택트(420)를 둘러싸는 스페이서(430, 440)의 평균 두께는, 제1 영역(A1)에서의 스페이서(430, 440)의 평균 두께보다 두꺼울 수 있다. 또한, 제2 영역(A2)의 일부 영역에서는 제1 스페이서(430) 또는 제2 스페이서(440)가 손실되므로, 제2 영역(A2)에서의 스페이서(430, 440)의 평균 두께는 제3 영역(A3)보다 얇을 수 있다.
상술한 몇몇 실시예에 의하면, 제3 영역(A3)에서의 스페이서(430, 440)의 두께가 충분히 확보될 수 있고, 나아가 제3 영역(A3)의 상면은 전술한 바와 같이 최상부 전도층인 제1 전도성층(220a)보다 제1 방향(D1)에 있어서 상측에 위치되므로, 제2 콘택트(420) 및 제1 전도성층(220a)과 접촉하는 제1 콘택트(410) 사이의 제1 방향(D1)으로의 절연 마진이 충분히 확보될 수 있다. 후술하는 것처럼 콘택트는 콘택트 홀을 식각 등에 의해 형성한 후 홀 내부에 절연 물질을 채워서 형성되는데, 콘택트 측벽을 둘러싸는 스페이서들의 두께가 충분하지 않은 경우, 인접한 어느 하나의 콘택트가 접촉된 전도성층에 다른 콘택트가 노출될 수 있다. 그러나, 상술한 몇몇 실시예에 의하면, 전도성층들(220a ~ 220k)과 인접한 영역인 제3 영역(A3)에 제1 스페이서(430)와 제2 스페이서(440)가 모두 형성되어 충분한 스페이서(430, 440)의 두께가 확보될 수 있으므로, 제2 방향(D2) 및/또는 제3 방향(D3)으로의 절연 마진도 충분히 확보될 수 있다.
도 5 내지 도 9는 도 1의 반도체 장치의 제조방법을 설명하기 위한 중간단계의 도면들이다. 이하에서는, 도 5 내지 도 9를 참조하여 몇몇 실시예에 의한 반도체 장치(10)를 제조하는 방법에 대해 설명한다. 이하에서는 이해를 돕기 위해 도 1 내지 도 4의 참조 부호를 동일하게 사용한다.
도 5를 참조하면, 몇몇 실시예에서, 적층 구조체(200)의 상부에 콘택트 홀들(H1, H2)을 형성할 수 있다. 예를 들어, 제1 콘택트(410)를 형성하기 위해서 상부 절연층(230)을 관통하는 제1 콘택트 홀(H1)을 형성하고, 제2 콘택트(420)를 형성하기 위해서 상부 절연층(230), 제1 전도성층(220a), 제1 절연층(210a), 제2 전도성층(220b), 제2 절연층(210b) 및 제3 전도성층(220c)을 관통하는 제2 콘택트 홀(H2)을 형성할 수 있다. 몇몇 실시예에서, 제1 콘택트 홀(H1)과 제2 콘택트 홀(H2)은 포토 공정과 식각 공정을 거쳐 선택적으로 제1 콘택트 홀(H1)이 형성될 부분과 제2 콘택트 홀(H2)이 형성될 부분을 식각하여 형성될 수 있다. 몇몇 실시예에 의하면, 식각 공정은 플라즈마 등을 이용한 식각 공정 또는 식각액을 이용한 식각 공정을 포함할 수 있다. 식각 공정에 의해 제1 콘택트 홀(H1)과 제2 콘택트 홀(H2)을 형성한 이후 적층 구조체(200) 상에 도포된 포토레지스트를 제거할 수 있다.
몇몇 실시예에 의한 제1 콘택트 홀(H1)과 제2 콘택트 홀(H2)이 형성된 후, 각각의 홀들(H1, H2) 내부에 제1 스페이서(430)를 증착하여 형성할 수 있다. 이때, 각각의 홀들(H1, H2) 내부에 증착된 제1 스페이서(430)의 두께는 후술하는 제2 스페이서(440)의 두께보다 얇을 수 있다. 즉, 제1 스페이서(430)는 후술하는 희생막(SL)이 노출되는 것을 방지할 수 있는 최소의 두께로 홀들(H1, H2) 내부에 증착하는 것이 바람직하다. 또한, 몇몇 실시예에서, 홀들(H1, H2) 내부에 형성된 제1 스페이서(430)의 최상단은 채널 패드(340)의 상면과 동일 평면 상에 있을 수 있고, 해당 평면은 전술한 제1 영역(A1)과 제2 영역(A2)을 구분하는 경계면일 수 있다. 다만, 본 기술 사상이 이러한 예에 한정되는 것은 아니다. 홀들(H1, H2)의 내부에 제1 스페이서(430)가 각각 증착되어 형성된 후에 희생막(SL)을 형성할 수 있다. 예를 들어, 제1 콘택트 홀(H1)과 제2 콘택트 홀(H2) 각각에 화상 기상 증착(Chemical vapor deposition, CVD) 또는 원자층 증착(Atomic layer deposition, ALD) 등의 방식으로 희생막(SL)을 증착할 수 있다. 이때, 제1 콘택트 홀(H1)과 제2 콘택트 홀(H2)의 상단으로부터 돌출된 희생막(SL)은 CMP 공정(Chemical mechanical polishing) 또는 에치백 공정(Etch-back) 등을 통해 평탄화 될 수 있다.
상술한 과정 이후에 전술한 채널 구조체(300)와 전기적으로 연결되는 배선 라인(예컨대, 비트 라인)을 형성할 수 있으나, 이에 한정되는 것은 아니다.
도 6을 참조하면, 내부에 희생막(SL)이 채워진 홀들(H1, H2) 상부에 절연층을 추가적으로 증착할 수 있다. 이 과정에서 증착되는 절연층은 전술한 상부 절연층(230)의 일부일 수 있다. 요구되는 높이까지 상부 절연층(230)을 증착하고, 이어서 상부 절연층(230)의 특정 부분을 식각할 수 있다. 여기서, 특정 부분은 앞서 홀들(H1, H2)이 형성된 부분과 대체로 중첩되는 부분일 수 있다. 즉, 식각 공정을 수행함에 따라 기존의 홀들(H1, H2)의 제1 방향(D1)에 있어서 상측으로 새로운 홀들(H3, H4)이 형성될 수 있고, 이에 따라 제1 콘택트 홀(H1, H3) 및 제2 콘택트 홀(H2, H4)의 전체 높이가 연장될 수 있다. 또한, 이 과정에서 기존의 홀들(H1, H2)의 내부에 형성된 희생막(SL)도 제거될 수 있다. 다만, 홀의 높이가 연장되는 공정과 희생막(SL)이 제거되는 공정은 서로 다른 라디칼을 사용하거나, 서로 다른 시계열을 갖는 상이한 식각 공정에 의해 이루어질 수도 있다. 이때, 추가적으로 형성된 홀들(H3, H4)의 폭은 기존에 형성된 홀들(H1, H2)의 폭보다 상대적으로 클 수 있다.
도 7을 참조하면, 몇몇 실시예에서, 제1 콘택트 홀(H1, H3)과 제2 콘택트 홀(H2, H4) 내에 제2 스페이서(440)가 증착될 수 있다. 전술한 것처럼, 제1 콘택트 홀(H1, H3)과 제2 콘택트 홀(H2, H4) 내부에 각각 증착되는 제2 스페이서(440)의 평균 두께는 제1 스페이서(430)보다 두꺼울 수 있다. 구체적으로, 기존의 홀들(H1, H2)에는 이미 제1 스페이서(430)가 증착되어 있으므로, 기존의 홀들(H1, H2) 내부에서 제2 스페이서(440)는 제1 스페이서(430) 상에 증착될 수 있고, 이에 따라 제1 스페이서(430)를 둘러싸도록 형성될 수 있으며, 제2 방향(D2) 및/또는 제3 방향(D3)으로의 절연 마진이 충분히 확보될 수 있다. 이와 다르게, 추가적으로 형성된 홀들(H3, H4) 내부에서는 제2 스페이서(440)가 제1 콘택트(410) 및 제2 콘택트(420)의 측벽을 이루는 상부 절연층(230)을 둘러싸도록 형성될 수 있다.
도 8을 참조하면, 제1 스페이서(430)와 제2 스페이서(440)에 대한 식각 공정이 수행될 수 있다. 예를 들어, 제2 스페이서(440)를 제거하여 상부 절연층(230)이 노출되도록 제2 스페이서(440)를 제거할 수 있다. 이 과정에서 홀들(H1 ~ H4) 측벽 상에 형성된 제2 스페이서(440)도 일부 제거될 수 있다. 또한, 제1 콘택트 홀(H1, H3)에 제1 전도성층(220a)이 노출되도록 제1 스페이서(430) 및 제2 스페이서(440)를 제거할 수 있다. 또한, 제2 콘택트 홀(H2, H4)에 제4 전도성층(220d)이 노출되도록 제1 스페이서(430), 제2 스페이서(440), 및 제3 절연층(220c)을 제거할 수 있다. 이 과정에서 기존의 홀들(H1, H3)에서 과식각되어 단차를 이루는 제2 스페이서(440)의 상면이 전술한 제2 영역(A2)과 제3 영역(A3)을 구분하는 경계면일 수 있으나, 이에 제한되는 것은 아니다.
도 9를 참조하면, 제1 스페이서(430)와 제2 스페이서(440)가 형성된 제1 콘택트 홀(H1, H3), 및 제2 콘택트 홀(H2, H4)의 내부에는 전도성 물질이 채워질 수 있다. 예를 들어, 제1 콘택트 홀(H1, H3) 및 제2 콘택트 홀(H2, H4)의 내부에 텅스텐(W)을 증착하여 제1 콘택트(410)와 제2 콘택트(420)를 형성할 수 있다. 이후에 CMP 공정 등을 통해 제1 콘택트(410)와 제2 콘택트(420)의 상단을 평탄화 하는 작업을 병행할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 상술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
10: 반도체 장치 100: 기판
200: 적층 구조체 210: 절연층
220: 전도성층 300: 채널 구조체
400: 콘택트 구조체 410: 제1 콘택트
420: 제2 콘택트 430: 제1 스페이서
440: 제2 스페이서

Claims (10)

  1. 기판 상에 교대로 적층된 복수의 절연층 및 복수의 전도성층을 포함하는 적층 구조체;
    상기 복수의 절연층 중에서 최상부의 절연층으로부터 형성되어 상기 복수의 전도성층 중 어느 하나와 접촉하는 복수의 콘택트 구조체; 및
    상기 콘택트 구조체의 측벽에 형성된 스페이서를 포함하고,
    상기 스페이서는,
    상기 기판에 수직하는 방향을 따라 구분되는 상기 콘택트 구조체의 영역에 대응하여 두께가 다르게 형성되는 반도체 장치.
  2. 제1항에 있어서,
    상기 스페이서는,
    상기 콘택트 구조체의 측벽을 둘러싸도록 형성된 제1 스페이서; 및
    상기 콘택트 구조체의 측벽 및 상기 제1 스페이서 중 적어도 어느 하나를 둘러싸도록 형성된 제2 스페이서를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 스페이서는 상기 제2 스페이서의 하단을 감싸는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 콘택트 구조체는 상기 기판에 수직하는 방향을 기준으로,
    상기 최상부의 상기 절연층의 상면과 인접하고, 상기 제2 스페이서가 형성된 제1 영역;
    상기 제1 영역의 하측에 배치되고, 상기 제1 스페이서 및 상기 제2 스페이서가 모두 형성되되, 일부 영역에서 상기 제1 스페이서 및 제2 스페이서 중 어느 하나가 손실된 제2 영역; 및
    상기 제2 영역의 하측에 배치되고, 상기 제1 스페이서 및 상기 제2 스페이서가 각각 형성된 제3 영역을 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제3 영역의 최상부는, 최상부의 상기 전도성층보다 상측에 위치하는 반도체 장치.
  6. 제4항에 있어서,
    상기 제2 영역의 일부 영역에서는, 상기 제1 스페이서가 상기 콘택트 구조체의 측벽을 둘러싸도록 형성되며, 상기 제2 스페이서가 상기 제1 스페이서를 둘러싸도록 형성되고,
    상기 제2 영역의 다른 일부 영역에서는, 상기 제1 스페이서가 상기 콘택트 구조체의 측벽을 둘러싸도록 형성되고,
    상기 제2 영역의 또 다른 일부 영역에서는, 상기 제2 스페이서가 상기 콘택트 구조체의 측벽을 둘러싸도록 형성되는 반도체 장치.
  7. 제5항에 있어서,
    상기 적층 구조체를 관통하는 채널 구조체와 상기 채널 구조체의 상단에 형성된 채널 패드를 더 포함하고,
    상기 채널 패드의 최상면은 상기 제2 영역의 최상면과 동일 평면 상에 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 채널 패드의 최상면은 상기 콘택트 구조체의 최상면 및 상기 스페이서의 최상면보다 하측에 위치하는 반도체 장치.
  9. 제5항에 있어서,
    상기 콘택트 구조체의 최상면과 상기 스페이서의 최상면은 동일 평면 상에 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 콘택트 구조체는 상기 기판에 평행하는 방향으로 서로 이격된 제1 콘택트와 제2 콘택트를 포함하고,
    상기 제1 콘택트의 하단은 상기 제1 콘택트의 측벽에 배치된 상기 스페이서의 하면과 동일 평면에 배치되고,
    상기 제2 콘택트의 하단은 상기 제2 콘택트의 측벽에 배치된 상기 스페이서의 하면보다 하측에 배치되는 반도체 장치.
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