KR20240077882A - 표시 장치 - Google Patents

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KR20240077882A
KR20240077882A KR1020220160252A KR20220160252A KR20240077882A KR 20240077882 A KR20240077882 A KR 20240077882A KR 1020220160252 A KR1020220160252 A KR 1020220160252A KR 20220160252 A KR20220160252 A KR 20220160252A KR 20240077882 A KR20240077882 A KR 20240077882A
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김재영
한진현
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엘지디스플레이 주식회사
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Abstract

실시예는, 표시 영역과 비표시 영역을 포함하는 기판; 상기 비표시 영역에 배치되는 복수 개의 배선; 상기 비표시 영역의 벤딩 영역에 배치되는 더미전극; 및 상기 복수 개의 배선과 더미 전극 사이에 배치되는 절연층을 포함하고, 상기 벤딩 영역에서 상기 복수 개의 배선과 상기 더미전극은 오버랩되고, 상기 더미전극에는 전압이 인가되는 표시 장치를 개시한다.

Description

표시 장치{DISPLAY DEVICE}
실시예는 표시 장치에 관한 것이다.
최근의 정보화 사회에서 표시 장치는 시각정보 전달매체로서 그 중요성이 한층 강조되고 있으며, 향후 주요한 위치를 점하기 위해서는 저소비전력화, 박형화, 경량화, 고화질화 등의 요건을 충족시켜야 한다.
표시 장치는 자체가 빛을 내는 브라운관(Cathode Ray Tube; CRT), 전계발광소자(Electro Luminescence; EL), 발광소자(Light Emitting Diode; LED), 진공형광표시 장치(Vacuum Fluorescent Display; VFD), 전계방출 디스플레이(Field Emission Display; FED), 플라즈마 디스플레이패널(Plasma Display Panel; PDP) 등의 발광형과 액정 표시 장치(Liquid Crystal Display; LCD)와 같이 자체가 빛을 내지 못하는 비발광형으로 나눌 수 있다.
표시 장치는 적어도 일부 영역을 벤딩시킴으로써, 다양한 각도에서의 시인성을 향상시키거나 비표시 영역의 면적을 줄일 수 있다.
그러나, 표시 장치는 벤딩(bending)에 의해 스트레스를 받게 되며, 벤딩 영역에 스트레스가 집중된다. 따라서, 스트레스가 집중되는 벤딩 영역에서 배선에 크랙이 발생하여 신뢰성이 저하되는 문제가 있다.
또한, 포토 공정 진행 후 현상(Develop) 재료 성분인 TMAH (tetramethylammonium hydroxide) 및 Cl-와 같은 이온이 잔존하여 배선의 크랙 및 부식을 유발하여 화면 이상 및 공정/신뢰성 불량을 야기하는 문제가 있다.
실시예는 이온에 의한 배선의 크랙 및 부식을 방지하는 표시 장치를 제공한다.
실시예는 벤딩시 배선의 스트레스를 감소시킬 수 있는 표시 장치를 제공한다.
실시예가 해결하고자 하는 과제는 이상에서 언급된 과제에 국한되지 않으며 여기서 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 특징에 따른 표시 장치는, 표시 영역과 비표시 영역을 포함하는 기판; 상기 비표시 영역에 배치되는 복수 개의 배선; 상기 비표시 영역의 벤딩 영역에 배치되는 더미전극; 및 상기 복수 개의 배선과 더미 전극 사이에 배치되는 절연층을 포함하고, 상기 벤딩 영역에서 상기 복수 개의 배선과 상기 더미전극은 오버랩되고, 상기 더미전극에는 전압이 인가된다.
상기 더미전극의 연장 방향은 상기 벤딩 영역 내에서 상기 배선의 연장 방향과 교차할 수 있다.
상기 더미전극은 상기 기판 상에 배치되고, 상기 절연층은 상기 더미전극 상에 배치되고, 상기 배선은 상기 절연층 상에 배치될 수 있다.
상기 더미전극은 양의 전압이 인가되는 복수 개의 제1 더미전극, 및 음의 전압이 인가되는 복수 개의 제2 더미전극을 포함할 수 있다.
상기 복수 개의 제1 더미 전극은 상기 복수 개의 배선 중 어느 하나와 전기적으로 연결되고, 상기 복수 개의 제2 더미 전극은 상기 복수 개의 배선 중 어느 하나와 전기적으로 연결되고, 상기 복수 개의 제1 더미 전극이 연결된 배선과 상기 복수 개의 제2 더미 전극이 연결된 배선은 상이할 수 있다.
상기 복수 개의 제1 더미 전극은 상기 절연층을 관통하여 게이트 하이 전압이 인가되는 배선에 연결되고, 상기 복수 개의 제2 더미 전극은 상기 절연층을 관통하여 게이트 로우 전압이 인가되는 배선에 연결될 수 있다.
상기 절연층은 상기 복수 개의 제1 더미전극과 제2 더미 전극을 덮는 복수 개의 요철부를 포함하고, 상기 배선은 상기 복수 개의 요철부 상에 배치되어 요철 형상을 가질 수 있다.
상기 배선은 상기 복수 개의 요철부의 상부에 배치되는 제1 영역, 상기 복수 개의 요철부의 사이에 배치되는 제2 영역, 및 상기 제1 영역과 상기 제2 영역을 연결하는 제3 영역을 포함하고, 상기 벤딩 영역의 중립면은 상기 제1 영역과 상기 제2 영역 사이에 배치될 수 있다.
본 발명의 또 다른 특징에 따른 표시 장치는, 표시 영역과 벤딩 영역을 포함하는 기판; 상기 기판 상에 배치된 절연층; 및 상기 절연층 상에 배치되는 배선을 포함하고, 상기 절연층은 복수 개의 요철부를 갖고, 상기 배선은 상기 복수 개의 요철부의 상부에 배치되는 제1 영역, 상기 복수 개의 요철부의 사이에 배치되는 제2 영역, 및 상기 제1 영역과 상기 제2 영역을 연결하는 제3 영역을 포함하고, 상기 벤딩 영역의 중립면은 상기 제1 영역과 상기 제2 영역 사이에 배치된다.
실시예에 따르면, 벤딩 영역 내에 존재하는 이온이 배선과 반응하는 것을 방지하여 배선의 크랙 및 부식을 방지할 수 있다.
또한, 벤딩시 배선의 스트레스를 감소시킬 수 있다.
따라서, 표시 장치의 신뢰성을 개선할 수 있다.
실시예의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 실시예의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 표시 장치가 벤딩된 상태를 보여주는 단면도이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 표시 장치의 표시 영역에 적용 가능한 다양한 픽셀 회로를 보여 주는 회로도들이다.
도 6은 도 5에 도시된 픽셀 회로에 인가되는 구동 신호를 보여 주는 파형도이다.
도 7은 표시 영역의 단면 구조를 개략적으로 보여 주는 단면도이다.
도 8은 도 7의 변형예이다.
도 9는 벤딩 영역으로 연장된 배선 및 더미전극을 보여주는 도면이다.
도 10은 표시 영역의 구조를 보여주는 도면이다.
도 11은 본 발명의 일 실시예에 따른 벤딩 영역의 배선 구조를 보여주는 도면이다.
도 12는 도 11의 B-B' 부분 단면도이다.
도 13은 도 11의 C-C' 부분 단면도이다.
도 14는 중립면을 설명하기 위한 도면이다.
도 15는 중심면을 조정하는 과정을 보여주는 도면이다.
도 16a는 본 발명의 일 실시예에 따른 배선 구조를 벤딩했을 때의 응력 시뮬레이션 결과이다.
도 16b는 종래 배선 구조를 벤딩했을 때의 응력 시뮬레이션 결과이다.
도 17은 배선의 일부와 더미전극이 전기적으로 연결된 상태를 보여주는 도면이다.
도 18은 도 17의 D-D' 부분 단면도이다.
도 19는 도 12의 변형예이다.
도 20은 도 13의 변형예이다.
도 21은 본 발명의 다른 실시예에 따른 벤딩 영역의 배선 구조를 보여주는 도면이다.
도 22a 내지 도 22d는 벤딩 영역에 더미전극을 형성하는 과정을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 표시패널 상에 형성되는 픽셀 회로와 게이트 구동부는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 그리고, 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 여기서, 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 그리고, 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 또한, 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 그리고, 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. 이때, n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. 그리고, p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 여기서, 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH/VEH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL/VEL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL/VEL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH/VEL)일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 2은 본 발명의 일 실시예에 따른 표시 장치가 벤딩된 상태를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NA)을 포함하는 표시 패널(100), 표시 패널(100)에 형성된 복수의 배선(200), 및 비표시 영역(NA)의 벤딩 영역(BA)에 중첩 배치되는 더미전극(300)을 포함할 수 있다.
표시 패널(100)의 표시 영역(DA)에는 복수 개의 데이터 배선(DL), 복수 개의 데이터 배선(DL)과 교차되는 복수 개의 게이트 배선(GL), 및 복수 개의 데이터 배선(DL)과 복수 개의 게이트 배선(GL)에 의해 정의된 매트릭스 형태로 배열된 복수 개의 픽셀(P)이 배치될 수 있다. 또한, 표시 패널(100)은 표시 영역(DA) 밖의 비표시 영역(NA)인 베젤 영역(BZ)을 포함할 수 있다.
픽셀(P) 각각은 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 “R 서브 픽셀”이라 함), 녹색(Green, 이하 “G 서브 픽셀”이라 함), 및 청색(Blue, 이하 “B 서브 픽셀”이라 함)을 포함한다. 도시하지 않았으나 픽셀(P) 각각은 백색 서브 픽셀을 더 포함할 수 있다. 이하에서 픽셀은 별도의 정의가 없으면 서브 픽셀로 해석될 수 있다. 그리고, 서브 픽셀들 각각은 픽셀 회로를 포함할 수 있다.
픽셀 회로는 발광 소자, 발광 소자에 전류를 공급하는 구동 소자, 구동 소자와 발광 소자의 전류 패스(current path)를 스위칭하는 하나 이상의 스위치 소자, 구동 소자의 게이트-소스간 전압(Vgs)을 유지하는 커패시터 등을 포함할 수 있다.
발광 소자는 OLED(Organic Light Emitting Diode)로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성함으로써, 발광층(EML)에서 가시광이 방출된다.
표시패널 구동부는 입력 영상의 픽셀 데이터를 픽셀들(P)에 기입한다. 표시패널 구동부는 픽셀 데이터의 데이터 전압을 데이터 배선(DL)에 공급하는 데이터 구동부와, 게이트 펄스를 게이트 배선(GL)에 순차적으로 공급하는 게이트 구동부(GIP)를 포함한다. 데이터 구동부는 드라이브 IC(DIC)에 집적된다. 드라이브 IC(DIC)는 표시 패널(100) 상에 접착될 수 있다.
드라이브 IC(DIC)는 데이터 출력 채널들을 통해 데이터 배선(DL)에 연결되어 데이터 라인들에 데이터 신호의 전압을 공급한다. 드라이브 IC(DIC)는 타이밍 콘트롤러(Timing controller)를 포함한다. 타이밍 콘트롤러는 호스트 시스템(SYS)으로부터 수신된 입력 영상의 픽셀 데이터를 데이터 구동부로 전송하고, 데이터 구동부와 게이트 구동부(GIP)의 동작 타이밍을 제어한다.
드라이브 IC(DIC)의 데이터 구동부는 디지털-아날로그 변환기(Digital to Analog converter, DAC)를 통해 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 출력한다.
게이트 구동부(GIP)는 픽셀 어레이와 함께 표시 패널(100)의 회로층에 형성되는 시프트 레지스터(shift register)를 포함할 수 있다. 게이트 구동부(GIP)의 시프트 레지스터는 타이밍 콘트롤러의 제어 하에 게이트 신호를 게이트 배선(GL)에 순차적으로 공급한다. 게이트 신호는 스캔 펄스와, 발광 제어 펄스(이하, “EM 펄스”라 함)를 포함할 수 있다. 시프트 레지스터는 스캔 펄스를 출력하는 스캔 구동부와, EM 펄스를 출력하는 EM 구동부를 포함할 수 있다.
호스트 시스템(SYS)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(SYS)은 입력 영상의 픽셀 데이터를 드라이브 IC(DIC)로 전송한다. 호스트 시스템(SYS)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit, FPC)를 통해 드라이브 IC(DIC)에 연결될 수 있다. 여기서, 가요성 인쇄 회로는 가요성 인쇄 회로 기판((Flexible Printed Circuit Board)에 형성될 수 있다.
드라이브 IC(DIC)는 표시 패널(100)에 배치되는 것을 그 예로 하고 있으나 반드시 이에 한정되지 않는다. 예를 들어, 가요성 인회 회로 기판 상에 실장된 드라이브 IC(DIC)가 표시패널(100)에 전기적으로 연결될 수 있다. 표시패널(100) 상에서 가요성 회로 기판이 본딩(Bonding)될 영역에 이방성 도전 필름(Anisotropic Conductive Film, ACF)이 정렬된 상태에서 본딩 공정으로 가요성 회로 기판이 표시패널(100)에 접착될 수 있다.
표시 패널(100)은 드라이브 IC(DIC)를 포함된 일부 영역이 뒤로 벤딩될 수 있다. 특히 소형 디바이스의 경우 사이즈를 줄이기 위해 벤딩이 필수적일 수 있다. 이 과정에서 벤딩 영역(BA)에 배치된 배선(200)의 일부에는 크랙이 발생할 수 있다. 또한, 벤딩 영역(BA)에 배치된 배선(200)은 고온 및 고습의 환경에서 스트레스 및/또는 불순물 이온(TMA+, Cl- 등) 이온에 의해 크랙 및 부식이 발생할 수 있다. 여기서 배선(200)은 데이터 배선(DL)과 게이트 배선(GL)을 모두 포함하는 개념일 수 있다.
실시예는 벤딩 영역(BA)에서 배선(200)의 하부에 더미전극(300)을 배치할 수 있다. 더미전극(300)과 배선(200) 사이에는 절연층이 배치될 수 있다. 더미전극(300)에 양의 전압 및/또는 음의 전압을 인가함으로써 불순물 이온(TMA+, Cl- 등)을 끌어당김으로써 불순물 이온과 배선(200)의 반응 속도를 늦출 수 있다. 따라서, 불순물 이온과 배선(200)이 반등하여 크랙이 발생하거나 부식이 발생하는 문제를 개선할 수 있다.
더미전극(300)은 벤딩 영역(BA)에서 배선(200)의 연장 방향(Y축 방향)과 교차하는 방향(X축 방향)으로 연장 형성될 수 있다. 더미전극(300)은 복수 개일 수 있고, 복수 개의 더미전극(300)은 배선(200)의 연장 방향으로 이격 배치될 수 있다. 따라서, 벤딩 영역(BA)에서 더미전극(300)과 배선(200)은 평면상에서 교차되게 배치될 수 있다. 즉, 더미전극(300)과 배선(200)은 평면상에서 오버랩될 수 있다.
그러나, 반드시 이에 한정하는 것은 아니고 복수 개의 더미전극(300)은 배선(200)의 연장 방향과 동일한 방향으로 연장 형성될 수도 있다.
표시 패널(100)의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 서브 픽셀들 간에 구동 소자의 전기적 특성에서 차이가 있을 수 있고, 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시 장치에 내부 보상 기술 또는 외부 보상 기술이 적용될 수 있다.
내부 보상 기술은 픽셀 회로 각각에 구현된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압만큼 구동 소자의 게이트-소스간 전압(Vgs)을 보상한다.
외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화)만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 표시 장치의 표시 영역에 적용 가능한 다양한 픽셀 회로를 보여 주는 회로도들이다. 도 6은 도 5에 도시된 픽셀 회로에 인가되는 구동 신호를 보여 주는 파형도이다.
도 3을 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)에 전류를 공급하는 구동 소자(DT), 스캔 펄스(SCAN)에 응답하여 데이터 라인(DL)을 연결하는 스위치 소자(M01), 구동 소자(DT)의 게이트 전극에 연결된 커패시터(Cst)를 포함한다. 이 픽셀 회로에서 구동 소자(DT)와 스위치 소자(M01)는 n 채널 트랜지스터들로 구현될 수 있다.
스위치 소자(M01)는 스캔 펄스(SCAN)의 게이트 온 전압에 따라 턴-온되어 데이터 라인(DL)을 구동 소자(DT)의 게이트 전극에 연결한다.
구동 소자(DT)는 픽셀 구동 전압(ELVDD)이 인가되는 VDD 라인(PL)에 연결된 제1 전극, 스위치 소자(M01)와 커패시터(Cst)에 연결된 게이트 전극, 및 발광 소자(EL)에 연결된 제2 전극을 포함한다. 그리고, 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류를 공급하여 발광 소자(EL)를 구동한다. 여기서, 발광 소자(EL)는 애노드 전극과 캐소드 전극 사이의 순방향 전압이 문턱 전압 이상일 때 턴-온되어 발광한다.
커패시터(Cst)는 구동 소자(DT)의 게이트 전극과 제2 전극 사이에 연결되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 저장한다.
도 4를 참조하면, 픽셀 회로는 기준 전압 라인(REFL)과 구동 소자(DT)의 제2 전극 사이에 연결된 제2 스위치 소자(M02)를 더 포함할 수 있다. 이 픽셀 회로에서 구동 소자(DT)와 스위치 소자들(M01, M02)은 n 채널 트랜지스터들로 구현될 수 있다.
제2 스위치 소자(M02)는 스캔 펄스(SCAN) 또는 센싱 펄스(SENSE)의 게이트 온 전압에 따라 턴-온되어 기준 전압(Vref)이 인가되는 기준 전압 라인(REFL)을 구동 소자(DT)의 제2 전극에 연결한다.
센싱 모드에서 구동 소자(DT)의 채널을 통해 흐르는 전류 또는 구동 소자(DT)와 발광 소자(EL) 사이의 전압이 기준 라인(REFL)을 통해 센싱될 수 있다. 기준 라인(REFL)을 통해 흐르는 전류는 적분기를 통해 전압으로 변환되고 아날로그-디지털 변환기(Analog-to-digital converter, 이하 “ADC”라 함)를 통해 디지털 데이터로 변환된다. 이 디지털 데이터는 구동 소자(DT)의 문턱 전압 또는 이동도 정보를 포함한 센싱 데이터이다. 센싱 데이터는 드라이브 IC(DIC)의 보상부로 전송될 수 있다. 그리고, 보상부는 ADC로부터의 센싱 데이터를 입력 받아 센싱 데이터를 바탕으로 선택된 보상값을 픽셀 데이터에 더하거나 곱하여 구동 소자(DT)의 문턱 전압 편차나 변화를 보상할 수 있다.
도 5에 도시된 픽셀 회로는 EM 펄스에 응답하는 발광 소자(EL)의 전류 패스(current path)를 스위칭하는 EM 스위치 소자를 더 포함할 수 있다. EM 스위치 소자는 픽셀 구동 전압(ELVDD)과 구동 소자(DT) 사이에 연결되거나, 구동 소자(DT)와 발광 소자(EL) 사이에 연결될 수 있다.
도 5 및 도 6을 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)에 전류를 공급하는 구동 소자(DT), 및 발광 소자(EL)와 구동 소자(DT)에 인가되는 전압을 스위칭하는 스위치 회로를 포함한다.
스위치 회로는 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini)이 인가되는 전원 라인들(PL1, PL2, PL3), 데이터 라인(DL), 및 게이트 라인들(GL1, GL2, GL3)에 연결된다. 스위치 회로는 스캔 펄스[SCAN(N-1), SCAN(N)]와 EM 펄스[EM(N)]에 응답하여 발광 소자(EL)와 구동 소자(DT)에 인가되는 전압을 스위칭한다.
스위치 회로는 복수의 스위치 소자들(M1~M6)을 이용하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하여 커패시터(Cst)에 저장하고, 구동 소자(DT)의 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상한다. 여기서, 구동 소자(DT)와 스위치 소자들(M1~M6) 각각은 p 채널 트랜지스터로 구현될 수 있다.
픽셀 회로의 구동 기간은, 도 6에 도시된 바와 같이, 초기화 기간(Tini), 샘플링 기간(Tsam), 및 발광 기간(Tem)으로 나뉘어질 수 있다.
제N 스캔 펄스[SCAN(N)]는 샘플링 기간(Tsam)에 게이트 온 전압(VGL)으로 발생되어 제1 게이트 라인(GL1)에 인가된다. 제N-1 스캔 펄스[SCAN(N-1)]는 제N 스캔 펄스[SCAN(N)]에 앞서 발생되어 제2 게이트 라인(GL2)에 인가된다. 제N-1 스캔 펄스[SCAN(N-1)]는 초기화 기간(Tini)을 정의한다. EM 펄스[EM(N)]는 초기화 기간(Tin) 및 샘플링 기간(Tsam)에 게이트 오프 전압(VEH)으로 발생되어 제3 게이트 라인(GL3)에 인가된다.
초기화 기간(Tini) 동안, 제N-1 스캔 펄스[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생되어 제2 게이트 라인(GL2)에 인가된다. 초기화 기간(Tini) 동안, 제1 및 제3 게이트 라인들(GL1, GL3)의 전압은 게이트 오프 전압(VGH, VEH)이다.
제N 스캔 펄스[SCAN(N)]는 샘플링 기간 동안(Tsam) 게이트 온 전압(VGL)의 펄스로 발생되어 제1 게이트 라인(GL1)에 인가된다. 샘플링 기간 동안(Tsam), 제2 및 제3 게이트 라인들(GL2, GL3)의 전압은 게이트 오프 전압(VGH)이다.
EM 펄스[EM(N)]는 발광 기간(Tem)의 적어도 일부 구간 동안 게이트 온 전압(VEL)으로 발생되어 제3 게이트 라인(GL3)에 인가된다. 발광 기간(Tem) 동안, 제1 및 제2 게이트 라인들(GL1, GL2)의 전압은 게이트 오프 전압(VGH)이다.
발광 소자(EL)의 애노드 전극은 제4 및 제6 스위치 소자들(M4, M6) 사이의 제4 노드(n4)에 연결된다. 제4 노드(n4)는 발광 소자(EL)의 애노드 전극, 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M6)의 제2 전극에 연결된다. 발광 소자(EL)의 캐소드 전극은 저전위 전원 전압(ELVSS)이 인가되는 VSS 라인(PL3)에 연결된다. 발광 소자(EL)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류로 발광된다. 발광 소자(EL)의 전류 패스는 제2 및 제4 스위치 소자(M2, M4)에 의해 스위칭된다.
커패시터(Cst)는 VDD 라인(PL1)과 제2 노드(n2) 사이에 연결된다. 여기서, 커패시터(Cst)는 VDD 라인(PL1)에 연결된 제1 전극과, 제2 노드(n2)에 연결된 제2 전극을 포함한다. 그리고, 구동 소자(DT)의 문턱 전압(Vth)만큼 보상된 데이터 전압(Vdata)이 커패시터(Cst)에 충전된다. 서브 픽셀들 각각에서 데이터 전압(Vdata)이 구동 소자(DT)의 문턱 전압(Vth)만큼 보상되기 때문에 서브 픽셀들에서 구동 소자(DT)의 특성 편차(또는 변화)가 보상된다.
제1 스위치 소자(M1)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결한다. 그리고, 제2 노드(n2)는 구동 소자(DT)의 게이트 전극, 커패시터(Cst)의 제2 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결된다. 그리고, 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결된다. 그리고, 제1 스위치 소자(M1)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급받는다. 그리고, 제1 스위치 소자(M1)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M1)의 제2 전극은 제3 노드(n3)에 연결된다.
제1 스위치 소자(M1)는 1 프레임 기간에서 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생되는 아주 짧은 1 수평 기간(1H) 동안 턴-온되기 때문에 오프 상태에서 누설 전류가 발생될 수 있다. 제1 스위치 소자(M1)의 누설 전류를 억제하기 위하여, 제1 스위치 소자(M1)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트(dual gate) 구조의 트랜지스터로 구현될 수 있다.
제2 스위치 소자(M2)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 그리고, 제2 스위치 소자(M1)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 그리고, 제2 스위치 소자(M2)의 제1 전극은 제1 노드(n1)에 연결된다. 그리고, 제2 스위치 소자(M2)의 제2 전극은 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된다. 그리고, 제1 노드(n1)는 제2 스위치 소자(M2)의 제1 전극, 제3 스위치 소자(M3)의 제2 전극, 및 구동 소자(DT)의 제1 전극에 연결된다.
제3 스위치 소자(M3)는 EM 펄스[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 VDD 라인(PL1)을 제1 노드(n1)에 연결한다. 그리고, 제3 스위치 소자(M3)의 게이트 전극은 제3 게이트 라인(GL3)에 연결되어 EM 펄스[EM(N)]를 공급 받는다. 그리고, 제3 스위치 소자(M3)의 제1 전극은 VDD 라인(PL1)에 연결된다. 그리고, 제3 스위치 소자(M3)의 제2 전극은 제1 노드(n1)에 연결된다.
제4 스위치 소자(M4)는 EM 펄스[EM(N)]의 게이트 온 전압(VEL)에 따라 턴-온되어 제3 노드(n3)를 제4 노드(n4)에 연결한다. 그리고, 제4 스위치 소자(M4)의 게이트 전극은 제3 게이트 라인(GL3)에 연결되어 EM 펄스[EM(N)]를 공급 받는다. 그리고, 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.
제5 스위치 소자(M5)는 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드(n2)를 Vini 라인(PL2)에 연결한다. 그리고, 제5 스위치 소자(M5)의 게이트 전극은 제2 게이트 라인(GL2)에 연결되어 제N-1 스캔 펄스[SCAN(N-1)]를 공급 받는다. 그리고, 제5 스위치 소자(M5)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 초기화 전압(Vini)이 인가되는 Vini 라인(PL2)에 연결된다. 제5 스위치 소자(M5)의 누설 전류를 억제하기 위하여, 제5 스위치 소자(M5)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.
제6 스위치 소자(M6)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 Vini 라인(PL2)을 제4 노드(n4)에 연결한다. 그리고, 제6 스위치 소자(M6)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되어 제N 스캔 펄스[SCAN(N)]를 공급 받는다. 그리고, 제6 스위치 소자(M6)의 제1 전극은 Vini 라인(PL2)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다. 다른 실시예에서, 제5 및 제6 스위치 소자(M5, M6)의 게이트 전극은 제N-1 스캔 펄스[SCAN(N-1)]이 인가되는 제2 게이트 라인(GL2)에 공통으로 연결될 수 있다. 이 경우, 제5 및 제6 스위치 소자(M5, M6)는 초기화 기간(Tini)에 제N-1 스캔 펄스[SCAN(N-1)]에 응답하여 동시에 턴-온될 수 있다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 여기서, 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.
초기화 기간(Tini) 동안 제N-1 스캔 펄스[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]와 EM 펄스[EM(N)]는 초기화 기간(Tini) 동안 게이트 오프 전압(VGH, VEH)을 유지한다. 따라서, 초기화 기간(Tini) 동안 제5 스위치 소자(M5)가 턴-온되어 제2 노드(n2)가 초기화 전압(Vini)으로 초기화된다. 초기화 기간(Tini) 동안 제5 및 제6 스위치 소자들(M5, M6)이 턴-온되는 경우, 제2 및 제4 노드(n2, n4)가 초기화 전압(Vini)으로 초기화된다.
초기화 기간(Tini)과 샘플링 기간(Tsam) 사이에, 그리고 샘플링 기간(Tsam)과 발광 기간(Tem) 사이에 홀드 기간(Th)이 설정될 수 있다. 홀드 기간에서 스캔 펄스들[SCAN(N-1), SCAN(N)]과 EM 펄스[EM(N)]는 게이트 오프 전압(VGH)이고, 픽셀 회로의 주요 노드들(n1~n4)이 플로팅(floating)된다.
샘플링 기간(Tsam) 동안 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]의 펄스는 제N 픽셀 라인의 서브 픽셀들에 기입될 픽셀 데이터의 데이터 전압(Vdata)에 동기된다. 제N-1 스캔 펄스[SCAN(N-1)]와 EM 펄스[EM(N)]는 샘플링 기간(Tsam) 동안 게이트 오프 전압(VGH, VEH)이다. 따라서, 샘플링 기간(Tsam) 동안 제1 및 제2 스위치 소자들(M1, M2)이 턴-온된다. 이 때, 제6 스위치 소자(M6)도 턴-온되어 초기화 전압(Vini)을 제4 노드(n4)에 공급하여 발광 소자(EL)의 발광을 방지한다.
샘플링 기간(Tsam) 동안 구동 소자(DT)의 게이트 전압(DTG)이 제1 및 제2 스위치 소자들(M1, M2)을 통해 흐르는 전류에 의해 상승된다. 샘플링 기간(Tsam)에 구동 소자(DT)의 문턱 전압(Vth)이 커패시터(Cst)에 샘플링된다.
발광 기간(Tem) 동안, EM 펄스[EM(N)]가 게이트 온 전압(VGL)으로 발생될 수 있다. 발광 기간(Tem) 동안, EM 펄스[EM(N)]의 전압이 소정의 듀티비(duty ratio)로 반전될 수 있다. 따라서, EM 펄스[EM(N)]는 발광 기간(Tem)의 적어도 일부 기간 동안 게이트 온 전압(VGL)으로 발생될 수 있다.
EM 펄스[EM(N)]가 게이트 온 전압(VEL)일 때 픽셀 구동 전압(ELVDD)과 발광 소자(EL) 사이에 전류가 흘러 발광 소자(EL)가 발광될 수 있다. 발광 기간(Tem) 동안, 제N-1 및 제N 스캔 펄스[SCAN(N-1), SCAN(N)]는 게이트 오프 전압(VGH)이다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)은 EM 펄스(EM)의 게이트 온 전압(VEL)에 따라 턴-온된다. EM 펄스[EM(N)]가 게이트 온 전압(VEL)일 때 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 발광 소자(EL)에 전류가 흐른다. 발광 기간(Tem) 동안, 발광 소자(EL)에 흐르는 전류는 K(ELVDD-Vdata)2이다. K는 구동 소자(DT)의 전하 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 상수 값이다.
도 7은 표시 영역의 단면 구조를 개략적으로 보여 주는 단면도이다. 도 8은 도 7의 변형예이다.
도 7을 참조하면, 표시 패널(100)은 기판(10) 상에 적층된 회로층(12), 발광 소자층(14), 및 봉지층(encapsulation layer)(16)을 포함할 수 있다.
기판(10)은 절연 물질, 또는 유연성(flexibility)을 가지는 재료로 형성될 수 있다. 예컨대, 기판(10)은 유리, 금속, 또는 플라스틱 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 다만, 기판(10)이 판상의 알칼리 프리 글래스(Alkali-free glass) 또는 무알칼리(Non-Alkali glass) 글래스로 제작되는 경우, 플라스틱 기판에 비하여 충격에 내성이 크며 변형되지 않는다.
회로층(12)은 데이터 라인들, 게이트 라인들, 전원 라인들 등의 배선들에 연결된 픽셀 회로, 게이트 라인들에 연결된 게이트 구동부(GIP) 등을 포함할 수 있다. 그리고, 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층을 포함할 수 있다.
발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자(EL)를 포함할 수 있다. 그리고, 발광 소자(EL)는 적색 발광 소자, 녹색 발광 소자, 및 청색 발광 소자를 포함할 수 있다. 다른 실시예에서, 발광 소자층(14)은 백색 발광 소자와 컬러 필터를 포함할 수 있다. 발광 소자층(14)의 발광 소자들(EL)은 유기막 및 보호막을 포함한 보호층에 의해 덮혀질 수 있다.
봉지층(16)을 회로층(12)과 발광 소자층(14)을 밀봉하도록 상기 발광 소자층(14)을 덮는다. 여기서, 봉지층(16)은 유기막과 무기막이 교대로 적층된 멀티 절연막 구조일 수도 있다. 이때, 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 층들로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분/산소의 침투가 효과적으로 차단될 수 있다.
도 8을 참조하면, 표시 패널(100)은 봉지층(16) 상에 형성된 터치 센서층(18)을 더 포함할 수 있다. 터치 센서층(18)은 터치 입력 전후에 용량(capacitance)의 변화를 바탕으로 터치 입력을 센싱하는 정전 용량 방식의 터치 센서들로 구현될 수 있다. 터치 센서층(18)은 터치 센서들의 용량을 형성하는 도체 배선 패턴들(18a)을 포함한다. 도체 패턴들(18a) 사이에 터치 센서의 용량이 형성될 수 있다.
터치 센서층(18)은 터치 센서들의 도체 배선 패턴들(18a)을 덮는 유기막을 포함할 수 있다. 이 유기막의 연장 부분이 표시 패널(100)의 베젤 영역(BZ) 즉, 가장자리 영역에서 무기막 잔막이나 기판(10)을 덮을 수 있다.
터치 센서층(18) 상에 도면에서 생략된 편광판이 접착될 수 있다. 편광판은 회로층(12)의 금속 패턴들에 의해 반사된 외부 광의 편광을 변환하여 시인성과 명암비를 향상시킬 수 있다. 여기서, 편광판은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다. 그리고, 편광판 상에 도면에서 생략된 커버 글래스(Cover glass)가 접착될 수 있다.
도 9는 벤딩 영역으로 연장된 배선 및 더미전극을 보여주는 도면이다. 도 10은 표시 영역의 구조를 보여주는 도면이다.
도 9를 참조하면, 복수 개의 배선(200)은 표시 영역(DA)에서 벤딩 영역(BA)으로 연장되고 하부에는 더미전극(300)이 배치될 수 있다. 복수 개의 배선(200)과 더미전극(300)의 연장 방향은 교차되도록 배치될 수 있다. 예시적으로 배선(200)은 Y축 방향으로 연장되고 더미전극(300)은 X축 방향으로 연장될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 배선(200)과 더미전극(300)의 연장 방향은 동일할 수 있다.
더미전극(300)은 표시 영역의 게이트 전극 형성시 벤딩 영역(BA)에 형성될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 더미전극(300)은 표시 영역에서 형성되는 다양한 금속 배선(200) 형성시 함께 형성될 수 있다.
도 10을 참조하면, 표시패널(100)의 표시 영역(DA)에는 복수의 서브 픽셀 회로들과, 이 픽셀 회로들에 연결된 배선들이 배치된다. 여기서, 표시 영역(DA)의 픽셀 회로들은, 적색 발광 소자를 구동하는 적색 서브 픽셀의 픽셀 회로, 녹색 발광 소자를 구동하는 녹색 서브 픽셀의 픽셀 회로, 및 청색 발광 소자를 구동하는 청색 서브 픽셀의 픽셀 회로를 포함한다. 그리고, 표시 영역(DA)내에서 표시패널(100)의 X축 방향을 따라 복수의 회로 영역들로 분리된다.
기판(PI)은 제1 및 제2 기판(PI1, PI2)을 포함할 수 있다. 그리고, 제1 기판(PI1)과 제2 기판(PI2) 사이에 무기막(IPD)이 형성될 수 있다. 이때, 상기 무기막(IPD)은 수분 침투를 차단한다. 여기서, 상기 기판(PI)은 폴리이미드(Polyimide)로 형성될 수 있기에 PI 기판이라 불릴 수 있고, 상기 제1 및 제2 기판(PI1, PI2)은 제1 및 제2 PI 기판으로 불릴 수 있다.
제1 버퍼층(BUF1)은 제2 기판(PI2) 상에 형성될 수 있다. 제1 버퍼층(BUF1)은 산화막(SiO2)과 질화막(SINx)이 둘 이상 적층된 다층의 절연막으로 형성될 수 있다. 제1 버퍼층(BUF1) 상에 제1 반도체층이 형성된다. 제1 반도체층은 포토리소그래피(Photolithography) 공정에서 패터닝되는 폴리 실리콘 반도체층을 포함할 수 있다. 제1 반도체층은 제1 TFT(TFT1)에서 반도체 채널을 형성하는 폴리 실리콘 액티브 패턴(ACT1)을 포함할 수 있다.
제1 게이트 절연층(GI1)이 제1 반도체층의 액티브 패턴(ACT1)을 덮도록 제1 버퍼층(BUF1) 상에 증착된다. 제1 게이트 절연층(GI1)은 무기 절연재료층을 포함한다. 제1 금속층이 제1 게이트 절연층(GI1) 상에 형성된다. 제1 금속층은 제1 게이트 절연층(GI1)에 의해 제1 반도체층으로부터 절연된다.
제1 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제1 금속층은 제1 TFT(TFT1)의 게이트 전극(GE1)과, 제2 TFT(TFT 2) 아래의 광 쉴드 패턴(BSM)을 포함할 수 있다.
제1 층간 절연층(ILD1)이 제1 금속층의 패턴들을 덮도록 제1 게이트 절연층(GI1) 상에 형성된다. 제1 층간 절연층(ILD1)은 무기 절연재료를 포함한다. 제1 층간 절연층(ILD1) 상에 제2 버퍼층(BUF2)이 형성된다. 제2 버퍼층(BUF2)은 단층 또는 복층의 무기 절연 재료를 포함한다.
제2 반도체층은 제2 TFT(TFT2)에서 반도체 채널을 형성하는 산화물 반도체 패턴(ACT2)을 포함한다. 제2 게이트 절연층(GI2)은 제2 반도체층의 액티브 패턴(ACT2)을 덮도록 제2 버퍼층(BUF2) 상에 증착된다. 제2 게이트 절연층(GI2)은 단층 또는 복층의 무기 절연재료를 포함한다. 제2 금속층이 제2 게이트 절연층(GI2) 상에 형성된다. 제2 금속층은 제2 게이트 절연층(GI2)에 의해 제2 반도체층으로부터 절연된다.
제2 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제2 금속층은 제2 TFT(TFT2)의 게이트 전극(GE2)과, 하부 커패시터 전극(CE1)을 포함한다.
제2 층간 절연층(ILD2)이 제2 금속층의 패턴들을 덮도록 제2 게이트 절연층(GI2) 상에 형성된다. 제2 층간 절연층(ILD2)은 단층 또는 복층의 무기 절연재료를 포함한다. 제3 금속층이 제2 층간 절연층(ILD2) 상에 형성된다. 제3 금속층은 제2 층간 절연층(ILD2)에 의해 제2 금속층으로부터 절연된다.
제3 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제3 금속층은 상부 커패시터 전극(CE2)을 포함한다. 픽셀 회로의 커패시터(Cst)는 상부 커패시터 전극(CE2), 하부 커패시터 전극(CE1), 및 그 사이의 유전체층 즉, 제2 층간 절연층(ILD2)으로 이루어진다.
제2 층간 절연층(ILD2) 상에 제3 금속층의 패턴들을 덮는 제3 층간 절연층(ILD3)이 형성된다. 제3 층간 절연층(ILD3)은 단층 또는 복층의 무기 절연재료를 포함한다. 제4 금속층이 제3 층간 절연층(ILD3) 상에 형성된다. 제4 금속층은 제2 게이트 절연층(GI2)에 의해 제2 반도체층으로부터 절연된다.
제4 금속층(SD1)은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제4 금속층은 제1 TFT(TFT1)의 제1 및 제2 전극들(E11, E12), 및 제2 TFT(TFT2)의 제1 및 제2 전극들(E21, E22)을 포함한다. 제1 TFT(TFT1)의 제1 및 제2 전극들(E11, E12)은 절연층들(GI1, ILD1, BUF2, GI2, ILD2, ILD3)을 관통하는 제1 콘택홀을 통해 제1 액티브 패턴(ACT1)에 연결된다. 제2 TFT(TFT2)의 제1 및 제2 전극들(E21, E22)은 절연층들(GI2, ILD2, ILD3)을 관통하는 제2 콘택홀을 통해 제2 액티브 패턴(ACT2)에 연결된다. 제2 TFT(TFT2)의 제1 전극(E21)은 절연층들(ILD1, BUF2, GI2, ILD2, ILD3)을 관통하는 제3 콘택홀을 통해 광 쉴드 패턴(BSM)에 연결될 수 있다. 여기서, 제4 금속층의 금속 패턴들(E11~E22)에는 전압차가 큰 게이트 온 전압과 게이트 오프 전압 사이에서 스윙하는 전압들로 인하여 강도가 큰 전계가 발생될 수 있다.
제1 평탄화층(PLN1)은 제4 금속층의 패턴들(E11~E22)을 덮는다. 제1 평탄화층(PLN1)은 유기 절연재료로 회로층(12)의 표시 영역(DA)을 두껍게 덮는다. 제1 평탄화층(PLN)이 회로층(12) 상에서 도포될 때 유기 절연재료가 표시패널(100)의 가장자리로 흘러 베젤 영역(BZ)에서 회로층(12)의 측면을 덮는다.
제5 금속층이 제1 평탄화층(PLN1) 상에 형성된다. 제5 금속층은 제1 평탄화층(PLN1)에 의해 제4 금속층로부터 절연된다. 제5 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제5 금속층은 발광 소자(EL)를 제2 TFT(TFT2)에 연결하는 금속 패턴(SD2)을 포함한다. 금속 패턴(SD2)은 제1 평탄화층(PLN1)을 관통하는 제4 콘택홀을 통해 제2 TFT(TFT2)의 제2 전극(E22)에 연결된다.
제2 평탄화층(PLN2)이 제5 금속층의 금속 패턴들을 덮도록 제1 평탄화층(PLN1) 상에 형성된다. 제2 평탄화층(PLN2)은 유기 절연재료로 회로층(12)의 표시 영역(DA)을 두껍게 덮는다. 제2 평탄화층(PLN2) 상에 제6 금속층이 형성된다. 제2 평탄화층(PLN2)은 제6 금속층이 형성되는 표면을 평탄하게 한다.
제6 금속층은 포토리소그래피 공정에서 패터닝되는 단층 금속 또는 둘 이상의 금속층이 적층된 금속 패턴들을 포함한다. 제6 금속층의 패턴은 발광 소자(EL)의 애노드 전극(AND)을 포함한다. 애노드 전극(AND)은 제2 평탄화층(PLN2)을 관통하는 제5 콘택홀을 통해 픽셀 회로들의 제2 TFT(TFT2)에 연결된 금속 패턴(SD2)에 접촉된다.
발광 소자층(14)에서, 뱅크(BNK)가 애노드 전극(AND)의 가장자리를 덮도록 제2 평탄화층(PLN2) 상에 형성된다. 이때, 뱅크(BNK)는 픽셀들 각각에서 외부로 빛이 통과되는 발광 영역(또는 개구 영역)을 구분하는 패턴으로 형성된다. 그에 따라, 상기 뱅크(BNK)는 픽셀 정의막이라 불릴 수 있다. 뱅크(BNK)는 감광성을 가지는 유기 절연재료를 포함하여 포토리소그래피 공정에서 패터닝될 수 있다. 그리고, 뱅크(BNK) 상에는 소정 높이의 스페이서(SPC) 가 형성될 수 있다. 이때, 뱅크(BNK)와 스페이서(SPC)는 동일한 유기 절연 재료로 일체화될 수 있다. 그리고, 스페이서(SPC)는 유기 화합물로 형성되는 발광 소자(EL)의 증착 공정에서 FMM(Fine Metal Mask)가 애노드 전극(AND)과 접촉되지 않도록 FMM과 애노드 전극(AND) 사이의 갭(gap)을 확보케 한다.
발광 소자(EL)의 캐소드 전극(CAT)으로 이용되는 제7 금속층이 뱅크(BNK)와 유기 화합물층으로 구현되는 발광 소자(EL) 상에 형성된다. 제7 금속층은 표시 영역(DA)에서 서브 픽셀들 간에 연결된다.
봉지층(16)은 발광 소자(EL)의 캐소드 전극(CAT)을 덮는 다중 절연층을 포함한다. 다중 절연층은 캐소드 전극(CAT)을 덮는 제1 무기 절연층(PAS1), 제1 무기 절연층(PAS1)을 덮는 두꺼운 유기 절연층(PCL), 및 유기 절연층(PCL)을 덮는 제2 무기 절연층(PAS2)을 포함한다.
터치 센서층(18)은 제2 무기 절연층(PAS2)을 덮는 제3 버퍼층(BUF3), 제3 버퍼층(BUF3) 상에 형성되는 센서 전극 배선(TE1~TE3), 및 센서 전극 배선(TE1~TE3)을 덮는 유기 절연층(PAC)을 포함한다.
도 11은 본 발명의 일 실시예에 따른 벤딩 영역의 배선 구조를 보여주는 도면이다. 도 12는 도 11의 B-B' 부분 단면도이다. 도 13은 도 11의 C-C' 부분 단면도이다.
도 11을 참조하면, 더미전극(300)은 양의 전압이 인가되는 복수 개의 제1 더미전극(301) 및 음의 전압이 인가되는 복수 개의 제2 더미전극(302)을 포함할 수 있다. 복수 개의 제1 더미전극(301)과 복수 개의 제2 더미전극(302)은 교대로 배치될 수 있다. 이러한 구성에 의하면 일정 영역에 제1 더미전극(301)과 제2 더미전극(302)이 균일하게 배치될 수 있다. 따라서, 벤딩 영역(BA) 내에서 균일하게 양이온과 음이온을 끌어당길 수 있다.
그러나, 반드시 이에 한정하는 것은 아니고 제1 더미전극(301)과 제2 더미전극(302)의 개수 및 면적은 상이할 수도 있다. 예시적으로 표시 패널 내에 양이온 불순물이 상대적으로 많은 경우 음의 전압이 인가되는 제2 더미전극(302)이 더 많이 배치될 수 있다. 이와 반대로 음이온 불순물이 상대적으로 많은 경우 양의 전압이 인가되는 제1 더미전극(301)이 더 많이 배치될 수도 있다.
더미전극(300)의 폭은 배선(200)의 폭과 동일할 수도 있으나 반드시 이에 한정하지 않는다. 더미전극(300)의 폭은 배선(200)의 폭보다 클 수 있고, 배선(200)의 폭이 더 클 수도 있다. 더미전극(300)의 폭도 일정하지 않을 수 있다.
도 12를 참조하면, 제1 더미전극(301)과 제2 더미전극(302)은 기판(PI) 상에 배치될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 표시 영역에 형성되는 다양한 절연층이 더 배치될 수도 있다. 예시적으로 제1 더미전극(301)과 제2 더미전극(302)은 표시 영역에서 연장된 액티브 버퍼층 상에 형성될 수도 있다.
제1 더미전극(301)과 제2 더미전극(302)은 표시 영역의 게이트 전극을 이용하여 형성할 수 있다. 예시적으로 표시 영역의 게이트 전극 형성을 위한 전극층을 형성시 벤딩 영역에도 동시에 형성하고, 게이트 전극 패터닝시 제1 더미전극(301)과 제2 더미전극(302)을 동시에 패터닝할 수 있다.
그러나 반드시 이에 한정하는 것은 아니고 제1 더미전극(301)과 제2 더미전극(302)은 게이트 전극 이외에도 표시 영역의 다양한 금속층을 이용하여 형성할 수 있다. 예시적으로 광 쉴드 패턴(BSM)을 이용하여 형성할 수 있다.
제1 평탄화층(PLN1)은 제1 더미전극(301) 상에 배치될 수 있다. 제1 평탄화층(PLN1)은 일방향으로 이격된 제1 더미전극(301)을 덮는 복수 개의 요철부(PS1)를 포함할 수 있다. 복수 개의 요철부(PS1)는 복수 개의 제1 더미전극(301)을 덮을 정도의 폭과 두께를 가질 수 있다.
배선(200)은 복수 개의 요철부(PS1) 상에 배치될 수 있다. 이러한 구성에 의하면 배선(200)이 요철부(PS1)를 따라 요철 형상을 갖게 된다. 그 결과 벤딩시 배선(200)에 인가되는 스트레스를 줄일 수 있다. 배선(200)은 데이터 배선(DL) 및 게이트 배선(GL)을 모두 포함할 수 있다.
그러나 반드시 이에 한정하는 것은 아니고 제1 평탄화층(PLN1) 이외에 다양한 절연층이 배치될 수 있다. 예시적으로 제1 평탄화층(PLN1)은 게이트 절연층 또는 기타 표시 영역의 다양한 절연층으로 대체될 수도 있다.
일반적으로 벤딩 영역(BA)에는 포토 공정 이후 평탄화층의 상부 TMAH 잔여 성분이 신뢰성 고온 고습 환경에서 확산되어 음의 전압이 인가되는 배선(200)에서 알루미늄(Al) 부식을 유발하면서 크랙 및 부식이 발생할 수 있다. 양의 전압이 인가되는 배선(200)에서는 미세한 Ti층의 크랙에 의해 노출된 Al+ 이 O- 및 Cl- 와 반응하여 부식이 발생할 수 있다.
실시예에 따르면, 제1 더미전극(301)에는 양의 전압이 인가되고 제2 더미전극(302)에는 음의 전압이 인가될 수 있다. 제1 더미전극(301)과 제2 더미전극(302)의 사이에는 전기장이 형성될 수 있다.
따라서 제1 더미전극(301)은 양의 전압이 인가되어 O- 및 Cl- 와 같은 음이온 불순물을 끌어당기고, 제2 더미전극(302)은 음의 전압이 인가되어 TMA+와 같은 양이온 불순물을 끌어당길 수 있다. 따라서, 크랙 및 부식 발생인자가 배선(200)과 반응하는 것을 방지할 수 있다.
도 12를 참조하면 배선(200)이 더미전극(300)을 덮고 있는 것으로 보이지만 도 13과 같이 배선(200)들 사이에는 간격이 존재하므로 제1 더미전극(301)과 제2 더미전극(302)이 불순물들을 유효하게 끌어당길 수 있다.
실시예에 따르면, 배선(200)은 요철부(PS1)의 상부에 배치되는 제1 영역(200a), 요철부(PS1) 사이에 배치되는 제2 영역(200b) 및 제1 영역(200a)과 제2 영역(200b)을 연결하는 제3 영역(200c)을 포함할 수 있다. 제3 영역(200c)은 요철부(PS1)의 측면에 형성되는 경사 영역일 수 있다. 이러한 구성에 의하면 배선(200)이 요철 형상을 갖게 되어 벤딩시 인가되는 스트레스를 저감할 수 있다.
배선(200)의 중심면(CP)은 제1 영역(200a)과 제2 영역(200b)의 사이의 중간 영역에 배치될 수 있다. 즉, 배선(200)의 중심면(CP)은 배선(200)의 제3 영역(200c)과 교차할 수 있다. 이때, 벤딩 영역에서 전체 두께의 중립면(NP)은 제1 영역(200a)과 제3 영역(200c) 사이에 배치될 수 있다. 이러한 구조에 의하면 요철 구조의 배선(200)에 인가되는 스트레스가 효과적으로 저감될 수 있다. 만약 중립면(NP)이 제1 영역(200a)보다 높은 경우 배선(200)에는 전체적으로 압축 응력이 걸릴 수 있으며 중립면(NP)이 제3 영역(200c)보다 낮은 경우 전체적으로 인장 응력이 걸릴 수 있다.
도 14는 중립면(NP)을 설명하기 위한 도면이다. 도 15는 중심면(CP)을 조정하는 과정을 보여주는 도면이다.
도 14를 참조하면, 중립면(NP)이라 함은 벤딩시 응력 상태가 0이 되는 면으로 정의될 수 있으며, 중립면(NP)으로부터의 거리에 비례하여 인장 응력 또는 압축 응력의 크기가 결정된다. 배선(200)의 중심면(CP)은 Z 방향을 기준으로 인장 응력이 작용하는 면과 압축 응력이 작용하는 면 사이의 중앙에 위치할 수 있다. 여기서, 압축 응력이 작용하는 면은 곡률의 중심에 가깝게 배치되는 면으로 정의될 수 있으며, 인장 응력이 작용하는 면은 압축 응력이 작용하는 면의 반대면으로 정의될 수 있다.
압축 응력이 작용하는 영역에 배치된 배선(200)보다 인장 응력이 작용하는 영역에 배치된 배선(200)에 크랙(crack)이 발생하기 쉽다. 즉, 벤딩 시 배선(200)은 압축 응력을 받는 영역보다 인장 응력을 받는 영역이 크랙 발생에 더욱 취약하다.
도 15의 (a)를 참조하면, 비교예에 따른 표시 장치의 벤딩 영역(BA)은 기판(PI) 상에 배치되는 배선(200), 및 배선(200) 상에 배치되는 평탄화층(PLN)을 포함할 수 있다. 또한, 비교예에 따른 표시 장치의 벤딩 영역(BA)은 상기 평탄화층(PLN) 상에 배치되는 마이크로 커버층(micro cover layer; MCL)을 더 포함할 수 있다. 도 15의 (a)에 도시된 바와 같이, 배선(200)의 중심과 Z 방향으로 이격되게 배치되는 비교예의 중립면(NP)은 기판(PI) 상에 위치할 수 있다.
도 15의 (b)를 참조하면, 본 발명의 실시예에 따른 표시 장치의 벤딩 영역(BA)에는 기판(PI) 상에 배치되는 배선(200), 배선(200) 상에 배치되는 평탄화층(PLN)이 배치될 수 있다. 또한, 본 발명의 실시예에 따른 표시 장치의 벤딩 영역(BA)은 마이크로 커버층(micro cover layer; MCL)의 높이를 조절하거나 기판(PI)의 하면에 홈(H1)을 형성하여 중립면(NP)의 위치를 조정할 수 있다.
즉, 본 발명의 실시예에 따르면 기판(PI)의 하부에 홈(H1)을 형성하거나 또는 마이크로 커버층(MCL)의 높이를 조절하여 중립면(NP)을 배선(200) 측으로 이동하여, 배선(200)에 응력이 작용하지 않도록 하거나 또는 응력이 상대적으로 적게 작용하게 할 수 있다.
실시예와 같이 배선(200)이 요철 구조를 갖는 경우 상부 영역인 제1 영역(200a)과 하부 영역은 제2 영역(200b) 사이에 벤딩 영역의 중립면(NP)이 위치하도록 조절하는 경우 배선(200)에 인가되는 스트레스를 효과적으로 줄일 수 있다.
도 16a를 참조하면, 실시예에 따른 배선(200) 구조를 벤딩한 경우 약 532Mpa의 스트레스가 인가된 것을 확인할 수 있다. 이에 비해, 도 16b와 같이 종래 직선 형상의 배선(200) 구조는 벤딩 후 약 2334Mpa의 스트레스가 인가되는 것을 확인할 수 있다. 즉, 실시예에 따르면, 배선(200)이 요철 형상을 가짐으로써 가해지는 스트레스를 완화할 수 있음을 알 수 있다. 더욱이 중립면(NP)이 배선(200)의 중심과 가깝게 배치되어 스트레스가 더 최소화될 수 있음을 알 수 있다.
도 17은 배선의 일부와 더미전극이 전기적으로 연결된 상태를 보여주는 도면이다. 도 18은 도 17의 D-D' 부분 단면도이다. 도 19는 도 12의 변형예이다. 도 20은 도 13의 변형예이다.
도 17을 참조하면, 제1 더미전극(301)은 게이트 배선(GL) 중에서 게이트 하이 전압(VGH)이 인가되는 배선에 연결될 수 있다. 따라서, 드라이버 IC에서 게이트 구동부(GIP)에 게이트 하이 전압 인가시 제1 더미전극(301)에도 동일 레벨의 양전압이 인가될 수 있다.
또한, 제2 더미전극(302)은 게이트 배선(GL) 중에서 게이트 로우 전압(VGL)이 인가되는 배선에 연결될 수 있다. 따라서, 드라이버 IC에서 게이트 구동부(GIP)에 게이트 로우 전압 인가시 제2 더미전극(302)에도 동일 레벨의 음전압이 인가될 수 있다.
게이트 하이 전압(VGH)이 인가되는 배선과 게이트 로우 전압(VGL)이 인가되는 배선은 전압 레벨 차가 크므로 벤딩 영역에 분산된 불순물 이온들을 강하게 끌어당길 수 있다.
도 18을 참조하면, 게이트 하이 전압(VGH)이 인가되는 배선(200)은 제1 평탄화층(PLN1)에 형성된 콘택홀(CH10을 통해 제1 더미전극(301)과 연결되는 관통전극(TE1)을 포함할 수 있다. 이와 동일하게 게이트 로우 전압(VGL)이 인가되는 배선(200) 역시 제1 평탄화층(PLN1)을 관통하여 제2 더미전극(302)과 전기적으로 연결될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 제1 더미전극(301)과 제2 더미전극(302)은 다른 배선(200)과 전기적으로 연결될 수도 있다.
도 19 및 도 20을 참조하면, 실시예에 따른 표시 장치는 벤딩 영역에서 배선(200)에 요철이 형성되지 않을 수 있다. 이를 제외한 나머지 특징은 전술한 바와 동일할 수 있다. 이 경우 배선(200)의 중심면(CP)에 벤딩 영역의 중심면(CP)이 가까워질 수 있도록 기판(PI)의 하부에 홈을 형성하거나 MCL층을 더 형성하여 벤딩 영역을 중심면(CP)이 배선(200)의 중심에 가까워지도록 조정할 수 있다.
또한, 실시예에 따르면, 더미전극(300)과 배선(200)의 위치가 바뀔 수도 있다. 예시적으로 배선(200)이 기판(PI)의 상부에 배치되고 더미전극(300)이 제1 평탄화층(PLN1) 상부에 배치될 수도 있다.
도 21은 본 발명의 다른 실시예에 따른 벤딩 영역의 배선 구조를 보여주는 도면이다.
도 21을 참조하면, 더미전극(300)은 양의 전압이 인가되는 제1 더미전극(301) 및 음의 전압이 인가되는 제2 더미전극(302)을 포함할 수 있다. 이때, 제1 더미전극(301)은 배선(200)에 연결되지 않고 독립적으로 드라이버 IC로부터 양의 전압을 인가 받을 수 있다. 또한, 제2 더미전극(302) 역시 독립적으로 드라이버 IC로부터 음의 전압을 인가 받을 수 있다. 제1 더미전극(301)과 제2 더미전극(302)은 끝단에 형성된 패드를 통해 드라이버 IC와 연결될 수 있다.
제1 더미전극(301)은 배선(200)과 교차하는 방향으로 연장된 복수 개의 제1 가지전극(301a) 및 복수 개의 제1 가지전극(301a)을 연결하는 제1 연결전극(301b)을 포함할 수 있다. 제2 연결전극(302b)의 연장 방향은 배선(200)의 연장 방향과 평행할 수 있다.
제2 더미전극(302)은 배선(200)과 교차하는 방향으로 연장된 복수 개의 제2 가지전극(302a) 및 복수 개의 제2 가지전극(302a)을 연결하는 제2 연결전극(302b)을 포함할 수 있다. 제2 연결전극(302b)의 연장 방향은 배선(200)의 연장 방향과 평행할 수 있다.
이러한 구성에 의하면 불순물을 흡착하는 성능을 높이기 위해 제1 더미전극(301)에 인가되는 전압 레벨과 제2 더미전극(302)에 인가되는 전압 레벨을 독립적으로 조정할 수 있는 장점이 있다. 즉, 제1 더미전극(301)과 제2 더미전극(302)에 인가되는 전압 레벨을 높여 불순물 흡착 성능을 개선할 수 있다.
예시적으로 제1 더미전극(301)에 인가되는 양의 전압 레벨은 배선(200)에 인가되는 양의 전압보다 높게 설정될 수 있고, 제2 더미전극(302)에 인가되는 음의 전압 레벨은 배선(200)에 인가되는 음의 전압보다 낮게 설정될 수 있다. 예시적으로 제1 더미전극(301)에 인가되는 양의 전압 레벨은 게이트 하이 전압(VGH) 및 픽셀 구동 전압(ELVDD)보다 높을 수 있고, 제2 더미전극(302)에 인가되는 양의 전압 레벨은 게이트 로우 전압(VGL) 및 저전위 전원 전압(ELVSS)보다 낮을 수 있다.
또한, 실시예에 따르면, 불순물을 흡착하기 위해 전압을 인가하는 타이밍을 자유롭게 조정할 수 있다. 예시적으로 표시 영역이 턴-온된 시점 뿐만 아니라 턴-오프된 시점에서도 미리 정해진 시간마다 제1 더미전극(301)과 제2 더미전극(302)에 전압을 인가하여 불순물을 끌어당겨 불순물 이온이 배선(200)과 결합하는 속도는 늦출 수 있다.
도 22a 내지 도 22d는 벤딩 영역에 더미전극을 형성하는 과정을 설명하기 위한 도면이다.
도 22a를 참조하면, 표시 영역에 전극층 형성시 벤딩 영역에도 전극층을 형성한 후 패터닝하여 제1 더미전극(301)과 제2 더미전극(302)을 형성할 수 있다. 제1 더미전극(301)과 제2 더미전극(302)은 표시 영역의 게이트 전극 형성시 동시에 형성될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 표시 영역의 다양한 전극 형성시 동시에 형성할 수도 있다. 이후 제1 더미전극(301)과 제2 더미전극(302) 상에 제1 평탄화층(PLN1)을 형성할 수 있다.
도 22b를 참조하면, 제1 평탄화층(PLN1)을 패터닝하여 복수 개의 요철부(PS1)를 형성할 수 있다. 복수 개의 요철부(PS1)는 일방향으로 이격 배치될 수 있다. 요철부(PS1)는 더미전극(300)을 덮기 위한 충분할 폭을 가질 수 있다. 요철부(PS1)는 서로 이격 배치될 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 기판(PI)이 노출되지 않도록 요철부(PS1)와 요철부(PS1)는 서로 연결될 수도 있다.
도 22c를 참조하면, 배선(200)은 복수 개의 요철부(PS1) 상에 형성될 수 있다. 따라서, 배선(200)은 요철 형상을 가짐으로써 벤딩시 스트레스가 저감될 수 있다. 배선(200)은 표시 영역의 금속 패턴(SD2)일 수 있으나 반드시 이에 한정하는 것은 아니고 표시 영역에 형성되는 배선(200)이면 특별히 제한되지 않는다. 예시적으로 배선(200)은 도 10의 제4 금속층(SD1)일 수도 있다.
도 22d를 참조하면, 배선(200) 상에 제2 평탄화층(PLN2)을 형성하여 배선(200)을 보호할 수 있다. 이때, 벤딩 영역의 중립면(NP)을 조절하기 위해 제2 평탄화층(PLN2) 상에 추가적인 절연층을 형성하거나 기판(PI)의 하면에 홈을 형성할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널
200: 배선
300: 더미전극
BNK: 뱅크
PAS: 무기 절연층
PLN: 평탄화층
PLN1: 제1 평탄화층
PLN2: 제2 평탄화층
SPC: 스페이서

Claims (20)

  1. 표시 영역과 비표시 영역을 포함하는 기판;
    상기 비표시 영역에 배치되는 복수 개의 배선;
    상기 비표시 영역의 벤딩 영역에 배치되는 더미전극; 및
    상기 복수 개의 배선과 더미 전극 사이에 배치되는 절연층을 포함하고,
    상기 벤딩 영역에서 상기 복수 개의 배선과 상기 더미전극은 오버랩되고,
    상기 더미전극에는 전압이 인가되는 표시 장치.
  2. 제1항에 있어서,
    상기 더미전극의 연장 방향은 상기 벤딩 영역 내에서 상기 배선의 연장 방향과 교차하는 표시 장치.
  3. 제1항에 있어서,
    상기 더미전극은 상기 기판 상에 배치되고,
    상기 절연층은 상기 더미전극 상에 배치되고,
    상기 배선은 상기 절연층 상에 배치되는 표시 장치.
  4. 제1항에 있어서,
    상기 배선은 상기 기판 상에 배치되고,
    상기 절연층은 상기 배선 상에 배치되고,
    상기 더미전극은 상기 절연층 상에 배치되는 표시 장치.
  5. 제1항에 있어서,
    상기 더미전극은 양의 전압이 인가되는 복수 개의 제1 더미전극, 및 음의 전압이 인가되는 복수 개의 제2 더미전극을 포함하는 표시 장치.
  6. 제5항에 있어서,
    상기 복수 개의 제1 더미 전극은 상기 복수 개의 배선 중 어느 하나와 전기적으로 연결되고,
    상기 복수 개의 제2 더미 전극은 상기 복수 개의 배선 중 어느 하나와 전기적으로 연결되고,
    상기 복수 개의 제1 더미 전극이 연결된 배선과 상기 복수 개의 제2 더미 전극이 연결된 배선은 상이한 표시 장치.
  7. 제5항에 있어서,
    상기 복수 개의 제1 더미전극과 제2 더미 전극은 상기 배선 중에서 게이트 배선과 전기적으로 연결되는 표시 장치.
  8. 제7항에 있어서,
    상기 복수 개의 제1 더미 전극은 상기 절연층을 관통하여 게이트 하이 전압이 인가되는 배선에 연결되는 표시 장치.
  9. 제8항에 있어서,
    상기 복수 개의 제2 더미 전극은 상기 절연층을 관통하여 게이트 로우 전압이 인가되는 배선에 연결되는 표시 장치.
  10. 제5항에 있어서,
    상기 절연층은 상기 복수 개의 제1 더미전극과 제2 더미 전극을 덮는 복수 개의 요철부를 포함하고,
    상기 배선은 상기 복수 개의 요철부 상에 배치되어 요철 형상을 갖는 표시 장치.
  11. 제10항에 있어서,
    상기 배선은 상기 복수 개의 요철부의 상부에 배치되는 제1 영역, 상기 복수 개의 요철부의 사이에 배치되는 제2 영역, 및 상기 제1 영역과 상기 제2 영역을 연결하는 제3 영역을 포함하고,
    상기 벤딩 영역의 중립면은 상기 제1 영역과 상기 제2 영역 사이에 배치되는 표시 장치.
  12. 제11항에 있어서,
    상기 기판은 벤딩 영역에서 하부면에 형성된 홈을 포함하는 표시 장치.
  13. 제5항에 있어서,
    상기 제1 더미전극은 상기 배선에 인가되는 전압 중 가장 높은 전압보다 높은 전압이 인가되고,
    상기 제2 더미전극은 상기 배선에 인가되는 전압 중 가장 낮은 전압보다 낮은 전압이 인가되는 표시 장치.
  14. 제13항에 있어서,
    상기 제1 더미 전극은 복수 개의 배선과 교차하는 복수 개의 제1 가지전극 및 상기 복수 개의 제1 가지전극에 연결되는 제1 연결 전극을 포함하고,
    상기 제2 더미 전극은 복수 개의 배선과 교차하는 복수 개의 제2 가지전극 및 상기 복수 개의 제2 가지전극에 연결되는 제2 연결 전극을 포함하는 표시 장치.
  15. 제13항에 있어서,
    상기 제1 더미전극과 상기 제2 더미전극은 상기 표시 영역의 턴-오프시에도 전압이 인가되는 표시 장치.
  16. 표시 영역과 벤딩 영역을 포함하는 기판;
    상기 기판 상에 배치된 절연층; 및
    상기 절연층 상에 배치되는 배선을 포함하고,
    상기 절연층은 복수 개의 요철부를 갖고,
    상기 배선은 상기 복수 개의 요철부의 상부에 배치되는 제1 영역, 상기 복수 개의 요철부의 사이에 배치되는 제2 영역, 및 상기 제1 영역과 상기 제2 영역을 연결하는 제3 영역을 포함하고,
    상기 벤딩 영역의 중립면은 상기 제1 영역과 상기 제2 영역 사이에 배치되는 표시 장치.
  17. 제14항에 있어서,
    상기 복수 개의 요철부의 내부에는 각각 더미 전극이 배치되는 표시 장치.
  18. 제17항에 있어서,
    상기 더미전극은 양의 전압이 인가되는 복수 개의 제1 더미전극, 및 음의 전압이 인가되는 복수 개의 제2 더미전극을 포함하는 표시 장치.
  19. 제18항에 있어서,
    상기 복수 개의 제1 더미 전극은 상기 복수 개의 배선 중 어느 하나와 전기적으로 연결되고,
    상기 복수 개의 제2 더미 전극은 상기 복수 개의 배선 중 어느 하나와 전기적으로 연결되고,
    상기 복수 개의 제1 더미 전극이 연결된 배선과 상기 복수 개의 제2 더미 전극이 연결된 배선은 상이한 표시 장치.
  20. 제19항에 있어서,
    상기 복수 개의 제1 더미 전극은 상기 절연층을 관통하여 게이트 하이 전압 배선에 연결되고,
    상기 복수 개의 제2 더미 전극은 상기 절연층을 관통하여 게이트 로우 전압 배선에 연결되는 표시 장치.
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