KR20240067007A - 폴리실리콘 로드 및 폴리실리콘 로드의 제조 방법 - Google Patents
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Abstract
[과제] 대구경 FZ법으로 제작한 단결정 실리콘의 면내 저항률 분포(RRG)를 개선하여, FZ법에 의한 대구경의 고저항 단결정 실리콘의 제조를 가능하게 한다.
[해결 수단] 폴리실리콘 로드는 직경이 120mm 이상인 폴리실리콘 로드이며, 최저 저항률이 3300Ωcm 이상, 또한 RRG가 100% 이하이다.
[해결 수단] 폴리실리콘 로드는 직경이 120mm 이상인 폴리실리콘 로드이며, 최저 저항률이 3300Ωcm 이상, 또한 RRG가 100% 이하이다.
Description
본 발명은, 폴리실리콘 로드 및 폴리실리콘 로드의 제조 방법에 관한 것이다.
단결정 실리콘의 원료로서의 폴리실리콘 로드의 제조는, 지멘스법으로 행해지는 것이 주류이며, 전극에 실리콘 로드(실리콘 심선)를 배치하여, 전류를 흘렸을 때에 발생하는 줄 열에 의해, 원료인 클로로실레인 가스를 기중(氣中)에서 석출시키는 CVD법이 이용된다.
CVD법에 사용되는 실리콘 심선은, 형상 가공 시에 생기는 가공 변질층(미세한 흠집이나 표면의 균열)을 제거할 목적으로 웨트 에칭(일반적으로 질산/불화 수소)·초순수로 세정하는 등, 가공 변질층의 제거와 동시에 표면의 불순물이나 자연 산화막이 제거되고 있다.
웨트 에칭·세정 등에 의해 실리콘 심선의 표면이 청정화된 후에, 실리콘 심선을 반응기에 배치할 때까지, 보존 백(bag)·보존 케이스 등에서 보관이 행해진다. 이때, 보존 백이나 케이스의 접촉 부분이나, 기중의 파티클에 의해 표면이 오염되고, 동시에 자연 산화막이 형성된다. 이 때문에 가능한 한 타 물질과의 접촉은 짧게 관리되고 있다. 그러나, CVD 장치에 설치하기까지, 접촉이나 기중 등으로부터 재오염이나 자연 산화막의 발생이 일어나는 것은 피할 수 없다.
현재 주류인 단결정 제조 공정은, FZ(부유대 용융)법·CZ(초크랄스키)법을 들 수 있다. 이 중 FZ법은, 폴리실리콘 로드의 선단을 콘(cone)상으로 가공하고 선단으로부터 유도 코일 가열에 의해 융해시켜 종결정 측으로 무전위 성장시키는 방법이며, 고순도·고저항인 단결정 실리콘을 얻을 수 있다.
도 1에 FZ법의 약도를 나타낸다. 폴리실리콘 로드(1a)는 코일(4)에 의해 유도 가열되어, 폴리실리콘 로드(1a)의 표면에 융해가 일어나고, 흘러 떨어지는 과정에서 융해부(3)를 형성한다. 미융해부(1b)는, 종종 단결정 실리콘(2)까지 도달하여, 트러블이 되는 경우가 있음과 동시에, 폴리실리콘 로드(1a)의 중심 부근(1b)의 저항률은, 단결정 실리콘의 면내 저항률 분포에 영향을 미친다(특허문헌 1).
단결정의 직경이 커짐에 따라, 코일(4)의 특성에 의해 폴리실리콘 로드(1a)에 있어서, 미융해부(1b)가 원뿔상의 선단을 단결정 실리콘 측(도 1의 하측)을 향하게 하는 형태로 잔존해 버리는 경우가 있다. 미융해부(1b)는 단결정 실리콘 측을 향한 볼록 형상이며, 이와 같은 미융해부(1b)가 영향을 주어, 융해부(3)가 단결정 실리콘의 주변으로 퍼지는 경우는 없고, 단결정 실리콘 중심 부분에서 응고하여, 편재해 버리는 경우가 있다.
그 때문에, 실리콘 심선 표면 근방에 존재하는 불순물은, 단결정의 직경이 커짐에 따라, 단결정 실리콘의 중심 부분에 편재하여, FZ 단결정 실리콘의 면내 저항률 분포(RRG)를 높이는 경향이 있다.
전술한 대로 융해부 중심 부근의 융액은, 폴리실리콘 로드 미융해부 선단이 돌출되어 있기 때문에, 단결정 실리콘 중심 부근에 머무르기 쉽다. 통상 폴리실리콘 로드의 실리콘 심선은 중앙에 위치하기 때문에, 실리콘 심선 부근의 저항률은 단결정 실리콘의 면내 저항률 분포에 크게 영향을 준다. 이것을 회피하기 위해, 특허문헌 2와 같이, 원료와 단결정의 회전축을 어긋나게 해서, 융액의 교반을 비대칭으로 하는 등의 FZ 장치상의 개량이 이루어져 왔다.
그러나, 대구경화에 수반하여 단결정의 직경이 커지는 한편으로, 그 위에 올려져 있는 융액의 두께(도 1의 부호 3으로 나타내는 부분의 두께)에 한계가 있어, 충분한 교반 효과가 얻어지지 않았다.
이와 같이, 고품질의 단결정 실리콘을 제조하기 위해서, 상용의 방법으로 FZ법에 의해 대구경(120mm 이상)의 단결정을 성장시키면, 용융 시에 다결정 실리콘의 저항률이 낮은 개소의 영향을 강하게 받아 버리는 것을 알 수 있었다. 저저항의 개소가 왜 나타나는지를, 발명자가 예의 조사를 한 바, 다결정 실리콘의 중심 부분인 실리콘 심선 표면 근방에 원인이 있는 것을 밝혀냈다.
본 발명은, 면내 저항률 분포를 개선한 폴리실리콘을 원료로 하는 것에 의해, 120mm 이상의 대구경 FZ법으로 제작한 단결정 실리콘의 면내 저항률 분포(RRG)를 개선하여, FZ법에 의한 대구경의 고저항 단결정 실리콘의 제조를 가능하게 하는 것이다.
본원은, 원료가 되는 면내 저항률 분포를 개선한 다결정 실리콘의 제조 방법으로서, CVD 반응 전에, 반응로 내에 설치한 실리콘 심선을 1000℃를 초과하지 않는 범위에서 표면 처리를 행하는 것에 의해, CVD 장치 내의 재료로부터의 불순물의 용출을 억제함으로써, 대구경 FZ법의 면내 저항률 분포 개선을 목적으로 한, 고순도의 폴리실리콘 로드와 그의 제조 방법이다.
특허문헌 3 및 특허문헌 4는, 실리콘 심선을 1000℃를 초과하는 온도로 하고, 사염화 규소나 염화 수소로 종봉을 에칭하여 불순물을 제거하는 것이 기재되어 있지만, 1000℃를 초과하는 온도에서는 반응기 내부 구조물 등의 금속면과, 사염화 규소 및 염화 수소와, 부생하는 염화물이 반응하여 증기압이 높은 금속 염화물과 함께 도펀트 등의 불순물이 용출되기 쉬워지고, 그들은 폴리실리콘 로드 오염의 원인이 될 수 있다. 따라서, 실리콘 심선이 1000℃를 초과하지 않는 것에 의해 CVD 장치 내의 재료로부터의 불순물의 용출을 억제하는 것이 바람직하다.
특히 실리콘 심선 통전 후부터 반응 초기는 원료의 공급량이 적기 때문에, 금속분·도펀트 등의 불순물의 용출량이 원료에 대한 비율로서 높아진다. 이 때문에, 최종적으로 폴리실리콘 로드 중앙 부근의 실리콘 심선 주위의 저항률 저하를 야기하여, 폴리실리콘 로드의 면내 저항률 분포에 영향을 주고 있다.
본 발명에서 단결정 실리콘 로드의 면내 저항을 개선하는 폴리실리콘 로드는 이하와 같은 태양에 의해 제공된다.
(개념 1)
직경이 120mm 이상인 폴리실리콘 로드에 있어서, 최저 저항률이 3300Ωcm 이상, 또한 RRG가 100% 이하여도 된다.
(개념 2)
개념 1에 기재된 폴리실리콘 로드에 있어서,
실리콘 심선으로부터 외주를 향해 30mm 이내에 최저 저항률이 있고,
실리콘 심선으로부터 외주를 향해 30mm 초과의 부분에 최고 저항률이 있어도 된다.
(개념 3)
개념 1 또는 2에 기재된 폴리실리콘 로드에 있어서,
RRG가 50% 이하여도 된다.
(개념 4)
직경이 140mm 이상인 폴리실리콘 로드에 있어서, 최저 저항률이 3300Ωcm 이상, 또한 RRG가 150% 이하여도 된다.
(개념 5)
개념 4에 기재된 폴리실리콘 로드에 있어서,
실리콘 심선으로부터 외주를 향해 30mm 이내에 최저 저항률이 있고,
실리콘 심선으로부터 외주를 향해 30mm 초과의 부분에 최고 저항률이 있어도 된다.
(개념 6)
개념 4 또는 5에 기재된 폴리실리콘 로드에 있어서,
RRG가 100% 이하여도 된다.
(개념 7)
개념 1 내지 6 중 어느 하나에 기재된 폴리실리콘 로드를 제조하는 방법은,
반응기 내에서 실리콘 심선을 세팅하는 공정과,
상기 실리콘 심선의 온도가 300℃ 초과 1000℃ 이하가 되는 상황에서, 상기 실리콘 심선을 할로젠화 수소에 의해 에칭하는 공정
을 구비해도 된다.
(개념 8)
개념 7에 기재된 방법에 있어서,
상기 할로젠화 수소에 의한 에칭을 800℃ 이하의 온도에서 행해도 된다.
(개념 9)
개념 7 또는 8에 기재된 방법은,
실리콘 심선을 반응기 내에서 세팅하기 전에, 실리콘 심선 표면의 산화 피막 및 불순물을 웨트 에칭에 의해 제거하는 공정을 추가로 구비해도 된다.
(개념 10)
개념 1 내지 6 중 어느 하나에 기재된 폴리실리콘 로드를 제조하는 방법은,
실리콘 심선 표면의 산화 피막 및 불순물을 웨트 에칭에 의해 제거하는 공정과,
상기 실리콘 심선을 반응기 내에서 세팅하는 공정과,
상기 실리콘 심선의 온도가 300℃ 초과 800℃ 이하가 되는 상황에서, 상기 실리콘 심선을 할로젠화 수소에 의해 에칭하는 공정과,
CVD 반응에 의해 폴리실리콘을 석출하는 공정
을 구비해도 된다.
본 발명에 의하면, FZ법에 의한 단결정화 시의 면내 저항률 분포가 개선된 FZ 원료용 고순도 폴리실리콘 로드와, 당해 고순도 폴리실리콘 로드의 제조 방법이 제공된다.
도 1은, 폴리실리콘 로드로부터 단결정 실리콘을 생성하는 과정을 나타낸 도면이다.
도 2는, 샘플을 제작하는 태양을 나타낸 도면이다.
도 3은, 중심으로부터 외면까지의 ρMax/Min의 값을 나타낸 그래프이며, 실시형태에 의한 세정을 실시한 폴리실리콘 로드에 대한 결과를 실선으로 나타내고, 실시형태에 의한 세정을 채용하지 않는 폴리실리콘 로드에 대한 결과를 점선으로 나타낸 도면이다.
도 4는, FZ법에 의해 단결정을 제작하여 면체 저항률분을 측정한 결과를 나타낸 도면이며, 흰 원으로 실시예에 의한 결과를 나타내고, 검은 원으로 비교예에 의한 결과를 나타낸 도면이다.
도 2는, 샘플을 제작하는 태양을 나타낸 도면이다.
도 3은, 중심으로부터 외면까지의 ρMax/Min의 값을 나타낸 그래프이며, 실시형태에 의한 세정을 실시한 폴리실리콘 로드에 대한 결과를 실선으로 나타내고, 실시형태에 의한 세정을 채용하지 않는 폴리실리콘 로드에 대한 결과를 점선으로 나타낸 도면이다.
도 4는, FZ법에 의해 단결정을 제작하여 면체 저항률분을 측정한 결과를 나타낸 도면이며, 흰 원으로 실시예에 의한 결과를 나타내고, 검은 원으로 비교예에 의한 결과를 나타낸 도면이다.
본 실시형태는, 단결정화 FZ법으로 제조한 단결정 잉곳의 직경 방향의 면내 저항률 분포를 개선한 폴리실리콘 로드 및 폴리실리콘 로드의 제조 방법을 제공하는 것이지만, 특히 단결정 웨이퍼 6인치 이상의 구경에서의 내면 저항률 분포를 개선한 고순도 폴리실리콘 로드 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 태양
RRG가 개선된 폴리실리콘 로드를 얻기 위한, 일 태양인 실리콘 심선 표면이나 성장 초기의 오염을 막기 위한 수순은, (1) 반응기에 장착되기 전의 웨트 에칭, (2) 반응기에의 실리콘 심선의 장착, (3) 반응기 내에서의 드라이 에칭, (4) 반응 전후부터 폴리실리콘 로드가 φ30mm까지의 초기 성장 시에 온도 관리를 행하여, 실리콘 심선의 온도를 1000도 미만으로 제어하는 것으로 이루어진다. 이들 (1)∼(4)의 수순 중 적어도 (3)을 행하는 것이 바람직하고, (1)과 (3)을 양방 행하는 것이 보다 바람직하며, (1)∼(4)를 모두 행하는 것이 특히 바람직하다. 한편, (4)의 실리콘 심선의 온도는 예를 들면 적외선을 이용한 측정 장치에 의해 관찰할 수 있다.
본 발명의 일 태양에 대하여, 상세하게 설명한다.
(1) 반응기에 장착되기 전의 웨트 에칭
반응기 장착 전의 웨트 에칭은, 실리콘의 산화 피막의 제거와, 표면의 이물을 제거하는 것이 목적으로 행해진다. HF(불산) 및 HNO3(질산)의 혼산으로 행하여 표면의 가공 변질층을 제거하고 소수화하는 것에 의해, 웨트 에칭 처리 후의 자연 산화막의 성장 속도를 늦출 수 있다.
웨트 에칭 후, 청정해진 실리콘 심선은 대기에 노출되어, 서서히 산화 피막이 형성되고 또한 기중 파티클에도 접촉한다. 산화 피막의 형성이나, 기중 파티클에 의한 오염을 최소한으로 억제하기 위해, 12시간 이내에 반응기에 장착하여 반응을 개시하는 것이 바람직하고, 8시간 이내가 보다 바람직하며, 4시간 이내가 특히 바람직하다. 산화나 오염을 막기 위해서, 보관 용기 등을 이용하는 것도 가능하지만, 보관 용기에 세팅하는 행위에 의해 오히려 오염을 초래해 버릴 가능성이 있기 때문에, 가능한 한 신속하게 반응기에 장착하는 것이 좋다.
그러나, 그와 같은 태양을 취하는 것이 어려운 경우는, 클래스 100으로 이루어지는 청정한 분위기 중에서, 실리콘 심선과 접하는 표면을, 청정하게 표면 처리를 실시한 포장에 넣고 밀폐하여, 보관함으로써, 실리콘 심선 표면의 오염을 방지하는 것이 가능하다. 이때에는, 비닐제 백을 이용해도 되고, 산의 수용액(예를 들면 HF와 HNO3이 1:3∼1:7의 비율이 되는 수용액)에 의한 세정과 린스 세정 후에, 클린룸 내에서 자연 건조를 행한 후의 비닐제 백을 이용해도 된다. 백으로서는, LDPE(저밀도 폴리에틸렌), LLDPE(직쇄상의 저밀도 폴리에틸렌), PVDF(폴리불화 바이닐리덴) 등으로 이루어지는 것을 이용해도 된다.
또한, 오염을 회피하는 다른 수단으로서는, 웨트 에칭 후, 가능한 한 신속하게 오존수 처리를 행하여, 자연 산화막은 아닌 인위적으로 정상인 산화막을 피막 하도록 해도 된다. 이와 같은 수단을 이용함으로써, 오염을 더 방지할 수 있다. 오존수 처리는, 웨트 에칭 후, 연속해서 행하는 것이 바람직하다.
그 후, 청정한 분위기 중에서, 실리콘 심선과 접하는 표면을, 청정하게 표면 처리를 실시한 포장에 넣고 밀폐하여, 보관함으로써, 실리콘 심선 표면의 오염을 방지하면, 보다 효과적으로 오염을 방지해서 보관할 수 있다.
오존수 처리에 의해 실리콘 심선 표면에 붙인 산화 피막은, 할로젠화 수소에 의한 에칭 처리로는 제거가 곤란하기 때문에, 반응기에 장착하기 전에 제거할 필요가 있다. 그 때문에, 산화 피막을 HF(불산)에 의해 에칭한 후에, 초순수로 세정하고, 그 후 신속하게 반응기에 장착하는 것에 의해, 실리콘 심선 표면에 오염 물질이 부착되는 것을 보다 방지할 수 있다.
혹은, 오존수 처리에 의해 붙인 산화 피막 부착 실리콘 심선을 반응기에 직접 세팅을 하고, 1000℃ 미만의 온도로 해서, 수소 분위기하에서 산화 피막을 환원 제거한 후, 일단 실리콘 심선의 온도를 낮추고, 다시 할로젠화 수소에 의한 에칭으로 처리하는 온도로 올려 에칭하는 것에 의해, 실리콘 심선 표면의 오염 물질을 극한까지 제거할 수 있다.
혹은 상기 HF(불산) 에칭 후, 추가로 상기 수소 분위기에 의한 산화 피막의 환원 처리를 행하는 것에 의해, 품질의 향상과, 산화 피막 제거의 시간 단축을 행할 수 있다.
(2) 반응기에의 실리콘 심선의 장착
실리콘 심선을 반응기에 장착할 때에는 접촉은 양단만으로 한정하고, 중앙 부분은 닿지 않도록 장착함으로써 지그의 접촉에 의한 불순물 오염을 막을 수 있다. 한편, 다른 물질과 접촉한 양단은, 다결정 실리콘 제조 후, 취출한 다결정 실리콘의 가공으로 잘라내는 것에 의해, FZ의 품질에 영향을 미치지 않도록 한다. 또, 양단으로부터의 불순물 확산이 문제가 될 것 같으면, 접촉부는 오염의 영향이 없는 「청정한 실리콘」에 의해 구성된 지그에 의해 장착을 행하는 것이 바람직하다. 접촉부는 그때마다, 청정한 실리콘으로 교환하는 것을 가능하게 하면, 장착 때마다, 불순물을 막는 것이 가능해져 더 바람직하다. 지그의 접촉부에 사용하는 실리콘은, 장착하는 실리콘 심선과 동일한 정도의 품질이면 된다.
(3) 반응기 내에서의 드라이 에칭
이와 같이, 신중하게 실리콘 심선을 반응기 내에서 장착하더라도, 대기하에서 작업이 행해지기 때문에 오염은 면할 수 없다. 이 때문에, 최종적으로는 반응기 내에서 장착된 실리콘 심선을 할로젠화 수소에 의한 에칭으로 처리하여, 불순물을 제거하는 것이 바람직하다. 할로젠화 수소는 염화 수소, 불화 수소, 브로민화 수소 등이 있지만, 취급의 용이성, 염가인 것, 노(爐) 내의 침식이 적은 것으로부터 염화 수소가 바람직하다.
에칭을 행하는 온도는, 에칭에 사용하는 염화 수소와 실리콘의 반응이 일어나는 온도 이상, 바람직하게는 300℃를 초과하는 것이 바람직하고, 400℃ 이상이 더 바람직하며, 에칭 속도가 저하되어 충분한 에칭양을 얻기 위해서 에칭 시간이 걸려, 운용에 적합하지 않기 때문에, 500℃ 이상에서 행하는 편이 보다 바람직하다. 또한 상한 온도는 1000℃를 초과하지 않는 온도로 하고, 바람직하게는 900℃ 이하, 보다 바람직하게는 700℃ 이하로 하는 것이 더 바람직하다. 전술한 대로 1000℃를 초과하면, 반응기 내부 벽면이나 구조물로부터 용출이 일어나기 쉬워 오염의 원인이 되기 때문에, 본 실시형태에서는, 1000℃ 미만의 온도에서 실리콘 심선의 에칭을 행하는 것이 중요하다.
이와 같은 온도에서의 염화 수소 등의 할로젠화 수소의 에칭 효과를 얻기 위해서는, 실리콘의 산화 피막의 제거가 필요하기 때문에, 미리 산화 피막 제거를 목적으로 한 웨트 에칭을 행하는 것이 좋고 수순 (1)이 그에 해당한다. 수순 (3)과 같은, 1000℃ 미만의 온도에서의 실리콘 심선의 에칭을 행함으로써, 반응기 내의 재료에 주는 영향을 억제하고, 실리콘 심선의 표면에 있어서의 불순물 제거를 보다 효과적으로 행할 수 있다.
(4) 초기 성장 시의 온도 관리
또한, 반응 전후부터 폴리실리콘 로드가 φ30mm까지의 초기 성장 시의 온도에 있어서도 마찬가지의 이유에 의해, 1000℃ 이하가 바람직하다. 특히, 반응 스타트 전이나 원료 공급 직후는, 실리콘 심선의 도괴를 방지하기 위해 가스의 공급량을 적게 억제하는 것이 필요하기 때문에, 공급 가스에 혼입되는 반응기 내의 구조물로부터의 불순물의 용출물 비율이 높아져, 공급 가스의 불순물 농도가 높아진다. 이 때문에, 초기 폴리실리콘 로드 성장 시에 혼입되는 불순물이 많아져, 저항률을 낮추는 요인이 된다.
통상, 초기(원료 공급 직후)의 가스의 공급량은 반응기의 크기나, 실리콘 심선의 길이, 심선과 가스 공급 노즐의 위치, 노즐로부터 사출되는 가스의 운동 에너지 등을 고려해서, 실리콘 심선에 기류가 맞아 금이 발생하지 않을 정도로 설정하여, 반응 중의 폴리실리콘 로드가 금에 의해 도괴되는 것을 막을 필요가 있다. CVD 반응의 안정 성장 영역(반응 공정의 중반부터 후반에 해당되는 성장 시간대)에서는, 실리콘 심선의 표면적에 대해 대체로 0.5∼5kmol/hr/m2의 가스의 공급이 이루어진다. 이에 반해서, 초기의 가스의 공급량은 대략이기는 하지만, 안정 성장 영역의 공급량에 대해 1/50∼1/300이다. 초기의 반응기 내의 구조물로부터의 용출된 불순물의, 불순물 농도는 안정 성장 영역의 50∼300배이다. 이 때문에, 초기 쪽이 안정 성장 영역보다도 불순물 농도는 압도적으로 높아, 반응 중의 다결정 실리콘은, 반응기로부터 발생한 불순물 용출의 영향을 상당히 받기 쉽다.
CVD 반응 중이더라도, 반응기 내벽이나 반응기 내부의 금속 구조물은, 성장 중의 폴리실리콘 로드로부터 복사를 받아 금속 표면 온도가 상승한다. 원료인 클로로실레인류 및 반응 부생물과 금속이 반응하여, 증기압이 높은 금속 염화물과 함께 도펀트 등의 불순물이 용출된다. 그 때문에, 반응 초기의 CVD 반응에서는 불순물이 혼입되어, 다결정 실리콘의 저항을 낮춰 버린다. 따라서 다결정 실리콘의 단면 내면 저항률 분포를 일정하게 하기 위해서는, 반응 초기에 있어서의 로드 온도도 1000℃ 이하에서 성장하는 것이 보다 바람직하다.
이와 같은 수법에 의해, 폴리실리콘 로드의 중심부의 초기 성장에 주의를 기울여 제조를 한 결과, 청구범위에 기재된 폴리실리콘 로드를 제조하는 것이 가능해지고, 폴리실리콘 로드를 사용한 FZ법에 의한 단결정 실리콘 로드는 고저항에서 양호한 RRG를 유지하는 것이 가능해졌다.
실시예 1
실리콘 심선을 보관하기 위해, 불순물이 적은 백에 보관을 하지만, 장기 보관을 하면 실리콘 심선의 표면에 불순물이 많이 부착되게 된다.
사용하는 실리콘 심선 표면에는 자연 산화막이나 불순물이 존재하기 때문에 웨트 에칭 및 순수에 의한 세정으로 자연 산화막 및 불순물을 제거해 둔다. 불산 농도 50%의 HF(불산)와, 질산 농도 70%의 HNO3(질산)에 의해, HF(불산) 및 HNO3(질산)(HF:HNO3=1:5)의 혼산을 작성하고, 이것을 이용하여 실리콘 심선을 25℃에서 2분간 에칭한 후에, 초순수로 30분 세정했다.
이 후, 청정한 공간(파티클 100 이하)에서 건조시켰지만, CVD 반응(다결정 실리콘 제조를 위한 지멘스법에 의한 반응)이 스타트할 때까지의 시간을 가능한 한 짧게 하기 위해, 건조 후 바로, 실리콘 심선의 직동부에 아무것도 접촉시키지 않도록, 실리콘 심선의 상단과 하단을 지그로 보지하고, 실리콘 심선을 반응로에 세팅했다. 이에 의해, 실리콘 심선의 자연 산화나 오염을 억제할 수 있다. 한편, 사용하는 실리콘 심선 자체의 저항률도, 제조하는 폴리실리콘 로드와 마찬가지로 FZ 단결정을 절출한 고품질인 것을 사용했다.
실리콘 심선은 3300Ωcm 이상이면 되고, 4000Ωcm 이상인 것이 더 바람직하며, 4500Ωcm 이상인 것이 특히 바람직하다. 실리콘 심선의 저항률이 높을수록, CVD 반응으로 성장한 폴리실리콘 로드의 저항값도 높아진다. 본 실시예에서는 저항률 4500Ωcm의 실리콘 심선을 이용했다.
이 실리콘 심선(10mm□, 저항률 4500Ωcm)을 반응기 내에 세팅한 후에, 불활성 가스로의 치환을 거쳐 수소 가스로 치환한다. 이때의 산소 농도는 30ppm 이하, 노점은 -50℃ 이하로 한다. 실리콘 심선에 전기를 흘려 전류를 높여 가면 실리콘 심선의 온도가 상승하기 시작한다. 실리콘 심선 온도가 300℃에 도달한 시점에서 염화 수소(수소 베이스)를 도입하고, 소정의 온도까지 상승시켰다. 표 1에 이 소정의 온도를 실리콘 심선 온도로서 기재했다. 또한 소정의 온도인 900℃에 도달한 후, 5분간의 에칭을 행했다. 사용하는 염화 수소는 전술한 금속 염화물의 발생을 억제하기 위해서, 무수이고 고순도 99.999% 이상인 것을 사용했다. 실리콘 심선의 표면의 에칭양은 15μm였다. 이 공정을 거치는 것에 의해 면내 저항률 분포가 적은 폴리실리콘 로드를 얻는 것이 가능해진다.
에칭 온도의 설정은, CVD 반응 직전 반응기 내부의 가스가 수소로 치환되어 있는 상태로부터, 모든 실리콘 심선을 통전시켜 실리콘 심선을 목적하는 온도로 설정한다. CVD 중의 로드 온도의 감시는 통상 방사 온도계로 행해지는데, 이 방사 온도계를 이용하여 목적하는 온도가 되도록 인가 전압과 전류를 조정했다.
염화 수소(99.999%) 30mol% 수소 베이스로 에칭을 행한 후에, 실리콘 심선의 온도를 900℃로 해서 φ30mm에 도달할 때까지 CVD 반응을 행하고, 그 후는 상용의 제조 방법으로 폴리실리콘 로드를 제작하여, 최저 저항률이 되는 위치를 관찰한 바, 실리콘 심선으로부터 30mm 이내에 최저 저항률이 존재한 것을 확인했다. 이 최저 저항률을 실리콘 심선 중심 저항률로 정의했다. 실리콘 심선 중심 저항률은 3551Ωcm였다. 상용의 제조 방법으로 다결정 실리콘을 성장시켜 가면, 직경이 120mm가 된 시점에서는, RRG가 66%이고, 직경이 140mm가 되었을 때의 RRG는 92%였다. 이 폴리실리콘 로드를 상용의 방법으로 FZ 단결정으로 한 경우, FZ법 단결정의 RRG는 22%로 양호했다(도 3 참조). 한편, 도 3의 우단에 나타내는 「외면」은 140mm를 나타내고 있다.
실시예 2
실시예 1과 마찬가지의 실리콘 심선을 반응 용기 내에 세팅했다. 소정의 온도인 700℃에 도달한 후, 에칭을 5분 행했다. 에칭양은 0.1μm였다. 실험 1과 마찬가지로 염화 수소(99.999%) 30mol% 수소 베이스로 에칭을 행한 후에, 실리콘 심선의 온도를 700℃로 하고, 그 후, 상용의 방법으로 φ30mm가 될 때까지 CVD 반응을 행하고, 그 후는 상용의 제조 방법으로 폴리실리콘 로드를 제작하여, 최저 저항률이 되는 위치를 관찰했다. 그 결과, 실리콘 심선 중심 저항률은 4329Ωcm였다. 상용의 제조 방법으로 다결정 실리콘을 성장시켜 가면, 직경이 120mm가 된 시점에서는, RRG가 36%이고, 직경이 140mm가 되었을 때의 RRG는 77%였다. 이 때문에, 700℃에서 에칭을 행한 실시예 2 쪽이, 900℃에서 에칭을 행한 실시예 1보다도, RRG의 값을 낮게 억제할 수 있어, 유익한 결과를 얻을 수 있는 점을 확인할 수 있었다.
비교예 1
실시예 1과 마찬가지의 실리콘 심선을 반응 용기 내에 세팅했다. 소정의 온도인 1100℃에 도달한 후, 에칭을 3분 행했다. 에칭양은 84μm였다. 실시예 1과 마찬가지로 염화 수소(99.999%) 30mol% 수소 베이스로 에칭을 행한 후에, 실리콘 심선의 온도를 1100℃로 해서 φ30mm가 될 때까지 CVD 반응을 행하고, 그 후는 상용의 제조 방법으로 폴리실리콘 로드를 제작하여, 최저 저항률이 되는 위치를 관찰한 바, 그 최저 저항률은 2189Ωcm였다. 상용의 제조 방법으로 다결정 실리콘을 성장시켜 가면, 직경이 120mm가 된 시점에서는, RRG가 97%이고, 직경이 140mm가 되었을 때의 RRG는 142%였다.
비교예 2
실시예 1과는 달리, 웨트 에칭은 행하지 않고, 그 이외는 실시예 1과 마찬가지의 실리콘 심선을 반응로에 세팅하고, 그 후는 상용의 제조 방법으로 폴리실리콘 로드를 제작하여, 최저 저항률이 되는 위치를 관찰했다. 그 결과, 웨트 에칭을 행하지 않으면, 표면에 존재하고 있던 많은 불순물이 실리콘 심선 내부로까지 확산되어 있는 것을 알 수 있었다. 그 때문에, ρmin은 실리콘 심선 내부에 존재하고, 그 최저 저항률은 1697Ωcm였다. 상용의 제조 방법으로 다결정 실리콘을 성장시켜 가면, 직경이 120mm가 된 시점에서는, RRG가 206%이고, 직경이 140mm가 되었을 때의 RRG는 258%였다. 이 폴리실리콘 로드를 상용의 방법으로 FZ 단결정으로 한 경우, FZ법 단결정의 RRG는 155%로 나쁜 결과가 되었다(도 3 참조).
실시예 및 비교예에서의 결과를 이하의 표 1에 나타낸다.
폴리실리콘 로드의 면내 저항률 분포 측정 방법
도 2에서 나타내는 바와 같이, CVD 반응기로부터 취출한 폴리실리콘 로드의 상변과 하변을 절단하고, 제품으로 할 때의 유효 길이로부터 벗어난 절단면 바로 옆을, 외주로부터 실리콘 심선 방향으로 코어 드릴로 코어 천공을 행하여, 외주와 실리콘 심선을 포함하는 샘플을 제작했다(JIS H 0615 2021 4.2 다결정 실리콘 시료의 제작). 이와 같이 해서 제작한 샘플을 이용하여 FZ법으로 외주 방향으로부터 단결정화를 행하고, 완성된 단결정의 저항률을, 사탐침법으로 외주로부터 실리콘 심선에 해당하는 부분까지 측정을 행했다. 이에 의해, 폴리실리콘 로드의 면내 저항률 분포를 확인할 수 있다. 이때, FZ법에 의한 불순물의 편석에 의해, 폴리실리콘 로드 상의 참값을 얻을 수는 없지만, 외주의 방향에서 실리콘 심선을 넘을 때까지 FZ를 행하는 것에 의해, 특히 주목해야 할 실리콘 심선 부근의 저항률의 변화를 파악할 수 있다. 또한, 내면 저항률 분포를 나타내는 지표 RRG는 상대 평가이며, 저항률의 변동을 평가 가능하다.
실리콘 단결정 기판의 면내 저항률 분포를 나타내는 지표로서는 RRG(Radial Resistivity Gradient)가 이용되고, 면 반경 방향의 저항률의 최대치를 ρMax, 최소치를 ρMin으로 하면, 다음 식으로 표시된다.
RRG=(ρMax-ρMin)/ρMin×100(%)···(식 1)
통상은 실리콘 단결정 기판의 면내 저항률 분포를 나타내는 지표로서 사용되고 있지만, 본 발명에서는 폴리실리콘 로드의 직경 방향의 저항률 분포를 나타내는 지표로서 채용한다.
도 3에 있어서, 본 실시형태에 의한 세정을 실시한 것을 실선으로 나타낸다. 실리콘 심선을 포함하는 중심 부근의 저항률의 하락이 개선되어 로드 성장 방향에 대해서 균일한 폴리실리콘 로드의 면내 저항률 분포를 나타내고 있다. 이것을 원료로 해서 FZ법에 의해 단결정을 제작하여 면체 저항률분을 측정한 바, 면내의 저항률이 균일해져, 개선이 보였다(도 4 참조). 한편, 비교를 위해 단결정을 제작한 FZ법에서는, 면내 저항률 분포를 개선하는 조작은 행하지 않고, 논 도프로 행했다.
실리콘 심선 외주부 근방의 저항을 고저항으로 할 수 있었던 결과, 실리콘 심선 외주부 근방의 저항은 3551Ωcm까지 향상되는 것에 의해, FZ 단결정의 구경은 140mm이며, RRG는 22%까지 향상되었다(실시예 1).
이와 같은 RRG가 낮은 고저항 FZ 단결정은, MEMS 기술을 이용한 장치의 기체(基體)에 이용할 수 있고, 또한 테라헤르츠 장치의 테라헤르츠 소자의 지지 기재로서 적합하다. 또한, 균질하고 품질이 높은 원료이므로, 대구경화하더라도 NTD법에 의해, 인을 균일하게 분산시킨 잉곳으로 하는 것이 가능해져, 고전압 파워 반도체에 이용하는 데 양호하다.
또한, 이와 같이 저항률 분포를 개선하여, 저항률을 높일 수 있으면, 제조한 고저항, 고품질의 FZ 단결정 실리콘을 실리콘 심선으로 해서, 본원의 방법에 의해, 폴리실리콘 로드를 제조하여, 보다 고저항의 폴리실리콘 로드를 제조하더라도 실리콘 심선 중심 저항률이 높기 때문에, RRG가 억제되어, 품질이 더 높은 FZ 단결정을, 생산 효율을 떨어뜨리지 않고 제조하는 것이 가능해진다.
1a 폴리실리콘 로드
1b 미융해부
2 단결정 실리콘
3 융해부
4 코일
1b 미융해부
2 단결정 실리콘
3 융해부
4 코일
Claims (10)
- 직경이 120mm 이상인 폴리실리콘 로드에 있어서, 최저 저항률이 3300Ωcm 이상, 또한 RRG가 100% 이하인 폴리실리콘 로드.
- 제 1 항에 있어서,
실리콘 심선으로부터 외주를 향해 30mm 이내에 최저 저항률이 있고,
실리콘 심선으로부터 외주를 향해 30mm 초과의 부분에 최고 저항률이 있는, 폴리실리콘 로드. - 제 1 항 또는 제 2 항에 있어서,
RRG가 50% 이하인, 폴리실리콘 로드. - 직경이 140mm 이상인 폴리실리콘 로드에 있어서, 최저 저항률이 3300Ωcm 이상, 또한 RRG가 150% 이하인 폴리실리콘 로드.
- 제 4 항에 있어서,
실리콘 심선으로부터 외주를 향해 30mm 이내에 최저 저항률이 있고,
실리콘 심선으로부터 외주를 향해 30mm 초과의 부분에 최고 저항률이 있는, 폴리실리콘 로드. - 제 4 항 또는 제 5 항에 있어서,
RRG가 100% 이하인, 폴리실리콘 로드. - 반응기 내에서 실리콘 심선을 세팅하는 공정과,
상기 실리콘 심선의 온도가 300℃ 초과 1000℃ 이하가 되는 상황에서, 상기 실리콘 심선을 할로젠화 수소에 의해 에칭하는 공정
을 구비하는, 제 1 항, 제 2 항, 제 4 항 또는 제 5 항에 기재된 폴리실리콘 로드를 제조하는 방법. - 제 7 항에 있어서,
상기 할로젠화 수소에 의한 에칭을 800℃ 이하의 온도에서 행하는, 방법. - 제 7 항 또는 제 8 항에 있어서,
실리콘 심선을 반응기 내에서 세팅하기 전에, 실리콘 심선 표면의 산화 피막 및 불순물을 웨트 에칭에 의해 제거하는 공정을 추가로 구비하는, 방법. - 실리콘 심선 표면의 산화 피막 및 불순물을 웨트 에칭에 의해 제거하는 공정과,
상기 실리콘 심선을 반응기 내에서 세팅하는 공정과,
상기 실리콘 심선의 온도가 300℃ 초과 800℃ 이하가 되는 상황에서, 상기 실리콘 심선을 할로젠화 수소에 의해 에칭하는 공정과,
CVD 반응에 의해 폴리실리콘을 석출하는 공정
을 구비하는, 제 1 항, 제 2 항, 제 4 항 또는 제 5 항에 기재된 폴리실리콘 로드를 제조하는 방법.
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