KR20240065545A - 발광 표시 장치 - Google Patents

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KR20240065545A
KR20240065545A KR1020220143805A KR20220143805A KR20240065545A KR 20240065545 A KR20240065545 A KR 20240065545A KR 1020220143805 A KR1020220143805 A KR 1020220143805A KR 20220143805 A KR20220143805 A KR 20220143805A KR 20240065545 A KR20240065545 A KR 20240065545A
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transistor
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light
light emitting
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KR1020220143805A
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최충석
유병한
고유민
박주찬
이대영
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삼성디스플레이 주식회사
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Abstract

실시예들에 따르면, 발광 표시 장치는 표시 영역에 위치하는 제1 회로부 및 상기 제1 회로부와 전기적으로 연결되어 있는 캐소드를 포함하는 발광 소자; 및 상기 표시 영역에 위치하는 제2 회로부 및 상기 제2 회로부와 전기적으로 연결되어 있는 수광 소자를 포함하며, 상기 수광 소자의 캐소드는 상기 발광 소자의 상기 캐소드와 세퍼레이터에 의하여 분리되어 있다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 개시는 발광 표시 장치에 관한 것으로서, 보다 구체적으로 표시 영역에 감지부를 포함하는 발광 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치와 같은 표시 장치는 플렉서블 기판을 사용하여 표시 장치가 휘거나 접힐 수 있는 구조를 가질 수 있다.
이러한 유기 발광 표시 장치에 사용되는 화소의 구조는 다양한 방향으로 개발되고 있다.
또한, 발광 표시 장치를 포함하는 표시 장치는 표시 영역에 센서를 포함하도록 하여 화상의 표시와 함께 센싱도 가능할 수 있도록 개발 되고 있다.
실시예들은 표시 영역의 표시부 옆에 수광 소자를 포함하는 감지부도 형성되는 발광 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 발광 표시 장치는 표시 영역에 위치하는 제1 회로부 및 상기 제1 회로부와 전기적으로 연결되어 있는 캐소드를 포함하는 발광 소자; 및 상기 표시 영역에 위치하는 제2 회로부 및 상기 제2 회로부와 전기적으로 연결되어 있는 수광 소자를 포함하며, 상기 수광 소자의 캐소드는 상기 발광 소자의 상기 캐소드와 세퍼레이터에 의하여 분리되어 있다.
상기 세퍼레이터는 상기 수광 소자의 상기 캐소드를 둘러싸며, 양 측면의 테이퍼 형상 또는 각도가 다른 수광 소자용 세퍼레이터를 더 포함할 수 있다.
상기 수광 소자의 상기 캐소드는 상기 수광 소자용 세퍼레이터의 상부에 위치하는 제1 세퍼레이터 상부 도전층과 연결되어 있으며, 상기 수광 소자용 세퍼레이터의 상부에 위치하는 상기 제1 세퍼레이터 상부 도전층과 상기 세퍼레이터의 상부에 위치하는 제2 세퍼레이터 상부 도전층은 서로 연결되며, 상기 세퍼레이터의 상부에 위치하는 상기 제2 세퍼레이터 상부 도전층 및 상기 수광 소자용 세퍼레이터의 상부에 위치하는 상기 제1 세퍼레이터 상부 도전층을 통하여, 상기 수광 소자의 상기 캐소드로부터 멀리 위치하는 상기 수광 소자의 상기 캐소드와 서로 전기적으로 연결될 수 있다.
상기 세퍼레이터는 상기 발광 소자의 상기 캐소드를 둘러싸며, 양 측면의 테이퍼 형상 또는 각도가 동일할 수 있다.
상기 수광 소자가 위치하는 수광 영역 상에 위치하는 캐소드는 상기 수광 영역으로부터 멀리 위치하는 또 다른 수광 소자의 캐소드와 상기 세퍼레이터에 의하여 분리되지 않고 일체로 형성될 수 있다.
상기 세퍼레이터는 상기 발광 소자의 상기 캐소드 및 상기 수광 소자의 상기 캐소드를 각각 둘러싸며, 양 측면모두 역 테이퍼진 측벽을 가질 수 있다.
상기 수광 소자의 상기 캐소드와 콘택홀을 통하여 연결되며, 제2 구동 전압을 전달하는 추가 제2 구동 전압선을 더 포함할 수 있다.
상기 발광 소자의 애노드는 제1 구동 전압을 전달 받으며, 상기 수광 소자의 상기 캐소드는 제2 구동 전압을 전달 받을 수 있다.
상기 제2 회로부는 상기 수광 소자의 애노드와 연결되어 있는 게이트 전극, 공통 전압이 전달되는 제1 전극, 및 제2 전극을 포함하는 제1 센싱 트랜지스터; 게이트 전극, 상기 제1 센싱 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 감지선과 연결되어 있는 제2 전극을 포함하는 제2 센싱 트랜지스터; 및 게이트 전극, 리셋 전압이 인가되는 제1 전극, 및 상기 수광 소자의 애노드와 연결되어 있는 제2 전극을 포함하는 제3 센싱 트랜지스터를 포함할 수 있다.
상기 제1 회로부는 게이트 전극, 제1 전극, 및 제2 전극을 포함하는 제1 트랜지스터; 게이트 전극, 데이터선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터; 게이트 전극, 상기 발광 소자의 캐소드와 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터; 및 게이트 전극, 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 제2 구동 전압을 인가받는 제2 전극을 포함하는 제6 트랜지스터를 포함할 수 있다.
상기 제1 회로부의 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 및 상기 제6 트랜지스터 중 적어도 하나는 상기 제2 회로부의 상기 제1 센싱 트랜지스터, 상기 제2 센싱 트랜지스터, 및 상기 제3 센싱 트랜지스터 중 적어도 하나와 동일한 적층 구조를 가질 수 있다.
상기 제5 트랜지스터의 상기 제1 전극 및 상기 발광 소자의 상기 캐소드를 연결하는 캐소드 연결 부재를 더 포함하며, 상시 캐소드 연결 부재는 삼중층 구조를 가지며, 상기 캐소드 연결 부재와 상기 발광 소자의 상기 캐소드는 사이드 컨택 방식으로 연결될 수 있다.
일 실시예에 따른 발광 표시 장치는 표시 영역에 위치하는 제1 회로부 및 상기 제1 회로부와 전기적으로 연결되어 있는 발광 소자를 포함하는 표시부; 및 상기 표시 영역에 위치하는 제2 회로부 및 상기 제2 회로부와 전기적으로 연결되어 있는 수광 소자를 포함하는 감지부를 포함하며, 상기 발광 소자의 캐소드는 상기 제1 회로부와 전기적으로 연결되어 있으며, 상기 수광 소자의 캐소드는 상기 제2 회로부와 전기적으로 연결될 수 있다.
상기 발광 소자의 애노드는 제1 구동 전압이 인가되며, 상기 수광 소자의 애노드는 제1 전압이 인가될 수 있다.
상기 제2 회로부는 상기 수광 소자의 캐소드와 연결되어 있는 게이트 전극, 공통 전압이 전달되는 제1 전극, 및 제2 전극을 포함하는 제1 센싱 트랜지스터; 게이트 전극, 상기 제1 센싱 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 감지선과 연결되어 있는 제2 전극을 포함하는 제2 센싱 트랜지스터; 및 게이트 전극, 제2 구동 전압이 인가되는 제1 전극, 및 상기 수광 소자의 캐소드와 연결되어 있는 제2 전극을 포함하는 제3 센싱 트랜지스터를 포함할 수 있다.
상기 제1 회로부는 게이트 전극, 제1 전극, 및 제2 전극을 포함하는 제1 트랜지스터; 게이트 전극, 데이터선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터; 게이트 전극, 상기 발광 소자의 캐소드와 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터; 및 게이트 전극, 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 제2 구동 전압을 인가받는 제2 전극을 포함하는 제6 트랜지스터를 포함할 수 있다.
상기 제1 회로부의 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 및 상기 제6 트랜지스터 중 적어도 하나는 상기 제2 회로부의 상기 제1 센싱 트랜지스터, 상기 제2 센싱 트랜지스터, 및 상기 제3 센싱 트랜지스터 중 적어도 하나와 동일한 적층 구조를 가질 수 있다.
상기 제5 트랜지스터의 상기 제1 전극 및 상기 발광 소자의 상기 캐소드를 연결하는 캐소드 연결 부재를 더 포함하며, 상시 캐소드 연결 부재는 삼중층 구조를 가지며, 상기 캐소드 연결 부재와 상기 발광 소자의 상기 캐소드는 사이드 컨택 방식으로 연결될 수 있다.
상기 발광 소자의 상기 캐소드 및 상기 수광 소자의 상기 캐소드는 각각 세퍼레이터에 의하여 분리될 수 있다.
상기 세퍼레이터는 상기 세퍼레이터는 상기 발광 소자의 상기 캐소드 및 상기 수광 소자의 상기 캐소드를 각각 둘러싸며, 양 측면모두 역 테이퍼진 측벽을 가질 수 있다.
실시예들에 따르면, 발광 표시 장치는 표시 영역의 표시부 옆에 감지부도 형성되어 화상의 표시 외에 센싱 동작도 가능하다. 또한, 본 실시예의 발광 표시 장치에 의하면, 세퍼레이터를 사용하여 표시부의 발광 소자와 감지부의 수광 소자에 각각의 전압 인가가 가능하다.
도 1은 일 실시예에 따른 발광 표시 장치의 개략적인 평면도이다.
도 2은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 표시부의 등가 회로도이다.
도 3는 도 2의 표시부에 인가되는 신호를 보여주는 파형도이다.
도 4은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 감지부의 등가 회로도이다.
도 5는 도 4의 감지부에 인가되는 신호를 보여주는 파형도이다.
도 6는 일 실시예에 따른 발광 영역과 수광 영역의 평면 구조를 개략적으로 도시한 도면이다.
도 7은 도 6의 실시예에서 발광 영역과 수광 영역을 구체적으로 도시한 단면도이다.
도 8은 또 다른 실시예에 따른 발광 영역과 수광 영역의 평면 구조를 개략적으로 도시한 도면이다.
도 9은 도 8의 실시예에서 발광 영역과 수광 영역을 구체적으로 도시한 단면도이다.
도 10는 또 다른 실시예에 따른 발광 영역과 수광 영역의 평면 구조를 개략적으로 도시한 도면이다.
도 11은 도 10의 실시예에서 발광 영역과 수광 영역을 구체적으로 도시한 단면도이다.
도 12은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 감지부의 등가 회로도이다.
도 13는 또 다른 실시예에 따른 발광 영역과 수광 영역의 평면 구조를 개략적으로 도시한 도면이다.
도 14은 도 13의 실시예에서 발광 영역과 수광 영역을 구체적으로 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우, 뿐만 아니라, 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 것을 포함할 수 있다.
또한, 명세서 전체에서, 배선, 층, 막, 영역, 판, 구성 요소 등의 부분이 "제1 방향 또는 제2 방향으로 연장된다"라고 할 때, 이는 해당 방향으로 곧게 뻗은 직선 형상만을 의미하는 것이 아니고, 제1 방향 또는 제2 방향을 따라 전반적으로 연장되는 구조로, 일 부분에서 꺾이거나, 지그재그 구조를 가지거나, 곡선 구조를 포함하면서 연장되는 구조도 포함한다.
또한, 명세서에서 설명된 표시 장치, 표시 패널 등이 포함된 전자 기기(예를 들면, 휴대폰, TV, 모니터, 노트북 컴퓨터, 등)나 명세서에서 설명된 제조 방법에 의하여 제조된 표시 장치, 표시 패널 등이 포함된 전자 기기도 본 명세서의 권리 범위에서 배제되지 않는다.
이하에서는 도 1을 통하여 전체적인 발광 표시 장치의 개략적인 구조를 살펴본다.
도 1은 일 실시예에 따른 발광 표시 장치의 개략적인 평면도이다.
도 1의 실시예에 따른 발광 표시 장치(1000)는 표시 영역(DA)에 복수의 표시부(P)와 복수의 감지부(S)를 포함한다.
도 1을 참조하면, 일 실시예에 따른 발광 표시 장치(1000)는 복수의 표시부(P)가 위치하여 이미지가 표시되는 표시 영역(DA), 및 표시 영역(DA)에 인접한 비 표시 영역(PA)을 포함한다. 비 표시 영역(PA)은 이미지가 표시되지 않는 영역이다. 복수의 표시부(P)는 각각 화소에 대응할 수 있으며, 도 1의 표시 영역(DA)에는 복수의 표시부(P)에 인접하는 부분에 복수의 감지부(S)가 위치한다.
복수의 감지부(S)는 발광 표시 장치(1000)의 제3 방향(DR3)에 위치하는 외부의 물체(예를 들어 사용자의 손가락이나 지문 등)에서 반사되어 입사되는 광을 감지하는 부분이다. 표시 영역(DA)에 위치하는 감지부(S)의 수는 표시부(P)의 수에 비하여 적은 개수로 형성될 수 있으며, 표시 영역(DA) 중 일부의 영역에만 감지부(S)가 위치할 수도 있다.
도 1에서 표시부(P)는 사각형으로, 감지부(S)는 타원형으로 도시하였는데, 이는 실제 평면 모양을 도시한 것이 아닐 수 있으며, 서로 구분이 용이하도록 하기 위하여 사각형과 타원형을 사용하여 도시한 것이다.
비 표시 영역(PA)은 표시 영역(DA)을 둘러싸는 형태로 이루어질 수 있다. 비 표시 영역(PA)은 영상이 표시되지 않는 영역으로서, 발광 표시 장치(1000)의 외곽부에 위치할 수 있다.
일 실시예에 의한 발광 표시 장치(1000)의 적어도 일부는 구부러진 벤딩부를 포함하는 플렉서블 표시 장치일 수 있다. 예를 들면, 발광 표시 장치(1000)의 중심부는 평평하고, 가장자리부는 구부러진 형상을 가질 수도 있다.
발광 표시 장치(1000)에서 이미지가 표시되는 일 면은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면과 평행한다. 이미지가 표시되는 일 면의 법선 방향, 즉 발광 표시 장치(1000)의 두께 방향은 제3 방향(DR3)이 지시한다. 각 부재들의 전면 (또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나 제1 내지 제3 방향(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로 다른 방향으로 변환될 수 있다.
발광 표시 장치(1000)는 상측에 터치 유닛 및/또는 커버 윈도우를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 발광 표시 장치(1000)는 유기 또는 무기 발광층을 포함할 수 있으며, 또한, 퀀텀닷을 포함하는 색 변환층 및/또는 컬러 필터를 포함할 수도 있다.
이하에서는 표시 영역(DA)에 위치하는 표시부(P) 및 감지부(S)의 회로 구조에 대하여 도 2 내지 도 5를 통하여 살펴본다.
먼저, 표시 영역에 위치하는 표시부의 회로 구조를 도 2의 실시예를 통하여 살펴보면 아래와 같다.
도 2은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 표시부의 등가 회로도이다.
도 2을 참조하면, 하나의 표시부는 발광 소자(LED)와 이를 구동하는 제1 회로부(PC; 이하 화소 회로부라고도 함)를 포함하며, 제1 회로부(PC)는 행렬 형태로 배열되어 있다. 제1 회로부(PC)는 도 2에서 발광 소자(LED)를 제외한 다른 소자를 모두 포함하며, 도 2의 실시예에 따른 표시부의 제1 회로부(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함한다.
또한, 제1 회로부(PC)는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161), 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162), 제3 스캔 신호(GR)가 인가되는 제3 스캔선(163), 제4 스캔 신호(GI)가 인가되는 제4 스캔선(166), 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164), 및 데이터 전압(VDATA)이 인가되는 데이터선(171)에 연결될 수 있다. 또한, 표시부는 구동 전압(ELVDD; 이하 제1 구동 전압이라고도 함)이 인가되는 제1 구동 전압선(172), 구동 저전압(ELVSS; 이하 제2 구동 전압이라고도 함)이 인가되는 제2 구동 전압선(179), 기준 전압(Vref)이 인가되는 기준 전압선(173), 제1 초기화 전압(Vint)이 인가되는 제1 초기화 전압선(177), 및 제2 초기화 전압(Vcint)이 인가되는 제2 초기화 전압선(176)과 연결될 수 있다.
표시부에 포함되는 각 소자(트랜지스터, 커패시터, 발광 소자)를 중심으로 표시부의 회로 구조를 살펴보면 아래와 같다.
제1 트랜지스터(T1; 이하 구동 트랜지스터라고도 함)는 제1 커패시터(C1)의 제1 전극, 제2 트랜지스터(T2)의 제2 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 게이트 전극, 제3 트랜지스터(T3)의 제2 전극과 제5 트랜지스터(T5)의 제2 전극과 연결되어 있는 제1 전극(입력측 전극) 및 제6 트랜지스터(T6)의 제1 전극, 제8 트랜지스터(T8)의 제2 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다.
제1 트랜지스터(T1)는 게이트 전극의 전압에 따라서 제1 트랜지스터(T1)가 턴 온되는 정도가 정해지며, 턴 온 되는 정도에 따라서 제1 트랜지스터(T1)의 제1 전극에서 제2 전극으로 흐르는 전류의 크기가 정해진다. 제1 트랜지스터(T1)의 제1 전극에서 제2 전극으로 흐르는 전류는 발광 구간에서 발광 소자(LED)를 흐르는 전류와 같아 발광 전류라고도 할 수 있다. 여기서 제1 트랜지스터(T1)는 n형 트랜지스터로 형성되어 있으며, 게이트 전극의 전압이 높을수록 큰 발광 전류가 흐를 수 있다. 발광 전류가 크면, 발광 소자(LED)가 높은 휘도를 표시할 수 있다.
제2 트랜지스터(T2; 이하 데이터 입력 트랜지스터라고도 함)는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161)과 연결되어 있는 게이트 전극, 데이터 전압(VDATA)이 인가되는 데이터선(171)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 커패시터(C1)의 제1 전극, 제1 트랜지스터(T1)의 게이트 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 따라서 데이터 전압(VDATA)을 표시부 내로 입력시켜 제1 트랜지스터(T1)의 게이트 전극으로 전달하며, 제1 커패시터(C1)의 제1 전극에 저장될 수 있도록 한다.
제3 트랜지스터(T3; 이하 제1 전압 전달 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)과 연결되어 있는 게이트 전극, 제2 초기화 전압(Vcint)이 인가되는 제2 초기화 전압선(176)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 트랜지스터(T1)의 제1 전극 및 제5 트랜지스터(T5)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제3 트랜지스터(T3)는 발광 소자(LED)를 거치지 않고 제2 초기화 전압(Vcint)이 제1 트랜지스터(T1)로 전달될 수 있도록 한다. 여기서, 제2 초기화 전압(Vcint)은 제1 구동 전압(ELVDD)과 유사하게 양의 전압값을 가질 수 있다. 실시예에 따라서는 제2 초기화 전압(Vcint) 대신 제1 구동 전압(ELVDD)이나 바이어스 전압(Vbais)이 인가될 수도 있다. 제3 트랜지스터(T3)는 발광 소자(LED)에 전류가 흐르는 경우 발광 소자(LED)가 불필요하게 빛을 방출하게 되는 문제가 발생할 수 있어, 별도의 경로로 제2 초기화 전압(Vcint)을 제1 트랜지스터(T1)로 전달시키기 위한 것이다. 그러므로, 제3 트랜지스터(T3)는 발광 구간에는 턴 온되지 않을 수 있으며, 그 외 구간에서는 턴 온 될 수 있다.
제4 트랜지스터(T4; 이하 기준 전압 전달 트랜지스터라고도 함)는 제3 스캔 신호(GR)가 인가되는 제3 스캔선(163)과 연결되어 있는 게이트 전극, 기준 전압선(173)에 연결되어 있는 제1 전극, 및 제1 커패시터(C1)의 제1 전극, 제1 트랜지스터(T1)의 게이트 전극, 및 제2 트랜지스터(T2)의 제2 전극과 연결된 제2 전극을 포함한다. 제4 트랜지스터(T4)는 기준 전압(Vref)을 제1 커패시터(C1)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극에 전달하여 초기화시키는 역할을 한다.
제5 트랜지스터(T5; 이하 캐소드 연결 트랜지스터라고도 함)는 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164)에 연결되어 있는 게이트 전극, 발광 소자(LED)의 캐소드 및 제7 트랜지스터(T7)의 제2 전극과 연결되어 있는 제1 전극, 제1 트랜지스터(T1)의 제1 전극 및 제3 트랜지스터(T3)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제5 트랜지스터(T5)는 제1 발광 신호(EM1)에 기초하여 제1 트랜지스터(T1)의 제1 전극과 발광 소자(LED)를 연결시켜 전류 경로를 형성하고 발광 소자(LED)가 발광할 수 있도록 한다.
제6 트랜지스터(T6; 이하 구동 저전압 인가 트랜지스터라고도 함)는 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164)에 연결되어 있는 게이트 전극, 제1 트랜지스터(T1)의 제2 전극, 제8 트랜지스터(T8)의 제2 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제1 전극 및 제2 구동 전압(ELVSS)을 전달받는 제2 전극을 포함한다. 제6 트랜지스터(T6)는 제1 발광 신호(EM1)에 기초하여 제1 트랜지스터(T1)의 제2 전극으로 제2 구동 전압(ELVSS)을 전달하거나 차단하는 역할을 한다.
제7 트랜지스터(T7; 이하 제2 전압 전달 트랜지스터 또는 제2 초기화 전압 전달 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)과 연결되어 있는 게이트 전극, 제2 초기화 전압선(176)과 연결되어 있는 제1 전극(입력측 전극) 및 발광 소자(LED)의 캐소드 및 제5 트랜지스터(T5)의 제1 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제7 트랜지스터(T7)는 제2 초기화 전압(Vcint)을 캐소드로 전달하는 역할을 하며, 캐소드의 전압 레벨을 제2 초기화 전압(Vcint)으로 변경하여, 캐소드에 남아 있는 전하로 인하여 블랙을 표시하지 못하는 문제를 제거하고 블랙을 명확하게 표시할 수 있도록 한다. 여기서, 제2 초기화 전압(Vcint)은 제1 구동 전압(ELVDD)과 유사하게 양의 전압값을 가질 수 있다. 실시예에 따라서는 제2 초기화 전압(Vcint) 대신 제1 구동 전압(ELVDD)이나 바이어스 전압(Vbais)이 인가될 수도 있다.
제8 트랜지스터(T8; 이하 제1 초기화 전압 전달 트랜지스터라고도 함)는 제4 스캔 신호(GI)가 인가되는 제4 스캔선(166)과 연결되어 있는 게이트 전극, 제1 초기화 전압선(177)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제8 트랜지스터(T8)는 제1 초기화 전압(Vint)을 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극으로 전달하여 초기화하는 역할을 한다.
도 2의 실시예에서 모든 트랜지스터는 n형 트랜지스터로 형성되어 있으며, 각 트랜지스터는 게이트 전극의 전압이 고 레벨의 전압일 때 턴 온되고, 저 레벨의 전압일 때 턴 오프될 수 있다. 또한, 각 트랜지스터에 포함되는 반도체층은 다결정 실리콘 반도체를 사용하거나 산화물 반도체를 사용할 수 있으며, 추가적으로 비정질 반도체나 단결정 반도체를 사용할 수도 있다.
실시예에 따라서, 각 트랜지스터에 포함되는 반도체층은 이와 중첩하는 중첩층(또는 추가 게이트 전극)을 더 포함할 수 있으며, 중첩층(추가 게이트 전극)에 전압을 인가하여 트랜지스터의 특성을 변경시켜 표시부의 표시 품질을 보다 향상시킬 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극, 제2 트랜지스터(T2)의 제2 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 제1 전극과 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 제8 트랜지스터(T8)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제1 커패시터(C1)의 제1 전극은 데이터 전압(VDATA)을 제2 트랜지스터(T2)로부터 전달받아 저장하는 역할을 한다.
제2 커패시터(C2)는 제2 구동 전압선(179)과 연결되어 있는 제1 전극과 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 제8 트랜지스터(T8)의 제2 전극, 및 제1 커패시터(C1)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제2 커패시터(C2)는 제1 트랜지스터(T1)의 제2 전극 및 제1 커패시터(C1)의 제2 전극의 전압을 일정하게 유지하는 역할을 한다. 한편, 실시예에 따라서는 제2 커패시터(C2)의 제1 전극은 제1 구동 전압선(172)과 연결되거나 제2 커패시터(C2)가 생략될 수도 있다.
발광 소자(LED)는 제1 구동 전압선(172)과 연결되어 제1 구동 전압(ELVDD)을 전달받는 애노드와 제5 트랜지스터(T5)의 제1 전극 및 제7 트랜지스터(T7)의 제2 전극과 연결되어 있는 캐소드를 포함한다. 발광 소자(LED)의 캐소드는 제5 트랜지스터(T5)를 지나 제1 트랜지스터(T1)와 연결된다. 발광 소자(LED)는 제1 회로부(PC)와 제1 구동 전압(ELVDD) 사이에 위치하여 제1 회로부(PC)의 제1 트랜지스터(T1)를 흐르는 전류와 동일한 전류가 흐르며, 해당 전류의 크기에 따라 발광하는 휘도도 결정될 수 있다. 발광 소자(LED)는 애노드와 캐소드 사이에 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함하는 발광층을 포함할 수 있다. 실시예에 따른 구체적인 발광 소자(LED)의 적층 구조는 도 7과 같을 수 있다.
도 2의 실시예에 따른 표시부는, 제1 트랜지스터(T1)의 특성(문턱 전압)이 변경되는 것을 감지하는 보상 동작을 수행하여 제1 트랜지스터(T1)의 특성이 변경되는 것과 무관하게 일정한 표시 휘도를 표시하도록 할 수 있다.
또한, 도 2에서는 발광 소자(LED)의 양 전극은 제1 트랜지스터(T1)의 제1 전극과 제1 구동 전압선(172)에 연결되어 있다. 본 실시예에 따른 표시부는 발광 소자의 양 전극이가 제1 트랜지스터(T1)의 제2 전극과 제2 구동 전압(ELVSS)이 인가되는 제2 구동 전압선(179)에 연결되어 있는 표시부와 구분하기 위하여 인버티드(inverted) 구조라고도 한다. 발광 소자는 제1 구동 전압(ELVDD)으로부터 제1 트랜지스터(T1)를 지나 제2 구동 전압(ELVSS)으로 연결되는 전류 경로(path)를 흐르는 전류의 크기에 따라서 휘도를 나타내며, 전류가 클수록 표시되는 휘도도 높을 수 있다. 도 2의 구조에서는 제1 트랜지스터(T1)의 제1 전극과 발광 소자(LED)가 연결되어 있고 제1 트랜지스터(T1)의 제2 전극(소스 전극)과 분리되어 있으므로 제1 회로부(PC)의 각 부분이 전압이 변경될 때 제1 트랜지스터(T1)의 제2 전극(소스 전극)의 전압에 변동이 없는 장점을 가질 수 있다. 보다 구체적으로 제6 트랜지스터(T6)가 턴 온 될 때, 제1 커패시터(C1)의 제2 전극의 전압이 낮아지면서 제1 커패시터(C1)의 제1 전극의 전압도 낮아지게 되는데, 이로 인하여 제1 트랜지스터(T1)가 출력하는 출력 전류도 낮아질 수 있지만, 본 실시예에서는 이와 같은 제1 트랜지스터(T1)의 출력 전류가 낮아지는 문제는 제거된다. 이에 대해서는 도 3의 동작을 설명하면서 구체적으로 살펴본다.
도 2의 실시예에서는 하나의 표시부(PX)가 8개의 트랜지스터(T1 내지 T8) 및 2개의 커패시터(제1 커패시터(C1), 제2 커패시터(C2))를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 실시예에 따라서는 추가적으로 커패시터나 트랜지스터가 더 포함될 수도 있으며, 일부 커패시터나 트랜지스터가 생략될 수도 있다.
이상에서는 도 2을 통하여 일 실시예에 따른 표시부의 회로 구조를 살펴보았다.
이하에서는 도 3를 통하여 도 2의 표시부에 인가되는 신호의 파형 및 그에 따른 표시부의 동작을 상세하게 살펴본다.
도 3는 도 2의 표시부에 인가되는 신호를 보여주는 파형도이다.
도 3를 참고하면, 표시부에 인가되는 신호를 구간으로 구분하면, 초기화 구간, 보상 구간, 기입 구간, 및 발광 구간으로 구분된다.
먼저, 발광 구간은 발광 소자(LED)가 빛을 방출하는 구간으로, 제1 발광 신호(EM1)로 게이트 온 전압(고 레벨의 전압)이 인가되어 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온된다. 이 때, 제1 스캔 신호(GW), 제2 스캔 신호(GC), 제3 스캔 신호(GR), 제4 스캔 신호(GI)는 게이트 오프 전압(저 레벨의 전압)이 인가된다. 그 결과, 제1 구동 전압(ELVDD)으로부터 발광 소자(LED), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6)를 지나 제2 구동 전압(ELVSS)으로 연결되는 전류 경로(path)를 형성하게 된다. 전류 경로(path)를 흐르는 전류의 크기는 제1 트랜지스터(T1)의 채널이 턴 온된 정도에 따라 결정되며, 제1 트랜지스터(T1)의 채널이 턴 온된 정도는 제1 트랜지스터(T1)의 게이트 전극(또는 제1 커패시터(C1)의 제1 전극)의 전압에 따라 결정된다. 그러므로, 제1 트랜지스터(T1)의 게이트 전극의 전압에 따라 생성된 출력 전류가 발광 소자(LED)를 포함하는 전류 경로를 따라 흐르게 되면서 발광 소자(LED)가 빛을 방출하게 된다. 도 3에서는 발광 신호가 게이트 온 전압(저 레벨의 전압)을 인가하는 발광 구간이 거의 도시되어 있지 않지만, 실제로는 발광 구간이 가장 긴 시간을 가진다. 다만, 발광 구간은 위와 같은 간단한 동작만을 수행하고 있어 도 3에서 간단하게 도시하였다.
제1 발광 신호(EM1)가 게이트 오프 전압(저 레벨의 전압)으로 변경되면서 발광 구간은 종료되며, 초기화 구간으로 진입한다.
도 3를 참고하면, 초기화 구간에서는 제3 스캔 신호(GR)가 먼저 게이트 온 전압(고 레벨의 전압)으로 변경 된 후 제4 스캔 신호(GI)가 게이트 온 전압(고 레벨의 전압)으로 변경된다. 이 때, 제1 스캔 신호(GW), 제2 스캔 신호(GC), 및 제1 발광 신호(EM1)는 게이트 오프 전압(저 레벨의 전압)이 인가된다.
먼저 게이트 온 전압(고 레벨의 전압)으로 변경되어 인가되는 제3 스캔 신호(GR)와 연결된 제4 트랜지스터(T4)는 턴 온 되어 기준 전압(Vref)이 제1 트랜지스터(T1)의 게이트 전극 및 제1 커패시터(C1)의 제1 전극으로 전달되어 초기화 된다. 여기서, 기준 전압(Vref)은 제1 트랜지스터(T1)를 턴 온 시킬 수 있는 전압 값을 가질 수 있다.
그 후, 제4 스캔 신호(GI)도 게이트 온 전압(고 레벨의 전압)으로 변경되면서 인가되어 제8 트랜지스터(T8)도 턴 온 되고, 그 결과, 제1 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극, 제1 커패시터(C1)의 제2 전극, 및 제2 커패시터(C2)의 제2 전극이 제1 초기화 전압(Vint)으로 초기화 된다.
그 후, 제4 스캔 신호(GI)가 게이트 오프 전압(저 레벨의 전압)으로 변경되면서 초기화 구간이 종료되고 보상 구간으로 진입한다.
도 3를 참고하면, 보상 구간에서는 제3 스캔 신호(GR)가 게이트 온 전압(고 레벨의 전압)을 유지하면서 제2 스캔 신호(GC)가 게이트 온 전압(고 레벨의 전압)으로 변경된다. 이 때, 제1 스캔 신호(GW), 제4 스캔 신호(GI), 및 제1 발광 신호(EM1)는 게이트 오프 전압(저 레벨의 전압)이 인가된다.
턴 온되어 있는 제4 트랜지스터(T4)를 통하여 기준 전압(Vref)이 계속 제1 트랜지스터(T1)의 게이트 전극 및 제1 커패시터(C1)의 제1 전극으로 전달되면서, 추가적으로 인가된 게이트 온 전압(고 레벨의 전압)의 제2 스캔 신호(GC)에 의하여 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)도 턴 온 되고 제2 초기화 전압(Vcint)이 제1 트랜지스터(T1)의 제1 전극 및 발광 소자(LED)의 캐소드로 전달된다. 이 때, 기준 전압(Vref)에 의하여 제1 트랜지스터(T1)는 턴 온 상태를 가지므로, 제1 트랜지스터의 Vgs값은 제1 트랜지스터(T1)의 문턱 전압(Vth)값과 같다. 여기서, Vgs는 게이트 전극의 전압에서 제1 트랜지스터(T1)의 제2 전극(소스 전극)의 전압을 뺀 값이므로, 제1 트랜지스터(T1)의 제2 전극(소스 전극)의 전압 값은 게이트 전극의 전압보다 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 낮은 전압 값(Vref-Vth)을 가진다. 한편, 턴 온된 제7 트랜지스터(T7)는 캐소드의 전압 레벨을 제2 초기화 전압(Vcint)으로 변경하여, 캐소드의 전압을 제2 초기화 전압(Vcint)으로 초기화하며, 캐소드에 남아 있는 전하를 제거하여 블랙을 표시하지 못하는 문제를 제거한다.
그 후, 도 3를 참고하면, 제2 스캔 신호(GC)가 게이트 오프 전압(저 레벨의 전압)으로 변경되고, 그 후, 제3 스캔 신호(GR)도 게이트 오프 전압(저 레벨의 전압)으로 변경되면서 기입 구간으로 진입한다.
기입 구간에는 제1 스캔 신호(GW)가 게이트 온 전압(고 레벨의 전압)이 인가된다. 이 때, 제1 스캔 신호(GW)가 게이트 온 전압으로 유지되는 기간이 1H일 수 있다. 1H는 1 수평주기를 나타내며, 1 수평주기는 하나의 수평 동기 신호(Hsync)에 대응될 수 있다. 1H는 하나의 스캔선에 게이트 온 전압이 인가된 후 다음 행의 스캔선에 게이트 온 전압이 인가되는 시간을 의미할 수 있다. 한편, 기입 구간에는 제2 스캔 신호(GC), 제3 스캔 신호(GR), 제4 스캔 신호(GI), 및 제1 발광 신호(EM1)가 게이트 오프 전압(저 레벨의 전압)이 인가된다.
기입 구간에는 게이트 온 전압(고 레벨의 전압)이 인가되는 제2 트랜지스터(T2)는 턴 온되고, 다른 트랜지스터들은 모두 턴 오프되어 있다. 그 결과 데이터 전압(VDATA)이 표시부 내로 진입하여 제1 트랜지스터(T1)의 게이트 전극 및 제1 커패시터(C1)의 제1 전극에 인가된다. 이 때, 제1 트랜지스터(T1)의 제2 전극의 전압 값은 보상 구간에서와 같이, 게이트 전극의 전압보다 제1 트랜지스터(T1)의 문턱 전압(Vth)만큼 낮은 전압 값(Vref-Vth)을 가진다.
한편, 제3 트랜지스터(T3) 및 제5 트랜지스터(T5)는 턴 오프되어 있어 제1 트랜지스터(T1)의 제1 전극과 제1 구동 전압선(172) 및 발광 소자(LED)는 전기적으로 분리되어 있다.
그 후, 도 3를 참고하면, 제1 발광 신호(EM1)가 게이트 온 전압(고 레벨의 전압)으로 변경되면서 발광 구간으로 진입한다. 이 때, 제1 스캔 신호(GW), 제2 스캔 신호(GC), 제3 스캔 신호(GR), 및 제4 스캔 신호(GI)는 게이트 오프 전압(저 레벨의 전압)이 인가된다.
제1 발광 신호(EM1)에 의하여 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온 되고, 제1 구동 전압(ELVDD)으로부터 발광 소자(LED), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6)를 지나 제2 구동 전압(ELVSS)으로 연결되는 전류 경로(path)가 형성되게 된다. 전류 경로를 따라 흐르는 전류의 크기는 제1 트랜지스터(T1)가 턴 온되는 정도에 따라 정해지며, 제1 트랜지스터(T1)가 턴 온되는 정도는 게이트 전극에 인가되는 데이터 전압(VDATA)의 크기에 따라 정해진다. 전류 경로를 따라 흐르는 전류(IOLED)의 크기에 따라서 발광 소자(LED)는 밝기를 다르게 표시한다.
발광 구간으로 진입되면서 제6 트랜지스터(T6)가 턴 온되며, 그 결과 제1 커패시터(C1)의 제2 전극 및 제1 트랜지스터(T1)의 제2 전극의 전압은 제2 구동 전압(ELVSS)으로 변경된다. 제1 커패시터(C1)의 제2 전극의 전압값이 변경되면, 그에 따라 제1 커패시터(C1)의 제1 전극의 전압값도 변경된다. 여기서, 제1 커패시터(C1)의 제1 전극의 전압 변동값은 제1 커패시터(C1)의 제2 전극의 전압값과 같을 수 있다.
한편, 기입 구간에서 제1 트랜지스터(T1)의 제2 전극 및 제1 커패시터(C1)의 제2 전극의 전압값은 기준전압(Vref)값에서 제1 트랜지스터(T1)의 문턱 전압(Vth)값을 뺀 값(Vref-Vth)을 가지므로, 기입 구간에서 발광 구간으로 변경되면서, 제1 커패시터(C1)의 제2 전극의 전압의 변화값 및 제1 커패시터(C1)의 제1 전극의 전압의 변화값(ΔV)은 아래의 수학식 1과 같다.
[수학식 1]
ΔV = VELVSS - (Vref - Vth)
여기서, Vref는 기준 전압(Vref)의 전압값이며, Vth는 제1 트랜지스터(T1)의 문턱 전압 값이고, VELVSS는 제2 구동 전압(ELVSS)의 전압값이다.
이 때, 발광 구간에서 발광 소자(LED)를 흐르는 전류(IOLED)는 아래의 수학식 2와 같은 수식으로 얻어질 수 있다.
[수학식 2]
IOLED = k/2 x (Vgs - Vth)2
= k/2 x [(Vdata + ΔV - VELVSS) - Vth]2
= k/2 x [(Vdata + (VELVSS - Vref + Vth) - VELVSS) - Vth]2
= k/2 x (Vdata - Vref)2
여기서, k는 상수값이며, Vdata는 데이터 전압의 전압값이고, Vref는 기준 전압(Vref)의 전압값이며, Vth는 제1 트랜지스터(T1)의 문턱 전압 값이고, VELVSS는 제2 구동 전압(ELVSS)의 전압값이고, Vgs는 제1 트랜지스터(T1)의 게이트 전극과 제2 전극간의 전압차이고, ΔV 는 수학식 1의 값을 사용하였다.
그러므로, 발광 소자(LED)를 흐르는 전류(IOLED)의 값은 데이터 전압(VDATA)의 값과 기준 전압(Vref)의 값만으로 정해지며, 제1 트랜지스터(T1)의 문턱 전압(Vth)에 무관한 값을 가지므로, 제1 트랜지스터(T1)의 특성 변경에도 불구하고 일정한 출력 전류(IOLED)를 생성할 수 있는 장점을 가진다.
뿐만 아니라, 발광 구간에서 제2 구동 전압(ELVSS)이 인가되면서 게이트 전극에 발생하는 전압 변화값(ΔV)도 수학식 1에서와 같이 제거되므로, 별도로 고려할 필요가 없고, 데이터 전압(VDATA)값과 기준 전압(Vref)만 고려하면 되어 제1 트랜지스터(T1)의 특성에 따라 전류가 변경되지 않는 장점을 가진다.
이상에서, 제1 구동 전압(ELVDD)의 전압값은 기준 전압(Vref)의 전압값에서 제1 트랜지스터(T1)의 문턱 전압값을 뺀 값보다 크게 설정되어 있으며, 제2 구동 전압(ELVSS)의 전압값은 기준 전압(Vref)의 전압값에서 제1 트랜지스터(T1)의 문턱 전압값을 뺀 값보다 작게 설정될 수 있다.
이상에서는 도 2의 표시부 및 도 3의 파형에 따른 동작에 대하여 살펴보았다.
이하에서는 도 4 및 도 5를 통하여 표시 영역에 위치하는 감지부에 대하여 살펴본다.
먼저, 도 4을 통하여 감지부의 회로 구조를 살펴본다.
도 4은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 감지부의 등가 회로도이다.
감지부는 수광 소자(PD; 이하 포토 다이오드라고도 함) 및 제2 회로부(SC; 이하 광 센싱 회로라고도 함)를 포함한다. 수광 소자(PD)는 유기 포토 다이오드일 수 있으며, 감지부에서 수광 소자를 제외한 나머지 부분은 제2 회로부(SC)를 구성할 수 있다.
도 4의 실시예에서 감지부 중 제2 회로부(SC)는 3개의 센싱 트랜지스터(Ts1, Ts2, Ts3) 및 하나의 커패시터(Cs; 이하 센싱 커패시터라고도 함)를 포함하며, 실시예에 따라서는 센싱 커패시터(Cs)를 포함하지 않을 수 있다.
또한, 감지부는 센싱 스캔 신호(SCAN)가 인가되는 제1 센싱 스캔선(161s), 센싱 리셋 신호(GRE)가 인가되는 제2 센싱 스캔선(162s), 및 전류 또는 전압을 측정(READ OUT)하는 감지선(171s)에 연결될 수 있다. 또한, 감지부는 제1 전원 전압(V1; 이하 공통 전압이라고도 함)이 인가되는 제1 전원 전압선(172s), 리셋 전압(Vreset)이 인가되는 리셋 전압선(173s), 및 구동 저전압(ELVSS; 이하 제2 구동 전압이라고도 함)이 인가되는 제2 구동 전압선(179)과 연결될 수 있다.
감지부에 포함되는 각 소자(트랜지스터, 커패시터, 수광 소자)를 중심으로 감지부의 회로 구조를 살펴보면 아래와 같다.
제1 센싱 트랜지스터(Ts1; 이하 증폭 트랜지스터라고도 함)는 수광 소자(PD)의 애노드, 센싱 커패시터(Cs)의 제2 전극, 및 제3 센싱 트랜지스터(Ts3)의 제2 전극과 연결되어 있는 게이트 전극, 제1 전원 전압(V1)이 인가되는 제1 전원 전압선(172s)과 연결되어 있는 제1 전극(입력측 전극) 및 제2 센싱 트랜지스터(Ts2)의 제1 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 여기서, 제1 전원 전압(V1)은 표시 영역에 위치하는 모든 감지부의 제1 센싱 트랜지스터(Ts1)의 제1 전극에 인가될 수 있다. 제1 센싱 트랜지스터(Ts1)는 수광 소자(PD)의 애노드 전압에 따라서 증폭된 출력을 제2 센싱 트랜지스터(Ts2)로 전달하는 역할을 한다.
제2 센싱 트랜지스터(Ts2; 이하 출력 트랜지스터라고도 함)는 센싱 스캔 신호(SCAN)가 인가되는 제1 센싱 스캔선(161s)과 연결되어 있는 게이트 전극, 제1 센싱 트랜지스터(Ts1)의 제2 전극과 연결되어 있는 제1 전극(입력측 전극) 및 감지선(171s)과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제2 센싱 트랜지스터(Ts2)는 제1 센싱 트랜지스터(Ts1)의 증폭된 출력을 감지선(171s)으로 출력하여 감지할 수 있도록 하는 역할을 한다.
제3 센싱 트랜지스터(Ts3; 이하 리셋 트랜지스터라고도 함)는 센싱 리셋 신호(GRE)가 인가되는 제2 센싱 스캔선(162s)과 연결되어 있는 게이트 전극, 리셋 전압(Vreset)이 인가되는 리셋 전압선(173s)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 센싱 트랜지스터(Ts1)의 게이트 전극, 수광 소자(PD)의 애노드, 및 센싱 커패시터(Cs)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제3 센싱 트랜지스터(Ts3)는 수광 소자(PD)의 애노드 전압을 리셋 전압(Vreset)으로 리셋하는 역할을 한다.
본 실시예에서 3개의 센싱 트랜지스터(Ts1, Ts2, Ts3)는 n형 트랜지스터로 형성되어 있으며, 각 트랜지스터는 게이트 전극의 전압이 고 레벨의 전압일 때 턴 온되고, 저 레벨의 전압일 때 턴 오프될 수 있다. 또한, 각 트랜지스터에 포함되는 반도체층은 다결정 실리콘 반도체를 사용하거나 산화물 반도체를 사용할 수 있으며, 추가적으로 비정질 반도체나 단결정 반도체를 사용할 수도 있다.
센싱 커패시터(Cs)는 제2 구동 전압선(179)과 연결되어 있는 제1 전극과 제1 센싱 트랜지스터(Ts1)의 게이트 전극, 수광 소자(PD)의 애노드, 및 제3 센싱 트랜지스터(Ts3)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 센싱 커패시터(Cs)는 제1 센싱 트랜지스터(Ts1)의 게이트 전극의 전압 및 수광 소자(PD)의 애노드의 전압을 일정하게 유지하는 역할을 한다. 실시예에 따라서는 센싱 커패시터(Cs)의 제1 전극이 제2 구동 전압선(179)이 아닌 다른 전압선에 연결되거나, 센싱 커패시터(Cs)가 생략될 수 있다.
수광 소자(PD)는 제1 센싱 트랜지스터(Ts1)의 게이트 전극, 제3 센싱 트랜지스터(Ts3)의 제2 전극, 및 센싱 커패시터(Cs)의 제2 전극과 연결되어 있는 애노드와 제2 구동 전압선(179)과 연결되어 있는 캐소드를 포함한다. 수광 소자(PD)는 외부의 광의 세기에 기초하여 광 전하들을 생성하거나 감소시켜 제1 센싱 트랜지스터(Ts1)의 게이트 전극, 및 센싱 커패시터(Cs)의 제2 전극의 전압 값을 변경시킬 수 있다.
도 4에 도시된 제2 회로부(SC)는 하나의 예시에 불과하고 제2 회로부(SC)의 구성은 변형될 수 있다.
이하에서는 도 4의 감지부에 인가되는 도 5의 신호에 기초하여 감지부의 동작을 살펴본다.
도 5는 도 4의 감지부에 인가되는 신호를 보여주는 파형도이다.
도 5에서는 표시부에 인가되는 제1 발광 신호(EM1)도 도시되어 있으며, 제1 발광 신호(EM1)에 기초하여 발광 구간과 비발광 구간이 구분되어 있다. 여기서, 비발광 구간에는 도 3에서 설명한 초기화 구간, 보상 구간, 및 기입 구간이 위치할 수 있다.
도 5를 참고하면, 비발광 구간 동안 감지부에는 센싱 스캔 신호(SCAN)와 센싱 리셋 신호(GRE)가 순차적으로 인가되며, 표시부가 발광하는 발광 구간동안 감지부의 수광 소자(PD)는 외부의 물체(예를 들어 사용자 인증 수단의 하나인 손가락의 지문 등)에서 반사되어 입사되는 광에 노출되는 광 노출 구간이 진행된다. 여기서, 표시부의 발광 구간과 감지부의 광 노출 구간은 동일한 시점과 종점을 가지는 구간일 수 있다.
감지부의 동작을 광 노출 구간, 센싱 구간, 및 리셋 구간의 순서로 살펴보면 아래와 같다.
광 노출 구간에는 표시부의 발광 소자가 빛을 방출하는 구간으로, 표시부에서 방출된 빛이 외부의 물체(예를 들어, 손가락의 지문)에 반사된 후 감지부의 수광 소자(PD)로 전달된다. 외부의 반사된 빛이 수광 소자(PD)로 전달되면, 수광 소자(PD)는 외부의 광의 세기에 기초하여 광 전하들을 생성하거나 감소시켜 제1 센싱 트랜지스터(Ts1)의 게이트 전극 및 센싱 커패시터(Cs)의 제2 전극의 전압 값을 기존의 전압(리셋 전압(Vreset))값에서 변경시킨다. 광 노출 구간이 종료되면, 수광 소자(PD)는 더 이상 광 전하들을 생성하거나 감소시키지 않아 제1 센싱 트랜지스터(Ts1)의 게이트 전극 및 센싱 커패시터(Cs)의 제2 전극의 전압 값이 더 이상 변경되지 않고 유지된다.
그 후, 센싱 스캔 신호(SCAN)가 고 전압으로 변경되면서 센싱 구간으로 진입한다.
센싱 스캔 신호(SCAN)에 의하여 제2 센싱 트랜지스터(Ts2)가 턴 온되며, 제1 센싱 트랜지스터(Ts1)의 증폭된 출력이 감지선(171s)으로 출력된다. 여기서, 제1 센싱 트랜지스터(Ts1)의 증폭된 출력은 제1 센싱 트랜지스터(Ts1)의 게이트 전극의 전압, 즉, 수광 소자(PD)의 애노드 전압에 따라서 정해진다. 또한, 수광 소자(PD)의 애노드 전압은 광 노출 구간 동안 수광 소자(PD)에 전달된 광의 크기에 따라 변경된다. 그러므로, 제2 센싱 트랜지스터(Ts2)에서 출력되는 값은 광 노출 구간 동안 수광 소자(PD)에 전달된 광의 크기에 대응하는 값을 가진다.
그 후, 센싱 스캔 신호(SCAN)가 저 전압으로 변경된 후, 센싱 리셋 신호(GRE)가 고 전압으로 변경되면서 리셋 구간으로 진입한다.
센싱 리셋 신호(GRE)에 의하여 제3 센싱 트랜지스터(Ts3)가 턴 온되고, 제1 센싱 트랜지스터(Ts1)의 게이트 전극, 수광 소자(PD)의 애노드, 및 센싱 커패시터(Cs)의 제2 전극의 전압을 리셋 전압(Vreset)으로 리셋한다.
그 후, 다시 광 노출 구간으로 진입되면, 수광 소자(PD)로 외부의 광이 전달되면서 리셋 전압(Vreset)으로 리셋된 수광 소자(PD)의 애노드의 전압이 변경된다.
이상에서는 표시 영역에 위치하는 표시부와 감지부에 인가되는 신호가 서로 무관하게 설명하였지만, 일부 신호가 동일한 타이밍에 인가될 수 있다. 즉, 감지부에 인가되는 센싱 스캔 신호(SCAN)나 센싱 리셋 신호(GRE)가 표시부에 인가되는 제1 스캔 신호(GW), 제2 스캔 신호(GC), 제3 스캔 신호(GR), 및 제4 스캔 신호(GI) 중 하나와 동일한 타이밍에 인가될 수 있다.
이상과 같이, 표시 영역에 표시부와 감지부를 모두 포함하면, 표시 영역의 외측에 위치하는 비 표시 영역을 감소시킬 수 있어 표시 영역을 넓힐 수 있는 장점이 있다.
이상에서는 표시 영역에 위치하는 표시부와 감지부의 일 실시예에 따른 회로 구조 및 동작에 대하여 살펴보았다. 이하에서는 도 6 내지 도 11을 통하여 각 실시예에 따른 발광 소자를 포함하는 표시부 및 수광 소자를 포함하는 감지부의 구조를 살펴본다.
발광 표시 장치의 표시 영역에는 앞서 설명한 발광 소자를 포함하는 표시부 및 수광 소자를 포함하는 감지부가 위치하며, 발광 소자는 화소 정의막(380)의 오프닝(OPed)에 대응하는 발광 영역에 대응하고, 수광 소자는 화소 정의막(380)의 오프닝(OPpd)에 대응하는 수광 영역에 대응할 수 있다. 이하에서는 발광 소자 및 수광 소자 대신 발광 영역이나 수광 영역 또는 화소 정의막(380)의 오프닝(OPed, OPpd)을 기준으로 설명한다.
먼저, 도 6를 통하여 발광 영역을 포함하는 표시부 및 수광 영역을 포함하는 감지부의 일 실시예에 따른 평면 구조를 살펴본다.
도 6는 일 실시예에 따른 발광 영역과 수광 영역의 평면 구조를 개략적으로 도시한 도면이다.
도 6는 표시 영역(DA) 중 일 부분을 도시하고 있으며, 도 6에서 도시하고 있는 바와 같이, 표시부에 포함되는 발광 소자에 대응하는 각 발광 영역(EDr, EDg, EDb) 및 제1 회로부(PCr, PCg, PCb)와 감지부에 포함되는 수광 소자(PD)에 대응하는 수광 영역(PDa) 및 제2 회로부(SC)가 위치한다.
도 6의 실시예에서는 점선으로 인접하는 총 12개의 제1 회로부(PCr, PCg, PCb) 및 제2 회로부(SC)가 개략적으로 도시되어 있다. 도 6에서 첫번째 열에는 적색 제1 회로부(PCr), 청색 제1 회로부(PCb)의 순서로 교대로 위치하고, 두번째 열에는 녹색 제1 회로부(PCg)가 연속하여 위치하며, 세번째 열에는 제2 회로부(SC)가 연속하여 위치하고, 네번째 열에는 청색 제1 회로부(PCb), 적색 제1 회로부(PCr)의 순서로 교대로 위치하고, 다섯번째 열에는 녹색 제1 회로부(PCg)가 연속하여 위치하며, 여섯번째 열에는 제2 회로부(SC)가 연속하여 위치한다. 이와 같은 제1 회로부(PCr, PCg, PCb) 및 제2 회로부(SC)의 개수 및 배열은 다양하게 변경될 수 있다.
제1 회로부(PCr, PCg, PCb) 및 제2 회로부(SC)의 위에는 이들과 각각 연결되어 있는 발광 영역(EDr, EDg, EDb) 및 수광 영역(PDa)이 위치한다.
제1 회로부(PCr, PCg, PCb)는 각 발광 영역(EDr, EDg, EDb)에 위치하는 캐소드와 컨택홀(PCo)을 통하여 전기적으로 연결되며, 각 발광 영역(EDr, EDg, EDb)에 위치하는 캐소드는 세퍼레이터(SEP)에 의하여 전기적으로 분리되어 있다. 여기서, 세퍼레이터(SEP)는 대칭형 세퍼레이터일 수 있으며, 세퍼레이터(SEP)는 단면 구조가 대칭 구조를 가질 수 있다. 세퍼레이터(SEP)는 양 측면이 역 테이퍼진 구조를 가질 수 있다. 세퍼레이터(SEP)의 상부면에 위치하며, 캐소드와 동일한 물질로 형성되어 있는 부분(도 7의 SUE 참고; 이하, 세퍼레이터 상부 도전층 또는 제2 세퍼레이터 상부 도전층이라고 함)은 세퍼레이터(SEP)의 양측에 위치하는 발광 영역(EDr, EDg, EDb)의 캐소드와 전기적으로 분리되어 있다.
한편, 발광 영역(EDr, EDg, EDb)에 위치하는 애노드는 제1 구동 전압(ELVDD)이 인가되는 제1 구동 전압선(172)과 전기적으로 연결되거나 일체로 형성될 수 있다. 도 6에서는 제1 구동 전압(ELVDD)이 인가되는 제1 구동 전압선(172)이 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되면서 메쉬 구조를 가질 수 있다.
한편, 도 6의 실시예에서는 제2 회로부(SC)는 각 수광 영역(PDa)에 위치하는 애노드와 컨택홀(SCo)을 통하여 전기적으로 연결되며, 각 수광 영역(PDa)에 위치하는 캐소드는 수광 소자용 세퍼레이터(SEP-PD)를 통하여 각 발광 영역(EDr, EDg, EDb)의 캐소드와 전기적으로 분리되어 있다. 도 6에서는 수광 소자용 세퍼레이터(SEP-PD)를 세퍼레이터(SEP)와 구분하여 도시하기 위하여, 보다 짙은 색으로 도시하였다. 수광 소자용 세퍼레이터(SEP-PD)는 비대칭 세퍼레이터일 수 있으며, 수광 소자용 세퍼레이터(SEP-PD)는 단면 구조가 비대칭 구조를 가질 수 있다. 수광 소자용 세퍼레이터(SEP-PD)의 두 측면의 테이퍼 형상 및/또는 각도가 서로 상이한 구조를 가질 수 있다. 수광 소자용 세퍼레이터(SEP-PD)의 역 테이퍼진 측면은 인접하는 발광 영역(EDr, EDg, EDb)을 향하는 측면이며, 수광 영역(PDa)을 향하는 측면의 반대측 측면일 수 있다. 수광 소자용 세퍼레이터(SEP-PD)의 상부면에 위치하는 세퍼레이터 상부 도전층(도 7의 SUEP; 이하 제1 세퍼레이터 상부 도전층이라고도 함)은 인접하는 수광 영역(PDa)의 캐소드와 연결되어 있으며, 인접하는 발광 영역(EDr, EDg, EDb)의 캐소드와는 전기적으로 분리되어 있다. 그 결과, 이격된 수광 영역에 배치된 캐소드들은 수광 소자용 세퍼레이터(SEP-PD)의 상부면에 위치하는 세퍼레이터 상부 도전층과 세퍼레이터(SEP)의 상부면에 위치하는 세퍼레이터 상부 도전층을 통하여 전기적으로 연결되어 있다.
도 6에서는 두 종류의 세퍼레이터(SEP, SEP-PD)는 발광 영역(EDr, EDg, EDb)의 캐소드와 수광 영역(PDa)의 캐소드를 전기적으로 분리하는 역할을 한다. 도 6에서 세퍼레이터(SEP, SEP-PD)에 의하여 둘러싸인 부분은 하나의 캐소드에 대응하며, 발광 영역(EDr, EDg, EDb)나 수광 영역(PDa)의 캐소드일 수 있다. 세퍼레이터(SEP, SEP-PD)에 의하여 나뉘어 있는 인접하는 캐소드는 전기적으로 분리되어 있다.
또한, 세퍼레이터(SEP, SEP-PD)의 상부면에 위치하는 세퍼레이터 상부 도전층(SUE, SUEP)에 의하여 멀리 위치하는 수광 영역(PDa)의 캐소드가 서로 전기적으로 연결될 수 있으며, 이 때의 세퍼레이터 상부 도전층(SUE, SUEP)을 캐소드 연결부라고도 할 수 있다. 수광 영역(PDa)의 캐소드는 도 6에서 도시되어 있지 않지만, 제2 구동 전압선(179)과 전기적으로 연결되어 제2 구동 전압(ELVSS)이 전달된다.
이상과 같은 도 6의 구조의 단면 구조를 도 7을 통하여 구체적으로 살펴본다.
도 7은 도 6의 실시예에서 발광 영역과 수광 영역을 구체적으로 도시한 단면도이다.
도 7에서는 제1 회로부(PCr, PCg, PCb)가 컨택홀(PCo)을 통하여 발광 영역(EDr, EDg, EDb)의 캐소드와 연결되는 구조 및 제2 회로부(SC)가 컨택홀(SCo)을 통하여 수광 영역(PDa)의 애노드와 연결되는 구조를 상세하게 도시하고 있다.
도 7에서는 평탄화막(181, 182)의 하부에 위치하는 구조는 간략하게만 도시하였으며, 하나의 트랜지스터만 도시되어 있다. 기판(110)에서부터 평탄화막(181, 182)까지의 구조를 간략하게 살펴보면 아래와 같다.
기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리 이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다. 플렉서블한 기판인 경우, 폴리 이미드(Polyimid)와 그 위에 무기 절연 물질로 형성되는 베리어층의 이층 구조가 반복 형성된 구조를 가질 수 있다.
기판(110) 위에는 금속을 포함하는 하부 실딩층(BML1, BML2)가 위치하며, 하부 실딩층(BML1)은 표시부에 포함되는 제1 회로부(PCr, PCg, PCb)에 위치하는 트랜지스터의 채널과 평면상 중첩할 수 있다. 실시예에 따라서는 하부 실딩층(BML1, BML2) 중 적어도 하나의 하부 실딩층이 생략될 수 있다. 또한, 실시예에 따라서는 감지부에 포함되는 제2 회로부(SC)에 위치하는 센싱 트랜지스터의 채널과 평면상 중첩하는 하부 실딩층을 더 포함할 수 있다.
기판(110) 및 하부 실딩층(BML1, BML2)은 버퍼층(111)에 의하여 덮여있다. 버퍼층(111)은 제1 반도체층(ACT1)에 불순 원소의 침투를 차단하는 역할을 하며, 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
버퍼층(111)의 위에는 다결정 실리콘 반도체(P-Si) 또는 산화물 반도체로 형성된 제1 반도체층(ACT1) 및 제2 반도체층(ACT2)이 위치한다. 제1 반도체층(ACT1)은 표시부에 포함되는 제1 회로부(PCr, PCg, PCb)에 위치하는 반도체층으로, 구동 트랜지스터를 포함하는 트랜지스터의 채널과 그 양측에 위치하는 제1 영역 및 제2 영역을 포함할 수 있다. 여기서, 트랜지스터는 제1 회로부(PCr, PCg, PCb)에 속하는 구동 트랜지스터뿐만 아니라 다른 스위칭 트랜지스터일 수 있다. 한편, 제2 반도체층(ACT2)은 감지부에 포함되는 제2 회로부(SC)에 위치하는 반도체층으로, 센싱 트랜지스터의 채널과 그 양측에 위치하는 제1 영역 및 제2 영역을 포함할 수 있다.
또한, 제1 반도체층(ACT1) 및 제2 반도체층(ACT2)의 채널 양측에는 플라즈마 처리 또는 도핑에 의하여 도전층 특성을 가지는 영역을 가져 트랜지스터 또는 센싱 트랜지스터의 제1 전극 및 제2 전극의 역할을 수행할 수 있다.
제1 반도체층(ACT1) 및 제2 반도체층(ACT2)의 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제1 게이트 절연막(141) 위에 제1 회로부(PCr, PCg, PCb)에 위치하는 트랜지스터의 게이트 전극(GE1) 및 제2 회로부(SC)에 위치하는 센싱 트랜지스터의 게이트 전극(GE2)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 제1 회로부(PCr, PCg, PCb)에 위치하는 트랜지스터의 게이트 전극(GE1) 외에 스캔선이나 발광 제어선이 형성되거나, 제2 회로부(SC)와 연결되는 센싱 스캔선이 형성될 수도 있다.
한편, 제1 게이트 도전층은 제1 회로부(PCr, PCg, PCb)에 위치하는 커패시터용 제1 전극(CE1)을 포함할 수 있다.
제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 제1 반도체층의 노출된 영역을 도체화시킬 수 있다. 즉, 게이트 전극(GE1)에 의해 가려진 제1 반도체층(ACT1)은 도체화되지 않고, 게이트 전극(GE1)에 의해 덮여 있지 않은 제1 반도체층(ACT1)의 부분은 도전층과 동일한 특성을 가질 수 있다. 또한, 게이트 전극(GE2)에 의해 가려진 제2 반도체층(ACT2)은 도체화되지 않고, 게이트 전극(GE2)에 의해 덮여 있지 않은 제2 반도체층(ACT2)의 부분은 도전층과 동일한 특성을 가질 수 있다.
제1 회로부(PCr, PCg, PCb)에 포함되는 트랜지스터와 제2 회로부(SC)에 포함되는 센싱 트랜지스터는 서로 동일한 적층 구조를 가질 수 있다.
제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제2 게이트 절연막(142) 위에 제1 회로부(PCr, PCg, PCb)에 위치하는 커패시터용 제2 전극(CE2)을 포함하는 제2 게이트 도전층이 위치할 수 있다. 커패시터용 제2 전극(CE2)은 커패시터용 제1 전극(CE1)과 함께 제1 회로부(PCr, PCg, PCb)에 위치하는 커패시터를 구성할 수 있으며, 커패시터용 제1 전극(CE1)은 구동 트랜지스터의 게이트 전극(GE1)과 전기적으로 연결되거나 일체로 형성될 수 있다.
제2 게이트 도전층 위에는 제1 층간 절연막(151)이 위치할 수 있다. 제1 층간 절연막(151)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다.
제1 층간 절연막(151)의 위에는 연결 부재(SE1, DE1, SE2, DE2)를 포함하는 제1 데이터 도전층이 위치할 수 있다. 제1 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
여기서, 연결 부재(SE1, DE1, SE2, DE2)는 제1 회로부(PCr, PCg, PCb)에 속하는 트랜지스터와 연결되는 연결 부재(SE1, DE1)와 제2 회로부(SC)에 속하는 센싱 트랜지스터와 연결되는 연결 부재(SE2, DE2)로 구분될 수 있다.
제1 회로부(PCr, PCg, PCb)에 속하는 트랜지스터와 연결되는 연결 부재(SE1, DE1)는 제1 반도체층(ACT1)의 제1 영역과 하부 실딩층(BML1)을 연결되는 연결 부재(SE1) 및 제1 반도체층(ACT1)의 제2 영역과 후속하여 형성되는 제1 캐소드 연결선(CL1)은 연결시키는 연결 부재(DE1)로 구성될 수 있다.
또한, 제2 회로부(SC)에 속하는 센싱 트랜지스터와 연결되는 연결 부재(SE2, DE2)는 제2 반도체층(ACT2)의 제1 영역과 연결되는 연결 부재(SE2) 및 제2 반도체층(ACT2)의 제2 영역과 후속하여 형성되는 제2 캐소드 연결선(CL2)를 연결시키는 연결 부재(DE2)로 구성될 수 있다.
제1 데이터 도전층 위에는 제1 평탄화막(181)이 위치할 수 있다. 제1 평탄화막(181)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제1 평탄화막(181) 위에는 제1 캐소드 연결선(CL1) 및 제2 캐소드 연결선(CL2)을 포함하는 제2 데이터 도전층이 위치할 수 있다.
제1 캐소드 연결선(CL1)은 연결 부재(DE1)를 통하여 제1 회로부(PCr, PCg, PCb)에 속하는 트랜지스터로부터 전류를 전달 받으며, 제2 캐소드 연결선(CL2)는 연결 부재(DE2)를 통하여 제2 회로부(SC)에 속하는 센싱 트랜지스터와 전기적으로 연결되어 있다.
제2 데이터 도전층은 데이터선, 제1 구동 전압선, 감지선 등을 포함할 수도 있다. 제2 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다. 도 7의 실시예에서 제1 캐소드 연결선(CL1) 및 제2 캐소드 연결선(CL2)은 삼중층 구조를 가지며, 삼중층 구조는 티타늄(Ti)을 포함하는 하부층과 상부층을 가지며, 하부층과 상부층의 사이에는 알루미늄(Al)을 포함하는 중간층으로 구성될 수 있다.
제2 데이터 도전층의 위에는 제2 평탄화막(182)이 위치하며, 제2 평탄화막(182)은 유기 절연막일 수 있으며, 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제2 평탄화막(182)의 위에는 발광 영역(EDr, EDg, EDb)의 애노드(Anode), 수광 영역(PDa)의 애노드(Anode-pd), 및 보조 연결 부재(Anode-co)가 형성되어 있다. 여기서, 보조 연결 부재(Anode-co)는 발광 영역(EDr, EDg, EDb)의 애노드(Anode) 및 수광 영역(PDa)의 애노드(Anode-pd)와 동일한 물질로 형성될 수 있다.
발광 영역(EDr, EDg, EDb)의 애노드(Anode)는 도 6를 참고하면, 제1 구동 전압(ELVDD)이 인가되는 제1 구동 전압선(172)과 전기적으로 연결되거나 일체로 형성될 수 있다. 제1 구동 전압선(172)이 애노드(Anode)와 동일한 물질로 형성되는 실시예에서는 발광 영역(EDr, EDg, EDb)의 애노드(Anode)와 일체로 형성될 수 있으며, 제1 구동 전압선(172)이 제2 데이터 도전층에 위치하는 실시예에서는 추가 컨택홀을 통하여 발광 영역(EDr, EDg, EDb)의 애노드(Anode)와 연결되는 구조를 가질 수 있다.
수광 영역(PDa)의 애노드(Anode-pd)는 제2 평탄화막(182)에 위치하는 컨택홀(SCo)을 통하여 제2 캐소드 연결선(CL2)과 연결되어, 제2 회로부(SC)에 포함되는 센싱 트랜지스터와 전기적으로 연결되어 있다.
보조 연결 부재(Anode-co)는 컨택홀(PCoc)을 통하여 발광 영역(EDr, EDg, EDb)의 캐소드(Cathode)와 제1 캐소드 연결선(CL1)이 전기적으로 연결되는 데 도움을 주는 보조적인 역할을 할 수 있다. 실시예에 따라서는 발광 영역(EDr, EDg, EDb)의 캐소드(Cathode)와 제1 캐소드 연결선(CL1)가 전기적으로 연결되는데 문제가 없으면 보조 연결 부재(Anode-co)를 생략할 수도 있다.
발광 영역(EDr, EDg, EDb)의 애노드(Anode), 수광 영역(PDa)의 애노드(Anode-pd), 및 보조 연결 부재(Anode-co)의 위에는 이들을 각각 적어도 일부 덮으면서 노출시키는 오프닝(OPed, OPpd, OPco)을 가지는 화소 정의막(380)이 위치할 수 있다. 화소 정의막(380)은 검은색을 띄는 유기 물질로 형성되어 외부에서 인가되는 빛이 다시 외부로 반사되지 않도록 하는 블랙 화소 정의막일 수 있으며, 실시예에 따라서는 투명한 유기 물질로 형성될 수도 있다.
화소 정의막(380)은 발광 영역(EDr, EDg, EDb)의 애노드(Anode)의 적어도 일부를 덮으면서 발광 영역(EDr, EDg, EDb)의 애노드(Anode)를 노출시키는 오프닝(OPed; 이하 발광 소자용 오프닝이라고도 함)이 형성되어 있다. 화소 정의막(380)의 오프닝(OPed)은 도 6에서 설명한 각 발광 영역(EDr, EDg, EDb)의 평면 구조에 대응할 수 있다.
화소 정의막(380)은 수광 영역(PDa)의 애노드(Anode-pd)의 적어도 일부를 덮으면서 수광 영역(PDa)의 애노드(Anode-pd)를 노출시키는 오프닝(OPpd; 이하 수광 소자용 오프닝이라고도 함)이 형성되어 있다. 화소 정의막(380)의 오프닝(OPpd)은 도 6에서 설명한 수광 영역(PDa)의 평면 구조에 대응할 수 있다.
또한, 화소 정의막(380)은 보조 연결 부재(Anode-co)의 적어도 일부를 덮으면서 보조 연결 부재(Anode-co)를 노출시키는 오프닝(OPco; 이하 발광 소자 캐소드 컨택용 오프닝이라고도 함)이 형성되어, 보조 연결 부재(Anode-co)를 통하여 발광 영역(EDr, EDg, EDb)의 캐소드(Cathode)와 제1 캐소드 연결선(CL1)이 전기적으로 연결될 수 있도록 한다.
화소 정의막(380)의 위에는 세퍼레이터(SEP, SEP-PD)가 위치하고 있다. 세퍼레이터(SEP, SEP-PD)는 적어도 일측면에 역 테이퍼 구조를 가지는 측벽을 가져 세퍼레이터(SEP, SEP-PD)의 상부에 위치하는 층이 세퍼레이터(SEP, SEP-PD) 부근에서 끊어지도록 할 수 있다. 즉, 도 7에서는 세퍼레이터(SEP, SEP-PD)의 상부에 위치하는 기능층(FL)과 캐소드가 역 테이퍼의 측벽에서 분리되어 있다. 세퍼레이터(SEP, SEP-PD)는 화소 정의막(380)과 동일한 물질로 형성될 수도 있으며, 별도의 공정을 통하여 화소 정의막(380)과 다른 물질로 형성될 수도 있다.
구체적으로, 세퍼레이터(SEP)는 인접하는 발광 영역(EDr, EDg, EDb)의 사이에 위치하는 세퍼레이터이며, 대칭형 구조를 가져 양 측면이 역 테이퍼진 구조를 가진다. 그 결과 인접하는 기능층(FL)과 캐소드(Cathode)가 세퍼레이터(SEP)의 상부에 위치하는 세퍼레이터 상부 도전층과 분리되는 구조를 가진다.
수광 소자용 세퍼레이터(SEP-PD)는 인접하는 발광 영역(EDr, EDg, EDb)과 수광 영역(PDa)의 사이에 위치하는 세퍼레이터이며, 비 대칭형 구조를 가져 수광 소자용 세퍼레이터(SEP-PD)의 두 측면의 테이퍼 형상 및/또는 각도가 서로 상이한 구조를 가질 수 있다. 수광 소자용 세퍼레이터(SEP-PD)를 통하여, 발광 영역(EDr, EDg, EDb)의 기능층(FL)과 캐소드(Cathode)가 수광 영역(PDa)의 기능층(FL-PD) 및 캐소드(Cathode-pd)와 전기적으로 분리되는 구조를 가진다. 이 때, 수광 소자용 세퍼레이터(SEP-PD)의 상부에 위치하는 캐소드는 수광 영역(PDa)의 캐소드(Cathode-pd)와 전기적으로 연결되는 구조를 가진다. 여기서, 수광 소자용 세퍼레이터(SEP-PD)의 상부에 위치하는 캐소드와 세퍼레이터(SEP)의 상부에 위치하는 세퍼레이터 상부 도전층은 서로 연결될 수 있으며, 세퍼레이터(SEP) 및 수광 소자용 세퍼레이터(SEP-PD)의 상부에 위치하는 캐소드를 통하여, 멀리 위치하는 수광 영역(PDa)의 캐소드(Cathode-pd)가 서로 전기적으로 연결되는 구조를 가질 수 있다.
화소 정의막(380) 및 세퍼레이터(SEP, SEP-PD)의 위에는 제1 기능층(FL-1, FL-PD-1)이 위치하며, 제1 기능층(FL-1, FL-PD-1)은 세퍼레이터(SEP, SEP-PD) 부근에서 적어도 일측이 끊어진 구조를 가진다.
제1 기능층(FL-1)의 위이며, 화소 정의막(380)의 오프닝(OPed)으로 노출되어 있는 애노드(Anode)의 위에는 발광층(EML)이 위치한다. 또한, 제1 기능층(FL-PD-1)의 위이며, 화소 정의막(380)의 오프닝(OPpd)으로 노출되어 있는 애노드(Anode-pd)의 위에는 수광층(PSL; 이하 광 감지층 또는 광전 변환층이라고도 함)이 위치한다.
제1 기능층(FL-1, FL-PD-1), 발광층(EML) 및 수광층(PSL)의 위에는 제2 기능층(FL-2, FL-PD-2)이 위치하며, 제2 기능층(FL-2, FL-PD-2)은 세퍼레이터(SEP, SEP-PD) 부근에서 적어도 일측이 끊어진 구조를 가진다.
제1 기능층(FL-1) 및 제2 기능층(FL-2)은 발광층(EML)이 위치하지 않는 곳에서는 서로 접할 수 있으며, 제1 기능층(FL-PD-1) 및 제2 기능층(FL-PD-2)도 수광층(PSL)이 위치하지 않는 곳에서는 서로 접할 수 있다.
제2 기능층(FL-2, FL-PD-2)의 위에는 캐소드(Cathode, Cathode-pd)가 위치하며, 캐소드(Cathode, Cathode-pd)는 세퍼레이터(SEP, SEP-PD)를 기준으로 각각 분리되어 발광 영역(EDr, EDg, EDb)의 각 캐소드(Cathode)와 수광 영역(PDa)의 캐소드(Cathode-pd)를 구성한다.
기능층(FL)과 발광층(EML), 또는 기능층(FL-PD)과 수광층(PSL)을 합하여 중간층이라고 할 수 있다. 기능층(FL, FL-PD)은 전자 주입층, 전자 전달층, 정공 전달층, 및 정공 주입층과 같은 보조층 중 적어도 하나의 층을 포함할 수 있으며, 발광층(EML) 및 수광층(PSL)의 하부에 위치하는 제1 기능층(FL-1, FL-PD-1)은 정공 주입층 및/또는 정공 전달층을 포함할 수 있으며, 발광층(EML) 및 수광층(PSL)의 상부에 위치하는 제2 기능층(FL-2, FL-PD-2)은 전자 전달층 및/또는 전자 주입층을 포함할 수 있다.
도 2의 발광 소자(LED)는 애노드(Anode), 발광층(EML), 및 캐소드(Cathode)를 포함하며, 추가적으로 애노드(Anode)와 발광층(EML)의 사이에 위치하는 제1 기능층(FL-1)과 발광층(EML)과 캐소드(Cathode) 사이에 위치하는 제2 기능층(FL-2)을 더 포함할 수 있다.
한편, 도 4의 수광 소자(PD)는 애노드(Anode-pd), 수광층(PSL), 및 캐소드(Cathode-pd)를 포함하며, 추가적으로 애노드(Anode-pd)와 수광층(PSL)의 사이에 위치하는 제1 기능층(FL-PD-1)과 수광층(PSL)과 캐소드(Cathode-pd) 사이에 위치하는 제2 기능층(FL-PD-2)을 더 포함할 수 있다.
발광 영역(EDr, EDg, EDb)의 캐소드(Cathode) 및 그 아래에 위치하는 기능층(FL) 중 적어도 일 부분은 보조 연결 부재(Anode-co)와 중첩하며, 컨택홀(PCo)을 통하여 제1 캐소드 연결선(CL1)과 전기적으로 연결되어 있다. 보다 구체적으로, 도 7의 실시예에서 제1 캐소드 연결선(CL1)와 캐소드(Cathode)는 사이드 컨택(Side Contact) 방식으로 전기적으로 연결되어 있다. 즉, 제1 캐소드 연결선(CL1)의 삼중층 구조 중 알루미늄(Al)을 포함하는 중간층이 티타늄(Ti)을 포함하는 하부층과 상부층보다 더 식각되며, 캐소드(Cathode)와 제1 캐소드 연결선(CL1)의 중간층이 보조 연결 부재(Anode-co)를 사이에 두고 서로 접하여 전기적으로 연결되는 구조를 가진다. 이 때, 보조 연결 부재(Anode-co)는 제1 캐소드 연결선(CL1)의 하부층과도 연결되는 구조를 가질 수 있다. 도 7의 사이드 컨택(Side Contact) 방식은 일 실시예에 따른 전기적으로 연결되는 방식 중 하나이므로, 실시예에 따라서는 다양한 방식으로 전기적으로 연결될 수 있다.
한편, 실시예에 따라서는 화소 정의막(380)의 위에 스페이서가 더 형성되어 있을 수 있으며, 스페이서는 테이퍼진 측벽을 가져 캐소드가 끊어지지 않도록 하는 구조를 가질 수 있다.
도 7에서는 캐소드 위의 구조는 도시하고 있지 않지만, 실시예에 따라서는 봉지층이 위치할 수 있다. 봉지층은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함하며, 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함하는 삼중층 구조를 가질 수 있다. 봉지층은 외부로부터 유입될 수 있는 수분이나 산소 등으로부터 발광층(EML) 및 수광층(PSL)을 보호하기 위한 것일 수 있다. 실시예에 따라 봉지층은 무기층과 유기층이 순차적으로 더 적층된 구조를 포함할 수 있다.
실시예에 따라서는 봉지층 위에 터치 감지를 위하여 감지 절연층 및 복수의 감지 전극이 위치할 수도 있다.
실시예에 따라서는 봉지층 위에 외부 광의 반사를 줄이기 위하여 편광판을 포함하는 필름이 부착되거나, 색 품질을 향상시키기 위하여 컬러 필터나 색 변환층이 더 형성될 수 있다. 컬러 필터나 색 변환층의 사이에는 차광 부재가 위치할 수도 있다. 또한, 실시예에 따라서는 외부 광중 일부 파장의 빛을 흡수할 수 있는 물질(이하 반사 조정 물질이라고 함)이 형성되어 있는 층을 더 포함할 수 있다. 또한, 실시예에 따라서는 추가적인 평탄화막으로 덮여 발광 표시 장치의 전면을 평탄하게 할 수 있다.
도 7은 일 실시예에 따른 단면 구조이므로, 다양한 변형 구조도 가능할 수 있다.
이상에서는 도 6 및 도 7의 실시예와 같이, 비대칭의 구조를 가지는 수광 소자용 세퍼레이터(SEP-PD)를 포함하여 세퍼레이터(SEP, SEP-PD)의 상부에 위치하는 캐소드를 통하여 수광 영역(PDa)의 캐소드를 연결하는 실시예를 살펴보았다.
하지만, 실시예에 따라서는 모두 대칭 구조의 세퍼레이터만 사용할 수도 있으며, 이하에서는 도 8 내지 도 11을 통하여 변형 실시예를 살펴본다.
먼저, 도 8 및 도 9을 통하여 하나의 변형 실시예를 살펴본다.
도 8은 또 다른 실시예에 따른 발광 영역과 수광 영역의 평면 구조를 개략적으로 도시한 도면이고, 도 9은 도 8의 실시예에서 발광 영역과 수광 영역을 구체적으로 도시한 단면도이다.
이하에서는 도 8 및 도 9 중 도 6 및 도 7과 차이가 있는 부분을 중심으로 설명한다.
도 8을 참고하면, 각 수광 영역(PDa)은 폐곡선으로 형성된 세퍼레이터(SEP)의 내에 위치하지 않는다. 그러므로, 각 수광 영역(PDa)은 세퍼레이터(SEP)로 나뉘어 있지 않으며, 인접하는 수광 영역(PDa)과 서로 연결되어 있는 구조를 가진다. 그 결과, 각 수광 영역(PDa)의 캐소드(Cathode-pd)는 세퍼레이터(SEP)에 의하여 끊어지지 않고, 모든 수광 영역(PDa)의 캐소드(Cathode-pd)가 일체로 연결되는 구조를 가질 수 있다. 도 8의 실시예에서 세퍼레이터(SEP)는 각 발광 영역(EDr, EDg, EDb)의 캐소드(Cathode)를 서로 분리시키는 역할을 수행할 수 있다.
도 9을 참고하면, 비 대칭 구조의 세퍼레이터는 포함되어 있지 않아, 모두 대칭의 단면 구조를 가지며, 양측면의 테이퍼 형상 및/또는 각도가 서로 동일한 구조를 가질 수 있다. 모두 역 테이퍼진 측면을 가지는 세퍼레이터(SEP)만이 형성되어 있다. 그 결과 세퍼레이터(SEP)의 양측의 캐소드(Cathode, Cathode-pd)는 서로 분리되며, 세퍼레이터(SEP)의 상부에 위치하는 세퍼레이터 상부 도전층(SUE)도 세퍼레이터(SEP)의 양측의 캐소드(Cathode, Cathode-pd)와 분리되어 있다.
도 8 및 도 9의 실시예에 따르면, 수광 영역(PDa)의 캐소드(Cathode-pd)는 일체로 형성되고 분리되지 않는 구조를 가지지만, 표시 영역의 중앙에 위치하는 수광 영역(PDa)의 캐소드(Cathode-pd)는 제2 구동 전압(ELVSS)의 전압값이 떨어지는 단점을 가질 수 있다. 이에 추가적인 제2 구동 전압선을 형성하고 표시 영역의 중앙에서 수광 영역(PDa)의 캐소드(Cathode-pd)와 연결되는 구조를 더 포함할 수 있다.
이하에서는 도 10 및 도 11을 통하여 또 다른 변형 실시예를 살펴본다.
도 10는 또 다른 실시예에 따른 발광 영역과 수광 영역의 평면 구조를 개략적으로 도시한 도면이고, 도 11은 도 10의 실시예에서 발광 영역과 수광 영역을 구체적으로 도시한 단면도이다.
이하에서는 도 10 및 도 11 중 도 6 및 도 7과 차이가 있는 부분을 중심으로 설명한다.
도 10의 평면 구조는 도 6의 평면 구조와 전반적으로 동일하지만, 수광 소자용 세퍼레이터(SEP-PD) 대신 대칭 구조를 가지는 세퍼레이터(SEP)로 형성되어 있다는 점에서만 차이가 있다. 또한, 도 10에서는 도 6와 달리 추가적으로, 추가 제2 구동 전압선(179-1)을 더 포함하여 각 수광 영역(PDa)의 캐소드(Cathode-pd)에 제2 구동 전압(ELVSS)을 전달하는 구조를 가진다. 즉, 도 10에서는 컨택홀(SCov)을 통하여 수광 영역(PDa)의 캐소드(Cathode-pd)와 추가 제2 구동 전압선(179-1)이 연결되어 제2 구동 전압(ELVSS)이 각 수광 영역(PDa)의 캐소드(Cathode-pd)로 전달되는 구조를 가진다.
이를 도 11의 단면 구조로 살펴보면 아래와 같다.
도 11을 참고하면, 제1 평탄화막(181) 위에 위치하는 제2 데이터 도전층은 추가 제2 구동 전압선(179-1)을 더 포함한다. 추가 제2 구동 전압선(179-1)은 삼중층 구조를 가지며, 삼중층 구조는 티타늄(Ti)을 포함하는 하부층과 상부층을 가지며, 하부층과 상부층의 사이에는 알루미늄(Al)을 포함하는 중간층으로 구성될 수 있다.
제2 평탄화막(182)에는 추가 제2 구동 전압선(179-1)을 노출시키는 컨택홀(SCov)이 형성되어 있으며, 제2 평탄화막(182)의 위에는 추가 보조 연결 부재(Anode-co2)가 형성되어 있다. 여기서, 추가 보조 연결 부재(Anode-co2)는 발광 영역(EDr, EDg, EDb)의 애노드(Anode) 및 수광 영역(PDa)의 애노드(Anode-pd)와 동일한 물질로 형성될 수 있다.
컨택홀(SCov) 및 추가 보조 연결 부재(Anode-co2)을 통하여 추가 제2 구동 전압선(179-1)과 수광 영역(PDa)의 캐소드(Cathode-pd)가 전기적으로 연결되어 있으며, 화소 정의막(380)에는 추가 보조 연결 부재(Anode-co2)에 대응하는 부분에 위치하는 오프닝(OPco2)가 더 형성되어 있다. 보다 구체적으로, 도 11의 실시예에서 추가 제2 구동 전압선(179-1)과 수광 영역(PDa)의 캐소드(Cathode-pd)는 사이드 컨택(Side Contact) 방식으로 전기적으로 연결되어 있다. 즉, 추가 제2 구동 전압선(179-1)의 삼중층 구조 중 알루미늄(Al)을 포함하는 중간층이 티타늄(Ti)을 포함하는 하부층과 상부층보다 더 식각되며, 수광 영역(PDa)의 캐소드(Cathode-pd)와 추가 제2 구동 전압선(179-1)의 중간층이 추가 보조 연결 부재(Anode-co2)를 사이에 두고 서로 접하여 전기적으로 연결되는 구조를 가진다. 이 때, 추가 보조 연결 부재(Anode-co2)는 추가 제2 구동 전압선(179-1)의 하부층과도 연결되는 구조를 가질 수 있다. 도 11의 사이드 컨택(Side Contact) 방식은 일 실시예에 따른 전기적으로 연결되는 방식 중 하나이므로, 실시예에 따라서는 다양한 방식으로 전기적으로 연결될 수 있다.
또한, 도 11의 실시예도 도 9의 실시예와 같이, 비 대칭 구조의 세퍼레이터는 포함되어 있지 않아, 모두 대칭의 단면 구조를 가지며, 양측면에 모두 역 테이퍼진 측면을 가지는 세퍼레이터(SEP)만이 형성되어 있다. 그 결과 세퍼레이터(SEP)의 양측의 캐소드(Cathode, Cathode-pd)는 서로 분리되며, 세퍼레이터(SEP)의 상부에 위치하는 세퍼레이터 상부 도전층(SUE)도 세퍼레이터(SEP)의 양측의 캐소드(Cathode, Cathode-pd)와 분리되어 있다.
이상에서는 도 10 및 도 11의 실시예를 살펴보았다.
하지만, 실시예에 따라서는 도 8 및 도 9의 실시예와 도 10 및 도 11의 실시예가 병합되어 사용될 수 있다. 즉, 일부의 수광 영역(PDa)의 캐소드(Cathode-pd)는 세퍼레이터(SEP)로 분리되지 않는 구조를 가져 일체로 연결되는 구조를 가지지만, 각 일체로 구성된 수광 영역(PDa)의 캐소드(Cathode-pd)는 추가 제2 구동 전압선(179-1)과 별도의 컨택홀(SCov)을 통하여 제2 구동 전압(ELVSS)을 인가받는 구조를 가질 수 있다. 이와 같은 구조에 의하면, 컨택홀(SCov)을 적은 개수로 형성하더라도, 수광 영역(PDa)의 위치에 따라 제2 구동 전압(ELVSS)의 전압값이 변경되지 않고 일정한 장점을 가질 수 있다.
이하에서는 도 4과 다른 회로 구조를 가지는 감지부를 포함하는 실시예에 대하여 살펴본다.
먼저, 도 12을 통하여 도 4과 다른 감지부의 회로 구조를 살펴본다.
도 12은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 감지부의 등가 회로도이다.
도 12의 감지부는 도 4과 달리, 제1 센싱 트랜지스터(Ts1)의 게이트 전극과 연결되는 수광 영역(PDa)의 단자가 애노드가 아니고 캐소드인 구조를 가진다. 이하에서는 이러한 구조를 인버티드(inverted) 구조라고도 한다.
구체적으로, 수광 영역(PDa)은 제2 전원 전압(V2)이 인가되는 제2 전원 전압선(174s)과 연결되어 있는 애노드 및 제1 센싱 트랜지스터(Ts1)의 게이트 전극, 제3 센싱 트랜지스터(Ts3)의 제1 전극, 및 센싱 커패시터(Cs)의 제2 전극과 연결되어 있는 캐소드를 포함한다. 수광 영역(PDa)은 외부의 광의 세기에 기초하여 광 전하들을 생성하거나 감소시켜 제1 센싱 트랜지스터(Ts1)의 게이트 전극, 및 센싱 커패시터(Cs)의 제2 전극의 전압 값을 변경시킬 수 있다. 여기서, 제2 전원 전압(V2)은 제1 구동 전압(ELVDD)이나 리셋 전압(Vreset)일 수 있으며, 그 외 일정한 레벨을 가지는 전압 중 하나 일 수 있다.
또한, 도 12의 제3 센싱 트랜지스터(Ts3; 이하 리셋 트랜지스터라고도 함)는 센싱 리셋 신호(GRE)가 인가되는 제2 센싱 스캔선(162s)과 연결되어 있는 게이트 전극, 제2 구동 전압(ELVSS)이 인가되는 제2 구동 전압선(179)과 연결되어 있는 제1 전극(입력측 전극) 및 제1 센싱 트랜지스터(Ts1)의 게이트 전극, 수광 영역(PDa)의 캐소드, 및 센싱 커패시터(Cs)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제3 센싱 트랜지스터(Ts3)는 수광 영역(PDa)의 캐소드 전압 및 제1 센싱 트랜지스터(Ts1)의 게이트 전극의 전압을 제2 구동 전압(ELVSS)으로 리셋하는 역할을 한다.
제1 센싱 트랜지스터(Ts1; 이하 증폭 트랜지스터라고도 함)는 수광 영역(PDa)의 캐소드, 센싱 커패시터(Cs)의 제2 전극, 및 제3 센싱 트랜지스터(Ts3)의 제2 전극과 연결되어 있는 게이트 전극, 제1 전원 전압(V1)이 인가되는 제1 전원 전압선(172s)과 연결되어 있는 제1 전극(입력측 전극) 및 제2 센싱 트랜지스터(Ts2)의 제1 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 여기서, 제1 전원 전압(V1)은 표시 영역에 위치하는 모든 감지부의 제1 센싱 트랜지스터(Ts1)의 제1 전극에 인가될 수 있다. 제1 센싱 트랜지스터(Ts1)는 수광 영역(PDa)의 캐소드 전압에 따라서 증폭된 출력을 제2 센싱 트랜지스터(Ts2)로 전달하는 역할을 한다.
센싱 커패시터(Cs)는 제2 구동 전압선(179)과 연결되어 있는 제1 전극과 제1 센싱 트랜지스터(Ts1)의 게이트 전극, 수광 영역(PDa)의 캐소드, 및 제3 센싱 트랜지스터(Ts3)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 센싱 커패시터(Cs)는 제1 센싱 트랜지스터(Ts1)의 게이트 전극의 전압 및 수광 영역(PDa)의 캐소드의 전압을 일정하게 유지하는 역할을 한다. 실시예에 따라서는 센싱 커패시터(Cs)의 제1 전극이 제2 구동 전압선(179)이 아닌 다른 전압선(예를 들어, 제2 전원 전압(V2)이 인가되는 제2 전원 전압선(174s))에 연결되거나, 센싱 커패시터(Cs)가 생략될 수 있다.
제2 센싱 트랜지스터(Ts2; 이하 출력 트랜지스터라고도 함)는 센싱 스캔 신호(SCAN)가 인가되는 제1 센싱 스캔선(161s)과 연결되어 있는 게이트 전극, 제1 센싱 트랜지스터(Ts1)의 제2 전극과 연결되어 있는 제1 전극(입력측 전극) 및 감지선(171s)과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제2 센싱 트랜지스터(Ts2)는 제1 센싱 트랜지스터(Ts1)의 증폭된 출력을 감지선(171s)으로 출력하여 감지할 수 있도록 하는 역할을 한다.
본 실시예에서 3개의 센싱 트랜지스터(Ts1, Ts2, Ts3)는 n형 트랜지스터로 형성되어 있으며, 각 트랜지스터는 게이트 전극의 전압이 고 레벨의 전압일 때 턴 온되고, 저 레벨의 전압일 때 턴 오프될 수 있다. 또한, 각 트랜지스터에 포함되는 반도체층은 다결정 실리콘 반도체를 사용하거나 산화물 반도체를 사용할 수 있으며, 추가적으로 비정질 반도체나 단결정 반도체를 사용할 수도 있다.
도 12에 도시된 광 감지부의 제2 회로부는 하나의 예시에 불과하고 제2 회로부의 구성은 변형될 수 있다. 또한, 도 12의 광 감지부에서는 도 5에서 도시된 파형의 신호가 인가될 수 있으며, 도 5의 파형이 인가된 경우 도 12의 광 감지부의 동작을 간략하게 살펴보면 아래와 같을 수 있다.
도 5를 참고하면, 비발광 구간 동안 감지부에는 센싱 스캔 신호(SCAN)와 센싱 리셋 신호(GRE)가 순차적으로 인가되며, 표시부가 발광하는 발광 구간동안 감지부의 수광 영역(PDa)은 외부의 물체(예를 들어 사용자 인증 수단의 하나인 손가락의 지문 등)에서 반사되어 입사되는 광에 노출되는 광 노출 구간이 진행된다. 여기서, 표시부의 발광 구간과 감지부의 광 노출 구간은 동일한 시점과 종점을 가지는 구간일 수 있다.
광 노출 구간에는 표시부의 발광 소자가 빛을 방출하는 구간으로, 표시부에서 방출된 빛이 외부의 물체(예를 들어, 손가락의 지문)에 반사된 후 감지부의 수광 영역(PDa)으로 전달된다. 외부의 반사된 빛이 수광 영역(PDa)으로 전달되면, 수광 영역(PDa)은 외부의 광의 세기에 기초하여 광 전하들을 생성하거나 감소시켜 제1 센싱 트랜지스터(Ts1)의 게이트 전극 및 센싱 커패시터(Cs)의 제2 전극의 전압 값을 기존의 전압(제2 구동 전압(ELVSS))값에서 변경시킨다. 광 노출 구간이 종료되면, 수광 영역(PDa)은 더 이상 광 전하들을 생성하거나 감소시키지 않아 제1 센싱 트랜지스터(Ts1)의 게이트 전극 및 센싱 커패시터(Cs)의 제2 전극의 전압 값이 더 이상 변경되지 않고 유지된다.
그 후, 센싱 스캔 신호(SCAN)가 고 전압으로 변경되면서 센싱 구간으로 진입한다.
센싱 스캔 신호(SCAN)에 의하여 제2 센싱 트랜지스터(Ts2)가 턴 온되며, 제1 센싱 트랜지스터(Ts1)의 증폭된 출력이 감지선(171s)으로 출력된다. 여기서, 제1 센싱 트랜지스터(Ts1)의 증폭된 출력은 제1 센싱 트랜지스터(Ts1)의 게이트 전극의 전압, 즉, 수광 영역(PDa)의 캐소드 전압에 따라서 정해진다. 또한, 수광 영역(PDa)의 캐소드 전압은 광 노출 구간 동안 수광 영역(PDa)에 전달된 광의 크기에 따라 변경된다. 그러므로, 제2 센싱 트랜지스터(Ts2)에서 출력되는 값은 광 노출 구간 동안 수광 영역(PDa)에 전달된 광의 크기에 대응하는 값을 가진다.
그 후, 센싱 스캔 신호(SCAN)가 저 전압으로 변경된 후, 센싱 리셋 신호(GRE)가 고 전압으로 변경되면서 리셋 구간으로 진입한다.
센싱 리셋 신호(GRE)에 의하여 제3 센싱 트랜지스터(Ts3)가 턴 온되고, 제1 센싱 트랜지스터(Ts1)의 게이트 전극, 수광 영역(PDa)의 캐소드, 및 센싱 커패시터(Cs)의 제2 전극의 전압을 제2 구동 전압(ELVSS)으로 리셋한다.
그 후, 다시 광 노출 구간으로 진입되면, 수광 영역(PDa)으로 외부의 광이 전달되면서 제2 구동 전압(ELVSS)으로 리셋된 수광 영역(PDa)의 캐소드의 전압이 변경된다.
이상에서는 표시 영역에 위치하는 표시부와 감지부에 인가되는 신호가 서로 무관하게 설명하였지만, 일부 신호가 동일한 타이밍에 인가될 수 있다. 즉, 감지부에 인가되는 센싱 스캔 신호(SCAN)나 센싱 리셋 신호(GRE)가 표시부에 인가되는 제1 스캔 신호(GW), 제2 스캔 신호(GC), 제3 스캔 신호(GR), 및 제4 스캔 신호(GI) 중 하나와 동일한 타이밍에 인가될 수 있다.
이상과 같이, 표시 영역에 표시부와 감지부를 모두 포함하면, 표시 영역의 외측에 위치하는 비 표시 영역을 감소시킬 수 있어 표시 영역을 넓힐 수 있는 장점이 있다.
이상에서는 도 12의 감지부의 회로 구조 및 동작에 대하여 살펴보았다. 이하에서는 도 2의 표시부와 도 12의 감지부를 모두 포함하는 표시 영역의 평면 구조 및 단면 구조를 도 13 및 도 14을 통하여 살펴본다.
먼저, 도 13를 통하여 평면 구조를 살펴본다.
도 13는 또 다른 실시예에 따른 발광 영역과 수광 영역의 평면 구조를 개략적으로 도시한 도면이다.
도 13는 도 6에서와 같이, 점선으로 인접하는 총 12개의 및 제1 회로부(PCr, PCg, PCb) 및 제2 회로부(SC)가 개략적으로 도시되어 있다. 도 13에서 첫번째 열에는 적색 제1 회로부(PCr), 청색 제1 회로부(PCb)의 순서로 교대로 위치하고, 두번째 열에는 녹색 제1 회로부(PCg)가 연속하여 위치하며, 세번째 열에는 제2 회로부(SC)가 연속하여 위치하고, 네번째 열에는 청색 제1 회로부(PCb), 적색 제1 회로부(PCr)의 순서로 교대로 위치하고, 다섯번째 열에는 녹색 제1 회로부(PCg)가 연속하여 위치하며, 여섯번째 열에는 제2 회로부(SC)가 연속하여 위치한다. 이와 같은 제1 회로부(PCr, PCg, PCb) 및 제2 회로부(SC)의 개수 및 배열은 다양하게 변경될 수 있다.
제1 회로부(PCr, PCg, PCb) 및 제2 회로부(SC)의 위에는 이들과 각각 연결되어 있는 발광 영역(EDr, EDg, EDb) 및 수광 영역(PDa)이 위치한다.
제1 회로부(PCr, PCg, PCb)와 각 발광 영역(EDr, EDg, EDb)의 연결 구조는 도 6와 차이가 없다. 이하에서는 제2 회로부(SC)의 연결 구조를 상세하게 살펴본다.
도 13의 실시예에서는 제2 회로부(SC) 중 제2 전원 전압선(174s)은 각 수광 영역(PDa)의 애노드와 컨택홀(SCo)을 통하여 전기적으로 연결되며, 실시예에서는 제2 회로부(SC) 중 센싱 트랜지스터는 각 수광 영역(PDa)의 캐소드와 컨택홀(SCov)을 통하여 전기적으로 연결된다. 또한, 세퍼레이터(SEP)를 통하여 각 발광 영역(EDr, EDg, EDb)의 캐소드 및 각 수광 영역(PDa)의 캐소드와 전기적으로 분리되어 있다. 도 13에서 도시된 세퍼레이터(SEP)는 모두 대칭형 세퍼레이터 일 수 있으며, 두 측면 모두 역 테이퍼진 구조를 가질 수 있다.
이상과 같은 도 13의 구조의 단면 구조를 도 14을 통하여 구체적으로 살펴본다.
도 14은 도 13의 실시예에서 발광 영역과 수광 영역을 구체적으로 도시한 단면도이다.
도 14의 구조는 도 7과 기판(110)에서부터 제1 평탄화막(181)까지 동일하여 설명을 생략한다.
제1 평탄화막(181) 위에는 제1 캐소드 연결선(CL1), 제2 캐소드 연결선(CL2) 및 제2 전원 전압선(174s)을 포함하는 제2 데이터 도전층이 위치할 수 있다.
제1 캐소드 연결선(CL1)은 연결 부재(DE1)를 통하여 제1 회로부(PCr, PCg, PCb)에 속하는 트랜지스터로부터 전류를 전달 받으며, 제2 캐소드 연결선(CL2)는 연결 부재(DE2)를 통하여 제2 회로부(SC)에 속하는 센싱 트랜지스터와 전기적으로 연결되어 있다. 또한, 제2 전원 전압선(174s)은 제2 전원 전압(V2)을 전달하는 전압선이며, 실시예에 따라서는 제2 전원 전압선(174s)은 제1 구동 전압(ELVDD)이 인가되는 제1 구동 전압선(172)이거나 리셋 전압(Vreset)이 인가되는 리셋 전압선(173s)일 수 있다.
제2 데이터 도전층은 데이터선, 감지선 등을 포함할 수도 있다. 제2 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다. 도 7의 실시예에서 제1 캐소드 연결선(CL1) 및 제2 캐소드 연결선(CL2)은 삼중층 구조를 가지며, 삼중층 구조는 티타늄(Ti)을 포함하는 하부층과 상부층을 가지며, 하부층과 상부층의 사이에는 알루미늄(Al)을 포함하는 중간층으로 구성될 수 있다.
제2 데이터 도전층의 위에는 제2 평탄화막(182)이 위치하며, 제2 평탄화막(182)은 유기 절연막일 수 있으며, 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제2 평탄화막(182)의 위에는 발광 영역(EDr, EDg, EDb)의 애노드(Anode), 수광 영역(PDa)의 애노드(Anode-pd), 및 보조 연결 부재(Anode-co, Anode-co2)가 형성되어 있다. 여기서, 보조 연결 부재(Anode-co, Anode-co2)는 발광 영역(EDr, EDg, EDb)의 애노드(Anode) 및 수광 영역(PDa)의 애노드(Anode-pd)와 동일한 물질로 형성될 수 있다.
발광 영역(EDr, EDg, EDb)의 애노드(Anode)는 도 6를 참고하면, 제1 구동 전압(ELVDD)이 인가되는 제1 구동 전압선(172)과 전기적으로 연결되거나 일체로 형성될 수 있다. 제1 구동 전압선(172)이 애노드(Anode)와 동일한 물질로 형성되는 실시예에서는 발광 영역(EDr, EDg, EDb)의 애노드(Anode)와 일체로 형성될 수 있으며, 제1 구동 전압선(172)이 제2 데이터 도전층에 위치하는 실시예에서는 추가 컨택홀을 통하여 발광 영역(EDr, EDg, EDb)의 애노드(Anode)와 연결되는 구조를 가질 수 있다.
수광 영역(PDa)의 애노드(Anode-pd)는 제2 평탄화막(182)에 위치하는 컨택홀(SCo)을 통하여 제2 전원 전압선(174s)과 연결되어 있다.
보조 연결 부재(Anode-co)는 컨택홀(PCoc)을 통하여 발광 영역(EDr, EDg, EDb)의 캐소드(Cathode)와 제1 캐소드 연결선(CL1)이 전기적으로 연결되는 데 도움을 주는 보조적인 역할을 할 수 있다. 실시예에 따라서는 발광 영역(EDr, EDg, EDb)의 캐소드(Cathode)와 제1 캐소드 연결선(CL1)이 전기적으로 연결되는데 문제가 없으면 보조 연결 부재(Anode-co)를 생략할 수도 있다.
또한, 추가 보조 연결 부재(Anode-co2)는 컨택홀(SCov)을 통하여 수광 영역(PDa)의 캐소드(Cathode-pd)와 제2 캐소드 연결선(CL2)이 전기적으로 연결되는 데 도움을 주는 보조적인 역할을 할 수 있다. 실시예에 따라서는 수광 영역(PDa)의 캐소드(Cathode-pd)와 제2 캐소드 연결선(CL2)이 전기적으로 연결되는데 문제가 없으면 추가 보조 연결 부재(Anode-co2)를 생략할 수도 있다.
발광 영역(EDr, EDg, EDb)의 애노드(Anode), 수광 영역(PDa)의 애노드(Anode-pd), 및 보조 연결 부재(Anode-co, Anode-co2)의 위에는 이들을 각각 적어도 일부 덮으면서 노출시키는 오프닝(OPed, OPpd, OPco, OPco2)을 가지는 화소 정의막(380)이 위치할 수 있다. 화소 정의막(380)은 검은색을 띄는 유기 물질로 형성되어 외부에서 인가되는 빛이 다시 외부로 반사되지 않도록 하는 블랙 화소 정의막일 수 있으며, 실시예에 따라서는 투명한 유기 물질로 형성될 수도 있다.
화소 정의막(380)은 발광 영역(EDr, EDg, EDb)의 애노드(Anode)의 적어도 일부를 덮으면서 발광 영역(EDr, EDg, EDb)의 애노드(Anode)를 노출시키는 오프닝(OPed; 이하 발광 소자용 오프닝이라고도 함)이 형성되어 있다. 화소 정의막(380)의 오프닝(OPed)은 도 13에서 설명한 각 발광 영역(EDr, EDg, EDb)의 평면 구조에 대응할 수 있다.
화소 정의막(380)은 수광 영역(PDa)의 애노드(Anode-pd)의 적어도 일부를 덮으면서 수광 영역(PDa)의 애노드(Anode-pd)를 노출시키는 오프닝(OPpd; 이하 수광 소자용 오프닝이라고도 함)이 형성되어 있다. 화소 정의막(380)의 오프닝(OPpd)은 도 13에서 설명한 수광 영역(PDa)의 평면 구조에 대응할 수 있다.
화소 정의막(380)은 보조 연결 부재(Anode-co)의 적어도 일부를 덮으면서 보조 연결 부재(Anode-co)를 노출시키는 오프닝(OPco; 이하 발광 소자 캐소드 컨택용 오프닝이라고도 함)이 형성되어, 보조 연결 부재(Anode-co)를 통하여 발광 영역(EDr, EDg, EDb)의 캐소드(Cathode)와 제1 캐소드 연결선(CL1)이 전기적으로 연결될 수 있도록 한다. 그 결과, 발광 영역(EDr, EDg, EDb)의 캐소드(Cathode)는 제1 회로부(PCr, PCg, PCb)에 포함되는 트랜지스터와 전기적으로 연결되어 있다.
화소 정의막(380)은 추가 보조 연결 부재(Anode-co2)의 적어도 일부를 덮으면서 추가 보조 연결 부재(Anode-co2) 노출시키는 오프닝(OPco2; 이하 수광 소자 캐소드 컨택용 오프닝이라고도 함)이 형성되어, 추가 보조 연결 부재(Anode-co2)를 통하여 수광 영역(PDa)의 캐소드(Cathode-pd)와 제2 캐소드 연결선(CL2)이 전기적으로 연결될 수 있도록 한다. 그 결과, 수광 영역(PDa)의 캐소드(Cathode-pd)는 제2 회로부(SC)에 포함되는 센싱 트랜지스터와 전기적으로 연결되어 있다.
화소 정의막(380)의 위에는 세퍼레이터(SEP)가 위치하고 있다. 세퍼레이터(SEP)는 인접하는 발광 영역(EDr, EDg, EDb) 및 수광 영역(PDa)의 사이에 위치하는 세퍼레이터이며, 대칭형 구조를 가져 양 측면이 역 테이퍼진 구조를 가진다. 그 결과 인접하는 기능층과 캐소드가 세퍼레이터(SEP)에 의하여 분리되는 구조는 가진다. 또한, 세퍼레이터(SEP)에 인접하는 기능층과 캐소드는 세퍼레이터(SEP)의 상부에 위치하는 세퍼레이터 상부 도전층(SUE)과 분리되는 구조를 가질 수 있다.
세퍼레이터(SEP)는 화소 정의막(380)과 동일한 물질로 형성될 수도 있으며, 별도의 공정을 통하여 화소 정의막(380)과 다른 물질로 형성될 수도 있다.
화소 정의막(380) 및 세퍼레이터(SEP)의 위에는 제1 기능층(FL-1, FL-PD-1)이 위치하며, 제1 기능층(FL-1, FL-PD-1)은 세퍼레이터(SEP) 부근에서 끊어진 구조를 가진다.
제1 기능층(FL-1)의 위이며, 화소 정의막(380)의 오프닝(OPed)으로 노출되어 있는 애노드(Anode)의 위에는 발광층(EML)이 위치한다. 또한, 제1 기능층(FL-PD-1)의 위이며, 화소 정의막(380)의 오프닝(OPpd)으로 노출되어 있는 애노드(Anode-pd)의 위에는 수광층(PSL)이 위치한다.
제1 기능층(FL-1, FL-PD-1), 발광층(EML) 및 수광층(PSL)의 위에는 제2 기능층(FL-2, FL-PD-2)이 위치하며, 제2 기능층(FL-2, FL-PD-2)은 세퍼레이터(SEP) 부근에서 끊어진 구조를 가진다.
제1 기능층(FL-1) 및 제2 기능층(FL-2)은 발광층(EML)이 위치하지 않는 곳에서는 서로 접할 수 있으며, 제1 기능층(FL-PD-1) 및 제2 기능층(FL-PD-2)도 수광층(PSL)이 위치하지 않는 곳에서는 서로 접할 수 있다.
제2 기능층(FL-2, FL-PD-2)의 위에는 캐소드(Cathode, Cathode-pd)가 위치하며, 캐소드(Cathode, Cathode-pd)는 세퍼레이터(SEP)를 기준으로 각각 분리되어 발광 영역(EDr, EDg, EDb)의 각 캐소드(Cathode)와 수광 영역(PDa)의 캐소드(Cathode-pd)를 구성한다.
기능층(FL)과 발광층(EML), 또는 기능층(FL-PD)과 수광층(PSL)을 합하여 중간층이라고 할 수 있다. 기능층(FL, FL-PD)은 전자 주입층, 전자 전달층, 정공 전달층, 및 정공 주입층과 같은 보조층 중 적어도 하나의 층을 포함할 수 있으며, 발광층(EML) 및 수광층(PSL)의 하부에 위치하는 제1 기능층(FL-1, FL-PD-1)은 정공 주입층 및/또는 정공 전달층을 포함할 수 있으며, 발광층(EML) 및 수광층(PSL)의 상부에 위치하는 제2 기능층(FL-2, FL-PD-2)은 전자 전달층 및/또는 전자 주입층을 포함할 수 있다.
발광 소자(LED)는 애노드(Anode), 발광층(EML), 및 캐소드(Cathode)를 포함하며, 추가적으로 애노드(Anode)와 발광층(EML)의 사이에 위치하는 제1 기능층(FL-1)과 발광층(EML)과 캐소드(Cathode) 사이에 위치하는 제2 기능층(FL-2)을 더 포함할 수 있다.
한편, 도 12의 수광 소자(PD)는 애노드(Anode-pd), 수광층(PSL), 및 캐소드(Cathode-pd)를 포함하며, 추가적으로 애노드(Anode-pd)와 수광층(PSL)의 사이에 위치하는 제1 기능층(FL-PD-1)과 수광층(PSL)과 캐소드(Cathode-pd) 사이에 위치하는 제2 기능층(FL-PD-2)을 더 포함할 수 있다.
발광 영역(EDr, EDg, EDb)의 캐소드(Cathode) 및 그 아래에 위치하는 기능층(FL) 중 적어도 일 부분은 보조 연결 부재(Anode-co)와 중첩하며, 컨택홀(PCo)을 통하여 제1 캐소드 연결선(CL1)과 전기적으로 연결되어 있다. 보다 구체적으로, 도 14의 실시예에서 제1 캐소드 연결선(CL1)와 캐소드(Cathode)는 사이드 컨택(Side Contact) 방식으로 전기적으로 연결되어 있다. 즉, 제1 캐소드 연결선(CL1)의 삼중층 구조 중 알루미늄(Al)을 포함하는 중간층이 티타늄(Ti)을 포함하는 하부층과 상부층보다 더 식각되며, 캐소드(Cathode)와 제1 캐소드 연결선(CL1)의 중간층이 보조 연결 부재(Anode-co)를 사이에 두고 서로 접하여 전기적으로 연결되는 구조를 가진다. 이 때, 보조 연결 부재(Anode-co)는 제1 캐소드 연결선(CL1)의 하부층과도 연결되는 구조를 가질 수 있다. 도 14의 사이드 컨택(Side Contact) 방식은 일 실시예에 따른 전기적으로 연결되는 방식 중 하나이므로, 실시예에 따라서는 다양한 방식으로 전기적으로 연결될 수 있다.
또한, 제2 캐소드 연결선(CL2)과 수광 영역(PDa)의 캐소드(Cathode-pd)는 사이드 컨택(Side Contact) 방식으로 전기적으로 연결되어 있다. 즉, 제2 캐소드 연결선(CL2)의 삼중층 구조 중 알루미늄(Al)을 포함하는 중간층이 티타늄(Ti)을 포함하는 하부층과 상부층보다 더 식각되며, 수광 영역(PDa)의 캐소드(Cathode-pd)와 제2 캐소드 연결선(CL2)의 중간층이 추가 보조 연결 부재(Anode-co2)를 사이에 두고 서로 접하여 전기적으로 연결되는 구조를 가진다. 이 때, 추가 보조 연결 부재(Anode-co2)는 제2 캐소드 연결선(CL2)의 하부층과도 연결되는 구조를 가질 수 있다. 도 14의 사이드 컨택(Side Contact) 방식은 일 실시예에 따른 전기적으로 연결되는 방식 중 하나이므로, 실시예에 따라서는 다양한 방식으로 전기적으로 연결될 수 있다.
또한, 도 14의 실시예도 도 7 및 도 9의 실시예와 같이, 비 대칭 구조의 세퍼레이터는 포함되어 있지 않아, 모두 대칭의 단면 구조를 가지며, 양측면에 모두 역 테이퍼진 측면을 가지는 세퍼레이터(SEP)만이 형성되어 있다. 그 결과 세퍼레이터(SEP)의 양측의 캐소드(Cathode, Cathode-pd)는 서로 분리되며, 세퍼레이터(SEP)의 상부에 위치하는 세퍼레이터 상부 도전층(SUE)도 세퍼레이터(SEP)의 양측의 캐소드(Cathode, Cathode-pd)와 분리되어 있다.
한편, 실시예에 따라서는 화소 정의막(380)의 위에 스페이서가 더 형성되어 있을 수 있으며, 스페이서는 테이퍼진 측벽을 가져 캐소드가 끊어지지 않도록 하는 구조를 가질 수 있다.
도 14에서는 캐소드 위의 구조는 도시하고 있지 않지만, 실시예에 따라서는 봉지층이 위치할 수 있다. 봉지층은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함하며, 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함하는 삼중층 구조를 가질 수 있다. 봉지층은 외부로부터 유입될 수 있는 수분이나 산소 등으로부터 발광층(EML) 및 수광층(PSL)을 보호하기 위한 것일 수 있다. 실시예에 따라 봉지층은 무기층과 유기층이 순차적으로 더 적층된 구조를 포함할 수 있다.
실시예에 따라서는 봉지층 위에 터치 감지를 위하여 감지 절연층 및 복수의 감지 전극이 위치할 수도 있다.
실시예에 따라서는 봉지층 위에 외부 광의 반사를 줄이기 위하여 편광판을 포함하는 필름이 부착되거나, 색 품질을 향상시키기 위하여 컬러 필터나 색 변환층이 더 형성될 수 있다. 컬러 필터나 색 변환층의 사이에는 차광 부재가 위치할 수도 있다. 또한, 실시예에 따라서는 외부 광중 일부 파장의 빛을 흡수할 수 있는 물질(이하 반사 조정 물질이라고 함)이 형성되어 있는 층을 더 포함할 수 있다. 또한, 실시예에 따라서는 추가적인 평탄화막으로 덮여 발광 표시 장치의 전면을 평탄하게 할 수 있다.
도 13 및 도 14은 일 실시예에 따른 평면 구조 및 단면 구조이므로, 다양한 변형 구조도 가능할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
PCr, PCg, PCb: 제1 회로부 LED: 발광 소자
EDr, EDg, EDb, LED: 발광 영역 PDa: 수광 영역
PD: 수광 소자 SC: 제2 회로부
PCo, PCoc, SCo, SCov: 컨택홀 SEP, SEP-PD: 세퍼레이터
T1, T2, T3, T4, T5, T6, T7, T8: 트랜지스터
Ts1, Ts2, Ts3: 센싱 트랜지스터
Anode, Anode-pd: 애노드 Anode-co, Anode-co2: 보조 연결 부재
Cathode, Cathode-pd: 캐소드 Cs, C1, C2: 커패시터
161, 162, 163, 166: 스캔선 164: 제1 발광 신호선
161s, 162s: 센싱 스캔선 171: 데이터선
171s: 감지선 172: 제1 구동 전압선
172s: 제1 전원 전압선 173: 기준 전압선
173s: 리셋 전압선 174s: 제2 전원 전압선
176: 제2 초기화 전압선 177: 제1 초기화 전압선
179, 179-1: 제2 구동 전압선 110: 기판
111: 버퍼층 141, 142: 게이트 절연막
151: 제1 층간 절연막 181, 182: 평탄화막
380: 화소 정의막 OPed, OPpd, OPco, OPco2: 오프닝
ACT1, ACT2: 반도체층 BML1, BML2: 하부 실딩층
CE1, CE2: 커패시터용 전극 CL1, CL2: 캐소드 연결선
GE1, GE2: 게이트 전극 SE1, DE1, SE2, DE2: 연결 부재
EML: 발광층 FL, FL-PD: 기능층
PSL: 수광층 SUE, SUEP: 세퍼레이터 상부 도전층

Claims (20)

  1. 표시 영역에 위치하는 제1 회로부 및 상기 제1 회로부와 전기적으로 연결되어 있는 캐소드를 포함하는 발광 소자; 및
    상기 표시 영역에 위치하는 제2 회로부 및 상기 제2 회로부와 전기적으로 연결되어 있는 수광 소자를 포함하며,
    상기 수광 소자의 캐소드는 상기 발광 소자의 상기 캐소드와 세퍼레이터에 의하여 분리되어 있는 발광 표시 장치.
  2. 제1항에서,
    상기 세퍼레이터는 상기 수광 소자의 상기 캐소드를 둘러싸며, 양 측면의 테이퍼 형상 또는 각도가 다른 수광 소자용 세퍼레이터를 더 포함하는 발광 표시 장치.
  3. 제2항에서,
    상기 수광 소자의 상기 캐소드는 상기 수광 소자용 세퍼레이터의 상부에 위치하는 제1 세퍼레이터 상부 도전층과 연결되어 있으며,
    상기 수광 소자용 세퍼레이터의 상부에 위치하는 상기 제1 세퍼레이터 상부 도전층과 상기 세퍼레이터의 상부에 위치하는 제2 세퍼레이터 상부 도전층은 서로 연결되며,
    상기 세퍼레이터의 상부에 위치하는 상기 제2 세퍼레이터 상부 도전층 및 상기 수광 소자용 세퍼레이터의 상부에 위치하는 상기 제1 세퍼레이터 상부 도전층을 통하여, 상기 수광 소자의 상기 캐소드로부터 멀리 위치하는 상기 수광 소자의 상기 캐소드와 서로 전기적으로 연결되어 있는 발광 표시 장치.
  4. 제1항에서,
    상기 세퍼레이터는 상기 발광 소자의 상기 캐소드를 둘러싸며, 양 측면의 테이퍼 형상 또는 각도가 동일한 발광 표시 장치.
  5. 제4항에서,
    상기 수광 소자가 위치하는 수광 영역 상에 위치하는 캐소드는 상기 수광 영역으로부터 멀리 위치하는 또 다른 수광 소자의 캐소드와 상기 세퍼레이터에 의하여 분리되지 않고 일체로 형성되어 있는 발광 표시 장치.
  6. 제1항에서,
    상기 세퍼레이터는 상기 발광 소자의 상기 캐소드 및 상기 수광 소자의 상기 캐소드를 각각 둘러싸며, 양 측면모두 역 테이퍼진 측벽을 가지는 발광 표시 장치.
  7. 제6항에서,
    상기 수광 소자의 상기 캐소드와 콘택홀을 통하여 연결되며, 제2 구동 전압을 전달하는 추가 제2 구동 전압선을 더 포함하는 발광 표시 장치.
  8. 제1항에서,
    상기 발광 소자의 애노드는 제1 구동 전압을 전달 받으며,
    상기 수광 소자의 상기 캐소드는 제2 구동 전압을 전달 받는 발광 표시 장치.
  9. 제8항에서,
    상기 제2 회로부는
    상기 수광 소자의 애노드와 연결되어 있는 게이트 전극, 공통 전압이 전달되는 제1 전극, 및 제2 전극을 포함하는 제1 센싱 트랜지스터;
    게이트 전극, 상기 제1 센싱 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 감지선과 연결되어 있는 제2 전극을 포함하는 제2 센싱 트랜지스터; 및
    게이트 전극, 리셋 전압이 인가되는 제1 전극, 및 상기 수광 소자의 애노드와 연결되어 있는 제2 전극을 포함하는 제3 센싱 트랜지스터를 포함하는 발광 표시 장치.
  10. 제9항에서,
    상기 제1 회로부는
    게이트 전극, 제1 전극, 및 제2 전극을 포함하는 제1 트랜지스터;
    게이트 전극, 데이터선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터;
    게이트 전극, 상기 발광 소자의 캐소드와 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터; 및
    게이트 전극, 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 제2 구동 전압을 인가받는 제2 전극을 포함하는 제6 트랜지스터를 포함하는 발광 표시 장치.
  11. 제10항에서,
    상기 제1 회로부의 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 및 상기 제6 트랜지스터 중 적어도 하나는 상기 제2 회로부의 상기 제1 센싱 트랜지스터, 상기 제2 센싱 트랜지스터, 및 상기 제3 센싱 트랜지스터 중 적어도 하나와 동일한 적층 구조를 가지는 발광 표시 장치.
  12. 제10항에서,
    상기 제5 트랜지스터의 상기 제1 전극 및 상기 발광 소자의 상기 캐소드를 연결하는 캐소드 연결 부재를 더 포함하며,
    상시 캐소드 연결 부재는 삼중층 구조를 가지며,
    상기 캐소드 연결 부재와 상기 발광 소자의 상기 캐소드는 사이드 컨택 방식으로 연결되어 있는 발광 표시 장치.
  13. 표시 영역에 위치하는 제1 회로부 및 상기 제1 회로부와 전기적으로 연결되어 있는 발광 소자를 포함하는 표시부; 및
    상기 표시 영역에 위치하는 제2 회로부 및 상기 제2 회로부와 전기적으로 연결되어 있는 수광 소자를 포함하는 감지부를 포함하며,
    상기 발광 소자의 캐소드는 상기 제1 회로부와 전기적으로 연결되어 있으며,
    상기 수광 소자의 캐소드는 상기 제2 회로부와 전기적으로 연결되어 있는 발광 표시 장치.
  14. 제13항에서,
    상기 발광 소자의 애노드는 제1 구동 전압이 인가되며,
    상기 수광 소자의 애노드는 제1 전압이 인가되는 발광 표시 장치.
  15. 제14항에서,
    상기 제2 회로부는
    상기 수광 소자의 캐소드와 연결되어 있는 게이트 전극, 공통 전압이 전달되는 제1 전극, 및 제2 전극을 포함하는 제1 센싱 트랜지스터;
    게이트 전극, 상기 제1 센싱 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 감지선과 연결되어 있는 제2 전극을 포함하는 제2 센싱 트랜지스터; 및
    게이트 전극, 제2 구동 전압이 인가되는 제1 전극, 및 상기 수광 소자의 캐소드와 연결되어 있는 제2 전극을 포함하는 제3 센싱 트랜지스터를 포함하는 발광 표시 장치.
  16. 제15항에서,
    상기 제1 회로부는
    게이트 전극, 제1 전극, 및 제2 전극을 포함하는 제1 트랜지스터;
    게이트 전극, 데이터선과 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터;
    게이트 전극, 상기 발광 소자의 캐소드와 연결되어 있는 제1 전극, 및 상기 제1 트랜지스터의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터; 및
    게이트 전극, 상기 제1 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 제2 구동 전압을 인가받는 제2 전극을 포함하는 제6 트랜지스터를 포함하는 발광 표시 장치.
  17. 제16항에서,
    상기 제1 회로부의 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 및 상기 제6 트랜지스터 중 적어도 하나는 상기 제2 회로부의 상기 제1 센싱 트랜지스터, 상기 제2 센싱 트랜지스터, 및 상기 제3 센싱 트랜지스터 중 적어도 하나와 동일한 적층 구조를 가지는 발광 표시 장치.
  18. 제17항에서,
    상기 제5 트랜지스터의 상기 제1 전극 및 상기 발광 소자의 상기 캐소드를 연결하는 캐소드 연결 부재를 더 포함하며,
    상시 캐소드 연결 부재는 삼중층 구조를 가지며,
    상기 캐소드 연결 부재와 상기 발광 소자의 상기 캐소드는 사이드 컨택 방식으로 연결되어 있는 발광 표시 장치.
  19. 제13항에서,
    상기 발광 소자의 상기 캐소드 및 상기 수광 소자의 상기 캐소드는 각각 세퍼레이터에 의하여 분리되어 있는 발광 표시 장치.
  20. 제19항에서,
    상기 세퍼레이터는 상기 세퍼레이터는 상기 발광 소자의 상기 캐소드 및 상기 수광 소자의 상기 캐소드를 각각 둘러싸며, 양 측면모두 역 테이퍼진 측벽을 가지는 발광 표시 장치.
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