KR20230140632A - 표시 장치 - Google Patents

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KR20230140632A
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김현식
김건희
안태경
이대영
김상우
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 발광 소자에 구동 전류를 인가하는 표시 구동부를 포함하는 화소, 및 광전 변환 소자의 광전류에 따라 감지 전류를 리드 아웃 배선에 인가하는 감지 구동부를 포함하는 광 센서를 구비하고, 상기 화소는, 게이트 전극의 전압에 따라 상기 구동 전류를 제어하는 구동 트랜지스터, 발광 제어 라인의 발광 제어 신호에 따라 상기 발광 소자의 애노드 전극에 제1 초기화 배선의 제1 초기화 전압을 인가하는 제1 트랜지스터, 및 상기 발광 제어 신호에 따라 상기 발광 소자의 애노드 전극을 상기 구동 트랜지스터의 제1 전극에 연결하는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 채널은 상기 구동 트랜지스터의 채널 및 상기 제2 트랜지스터의 채널과 상이한 물질로 이루어진다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 스마트 워치 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다.
최근에는 표시 패널에 터치 인식 또는 지문 인식을 위한 센서들을 일체화하는 기술에 관한 연구와 개발이 진행되고 있다.
본 발명이 해결하고자 하는 과제는 본 실시예에서는 광전 변환 소자의 누설 전류를 감소시키거나, 광전 변환 소자에 발생하는 광 전류를 증가시킬 수 있는 표시 장치를 제공하고자 하는 것이다. 본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 소자에 구동 전류를 인가하는 표시 구동부를 포함하는 화소, 및 광전 변환 소자의 광전류에 따라 감지 전류를 리드 아웃 배선에 인가하는 감지 구동부를 포함하는 광 센서를 구비하고, 상기 화소는, 게이트 전극의 전압에 따라 상기 구동 전류를 제어하는 구동 트랜지스터, 발광 제어 라인의 발광 제어 신호에 따라 상기 발광 소자의 애노드 전극에 제1 초기화 배선의 제1 초기화 전압을 인가하는 제1 트랜지스터, 및 상기 발광 제어 신호에 따라 상기 발광 소자의 애노드 전극을 상기 구동 트랜지스터의 제1 전극에 연결하는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 채널은 상기 구동 트랜지스터의 채널 및 상기 제2 트랜지스터의 채널과 상이한 물질로 이루어진다.
상기 구동 트랜지스터의 채널 및 상기 제2 트랜지스터의 채널은 폴리 실리콘으로 이루어지고, 상기 제1 트랜지스터의 채널은 산화물 반도체로 이루어질 수 있다.
상기 구동 트랜지스터 및 상기 제2 트랜지스터는 P 타입 MOSFET으로 형성되고, 상기 제1 트랜지스터는 N 타입 MOSFET으로 형성될 수 있다.
상기 제1 트랜지스터의 채널은 상기 발광 제어 라인과 두께 방향으로 중첩할 수 있다.
상기 광 센서는, 상기 광전 변환 소자의 감지 애노드 전극의 전압에 따라 리드 아웃 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터; 및 상기 광전 변환 소자의 감지 애노드 전극을 제1 레벨 전압으로 초기화하는 리셋 트랜지스터를 포함할 수 있다.
상기 제1 트랜지스터는 상기 제1 레벨 전압보다 높은 제2 레벨 전압의 발광 제어 신호가 인가되는 경우 턴-온될 수 있다.
표시 장치는 상기 제1 레벨 전압을 전달하는 제1 레벨 전압 배선들을 더 포함하고, 상기 제1 레벨 전압 배선들 중 일부는 스캔 신호를 제공하는 스캔 구동부에 연결되고, 상기 제1 레벨 전압 배선들 중 다른 일부는 상기 리셋 트랜지스터의 제1 전극과 제2 전극 중 어느 하나에 연결될 수 있다.
상기 발광 소자는 애노드 전극, 캐소드 전극, 및 사이에 배치된 발광층을 포함하고, 상기 광전 변환 소자는 감지 애노드 전극, 감지 캐소드 전극, 및 사이에 배치된 광전 변환층을 포함하고, 상기 캐소드 전극과 상기 감지 캐소드 전극은 공통 전압을 인가하는 공통 전압 배선에 연결될 수 있다.
상기 제1 레벨 전압은 상기 공통 전압보다 작을 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 소자에 구동 전류를 인가하는 표시 구동부를 포함하는 화소, 및 광전 변환 소자의 광전류에 따라 감지 전류를 리드 아웃 배선에 인가하는 감지 구동부를 포함하는 광 센서를 구비하고, 상기 화소는 게이트 전극의 전압에 따라 상기 구동 전류를 제어하는 구동 트랜지스터와 발광 제어 라인의 발광 제어 신호에 따라 상기 발광 소자의 애노드 전극에 제1 초기화 배선의 제1 초기화 전압을 인가하는 제1 트랜지스터를 포함하고, 상기 광 센서는 상기 광전 변환 소자의 감지 애노드 전극의 전압에 따라 리드 아웃 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터와 상기 광전 변환 소자의 감지 애노드 전극을 제1 레벨 전압으로 초기화하는 리셋 트랜지스터를 포함하며, 상기 제1 트랜지스터는 상기 제1 레벨 전압보다 높은 제2 레벨 전압의 발광 제어 신호가 인가되는 경우 턴-온될 수 있다.
상기 발광 소자는 상기 발광 제어 신호가 상기 제1 레벨 전압에서 상기 제2 레벨 전압으로 상승하는 펄스를 갖는 경우 초기화되고, 상기 제2 레벨 전압에서 상기 제1 레벨 전압으로 하강하는 펄스를 갖는 경우 발광할 수 있다.
상기 광전 변환 소자의 감지 캐소드 전극에 공통 전압을 인가하는 공통 전압 배선을 포함하고, 상기 제1 레벨 전압은 상기 공통 전압보다 작을 수 있다.
상기 발광 소자의 캐소드 전극은 상기 광전 변환 소자의 감지 캐소드 전극과 전기적으로 연결될 수 있다.
상기 발광 제어 라인의 발광 제어 신호에 따라 상기 발광 소자의 애노드 전극을 상기 구동 트랜지스터의 제1 전극에 연결하는 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터는 상기 제1 레벨 전압의 발광 제어 신호가 인가되는 경우 턴-온될 수 있다.
상기 리셋 트랜지스터가 턴-온되는 기간동안 상기 광전 변환 소자는 역방향 바이어스(reverse-bias) 상태일 수 있다.
상기 리셋 트랜지스터가 턴-온되는 기간동안 상기 광전 변환 소자의 동작점(operating point)은 기준 전압 이하일 수 있다.
표시 장치는 상기 광전 변환 소자의 상기 감지 애노드 전극과 상기 제1 감지 트랜지스터 사이에 배치되는 제1 노드를 더 포함하고, 상기 광전 변환 소자가 광에 노출되는 동안 상기 제1 노드의 전압의 크기가 증가할 수 있다.
상기 광전 변환 소자는 광에 노출되는 동안 감지 캐소드 전극에서 감지 애노드 전극으로 흐르는 광전류를 생성할 수 있다.
상기 화소는 스캔 라인의 스캔 신호에 따라 턴-온되는 제2 트랜지스터를 더 포함하고, 상기 광 센서는 상기 스캔 라인의 스캔 신호에 따라 상기 제1 감지 트랜지스터와 상기 리드 아웃 배선을 연결하는 제2 감지 트랜지스터를 더 포함할 수 있다.
상기 제1 트랜지스터의 채널은 상기 구동 트랜지스터의 채널 및 상기 제1 감지 트랜지스터의 채널과 상이한 물질로 이루어질 수 있다.
실시예들에 따른 표시 장치에 의하면, 광전 변환 소자에 인가되는 전압을 변경하여 광전 변환 소자의 누설 전류를 감소시키거나, 외부 광 노출시 발생하는 광 전류의 양을 증가시킬 수 있다. 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 블록도이다.
도 3은 일 실시예에 따른 표시 패널의 화소와 광 센서의 평면 배치도이다.
도 4는 일 실시예에 따른 표시 장치의 화소 및 광 센서의 회로도이다.
도 5는 도 4의 회로도에 대응한 단면도의 일 예이다.
도 6은 도 4의 화소 및 광 센서의 신호 파형을 나타낸 타이밍도이다.
도 7은 다른 실시예에 따른 표시 장치의 화소 및 광 센서의 회로도이다.
도 8은 리셋 기간 동안 광 센서의 구동 방법을 설명하기 위한 회로도이다.
도 9는 리셋 기간 동안 광전 변환 소자의 전류-전압 곡선을 나타낸 그래프이다.
도 10은 도 9의 E를 확대한 그래프이다.
도 11은 광 노출 기간 동안 광 센서의 구동 방법을 설명하기 위한 회로도이다.
도 12는 광 노출 기간 동안 광전 변환 소자의 전류-전압 곡선을 나타낸 그래프이다.
도 13은 지문 판독 기간 동안 광 센서의 구동 방법을 설명하기 위한 회로도이다.
도 14는 일 실시예에 따른 리드 아웃 회로의 회로도이다.
도 15는 다른 실시예에 따른 화소 및 광 센서의 회로도이다.
도 16은 또 다른 실시예에 따른 화소 및 광 센서의 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 1에는 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)이 표기되어 있다. 제1 방향(X)은 평면 상에서 바라볼 때 표시 장치(1)의 일 변과 나란한 방향으로, 예를 들어 표시 장치(1)의 가로 방향일 수 있다. 제2 방향(Y)은 평면 상에서 바라볼 때 표시 장치(1)의 일 변과 접하는 타 변과 나란한 방향으로, 표시 장치(1)의 세로 방향일 수 있다. 이하에서 설명의 편의를 위해 제1 방향(X)의 일측은 평면도상 우측 방향을, 제1 방향(X)의 타측은 평면도상 좌측 방향을 지칭하고, 제2 방향(Y)의 일측은 평면도상 상측 방향을, 제2 방향(Y)의 타측은 편면도상 하측 방향을 각각 지칭하는 것으로 한다. 제3 방향(Z)은 표시 장치(1)의 두께 방향일수 있다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 의미하는 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
다른 정의가 없는 한, 본 명세서에서 제3 방향(Z)을 기준으로 표현된 “상부”, “상면” 은 표시 패널(10)을 기준으로 표시면 측을 의미하고, “하부”, “하면”, “배면” 은 표시 패널(10)을 기준으로 표시면의 반대측을 의미하는 것으로 한다.
도 1을 참조하면, 표시 장치(1)는 표시 화면을 제공하는 다양한 전자장치가 그에 포함될 수 있다. 표시 장치(1)의 예는, 이에 제한되는 것은 아니지만, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PDA(Personal Digital Assistant), PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC), 텔레비전, 게임기, 손목 시계형 전자 기기, 헤드 마운트 디스플레이, 퍼스널 컴퓨터의 모니터, 노트북 컴퓨터, 자동차 계기판, 디지털 카메라, 캠코더, 외부 광고판, 전광판, 각종 의료 장치, 각종 검사 장치, 냉장고나 세탁기 등과 같은 표시 영역을 포함하는 다양한 가전 제품, 사물 인터넷 장치 등을 포함할 수 있다. 후술하는 표시 장치(1)의 대표적인 예로 스마트 폰, 태블릿 PC나 노트북 등을 들 수 있지만 이에 제한되지 않는다.
표시 장치(1)는 표시 패널(10), 패널 구동 회로(20), 회로 보드(30), 및 리드 아웃 회로(40)를 포함할 수 있다.
표시 장치(1)는 활성 영역(AAR)과 비활성 영역(NAR)을 갖는 표시 패널(10)을 포함한다. 활성 영역(AAR)은 화면이 표시되는 표시 영역(DA)을 포함한다. 활성 영역(AAR)은 표시 영역(DA)과 완전히 중첩될 수 있다. 표시 영역(DA)에는 영상을 표시하는 복수의 화소(PX)가 배치될 수 있다. 각 화소(PX)는 발광 소자(도 4의 'EL')를 포함할 수 있다.
활성 영역(AAR)은 지문 감지 영역을 더 포함한다. 지문 감지 영역은 광에 반응하는 영역으로, 입사광의 광량이나 파장 등을 감지하도록 구성된 영역이다. 지문 감지 영역은 표시 영역과 중첩할 수 있다. 지문 감지 영역은 평면도 상 표시 영역과 완전히 동일한 영역으로 정의될 수도 있다. 이 경우, 표시 장치(1)는 표시 영역의 전면이 지문 감지를 위한 영역일 수 있다. 다른 예를 들어, 지문 감지 영역은 지문 인식을 위해 필요한 한정된 영역에만 배치될 수 있다. 이 경우, 지문 감지 영역은 표시 영역의 일부와는 중첩하지만, 표시 영역의 다른 일부와는 비중첩할 수 있다.
활성 영역(AAR)의 지문 감지 영역은 광에 반응하는 복수의 광 센서(PS)들을 더 포함한다. 각 광 센서(PS)는 입사되는 광을 감지하여 이를 전기적인 신호로 변환하는 광전 변환 소자(도 4의 'PD')를 포함할 수 있다.
비활성 영역(NAR)은 활성 영역(AAR)의 주변에 배치된다. 비활성 영역(NAR)은 베젤 영역일 수 있다. 비활성 영역(NAR)은 활성 영역(AAR)의 모든 변(도면에서 4 변)을 둘러쌀 수 있으나, 이에 제한되지 않는다.
비활성 영역(NAR)은 활성 영역(AAR)의 주변에 배치될 수 있다. 비활성 영역(NAR)에는 패널 구동 회로(20)가 배치될 수 있다. 패널 구동 회로(20)는 복수의 화소(PX) 및/또는 복수의 광 센서(PS)를 구동할 수 있다. 패널 구동 회로(20)는 표시 패널(10)을 구동하는 신호들과 전압들을 출력할 수 있다. 패널 구동 회로(20)는 집적 회로(Integrated Circuit, IC)로 형성되어 표시 패널(10) 상에 실장될 수 있다. 비활성 영역(NAR)에는 패널 구동 회로(20)와 활성 영역(AAR)간 신호를 전달하는 신호 배선들이 더 배치될 수 있다. 다른 예를 들어, 패널 구동 회로(20)는 회로 보드(30) 상에 실장될 수 있다.
또한, 비활성 영역(NAR)에는 활성 영역(AAR)에 신호를 인가하기 위한 신호 배선이나 리드 아웃 회로(40)가 배치될 수 있다. 리드 아웃 회로(40)는 신호 배선을 통해 각 광 센서(PS)와 연결되며, 각 광 센서(PS)에 흐르는 전류를 전달받아 사용자의 지문 입력을 감지할 수 있다. 리드 아웃 회로(40)는 집적회로(integrated circuit, IC)로 형성되어 COF(chip on film) 방식으로 표시 회로 보드 상에 부착될 수 있으나, 이에 제한되는 것은 아니고, COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(10)의 비활성 영역(NAR) 상에 부착될 수도 있다.
회로 보드(30)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 표시 패널(10)의 일 단에 부착될 수 있다. 회로 보드(30)의 리드 라인들은 표시 패널(10)의 패드부에 전기적으로 연결될 수 있다. 회로 보드(30)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board) 또는 칩 온 필름 (Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.
도 2는 일 실시예에 따른 표시 장치의 블록도이다.
도 2를 참조하면, 표시 패널(10)의 활성 영역(AAR)에 배치된 복수의 화소(PX)와 복수의 광 센서(PS)는 패널 구동 회로(20)에 의해 구동될 수 있다.
패널 구동 회로(20)는 표시 패널(10)의 화소(PX)를 구동하는 데이터 구동부(22), 화소(PX) 및 광 센서(PS)를 구동하는 스캔 구동부(23), 데이터 구동부(22)와 스캔 구동부(23)의 구동 타이밍을 제어하는 타이밍 제어부(21)를 포함한다. 또한, 전원 공급부(24), 및 발광 제어 구동부(25)를 더 포함할 수 있다.
타이밍 제어부(21)는 표시 장치(1)의 외부로부터 공급된 영상 신호를 수신한다. 타이밍 제어부(21)는 영상 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(22)에 출력할 수 있다. 또한, 타이밍 제어부(21)는 스캔 구동부(23)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS), 및 발광 제어 구동부(25)의 동작 타이밍을 제어하기 위한 발광 제어 구동 신호(ECS)를 생성할 수 있다. 예를 들어, 타이밍 제어부(21)는 스캔 제어 신호(SCS), 및 발광 제어 구동 신호(ECS)를 생성하고, 스캔 제어 라인을 통해 스캔 제어 신호(SCS)를 스캔 구동부(23)로 출력하고, 발광 제어 구동 라인을 통해 발광 제어 구동 신호(ECS)를 발광 제어 구동부(25)로 출력할 수 있다.
데이터 구동부(22)는 영상 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 데이터 라인(DL)들에 출력할 수 있다. 스캔 구동부(23)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 각각 생성하고, 스캔 신호들을 스캔 라인(SL1~SLn)들에 순차적으로 출력할 수 있다. 스캔 구동부(23)의 스캔 신호들은 제1 레벨 전압 라인에서 공급된 제1 레벨 전압(VGL) 또는 제2 레벨 전압 라인에서 공급된 제2 레벨 전압(VGH)의 펄스를 가질 수 있다. 예를 들어, 스캔 신호들은 제1 레벨 전압(VGL)에서 제2 레벨 전압(VGH)으로 상승하는 펄스를 가지거나, 제2 레벨 전압(VGH)에서 제1 레벨 전압(VGL)으로 하강하는 펄스를 가질 수 있다.
전원 공급부(24)는 구동 전압(도 4의 'ELVDD')을 생성하여 전원 전압 라인(VL)에 공급하고, 공통 전압(도 4의 'ELVSS')을 생성하여 전원 전압 라인(VL)에 공급할 수 있다. 전원 전압 라인(VL)은 구동 전압 라인과 공통 전압 라인을 포함할 수 있다. 구동 전압(ELVDD)은 발광 소자 및 광전 변환 소자의 구동을 위한 고전위 전압일 수 있고, 공통 전압은 발광 소자 및 광전 변환 소자의 구동을 위한 저전위 전압일 수 있다. 즉, 구동 전압은 공통 전압보다 높은 전위를 가질 수 있다.
발광 제어 구동부(25)는 발광 제어 구동 신호(ECS)에 따라 발광 제어 신호들을 생성하고, 발광 제어 신호들을 발광 제어 라인(EML)들에 순차적으로 출력할 수 있다. 발광 제어 구동부(25)의 발광 제어 신호들은 제1 레벨 전압 라인에서 공급된 제1 레벨 전압(VGL) 또는 제2 레벨 전압 라인에서 공급된 제2 레벨 전압(VGH)의 펄스를 가질 수 있다. 예를 들어, 발광 제어 신호들은 제1 레벨 전압(VGL)에서 제2 레벨 전압(VGH)으로 상승하는 펄스를 가지거나, 제2 레벨 전압(VGH)에서 제1 레벨 전압(VGL)으로 하강하는 펄스를 가질 수 있다. 한편, 발광 제어 구동부(25)는 스캔 구동부(23)와 별도로 존재하는 것으로 도시하였으나, 이에 한정되지 않고 스캔 구동부(23)에 포함된 개념일 수 있다.
리드 아웃 회로(40)는 리드 아웃 배선(ROL)을 통해 각 광 센서(PS)와 연결되며, 각 광 센서(PS)에 흐르는 전류를 전달받아 사용자의 지문 입력을 감지할 수 있다. 리드 아웃 회로(40)는 집적회로(integrated circuit, IC)로 형성되어 COF(chip on film) 방식으로 표시 회로 보드 상에 부착될 수 있으나, 이에 제한되는 것은 아니고, COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(10)의 비활성 영역(NAR) 상에 부착될 수도 있다.
리드 아웃 회로(40)는 각 광 센서(PS)에서 감지된 전류의 크기에 따라 지문 감지 데이터를 생성하여 프로세서로 전송하고, 프로세서는 지문 감지 데이터를 분석함으로써, 기 설정된 지문과 비교를 통해 사용자의 지문과 일치하는지 여부를 판단할 수 있다. 기 설정된 지문과 리드 아웃 회로(40)로부터 전송받은 지문 감지 데이터가 동일한 경우, 설정된 기능들을 수행할 수 있다.
표시 패널(10)은 복수의 화소(PX)들, 복수의 광 센서(PS)들, 복수의 화소(PX)들과 복수의 광 센서(PS)들에 연결되는 복수의 스캔 라인(SL1~SLn)들, 복수의 화소(PX)들에 연결되는 복수의 데이터 라인(DL)들과 복수의 발광 제어 라인(EML)들, 복수의 광 센서(PS)들에 연결되는 복수의 리드 아웃 배선(ROL)들을 더 포함한다.
복수의 화소(PX)들 각각은 스캔 라인(SL1~SLn)들 중 적어도 어느 하나, 데이터 라인(DL)들 중 어느 하나, 발광 제어 라인(EML)들 중 적어도 하나, 및 전원 전압 라인(VL)에 접속될 수 있다.
복수의 광 센서(PS)들 각각은 스캔 라인(SL1~SLn)들 중 어느 하나, 리드 아웃 배선(ROL)들 중 어느 하나 및 전원 전압 라인(VL)에 접속될 수 있다.
복수의 스캔 라인(SL1~SLn)들은 스캔 구동부(23)와 복수의 화소(PX)들 및 복수의 광 센서(PS)들 각각을 연결할 수 있다. 복수의 스캔 라인(SL1~SLn)들은 스캔 구동부(23)로부터 출력된 스캔 신호들을 복수의 화소(PX)들 각각 및 복수의 광 센서(PS)들 각각에 제공할 수 있다.
복수의 데이터 라인(DL)들은 데이터 구동부(22)와 복수의 화소(PX)들 각각을 연결할 수 있다. 복수의 데이터 라인(DL)들은 데이터 구동부(22)로부터 출력된 영상 데이터를 복수의 화소(PX)들 각각에 제공할 수 있다.
복수의 발광 제어 라인(EML)들은 발광 제어 구동부(25)와 복수의 화소(PX)들 각각을 연결할 수 있다. 복수의 발광 제어 라인(EML)들은 발광 제어 구동부(25)로부터 출력된 발광 제어 신호를 복수의 화소(PX)들 각각에 제공할 수 있다.
복수의 리드 아웃 배선(ROL)들은 복수의 광 센서(PS)들 각각과 리드 아웃 회로(40)를 연결할 수 있다. 복수의 리드 아웃 배선(ROL)들은 복수의 광 센서(PS)들 각각에서 출력된 광 전류에 따라 생성된 감지 전류를 리드 아웃 회로(40)에 제공할 수 있다. 이에 따라, 리드 아웃 회로(40)는 사용자의 지문을 감지할 수 있다.
복수의 전원 전압 라인(VL)들은 전원 공급부(24)와 복수의 화소(PX)들 및 복수의 광 센서(PS)들 각각을 연결할 수 있다. 복수의 전원 전압 라인(VL)들은 전원 공급부(24)로부터 구동 전압 또는 공통 전압을 복수의 화소(PX) 및 광 센서(PS)에 제공할 수 있다.
도 3은 일 실시예에 따른 표시 패널의 화소와 광 센서의 평면 배치도이다.
도 3을 참조하면, 복수의 화소(PX)들은 화소(PX)는 제1 색 화소(R), 제2 색 화소(G), 및 제3 색 화소(B)를 포함할 수 있다. 예를 들어, 제1 색은 적색, 제2 색은 녹색, 및 제3 색은 청색일 수 있다. 복수의 화소(PX)들은 각각 광을 발광하는 복수의 발광 영역을 포함할 수 있다. 복수의 광 센서(PS)들은 입사되는 광을 감지하는 복수의 광 감지 영역을 포함할 수 있다.
제1 색 화소(R), 제2 색 화소(G), 및 제3 색 화소(B)와 복수의 광 센서(PS)는 제1 방향(X) 및 제2 방향(Y)으로 교대 배열될 수 있다.
일 실시예에서, 제1 방향(X)을 따라 제1 행을 이루며 제1 색 화소(R)와 제3 색 화소(B)가 교대 배열되고, 그에 인접하는 제2 행은 제1 방향(X)을 따라 제2 색 화소(G)가 반복 배열될 수 있다. 제1 행에 속하는 화소(PX)는 제2 행에 속하는 화소(PX)에 대해 제1 방향(X)으로 엇갈려 배치될 수 있다. 제2 행에 속하는 제2 색 화소(G)의 개수는 제1 행에 속하는 제1 색 화소(R) 또는 제3 색 화소(B)의 개수의 2배일 수 있다. 상기 제1 행과 제2 행의 배열은 제n 행까지 반복될 수 있다.
광 센서(PS) 각각은 제1 행을 이루는 제1 색 화소(R)와 제3 색 화소(B) 사이에 이격 배치될 수 있다. 제1 방향(X)을 따라 제1 색 화소(R), 광 센서(PS), 및 제3 색 화소(B)가 교대 배열될 수 있다. 광 센서(PS) 각각은 제2 행을 이루는 제2 색 화소(G) 사이에 이격 배치되며, 제2 색 화소(G)와 교대 배열될 수 있다. 제1 행에 속하는 광 센서(PS)의 개수는 제2 행에 속하는 광 센서(PS)의 개수와 동일할 수 있다. 상기 제1 행과 제2 행의 배열은 제n 행까지 반복될 수 있다.
다른 예를 들어, 광 센서(PS)는 제2 행을 이루는 제2 색 화소(G)와 교대 배열되며, 제1 행을 이루는 제1 색 화소(R)와 제3 색 화소(B) 사이에 배치되지 않을 수 있다. 이 경우, 제2 행에 속하는 광 센서(PS)의 개수는 제1 행에 속하는 제1 색 화소(R) 또는 제3 색 화소(B)의 개수의 2배일 수 있다.
각 화소(PX)들의 발광 영역의 크기는 상이할 수 있다. 제2 색 화소(G)의 발광 영역의 크기는 제1 색 화소(R) 또는 제3 색 화소(B)의 발광 영역의 크기보다 작을 수 있다. 각 화소(PX)들의 형상은 마름모인 것으로 도시하였으나, 이에 한정되지 않고 각 화소(PX)들의 형상은 직사각형, 팔각형, 원형 기타 다각형일 수 있다.
하나의 화소 유닛(PXU)은 하나의 제1 색 화소(R), 두개의 제2 색 화소(G), 및 하나의 제3 색 화소(B)를 포함할 수 있다. 화소 유닛(PXU)는 계조를 표현할 수 있는 한 그룹의 색 화소들을 가리킨다.
도 4는 일 실시예에 따른 표시 장치의 화소 및 광 센서의 회로도이다.
복수의 화소(PX) 각각은 발광 소자(EL)와 발광 소자(EL)의 발광량을 제어하는 표시 구동부를 포함할 수 있다. 표시 구동부는 발광 소자(EL)에 구동 전류를 인가하기 위해 하나 이상의 박막 트랜지스터 및 다양한 신호 라인을 포함할 수 있다.
화소(PX) 각각은 구동 트랜지스터(DT), 발광 소자(Light Emitting Element, EL), 스위치 소자들, 및 제1 커패시터(Cst)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터(T1_n, T2, T3, T4, T5, T6)를 포함할 수 있다.
화소(PX) 각각은 스캔 초기화 라인(GIL), 스캔 제어 라인(GCL), 제1 스캔 기입 라인(GWL1), 발광 제어 라인(EML), 및 데이터 라인(DL)에 접속될 수 있다. 또한, 화소(PX) 각각은 구동 전압(ELVDD)이 인가되는 구동 전압 배선, 공통 전압(ELVSS)이 인가되는 공통 전압 배선, 제1 초기화 전압(VINT)이 인가되는 제1 초기화 전압 라인(VIL1), 및 제2 초기화 전압(VAINT)이 인가되는 제2 초기화 전압 라인(VIL2)에 접속될 수 있다.
구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 소스-드레인간 전류(Isd, 이하 "구동 전류"라 칭함)를 제어한다. 구동 트랜지스터(DT)의 채널을 통해 흐르는 구동 전류(Isd)는 수학식 1과 같이 구동 트랜지스터(DT)의 게이트-소스 간의 전압(Vsg)과 문턱전압(threshold voltage) 간의 차이의 제곱에 비례한다
수학식 1에서, k'는 구동 트랜지스터(DT)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vsg는 구동 트랜지스터(DT)의 소스-게이트간 전압, Vth는 구동 트랜지스터(DT)의 문턱전압을 의미한다.
구동 트랜지스터(DT)는 발광 소자(EL)에 공급되는 구동 전류를 제어할 수 있다. 구동 트랜지스터(DT)의 게이트 전극은 제3 트랜지스터(T3)의 제1 전극과 제1 커패시터(Cst)의 일 전극에 접속되고, 제1 전극은 제6 트랜지스터(T6)의 제2 전극과 제2 트랜지스터(T2)의 제2 전극에 접속되며, 제2 전극은 제3 트랜지스터(T3)의 제2 전극과 제2 트랜지스터(T2)의 제1 전극에 접속될 수 있다. 구동 트랜지스터(DT)는 p형 트랜지스터 특성을 가질 수 있고, 다결정 반도체를 포함할 수 있다.
발광 소자(EL)는 구동 전류(Isd)에 따라 발광한다. 발광 소자(EL)의 발광량은 구동 전류(Isd)에 비례할 수 있다.
발광 소자(EL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함하는 유기발광 다이오드일 수 있다. 또는, 발광 소자(EL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(EL)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(EL)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다. 도 5에서 발광 소자(EL)의 애노드 전극은 화소 전극(170)에 대응되며, 캐소드 전극은 공통 전극(190)에 대응된다.
발광 소자(EL)의 애노드 전극은 제2 트랜지스터(T2)의 제2 전극과 제1 트랜지스터(T1_n)의 제2 전극에 접속되며, 캐소드 전극은 공통 전압 배선에 접속될 수 있다.
제1 트랜지스터(T1_n)는 발광 제어 라인(EML)의 발광 제어 신호에 의해 턴-온되어 제2 초기화 전압 라인(VIL2)과 발광 소자(EL)의 애노드 전극을 접속시킬 수 있다. 이 경우, 발광 소자(EL)의 애노드 전극은 제2 초기화 전압(VAINT)으로 방전될 수 있다. 제1 트랜지스터(T1_n)의 게이트 전극은 발광 제어 라인(EML)에 접속되고, 제1 전극은 제2 초기화 전압 라인(VIL2)에 접속되며, 제2 전극은 발광 소자(EL)의 애노드 전극 및 제4 노드(N4)에 접속될 수 있다. 한편, 이에 제한되지 않고 제1 트랜지스터(T1_n)는 발광 제어 라인(EML) 이외에 별도의 스캔 라인에 의해 턴-온될 수도 있다. 예를 들어, 제1 트랜지스터(T1_n)의 게이트 전극은 스캔 초기화 라인(GIL), 스캔 제어 라인(GCL), 및 제1 스캔 기입 라인(GWL1) 중 어느 하나에 접속될 수 있다.
제2 트랜지스터(T2)는 발광 제어 라인(EML)의 발광 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제2 전극과 발광 소자(EL)의 애노드 전극을 접속시킬 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 발광 제어 라인(EML)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되며, 제2 전극은 발광 소자(EL)의 애노드 전극에 접속될 수 있다.
제5 트랜지스터(T5)는 발광 제어 라인(EML)의 발광 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 제1 전극과 구동 전압 배선을 접속시킬 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(EML)에 접속되고, 제1 전극은 구동 전압(ELVDD)을 인가하는 구동 전압 배선에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 제1 전극에 접속될 수 있다.
제2 트랜지스터(T2)와 제5 트랜지스터(T5)가 모두 턴-온 되는 경우, 구동 전류(Isd)는 발광 소자(EL)에 공급될 수 있다.
제1 트랜지스터(T1_n)는 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)와 동일한 발광 제어 신호(EM)를 인가받지만, 제1 트랜지스터(T1_n)는 NMOS 트랜지스터인 반면, 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 PMOS 트랜지스터이므로 서로 다른 타이밍에 턴-온될 수 있다. 즉, 제2 트랜지스터(T2)와 제5 트랜지스터(T5)가 턴-온되는 발광 시점에서는 제1 트랜지스터(T1_n)에 의한 초기화 동작이 이루어지지 않고, 제2 트랜지스터(T2)와 제5 트랜지스터(T5)가 턴-오프되는 비발광 시점에 제1 트랜지스터(T1_n)에 의한 초기화가 이루어질 수 있다.
제3 트랜지스터(T3)는 스캔 제어 라인(GCL)의 스캔 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 제2 전극을 접속시킬 수 있다. 즉, 제3 트랜지스터(T3)가 턴-온되는 경우, 구동 트랜지스터(DT)의 게이트 전극과 제2 전극이 접속되므로, 구동 트랜지스터(DT)는 다이오드(diode)로 구동할 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 제어 라인(GCL)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속될 수 있다.
제4 트랜지스터(T4)는 스캔 초기화 라인(GIL)의 스캔 초기화 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 제1 초기화 전압 라인(VIL1)을 접속시킬 수 있다. 이 경우, 구동 트랜지스터(DT)의 게이트 전극은 제1 초기화 전압 라인(VIL1)의 제1 초기화 전압(VINT)으로 방전될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 스캔 초기화 라인(GIL)에 접속되고, 제1 전극은 제1 초기화 전압 라인(VIL1)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속될 수 있다.
제6 트랜지스터(T6)는 제1 스캔 기입 라인(GWL1)의 제1 스캔 기입 신호에 의해 턴-온되어, 구동 트랜지스터(DT)의 제1 전극과 데이터 라인(DL)을 접속시킬 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 제1 스캔 기입 라인(GWL1)에 접속되고, 제1 전극은 데이터 라인(DL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 제1 전극에 접속될 수 있다.
제1 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 구동 전압 배선 사이에 형성될 수 있다. 제1 커패시터(Cst)의 일 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되고, 타 전극은 구동 전압 배선에 접속될 수 있다. 이로 인해, 제1 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극의 전압과 구동 전압(ELVDD) 사이의 전위차를 유지할 수 있다.
도 4에서 구동 트랜지스터(DT), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6)는 다결정 반도체, 예를 들어 다결정 실리콘(Poly silicon), 비결정 실리콘(Amorphous silicon)으로 형성된 채널을 갖는 P 타입 MOSFET이고, 제1 트랜지스터(T1_n), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)는 산화물 반도체로 형성된 채널을 갖는 N 타입 MOSFET인 것을 예시하였으나 이에 한정되지 않는다. 예를 들어, 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6)는 중 어느 하나 이상이 산화물 반도체를 포함할 수도 있다.
구동 트랜지스터(DT), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 각각은 P 타입 MOSFET에 해당하므로, 게이트 전극에 인가되는 게이트 로우 전압을 기초로 제1 전극으로 유입되는 전류를 제2 전극으로 출력할 수 있다. 제1 트랜지스터(T1_n), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4) 각각은 N 타입 MOSFET에 해당하므로, 게이트 전극에 인가되는 게이트 하이 전압을 기초로 제1 전극으로 유입되는 전류를 제2 전극으로 출력할 수 있다.
도 4에서 구동 트랜지스터(DT), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6)의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나 이에 한정되지 않는다. 제1 트랜지스터(T1_n), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있으나 이에 한정되지 않는다.
광 센서(PS) 각각은 복수의 감지 트랜지스터들, 광전 변환 소자(PD), 및 감지 커패시터(Cph)를 포함할 수 있다. 복수의 감지 트랜지스터들은 제1 내지 제3 감지 트랜지스터(LT1, LT2, LT3)을 포함할 수 있다.
광 센서(PS) 각각은 제2 스캔 기입 라인(GWL2), 리셋 라인(RSTL), 및 리드 아웃 배선(ROL)에 접속될 수 있다. 또한, 광 센서(PS) 각각은 공통 전압(ELVSS)이 인가되는 공통 전압 배선, 제1 레벨 전압(VGL)이 인가되는 제1 레벨 전압 배선(VGLL), 및 제1 초기화 전압(VINT)이 인가되는 제1 초기화 전압 라인(VIL1)에 접속될 수 있다.
본 명세서에서 광 센서(PS)를 구동하는 신호 배선들 및 전압 배선들이 화소(PX)를 구동하는 신호 배선들 및 전압 배선들과 공용할 수 있다. 즉, 광 센서(PS)의 구동을 위한 신호 배선들 또는 전압 배선들이 표시 패널(10)에 추가 배치되는 것을 최소화함으로써, 표시 패널(10)의 제조 비용을 줄이고, 표시 패널(10)의 베젤 영역을 최소화할 수 있다.
예를 들어, 화소(PX)와 광 센서(PS)는 동일한 스캔 신호에 의해 구동될 수 있다. 즉, 화소(PX)의 제6 트랜지스터(T6)의 게이트 전극에 연결되는 제1 스캔 기입 라인(GWL1)이 제n 스캔 라인일 경우, 광 센서(PS)의 제2 감지 트랜지스터(LT2)의 제2 스캔 기입 라인(GWL2)은 제n+1 스캔 라인일 수 있다 (n은 양의 정수). 또한, 발광 소자(EL)의 캐소드 전극과 광전 변환 소자(PD)의 감지 캐소드 전극은 공통 전압(ELVSS)을 인가하는 공통 전압 배선과 전기적으로 연결되며, 단면도 상 발광 소자(EL)의 캐소드 전극과 광전 변환 소자(PD)의 감지 캐소드 전극은 공통 전극(도 5의 '190')을 공용하여 일체로 형성될 수 있다.
또 다른 예를 들어, 제1 레벨 전압(VGL)은 스캔 신호 및 발광 제어 신호를 생성하기 위해 스캔 구동부와 발광 제어 구동부에 공급됨과 동시에, 광전 변환 소자(PD)의 감지 애노드 전극을 리셋시키는 리셋 전압으로 사용될 수 있다. 즉, 제1 레벨 전압(VGL)이 공급되는 제1 레벨 전압 배선(VGLL)들 중 일부는 비활성 영역에 배치되어 스캔 구동부 및 발광 제어 구동부에 연결될 수 있고, 다른 일부는 활성 영역에 배치되어 광 센서(PS)의 제3 감지 트랜지스터(LT3)의 제1 전극에 연결될 수 있다. 다만 본 명세서는 상술한 예시에 한정되지 않으며 이에 대한 다른 예는 도 15에서 설명한다.
광전 변환 소자(PD)들 각각은 감지 애노드 전극, 감지 캐소드 전극, 및 감지 애노드 전극과 감지 캐소드 전극 사이에 배치된 광전 변환층을 포함하는 수광 다이오드일 수 있다. 광전 변환 소자(PD)들 각각은 외부에서 입사된 광을 전기적 신호로 전환할 수 있다. 광전 변환 소자(PD)는 pn 형 또는 pin 형의 무기 물질로 형성되는 무기 수광 다이오드, 또는 포토 트랜지스터일 수 있다. 또는, 도우너 이온(donor ion)을 생성하는 전자 공여 물질 및 액셉트 이온(acceptor ion)을 생성하는 전자 수용 물질을 포함하는 유기 수광 다이오드일 수도 있다. 도 5에서 광전 변환 소자(PD)의 감지 애노드 전극은 제1 전극(180)에 대응되며, 감지 캐소드 전극은 제2 공통 전극(190)에 대응된다.
광전 변환 소자(PD)의 감지 애노드 전극은 제1 노드(N1) 및 감지 커패시터(Cph)의 일 전극에 접속되고, 감지 캐소드 전극은 제2 노드(N2) 및 감지 커패시터(Cph)의 타 전극에 접속될 수 있다.
광전 변환 소자(PD)가 외부 광에 노출된 경우 광전하들을 생성할 수 있고, 생성된 광전하들은 광전 변환 소자(PD)의 감지 애노드 전극에 축적될 수 있다. 이 경우, 감지 애노드 전극과 전기적으로 연결된 제1 노드(N1)의 전압은 증가할 수 있다. 제1 및 제2 감지 트랜지스터(LT1, LT2)의 턴-온에 따라 광전 변환 소자(PD)와 리드 아웃 배선(ROL)이 접속되는 경우, 전하가 축적된 제1 노드(N1)의 전압에 비례하여 리드 아웃 배선(ROL)과 제2 감지 트랜지스터(LT2) 사이의 제3 노드(N3)에 감지 전압이 축적될 수 있다.
제1 감지 트랜지스터(LT1)는 게이트 전극에 인가되는 제1 노드(N1)의 전압에 의해 턴-온되어 제1 초기화 전압 라인(VIL1)과 제2 감지 트랜지스터(LT2)의 제2 전극을 접속시킬 수 있다. 이 경우, 제1 감지 트랜지스터(LT1)의 제2 전극은 제1 초기화 전압(VINT)으로 방전될 수 있다.
제1 감지 트랜지스터(LT1)의 게이트 전극은 제1 노드(N1)에 접속되고, 제1 전극은 제1 초기화 전압 라인(VIL1)에 접속되고, 제2 전극은 제2 감지 트랜지스터(LT2)의 제1 전극에 접속될 수 있다. 제1 감지 트랜지스터(LT1)는 게이트 전극으로 입력되는 제1 노드(N1)의 전하량에 비례하여 소스-드레인 전류를 발생시키는 소스 팔로워 증폭기(source follower amplifier)일 수 있다. 한편, 제1 감지 트랜지스터(LT1)의 제1 전극은 제1 초기화 전압 라인(VIL1)에 접속된 것으로 예시하였지만 이에 한정되지 않고 구동 전압(ELVDD)을 인가하는 구동 전압 배선 또는 제2 초기화 전압 라인(VIL2)에 접속될 수도 있다.
제2 감지 트랜지스터(LT2)는 제2 스캔 기입 라인(GWL2)의 제2 스캔 기입 신호에 의해 턴-온되어 제1 감지 트랜지스터(LT1)의 제2 전극과 리드 아웃 배선(ROL)을 접속시킬 수 있다. 제2 감지 트랜지스터(LT2)의 게이트 전극은 제2 스캔 기입 라인(GWL2)에 접속되고, 제1 전극은 제1 감지 트랜지스터(LT1)의 제2 전극에 접속되고, 제2 전극은 제3 노드(N3) 및 리드 아웃 배선(ROL)에 접속될 수 있다. 제2 감지 트랜지스터(LT2)는 제1 감지 트랜지스터(LT1)에 발생한 감지 전류를 리드 아웃 배선(ROL)에 전달하며, 제3 노드(N3)에는 감지 전압이 축적될 수 있다. 제3 노드(N3)에 축적된 감지 전압은 리드 아웃 배선(ROL)을 통해 리드 아웃 회로(도 2의 '40')에 전달될 수 있다.
제3 감지 트랜지스터(LT3)는 리셋 라인(RSTL)의 리셋 신호에 의해 턴-온되어 제1 노드(N1)를 제1 레벨 전압(VGL)으로 리셋할 수 있다. 제3 감지 트랜지스터(LT3)의 게이트 전극은 리셋 라인(RSTL)에 접속되고, 제1 전극은 제1 레벨 전압 라인(VGLL)에 접속되고, 제2 전극은 제1 노드(N1)에 접속될 수 있다. 제3 감지 트랜지스터(LT3)는 리셋 신호에 따라 턴-온되어 제1 노드(N1)를 통해 광전 변환 소자(PD)의 감지 애노드 전극과 감지 커패시터(Cph)의 일 전극을 리셋하는 리셋 트랜지스터일 수 있다.
감지 커패시터(Cph)는 제1 노드(N1)와 제2 노드(N2) 사이에 형성될 수 있다. 감지 커패시터(Cph)의 일 전극은 제1 노드(N1)를 통해 광전 변환 소자(PD)의 감지 애노드 전극, 제1 감지 트랜지스터(LT1)의 게이트 전극, 및 제3 감지 트랜지스터(LT3)의 제2 전극에 접속되고, 감지 커패시터(Cph)의 타 전극은 제2 노드(N2)를 통해 공통 전압 배선에 접속될 수 있다. 이로 인해, 감지 커패시터(Cph)는 제1 노드(N1)와 제2 노드(N2) 사이의 전위차를 유지할 수 있다.
도 4에서 제1 감지 트랜지스터(LT1), 및 제2 감지 트랜지스터(LT2)는 다결정 반도체, 예를 들어 다결정 실리콘(Poly silicon), 비결정 실리콘(Amorphous silicon)으로 형성된 채널을 갖는 P 타입 MOSFET이고, 제3 감지 트랜지스터(LT3)는 산화물 반도체로 형성된 채널을 갖는 N 타입 MOSFET인 것을 예시하였으나 이에 한정되지 않는다.
도 4에서 제1 감지 트랜지스터(LT1), 제2 감지 트랜지스터(LT2)의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나 이에 한정되지 않는다. 제3 감지 트랜지스터(LT3)의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있으나 이에 한정되지 않는다.
도 5는 도 4의 회로도에 대응한 단면도의 일 예이다.
도 5에서 실리콘 트랜지스터의 예로서 구동 트랜지스터(DT) 및 제1 감지 트랜지스터(LT1)를 도시한다. 산화물 트랜지스터의 예로서 제1 트랜지스터(T1_n) 및 제3 감지 트랜지스터(LT3)를 도시한다. 실리콘 트랜지스터에 해당하는 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제2 감지 트랜지스터(LT2)는 구동 트랜지스터(DT)와 실질적으로 동일한 적층 구조를 갖고, 산화물 트랜지스터에 해당하는 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)는 제1 트랜지스터(T1_n)와 실질적으로 동일한 적층 구조를 가질 수 있다.
표시 장치(1)는 기판(SUB), 버퍼층(BF), 박막 트랜지스터층(TFTL), 발광 소자층(DDL), 봉지층(TFEL), 및 윈도우(WDL)를 포함할 수 있다. 박막 트랜지스터층(TFTL)은 제1 반도체층(ACT1), 제1 게이트 절연막(131), 제1 게이트층(GTL1), 제2 게이트 절연막(132), 제2 게이트층(GTL2), 제1 층간 절연막(141), 제2 반도체층(ACT2), 제3 게이트 절연막(133), 제3 게이트층(GTL3), 제2 층간 절연막(142), 제1 데이터 도전층(DTL1), 제1 평탄화막(150), 제2 데이터 도전층, 및 제2 평탄화막(160)을 포함할 수 있다.
기판(SUB)은 베이스 기판일 수 있고, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다.
기판(SUB)의 일면 상에는 버퍼층(BF)이 형성될 수 있다. 버퍼층(BF)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 박막 트랜지스터들과 발광 소자층(DDL)의 유기 발광층(175) 및 광전 변환층(185)을 보호하기 위해 기판(SUB)의 일면 상에 형성될 수 있다.
제1 반도체층(ACT1)은 기판(SUB) 또는 버퍼층(BF) 상에 배치될 수 있다. 제1 반도체층(ACT1)은 실리콘 기반의 물질로 이루어질 수 있다. 예를 들어, 제1 반도체층(ACT1)은 저온 다결정 실리콘(Low Temperature Poly Silicon, LTPS)으로 이루어질 수 있다. 제1 반도체층(ACT1)은 구동 트랜지스터(DT)의 구동 채널(DT_A)을 포함하고, 제1 감지 트랜지스터(LT1)의 채널(LA1)을 포함할 수 있다.
제1 게이트 절연막(131)은 버퍼층(BF)과 제1 반도체층(ACT1)을 덮을 수 있고, 제1 반도체층(ACT1)과 제1 게이트층(GTL1)을 절연시킬 수 있다. 제1 게이트 절연막(131)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 게이트층(GTL1)은 제1 게이트 절연막(131) 상에 배치될 수 있다. 제1 게이트층(GTL1)은 구동 트랜지스터(DT)의 게이트 전극(DT_G) 및 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)을 포함할 수 있다. 구동 트랜지스터(DT)의 게이트 전극(DT_G)은 구동 채널(DT_A) 상에 중첩되도록 형성되며, 제1 감지 트랜지스터(LT1)의 게이트 전극(LG1)은 채널(LA1) 상에 중첩되도록 형성될 수 있다. 제1 게이트층(GTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트 절연막(132)은 제1 게이트층(GTL1)과 제1 게이트 절연막(131)을 덮을 수 있다. 제2 게이트 절연막(132)은 제1 게이트층(GTL1)과 제2 게이트층(GTL2)을 절연시킬 수 있다. 제2 게이트 절연막(132)은 상술한 제1 게이트 절연막(131)과 동일한 물질을 포함할 수 있다.
제2 게이트층(GTL2)은 제2 게이트 절연막(132)상에 배치될 수 있다. 제2 게이트층(GTL2)은 차광층(BML)을 포함할 수 있다. 차광층(BML)은 표시 패널(10)의 하부 방향에서 입사되는 광이 상부에 위치한 제2 반도체층(ACT2)으로 진입하는 것을 억제하는 역할을 할 수 있다. 예를 들어, 차광층(BML)은 제1 트랜지스터(T1_n)의 채널(A1) 또는 제3 감지 트랜지스터(LT3)의 채널(LA3) 하부에 제3 방향(Z)으로 중첩하도록 배치될 수 있다. 본 실시예에서 제1 트랜지스터(T1_n)의 게이트 전극은 발광 제어 라인(도 4의 'EML')에 연결되므로, 제1 트랜지스터(T1_n)의 채널(A1)의 하부에 배치된 차광층(BML)은 발광 제어 라인(EML)의 일 부분일 수 있고, 제1 트랜지스터(T1_n)의 하부 게이트 전극을 구성할 수 있다. 제2 게이트층(GTL2)은 상술한 제1 게이트층(GTL1)과 동일한 물질을 포함할 수 있다.
제1 층간 절연막(141)은 제2 게이트층(GTL2)과 제2 게이트 절연막(132)을 덮을 수 있다. 제1 층간 절연막(141)은 제2 게이트층(GTL2)과 제2 반도체층(ACT2)을 절연시킬 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제2 반도체층(ACT2)은 제1 층간 절연막(141) 상에 배치될 수 있다. 예를 들어, 제2 반도체층(ACT2)은 산화물 기반의 물질로 이루어질 수 있다. 제2 반도체층(ACT2)은 제1 트랜지스터(T1_n)의 채널(A1)을 포함하고, 제3 감지 트랜지스터(LT3)의 채널(LA3)을 포함할 수 있다.
제3 게이트 절연막(133)은 제1 층간 절연막(141)과 제2 반도체층(ACT2)을 덮을 수 있고, 제2 반도체층(ACT2)과 제3 게이트층(GTL3)을 절연시킬 수 있다. 제3 게이트 절연막(133)은 상술한 제1 게이트 절연막(131)과 동일한 물질을 포함할 수 있다.
제3 게이트층(GTL3)은 제3 게이트 절연막(133) 상에 배치될 수 있다. 제3 게이트층(GTL3)은 제1 트랜지스터(T1_n)의 게이트 전극(G1) 및 제3 감지 트랜지스터(LT3)의 게이트 전극(LG3)을 포함할 수 있다. 제1 트랜지스터(T1_n)의 게이트 전극(G1)은 채널(A1) 상에 중첩하도록 형성되며, 제3 감지 트랜지스터(LT3)의 게이트 전극(LG3)은 채널(LA3) 상에 중첩하도록 형성될 수 있다. 제3 게이트층(GTL3)은 상술한 제1 게이트층(GTL1)과 동일한 물질을 포함할 수 있다. 본 실시예에서 제1 트랜지스터(T1_n)의 게이트 전극(G1)은 발광 제어 라인(EML)의 일 부분일 수 있고, 제1 트랜지스터(T1_n)의 상부 게이트 전극일 수 있다.
제1 데이터 도전층(DTL1)은 제2 층간 절연막(142) 상에 배치될 수 있다. 제1 데이터 도전층(DTL1)은 구동 트랜지스터(DT) 및 제1 감지 트랜지스터(LT1)의 제1 전극들(DT_S, LS1) 및 제2 전극들(DT_D, LD1)을 포함하고, 제1 트랜지스터(T1_n) 및 제1 감지 트랜지스터(LT1)의 제1 전극들(D1, LD3) 및 제2 전극들(S1, LS3)을 포함할 수 있다. 제1 데이터 도전층(DTL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 평탄화막(150)은 제1 데이터 도전층(DTL1)과 제2 층간 절연막(142)을 덮을 수 있다. 제1 평탄화막(150)은 제1 반도체층(ACT1), 제1 게이트층(GTL1), 제2 게이트층(GTL2), 제2 반도체층(ACT2), 제3 게이트층(GTL3), 및 제1 데이터 도전층(DTL1)으로 인한 단차를 평탄하게 할 수 있다. 제1 평탄화막(150)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 제1 평탄화막(150) 상에는 제2 데이터 도전층이 형성될 수 있다. 제2 평탄화막(160)은 제2 데이터 도전층과 제1 평탄화막(150)을 덮을 수 있다. 제2 평탄화막(160)은 제2 데이터 도전층으로 인한 단차를 평탄하게 할 수 있다. 제2 평탄화막(160)은 상술한 제1 평탄화막(150)과 동일한 물질을 포함할 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(DDL)이 배치될 수 있다. 발광 소자층(DDL)은 발광 소자(EL), 광전 변환 소자(PD), 및 뱅크층(BK)을 포함할 수 있다. 발광 소자(EL)는 화소 전극(170), 유기 발광층(175), 및 공통 전극(190)을 포함하고, 광전 변환 소자(PD)는 제1 전극(180), 광전 변환층(185), 및 공통 전극(190)을 포함할 수 있다.
제2 평탄화막(160) 상에는 발광 소자(EL)의 화소 전극(170)이 배치될 수 있다. 화소 전극(170)은 각 화소(PX)마다 마련될 수 있다. 화소 전극(170)은 제2 평탄화막(160)을 관통하는 컨택홀을 통해 박막 트랜지스터들의 제1 전극(DT_S, D1) 및 제2 전극(DT_D, S1)과 연결될 수 있다.
발광 소자(EL)의 화소 전극(170)은 이에 제한되는 것은 아니지만 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층 구조를 가지거나, 적층막 구조, 예를 들어 인듐-주석-산화물(Indi㎛-Tin-Oxide: ITO), 인듐-아연-산화물(Indi㎛-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3) 및 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 금(Au), 니켈(Ni)을 포함하는 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있다.
또한, 제2 평탄화막(160) 상에는 광전 변환 소자(PD)의 제1 전극(180)이 배치될 수 있다. 제1 전극(180)은 각 광 센서(PS)마다 마련될 수 있다. 제1 전극(180)은 제2 평탄화막(160)을 관통하는 컨택홀을 통해 박막 트랜지스터들의 제1 전극(LS1, LD3) 및 제2 전극(LD1, LS3)과 연결될 수 있다.
광전 변환 소자(PD)의 제1 전극(180)은 이에 제한되는 것은 아니지만 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층 구조를 가지거나, ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있다.
화소 전극(170) 및 제1 전극(180) 상에는 뱅크층(BK)이 배치될 수 있다. 뱅크층(BK)은 화소 전극(170)과 중첩하는 영역에 형성되어 화소 전극(170)을 노출시키는 개구를 형성할 수 있다. 상기 노출된 화소 전극(170)과 유기 발광층(175)이 중첩하는 영역은 각각의 색 화소에 따라 서로 다른 광을 발광하는 발광 영역으로 정의될 수 있다.
또한, 뱅크층(BK)은 제1 전극(180)과 중첩하는 영역에 형성되어 제1 전극(180)을 노출시키는 개구를 형성할 수 있다. 상기 제1 전극(180)을 노출시키는 개구는 각 광 센서(PS)의 광전 변환층(185)이 형성되는 공간을 제공하며, 노출된 제1 전극(180)과 광전 변환층(185)이 중첩하는 영역은 광 감지 영역으로 정의될 수 있다.
뱅크층(BK)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 다른 예로, 뱅크층(BK)은 실리콘 질화물 등과 같은 무기 물질을 포함할 수도 있다.
뱅크층(BK)의 개구가 노출하는 발광 소자(EL)의 화소 전극(170) 상에는 유기 발광층(175)이 배치될 수 있다. 유기 발광층(175)은 고분자 물질 또는 저분자 물질을 포함할 수 있으며, 각 화소(PX)에 포함된 색 화소 별로 적색, 녹색, 또는 청색의 빛을 방출할 수 있다. 유기 발광층(175)에서 방출한 빛은 영상 표시에 기여하거나, 또는 광 센서(PS)에 입사되는 광원으로서 기능할 수 있다. 예를 들어, 제2 색 화소(G)에서 발광되는 녹색 파장의 광은 광 센서(PS)에 입사되는 광원으로 기능할 수 있다.
유기 발광층(175)이 유기물로 형성되는 경우, 각 유기 발광층(175)을 중심으로 하부에는 정공 주입층(Hole Injecting Layer: HIL) 및 정공 수송층(Hole Transporting Layer: HTL)이 배치될 수 있고, 상부에는 전자 주입층(Electron Injecting Layer: EIL) 및 전자 수송층(Electron Transporting Layer: ETL)이 적층될 수 있다. 이들은 유기물로 구비된 단층 또는 다층일 수 있다.
뱅크층(BK)의 개구가 노출하는 광전 변환 소자(PD)의 제1 전극(180) 상에는 광전 변환층(185)이 배치될 수 있다. 광전 변환층(185)은 입사된 광에 비례하여 광전하를 생성할 수 있다. 입사광은 유기 발광층(175)에서 출사되었다가 반사되어 진입한 광일 수도 있고, 유기 발광층(175)과 무관하게 외부에서 제공되는 광일 수도 있다. 광전 변환층(185)에서 생성되어 축적된 전하는 광 센싱에 필요한 전기적 신호로 변환될 수 있다.
광전 변환층(185)은 전자 공여 물질 및 전자 수용 물질을 포함할 수 있다. 전자 공여 물질은 광에 응답하여 도우너 이온(donor ion)을 생성하고, 전자 수용 물질은 광에 응답하여 액셉트 이온(acceptor ion)을 생성할 수 있다. 광전 변환층(185)이 유기물로 형성되는 경우, 전자 공여 물질은 서브 프탈로사이아닌(Sub-phthalocyanine, SubPc), 디부틸포스페이트(Di-butyl-phosphate, DBP)와 같은 화합물을 포함할 수 있으나, 이에 한정되는 것은 아니다. 전자 수용 물질은 플러렌, 플러렌 유도체, 페릴렌 디이미드(perylene diimide)와 같은 화합물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이와 달리, 광전 변환층(185)이 무기물로 형성되는 경우, 광전 변환 소자(PD)는 pn 형 또는 pin 형의 포토 트랜지스터일 수 있다. 예를 들어, 광전 변환층(185)은 N형 반도체층, I형 반도체층, 및 P형 반도체층이 순차적으로 적층된 구조를 가질 수 있다.
광전 변환층(185)이 유기물로 형성되는 경우, 각 광전 변환층(185)을 중심으로 하부에는 정공 주입층(Hole Injecting Layer: HIL) 및 정공 수송층(Hole Transporting Layer: HTL)이 배치될 수 있고, 상부에는 전자 주입층(Electron Injecting Layer: EIL) 및 전자 수송층(Electron Transporting Layer: ETL)이 적층될 수 있다. 이들은 유기물로 구비된 단층 또는 다층일 수 있다.
유기 발광층(175), 광전 변환층(185), 및 뱅크층(BK) 상에는 공통 전극(190)이 배치될 수 있다. 공통 전극(190)은 유기 발광층(175), 광전 변환층(185), 및 뱅크층(BK)을 덮는 형태로 복수의 화소(PX) 및 복수의 광 센서(PS) 전체에 걸쳐 배치될 수 있다. 공통 전극(190)은 일함수가 낮은 도전성 물질, 예를 들어, Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)을 포함할 수 있다. 또는 투명 금속 산화물, 예를 들어, 인듐-주석-산화물(ITO), 인듐-아연-산화물(IZO), 산화아연(ZnO) 등을 포함할 수 있다.
이에 제한되는 것은 아니지만, 광전 변환 소자(PD)와 발광 소자(EL)는 각각 광전 변환층(185)과 유기 발광층(175) 상에 배치되는 공통 전극(190)을 공용할 수 있다.
발광 소자층(DDL) 상부에는 봉지층(TFEL)이 배치될 수 있다. 봉지층(TFEL)은 유기 발광층(175) 및 광전 변환층(185) 각각에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFEL)은 먼지와 같은 이물질로부터 유기 발광층(175) 및 광전 변환층(185) 각각을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다. 예를 들어, 봉지층(TFEL)은 제1 무기막(211), 유기막(212), 제2 무기막(213)이 순차 적층된 구조로 형성될 수 있다. 제1 무기막(211) 및 제2 무기막(213)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 및 알루미늄 옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 유기막(212)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막일 수 있다.
봉지층(TFEL) 상부에는 윈도우(WDL)가 배치될 수 있다. 윈도우(WDL)는 유리, 또는 석영 등의 리지드 물질을 포함할 수 있다. 윈도우(WDL)는 표시 장치(1)의 구성을 보호하는 보호 부재일 수 있다. 윈도우(WDL)는 광학 투명 접착제 등에 의해 봉지층(TFEL) 상에 부착될 수 있다.
한편, 도 5는 표시 장치(1)의 윈도우(WDL) 상에 사용자의 손가락이 접촉된 상태를 보여주는 단면도로, 손가락 지문(F)은 특정 패턴을 가지는 융선(RID)과 융선(RID) 사이의 골(VAL)들로 이루어진다. 지문(F)이 윈도우(WDL)의 상면에 접촉된 상태에서, 지문(F)의 융선(RID) 부분은 윈도우(WDL)의 상면에 접촉하는 반면, 지문(F)의 골(VAL) 부분은 윈도우(WDL)에 접촉되지 않는다. 즉, 골(VAL) 부분에서 윈도우(WDL)의 상면은 공기(air)와 접촉된다
지문(F)이 윈도우(WDL)의 상면에 접촉되는 경우, 화소(PX)의 발광 영역에서 출력된 광은 지문(F)의 융선(RID)과 골(VAL)에서 반사될 수 있다. 이때, 지문(F)이 가지는 굴절률과 공기(air)의 굴절률은 상이하므로, 지문(F)의 융선(RID)에서 반사되는 광량과 골(VAL)에서 반사되는 광량은 상이할 수 있다. 이에 따라, 반사되는 광, 즉, 광 센서(PS)에 입사되는 광이 갖는 광량의 차이에 기초하여 지문(F)의 융선(RID) 부분 및 골(VAL) 부분이 도출될 수 있다. 광 센서(PS)는 상기 광의 차이(또는 광 전류)에 따라 전기적 신호를 출력하므로, 손가락의 지문(F) 패턴을 식별할 수 있다.
도 6은 도 4의 화소 및 광 센서의 신호 파형을 나타낸 타이밍도이다. 도 6(a)는 도 4의 화소의 신호 파형을 나타낸 타이밍도이고, 도 6(b)는 도 4의 광 센서의 신호 파형을 나타낸 타이밍도이다.
도 4에 도 6을 결부하면, 발광 제어 신호(EM)는 발광 제어 라인(EML)에 인가되는 신호로 제1 트랜지스터(T1_n), 제2 트랜지스터(T2), 및 제5 트랜지스터(T5)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 스캔 초기화 신호(GI)는 스캔 초기화 라인(GIL)에 인가되는 신호로 제4 트랜지스터(T4)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 스캔 제어 신호(GC)는 스캔 제어 라인(GCL)에 인가되는 신호로 제3 트랜지스터(T3)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제1 스캔 기입 신호(GW1)는 제1 스캔 기입 라인(GWL1)에 인가되는 신호로 제6 트랜지스터(T6)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제2 스캔 기입 신호(GW2)는 제2 스캔 기입 라인(GWL2)에 인가되는 신호로 제2 감지 트랜지스터(LT2)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 리셋 신호(RST)는 리셋 라인(RSTL)에 인가되는 신호로 제3 감지 트랜지스터(LT3)의 턴-온과 턴-오프를 제어하기 위한 신호이다.
도 6(a)에서, 발광 제어 신호(EM), 스캔 초기화 신호(GI), 스캔 제어 신호(GC), 및 제1 스캔 기입 신호(GW1)는 1 프레임 기간을 주기로 반복된 신호를 가질 수 있다. 1 프레임 기간은 화소(PX)의 동작에 따라, 구동 트랜지스터(DT)의 게이트 전극의 전압을 제1 초기화 전압(VINT)으로 초기화 하는 제1 기간(t1), 구동 트랜지스터(DT)의 제1 전극에 데이터 전압을 공급하고, 구동 트랜지스터(DT)의 문턱전압을 샘플링하는 제2 기간(t2), 구동 트랜지스터(DT)의 제1 전극에 데이터 전압을 공급하고, 구동 트랜지스터(DT)의 문턱전압을 샘플링하는 제3 기간(t3), 및 발광 소자(EL)가 발광하는 제4 기간(t4)으로 구분될 수 있다. 한편, 발광 소자(EL)의 애노드 전극의 전압을 제2 초기화 전압(VAINT)으로 초기화하는 초기화 기간(t0)은 비발광 시점 동안 진행될 수 있다.
스캔 초기화 신호(GI)는 제1 기간(t1) 동안 제2 레벨 전압(VGH)을 가지고, 나머지 기간들 동안 제1 레벨 전압(VGL)을 가질 수 있다. 스캔 제어 신호(GC)는 제2 기간(t2) 동안 제2 레벨 전압(VGH)을 가지고, 나머지 기간들 동안 제1 레벨 전압(VGL)을 가질 수 있다. 제1 스캔 기입 신호(GW1)는 제3 기간(t3) 동안 제1 레벨 전압(VGL)을 가지고, 나머지 기간들 동안 제2 레벨 전압(VGH)을 가질 수 있다. 또한, 일 실시예에서 발광 제어 신호(EM)는 제4 기간(t4) 동안 제1 레벨 전압(VGL)을 가지고, 초기화 기간(t0) 동안 제2 레벨 전압(VGH)을 가질 수 있다. 본 명세서에서 제1 레벨 전압(VGL)은 게이트 로우 전압이고 제2 레벨 전압(VGH)은 게이트 로우 전압보다 작은 전압인 게이트 하이 전압일 수 있다.
제1 기간(t1) 동안 스캔 초기화 라인(GIL)에는 제2 레벨 전압(VGH)을 갖는 스캔 초기화 신호(GI)가 공급된다. 제1 기간(t1) 동안 제4 트랜지스터(T4)는 스캔 초기화 신호(GI)에 의해 턴-온된다. 제4 트랜지스터(T4)의 턴-온으로 인해, 구동 트랜지스터(DT)의 게이트 전극은 제1 초기화 전압 라인(VIL1)의 제1 초기화 전압(VINT)으로 초기화된다.
그리고 나서, 제2 기간(t2) 동안 스캔 제어 라인(GCL)에는 제2 레벨 전압(VGH)을 갖는 스캔 제어 신호(GC)가 공급된다. 이로 인해, 스캔 제어 라인(GCL)과 접속된 제3 트랜지스터(T3)가 턴-온되어 구동 트랜지스터(DT)의 게이트 전극과 제2 전극이 접속되며, 구동 트랜지스터(DT)는 다이오드로 구동한다.
제3 기간(t3) 동안 제1 스캔 기입 라인(GWL1)에는 제1 레벨 전압(VGL)을 갖는 제1 스캔 기입 신호(GW1)가 공급된다. 이로 인해, 제1 스캔 기입 라인(GWL1)과 접속된 제6 트랜지스터(T6)가 턴-온되고, 구동 트랜지스터(DT)의 제1 전극에 데이터 전압(이하, "Vdata"로 표시함)이 공급된다. 이때, 구동 트랜지스터(DT)의 제1 전극과 게이트 전극 간의 전압(Vsg=Vdata-VINT)이 문턱전압(Vth)의 절댓값보다 작기 때문에, 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 간의 전압(Vsg)이 문턱전압(Vth)의 절댓값에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 구동 트랜지스터(DT)의 게이트 전극과 제1 전극의 전압은 제3 기간(t3) 동안 데이터 전압과 구동 트랜지스터(DT)의 문턱전압의 절댓값의 차이 전압(Vdata-|Vth|)까지 상승한다. 이 경우, 제1 커패시터(Cst)에는 "Vdata-|Vth|"가 저장될 수 있다.
구동 트랜지스터(DT)가 P 타입 트랜지스터로 형성되므로, 구동 트랜지스터(DT)의 구동 전류(Isd)는 구동 트랜지스터(DT)의 소스 전극과 드레인 전극 간의 전압(Vsd)이 0V보다 큰 구간에서, 구동 트랜지스터(DT)의 소스 전극과 드레인 전극 간의 전압(Vsd)에 비례할 수 있다. 또한, 구동 트랜지스터(DT)의 문턱전압(Vth)은 0V보다 작을 수 있다.
일 실시예에 따른 표시 장치(1)에서 제1 트랜지스터(T1_n)는 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)와 동일한 발광 제어 신호(EM)를 인가받지만, 제1 트랜지스터(T1_n)는 N 타입 트랜지스터인 반면, 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 P 타입 트랜지스터이므로 서로 다른 타이밍에 턴-온될 수 있다. 즉, 제2 트랜지스터(T2)와 제5 트랜지스터(T5)가 턴-온되는 발광 시점에서는 제1 트랜지스터(T1_n)에 의한 초기화 동작이 이루어지지 않고, 제2 트랜지스터(T2)와 제5 트랜지스터(T5)가 턴-오프되는 비발광 시점에 제1 트랜지스터(T1_n)에 의한 초기화 동작이 이루어질 수 있다.
구체적으로, 초기화 기간(t0) 동안 발광 제어 라인(EML)에는 제2 레벨 전압(VGH)을 갖는 발광 제어 신호(EM)가 공급된다. 초기화 기간(t0) 동안 발광 제어 신호(EM)는 제1 레벨 전압(VGL)에서 제2 레벨 전압(VGH)으로 상승하는 펄스를 갖는다. 이로 인해, 발광 제어 라인(EML)과 접속된 제1 트랜지스터(T1_n)가 턴-온된다. 이에 따라, 발광 소자(EL)의 애노드 전극은 제2 초기화 전압 라인(VIL2)의 제2 초기화 전압(VAINT)으로 초기화된다. 한편, 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 턴-오프된다.
제4 기간(t4) 동안 발광 제어 라인(EML)에는 제1 레벨 전압(VGL)을 갖는 발광 제어 신호(EM)가 공급된다. 제4 기간(t4) 동안 발광 제어 신호(EM)는 제2 레벨 전압(VGH)에서 제1 레벨 전압(VGL)으로 하강하는 펄스를 갖는다. 이로 인해, 발광 제어 라인(EML)과 접속된 제2 트랜지스터(T2) 및 제5 트랜지스터(T5) 각각은 발광 제어 신호(EM)에 의해 턴-온된다. 제5 트랜지스터(T5)의 턴-온으로 인해 구동 트랜지스터(DT)의 제1 전극은 구동 전압 배선에 접속되고, 제2 트랜지스터(T2)의 턴-온으로 인해 구동 트랜지스터(DT)의 제2 전극은 발광 소자(EL)의 애노드 전극에 접속된다. 한편, 제1 트랜지스터(T1_n)는 턴-오프된다.
제2 트랜지스터(T2) 및 제5 트랜지스터(T5)가 턴-온되는 경우, 구동 트랜지스터(DT)의 게이트 전극의 전압에 따라 흐르는 구동 전류(Isd)가 발광 소자(EL)에 공급될 수 있다. 구동 전류(Isd)는 수학식 2와 같이 구동 트랜지스터(DT)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터인 구동 트랜지스터(DT)의 문턱전압(Vth)은 보상되고, 발광 소자(EL)는 구동 전압(ELVDD)과 데이터 전압에 의해 조절되는 구동 전류(Isd)의 크기에 따라 발광 될 수 있다.
수학식 2에서, k'는 구동 트랜지스터(DT)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth는 구동 트랜지스터(DT)의 문턱전압, ELVDD는 구동 전압 배선의 구동 전압, "Vdata"는 데이터 전압을 가리킨다.
도 6(b)에서, 리셋 신호(RST) 및 제2 스캔 기입 신호(GW2)는 1 프레임 기간을 주기로 반복된 신호를 가질 수 있다. 광 센서(PS)가 동작하는 1 프레임 기간은 화소(PX)가 동작하는 1 프레임 기간과 무관하게 별도로 진행될 수 있으나, 이에 한정된 것은 아니다. 광 센서(PS)의 1 프레임 기간은 광전 변환 소자(PD)의 감지 애노드 전극을 제1 레벨 전압(VGL)으로 리셋하는 리셋 기간(RSP), 광전 변환 소자(PD)가 외부 광에 노출되고, 외부 광의 세기에 따라 광전하들이 생성되며, 이에 따라 광전 변환 소자(PD)의 감지 애노드 전극의 전압 및 제1 노드(N1)의 전압이 상승하는 광 노출 기간(EP), 및 제2 감지 트랜지스터(LT2)가 턴-온되어 리드 아웃 배선(ROL)에 흐르는 감지 전류의 크기에 따라 지문을 판독하는 지문 판독 기간(ROP)으로 구분될 수 있다.
리셋 신호(RST)는 리셋 기간(RSP) 동안 제2 레벨 전압(VGH)을 가지고, 나머지 기간들 동안 제1 레벨 전압(VGL)을 가질 수 있다. 제2 스캔 기입 신호(GW2)는 광 노출 기간(EP)과 지문 판독 기간(ROP) 각각에서 제1 레벨 전압(VGL)과 제2 레벨 전압(VGH)의 펄스를 가질 수 있다.
일 실시예에 따른 표시 장치(1)에서, 제1 트랜지스터(T1_n)는 산화물 반도체로 이루어진 N 타입 트랜지스터이고, 게이트 전극이 발광 제어 라인(EML)에 연결되기 때문에 발광 제어 신호(EM)의 제2 레벨 전압(VGH)에 의해 턴-온될 수 있다. 이에 따라 발광 소자(EL)의 애노드 전극을 초기화시키는 초기화 동작은 제1 레벨 전압(VGL)의 크기와 무관하게 진행될 수 있다. 또한, 후술하겠지만 광전 변환 소자(PD)의 감지 애노드 전극은 제1 레벨 전압 라인(VGLL)에 접속되기 때문에, 제1 레벨 전압(VGL)이 증가할수록 광전 변환 소자(PD)의 암 전류가 감소할 수 있다.
따라서, 발광 소자(EL)를 초기화시키는 제1 트랜지스터(T1_n)는 제1 레벨 전압(VGL)과 무관한 제2 레벨 전압(VGH)에 의해 턴-온되기 때문에, 제1 레벨 전압(VGL)을 증가시키더라도 발광 소자(EL)의 초기화 동작을 유지할 수 있고, 광전 변환 소자(PD)의 암 전류를 감소시킬 수 있다. 발광 소자(EL)의 초기화 동작이 유지되는 경우 발광 소자(EL)는 블랙 전압에 따라 표시 패널(10)에 블랙 계조를 표시할 수 있다.
이와 달리, 제1 트랜지스터가 P 타입 트랜지스터인 경우에는 제1 레벨 전압(VGL)을 증가시키는 경우 발광 소자(EL)가 블랙 계조를 표시하지 못할 수 있다. 도 7을 참조하여 P 타입 트랜지스터인 제1 트랜지스터(T1_p)를 포함하는 표시 장치(2)를 설명한다. 도 7은 다른 실시예에 따른 표시 장치의 화소 및 광 센서의 회로도이다.
도 7을 참조하면, 제1 트랜지스터(T1_p)가 발광 소자(EL)의 애노드 전극에 연결된 제4 노드(N4)를 제2 초기화 전압(VAINT)으로 초기화시킨다는 점은 도 4와 동일하다. 제1 트랜지스터(T1_p)는 실리콘 반도체로 이루어진 P 타입 트랜지스터이며, 제1 스캔 기입 라인(GWL1)의 제1 스캔 기입 신호(GW1)에 의해 턴-온된다. 제1 트랜지스터(T1_p)는 P 타입 트랜지스터이므로, 제1 스캔 기입 신호(GW1)가 제1 레벨 전압(VGL)일 때 턴-온된다. 제1 트랜지스터(T1_p)의 게이트 전극은 제1 스캔 기입 라인(GWL1)에 접속되고, 제1 전극은 제2 초기화 전압 라인(VIL2)에 접속되며, 제2 전극은 발광 소자(EL)의 애노드 전극 및 제4 노드(N4)에 접속될 수 있다.
P 타입 트랜지스터인 제1 트랜지스터(T1_p)는 게이트 전극에 제1 레벨 전압(VGL)이 인가되는 경우에 턴-온된다. 광전 변환 소자(PD)의 암 전류를 감소시키기 위해 제1 레벨 전압(VGL)을 증가시키는 경우, 제4 노드(N4)를 초기화시키는 초기화 전압이 상승할 수 있다. 이에 따라 발광 소자(EL)의 애노드 전극은 제2 초기화 전압(VAINT)보다 높은 전압을 가질 수 있다. 발광 소자(EL)의 애노드 전극이 제2 초기화 전압(VAINT)보다 높은 전압을 가지는 경우, 구동 전류(Isd)로부터 발광 소자(EL)의 애노드 전극에 블랙 전압이 인가되더라도, 발광 소자(EL)는 블랙 계조보다 높은 계조를 표시할 수 있다. 즉, 발광 소자(EL)는 블랙 전압을 인가받는 경우에도 미세한 광을 발광할 수 있다.
따라서, 도 4의 실시예에 따른 표시 장치(1)는 N 타입의 제1 트랜지스터(T1_n)를 포함함으로써 제2 레벨 전압(VGH)에 의해 턴-온될 수 있다. 이에 따라 제1 레벨 전압(VGL)을 증가시키더라도 발광 소자(EL)의 애노드 전극을 제2 초기화 전압(VAINT)으로 초기화시킬 수 있으므로 블랙 전압에 블랙 계조를 표시할 수 있고, 블랙 계조의 휘도가 상승하는 문제를 방지할 수 있다.
이하에서는, 도 8 내지 도 13을 결부하여 리셋 기간(RSP), 광 노출 기간(EP), 및 지문 판독 기간(ROP) 동안 광 센서(PS)의 동작 및 그에 따른 광전 변환 소자(PD)의 소자 특성을 상세히 설명한다. 또한, N 타입의 제1 트랜지스터(T1_n)를 포함하는 표시 장치(1)에서 광전 변환 소자(PD)의 암 전류를 감소시키는 원리에 대해 설명한다.
도 8은 리셋 기간 동안 광 센서의 구동 방법을 설명하기 위한 회로도이다. 도 9는 리셋 기간 동안 광전 변환 소자의 전류-전압 곡선을 나타낸 그래프이다. 도 10은 도 9의 E를 확대한 그래프이다.
도 8 내지 도 10을 참조하면, 리셋 기간(RSP) 동안 리셋 라인(RSTL)에는 제2 레벨 전압(VGH)을 갖는 리셋 신호(RST)가 공급된다. 이로 인해, 제3 감지 트랜지스터(LT3)가 턴-온되고, 제1 노드(N1)와 광전 변환 소자(PD)의 감지 애노드 전극은 제1 레벨 전압 배선(VGLL)의 제1 레벨 전압(VGL)으로 리셋된다.
도 9 및 도 10의 그래프에서, X축은 광전 변환 소자(PD)의 감지 애노드 전극과 감지 캐소드 전극 간 전압 차이고, Y축은 전압 차에 따른 전류 밀도 또는 전류를 나타낸다.
일 실시예에 따른 광전 변환 소자(PD)는 광 노출 이전에 역방향 바이어스(reverse-bias) 상태일 것을 요할 수 있다. 광전 변환 소자(PD)는 역방향 바이어스 상태에서 외부 광에 노출된 경우 광량에 따른 광전하들을 생성할 수 있지만, 순방향 바이어스(forward-bias) 상태에서는 외부 광에 노출되더라도 광전하들을 생성하지 않는 일반적인 다이오드로 동작할 수 있다. 따라서, 광 노출 이전인 리셋 기간(RSP)에서, 광전 변환 소자(PD)의 감지 애노드 전극과 감지 캐소드 전극 간 전압 차에 대응되는 동작점(operating point, Vop)은 기준 전압(V0)보다 작을 수 있다. 기준 전압(V0)은 역방향 바이어스 상태의 기준이 되는 전압으로, 광전 변환 소자(PD)의 동작점(Vop)이 기준 전압(V0) 이하인 경우 광전 변환 소자(PD)는 역방향 바이어스 상태일 수 있다. 본 명세서에서, 기준 전압(V0)은 0V인 것으로 예시하였으나 이에 제한되지 않는다.
일 실시예에 따른 제1 노드(N1)에 인가되는 제1 레벨 전압(VGL)은 제2 노드(N2)에 인가되는 공통 전압(ELVSS)보다 작을 수 있다. 예를 들어, 공통 전압(ELVSS)의 크기는 -4.6V일 수 있다. 제1 레벨 전압(VGL)의 크기가 -8V인 경우 광전 변환 소자(PD)의 동작점(Vop)은 -3.4V일 수 있고, 제1 레벨 전압(VGL)의 크기가 -6V인 경우 광전 변환 소자(PD)의 동작점(Vop)은 -1.4V일 수 있다. 이 경우 광전 변환 소자(PD)의 동작점(Vop)은 기준 전압(V0) 이하이므로 광전 변환 소자(PD)는 역방향 바이어스 상태를 유지할 수 있다.
한편, 광전 변환 소자(PD)가 리셋 기간(RSP)에서 역방향 바이어스 상태로 동작하는 경우, 광전 변환 소자(PD)는 누설 전류에 대응되는 암 전류(dark current)를 생성한다. 광 노출 이전에 광전 변환 소자(PD)에서 발생하는 암 전류는 광전 변환 소자(PD)의 성능 저하, 예를 들어 소비 전력 감소를 초래하기 때문에, 암 전류가 감소할수록 광전 변환 소자(PD)의 성능이 향상될 수 있다. 광전 변환 소자(PD)의 암 전류는 광전 변환 소자(PD)의 동작점(Vop)이 증가할수록 감소할 수 있다. 구체적으로 광전 변환 소자(PD)의 암 전류는 동작점(Vop)이 기준 전압(V0)에 가까울수록 감소할 수 있다. 예를 들어, 제1 노드(N1)에 접속되는 제1 레벨 전압 라인(VGLL)의 제1 레벨 전압(VGL)이 증가할수록 광전 변환 소자(PD)의 동작점(Vop)이 증가하며, 암 전류가 감소할 수 있다.
도 7의 실시예에 따른 표시 장치(2)는 P 타입의 제1 트랜지스터(T1_p)를 포함하므로 제1 트랜지스터(T1_p)의 게이트 전극에 제1 레벨 전압(VGL)이 인가되는 경우 턴-온될 수 있다. 즉, 제1 레벨 전압(VGL)이 상승하는 경우 발광 소자(EL)의 애노드 전극을 초기화시키는 초기화 전압이 상승할 수 있고, 발광 소자(EL)의 애노드 전극에는 제2 초기화 전압(VAINT)보다 높은 전압이 인가될 수 있다. 즉, 발광 소자(EL)의 애노드 전극에 충분한 초기화 전압이 인가되지 않은 경우 발광 소자(EL)는 블랙 전압을 인가받더라도 블랙 계조보다 높은 계조를 표시할 수 있다. 따라서, 광전 변환 소자(PD)의 암 전류를 감소시키기 위해 제1 레벨 전압(VGL)을 높이는 경우 발광 소자(EL)의 동작이 원활하게 이루어질 수 없으므로, 제1 레벨 전압(VGL)을 증가시키는 데에 한계가 있다. 예를 들어, 표시 장치(2)의 제1 레벨 전압(VGL)이 -8V인 경우 발광 소자(EL)는 블랙 전압에 따라 안정적으로 블랙 계조의 휘도를 표시할 수 있지만, 표시 장치(2)의 제1 레벨 전압(VGL)이 -6V인 경우 발광 소자(EL)의 블랙 계조의 휘도는 증가할 수 있다. 따라서, 광전 변환 소자(PD)의 암 전류를 감소시키는 데에 한계가 있다.
본 실시예에 따른 표시 장치(1)는 N 타입의 제1 트랜지스터(T1_n)를 포함하므로 제1 트랜지스터(T1_n)의 게이트 전극에 제2 레벨 전압(VGH)이 인가되는 경우 턴-온될 수 있다. 즉, 제1 레벨 전압(VGL)이 상승하더라도 제1 트랜지스터(T1_n)는 턴-온될 수 있으므로 발광 소자(EL)의 애노드 전극은 제2 초기화 전압(VAINT)으로 초기화될 수 있다. 이에 따라, 광전 변환 소자(PD)의 동작점(Vop)을 증가시키기 위해 광전 변환 소자(PD)의 감지 애노드 전극을 리셋시키는 제1 레벨 전압(VGL)을 증가시키더라도, 발광 소자(EL)의 초기화 동작이 유지될 수 있다. 즉, 광전 변환 소자(PD)의 암 전류를 감소시키기 위해 제1 레벨 전압(VGL)을 높이는 경우에도 발광 소자(EL)는 블랙 전압에 따라 블랙 계조를 표시할 수 있고, 블랙 계조의 휘도가 상승하는 문제를 방지할 수 있다. 예를 들어, 광전 변환 소자(PD)의 암 전류를 감소시키기 위해 제1 레벨 전압(VGL)을 -8V에서 -6V으로 증가시키더라도 발광 소자(EL)는 블랙 계조의 휘도를 표시할 수 있다.
도 10을 참조하면, 제1 동작점(A)은 본 실시예에 따른 표시 장치(1)에 대응한 광전 변환 소자(PD)의 동작점(Vop)이고, 제2 동작점(B)은 도 7의 표시 장치(2)에 대응한 광전 변환 소자(PD)의 동작점(Vop)이다. 예를 들어, 제1 동작점(A)의 암 전류는 제2 동작점(B)의 암 전류보다 작을 수 있다. 제1 동작점(A) 부근에서 광전 변환 소자(PD)의 암 전류는 지수 함수적인 곡선을 가지며, 제2 동작점(B) 부근에서 광전 변환 소자(PD)의 암 전류는 상대적으로 일정한 값을 유지할 수 있다.
즉, 본 실시예에 따른 표시 장치(1)는 제1 트랜지스터(T1_n)를 산화물 반도체를 포함하는 N 타입 트랜지스터로 형성함에 따라 광전 변환 소자(PD)의 동작점(Vop)을 기준 전압(V0)과 가까운 제1 동작점(A)까지 증가시킬 수 있고, 암 전류를 감소시킬 수 있다. 도 10에서 제1 동작점(A)은 -1.4V이고, 제2 동작점(B)은 -3.4V인 것으로 예시할 수 있으나 이에 한정되지 않는다.
또한, 제1 트랜지스터(T1_n)를 포함하는 표시 장치(1)의 광전 변환 소자(PD)의 동작 전압의 범위는 제1 트랜지스터(T1_p)를 포함하는 표시 장치(2)의 광전 변환 소자(PD)의 동작 전압의 범위보다 클 수 있다. 광전 변환 소자(PD)의 동작 전압의 범위는 동작점(Vop) 이하의 전압 범위를 의미한다. 예를 들어, 제1 트랜지스터(T1_n)를 포함하는 표시 장치(1)의 광전 변환 소자(PD)는 -1.4V 이하부터 그보다 낮은 전압차를 가지는 경우에 역방향 바이어스 상태를 유지할 수 있다. 반면, 제1 트랜지스터(T1_p)를 포함하는 표시 장치(2)의 광전 변환 소자(PD)는 -3.4V 이하부터 그보다 낮은 전압차를 가지는 경우에 역방향 바이어스 상태를 유지할 수 있다. 일 실시예에 따른 표시 장치(2)에서, 광전 변환 소자(PD)의 제1 노드(N1)와 제2 노드(N2)에 -1.4V의 전압차가 존재하더라도 광 노출에 따라 광 전류를 생성할 수 없는 반면, 표시 장치(1)에서는 제1 노드(N1)와 제2 노드(N2)에 -1.4V의 전압차만 유지되더라도 광 노출에 따라 광 전류를 생성할 수 있다. 따라서, 제1 트랜지스터(T1_n)를 포함하는 표시 장치(1)의 광전 변환 소자(PD)의 동작 전압의 범위는 제1 트랜지스터(T1_p)를 포함하는 표시 장치(2)의 광전 변환 소자(PD)의 동작 전압의 범위보다 약 2V 증가할 수 있다.
도 11은 광 노출 기간 동안 광 센서의 구동 방법을 설명하기 위한 회로도이다. 도 12는 광 노출 기간 동안 광전 변환 소자의 전류-전압 곡선을 나타낸 그래프이다.
이후, 도 11를 참조하면, 광 노출 기간(EP) 동안 역방향 바이어스가 형성된 광전 변환 소자(PD)는 발광 소자(EL)에서 발광하는 외부 광에 노출될 수 있다. 사용자의 터치가 발생하는 경우, 광전 변환 소자(PD)는 지문의 융선(도 5의 'RID') 또는 융선(RID) 사이의 골(도 5의 'VAL')에 의해 반사된 빛에 대응하는 광전하들을 생성하고, 생성된 광전하의 양에 비례하여 역방향(reverse)의 전류가 생성될 수 있다. 즉, 제2 노드(N2)로부터 제1 노드(N1)로 흐르는 광 전류(photo current, Iph)가 발생할 수 있다. 이에 따라, 제1 노드(N1)의 전압이 증가할 수 있다. 제1 노드(N1)의 전압은 제1 감지 트랜지스터(LT1)의 제1 전극과 게이트 전극 간의 전압(Vsg=VINT-Vg)이 문턱 전압(Vth)의 절댓값에 도달할 때까지 증가할 수 있다. 제1 노드(N1)가 제1 감지 트랜지스터(LT1)의 문턱 전압(Vth)에 도달하는 경우 제1 감지 트랜지스터(LT1)가 턴-온될 수 있다. 제1 노드(N1)에 충전된 전하량이 클수록 제1 감지 트랜지스터(LT1)에 흐르는 감지 전류(도 9의 'Irx')가 증가하기 때문에, 광 노출 기간(EP)은 충분히 길게 설정할 수 있다.
도 12를 참조하면, 광전 변환 소자(PD)가 역방향 바이어스 상태인 경우, 동작점(Vop)이 감소할수록 광 노출에 따른 전류 변화량이 증가할 수 있다. 전류 변화량은 제2 노드(N2)에서 제1 노드(N1)로 흐르는 광 전류(Iph)의 변화량을 의미한다, 동작점(Vop)이 감소할수록 광전 변환 소자(PD)의 역방향 전류인 광 전류(Iph)가 증가하기 때문에 제1 감지 트랜지스터(LT1)에 흐르는 감지 전류(Irx)가 증가할 수 있다. 이에 따라, 광 센서(PS)에 감지되는 지문 감지 전압의 변화량이 증가할 수 있고, 보다 정확한 지문 센싱이 가능할 수 있다.
예를 들어, 제1 동작점(A)을 갖는 광전 변환 소자(PD)의 전류 변화량(ΔIa)은 제2 동작점(B)을 갖는 광전 변환 소자(PD)의 전류 변화량(ΔIb)보다 클 수 있다. 본 실시예에 따라 제1 트랜지스터(T1_n)를 포함하는 경우 광전 변환 소자(PD)의 광 전류 변화량이 증가할 수 있다.
도 13은 지문 판독 기간 동안 광 센서의 구동 방법을 설명하기 위한 회로도이다.
도 13을 참조하면, 지문 판독 기간(ROP) 동안 제2 스캔 기입 라인(GWL2)에는 제1 레벨 전압(VGL)을 갖는 제2 스캔 기입 신호(GW2)가 공급된다. 이로 인해, 제2 감지 트랜지스터(LT2)가 턴-온되고, 제1 감지 트랜지스터(LT1)의 감지 전류(Irx)가 제2 감지 트랜지스터(LT2)를 통해 리드 아웃 배선(ROL)으로 출력될 수 있다. 감지 전류(Irx)는 제1 감지 트랜지스터(LT1)의 게이트 전극으로 입력되는 제1 노드(N1)의 전하량에 비례하여 발생된 소스-드레인 전류이다. 따라서, 제1 노드(N1)의 전압 변화를 감지함으로써 지문의 융선 또는 골을 판단하고 지문을 감지할 수 있다. 지문 판독 기간(ROP) 동안 리드 아웃 배선(ROL)에 연결된 리드 아웃 회로(도 14의 '40')는 제3 노드(N3)에 충전된 감지 전압(Vrx)을 통해 지문 감지 신호를 검출한다.
정리하면, 본 실시예에 따른 표시 장치(1)는 제1 트랜지스터(T1_n)를 산화물 반도체를 포함하는 N 타입 트랜지스터로 형성할 수 있다. 제1 트랜지스터(T1_n)는 제2 레벨 전압(VGH)에 따라 턴-온되기 때문에, 제1 레벨 전압(VGL)을 증가시키더라도 발광 소자(EL)의 블랙 전압에 따른 블랙 계조의 휘도가 상승하는 문제를 방지할 수 있다. 또한, 제1 레벨 전압(VGL)을 증가시키는 경우 광전 변환 소자(PD)의 동작점이 증가할 수 있으므로 광전 변환 소자(PD)의 암 전류가 감소할 수 있다. 따라서, 광전 변환 소자(PD)의 소비 전력이 증가하기 ?문에 광전 변환 소자(PD)의 성능이 향상될 수 있다. 또한, 역방향 바이어스 상태에서 기준 전압(V0)에 가까운 동작점(Vop)을 갖는 광전 변환 소자(PD)가 광에 노출된 경우 광 전류의 변화량이 증가할 수 있으므로 광 센서(PS)의 광 감지 감도가 증가할 수 있다.
도 14는 일 실시예에 따른 리드 아웃 회로의 회로도이다.
도 14를 참조하면, 리드 아웃 회로(40)는 리드 아웃 배선(ROL)을 통해 광 센서(PS)에 연결될 수 있다. 광 센서(PS)의 회로도는 도 4에서 설명한 바와 동일하므로 생략한다.
리드 아웃 회로(40)는 리드 아웃 배선(ROL)에 연결되는 증폭부(41), 증폭부(41)의 출력 전압을 저장하는 샘플/홀드 회로(42), 및 상기 출력 전압에 해당하는 아날로그 신호를 디지털 데이터로 변환하는 AD 컨버터(analog-digital converter)(43)를 포함할 수 있다.
증폭부(41)는 제1 연산 증폭기(OA1), 피드백 커패시터(Cfb), 및 피드백 리셋 스위치(SWRO)를 포함할 수 있다. 제1 연산 증폭기(OA1)는 제1 입력 단자(-), 제2 입력 단자(+), 및 출력 단자(out)를 포함할 수 있다. 제1 연산 증폭기(OA1)의 제1 입력 단자(-)는 리드 아웃 배선(ROL)에 접속되고, 제2 입력 단자(+)는 소정의 초기 전압(Vin)이 공급되며, 제1 연산 증폭기(OA1)의 출력 단자(out)는 샘플/홀드 회로(42)에 연결될 수 있다. 제1 연산 증폭기(OA1)의 출력 전압(Vout)은 샘플/홀드 회로(42)의 커패시터에 저장될 수 있다. 제1 연산 증폭기(OA1)의 게인(gain)은 피드백 커패시터(Cfb)의 커패시턴스에 대응한다. 피드백 커패시터(Cfb)는 1 프레임 기간동안 리드 아웃 배선(ROL)을 통해 제3 노드(N3)에 축적되는 감지 전압(Vrx)을 저장할 수 있다.
피드백 커패시터(Cfb)와 피드백 리셋 스위치(SWRO)는 제1 연산 증폭기(OA1)의 제1 입력 단자(-)와 출력 단자(out) 사이에 병렬로 접속될 수 있다. 피드백 리셋 스위치(SWRO)는 피드백 커패시터(Cfb)의 양단의 접속을 제어하는 역할을 한다. 피드백 리셋 스위치(SWRO)가 턴-온되어 피드백 커패시터(Cfb)의 양단이 접속되는 경우, 피드백 커패시터(Cfb)는 리셋될 수 있다.
샘플/홀드 회로(42)는 제1 샘플링 커패시터(Csh1), 제2 샘플링 커패시터(Csh2), 제1 스위치(SW1), 및 제2 스위치(SW2)를 포함할 수 있다. 샘플/홀드 회로(42)는 제1 샘플링 커패시터(Csh1)와 제2 샘플링 커패시터(Csh2)에 제1 연산 증폭기(OA1)의 출력 전압(Vout)을 샘플링(sampling)하고 샘플링된 출력 전압을 저장(holding)할 수 있다.
제1 샘플링 커패시터(Csh1)는 제1 스위치(SW1)를 통해 제1 연산 증폭기(OA1)의 출력 단자(out)에 연결될 수 있다. 피드백 리셋 스위치(SWRO)가 턴-오프되고, 제1 스위치(SW1)가 턴-온되는 경우 제1 샘플링 커패시터(Csh1)에는 노이즈 신호 전압(이하, "Vnoise"로 표기함)가 저장될 수 있다. 제2 샘플링 커패시터(Csh2)는 제2 스위치(SW2)를 통해 제1 연산 증폭기(OA1)의 출력 단자(out)에 연결될 수 있다. 피드백 리셋 스위치(SWRO)가 턴-오프되고, 제2 스위치(SW2)가 턴-온되는 경우 제2 샘플링 커패시터(Csh2)에는 노이즈 신호 전압(Vnoise)와 감지 신호 전압(이하, "Vsingal"로 표기함)이 저장될 수 있다.
AD 컨버터(43)는 제1 샘플링 커패시터(Csh1), 제2 샘플링 커패시터(Csh2)에 저장된 전압을 차등하여 디지털 데이터로 변환할 수 있다. AD 컨버터(43)는 제1 샘플링 커패시터(Csh1)와 제2 샘플링 커패시터(Csh2)에 저장된 전압을 차등하여 감지 신호 전압(Vsignal)을 디지털 데이터인 지문 감지 데이터로 변환하여 출력할 수 있다.
이하, 도 15를 참조하여 다른 실시예에 따른 표시 장치(1)를 설명한다. 도 15는 다른 실시예에 따른 화소 및 광 센서의 회로도이다.
도 15를 참조하면, 광전 변환 소자(PD)의 암 전류를 감소시키기 위해 제3 감지 트랜지스터(LT3)의 제1 전극에는 리셋 전압(Vrst)을 인가하는 리셋 전압 라인(VRL)을 연결할 수 있다. 리셋 기간(RSP)에 제3 감지 트랜지스터(LT3)가 턴-온되는 경우 리셋 전압 라인(VRL)은 광전 변환 소자(PD)의 감지 애노드 전극과 제1 노드(N1)에 접속될 수 있다. 제2 노드(N2)의 전압이 일정한 경우, 제1 노드(N1)의 전압이 증가할수록 광전 변환 소자(PD)의 암 전류는 감소할 수 있다. 따라서, 제3 감지 트랜지스터(LT3)의 제1 전극에 제1 레벨 전압 라인(VGLL)을 연결한 이전 실시예와 달리 별도의 배선에 해당하는 리셋 전압 라인(VRL)을 연결할 수 있다. 이에 따라, 리셋 전압 라인(VRL)의 리셋 전압(Vrst)을 독립적으로 구동할 수 있기 때문에 광전 변환 소자(PD)의 동작점(Vop)을 증가시킬 수 있고, 암 전류를 감소시키는 것이 용이할 수 있다. 본 실시예에 따른 표시 장치의 광전 변환 소자(PD)는 암 전류가 감소되기 때문에 소비 전력이 향상될 수 있다.
도 16은 또 다른 실시예에 따른 화소 및 광 센서의 회로도이다.
도 16을 참조하면, 유기물의 전자 공여 물질 및 전자 수용 물질을 포함하는 광전 변환 소자(PD)를 포함하는 이전 실시예와 달리 본 실시예에 따른 표시 장치(1)는 N형 반도체층, I형 반도체층 및 P형 반도체층으로 형성된 반도체층을 포함하는 포토 다이오드(photo diode, PIN)를 포함할 수 있다. 포토 다이오드(PIN)는 감지 애노드 전극에 접속되는 P형 반도체층, 감지 캐소드 전극에 접속되는 N형 반도체층, 및 P형 반도체층과 N형 반도체층 사이에 배치되는 I 형 반도체층을 포함할 수 있다. 구체적으로, I형 반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(depletion)되어 내부에 전기장이 발생하게 되고, 외부 광에 노출되는 경우 정공 및 전자가 전기장에 의해 드리프트(drift)된다. 이로 인해, 정공은 P형 반도체층을 통해 감지 애노드 전극으로 수집되고, 전자는 N형 반도체층을 통해 감지 캐소드 전극으로 수집될 수 있다.
본 실시예에 따른 표시 장치(1)에서, 도면과 달리 제1 트랜지스터(T1_n)의 게이트 전극은 발광 제어 라인(EML) 이외에 스캔 초기화 라인(GIL), 스캔 제어 라인(GCL), 및 제1 스캔 기입 라인(GWL1) 중 어느 하나에 접속될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 표시 패널
20: 패널 구동 회로 40: 리드 아웃 회로
PX: 화소 PS: 광 센서
EL: 발광 소자 PD: 광전 변환 소자
DT: 구동 트랜지스터 T1~T6: 제1 내지 제6 트랜지스터
LT1~LT3: 제1 내지 제3 감지 트랜지스터

Claims (20)

  1. 발광 소자에 구동 전류를 인가하는 표시 구동부를 포함하는 화소; 및
    광전 변환 소자의 광전류에 따라 감지 전류를 리드 아웃 배선에 인가하는 감지 구동부를 포함하는 광 센서를 구비하고,
    상기 화소는,
    게이트 전극의 전압에 따라 상기 구동 전류를 제어하는 구동 트랜지스터;
    발광 제어 라인의 발광 제어 신호에 따라 상기 발광 소자의 애노드 전극에 제1 초기화 배선의 제1 초기화 전압을 인가하는 제1 트랜지스터; 및
    상기 발광 제어 신호에 따라 상기 발광 소자의 애노드 전극을 상기 구동 트랜지스터의 제1 전극에 연결하는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 채널은 상기 구동 트랜지스터의 채널 및 상기 제2 트랜지스터의 채널과 상이한 물질로 이루어진 표시 장치.
  2. 제1 항에 있어서,
    상기 구동 트랜지스터의 채널 및 상기 제2 트랜지스터의 채널은 폴리 실리콘으로 이루어지고, 상기 제1 트랜지스터의 채널은 산화물 반도체로 이루어진 표시 장치.
  3. 제2 항에 있어서,
    상기 구동 트랜지스터 및 상기 제2 트랜지스터는 P 타입 MOSFET으로 형성되고, 상기 제1 트랜지스터는 N 타입 MOSFET으로 형성되는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 트랜지스터의 채널은 상기 발광 제어 라인과 두께 방향으로 중첩하는 표시 장치.
  5. 제1 항에 있어서,
    상기 광 센서는,
    상기 광전 변환 소자의 감지 애노드 전극의 전압에 따라 리드 아웃 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터; 및
    상기 광전 변환 소자의 감지 애노드 전극을 제1 레벨 전압으로 초기화하는 리셋 트랜지스터를 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 트랜지스터는 상기 제1 레벨 전압보다 높은 제2 레벨 전압의 발광 제어 신호가 인가되는 경우 턴-온되는 표시 장치.
  7. 제5 항에 있어서,
    상기 제1 레벨 전압을 전달하는 제1 레벨 전압 배선들을 더 포함하고,
    상기 제1 레벨 전압 배선들 중 일부는 스캔 신호를 제공하는 스캔 구동부에 연결되고, 상기 제1 레벨 전압 배선들 중 다른 일부는 상기 리셋 트랜지스터의 제1 전극과 제2 전극 중 어느 하나에 연결되는 표시 장치.
  8. 제5 항에 있어서,
    상기 발광 소자는 애노드 전극, 캐소드 전극, 및 사이에 배치된 발광층을 포함하고,
    상기 광전 변환 소자는 감지 애노드 전극, 감지 캐소드 전극, 및 사이에 배치된 광전 변환층을 포함하고,
    상기 캐소드 전극과 상기 감지 캐소드 전극은 공통 전압을 인가하는 공통 전압 배선에 연결되는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 레벨 전압은 상기 공통 전압보다 작은 표시 장치.
  10. 발광 소자에 구동 전류를 인가하는 표시 구동부를 포함하는 화소; 및
    광전 변환 소자의 광전류에 따라 감지 전류를 리드 아웃 배선에 인가하는 감지 구동부를 포함하는 광 센서를 구비하고,
    상기 화소는 게이트 전극의 전압에 따라 상기 구동 전류를 제어하는 구동 트랜지스터와 발광 제어 라인의 발광 제어 신호에 따라 상기 발광 소자의 애노드 전극에 제1 초기화 배선의 제1 초기화 전압을 인가하는 제1 트랜지스터를 포함하고,
    상기 광 센서는 상기 광전 변환 소자의 감지 애노드 전극의 전압에 따라 리드 아웃 배선으로 흐르는 감지 전류를 제어하는 제1 감지 트랜지스터와 상기 광전 변환 소자의 감지 애노드 전극을 제1 레벨 전압으로 초기화하는 리셋 트랜지스터를 포함하며,
    상기 제1 트랜지스터는 상기 제1 레벨 전압보다 높은 제2 레벨 전압의 발광 제어 신호가 인가되는 경우 턴-온되는 표시 장치.
  11. 제10 항에 있어서,
    상기 발광 소자는 상기 발광 제어 신호가 상기 제1 레벨 전압에서 상기 제2 레벨 전압으로 상승하는 펄스를 갖는 경우 초기화되고, 상기 제2 레벨 전압에서 상기 제1 레벨 전압으로 하강하는 펄스를 갖는 경우 발광하는 표시 장치.
  12. 제10 항에 있어서,
    상기 광전 변환 소자의 감지 캐소드 전극에 공통 전압을 인가하는 공통 전압 배선을 포함하고,
    상기 제1 레벨 전압은 상기 공통 전압보다 작은 표시 장치.
  13. 제12 항에 있어서,
    상기 발광 소자의 캐소드 전극은 상기 광전 변환 소자의 감지 캐소드 전극과 전기적으로 연결된 표시 장치.
  14. 제10 항에 있어서,
    상기 발광 제어 라인의 발광 제어 신호에 따라 상기 발광 소자의 애노드 전극을 상기 구동 트랜지스터의 제1 전극에 연결하는 제2 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터는 상기 제1 레벨 전압의 발광 제어 신호가 인가되는 경우 턴-온되는 표시 장치.
  15. 제14 항에 있어서,
    상기 리셋 트랜지스터가 턴-온되는 기간동안 상기 광전 변환 소자는 역방향 바이어스(reverse-bias) 상태인 표시 장치.
  16. 제15 항에 있어서,
    상기 리셋 트랜지스터가 턴-온되는 기간동안 상기 광전 변환 소자의 동작점(operating point)은 기준 전압 이하인 표시 장치.
  17. 제14 항에 있어서,
    상기 광전 변환 소자의 상기 감지 애노드 전극과 상기 제1 감지 트랜지스터 사이에 배치되는 제1 노드를 더 포함하고,
    상기 광전 변환 소자가 광에 노출되는 동안 상기 제1 노드의 전압의 크기가 증가하는 표시 장치.
  18. 제17 항에 있어서,
    상기 광전 변환 소자는 광에 노출되는 동안 감지 캐소드 전극에서 감지 애노드 전극으로 흐르는 광전류를 생성하는 표시 장치.
  19. 제18 항에 있어서,
    상기 화소는 스캔 라인의 스캔 신호에 따라 턴-온되는 제2 트랜지스터를 더 포함하고,
    상기 광 센서는 상기 스캔 라인의 스캔 신호에 따라 상기 제1 감지 트랜지스터와 상기 리드 아웃 배선을 연결하는 제2 감지 트랜지스터를 더 포함하는 표시 장치.
  20. 제10 항에 있어서,
    상기 제1 트랜지스터의 채널은 상기 구동 트랜지스터의 채널 및 상기 제1 감지 트랜지스터의 채널과 상이한 물질로 이루어진 표시 장치.
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