KR20240059025A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20240059025A
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layer
conductors
silicon
redistribution
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황현정
김동규
송인형
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Abstract

일 실시예에 따른 반도체 패키지는, 제1 재배선층 및 상기 제1 재배선층 상에 배치되고 상기 제1 재배선층과 전기적으로 커플링된 제2 재배선층을 포함하는 인터포저; 및 상기 인터포저 상의 반도체 칩을 포함하고, 상기 제1 재배선층은 제1 유기 절연층, 및 상기 제1 유기 절연층 내의 복수의 제1 전도체들을 포함하고, 상기 제2 재배선층은 제2 유기 절연층, 상기 제2 유기 절연층 상의 실리콘 절연층, 및 상기 제2 유기 절연층과 상기 제1 실리콘 절연층을 관통하는 복수의 제2 전도체들을 포함하고, 상기 반도체 칩은 제2 실리콘 절연층, 및 상기 제2 실리콘 절연층 내의 복수의 제3 전도체들을 포함하고, 상기 복수의 제2 전도체들 각각은 상기 복수의 제3 전도체들 각각과 직접(direct) 본딩되고, 상기 제1 실리콘 절연층은 상기 제2 실리콘 절연층과 직접 본딩된다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGES AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
실리콘은 반도체 칩과 열팽창 계수가 유사하여 반도체 칩과의 관계에서 높은 열적 안정성을 가지고 있으며, 반도체 미세 배선의 형성 및 비아의 형성 공정에 적용하기 쉬운 소재 특성을 가진다. 이러한 실리콘 소재의 특성을 이용하여, 배선 기판과 반도체 칩 사이의 열팽창 계수 차이로 인해 발생되는 스트레스를 완화하고, 배선 기판과 반도체 칩 사이에 효율적인 전기적인 접속이 이루어지도록 반도체 소자와 동일한 재료로 구성되며, 배선 기판과 반도체 칩 사이에 배치되는 실리콘 인터포저(Silicon interposer)가 반도체 패키지 분야에 잘 알려져 있다.
이러한 실리콘 인터포저는 반도체 칩과 본딩하는 과정에서 하이브리드 본딩(hybrid bonding) 프로세스를 적용할 수 있다. 하이브리드 본딩 프로세스는 금속 대 금속(metal to metal)의 직접 본딩 및 비금속 대 비금속(non-metal to non-metal)의 직접 본딩의 2개의 유형의 본딩으로 수행될 수 있다. 따라서, 실리콘 인터포저를 사용하여 직접 본딩을 한다면 솔더 볼의 사용 없이 다단 스택을 형성할 수 있으며, 이러한 이점에 기초하여 실리콘 인터포저는 2.5D 및 3D 집적 회로 칩의 결합에서 중요한 부품 중 하나로 활용되고 있다.
하지만, 실리콘 인터포저의 경우, 실리콘 소재의 가격이 다른 소재의 가격에 비해 높다. 따라서, 복잡한 회로의 구조를 설계해야 하거나 기판의 크기가 증가하여 그에 따른 실리콘 소재의 사용이 증가하게 되는 경우, 이에 따른 원가 비용의 상승 폭이 다른 소재들에 비해 매우 높게 된다.
이에 반하여 유기 인터포저(organic interposer)의 경우, 실리콘 인터포저에 비하여 소재 및 공정 비용이 낮고, 가공 공정을 진행할 때 기존의 공정을 적용하기 용이하다. 그러나, 유기 인터포저는 절연층(dielectric layer)에 유기(organic) 재료를 사용하기 때문에, 반도체 칩과의 본딩 과정에서 하이브리드 본딩 프로세스를 적용시키기 어려우며, 솔더 볼을 사용해야한다.
따라서, 반도체 소자들 간의 본딩이 이루어질 때 유기 인터포저를 사용하면서 하이브리드 본딩 프로세스를 적용할 수 있는 새로운 패키지 기술의 개발이 필요하다.
일 실시예는, 반도체 패키지에서, 유기 인터포저의 재배선층 내에 유기 절연층, 유기 절연층 상의 산화물 층, 및 유기 절연층 및 산화물 층을 관통하는 전도체들을 형성하여, 유기 인터포저에 하이브리드 본딩 프로세스를 적용할 수 있는 반도체 패키지 및 반도체 패키지 제조방법을 제공하고자 한다.
일 실시예에 따른 반도체 패키지는, 제1 재배선층 및 상기 제1 재배선층 상에 배치되고 상기 제1 재배선층과 전기적으로 커플링된 제2 재배선층을 포함하는 인터포저; 및 상기 인터포저 상의 반도체 칩을 포함하고, 상기 제1 재배선층은 제1 유기 절연층, 및 상기 제1 유기 절연층 내의 복수의 제1 전도체들을 포함하고, 상기 제2 재배선층은 제2 유기 절연층, 상기 제2 유기 절연층 상의 제1 실리콘 절연층, 및 상기 제2 유기 절연층과 상기 제1 실리콘 절연층을 관통하는 복수의 제2 전도체들을 포함하고, 상기 반도체 칩은 제2 실리콘 절연층, 및 상기 제2 실리콘 절연층 내의 복수의 제3 전도체들을 포함하고, 상기 복수의 제2 전도체들 각각은 상기 복수의 제3 전도체들 각각과 직접(direct) 본딩되고, 상기 제1 실리콘 절연층은 상기 제2 실리콘 절연층과 직접 본딩될 수 있다.
상기 복수의 제2 전도체들의 최상면과 상기 제1 실리콘 절연층의 최상면은 동일 레벨일 수 있다.
상기 제1 실리콘 절연층 및 상기 제2 실리콘 절연층은 실리콘 산화물을 포함할 수 있다.
상기 복수의 제2 전도체들 및 상기 복수의 제3 전도체들은 구리(Cu)를 포함할 수 있다.
상기 인터포저는 유기(organic) 인터포저를 포함할 수 있다.
상기 제1 및 제2 유기 절연층은 PID(photo imageable dielectric)를 포함할 수 있다.
상기 제2 재배선층은 배리어 금속 층들을 더 포함하고, 상기 배리어 금속 층들은 상기 제2 유기 절연층 및 상기 제1 실리콘 절연층을 포함하는 스택과 상기 복수의 제2 전도체들 사이에 개재(interposed)될 수 있다.
상기 배리어 금속 층은 티타늄(Ti)을 포함할 수 있다.
일 실시예는, 반도체 패키지에서, 제1 재배선층 및 상기 제1 재배선층 상의 제2 재배선층을 포함하는 인터포저; 및 상기 인터포저 상의 반도체 칩을 포함하고, 상기 제1 재배선층은, 제1 유기 절연층; 및 복수의 제1 전도체들 - 상기 복수의 제1 전도체들은 상기 제1 유기 절연층 내의 재배선 라인들 및 재배선 비아들을 포함함 -을 포함하고, 상기 제2 재배선층은, 제2 유기 절연층; 상기 제2 유기 절연층 상의 제1 실리콘 절연층; 상기 제2 유기 절연층과 상기 제1 실리콘 절연층을 관통하고, 상기 제1 재배선층과 상기 반도체 칩을 전기적으로 커플링시키는 복수의 제2 전도체들 - 상기 복수의 제2 전도체들의 최상면과 상기 제1 실리콘 절연층의 최상면은 동일 레벨임 -; 및 상기 제2 유기 절연층 및 상기 제1 실리콘 절연층을 포함하는 스택과 상기 복수의 제2 전도체들 사이의 계면들에 개재되는 배리어 금속 층들을 포함하고, 상기 반도체 칩은 복수의 제3 전도체들 및 제2 실리콘 절연층을 포함하고, 상기 복수의 제2 전도체들 각각은 상기 복수의 제3 전도체들 각각과 직접 본딩되고, 상기 제1 실리콘 절연층은 상기 제2 실리콘 절연층과 직접 본딩될 수 있다.
상기 제1 실리콘 절연층은 100 nm 내지 1000 nm의 두께를 가질 수 있다.
상기 배리어 금속 층들 중 각각의 배리어 금속 층은 10 nm 내지 300 nm의 두께를 가질 수 있다.
상기 복수의 제2 전도체들 중 하나의 제2 전도체, 상기 하나의 제2 전도체의 측벽들 상의 배리어 금속 층들 및 상기 스택의 단면의 폭의 합은 1 um 내지 380 um일 수 있다.
일 실시예는, 반도체 패키지 제조 방법에서, 제1 시드 금속 층 상에 제1 실리콘 절연층을 성막하는 단계; 상기 제1 실리콘 절연층이 노출되도록 복수의 개구부들을 포함하는 유기 절연층을 형성하는 단계; 상기 제1 시드 금속 층이 노출되도록 노출된 상기 제1 실리콘 절연층을 제거하는 단계; 상기 유기 절연층의 상부면과 측벽들 상에 배리어 금속 층을 형성하는 단계; 상기 제1 시드 금속 층 및 상기 배리어 금속 층 상에 제2 시드 금속 층을 형성하는 단계; 상기 유기 절연층의 복수의 개구부들 내의 상기 제2 시드 금속 층 상에 복수의 제1 전도체들을 형성하는 단계; 상기 유기 절연층의 상부면 상의 상기 배리어 금속 층 및 상기 제2 시드 금속 층을 제거하는 단계; 상기 유기 절연층의 상부면 위에 그리고 상기 복수의 제1 전도체들의 상부면 위에 재배선층을 형성하는 단계; 상기 복수의 제1 전도체들 및 상기 제1 실리콘 절연층이 노출되도록 상기 제1 시드 금속 층을 제거하는 단계; 및 상기 복수의 제1 전도체들 각각을 반도체 칩의 복수의 제2 전도체들 각각과 본딩시키고, 상기 제1 실리콘 절연층을 반도체 칩의 제2 실리콘 절연층과 본딩시키는 단계를 포함할 수 있다.
상기 제1 시드 금속 층이 노출되도록 노출된 상기 제1 실리콘 절연층을 제거하는 단계는, 상기 유기 절연층의 스컴(scum)을 제거하는 단계를 포함할 수 있다.
상기 제1 시드 금속 층 및 상기 배리어 금속 층은 티타늄(Ti)을 포함하고, 상기 제2 시드 금속 층 및 상기 복수의 제1 전도체들은 구리(Cu)를 포함하고, 상기 제2 시드 금속 층은 30 nm 내지 1500 nm의 두께를 포함할 수 있다.
상기 제2 시드 금속 층을 형성하는 단계는, 스퍼터링 또는 무전해도금을 수행하는 단계를 포함할 수 있다.
상기 복수의 제1 전도체들을 형성하는 단계는, 전해도금을 수행하는 단계를 포함할 수 있다.
상기 복수의 제1 전도체들 및 상기 제1 실리콘 절연층이 노출되도록 상기 제1 시드 금속 층을 제거하는 단계에서, CMP의 수행 없이 상기 복수의 제1 전도체들의 최상면과 상기 제1 실리콘 절연층의 최상면은 동일 레벨을 가질 수 있다.
상기 복수의 제1 전도체들 각각을 반도체 칩의 복수의 제2 전도체들 각각과 본딩시키는 단계는, 30Mpa 미만의 압력을 가하고, 100℃ 내지 500℃의 온도에서 어닐링 하는 단계를 포함할 수 있다.
상기 복수의 제1 전도체들을 형성하는 단계 이전에, 상기 유기 절연층의 상부면 상의 상기 제2 시드 금속 층 상에 포토 레지스트를 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 유기 인터포저의 재배선층 내에 유기 절연층, 유기 절연층 상의 실리콘 절연층, 및 유기 절연층 및 실리콘 절연층을 관통하는 전도체들을 형성하여, 유기 인터포저에 하이브리드 본딩 프로세스를 적용할 수 있으며, 따라서, 유기 인터포저의 활용 범위를 넓힐 수 있다.
일 실시예에 따르면, 유기 인터포저의 제조 과정에서, 실리콘 절연층의 상부면과 전도체들의 상부면이 동일 레벨을 갖도록 형성되므로, 하이브리드 본딩 전에 수행되어야 하는 CMP(chemical mechanical polishing) 공정을 생략할 수 있다.
일 실시예에 따르면, 종래 칩 라스트(chip last) 유기 인터포저의 제조 공정에서, 실리콘 절연층을 성막하는 공정 및 실리콘 절연층을 에칭하는 공정만을 추가하여, 하이브리드 본딩 프로세스가 적용될 수 있는 유기 인터포저를 제공할 수 있다.
일 실시예에 따르면, 유기 절연층과 실리콘 절연층의 스택 및 전도체들 사이의 계면들에 배리어 금속 층을 개재하여, 유기 절연층과 실리콘 절연층의 스택과 전도체들 간에 발생할 수 있는 산화 화학 반응을 방지하고, 구조물 간의 화학 안정성을 높일 수 있다.
도 1은 종래의 반도체 칩과 실리콘 인터포저 간의 하이브리드 본딩을 도시한 단면도이다.
도 2는 일 실시예의 실리콘 절연층과 전도체들을 갖는 반도체 칩, 및 재배선층 상부에 반도체 칩과 동일한 재료인 실리콘 절연층과 전도체들을 갖는 유기 인터포저가 하이브리드 본딩된 반도체 패키지를 도시한 단면도이다.
도 3은 일 실시예의 도 2의 단면도에서의 유기 인터포저의 영역 A를 확대 도시한 단면도이다.
도 4는 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 제1 시드 금속 층을 형성하는 단계를 도시한 단면도이다.
도 5는 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 제1 실리콘 절연층을 형성하는 단계를 도시한 단면도이다.
도 6는 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 패터닝된 제2 유기 절연층을 형성하는 단계를 도시한 단면도이다.
도 7는 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 노출된 제1 실리콘 절연층을 제거하는 단계를 도시한 단면도이다.
도 8은 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 배리어 금속 층 및 제2 시드 금속 층을 형성하는 단계를 도시한 단면도이다.
도 9은 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 패터닝된 포토 레지스트를 형성하는 단계를 도시한 단면도이다.
도 10은 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 포토 레지스트의 개구부들에 전도체들을 형성하는 단계를 도시한 단면도이다.
도 11은 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 포토 레지스트를 제거하는 단계를 도시한 단면도이다.
도 12는 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 배리어 금속 층 및 제2 시드 금속 층을 제거하는 단계를 도시한 단면도이다.
도 13은 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 CMP를 수행하는 단계를 도시한 단면도이다.
도 14는 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 유기 인터포저의 재배선층을 형성하는 단계를 도시한 단면도이다.
도 15는 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 캐리어를 제거하는 단계를 도시한 단면도이다.
도 16은 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 제1 시드 금속 층을 제거하는 단계를 도시한 단면도이다.
도 17은 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 유기 인터포저와 반도체 칩을 하이브리드 본딩하는 단계를 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 만 아니라, 다른 부재를 사이에 두고 "간접적으로 연결"된 것도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하, 도면을 참조하여 일 실시예의 반도체 패키지를 설명한다.
도 1은 종래의 실리콘 인터포저(12)와 반도체 칩(13) 간의 하이브리드 본딩을 도시한 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 실리콘 인터포저(12)와 실리콘 인터포저(12) 상에 본딩된 반도체 칩(13)을 포함한다. 실리콘 인터포저(12)는 반도체 소자들과 배선 기판을 전기적으로 연결시키기 위한 것으로서, 실리콘 기판에 비아 홀을 형성하고 비아 홀을 전도성 재료로 채워 형성된다. 실리콘 인터포저(12)는 관통 구리 비아(14)와 실리콘 산화물층(16)을 포함할 수 있다.
도 1의 우측 도면은 실리콘 인터포저(12)와 반도체 칩(13)의 접합 계면을 확대 도시한 것이다. 실리콘 인터포저(12)와 반도체 칩(13)은 하이브리드 본딩에 의해 접합된다. 실리콘 인터포저(12)의 상부면에 노출되는 관통 구리 비아(14)는 반도체 칩(13)의 하부면의 구리 패드(15)와 금속-금속 하이브리드 본딩에 의해 직접 접합된다. 관통 구리 비아(14)와 구리 패드(15) 사이의 계면에서는 열과 압력에 의한 금속 결합이 이루어진다. 실리콘 인터포저(12)의 상부면에 노출되는 실리콘 산화물층(16)은 반도체 칩(13)의 하부면의 실리콘 산화물 패드(17)와 비금속-비금속 하이브리드 본딩에 의해 직접 접합된다. 실리콘 산화물층(16)과 실리콘 산화물 패드(17) 사이의 계면에서는 열과 압력에 의한 공유 결합이 이루어진다.
이처럼 하이브리드 본딩이 가능한 실리콘 인터포저를 사용한다면 솔더 볼의 사용 없이 다단 스택을 형성할 수 있고, 매우 작은 본딩 피치(약 10um)로 배선 결합을 할 수 있다. 하지만, 실리콘 인터포저의 경우, 실리콘 소재의 가격이 다른 소재의 가격에 비해 높기 때문에 복잡한 회로의 구조를 설계해야 하거나 기판의 크기가 증가하여 그에 따른 실리콘 소재의 사용이 증가하게 되는 경우, 이에 따른 원가 비용의 상승 폭이 다른 소재들에 비해 매우 높게 된다.
도 2는 일 실시예의 제2 실리콘 절연층(170)과 복수의 제3 전도체들(150)을 갖는 제1 반도체 칩(130), 및 제1 실리콘 절연층(160)과 복수의 제2 전도체들(140)을 갖는 유기 인터포저(120)가 하이브리드 본딩된 반도체 패키지(100)를 도시한 단면도이다. 유기 인터포저(120)의 복수의 제2 전도체들(140)은 제1 반도체 칩(130)의 복수의 제3 전도체들(150)과 동일한 재료로 구성되고, 유기 인터포저(120)의 제1 실리콘 절연층(160)은 제1 반도체 칩(130)의 제2 실리콘 절연층(170)과 동일한 재료로 구성된다.
도 2를 참조하면, 반도체 패키지(100)는 전면 재배선층(110; front side redistribution layer; FRDL)을 포함한다. 전면 재배선층(110)은 전면 재배선 라인(111, 113, 115), 전면 재배선 비아(112, 114, 116) 및 전면 재배선 라인(111, 113, 115)과 전면 재배선 비아(112, 114, 116)를 몰딩하는 절연층(118)을 포함한다. 절연층(118)은 전면 재배선 라인(111, 113, 115) 및 전면 재배선 비아(112, 114, 116)를 외부 충격으로부터 보호할 수 있다. 일 실시예에서, 전면 재배선 라인(111, 113, 115) 및 전면 재배선 비아(112, 114, 116)는 구리, 니켈, 알루미늄, 티타늄 및 이들의 합금 중 적어도 하나로 형성될 수 있다. 일 실시예에서, 절연층(118)은 에폭시 수지, 폴리벤조비스옥사졸(polybenzobisoxazole; PBO), 벤조사이클로부텐(benzocyclobutene; BCB), 폴리이미드(polymide), 및 폴리이미드 유도체(polymide derivative) 중 적어도 어느 하나를 포함할 수 있다. 다른 실시예에서, 절연층(118)은 실리콘 질화물 및 실리콘 산화물과 같은 무기 유전체 재료로 형성될 수 있다.
도 2의 전면 재배선층(110)의 일 실시예에서는, 전면 재배선 라인(111, 113, 115), 전면 재배선 비아(112, 114, 116) 및 절연층(118)이 도시되었으나, 전면 재배선 비아, 전면 재배선 라인 및 절연층의 개수, 배치 또는 배열은 이에 한정되지 않으며, 더 많거나 적은 개수, 다른 배치 또는 다른 배열의 전면 재배선 비아, 전면 재배선 라인 및 절연층을 포함할 수 있다.
전면 재배선층(110)의 최상부 전면 재배선 비아(116)는 관통 비아(132) 및 제2 반도체 칩(131)의 도전성 연결 부재(119)와 본딩되고, 유기 인터포저(120) 및 제2 반도체 칩(131)과 전기적으로 커플링될 수 있다. 전면 재배선층(110)의 최하부 전면 재배선 라인(111)은 솔더 볼(134)과 본딩되어 외부 디바이스와 전기적으로 커플링될 수 있다.
반도체 패키지(100)는 제2 반도체 칩(131)을 포함한다. 제2 반도체 칩(131)은 도전성 연결 부재(119)에 의해 전면 재배선층(110)과 본딩되고, 전기적으로 커플링된다. 제2 반도체 칩(131)은 전면 재배선층(110)에 의해 지지될 수 있다. 도 2에서는 하나의 제2 반도체 칩(131)이 도시되었으나, 복수의 반도체 칩들이 포함될 수 있다. 일 실시예에서, 제2 반도체 칩(131)은 시스템 온 칩(system on chip; SOC)일 수 있다.
반도체 패키지(100)는 관통 비아(132)를 포함한다. 관통 비아(132)는 전면 재배선층(110) 상에 배치되고 전면 재배선층(110)과 유기 인터포저(120)를 전기적으로 커플링한다. 일 실시예에서, 관통 비아(132)는 구리, 알루미늄, 텅스텐, 니켈, 금, 주석, 티타늄 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
반도체 패키지(100)는 몰딩 재료(133)를 포함한다. 몰딩 재료(133)는 제2 반도체 칩(131), 관통 비아(132) 및 전면 재배선층(110)을 몰딩한다. 몰딩 재료(133)는 제2 반도체 칩(131)을 둘러쌀 수 있다. 몰딩 재료(133)는 제2 반도체 칩(131)을 보호하고 고정시키도록 구성될 수 있다. 일 실시예에서, 몰딩 재료(133)는 몰딩 컴파운드, 몰딩 언더필, 에폭시 및/또는 수지일 수 있다.
반도체 패키지(100)는 유기 인터포저(120)를 포함한다. 유기 인터포저(120)는 제1 재배선층(121) 및 제2 재배선층(122)을 포함한다.
제1 재배선층(121)은 종래의 유기 인터포저의 재배선층에 해당한다. 제1 재배선층(121)은 재배선 라인(123, 125, 127), 재배선 비아(124, 126, 128), 및 재배선 라인(123, 125, 127) 및 재배선 비아(124, 126, 128)를 몰딩하는 제1 유기 절연층(161)을 포함한다. 제1 유기 절연층(161)은 재배선 라인(123, 125, 127) 및 재배선 비아(124, 126, 128)를 외부 충격으로부터 보호할 수 있다. 일 실시예에서, 재배선 라인(123, 125, 127) 및 재배선 비아(124, 126, 128)는 구리, 니켈, 알루미늄, 티타늄 및 이들의 합금 중 적어도 하나로 형성될 수 있다.
제1 유기 절연층(161)은 감광성 폴리머층일 수 있다. 감광성 폴리머는 포토리소그래피 공정을 적용하여 미세 패턴을 형성할 수 있는 소재이다. 감광성 폴리머는 포토이미지어블 절연체(photoimageable dielectric, PID) 소재를 포함할 수 있다. 일 실시예로서, PID는 폴리이미드계 감광성 폴리머, 노보락계 감광성 폴리머, 폴리벤즈옥사졸, 실리콘(silicone)계 폴리머, 아크릴레이트계 폴리머, 또는 에폭시계 폴리머를 포함할 수 있다. PID는 절연층에 사용하는 다른 재료들에 비교하여 상대적으로 낮은 재료 비용과 제조 용이성의 이점들을 갖는다.
도 2의 제1 재배선층(121)의 일 실시예에서는, 재배선 라인(123, 125, 127), 재배선 비아(124, 126, 128) 및 제1 유기 절연층(161)이 도시되었으나, 비아, 재배선 라인 및 제1 유기 절연층의 개수, 배치 또는 배열은 이에 한정되지 않으며, 더 많거나 적은 개수, 다른 배치 또는 다른 배열의 비아, 재배선 라인 및 제1 유기 절연층을 포함할 수 있다.
제2 재배선층(122)은 제2 유기 절연층(162), 실리콘 절연층(160), 전도체들(140) 및 배리어 금속 층들(180)을 포함한다.
제2 유기 절연층(162)은 제1 유기 절연층(161)과 마찬가지로 감광성 폴리머층일 수 있다. 제2 유기 절연층(162)은 감광성 폴리머로서 포토이미지어블 절연체 소재를 포함할 수 있다. 일 실시예로서, PID는 폴리이미드계 감광성 폴리머, 노보락계 감광성 폴리머, 폴리벤즈옥사졸, 실리콘계 폴리머, 아크릴레이트계 폴리머, 또는 에폭시계 폴리머를 포함할 수 있다
실리콘 절연층(160)은 제2 유기 절연층(162) 상에 위치한다. 일 실시예에서, 실리콘 절연층(160)은 실리콘 산화물을 포함할 수 있다. 일 실시예에서, 실리콘 절연층(160)은 SiO2를 포함할 수 있다. 다른 실시예에서, 실리콘 절연층(160)은 실리콘 질화물, 실리콘 산질화물 또는 다른 적합한 유전체 재료일 수 있다.
전도체들(140) 중 각각의 전도체(140)는 제2 유기 절연층(162)과 제2 유기 절연층(162) 상의 실리콘 절연층(160)을 관통하도록 형성된다. 전도체들(140)의 상부면과 실리콘 절연층(160)의 상부면은 동일 레벨을 가질 수 있다. 일 실시예에서, 전도체들(140)은 구리를 포함할 수 있다. 다른 실시예에서, 전도체들(140)은 하이브리드 본딩을 적용할 수 있는 금속성 재료일 수 있다.
배리어 금속 층들(180)은 제2 유기 절연층(162)과 실리콘 절연층(160)의 스택 및 전도체들(140) 사이의 계면들에 개재된다. 배리어 금속 층들(180)은 티타늄(Ti) 또는 티타늄 합금을 포함할 수 있다. 배리어 금속 층들(180)은 전도체들(140)의 금속이 제2 유기 절연층(162) 및 실리콘 절연층(160)으로 확산되는 것을 방지하여 복수의 배선 간의 단락을 억제할 수 있다. 또한, 전도체들(140)과 실리콘 절연층(160)의 간에 발생할 수 있는 산화 화학 반응을 방지하고, 구조물 간의 화학 안정성을 높일 수 있다
반도체 패키지(100)는 제1 반도체 칩(130)을 포함한다. 제1 반도체 칩(130)은 전도체들(150) 및 실리콘 절연층(170)을 포함한다. 일 실시예에서, 전도체들(150)은 구리를 포함할 수 있다. 다른 실시예에서, 전도체들(150)은 하이브리드 본딩을 적용할 수 있는 금속성 재료일 수 있다. 일 실시예에서, 실리콘 절연층(170)은 실리콘 산화물(예를 들면, SiO2)을 포함할 수 있다. 다른 실시예에서, 실리콘 절연층(170)은 실리콘 질화물, 실리콘 산질화물 또는 다른 적합한 유전체 재료일 수 있다.
유기 인터포저(120)와 제1 반도체 칩(130)은 하이브리드 본딩에 의해 접합된다. 하이브리드 본딩은 동일한 물질의 결합 속성을 이용하여 두 디바이스의 동일한 물질들을 융합시는 방법으로 두 디바이스를 본딩 시키는 것이다. 여기서, 하이브리드는 2개의 상이한 타입들의 본딩이 이루어지는 것, 예를 들면, 제1 타입의 금속-금속 간의 본딩 및 제2 타입의 비금속-비금속 간의 본딩으로 두 디바이스를 본딩시키는 것을 의미한다. 유기 인터포저(120)의 전도체들(140)은 제1 반도체 칩(130)의 전도체들(150)과 금속-금속 하이브리드 본딩에 의해 직접 접합될 수 있다. 금속-금속 하이브리드 본딩에 의해 유기 인터포저(120)의 전도체들(140)과 제1 반도체 칩(130)의 전도체들(150) 사이의 계면에서 금속 결합이 이루어진다. 유기 인터포저(120)의 전도체들(140)과 제1 반도체 칩(130)의 전도체들(150)은 동일한 물질로 구성되어, 하이브리드 본딩 후 유기 인터포저(120)의 전도체들(140)과 제1 반도체 칩(130)의 전도체들(150) 사이에 계면이 없어질 수 있다. 유기 인터포저(120)의 전도체들(140)과 제1 반도체 칩(130)의 전도체들(150)을 통해 유기 인터포저(120)와 제1 반도체 칩(130)은 서로 전기적으로 연결될 수 있다.
유기 인터포저(120)의 실리콘 절연층(160)은 제1 반도체 칩(130)의 실리콘 절연층(170)과 비금속-비금속 하이브리드 본딩에 의해 직접 접합될 수 있다. 비금속-비금속 하이브리드 본딩에 의해 유기 인터포저(120)의 실리콘 절연층(160)과 제1 반도체 칩(130)의 실리콘 절연층(170) 사이의 계면에서 공유 결합이 이루어진다. 유기 인터포저(120)의 실리콘 절연층(160)과 제1 반도체 칩(130)의 실리콘 절연층(170)은 동일한 물질로 구성되어, 하이브리드 본딩 후, 유기 인터포저(120)의 실리콘 절연층(160)과 제1 반도체 칩(130)의 실리콘 절연층(170) 사이에 계면이 없어질 수 있다.
일 실시예로서, 유기 인터포저(120)의 전도체들(140)은 금속 비아 또는 금속 패드일 수 있고, 제1 반도체 칩(130)의 전도체들(150)은 금속 비아 또는 금속 패드일 수 있다. 따라서, 유기 인터포저(160) 및 제1 반도체 칩(130) 간에 금속 비아들, 금속 패드들, 금속 비아들과 금속 패드들 및 기타 다양한 조합의 금속-금속 하이브리드 본딩이 이루어질 수 있다.
도 3은 일 실시예의 도 2의 단면도에서의 유기 인터포저(120)의 영역 A를 확대 도시한 단면도이다.
도 3을 참조하면, 유기 인터포저(120)는 제2 유기 절연층(162), 제2 유기 절연층(162) 상의 실리콘 절연층(160), 제2 유기 절연층(162)과 실리콘 절연층(160)을 관통하는 전도체들(140), 전도체들(140)의 측벽들 상의 배리어 금속층(180)을 포함한다. 일 실시예에서, 실리콘 절연층(160)은 100 nm 내지 1000 nm의 두께(T1)를 가질 수 있다. 일 실시예에서, 배리어 금속 층(180)은 10 nm 내지 300 nm의 두께(T2)를 가질 수 있다. 일 실시예에서, 전도체들(140) 중 하나의 전도체(140), 하나의 전도체의 측벽들 상의 배리어 금속 층들(180), 및 제2 유기 절연층(162)과 제2 유기 절연층(162) 상의 실리콘 절연층(160)을 포함하는 스택의 단면의 폭(pitch)의 합은 1 um 내지 380 um일 수 있다.
본 개시에 따른, 전도체들(140)은 하부면에서 상부면으로 갈수록 폭이 좁아지는 형상을 갖고, 실리콘 절연층(160) 및 제2 유기 절연층(162)은 하부면에서 상부면으로 갈수록 폭이 넓어지는 형상을 갖도록 도시되었으나, 이와는 반대로, 전도체들(140)이 하부면에서 상부면으로 갈수록 폭이 넓어지는 형상을 갖고, 실리콘 절연층(160) 및 제2 유기 절연층(162)이 하부면에서 상부면으로 갈수록 폭이 좁아지는 형상을 가질 수 있다. 또한, 전도체들(140), 실리콘 절연층(160) 및 제2 유기 절연층(162)은 하부면에서 상부면까지 일정한 폭을 가질 수 있다.
본 개시에 따른 하이브리드 본딩이 가능한 유기 인터포저(120)에 의하면, 유기 인터포저(120)와 제1 반도체 칩(130) 사이에 전기적 커플링을 위한 도전성 연결 부재(예를 들면, 솔더 범프 및 솔더 볼 등)가 필요하지 않으며, 유기 인터포저(120)의 전도체들(140)과 제1 반도체 칩(130)의 전도체들(150)이 직접 본딩될 수 있다.
이와 같은, 유기 인터포저(120)의 전도체들(140)과 제1 반도체 칩(130)의 전도체들(150)의 직접적인 본딩에 의해, 유기 인터포저(120)와 제1 반도체 칩(130) 사이의 저항값이 도전성 연결 부재의 저항값만큼 줄어들게 되므로 반도체 패키지의 전반적인 전기적 특성을 향상시킬 수 있다.
또한, 유기 인터포저(120)의 전도체들(140)과 제1 반도체 칩(130)의 전도체들(150)을 직접 본딩하므로 도전성 연결 부재가 필요 없고, 이에 더하여 유기 인터포저(120)의 실리콘 절연층(160)과 제1 반도체 칩(130)의 실리콘 절연층(170)을 직접 본딩하므로, 유기 인터포저(120)와 제1 반도체 칩(130) 사이의 간격이 줄어들게 되며, 유기 인터포저(120)와 제1 반도체 칩(130)을 일체로 형성할 수 있다. 따라서, 반도체 패키지의 구조적 안정성이 향상되고 보다 소형화된 반도체 패키지가 제공될 수 있다.
도 4 내지 도 17은 금속 대 금속 하이브리드 본딩 그리고 비금속 대 비금속 하이브리드 본딩 가능한 유기 인터포저(120)를 제조하고, 제조된 유기 인터포저(120)와 제1 반도체 칩(130)을 하이브리드 본딩하는 본 개시에 따른 반도체 패키지 제조 방법의 일련의 단계를 도시하고 있다.
도 4는 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 제1 시드 금속 층(181)을 형성하는 단계를 도시한 단면도이다.
도 4를 참조하면, 캐리어(210) 상에 제1 시드 금속 층(181)이 성막된다. 일 실시예에서, 캐리어(210)는 예를 들어, 유리 또는 실리콘 산화물과 같은 실리콘계 재료, 유기 재료, 또는 알루미늄 산화물과 같은 다른 재료, 이들 재료의 임의의 조합 등을 포함할 수 있다. 일 실시예에서, 제1 시드 금속 층(181)의 주 재료는 티타늄(Ti) 또는 티타늄 합금을 포함할 수 있다. 일 실시예에서, 캐리어(210) 상에 제1 시드 금속 층(181)이 성막하기 위해 물리적 기상 증착 (PVD; physical vapor deposition) 공정을 이용할 수 있다. 일 실시예에서, 캐리어(210) 상에 제1 시드 금속 층(181)이 성막하기 위해 스퍼터링(sputtering) 공정을 이용할 수 있다.
도 5는 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 실리콘 절연층(160)을 형성하는 단계를 도시한 단면도이다.
도 5를 참조하면, 제1 시드 금속 층(181) 상에 실리콘 절연층(160)이 성막된다. 일 실시예에서, 실리콘 절연층(160)은 실리콘 산화물을 포함할 수 있다. 일 실시예에서, 실리콘 절연층(160)은 SiO2를 포함할 수 있다. 다른 실시예에서, 실리콘 절연층(160)은 실리콘 질화물, 실리콘 산질화물 또는 다른 적합한 유전체 재료일 수 있다. 일 실시예에서, 실리콘 절연층(160)은 화학적 기상 증착(CVD; Chemical Vapor Deposition), 원자층 증착(ALD; Atomic Layer Deposition), 플라즈마 강화 화학적 기상 증착(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 또는 다른 방법을 통해 증착될 수 있다. 일 실시예에서, 성막 후 실리콘 절연층(160)은 100 nm 내지 1000 nm의 두께(T1)를 가질 수 있다.
도 6는 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 패터닝된 제2 유기 절연층(162)을 형성하는 단계를 도시한 단면도이다.
도 6을 참조하면, 제2 유기 절연층(162)이 실리콘 절연층(160) 상에 성막된다. 일 실시예에서, 제2 유기 절연층(162)은 감광성 폴리머층일 수 있다. 일 실시예에서, 제2 유기 절연층(162)은 감광성 폴리머로서 포토이미지어블 절연체 소재를 포함할 수 있다. 일 실시예에서, 제2 유기 절연층은 라미네이션 또는 도포 방법을 이용하여 성막될 수 있다. 이후, 노광, 현상 및 에칭의 단계를 거쳐 제2 유기 절연층(162)이 개구부들을 갖도록 패턴화한다. 제2 유기 절연층(162)에 개구부들이 형성된 다음, 제2 유기 절연층(162)을 큐어링(curing)하여 베이크(bake)한다. 큐어링 및 베이크 단계를 수행하고 나면, 제2 유기 절연층(162)의 막질이 보다 하드(hard)하게 변성된다.
도 7는 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 노출된 실리콘 절연층(160)을 제거하는 단계를 도시한 단면도이다.
도 7을 참조하면, 제2 유기 절연층(162)의 개구부들을 통하여 노출된 실리콘 절연층(160)을 에칭으로 제거한다. 제1 시드 금속 층(181)은 에칭 정지 층으로 작용할 수 있다. 또한, 본 단계 이전의 제2 유기 절연층(162)을 형성하고 패터닝하는 과정에서 바람직하지 않은 제2 유기 절연층(162)의 스컴(찌꺼기; scum)이 부산물로 생성될 수 있는데, 노출된 실리콘 절연층(160)을 에칭하면서 동시에 스컴을 제거할 수 있다. 일 실시예에서, 노출된 실리콘 절연층(160), 및 제2 유기 절연층(162)의 스컴은 드라이 에칭으로 제거될 수 있다. 일 실시예에서, 노출된 실리콘 절연층(160), 및 제2 유기 절연층(162)의 스컴은 플라즈마 에칭, 스퍼터 에칭 또는 이온 에칭으로 제거될 수 있다.
도 8은 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 배리어 금속층(180) 및 제2 시드 금속 층(141)을 형성하는 단계를 도시한 단면도이다.
도 8을 참조하면, 제2 유기 절연층(162) 상에 배리어 금속 층(180)이 성막된다. 일 실시예에서, 배리어 금속 층(180)의 주 재료는 티타늄(Ti) 또는 티타늄 합금을 포함할 수 있다. 티타늄 또는 티타늄 합금은 유기 절연층으로 확산이 어려운 재료이므로 전도체의 금속이 유기 절연층으로 확산되는 것을 방지한다. 일 실시예에서, 배리어 금속 층(180)을 성막하기 위해 PVD 공정을 이용할 수 있다. 일 실시예에서, 배리어 금속 층(180)을 성막하기 위해 스퍼터링(sputtering) 공정을 이용할 수 있다. 일 실시예에서, 배리어 금속 층(180)은 10 nm ~ 300 nm의 두께(T2)를 가질 수 있다. 일 실시예에서, 배리어 금속 층(180)은 대략 균일한 두께를 가질 수 있다. 배리어 금속 층(180)은 제2 유기 절연층(162)과 실리콘 절연층(160)의 스택들과 전도체들(140) 사이에서 발생할 수 있는 산화 화학 반응을 방지하고, 구조물 간의 화학 안정성을 높일 수 있다.
그 다음에, 제1 시드 금속 층(181)과 배리어 금속 층(180) 상에 제2 시드 금속 층(141)을 성막한다. 일 실시예에서, 제2 시드 금속 층(141)은 구리를 포함할 수 있다. 일 실시예에서, 제2 시드 금속 층(141)은 무전해도금에 의해 형성된다. 일 실시예에서, 무전해도금에 앞서 세정 공정 또는 금속 촉매 활성화 전처리 공정이 진행될 수 있다. 다른 실시예에서, 제2 시드 금속 층(141)은 스퍼터링에 의해 형성된다. 일 실시예에서, 제2 시드 금속 층(141)은 30 nm 내지 1500 nm의 두께를 가질 수 있다.
도 9은 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 패터닝된 포토 레지스트(182)를 형성하는 단계를 도시한 단면도이다.
도 9를 참조하면, 소정의 두께를 갖는 포토 레지스트(182)가 제2 유기 절연층(162)의 상부면 위의 제2 시드 금속 층(141)의 표면 상에 형성된다. 일 실시예에서, 포토 레지스트(182)는 감광성 필름(Dry Film photoresist; DFR)을 포함할 수 있다. 감광성 필름(Dry Film photoresist; DFR)은 라미네이션 공정으로 형성될 수 있다. 그 다음에, 포토 레지스트(182)의 상부에 포토 마스크(도시되지 않음)를 정렬하고, 포토 레지스트(182)를 노광 및 현상한다. 포토 레지스트(182)는 전도체들(140)을 형성하기 위한 개구부들을 포함한다.
도 10은 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 포토 레지스트(182)의 개구부들에 전도체들(140)을 형성하는 단계를 도시한 단면도이다.
도 10을 참조하면, 포토 레지스트(182)의 개구부들 내에 전도체들(140)을 형성한다. 일 실시예에서, 전도체들(140)은 구리를 포함할 수 있다. 다른 실시예에서, 전도체들(140)은 하이브리드 본딩을 적용할 수 있는 금속성 재료일 수 있다. 일 실시예에서, 전도체들(140)은 전해도금에 의해 형성된다. 먼저 형성된 제2 시드 금속 층(141)으로부터 전해도금에 의해 금속막을 성장시켜 전도체들(140)이 형성된다. 일 실시예에서, 전도체들(140)이 형성된 후 어닐링(annealing) 공정을 수행할 수 있다.
도 11은 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 포토 레지스트(182)를 제거하는 단계를 도시한 단면도이다.
도 11을 참조하면, 포토 레지스트(182)를 제거(strip)한다. 포토 레지스트(182)를 제거하고 나면, 제2 유기 절연층(162)의 상부면 위의 제2 시드 금속 층(141)이 노출된다. 도 11에서 포토 레지스트(182)가 제거되고 노출되는 면 아래의 구성이 제2 시드 금속층(141)에 해당하지만, 제2 시드 금속층(141)이 전도체들(140)과 연속적으로 형성된다는 것을 도시하기 위해 제2 시드 금속층(141)을 따로 표시하지 않았다.
도 12는 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 배리어 금속 층(180) 및 제2 시드 금속 층(141)을 제거하는 단계를 도시한 단면도이다.
도 12를 참조하면, 노출된 제2 시드 금속 층(141) 및 노출된 제2 시드 금속 시드층(141) 아래의 배리어 금속 층(180)을 에칭으로 제거하고, 제2 유기 절연층(162)의 상부면을 노출시킨다.
도 13은 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 CMP를 수행하는 단계를 도시한 단면도이다.
도 13을 참조하면, 전도체들(140)과 제2 유기 절연층(162)의 레벨을 맞추기 위해 CMP를 수행한다. 일 실시예에서, 노출된 제2 유기 절연층(162)의 상부면 상에 제2 유기 절연층(162)을 추가 성막한 후 CMP를 수행할 수 있다.
도 14는 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 유기 인터포저(120)의 제1 재배선층(121)을 형성하는 단계를 도시한 단면도이다. 편의상 도 14 내지 도 17에서 도 2의 제2 반도체 칩(131), 관통 비아(132) 및 몰딩 재료(133), 및 그 아래의 구성의 도시를 생략하였다.
도 14를 참조하면, 제1 재배선층(121)이 제2 재배선층(122) 위에 형성된다. 우선, 제2 재배선층(122)과 전기적으로 커플링되도록 제2 재배선층(122) 위에 재배선 비아(128)를 형성한다. 재배선 비아(128)는 포토 레지스트 에칭 공정 또는 하드마스크 에칭 공정 중 채택하여 형성될 수 있다. 일부 실시예에서, 재배선 비아(128)는 순수한 구리, 구리 함유 조성물 또는 구리 합금으로 형성될 수 있다. 다른 실시예로서, 니켈, 알루미늄, 티타늄 및 이들의 합금과 같은 다른 재료로 형성될 수 있다. 일부 실시예에서, 재배선 비아(128)는 PVD를 사용하여 증착될 수 있다.
그 다음에, 재배선 비아(128)의 레벨에 맞추어 제1 유기 절연층(161)을 성막한다. 제1 유기 절연층(161)은 감광성 폴리머층일 수 있다. 감광성 폴리머는 포토이미지어블 절연체 소재를 포함할 수 있다. 일 실시예로서, PID는 폴리이미드계 감광성 폴리머, 노보락계 감광성 폴리머, 폴리벤즈옥사졸, 실리콘계 폴리머, 아크릴레이트계 폴리머, 또는 에폭시계 폴리머를 포함할 수 있다. 일부 실시예에서, 제1 유기 절연층(161)은 CVD, ALD, PECVD, 또는 다른 방법을 통해 증착될 수 있다.
그 다음, CMP 공정 또는 기계적 그라인딩 공정을 적용하여 재배선 비아(128) 및 제1 유기 절연층(161)의 상부 표면을 평탄화한다.
이후에, 다른 재배선 라인(123, 125, 127), 재배선 비아(124, 126), 및 재배선 라인(123, 125, 127)과 재배선 비아(124, 126)를 몰딩하는 제1 유기 절연층(161)은 재배선 비아(128), 및 재배선 비아(128)를 몰딩하는 제1 유기 절연층(161)의 형성 공정을 동일하게 적용하여 형성될 수 있다.
도 15는 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 캐리어(210)를 제거하는 단계를 도시한 단면도이다.
도 15를 참조하면, 유기 인터포저(120)가 제조된 후, 캐리어(210)가 유기 인터포저(120)로부터 제거(debonding)된다. 캐리어(210)를 제거하고 나면, 제1 시드 금속 층(181)이 노출된다.
도 16은 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 제1 시드 금속 층(181)을 제거하는 단계를 도시한 단면도이다.
도 16를 참조하면, 제1 시드 금속 층(181)을 에칭으로 제거한다. 종래 하이브리드 본딩에서는, 하이브리드 본딩이 용이하게 수행되려면 구조물의 본딩이 이루어지는 면이 100nm 이하의 표면 거칠기를 가져야 하기 때문에 이러한 최소 표면 거칠기를 얻기 위해서 본딩 전에 CMP 공정이 수행되어야 한다. 그러나, 본 개시에 따라 제1 시드 금속 층(181)을 제거하는 경우, 본딩이 이루어지는 실리콘 절연층(160)의 상부면과 전도체들(140)의 상부면이 동일 레벨을 갖게 되므로, 하이브리드 본딩 전에 수행되어야 하는 CMP 공정을 생략할 수 있다.
도 17은 일 실시예의 반도체 패키지 제조 방법의 단계 중에 제공되는 유기 인터포저(120)와 제1 반도체 칩(130)을 하이브리드 본딩하는 단계를 도시한 단면도이다.
도 17을 참조하면, 먼저, 유기 인터포저(120)의 전도체들(140)과 실리콘 절연층(160) 및 제1 반도체 칩(130)의 전도체들(150)과 실리콘 절연층(170)의 본딩 표면을 세척한다. 일 실시예에서, 본딩 표면의 세척은 습식 세척에 의해 수행될 수 있다. 그 다음에, 유기 인터포저(120)의 실리콘 절연층(160) 및 제1 반도체 칩(130)의 실리콘 절연층(170)의 본딩 표면을 활성화한다. 일부 실시예에서, 본딩 표면은 플라즈마 활성화에 의해 표면 처리가 수행될 수 있다. 그 다음에, 유기 인터포저(120)와 제1 반도체 칩(130)은 하이브리드 본딩을 위해 정렬된다. 그 다음에, 유기 인터포저(120)의 실리콘 절연층(160)의 활성화된 본딩 표면과 제1 반도체 칩(130)의 실리콘 절연층(170)의 활성화된 본딩 표면이 접촉하여 프리본딩(pre-bonding)된다.
이후, 유기 인터포저(120)와 제1 반도체 칩(130)이 하이브리드 본딩된다. 먼저, 유기 인터포저(120)의 실리콘 절연층(160) 및 제1 반도체 칩(130)의 실리콘 절연층(170)은 트리트먼트(treatment)에 의해 본딩된다. 트리트먼트는 프리본딩된 유기 인터포저(120)의 실리콘 절연층(160) 및 제1 반도체 칩(130)의 실리콘 절연층(170)의 본딩을 강화시킨다. 일 실시예에서, 트리트먼트는 약 약 100 ℃ 내지 약 150 ℃ 범위의 온도에서 수행될 수 있다.　
그 다음에, 유기 인터포저(120)의 전도체들(140) 및 제1 반도체 칩(130)의 전도체들(150)은 어닐링에 의해 본딩된다. 일 실시예에서, 어닐링 동안, 압력은 약 30MPa 미만일 수 있다. 일 실시예에서, 어닐링은 약 100℃ 내지 500℃의 온도에서 수행될 수 있다. 다른 실시예에서, 어닐링은 약 300℃ 내지 약 400℃ 범위의 온도에서 수행될 수 있다.　일 실시예에서, 하이브리드 본딩은 N2, Ar, He, 또는 이들의 조합들을 포함하는 불활성(inert) 가스로 충전된 환경과 같은 불활성 환경에서 수행될 수 있다
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
10 반도체 패키지
12 실리콘 인터포저
13 반도체 칩
14 관통 구리 비아
15 구리 패드
16 실리콘 산화물층
17 실리콘 산화물 패드
100 반도체 패키지
110 전면 재배선층
111 전면 재배선 라인
112 전면 재배선 비아
113 전면 재배선 라인
114 전면 재배선 비아
115 전면 재배선 라인
116 전면 재배선 비아
117 접속 패드
118 절연층
120 유기 인터포저
121 제1 재배선층
122 제2 재배선층
123 재배선 라인
124 재배선 비아
125 재배선 라인
126 재배선 비아
127 재배선 라인
128 재배선 비아
130 제1 반도체 칩
131 제2 반도체 칩
132 관통 비아
133 몰딩 재료
140 전도체들
141 제2 시드 금속층
150 전도체들
160 실리콘 절연층
161 제1 유기 절연층
162 제2 유기 절연층
170 실리콘 절연층
180 배리어 금속 층들
181 제1 시드 금속층
210 캐리어

Claims (10)

  1. 제1 재배선층 및 상기 제1 재배선층 상에 배치되고 상기 제1 재배선층과 전기적으로 커플링된 제2 재배선층을 포함하는 인터포저; 및
    상기 인터포저 상의 반도체 칩을 포함하고,
    상기 제1 재배선층은 제1 유기 절연층, 및 상기 제1 유기 절연층 내의 복수의 제1 전도체들을 포함하고,
    상기 제2 재배선층은 제2 유기 절연층, 상기 제2 유기 절연층 상의 실리콘 절연층, 및 상기 제2 유기 절연층과 상기 제1 실리콘 절연층을 관통하는 복수의 제2 전도체들을 포함하고,
    상기 반도체 칩은 제2 실리콘 절연층, 및 상기 제2 실리콘 절연층 내의 복수의 제3 전도체들을 포함하고,
    상기 복수의 제2 전도체들 각각은 상기 복수의 제3 전도체들 각각과 직접(direct) 본딩되고, 상기 제1 실리콘 절연층은 상기 제2 실리콘 절연층과 직접 본딩되는, 반도체 패키지.
  2. 제1항에 있어서,
    상기 복수의 제2 전도체들의 최상면과 상기 제1 실리콘 절연층의 최상면은 동일 레벨인, 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 실리콘 절연층 및 상기 제2 실리콘 절연층은 실리콘 산화물을 포함하는, 반도체 패키지.
  4. 제1항에 있어서,
    상기 복수의 제2 전도체들 및 상기 복수의 제3 전도체들은 구리(Cu)를 포함하는, 반도체 패키지.
  5. 제1항에 있어서,
    상기 인터포저는 유기(organic) 인터포저를 포함하는, 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 및 제2 유기 절연층은 PID(photo imageable dielectric)를 포함하는, 반도체 패키지.
  7. 제1항에 있어서,
    상기 제2 재배선층은 배리어 금속 층들을 더 포함하고,
    상기 배리어 금속 층들은 상기 제2 유기 절연층 및 상기 제1 실리콘 절연층을 포함하는 스택과 상기 복수의 제2 전도체들 사이에 개재(interposed)되는, 반도체 패키지.
  8. 제7항에 있어서,
    상기 배리어 금속 층은 티타늄(Ti)을 포함하는, 반도체 패키지.
  9. 제1 재배선층 및 상기 제1 재배선층 상의 제2 재배선층을 포함하는 인터포저; 및
    상기 인터포저 상의 반도체 칩을 포함하고,
    상기 제1 재배선층은,
    제1 유기 절연층; 및
    복수의 제1 전도체들 - 상기 복수의 제1 전도체들은 상기 제1 유기 절연층 내의 재배선 라인들 및 재배선 비아들을 포함함 -을 포함하고,
    상기 제2 재배선층은,
    제2 유기 절연층;
    상기 제2 유기 절연층 상의 제1 실리콘 절연층;
    상기 제2 유기 절연층과 상기 제1 실리콘 절연층을 관통하고, 상기 제1 재배선층과 상기 반도체 칩을 전기적으로 커플링시키는 복수의 제2 전도체들 - 상기 복수의 제2 전도체들의 최상면과 상기 제1 실리콘 절연층의 최상면은 동일 레벨임 -; 및
    상기 제2 유기 절연층 및 상기 제1 실리콘 절연층을 포함하는 스택과 상기 복수의 제2 전도체들 사이의 계면들에 개재되는 배리어 금속 층들을 포함하고,
    상기 반도체 칩은 복수의 제3 전도체들 및 제2 실리콘 절연층을 포함하고,
    상기 복수의 제2 전도체들 각각은 상기 복수의 제3 전도체들 각각과 직접 본딩되고, 상기 제1 실리콘 절연층은 상기 제2 실리콘 절연층과 직접 본딩되는, 반도체 패키지.
  10. 제1 시드 금속 층 상에 제1 실리콘 절연층을 성막하는 단계;
    상기 제1 실리콘 절연층이 노출되도록 복수의 개구부들을 포함하는 유기 절연층을 형성하는 단계;
    상기 제1 시드 금속 층이 노출되도록 노출된 상기 제1 실리콘 절연층을 제거하는 단계;
    상기 유기 절연층의 상부면과 측벽들 상에 배리어 금속 층을 형성하는 단계;
    상기 제1 시드 금속 층 및 상기 배리어 금속 층 상에 제2 시드 금속 층을 형성하는 단계;
    상기 유기 절연층의 복수의 개구부들 내의 상기 제2 시드 금속 층 상에 복수의 제1 전도체들을 형성하는 단계;
    상기 유기 절연층의 상부면 상의 상기 배리어 금속 층 및 상기 제2 시드 금속 층을 제거하는 단계;
    상기 유기 절연층의 상부면 위에 그리고 상기 복수의 제1 전도체들의 상부면 위에 재배선층을 형성하는 단계;
    상기 복수의 제1 전도체들 및 상기 제1 실리콘 절연층이 노출되도록 상기 제1 시드 금속 층을 제거하는 단계; 및
    상기 복수의 제1 전도체들 각각을 반도체 칩의 복수의 제2 전도체들과 본딩시키고, 상기 제1 실리콘 절연층을 반도체 칩의 제2 실리콘 절연층과 본딩시키는 단계를 포함하는, 반도체 패키지 제조 방법.
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