KR20240052695A - 모놀리식 다중 채널 보호 장치 - Google Patents

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KR20240052695A
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글렌다 장
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차오 가오
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리텔퓨즈 세미컨덕터 (우시) 씨오., 엘티디.
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Abstract

다중 채널 보호 장치 및 그에 관련된 방법들. 이 장치는 제1 칩 부착 부분 및 제2 칩 부착 부분을 갖는 제1 리드, 제3 칩 부착 부분을 갖는 제2 리드, 및 제4 칩 부착 부분을 갖는 제3 리드를 포함한다. 제1 반도체 칩은 제1 칩 부착 부분 및 제3 칩 부착 부분에 전도성으로 결합되도록 구성된다. 제2 반도체 칩은 제2 칩 부착 부분 및 제4 칩 부착 부분에 전도성으로 결합되도록 구성된다.

Description

모놀리식 다중 채널 보호 장치{MONOLITHIC MULTIPLE-CHANNEL PROTECTION DEVICE}
본 개시는 일반적으로 반도체 장치들의 분야에 관한 것이며, 특히, 모놀리식(monolithic) 다중 채널(예를 들어, 2채널) 보호 장치들에 관한 것이다.
과도 전압 억제(TVS) 다이오드들은 고전압 과도상태(transients)로부터 민감한 전자 장치들을 보호하도록 설계된 전자 부품들이다. TVS 다이오드들은 회로 보호 장치들의 대부분의 다른 유형들보다 과전압 이벤트들에 더 빠르게 대응할 수 있으며 다양한 표면 실장(mount) 및 스루홀(through-hole) 회로 기판 실장 형식들로 제공된다. TVS 다이오드들은 일반적으로 낙뢰들(lightning strikes), 유도 부하 스위칭 그리고 데이터 라인들 및 전자 회로들의 전송과 관련된 정전기 방전(ESD)에 의해 유발되는 것과 같은 전기적 과부하로부터 보호하는 데 사용된다. 현존하는 반도체 기술들은 전자 회로 부품들에 대한 다중 채널 보호 장치를 효과적인 방식으로 제공할 수 없다.
다음의 요약은 상세한 설명에서 아래에 추가로 설명되는 단순화된 형태로 개념들의 선택을 소개하기 위해 제공된다. 이 요약은 청구된 주제의 핵심 또는 필수 특징들을 식별하려는 의도가 없으며, 청구된 주제의 범위를 결정하는 데 도움을 주기 위한 것도 아니다.
일부 구현들에서, 현재 주제는 다중 채널 보호 장치(device)/기기(apparatus)에 관한 것이다. 장치(device)는 제1 칩 부착 부분(chip attachment portion)과 제2 칩 부착 부분을 갖는 제1 리드, 제3 칩 부착 부분을 갖는 제2 리드, 및 제4 칩 부착 부분을 갖는 제3 리드를 포함할 수 있다. 제1 반도체 칩은 제1 칩 부착 부분과 제3 칩 부착 부분에 전도성으로 결합되도록 구성될 수 있다. 제2 반도체 칩은 제2 칩 부착 부분 및 제4 칩 부착 부분에 전도성으로 결합되도록 구성될 수 있다.
일부 구현들에서, 현재 주제는 다음의 선택적인 특징들 중 하나 이상을 포함할 수 있다. 기기(apparatus)는 제3 칩 부착 부분 및 제1 반도체 칩 위에 위치된 제1 기판 층을 포함할 수 있다. 이는 또한 제1 칩 부착 부분 및 제2 칩 부착 부분 사이에 끼워진(sandwiched) 제2 기판 층을 포함할 수 있다. 제4 칩 부착 부분 및 제2 반도체 칩 위에 제3 기판층이 위치할 수 있다.
일부 구현들에서, 제2 리드는 제3 리드로부터 전도성으로 분리될 수 있다.
일부 구현들에서, 기기는 제1 리드, 제1 칩 부착 부분, 제1 반도체 칩, 제3 칩 부착 부분, 및 제2 리드를 전도성으로 연결하는 제1 전도성 채널을 포함할 수 있다. 이는 또한 제1 리드, 제2 칩 부착 부분, 제2 반도체 칩, 제4 칩 부착 부분, 및 제3 리드를 전도성으로 연결하는 제2 전도성 채널을 포함할 수 있다.
일부 구현들에서, 제1 리드, 제1 칩 부착 부분, 제2 칩 부착 부분, 제2 리드, 제3 칩 부착 부분, 제3 리드, 및 제4 칩 부착 부분의 적어도 하나는 다음의 다음의 아연, 구리, 은, 알루미늄, 금속들, 이들의 합금들, 및/또는 이들의 임의의 조합들의 적어도 하나를 포함할 수 있다.
일부 구현들에서, 제1 및 제2 반도체 칩 들의 적어도 하나는 하나 이상의 각각의 작업 면적(working areas)을 포함할 수 있다. 제1, 제2, 제3, 및 제4 칩 부착 부분들의 적어도 하나는 대응하는 제1 및 제2 반도체 칩들의 하나 이상의 각각의 작업 면적에 전도성으로 결합되도록 구성될 수 있다.
일부 구현들에서, 제1, 제2 및 제3 리드들의 적어도 하나는 다음의 기판, 인쇄 회로 판(a printed circuit board), 및 이들의 임의의 조합의 적어도 하나에 결합되도록 구성될 수 있다.
일부 구현들에서, 제1 반도체 칩, 제1 칩 부착 부분 및 제3 칩 부착 부분을 캡슐화하기 위해 제1 충전 층(fill layer)이 형성되도록 구성될 수 있다. 제2 반도체 칩, 제2 칩 부착 부분 및 제4 칩 부착 부분을 캡슐화하기 위해 제2 충전 층이 형성되도록 구성될 수 있다. 제1 및 제2 충전 층들의 적어도 하나는 다음의 적어도 하나로부터 제조될 수 있다:에폭시 화합물, 플라스틱, 및 이들의 임의의 조합.
일부 구현들에서, 장치는 표면 실장된 기기(surface mounted apparatus)로 구성될 수 있다. 일부 구현들에서, 제1 및 제2 반도체 칩들의 적어도 하나는 적어도 하나의 과도 전압 억제 장치를 포함할 수 있다.
일부 구현들에서, 현재 주제는 다중 채널 보호 장치의 조립 및/또는 제조 방법에 관한 것이다. 방법은 하나 이상의 기판 층들을 제공하는 단계 - 하나 이상의 기판 층들은 하나 이상의 칩 연결 부분들(chip connection portions)에 결합됨 -; 하나 이상의 반도체 칩들을 제공하는 단계; 하나 이상의 반도체 칩들의 적어도 하나를 하나 이상의 칩 연결 부분들의 적어도 하나에 결합하는 단계; 결합된 하나 이상의 반도체 칩들의 적어도 하나 및 하나 이상의 칩 연결 부분들의 적어도 하나를 캡슐화하기 위해 하나 이상의 충전 층들을 형성하는 단계; 하나 이상의 형성된 충전 층들의 적어도 하나에 하나 이상의 코팅 층들을 적용하는 단계; 및 캡슐화된 하나 이상의 반도체 칩들의 적어도 하나 및 하나 이상의 칩 연결 부분들의 적어도 하나 내에서 하나 이상의 리드들을 형성하는 단계 - 하나 이상의 리드들은 하나 이상의 칩 연결 부분들의 적어도 하나에 연결됨-을 포함한다.
본 명세서에 기술된 주제의 하나 이상의 변형들의 세부사항들은 첨부 도면 및 아래의 설명에 기재되어 있다. 본 명세서에 기술된 주제의 다른 특징 및 이점들은 설명, 도면 및 청구범위로부터 명백해질 것이다.
본 명세서에 포함되고 본 명세서의 일부를 구성하는 첨부 도면은 본 명세서에 개시된 주제의 특정 측면들을 보여주고, 설명과 함께 개시된 구현들과 연관된 원리들 중 일부를 설명하는 데 도움을 준다. 도면에서,
도 1a-c는 본 발명의 일부 구현들에 따른 예시적인 2채널 보호 장치를 도시한다.
도 2a-c는 도 1a-c에 나타낸 장치의 내부 구조의 추가 세부사항들을 도시한다.
도 3a-c는 도 1a-c에 나타낸 장치의 내부 구조의 추가 세부사항들을 도시한다; 그리고
도 4는 본 주제의 일부 구현들에 따른 예시적인 프로세스를 도시한다.
도면은 반드시 일정한 비율로 표시될 필요는 없다. 도면은 단지 표현일 뿐이며, 본 발명의 특정 매개변수를 묘사하려는 의도는 아니다. 도면은 현재 주제의 예시적인 구현들을 묘사하기 위한 것이므로 범위를 제한하는 것으로 간주되어서는 안 된다. 도면에서 같은 번호는 같은 요소들을 나타낸다.
또한, 일부 도면의 특정 요소는 예시의 명확성을 위해 생략 및/또는 비례하지 않게 예시될 수 있다. 단면도는 설명의 명확성을 위해 "실제" 단면도에서 볼 수 있는 특정 배경 선을 생략한 "슬라이스" 및/또는 "근시" 단면도의 형태일 수 있다. 또한, 명확성을 위해 일부 도면에서는 일부 참조 번호들이 생략될 수 있다.
본 개시에 따른 다양한 접근법들은 이제 시스템 및 방법의 구현들이 도시되어 있는 첨부 도면을 참조하여 이하에서 더 완전하게 설명될 것이다. 장치들, 시스템(들), 부품(들) 등은 다양한 형태로 구현될 수 있으며 여기에 설명된 예시적인 구현들에 제한되는 것으로 해석되어서는 안 된다. 대신에, 이러한 예시적인 구현들이 제공되어 본 개시 내용은 철저하고 완전해질 것이며, 당업자에게 현재 주제의 범위를 완전히 전달하게 될 것이다.
현재 이용 가능한 솔루션들의 이러한 및 잠재적으로 다른 결함들을 다루기 위해, 현재 주제의 하나 이상의 구현들은, 다른 가능한 이점들 중에서, 모놀리식 다중 채널 (예: 2채널) 보호 장치를 제공할 수 있는 방법들, 시스템들, 제조품들 등에 관한 것이다. 이러한 예시적인 다중 채널 보호 장치는 각각의 핀 하우징들 내에 배치된 하나 이상의 연결 핀들 및/또는 리드들(예: 구조의 한 면 상에 하나의 핀/리드와 구조의 반대 면 상에 두 개의 핀들/리드들)을 통합하는 구조를 포함하도록 구성될 수 있다. 핀들/리드들은, 하나 이상의 전도성 커넥터들(예: 구리, 구리 합금, 금속, 금속 합금 등)를 통해, 구조의 내부에 위치된 하나 이상의 반도체 장치들(예: 반도체 칩들, TVS 장치들, 다이오드들 등)에 결합되도록 내부에서(internally) 구성된다. 내부는 언더필 비전도성 재료(underfill non-conductive material)(에폭시 등과 같은, 임의의 원하는 재료일 수 있음)를 사용하여 채워질 수 있다. 내부는 핀 하우징들에 고정될 수 있는 하나 이상의 인쇄 회로 판(들) 및/또는 기판(들)에 의해 추가로 둘러싸일 수 있다. 여기서의 논의는 2채널 보호 장치에 관해 제시되지만, 이해될 수 있는 바와 같이, 임의 개수의 채널들이 사용될 수 있다.
과도 전압 억제기(TVS) 반도체 장치들은 과도 전압, 과전압 등으로부터 전자 부품들을 보호하는 데 사용될 수 있다. 일반적으로 TVS 칩은 TVS 반도체 장치의 핵심 파트로서 사용된다. 이해될 수 있는 바와 같이, 임의의 다른 유형의 반도체 칩들 및/또는 장치들이 사용될 수 있다. 위에 언급된 대로, 이러한 TVS 장치들은 다양한 전자 부품들의 작동에 해로울 수 있는 과도 전압으로부터 보호하는 데 사용될 수 있다.
전압 과도상태는 전기 에너지의 단시간 급증(surges)으로서 정의되고, 예를 들어, 과중한 유도 부하, 번개(lightning) 등과 같은 다른 수단들에 의해 유도된 및/또는 이전에 저장된 에너지의 갑작스러운 방출의 결과이다. 전압 과도상태는 예측 가능하거나 반복 가능한 과도상태 및 무작위 과도상태로 분류될 수 있다. 전기 또는 전자 회로들에서, 이 에너지는 제어된 스위칭 동작을 통해 예측 가능한 방식으로 방출되거나, 외부 소스들로부터 회로로 무작위로 유도될 수 있다. 반복가능한 과도상태는 모터들, 발전기들의 작동 및/또는 반응 회로 급증들의 스위칭으로 인해 자주 발생한다. 반면에, 무작위 과도상태는 일반적으로 예측할 수 없게 발생하는, 정전기 방전(ESD) 및 번개에 의해 종종 발생한다.
ESD는 물체들 사이의 양전하와 음전하의 불균형의 결과일 수 있는, 매우 빠른 상승 시간과 매우 높은 피크 전압 및 전류를 특징으로 한다. 일상적인 활동으로 인해 발생하는 ESD는 표준 반도체 기술의 취약성 임계값을 초과할 수 있다. 번개의 경우, 직접적인 충돌(strike)이 파괴적일지라도, 번개에 의해 유도된 전압 과도상태는 직접적인 충돌의 결과가 아니다. 낙뢰가 발생할 때, 그 이벤트는 자기장을 생성할 수 있고, 이는 결국, 인근 전기 케이블들에 큰 크기의 전압 과도상태를 유도할 수 있다. 예를 들어, 구름 대 구름 충돌은 높이 세운(overhead) 케이블뿐 만 아니라 매설 케이블에도 영향을 미칠 것이다. 심지어 1마일(1.6km) 떨어진 곳의 충돌이 전기 케이블에 50V를 생성할 수 있다. 구름-대지 충돌에서는 전압 과도상태 발생 효과가 훨씬 더 크다.
일부 경우들에서, TVS 칩들은 전체적으로 작은 크기를 가지면서, 높은 전력을 제공하는 표면 장착 패키징을 사용하여 패키징될 수 있다. 예를 들어, SMC 패키징은 인쇄 회로 판들(PCBs)에 사용되어 ESD, EFT(전기적 고속 과도상태), 번개 및/또는 임의의 다른 과도상태로부터 다양한 전자 부품들을 보호할 수 있다. SMC 패키징은 전자 부품들의 표면 실장뿐 만 아니라 PCB(그러한 부품이 실장될 수 있는) 공간의 최적화를 허용한다. 이는 또한 작은 프로파일, 향상된 클램핑 능력 및 기타 향상된 특징을 특징으로 할 수 있다.
도 1a-c는 본 발명의 일부 구현들에 따른 예시적인 2채널 보호 장치(100)를 도시한다. 도 1a는 장치(100)의 사시도이다. 도 1b는 장치(100)의 측면 투명도이다. 도 1c는 충전 재료 층들이 없는 장치(100)의 사시도이다.
도 1a-c를 참조하면, 장치(100)는 제1 및/또는 상부 기판 및/또는 인쇄 회로 판(PCB) 층(102), 제2 및/또는 중간 기판/PCB 층(104), 제3 및/또는 하부 기판/PCB 층(106), 제1 및/또는 상부 솔더(solder) 레지스트 층(108), 제2 및/또는 하부 솔더 레지스트 층(110), 제1 핀 또는 리드(여기서 상호 교환적으로 사용될 용어들) 하우징(112), 제2 핀 하우징(114), 제3 핀 하우징(116), 상부 및/또는 제1 충전 재료 층(118), 및 하부 및/또는 제2 충전 재료 층(120)을 포함한다.
레지스트 층(108)은 장치(100)의 내부에서 빗나가는(faces away) 표면에 대응하는 층(102)의 상부 표면에 적용되도록 구성될 수 있다. 레지스트 층(110)은 장치(100)의 내부에서 빗나가는 표면에 대응하는 층(106)의 하부 표면에 적용되도록 구성될 수 있다.
충전 재료(118)는 층(102)과 층(104) 사이에 위치 및/또는 끼워지도록 구성될 수 있다. 재료(118)는, 예를 들어, 제1 반도체 칩(도 1a에 나타나지 않음), 핀 하우징(112)으로부터 연장되는 핀 연결(도 1a에 나타나지 않음), 및 핀 하우징(114)으로부터 연장되는 핀 연결(도 1a에 나타나지 않음)과 같은, 구조(100)의 내부 부품들을 캡슐화하도록 구성될 수 있다. 재료 층(118)은 에폭시, 플라스틱, 및/또는 임의의 다른 적합한 비전도성 재료로부터 제조되도록 구성될 수 있다.
충전 재료 층(120)은 층(104)과 층(106) 사이에 위치 및/또는 끼워지도록 구성될 수 있다. 재료 층(120)은, 예를 들어, 제2 반도체 칩(도 1a에 나타나지 않음), 핀 하우징(112)으로부터 연장되는 또 다른 핀 연결(도 1a에 나타나지 않음), 및 핀 하우징(116)으로부터 연장되는 핀 연결(도 1a에 나타나지 않음)와 같은, 구조(100)의 내부 부품들을 캡슐화하도록 구성될 수 있다. 재료 층(120)은 마찬가지로 에폭시, 플라스틱, 및/또는 임의의 다른 적합한 비전도성 재료로부터 제조되도록 구성될 수 있다.
핀 하우징(112)은 상부 부분(107) 및 하부 부분(109)뿐 만 아니라 상부 및 하부 부분들(107, 109) 사이에 배치된 반/원통형 홈들 및/또는 개구들(111(a, b))을 포함할 수 있다. 핀 하우징(112)은 또한 핀 연결들(126, 128)에 결합 (및/또는 드릴링에 의해 형성된 개구들(111)을 갖는 단일 유닛으로 형성)될 수 있다. 핀 하우징(114)은 상부 부분(115) 및 하부 부분(117)뿐만 아니라 상부 및 하부 부분들(1115, 117) 사이에 배치된 반/원통형 홈 및/또는 개구(119)를 포함할 수 있다(도 1a-b 및 3b에 나타남). 핀 하우징(114)은 또한 핀 연결(134)에 결합 (및/또는 드릴링에 의해 개구(119)가 형성되는 단일 유닛으로 형성)될 수 있다. 핀 하우징(116)은 상부 부분(121) 및 하부 부분(123)뿐만 아니라 상부 및 하부 부분들(121, 123) 사이에 배치된 반/원통형 홈 및/또는 개구(125)를 포함할 수 있다(도 1a-b 및 3b에 나타남). 핀 하우징(116)은 또한 핀 연결(136)에 결합 (및/또는 드릴링에 의해 개구(125)가 형성되는 단일 유닛으로 형성)될 수 있다.
층들(102-110 및 118-120)(뿐만 아니라 반도체 칩들(도 1a-c에 나타나지 않음))은 서로 실질적으로 평행하게 배치되도록 구성될 수 있다.
도 1a에 나타낸 바와 같이, 하우징들(112-116)은 각각, 반/원통형 홈들/개구들(111, 119, 125)을 가질 수 있다. 그러나, 이해될 수 있는 바와 같이, 홈들/개구들(111, 119, 125)은 임의의 원하는 형상, 형태, 치수 등을 가질 수 있다. 위에 언급한 대로, 핀 하우징(112)(예: 그것의 핀 연결 부분들(126, 128)을 포함함)은 통합된(unitary) 하우징일 수 있으며 장치(100)의 내부에 배치된 반도체 칩들에 대한 단일 외부 전기 연결을 제공하도록 구성될 수 있다. 핀 하우징들(114 및 116)은 개별 핀 하우징들일 수 있으며(각 핀 하우징은 또한 각각의 핀 연결들(134, 136)을 포함하는 통합된 하우징들일 수 있음), 여기서 각 하우징(114 및 116)은 장치(100) 내부에 배치된 각각의 반도체 칩들에 개별적으로 결합되도록 구성될 수 있다. 예를 들어, 하우징(114)은 층(118) 내에 위치되는 반도체 칩에 전도성으로 결합되도록 구성될 수 있는 반면, 하우징(116)은 아래에서 더 자세히 논의될 바와 같이, 층(120) 내에 위치된 반도체 칩에 전도성으로 결합되도록 구성될 수 있다.
도 1b를 참조하면, 도 1a에 나타난 겹층(layering) 구조에 더하여, 장치(100)는 두 개의 반도체 장치들 또는 칩들(122 및 124)을 포함하여 구성될 수 있다. 이해될 수 있는 바와 같이, 장치(100)는 하나보다 많은 반도체 칩을 포함하도록 구성될 수 있다. 더욱이, 다중 반도체 칩들은 도 1a-b에 나타난 것과 유사한 적층가능한(stackable) 방식으로 위치되도록 구성될 수 있다. 칩들은 TVS 장치들 및/또는 임의의 다른 유형의 반도체 장치일 수 있다. 도 1b에 나타난 바와 같이, 반도체 칩(122)은 장치(100)의 하단 부분에 위치되도록 구성될 수 있으며, 특히 하부 층(120) 내에 배치될 수 있다. 반도체 칩(124)은 장치(100)의 상부 부분에 위치되도록 구성될 수 있으며, 특히 상부 층(118) 내에 배치될 수 있다.
각각의 반도체 칩(122, 124)은 각각의 핀 연결들을 사용하여 핀 하우징들(112, 114 및 116)에 전도성으로 결합(예: 솔더 및/또는 임의의 다른 방법들을 사용)될 수 있다. 예를 들어, 반도체 칩(122)은 핀 하우징(112)의 핀 연결(128)에 전도성으로 결합될 수 있다. 칩(122)은 또한 핀 하우징(116)의 핀 연결(136)에 전도성으로 결합될 수 있다. 칩(122)은 (장치(100) 내에서) 핀 하우징(114)에 결합되지 않는다. 칩(122)과 핀 연결(136) 사이의 연결은 솔더 층(148a)을 사용하여 달성될 수 있는 반면, 칩(122)과 핀 연결(128) 사이의 연결은 솔더 층(148b)을 사용하여 달성될 수 있다. 이와 같이, 반도체 칩(122)은 2 핀 하우징들(112, 116)에 전도성으로 결합될 수 있으며, 이는 결국, 다른 전기 부품들(도 1a-b에 나타나지 않음)에 결합될 수 있다.
핀 하우징(112)에 다른 외부 부품들의 전기적 연결은 전도성 단부들(130, 132)를 사용하여 달성될 수 있다. 대안적으로, 또는 추가적으로, 전도성 단부들(130, 132)은 단일 전도성 단부의 형태일 수 있다. 어느 경우든, 전도성 단부(들)는 예를 들어, 솔더링(soldering), 클램핑, 용접(welding) 등을 사용하여 다른 전기 부품들(도 1a-b에 나타나지 않음)에 전도성으로 결합될 수 있다. 핀 하우징(116)은 다른 외부 전기 부품들(도 1a-b에 나타나지 않음)에 대한 연결을 위해 사용될 수 있는 전도성 단부들(138 및 140)를 포함할 수 있다. 핀 하우징(114)은 다른 외부 전기 부품들(도 1a-b에 나타나지 않음)에 대한 연결을 위해 사용될 수 있는 전도성 단부들(142, 144)를 포함할 수 있다.
유사하게, 반도체 칩(124)은 핀 하우징(112)의 핀 연결(126)에 전도성으로 결합될 수 있다.
칩(124)은 또한 핀 하우징(114)(도 1b에 나타나지 않음)의 핀 연결(134)에 전도성으로 결합될 수 있다. 칩(124)은 (장치(100) 내에서) 핀 하우징(116)에 결합되지 않는다. 칩(124)과 핀 연결(134) 사이의 연결은 솔더 층(146a)을 사용하여 달성될 수 있는 반면, 칩(124)과 핀 연결(126) 사이의 연결은 솔더 층(146b)을 사용하여 달성될 수 있다. 그러므로, 반도체 칩(124)은 2 핀 하우징들(112, 114)에 전도성으로 결합될 수 있고, 이는 결국, 다른 전기 부품들(도 1a-b에 나타나지 않음)에 결합될 수 있다.
도 1c에 나타난 대로, 반도체 칩들(122, 124)은 각각의 핀 연결(126, 128(도 1c에 나타나지 않음), 134(도 1c에 나타나지 않음), 및 136) 사이에 배치되어 전도성으로 결합될 수 있다. 더욱이, 반도체 칩들(122, 124)은 각각의 층들(102, 104, 및 106) 사이의 실질적으로 중간에 위치되거나 끼워질 수 있다. 이러한 위치 설정은 "상부" 및 "하부" 리드들을 분리하는 적층가능한 구조를 생성하고 향상된 2채널 임펄스 급증(surge) 보호를 제공하는 데 유리할 수 있다.
도 2a-c는 도 1a-c에 나타된 장치(100)의 내부 구조의 추가 세부사항들을 도시한다. 특히, 도 2a-c는 층들(102-110) 및 층들(118-120)이 제거된 장치(100)를 도시한다. 도 2a-b는 장치(100)의 측면 사시도이고, 도 1c는 장치(100)의 평면도이다.
도 2a-c에 나타난 대로, 핀 하우징(112)은 2 전도성 핀 연결들(126 및128)을 포함하도록 구성될 수 있다. 핀 연결들(126, 128)은 핀 하우징(112)의 중간 부분에 전도성으로 결합되도록 구성될 수 있다. 이해될 수 있는 바와 같이, 핀 연결들(126, 128)은 임의의 원하는 위치에서 핀 하우징(112)에 결합될 수 있다. 대안적으로, 또는 추가로, 핀 연결들(126, 128)과 핀 하우징(112)은 (예: 핀 연결들(126, 128) 및 핀 하우징(112) 사이에 별개의 연결들을 생성할 필요 없이) 통합된 구조를 형성하도록 구성될 수 있다.
일부 구현들에서, 핀 연결들(126, 128)은 각각의 칩들(122, 124)에 결합하기 위해 적절한 크기를 가질 수 있는 칩 연결 부분들을 포함하도록 구성될 수 있다. 예를 들어, 핀 연결(126)은 칩(124)의 하부 표면에 전도성으로 결합하는 데 사용될 수 있는 칩 연결 부분(204)을 갖도록 구성될 수 있다. 핀 연결(128)은 마찬가지로 칩(122)의 상부 표면에 전도성으로 결합하기 위한 칩 연결(206)를 가질 수 있다. 칩 연결 부분들(204, 206)은 (도 1a-c에 나타난 대로) 층(104)에 의해 분리될 수 있다. 위에 언급된 대로, 각각의 칩 연결 부분들(204, 206)과 칩들(122, 124) 사이의 전도성 결합은 솔더링 및/또는 임의의 다른 원하는 방법들을 사용하여 달성될 수 있다.
칩 연결 부분들(204, 206)은 각각의 반도체 칩들(122, 124)의 (그들이 결합되는) 표면 면적보다 작을 수 있는 표면 면적을 갖도록 구성될 수 있다. 일부 예시적인 구현들에서, 칩 연결 부분들(204, 206)은 칩들(122, 124)의 각각의 작업 면적에 전도성으로 결합되도록 구성될 수 있다.
핀 하우징(114)은 단일 전도성 핀 연결(134)을 포함하도록 구성될 수 있다. 핀 연결(134)은 핀 하우징(114)의 상부 부분에 전도성으로 결합되도록 구성될 수 있다. 이해될 수 있는 바와 같이, 핀 연결(134)은 임의의 원하는 위치에서 핀 하우징(114)에 결합될 수 있다. 대안적으로, 또는 추가적으로, 핀 연결(134) 및 핀 하우징(114)은 통합된 구조를 형성하도록(예: 핀 연결(134) 및 핀 하우징(114) 사이에 별개의 연결들을 생성할 필요 없이) 구성될 수 있다.
핀 연결(134)은 칩(124)에 결합하기 위해 적절한 크기를 가질 수 있는 칩 연결 부분(202)을 포함하도록 구성될 수 있다. 예를 들어, 핀 연결(134)은 칩(124)의 상부 표면에 전도성으로 결합하는데 사용될 수 있는 칩 연결 부분(202)을 갖도록 구성될 수 있다. 층(102)은 칩 연결 부분(202)의 상부(도 1a-c에 나타남)에 배치될 수 있다. 칩 연결 부분(202) 및 칩(124) 사이의 전도성 결합은 솔더링 및/또는 임의의 다른 원하는 방법들을 사용하여 달성될 수 있다.
칩 연결(202)은 반도체 칩(124)의 표면 면적보다 작은 표면 면적을 갖도록 구성될 수 있다. 일부 예시적인 구현들에서, 칩 연결 부분(202)은 칩(124)의 상부 작업 면적에 전도성으로 결합되도록 구성될 수 있다.
유사하게, 핀 하우징(116)은 단일 전도성 핀 연결(136)을 포함하도록 구성될 수 있다. 핀 연결(136)은 핀 하우징(116)의 하부 부분에 전도성으로 결합되도록 구성될 수 있다. 이해될 수 있는 바와 같이, 핀 연결(136)은 임의의 원하는 위치에서 핀 하우징(116)에 결합될 수 있다. 대안적으로, 또는 추가적으로, 핀 연결(136) 및 핀 하우징(116)은 통합된 구조를 형성하도록 구성될 수 있다.
핀 연결(136)은 칩(122)에 결합하기 위한 크기를 가질 수 있는 칩 연결 부분(206)을 포함하도록 구성될 수 있다. 특히, 핀 연결(136)은 칩(122)의 하부 표면에 전도성으로 결합하는데 사용될 수 있는 칩 연결 부분(206)을 가질 수 있다. 층(106)은 칩 연결 부분(206)의 하부에 배치될 수 있다(도 1a-c에 나타남). 칩 연결 부분(206) 및 칩(122) 사이의 전도성 결합은 솔더링 및/또는 임의의 다른 원하는 방법들을 사용하여 달성될 수 있다.
칩 연결 부분(206)은 칩(122)의 표면 면적보다 작은 표면 면적을 갖도록 구성될 수 있다. 칩 연결 부분(206)은 칩(122)의 하부 작업 면적에 전도성으로 결합되도록 구성될 수 있다.
일부 구현들에서, 핀 연결들(126 및 128)의 사용은 칩들(122, 124)의 연결을 공통 단자(예: 핀 하우징(112))에 제공하고 핀 연결들(134 및 136)의 사용은 칩들(122, 124)의 연결을 별개의 단자들(예: 핀 하우징(114, 116))에 제공한다. 이러한 구조적 연결들은 장치(100)가 전술한 바와 같이 임펄스 급증 보호를 향상시키는, 다중 채널(예: 2-채널) 보호 장치가 될 수 있게 한다.
도 3a-c는 도 1a-c에 나타난 장치(100)의 내부 구조의 추가 세부사항들을 도시한다. 특히, 도 3a-c는 층들(102-110), 층들(118-120) 및 칩들(122, 124)이 제거된 장치(100)를 도시한다. 도 3a는 장치(100)의 상부 사시도이고, 도 3b-c는 장치(100)의 하부 사시도이다.
도 3a-c에 나타난 대로, 칩 연결 부분은 대응하는 핀 연결 암들을 이용하여 각각의 핀 하우징들에 연결되도록 구성될 수 있다. 특히, 칩 연결 부분(202)은 핀 연결 암(302)을 이용하여 핀 하우징(114)에 연결되도록 구성될 수 있다. 칩 연결 부분(204)은 핀 연결 암(304)을 이용하여 핀 하우징(112)에 연결되도록 구성될 수 있다. 칩 연결 부분(206)은 핀 연결 암(306)을 이용하여 핀 하우징(112)에 연결되도록 구성될 수 있다. 칩 연결 부분(208)은 핀 연결 암(308)을 이용하여 핀 하우징(116)에 연결되도록 구성될 수 있다.
암들(302-308)은 각각의 부분들(202-208)으로부터 대응하는 핀 하우징들(112-116)을 향해 연장되도록 구성될 수 있다. 핀 하우징들과 칩들 사이에 별개의 채널을 생성하기 위해, 암들(302-308)(뿐만 아니라 부분들(202-208))은 서로 실질적으로 평행하고 서로 교차하지 않도록 구성될 수 있다. 이는 핀 하우징들과 반도체 칩들 사이에 별개의 전기 연결들 또는 채널들의 생성을 허용할 수 있다. 예를 들어, 하나의 채널은 핀 하우징(114), 암(302), 부분(202), 칩(124), 부분(204), 암(304) 및 핀 하우징(112)이 될 수 있다(constitute). 다른 채널은 핀 하우징(116), 암(308), 부분(208), 칩(122), 부분(206), 암(306) 및 핀 하우징(112)이 될 수 있다. 이해될 수 있는 바와 같이, 다중 채널은 단일 장치(100) 내에 생성될 수 있다(예: 다중 반도체 칩들, 장치의 한 면에 다중 핀 하우징들 및 장치의 다른 면에 단일 핀 하우징을 가짐으로써; 및/또는 다중 반도체 칩들, 장치의 한 면 상에 다중 핀 하우징들 및 장치의 다른 면 상에 다중 핀 하우징; 및/또는 기타 변형들).
일부 구현들에서, 핀 하우징들, 핀 연결 암들 및 핀 연결 부분들은, 예를 들어, 아연, 구리, 은, 알루미늄, 금속들, 이들의 합금들 및/또는 이들의 임의의 조합들과 같은, 통합된 전도성 재료들로 제조될 수 있다. 더욱이, 일부 예시적이고, 비제한적인 구현들에서, 장치(100)는 2개의 반도체 장치들을 지원하는 것을 통해 보호 장치의 향상된 전력 밀도를 제공하도록 구성될 수 있고, 그에 따라 동일한 패키지에 수용된 다른 제품 조합들을 갖는 유연성을 허용하고 칩들에 대한 2-채널 설계를 허용한다. 장치(100)는 2개 이상의 핀 연결들 및/또는 리드들을 특징으로 할 수 있다. TVS + TVS, TVS + 트라이액(triac), TVS + 다이리스터(thyristor), TVS + 다이오드와 같은 반도체 장치 조합들이 장치(100)를 사용하여 가능할 수 있다.
도 4는 본 주제의 일부 구현들에 따른 다중 채널 보호 장치를 제조 및/또는 제조하기 위한 예시적인 프로세스(400)를 도시한다. 예를 들어, 다중 채널 보호 장치는, 예를 들어, TVS 장치와 같은, 하나 이상의 반도체 칩을 패키징하는 데 사용될 수 있다. 프로세스(400)는 도 1-3c와 관련하여 위에 나타나고 논의된 장치(100)를 제조 및/또는 조립하는 데 사용될 수 있다.
402에서, 하나 이상의 기판 및/또는 PCB 층들이 제공될 수 있다. 예를 들어, 상부 기판/PCB 층(102) 및 하부 기판/PCB 층(106) 뿐만 아니라 중간/중심 기판/PCB 층(104)이 제공될 수 있다. 상부, 중간, 하부 기판 층들은 제1 리드 및 제2 리드 사이, 제1 리드 및 제3 리드 사이에 형성될 수 있다(도 1a-3c에 나타난 대로). 기판/PCB 층들은 각각의 칩 연결 부분들에 이미 접합되어 있을 수 있다. 예를 들어, 기판/PCB 층(102)은 칩 연결 부분(202)에 이미 (한 면상에) 접합될 수 있다. 기판/PCB 층(106)은 칩 연결 부분(208)에 이미 (한쪽 면에서) 접합될 수 있다. 중간/중심 기판/PCB 층(104)은 각각의 칩 연결 부분들(204 및 206)에 (각 면상에) 접합될 수 있다(도 2a에 도시된 대로).
404에서, 솔더 페이스트 및/또는 임의의 다른 결합(coupling)/묶이는(binding) 물질이 각각의 칩 연결 부분들에 적용 및/또는 인쇄될 수 있다. 예를 들어, 솔더 페이스트는 칩 연결 부분들(202-208)의 상부에 적용될 수 있다.
406에서, 제1 반도체 칩이 제공될 수 있다. 예를 들어, 반도체 칩은, 예를 들어, 5000W 및/또는 그 이상 정격의 전력 반도체 칩 및/또는 임의의 다른 유형의 칩일 수 있다. 반도체 칩들은 임의의 원하는 형상, 예를 들어, 직사각형, 비정사각형(non-square shape), 정사각형 등을 가질 수 있다. 예를 들어, 제1 칩(124)이 제공될 수 있고, 그 후 적용된 솔더 페이스트를 사용하여 칩 연결 부분(208)의 상부에 위치되고 접합될 수 있다. 또한, 중간/중심 기판/PCB 칩 연결 부분들(204, 206)의 양쪽 면들에 솔더 페이스트가 적용될 수도 있다.
408에서, 중간/중심 기판/PCB 칩 연결 부분들(204, 206)은 반도체 칩(124)의 상부에 접합될 수 있다.
410a에서, 상부 기판/PCB 층(칩 연결 부분(202)에 결합됨)은 칩 연결 부분(204)(중심/중간 기판/PCB 층에 접합됨)에 결합하기 위해 재배향될 수 있다. 410b에서, 제2 반도체 칩이 제공될 수 있다. 예를 들어, 제2 칩(122)이 제공되고, 그 후 적용된 솔더 페이스트를 사용하여 칩 연결 부분(204)(중심/중간 기판/PCB 층에 결합됨)의 상부에 위치하여 접합될 수 있다.
412에서, 상부 기판/PCB 층은 솔더 페이스트를 사용하여 반도체 칩(122)의 상부에 결합될 수 있다.
414에서, 하나 이상의 충전 층들이 반도체 칩들 및 칩 연결 부분들을 캡슐화하기 위해 형성될 수 있다. 416에서, 솔더 레지스트 코팅 층들(예: 층들은 상부 및 하부 기판/PCB 층들(102, 106)(도 1a에 나타난 대로, 각각의 층들(108, 110))에 적용될 수 있다. 418에서, 핀 하우징들(112, 114, 116)(및/또는 기판/PCB 층 및/또는 솔더 레지스트 층(108, 110 등) 중 임의의 것)에 생성된 개구들/홀들을 통하여. 420에서, 칩 연결 부분들에 연결하기 위해 구리 플레이팅(copper plating)이 적용될 수 있다. 422 및 424에서, 쏘(sawing) 및/또는 싱귤레이션(singulation) 뿐만 아니라 틴(tin)(및/또는 임의의 다른 재료) 플레이팅이 장치에 적용될 수 있다.
위에서 설명된 장치의 구성 요소 및 특징은 개별 회로, 주문형 집적 회로(ASIC), 논리 게이트 및/또는 단일 칩 조직들(architectures)의 임의의 조합을 사용하여 구현될 수 있다. 또한, 장치들의 특징들은 마이크로컨트롤러들, 프로그램 가능 논리 배열 및/또는 마이크로프로세서 또는 적절하게 적합한 경우 전술한 것의 임의의 조합을 사용하여 구현될 수 있다. 하드웨어, 펌웨어 및/또는 소프트웨어 요소들은 본 명세서에서 집합적으로 또는 개별적으로 "로직" 또는 "회로"로 지칭될 수 있다는 점에 유의한다.
전술한 블록도에 도시된 예시적인 장치들은 많은 잠재적인 구현 중 기능적으로 설명하는 하나의 예를 나타낼 수 있다는 것이 이해될 것이다. 따라서, 첨부 도면에 도시된 블록 기능들의 분할, 생략 또는 포함은 이들 기능을 구현하기 위한 하드웨어 구성요소, 회로, 소프트웨어 및/또는 요소가 실시예에서 반드시 분할, 생략 또는 포함될 것임을 암시하지 않는다.
일부 실시예는 "일 실시예" 또는 "실시예"라는 표현과 그 파생어들을 사용하여 설명될 수 있다. 이러한 용어들은 실시예와 관련하여 설명된 특정한 특징, 구조 또는 특징이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 명세서의 다양한 위치에서 "일 실시예에서"라는 문구(또는 그 파생어들)가 반드시 모두 동일한 실시예를 언급하는 것은 아니다. 더욱이, 달리 언급하지 않는 한, 위에서 설명된 특징들은 임의의 조합으로 함께 사용될 수 있는 것으로 인식된다. 따라서, 개별적으로 논의된 임의의 특징들은 특징들이 서로 호환되지 않는다고 언급되지 않는 한 서로 조합하여 채용될 수 있다.
본 개시의 요약은 독자가 본 기술 개시의 성격을 신속하게 확인할 수 있도록 제공된다는 점이 강조된다. 이는 청구범위의 범위 또는 의미를 해석하거나 제한하는 데 사용되지 않을 것이라는 점을 이해하여 제출된다. 또한, 전술한 상세한 설명에서는, 개시 내용을 간소화할 목적으로 다양한 특징들이 하나의 실시예로 함께 그룹화되어 있음을 알 수 있다. 개시된 이 방법은 청구된 실시예가 각 청구범위에 명시적으로 인용된 것보다 더 많은 특징을 요구한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 오히려, 다음의 청구범위가 반영하는 바와 같이, 본 발명의 주제는 개시된 단일 실시예의 모든 특징보다 더 적은 것에 속한다. 따라서, 다음의 청구범위는 상세한 설명에 포함되며, 각 청구범위는 그 자체가 별도의 실시예로서 존재한다. 첨부된 청구범위에서, "포함하는" 및 "~에서"라는 용어는 각각 "내포하는" 및 "여기서"라는 용어의 일반 영어 등가물들로 사용된다. 더욱이, "제1", "제2", "제3" 등의 용어는 단지 라벨로만 사용되며, 그 대상에 수치적 요구 사항을 부과하려는 의도는 아니다. 또한, 본 명세서에서 "포함하는", "내포하는" 또는 "가지는" 및 그 변형의 사용은 이후에 나열된 항목 및 그 등가물들뿐 만 아니라 추가 항목을 포함하는 것을 의미한다. 따라서, "포함하는", "내포하는" 또는 "가지는"이라는 용어 및 그 변형은 개방형 표현이며 본 명세서에서 상호교환적으로 사용될 수 있다.
편의와 명확성을 위해 "상부", "하부", "상측", "하측", "수직", "수평", "측면", "횡방향", "방사형"과 같은 용어를 사용합니다. "내부", "외부", "왼쪽" 및 "오른쪽"은 원근감에 나타나는 다른 특징 및 구성요소의 기하학적 구조 및 방향에 대해 각각 특징 및 구성요소의 상대적 배치 및 방향을 설명하기 위해 본 명세서에서 사용될 수 있고, 분해 사시도 및 단면도가 여기에 제공된다. 상기 용어는 제한하려는 의도가 아니며 구체적으로 언급된 단어, 파생어 및 유사한 의미의 단어를 포함한다.
위에 설명된 것은 개시된 조직(architecture)의 예를 포함한다. 물론, 구성요소 및/또는 방법론의 가능한 모든 조합을 기술하는 것은 가능하지 않지만, 당업자는 많은 추가 조합 및 순열이 가능하다는 것을 인식할 수 있다. 따라서, 신규 조직(architecture)은 첨부된 청구범위의 사상 및 범위 내에 속하는 모든 변경, 수정 및 변형을 포괄하도록 의도된다.
예시적인 실시예들에 대한 전술한 설명은 예시 및 설명의 목적으로 제시되었다. 이는 개시된 정확한 형태로 본 개시 내용을 철저하게 제한하거나 제한하려는 의도가 아니다. 본 개시내용에 비추어 많은 수정 및 변형이 가능하다. 본 발명의 범위는 이러한 상세한 설명이 아니라 여기에 첨부된 청구범위에 의해 제한되도록 의도된다. 본 출원에 대한 우선권을 주장하는 장래 출원 출원은 개시된 주제를 다른 방식으로 주장할 수 있으며 일반적으로 본 명세서에 다양하게 개시되거나 달리 입증된 바와 같은 임의의 세트의 하나 이상의 제한을 포함할 수 있다.
모든 방향 기준(예: 근위, 원위, 상부, 하부, 위쪽, 아래쪽, 왼쪽, 오른쪽, 측면, 세로, 앞, 뒤, 위, 아래, 위, 아래, 수직, 수평, 반경 방향, 축 방향, 시계 방향) 및 시계 반대 방향)은 본 개시 내용에 대한 독자의 이해를 돕기 위한 식별 목적으로만 사용되며, 특히 본 개시 내용의 위치, 방향 또는 사용에 대한 제한을 생성하지 않는다. 연결 참조(예를 들어, 부착, 결합, 연결 및 결합)는 넓게 해석되어야 하며 달리 표시되지 않는 한 요소 집합과 요소 사이의 상대적 이동 사이의 중간 부재를 포함할 수 있다. 이와 같이, 연결 참조는 두 요소가 직접적으로 연결되고 서로 고정된 관계에 있다는 것을 반드시 암시하는 것은 아니다.
또한, 식별 참조(예를 들어, 1차, 2차, 제1, 제2, 제3, 제4 등)는 중요성이나 우선순위를 암시하려는 것이 아니라 하나의 특징을 다른 특징과 구별하는 데 사용된다. 도면은 단지 설명을 위한 것이며 여기에 첨부된 도면에 반영된 치수, 위치, 순서 및 상대 크기는 다양할 수 있다.
본 개시는 여기에 설명된 특정 구현에 의해 범위가 제한되지 않는다. 실제로, 본 명세서에 기술된 것 외에도 본 개시 내용의 다른 다양한 구현 및 수정이 전술한 설명 및 첨부 도면으로부터 당업자에게 명백할 것이다. 따라서, 이러한 다른 구현 및 수정은 본 개시의 범위 내에 속하도록 의도된다. 또한, 본 개시 내용은 특정 목적을 위한 특정 환경에서의 특정 구현의 맥락에서 본 명세서에서 설명되었다. 당업자는 유용성이 이에 제한되지 않으며 본 개시가 임의의 목적을 위해 임의의 수의 환경에서 유리하게 구현될 수 있다는 것을 인식할 것이다. 따라서, 아래에 설명된 청구범위는 여기에 설명된 본 발명의 전체 범위 및 정신을 고려하여 해석되어야 한다.

Claims (17)

  1. 제1 칩 부착 부분 및 제2 칩 부착 부분을 갖는 제1 리드;
    제3 칩 부착 부분을 갖는 제2 리드;
    제4 칩 부착 부분을 갖는 제3 리드; 및
    제1 반도체 칩은 상기 제1 칩 부착 부분 및 상기 제3 칩 부착 부분에 전도성으로 결합되도록 구성되고, 제2 반도체 칩은 상기 제2 칩 부착 부분 및 상기 제4 칩 부착 부분에 전도성으로 결합되도록 구성됨, 을 포함하는 기기.
  2. 제1 항에 있어서,
    상기 제3 칩 부착 부분 및 상기 제1 반도체 칩 위에 위치된 제1 기판 층을 더 포함하는 기기.
  3. 제2 항에 있어서,
    상기 제1 칩 부착 부분 및 상기 제2 칩 부착 부분 사이에 끼워진 제2 기판 층을 더 포함하는 기기.
  4. 제3 항에 있어서,
    상기 제4 칩 부착 부분 및 상기 제2 반도체 칩 상에 배치된 제3 기판 층을 더 포함하는 기기.
  5. 제1 항에 있어서,
    상기 제2 리드는 상기 제3 리드로부터 전도성으로 분리되는 기기.
  6. 제1 항에 있어서,
    상기 제1 리드, 상기 제1 칩 부착 부분, 상기 제1 반도체 칩, 상기 제3 칩 부착 부분, 및 상기 제2 리드를 전도성으로 결합하는 제1 전도성 채널을 더 포함하는 기기.
  7. 제6 항에 있어서,
    상기 제1 리드, 상기 제2 칩 부착 부분, 상기 제2 반도체 칩, 상기 제4 칩 부착 부분, 및 상기 제3 리드를 전도성으로 연결하는 제2 전도성 채널을 더 포함하는 기기.
  8. 제1 항에 있어서,
    상기 제1 리드, 상기 제1 칩 부착 부분, 상기 제2 칩 부착 부분, 상기 제2 리드, 상기 제3 칩 부착 부분, 상기 제3 리드, 및 상기 제4 칩 부착 부분의 적어도 하나는 다음의 아연, 구리, 은, 알루미늄, 금속들, 이들의 합금들, 및/또는 이들의 임의의 조합들의 적어도 하나를 포함하는 기기.
  9. 제1 항에 있어서,
    상기 제1 및 제2 반도체 칩들의 적어도 하나는 하나 이상의 각각의 작업 면적들(working areas)을 포함하고, 상기 제1, 제2, 제3, 제4 칩 부착 부분들의 적어도 하나는 대응하는 제1 및 제2 반도체 칩들의 하나 이상의 각각의 작업 면적들에 전도성으로 결합되도록 구성되는 기기.
  10. 제1 항에 있어서,
    상기 제1, 제2 및 제3 리드들의 적어도 하나는 다음의 기판, 인쇄 회로 판, 및 그들의 임의의 조합의 적어도 하나에 결합되도록 구성되는 기기.
  11. 제1 항에 있어서,
    제1 충전 층은 상기 제1 반도체 칩, 상기 제1 칩 부착 부분 및 상기 제3 칩 부착 부분을 캡술화를 위해 형성되도록 구성되는 기기.
  12. 제11 항에 있어서,
    제2 충전 층은 상기 제2 반도체 칩, 상기 제2 칩 부착 부분 및 상기 제4 칩 부착 부분을 캡슐화하기 위해 형성되도록 구성되는 기기.
  13. 제12 항에 있어서,
    상기 제1 및 제2 충전 층들의 적어도 하나는 다음의 에폭시 화합물, 플라스틱, 및 이들의 임의의 조합의 적어도 하나로부터 제조되는 기기.
  14. 제1 항에 있어서,
    상기 기기는 표면 실장된 기기(surface mounted apparatus)가 되도록 구성되는 기기.
  15. 제1 항에 있어서,
    상기 제1 및 제2 반도체 칩들의 적어도 하나는 적어도 하나의 과도 전압 억제 장치를 포함하는 기기.
  16. 제1 칩 부착 부분 및 제2 칩 부착 부분을 갖는 제1 리드;
    제3 칩 부착 부분을 갖는 제2 리드;
    제4 칩 부착 부분을 갖는 제3 리드; 및
    제1 반도체 칩은 상기 제1 칩 부착 부분 및 상기 제3 칩 부착 부분에 전도성으로 연결되도록 구성되고, 제2 반도체 칩은 상기 제2 칩 부착 부분 및 상기 제4 칩 부착 부분에 전도성으로 연결되도록 구성됨, 을 포함하는 다중 채널 보호 장치.
  17. 하나 이상의 기판 층들을 제공하는 단계 - 상기 하나 이상의 기판 층들은 하나 이상의 칩 연결 부분들에 결합됨-;
    하나 이상의 반도체 칩들을 제공하는 단계;
    상기 하나 이상의 반도체 칩들의 적어도 하나를 상기 하나 이상의 칩 연결 부분들의 적어도 하나에 결합하는 단계;
    결합된 상기 하나 이상의 반도체 칩들의 적어도 하나 및 상기 하나 이상의 칩 연결 부분들의 적어도 하나를 캡슐화하기 위해 하나 이상의 충전 층들을 형성하는 단계;
    상기 하나 이상의 형성된 충전 층들의 적어도 하나에 하나 이상의 코팅 층들을 적용하는 단계; 및
    캡슐화된 상기 하나 이상의 반도체 칩들의 적어도 하나 및 상기 하나 이상의 칩 연결 부분들의 적어도 하나 내에서 하나 이상의 리드들을 형성하는 단계 - 상기 하나 이상의 리드들은 상기 하나 이상의 칩 연결 부분들의 적어도 하나에 연결됨 - 를 포함하는 방법.
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