CN117936520A - 单片多通道保护设备 - Google Patents

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Abstract

一种多通道保护设备及其相关方法。该设备包括具有第一芯片附接部分和第二芯片附接部分的第一引线，具有第三芯片附接部分的第二引线，以及具有第四芯片附接部分的第三引线。第一半导体芯片被配置为被导电地耦合到第一芯片附接部分和第三芯片附接部分。第二半导体芯片被配置为被导电地耦合到第二芯片附接部分和第四芯片附接部分。

Description

单片多通道保护设备
技术领域
本公开总体上涉及半导体器件领域，并且特别地，涉及单片多通道(例如，双通道)保护设备。
背景技术
瞬态电压抑制(TVS)二极管是设计用于保护敏感电子器件免受高压瞬态影响的电子组件。TVS二极管可以比大多数其他类型的电路保护器件更快地响应过电压事件，并且可用各种表面贴装和通孔电路板安装形式。TVS二极管通常被用于防止电气过应力(electrical overstress)，诸如由雷击(lightning strike)、感应负载切换和与数据线和电子电路上的传输相关联的静电放电(electrostatic discharge，ESD)引起的过应力。现有的半导体技术无法以有效的方式为电子电路组件提供多通道保护设备。
发明内容
下面的发明内容被提供来以简化形式引入概念的选择，这些概念在下面的具体实施方式中被进一步描述。本发明内容不旨在确定所要求保护的主题的关键或本质特征，也不旨在作为辅助确定所要求保护的主题的范围。
在一些实施方式中，当前的主题涉及多通道保护设备/装置。该设备可以包括具有第一芯片附接部分和第二芯片附接部分的第一引线、具有第三芯片附接部分的第二引线、以及具有第四芯片附接部分的第三引线。第一半导体芯片可以被配置为被导电地耦合到第一芯片附接部分和第三芯片附接部分。第二半导体芯片可以被配置为被导电地耦合到第二芯片附接部分和第四芯片附接部分。
在一些实施方式中，当前主题可以包括以下可选特征中的一个或多个。该装置可以包括定位在第三芯片附接部分和第一半导体芯片上方的第一基板层。其还可以包括夹在第一芯片附接部分和第二芯片附接部分之间的第二基板层。第三基板层可以被定位在第四芯片附接部分和第二半导体芯片上方。
在一些实施方式中，第二引线可以与第三引线导电地分离。
在一些实施方式中，该装置可以包括导电地耦合第一引线、第一芯片附接部分、第一半导体芯片、第三芯片附接部分和第二引线的第一导电通道。其还可以包括导电地耦合第一引线、第二芯片附接部分、第二半导体芯片、第四芯片附接部分和第三引线的第二导电通道。
在一些实施方式中，第一引线、第一芯片附接部分、第二芯片附接部分、第二引线、第三芯片附接部分、第三引线和第四芯片附接部分中的至少一个可以包括以下中的至少一个：锌、铜、银、铝、金属、其合金和/或其任何组合
在一些实施方式中，第一半导体芯片和第二半导体芯片中的至少一个可以包括一个或多个相应的工作区域。第一芯片附接部分、第二芯片附接部分、第三芯片附接部分和第四芯片附接部分中的至少一个可以被配置为导电地耦合到对应的第一半导体芯片和第二半导体芯片的一个或多个相应的工作区域。
在一些实施方式中，第一引线、第二引线和第三引线中的至少一个可以被配置为被耦合到以下中的至少一个：基板、印刷电路板及其任何组合。
在一些实施方式中，第一填充层可以被配置为被形成用于封装第一半导体芯片、第一芯片附接部分和第三芯片附接部分。第二填充层可以被配置为被形成用于封装第二半导体芯片、第二芯片附接部分和第四芯片附接部分。第一填充层和第二填充层中的至少一个可以由以下中的至少一个制造：环氧化合物、塑料及其任何组合。
在一些实施方式中，该设备可以被配置为是表面贴装装置。在一些实施方式中，第一半导体芯片和第二半导体芯片中的至少一个可以包括至少一个瞬态电压抑制器件。
在一些实施方式中，当前的主题涉及用于组装和/或制造上述多通道保护设备的方法。该方法可包括提供一个或多个基板层，一个或多个基板层被耦合到一个或多个芯片连接部分；提供一个或多个半导体芯片；将一个或多个半导体芯片中的至少一个耦合到一个或多个芯片连接部分中的至少一个；形成一个或多个填充层以封装耦合的一个或多个半导体芯片中的至少一个和一个或多个芯片连接部分中的至少一个；向形成的一个或多个填充层中的至少一个涂覆一个或多个涂层；以及在封装的一个或多个半导体芯片中的至少一个和一个或多个芯片连接部分中的至少一个中形成一个或多个引线，一个或多个引线被连接到一个或多个芯片连接部分中的至少一个。
本文描述的主题的一个或多个变型的细节在附图和下面的描述中被阐述。本文描述主题的其它特征和优点将从描述和附图以及从权利要求书中是显而易见的。
附图说明
被包含在本说明书中并构成本说明书的一部分的附图示出了本文公开的主题的某些方面，并且与描述一起有助于解释与所公开的实施方式相关联的一些原理。在附图中：
图1a-c示出了根据当前主题的一些实施方式的示例性双通道保护设备；
图2a-c示出了图1a-c所示设备的设备内部结构的进一步细节；
图3a-c示出了图1a-c所示设备的内部结构的进一步细节；以及
图4示出了根据当前主题的一些实施方式的示例性过程。
附图不一定按比例绘制。附图仅仅是表示，不旨在描绘本公开的具体参数。附图旨在描绘当前主题的示例性实施方式，并且因此，不被认为是范围上的限制。在附图中，类似的编号表示类似的元件。
此外，为了说明清楚，在一些图中的某些元件可以被省略，和/或不按比例被示出。横截面视图可以是“切片”的形式和/或“近视(near-sighted)”横截面视图，为了说明清楚，省略在“真实”横截面视图中否则可见的某些背景线。另外，为了清楚起见，在某些附图中可以省略一些参考标记。
具体实施方式
现在将在下文中参考附图更全面地描述根据本公开的各种方法，其中示出了系统和方法的实施方式。设备、系统、组件等可以以许多不同的形式被体现，并且不应被解释为限于本文阐述的示例实施方式。相反，提供了这些示例实施方式，因此本公开将是彻底和完整的，并且将向本领域技术人员充分传达当前主题的范围。
为了解决当前可用方案的这些和潜在的其他缺陷，当前主题的一个或多个实施方式涉及除其他可能的优点外可以提供单片多通道(例如，双通道)保护设备的方法、系统、制造物品等。这种示例性多通道保护设备可以被配置为包括结合被设置在相应引脚壳体内的一个或多个连接引脚和/或引线的结构(例如，一个引脚/引线在结构的一侧上并且两个引脚/引线在结构的相对侧上)。引脚/引线可以被内部地配置为经由一个或多个导电连接器(例如，铜、铜合金、金属、金属合金等)被耦合到位于结构的内部的一个或多个半导体器件(例如，半导体芯片、TVS器件、二极管等)。内部可以使用底部填充非导电材料(其可以是任何所需材料，诸如环氧树脂等)被填充。内部可以进一步被一个或多个基板和/或一个或多个印刷电路板包围，这些基板和/或印刷电路板可以被固定到引脚壳体。此处的讨论关于双通道保护设备被提出，然而，如可以被理解的，可以使用任何数量的通道。
瞬态电压抑制器(TVS)半导体器件可以被用于保护电子组件免受瞬态电压、过电压等影响。TVS芯片通常用作TVS半导体器件的核心部分。如可以被理解的，可以使用任何其他类型的半导体芯片和/或器件。如上所述，这种TVS器件可以被用于防止可能对各种电子组件的操作有害的电压瞬变。
电压瞬变被定义为电能的短时浪涌，并且是先前存储的能量的突然释放和/或由其他方式(诸如，例如重感性负载、雷电(lightning)等)引起的结果。电压瞬变可以被分类为可预测或可重复的瞬变和随机瞬变。在电气或电子电路中，这种能量可以经由受控的开关动作以可预测的方式被释放，或者从外部源随机引入到电路中。可重复的瞬变通常由电动机、发电机的运行和/或无功电路组件的切换引起。另一方面，随机瞬变经常由静电放电(ESD)和雷电引起，它们通常不可预测地发生。
ESD的特征在于非常快的上升时间和非常高的峰值电压和电流，这可能是物体之间正电荷和负电荷不平衡的结果。日常活动产生的ESD可能超过标准半导体技术的脆弱性阈值。在雷电的情况下，即使直接雷击具有破坏性，由雷电引起的电压瞬变也不是直接雷击的结果。当发生雷击时，该事件会产生磁场，这进而可以在附近的电力电缆中引起大幅度的电压瞬变。例如，云到云的雷击(cloud-to-cloud strike)将不仅会影响架空电缆，还会影响埋地电缆。即使是1英里(1.6km)远的雷击也可以在电力电缆中产生50伏的电压。在云对地的雷击中，产生的电压瞬变影响显著更大。
在一些情况下，TVS芯片可以使用表面贴装封装被封装，这提供了高功率同时具有整体小尺寸。例如，SMC封装可以被用于印刷电路板(PCB)中以保护各种电子组件免受ESD、电快速瞬变(EFT)、雷电和/或任何其他瞬变。SMC封装允许电子组件的表面贴装以及PCB上空间的优化(这种组件可以被安装在其上)。它的特征还可以在于小的外形、改进的夹持能力以及其他增强的特征。
图1a-c示出了根据当前主题的一些实施方式的示例性双通道保护设备100。图1a是设备100的透视图。图1b是设备100的侧面透视图。图1c是没有填充材料层的设备100的透视图。
参考图1a-c，设备100可以被配置为包括第一和/或顶部基板和/或印刷电路板(PCB)层102、第二和/或中间基板/PCB层104、第三和/或底部基板/PCB层106、第一和/或顶部阻焊层(solder resist layer)108、第二和/或底部阻焊层110、第一引脚或引线(本文将可互换地被使用的术语)壳体112、第二引脚壳体114、第三引脚壳体116、顶部和/或第一填充材料层118、以及底部和/或第二填充材料层120。
阻焊层108可以被配置为被施加到层102的顶面，该顶面对应于背离设备100内部的表面。阻焊层110可以被配置为被施加到层106的底面，该底面对应于背离设备100内部的表面。
填充材料118可以被配置为定位和/或夹在层102和层104之间。材料118可以被配置为封装结构100的内部组件，诸如例如第一半导体芯片(图1a中未示出)、从引脚壳体112延伸的引脚连接件(图1a中未示出)、和从引脚壳体114延伸的引脚连接件(图1a中未示出)。材料层118可以被配置为由环氧树脂、塑料和/或任何其他合适的非导电材料制造。
填充材料层120可以配置为定位和/或夹在层104和层106之间。材料层120可以配置为封装结构100的内部组件，诸如例如第二半导体芯片(图1a中未示出)、从引脚壳体112延伸的另一个引脚连接件(图1a中未示出)、和从引脚壳体116延伸的引脚连接件(图1a中未示出)。材料层120同样可以被配置为由环氧树脂、塑料和/或任何其他合适的非导电材料制造。
引脚壳体112可以包括顶部部分107和底部部分109以及设置在顶部部分和底部部分107、109之间的半/圆柱形凹槽和/或开口111(a，b)。引脚壳体112还可以被耦合到引脚连接件126、128(和/或形成为具有通过钻孔形成的开口111的单个单元)。引脚壳体114可以包括顶部部分115和底部部分117以及设置在顶部部分和底部部分115、117之间的半/圆柱形凹槽和/或开口119(如图1a-b和图3b所示)。引脚壳体114还可以被耦合到引脚连接件134(和/或形成为具有通过钻孔形成的开口119的单个单元)。引脚壳体116可以包括顶部部分121和底部部分123以及设置在顶部部分和底部部分121、123之间的半/圆柱形凹槽和/或开口125(如图1a-b和图3b所示)。引脚壳体116还可以被耦合到引脚连接件136(和/或形成为具有通过钻孔形成的开口125的单个单元)。
层102-110和层118-120(以及半导体芯片(图1a-c中未示出))可以被配置为基本上彼此平行被设置。
如图1a所示，壳体112-116可以分别具有半/圆柱形凹槽/开口111、119、125。然而，如可以被理解的，凹槽/开口111、119、125可以具有任何期望的形状、形式、尺寸等。如上所述，引脚壳体112(例如，包括其引脚连接部分126、128)可以是一体式(unitary)壳体并且可以被配置为向设置在设备100内部的半导体芯片提供单个外部电气连接。引脚壳体114和116可以是单独的引脚壳体(每个引脚壳体也可以是包括它们相应的引脚连接件134、136的一体式壳体)。其中每个壳体114和116可以被配置为被单独耦合到设置在设备100内部的相应半导体芯片。例如，壳体114可以被配置为被导电地耦合到定位在层118内的半导体芯片，而壳体116可以被配置为被导电地耦合到定位在层120内的半导体芯片，如将在下面更详细地被讨论的。
参考图1b，除了图1a所示的分层结构之外，设备100可以被配置为包括两个半导体器件或芯片122和124。如可以被理解的，设备100可以被配置为包括一个以上的半导体芯片。此外，多个半导体芯片可以被配置为以类似于图1a-b中所示的可堆叠方式被定位。芯片可以是TVS器件和/或任何其他类型的半导体器件。如图1b中所示，半导体芯片122可以被配置为被定位在设备100的底部部分，并且特别地，可以被设置在底层120内。半导体芯片124可以被配置为被定位在设备100的顶部部分，并且特别地，可以被设置在顶层118内。
每个半导体芯片122、124可以使用相应的引脚连接件(例如，使用焊接和/或任何其他方法)被导电地耦合到引脚壳体112、114和116。例如，半导体芯片122可以被导电地耦合到引脚壳体112的引脚连接件128。芯片122也可以被导电地耦合到引脚壳体116的引脚连接件136。芯片122未被耦合(在设备100内)到引脚壳体114。在芯片122和引脚连接件136之间的连接可以使用焊接层(solder layer)148a被实现，而芯片122和引脚连接件128之间的连接可以使用焊接层148b被实现。这样，半导体芯片122可以被导电地耦合到两个引脚壳体112、116，这两个引脚壳体112、116又可以被耦合到其他电气组件(图1a-b中未示出)。
可以使用导电端130和132来实现引脚壳体112与其他外部组件的电气连接。可替选地或另外地，导电端130、132可以是单个导电端的形式。在任一种情况下，导电端可以被导电地耦合到其他电气组件(图1a-b中未示出)，例如，使用焊接、夹紧、焊合等。引脚壳体116可以包括导电端138和140，其可以被用于连接到其他外部电气组件(图1a-b中未示出)。引脚壳体114可以包括导电端142和144，其可以被用于连接到其他外部电气组件(图1a-b中未示出)。
类似地，半导体芯片124可以被导电地耦合到到引脚壳体112的引脚连接件126。芯片124也可以被导电地耦合到到引脚壳体114的引脚连接件134(图1b中未示出)。芯片124未被耦合(在设备100内)到引脚壳体116。芯片124和引脚连接件134之间的连接可以使用焊接层146a被实现，而芯片124和引脚连接件126之间的连接使用焊接层146b被实现。因此，半导体芯片124可以被导电地耦合到两个引脚壳体112、114，这两个引脚壳体112、114又可以被耦合到其他电气组件(图1a-b中未示出)。
如图1c所示，半导体芯片122、124可以被定位在相应的引脚连接件126、128(图1c中未示出)、134(图1c中未示出)和136之间并且被导电地耦合到它们。此外，半导体芯片122、124可以基本上被定位或夹在相应层102、104和106之间的中间。这种定位产生了可堆叠结构，其分离“顶部”和“底部”引线，并且可以有利于提供增强的双通道脉冲浪涌保护。
图2a-c示出了图1a-c中所示的设备100的内部结构的进一步细节。特别地，图2a-c示出了移除了层102-110和层118-120的设备100。图2a-b是设备100的透视侧视图，并且图1c是设备100的俯视图。
如图2a-c所示，引脚壳体112可以被配置为包括两个导电引脚连接件126和128。引脚连接件126、128可以被配置为被导电地耦合到引脚壳体112的中间部分。如可以被理解的，引脚连接件126、128可以在任何期望的位置被耦合到引脚壳体112。可替选地或另外地，引脚连接件126、128和引脚壳体112可以被配置为形成一体式结构(例如，不需要在引脚连接件126、128和引脚壳体112之间创建单独的连接)。
在一些实施方式中，引脚连接件126、128可以被配置为包括芯片连接部分，该芯片连接部分可以被适当地调整尺寸以耦合到相应的芯片122、124。例如，引脚连接件126可以被配置为具有芯片连接部分204，其可以被用于导电地耦合到芯片124的底表面。引脚连接件128同样可以具有芯片连接部分206，用于导电地耦合到芯片122的顶表面。芯片连接部分204和206可以由层104隔开(如图1a-c所示)。如上所述，各个芯片连接部分204、206和芯片122、124之间的导电耦合可以使用焊接和/或任何其他期望的方法被实现。
芯片连接部分204、206可以被配置为具有可以小于相应半导体芯片122、124的(它们被耦合到的)表面区域的表面区域。在一些示例性实施方式中，芯片连接部分204、206可以被配置为被导电地耦合到芯片122、124的相应工作区域。
引脚壳体114可以被配置为包括单个导电引脚连接件134。引脚连接件134可以被配置为被导电地耦合到引脚壳体114的顶部部分。如可以被理解的，引脚连接件134可以在任何期望的位置被耦合到引脚壳体114。可替选地或另外地，引脚连接件134和引脚壳体114可以被配置为形成一体式结构(例如，不需要在引脚连接件134和引脚壳体114之间创建单独的连接)。
引脚连接件134可以被配置为包括芯片连接部分202，该芯片连接部分202可以被适当地调整尺寸以耦合到芯片124。例如，引脚连接件134可以被配置为具有芯片连接部分202，其可以被用于导电地耦合到芯片124的顶表面。层102可以被设置在芯片连接部分202的顶部(如图1a-c所示)。芯片连接部分202和芯片124之间的导电耦合可以使用焊接和/或任何其他期望的方法被实现。
芯片连接部分202可以被配置为具有可以小于半导体芯片124的表面区域的表面区域。在一些示例性实施方式中，芯片连接部分202可以被配置为被导电地耦合到芯片124的顶部工作区域。
类似地，引脚壳体116可以被配置为包括单个导电引脚连接件136。引脚连接件136可以被配置为被导电地耦合到引脚壳体116的底部部分。如可以被理解的，引脚连接件136可以在任何期望的位置被耦合到引脚壳体116。可替选地或另外地，引脚连接件136和引脚壳体116可以被配置为形成一体式结构。
引脚连接件136可以被配置为包括芯片连接部分206，该芯片连接部分206可以被适当地调整尺寸以耦合到芯片122。特别地，引脚连接件136可以具有芯片连接部分206，其可以被用于导电地耦合到芯片122的底表面。层106可以被设置在芯片连接部分206的底部(如图1a-c所示)。芯片连接部分206和芯片122之间的导电耦合可以使用焊接和/或任何其他期望的方法被实现。
芯片连接部分206可以被配置为具有可以小于芯片122的表面区域的表面区域。芯片连接部分206可以被配置为被导电地耦合到芯片122的底部工作区域。
在一些实施方式中，引脚连接件126和128的使用提供芯片122、124到公共端子(例如，引脚壳体112)的连接，并且引脚连接件134和136的使用提供芯片122、124到独立端子(例如，引脚壳体114、116)的连接。这种结构连接使能设备100成为多通道(例如，2通道)保护设备，如上文所述，这增强其脉冲浪涌保护。
图3a-c说明了图1a-c示出的设备100内部结构的进一步细节。特别地，图3a-c示出了移除了层102-110、层118-120和芯片122、124的设备100。图3a是设备100的顶部俯视图，并且图3b-c是设备100的底部透视图。
如图3a-c所示，芯片连接部分可以被配置为使用对应的引脚连接臂被连接到相应引脚壳体。特别地，芯片连接部分202可以被配置为使用引脚连接臂302被连接到引脚壳体114。芯片连接部分204可以被配置为使用引脚连接臂304被连接到引脚壳体112。芯片连接部分206可以被配置为使用引脚连接臂306被连接到引脚壳体112。芯片连接部分208可以被配置为使用引脚连接臂308被连接到引脚壳体116。
臂302-308可以被配置为从各个部分202-208延伸至对应的引脚壳体112-116。为了在引脚壳体和芯片之间创建单独的通道，臂302-308(以及部分202-208)可以被配置为基本上彼此平行，并且彼此不相交。这可以允许在引脚壳体和半导体芯片之间创建单独的电气连接或通道。例如，一个通道可以构成引脚壳体114、臂302、部分202、芯片124、部分204、臂304和引脚壳体112。另一个通道可以构成引脚壳体116、臂308、部分208、芯片122、部分206、臂306和引脚壳体112。如可以被理解的，可以在单个设备100内创建多个通道(例如，通过在设备的一侧具有多个半导体芯片、多个引脚壳体以及在设备的另一侧具有单个引脚壳体；和/或在设备的一侧具有多个半导体芯片、多个引脚壳体以及在设备的另一侧具有多个引脚壳体；和/或具有任何其他变体)。
在一些实施方式中，引脚壳体、引脚连接臂和引脚连接部分可以由单一导电材料制造，诸如，例如锌、铜、银、铝、金属、其合金和/或其任何组合。此外，在一些示例性的非限制性实施方式中，设备100可以配置为通过支持两个半导体器件来提供保护设备的增强功率密度，从而允许在同一封装中容纳不同的产品组合的灵活性，并且允许芯片的双通道设计。设备100可以以两个或多个引脚连接件和/或引线为特征。半导体器件组合，诸如TVS+TVS、TVS+三端双向可控硅、TVSS+晶闸管、TVS+二极管，可以使用设备100实现。
图4示出了根据当前主题的一些实施方式的，用于制造和/或制造多通道保护设备的示例性过程400。例如，多通道保护设备可以被用于封装一个或多个半导体芯片，诸如，例如TVS器件。过程400可以被用于制造和/或组装上文结合图1-3c所示和讨论的设备100。
在402处，可以提供一个或多个基板和/或PCB层。例如，可以提供顶部基板/PCB层102和底部基板/PCB层106以及中间/中心基板/PCB层104。顶部、中间和底部基板层可以被形成在第一引线和第二引线之间，以及被形成在第一引线和三引线之间(如图1a-3c所示)。基板/PCB层可以已经被接合(bind)到相应芯片连接部分。例如，基板/PCB层102可以已经(在一侧)被接合到芯片连接部分202。基板/PCB层106可以已经(在一侧)被接合到芯片连接部分208。中间/中心基板/PCB层104可以(在每一侧)被接合到相应的芯片连接部分204和206(如图2a所示)。
在404处，焊锡膏和/或任何其他耦合/结合物质可以被涂覆和/或印刷在各个芯片连接部分上。例如，焊锡膏可以被涂覆于芯片连接部分202-208的顶部。
在406处，可以提供第一半导体芯片。例如，半导体芯片可以是功率半导体芯片，例如额定功率为5000W和/或更大，和/或任何其他类型的芯片。半导体芯片可以具有任何期望的形状，例如矩形、非方形形状、方形形状等。例如，可以提供第一芯片124，然后使用涂覆的焊锡膏将其定位于并接合到芯片连接部分208的顶部。焊锡膏也可以被接合在中间/中心基板/PCB芯片连接部分204、206的两侧。
在408处，中间/中心基板/PCB芯片连接部分204、206可以被接合到半导体芯片124的顶部。
在410a处，(耦合到芯片连接部分202的)顶部基板/PCB层可以被重新定向以耦合到(被接合到中心/中间基板/PCB层的)芯片连接部分204。在410b处，可以提供第二半导体芯片。例如，可以提供第二芯片122，然后使用涂覆的焊锡膏将其定位于并接合到(被接合到中心/中间基板/PCB层的)芯片连接部分204的顶部。
在412处，顶部基板/PCB层可以使用焊锡膏被耦合到半导体芯片122的顶部。
在414处，可以形成一个或多个填充层来封装半导体芯片和芯片连接部分。在416处，阻焊涂层(例如，层可以被涂覆到顶部和底部基板/PCB层102、106(层108、110，分别如图1a所示))。在418处，穿过引脚壳体112、114、116(和/或任何基板/PCB层和/或阻焊层108、110等)中创建的开口/孔。在420处，可以涂覆镀铜以连接到芯片连接部分。在422和424处，可以对设备进行锯切和/或切割以及镀锡(和/或任何其他材料)。
上述设备的组件和特征可以使用分立电路、专用集成电路(ASIC)、逻辑门和/或单芯片架构的任何组合被实施。此外，在适当的情况下，设备的特征可以使用微控制器、可编程逻辑阵列和/或微处理器或上述任何组合被实施。需要注意的是，硬件、固件和/或软件元件在本文中可以被统称或被单独称为“逻辑”或“电路”。
将要理解的是，上述框图中所示的示例性设备可能代表许多潜在实施方式的一个功能描述示例。因此，附图中描绘的块功能的划分、省略或包括并不意味着用于实施这些功能的硬件组件、电路、软件和/或元件在实施例中必须被划分、省略，或包括。
一些实施例可以使用表述“一个实施例”或“实施例”及其衍生物被描述。这些术语意味着与实施例相关描述的特定特征、结构或特性被包括在至少一个实施例中。在说明书的不同地方出现的短语“在一个实施例中”(或其衍生物)不一定都指同一个实施例。此外，除非另有说明，否则上述特征被认为可以以任何组合一起使用。因此，单独讨论的任何特征都可以彼此组合被采用，除非注意到这些特征彼此不兼容。
强调的是，提供本公开的摘要以允许读者快速确定本技术公开的性质。提交的理解是，它将不会被用来解释或限制权利要求的范围或含义。另外，在前面的具体实施方式中，可以看出，出于简化本公开的目的，在单个实施例中各种特征被分组在一起。本公开方法不应被解释为反映所要求保护的实施例需要比在每个权利要求中明确叙述的更多特征的意图。相反，如以下权利要求所反映的，创造性主题在于少于单个公开实施例的所有特征。因此，下面的权利要求在此并入具体实施方式中，其中每个权利要求作为单独的实施例独立存在。在所附权利要求中，术语“包括”和“在其中”分别被用作相应术语“包含”和“其中”的通俗英语等效物。此外，术语“第一”、“第二”、“第三”等仅被用作标签，并且不打算对其对象施加数字要求。此外，本文中“包括”、“包含”或“具有”及其变体的使用意在涵盖此后列出的项目及其等效物以及附加项目。因此，术语“包括”、“包含”或“具有”及其变体是开放式表达，并且可以在本文中被互换使用。
为了方便和清楚起见，本文可以使用诸如“顶部”、“底部”、“上部”、“下部”、“垂直”、“水平”、“横向”、“横穿”、“径向”、“内”、“外”、“左”和“右”的术语来描述特征和组件的相对放置和方向，每个都相对于在本文提供的透视图、分解透视和横截面视图中出现的其他特征和组件的几何形状和方向。所述术语不旨在是限制性的，并且包括具体提及的词语、其中的派生词和类似含义的词语。
以上已经被描述的内容包括所公开的架构的示例。当然，不可能描述组件和/或方法的每一个可想到的组合，但是本领域普通技术人员可以认识到许多进一步的组合和排列是可能的。因此，新颖的架构旨在包含落入所附权利要求的精神和范围内的所有这种更改、修改和变化。
出于说明和描述的目的，已经呈现了示例实施例的前述描述。其不旨在详尽无遗或将本公开限于所公开的精确形式。许多修改和变化根据本公开是可能的。意在本公开的范围不受该具体实施方式的限制，而是受于此所附权利要求的限制。要求本申请优先权的未来提交的申请可以以不同的方式要求所公开的主题，并且通常可以包括如本文中各种公开的或以其他方式展示的一个或多个限制任何集合。
所有方向引用(例如，近端、远端、上、下、向上、向下、左、右、横向、纵向、前、后、顶部、底部、上方、下方、垂直、水平、径向、轴向、顺时针和逆时针)仅被用于识别目的，以帮助读者理解本公开，并且不产生限制，特别是关于本公开的位置、方向或使用。连接引用(例如，附接、耦合、连接和接合)应被广义地解释，并且可以包括元件集合之间的中间构件和元件之间的相对运动，除非另有说明。因此，连接引用不一定意味着两个元件被直接连接，并且彼此处于固定关系。
此外，标识引用(例如，初级、次级、第一、第二、第三、第四等)不旨在暗示重要性或优先级，而是被用来区分一个特征与另一个特征。附图仅用于说明的目的，并且在此所附的附图中反映的尺寸、位置、顺序和相对大小可能有所不同。
本公开在范围上不受本文所描述的具体实施方式的限制。实际上，本公开的其它各种实施方式和对本公开的修改，除了本文所描述的那些之外，将从前述描述和附图中对于本领域普通技术人员是显而易见的。因此，这种其他实施方式和修改旨在落入本公开的范围内。此外，本公开已经在本文中针对特定目的在特定环境中的特定实施方式的上下文中被描述。本领域普通技术人员将认识到有用性不限于此，并且本公开可以出于任何数量的目的在任何数量的环境中有益地被实施。因此，下面所阐述的权利要求应根据如本文所述的本公开的全部广度和精神被解释。

Claims (17)

1.一种装置，包括：
第一引线，其具有第一芯片附接部分和第二芯片附接部分；
第二引线，其具有第三芯片附接部分；
第三引线，其具有第四芯片附接部分；并且
其中，第一半导体芯片被配置为被导电地耦合到所述第一芯片附接部分和所述第三芯片附接部分，并且第二半导体芯片被配置为被导电地耦合到所述第二芯片附接部分和所述第四芯片附接部分。
2.根据权利要求1所述的装置，还包括定位在所述第三芯片附接部分和所述第一半导体芯片上方的第一基板层。
3.根据权利要求2所述的装置，还包括夹在所述第一芯片附接部分和所述第二芯片附接部分之间的第二基板层。
4.根据权利要求3所述的装置，还包括定位在所述第四芯片附接部分和所述第二半导体芯片上方的第三基板层。
5.根据权利要求1所述的装置，其中，所述第二引线与所述第三引线导电地分离。
6.根据权利要求1所述的装置，还包括导电地耦合所述第一引线、所述第一芯片附接部分、所述第一半导体芯片、所述第三芯片附接部分和所述第二引线的第一导电通道。
7.根据权利要求6所述的装置，还包括导电地耦合所述第一引线、所述第二芯片附接部分、所述第二半导体芯片、所述第四芯片附接部分和所述第三引线的第二导电通道。
8.根据权利要求1所述的装置，其中，所述第一引线、所述第一芯片附接部分、所述第二芯片附接部分、所述第二引线、所述第三芯片附接部分、所述第三引线和所述第四芯片附接部分中的至少一个包括以下中的至少一个：锌、铜、银、铝、金属、其合金和/或其任何组合。
9.根据权利要求1所述的装置，其中，所述第一半导体芯片和所述第二半导体芯片中的至少一个包括一个或多个相应的工作区域，其中，所述第一芯片附接部分、所述第二芯片附接部分、所述第三芯片附接部分和所述第四芯片附接部分中的至少一个被配置为被导电地耦合到对应的第一半导体芯片和第二半导体芯片的一个或多个相应的工作区域。
10.根据权利要求1所述的装置，其中，所述第一引线、所述第二引线和所述第三引线中的至少一个被配置为被耦合到以下中的至少一个：基板、印刷电路板及其任何组合。
11.根据权利要求1所述的装置，其中，第一填充层被配置为被形成用于封装所述第一半导体芯片、所述第一芯片附接部分和所述第三芯片附接部分。
12.根据权利要求11所述的装置，其中，第二填充层被配置为被形成用于封装所述第二半导体芯片、所述第二芯片附接部分和所述第四芯片附接部分。
13.根据权利要求12所述的装置，其中，所述第一填充层和所述第二填充层中的至少一个由以下中的至少一个制造：环氧化合物、塑料及其任何组合。
14.根据权利要求1所述的装置，其中，所述装置被配置为是表面贴装装置。
15.根据权利要求1所述的装置，其中，所述第一半导体芯片和所述第二半导体芯片中的至少一个包括至少一个瞬态电压抑制器件。
16.一种多通道保护设备，包括：
第一引线，其具有第一芯片附接部分和第二芯片附接部分；
第二引线，其具有第三芯片附接部分；
第三引线，其具有第四芯片附接部分；并且
其中，第一半导体芯片被配置为被导电地耦合到所述第一芯片附接部分和所述第三芯片附接部分，并且第二半导体芯片被配置为被导电地耦合到所述第二芯片附接部分和所述第四芯片附接部分。
17.一种方法，包括：
提供一个或多个基板层，所述一个或多个基板层被耦合到一个或多个芯片连接部分；
提供一个或多个半导体芯片；
将所述一个或多个半导体芯片中的至少一个半导体芯片耦合到所述一个或多个芯片连接部分中的至少一个芯片连接部分；
形成一个或多个填充层以封装耦合的所述一个或多个半导体芯片中的至少一个半导体芯片和所述一个或多个芯片连接部分中的至少一个芯片连接部分；
向形成的所述一个或多个填充层中的至少一个填充层涂覆一个或多个涂层；以及
在封装的所述一个或多个半导体芯片中的至少一个半导体芯片和所述一个或多个芯片连接部分中的至少一个芯片连接部分中形成一个或多个引线，所述一个或多个引线被连接到所述一个或多个芯片连接部分中的至少一个芯片连接部分。
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