KR20240029650A - 표시 장치 - Google Patents

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이준현
김동호
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삼성디스플레이 주식회사
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Abstract

표시 장치는 표시 영역 및 표시 영역의 주변에 위치하고, 표시 영역의 일 측에 인접하는 패드 영역을 포함하는 비표시 영역을 포함하는 기판, 기판 상의 표시 영역에 배치되는 발광 소자, 기판 상의 패드 영역에 배치되고, 복수의 출력 패드들을 포함하는 패드부, 구동칩 및 제어 신호 배선을 포함한다. 구동칩은 기판과 마주보고, 패드 영역과 중첩하며, 더미 범프 영역들, 더미 범프 영역들 사이에 위치하는 출력 범프 영역 및 더미 범프 영역들 사이에 위치하는 데이터 출력 영역을 포함하는 베이스부, 베이스부의 저면에 부착되고, 더미 범프 영역들 및 출력 범프 영역과 각각 중첩하는 복수의 더미 범프들, 베이스부의 저면에 부착되고, 출력 범프 영역과 중첩하며, 서로 병렬적으로 연결되는 복수의 제1 출력 범프들, 및 베이스부의 저면에 부착되고, 출력 범프들에 각각 전기적으로 연결되며, 출력 범프 영역과 중첩하는 복수의 검출 범프들을 포함한다. 제어 신호 배선은 모든 제1 출력 범프들 각각에 전기적으로 연결된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 더욱 상세하게는, 본 발명은 시각 정보를 제공하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시 장치의 중요성이 부각되고 있다. 이에 따라, 액정 표시 장치(liquid crystal display device), 유기 발광 표시 장치(organic light emitting display device), 플라즈마 표시 장치(plasma display device) 등과 같은 표시 장치의 사용이 증가하고 있다.
본 발명의 목적은 불량이 개선된 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 표시 영역 및 상기 표시 영역의 주변에 위치하고, 상기 표시 영역의 일 측에 인접하는 패드 영역을 포함하는 비표시 영역을 포함하는 기판, 상기 기판 상의 상기 표시 영역에 배치되는 발광 소자, 상기 기판 상의 상기 패드 영역에 배치되고, 복수의 출력 패드들을 포함하는 패드부, 구동칩 및 제어 신호 배선을 포함할 수 있다. 상기 구동칩은 상기 기판과 마주보고, 상기 패드 영역과 중첩하며, 더미 범프 영역들, 상기 더미 범프 영역들 사이에 위치하는 출력 범프 영역 및 상기 더미 범프 영역들 사이에 위치하는 데이터 출력 영역을 포함하는 베이스부, 상기 베이스부의 저면에 부착되고, 상기 더미 범프 영역들 및 상기 출력 범프 영역과 각각 중첩하는 복수의 더미 범프들, 상기 베이스부의 저면에 부착되고, 상기 출력 범프 영역과 중첩하며, 서로 병렬적으로 연결되는 복수의 제1 출력 범프들, 및 상기 베이스부의 저면에 부착되고, 상기 출력 범프들에 각각 전기적으로 연결되며, 상기 출력 범프 영역과 중첩하는 복수의 검출 범프들을 포함할 수 있다. 상기 제어 신호 배선은 모든 상기 제1 출력 범프들 각각에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제어 신호 배선은 상기 제1 출력 범프들 중 제1 행에 위치하는 제1 출력 범프들 각각에 전기적으로 연결되고, 상기 표시 장치는 상기 제1 출력 범프들 중 상기 제1 행에 인접한 제2 행에 위치하는 제1 출력 범프들 각각과 상기 제어 신호 배선을 전기적으로 연결하는 제1 연결 배선 및 상기 제1 출력 범프들 중 상기 제2 행에 인접한 제3 행에 위치하는 제1 출력 범프들 각각과 상기 제어 신호 배선을 전기적으로 연결하는 제2 연결 배선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 비표시 영역에 배치되고, 상기 제어 신호 배선에 연결되는 제1 트랜지스터, 상기 비표시 영역에 배치되고, 상기 제1 연결 배선에 연결되는 제2 트랜지스터 및 상기 비표시 영역에 배치되고, 상기 제2 연결 배선에 연결되는 제3 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 내지 제3 트랜지스터들 각각은 스위칭 트랜지스터일 수 있다.
일 실시예에 있어서, 상기 제어 신호 배선, 상기 제1 연결 배선 및 상기 제2 연결 배선은 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 출력 범프 영역에서 상기 더미 범프들은 제n 열에 배치되고(단, n은 자연수), 상기 검출 범프들은 상기 제n 열에 인접한 제n+1 열에 배치되며, 상기 제1 출력 범프들은 상기 제n+1 열에 인접한 제n+2 열에 배치될 수 있다.
일 실시예에 있어서, 상기 더미 범프들, 상기 검출 범프들 및 상기 제1 출력 범프들 각각은 3개의 행들에 배치될 수 있다.
일 실시예에 있어서, 상기 출력 범프 영역에서 상기 더미 범프들의 개수는 상기 검출 범프들의 개수 및 상기 제1 출력 범프들의 개수 각각보다 많을 수 있다.
일 실시예에 있어서, 상기 출력 범프 영역에서 상기 검출 범프들은 제1 행 및 상기 제1 행에 인접한 제2 행 각각의 제5n-4 열 및 제5n-1 열에 배치되고(단, n은 자연수), 상기 더미 범프들은 상기 제1 행 및 상기 제2 행 각각의 제5n 열과 상기 제2 행에 인접한 제3 행에 배치되며, 상기 제1 출력 범프들은 상기 제1 행 및 상기 제2 행 각각의 제5n-3 열 및 제5n-2열에 배치될 수 있다.
일 실시예에 있어서, 상기 출력 범프 영역에서 상기 검출 범프들은 제1 행의 제5n-4 열 및 제5n-1 열에 배치되고(단, n은 자연수), 제3 행의 제5n-3 열 및 제5n-2 열에 배치되며, 상기 더미 범프들은 상기 제1 행의 제5n 열에 배치되고, 상기 제1 행에 인접한 제2 행 및 상기 제3 행 각각의 제5n-4 열, 제5n-1 열 및 제5n 열에 배치되며, 상기 제1 출력 범프들은 상기 제1 행 및 상기 제2 행 각각의 제5n-3 열 및 제5n-2열에 배치될 수 있다.
일 실시예에 있어서, 상기 출력 범프 영역에서 상기 검출 범프들은 제1 행 및 상기 제1 행에 인접한 제2 행 각각의 제5n-4 열 및 제5n-1 열에 배치되고(단, n은 자연수), 상기 더미 범프들은 상기 제1 행 및 상기 제2 행 각각의 제5n 열에 배치되며, 상기 제1 출력 범프들은 상기 제1 행 및 상기 제2 행 각각의 제5n-3 열 및 제5n-2열에 배치될 수 있다.
일 실시예에 있어서, 상기 출력 범프 영역에서 상기 검출 범프들은 제1 행의 제5n-4 열 및 제5n-1 열에 배치되고(단, n은 자연수), 상기 더미 범프들은 상기 제1 행의 제5n 열 및 상기 제1 행에 인접한 제2 행에 배치되며, 상기 제1 출력 범프들은 상기 제1 행의 제5n-3 열 및 제5n-2열에 배치될 수 있다.
일 실시예에 있어서, 상기 출력 범프 영역에서 상기 검출 범프들은 제2 행의 제5n-3 열 및 제5n-2열에 배치되고(단, n은 자연수), 상기 더미 범프들은 상기 제2 행에 인접한 제1 행 및 상기 제2 행 각각의 제5n-4 열, 제5n-1 열 및 제5n 열에 배치되며, 상기 제1 출력 범프들은 상기 제2 행의 제5n-3 열 및 제5n-2열에 배치될 수 있다.
일 실시예에 있어서, 상기 출력 범프 영역에서 상기 검출 범프들은 제1 행 및 상기 제1 행에 인접한 제2 행 각각의 제5n-2 열에 배치되고(단, n은 자연수), 상기 더미 범프들은 상기 제1 행 및 상기 제2 행 각각의 제5n-4 열, 제5n-1 열 및 제5n 열에 배치되며, 상기 제1 출력 범프들은 상기 제1 행 및 상기 제2 행 각각의 제5n-3 열에 배치될 수 있다.
일 실시예에 있어서, 상기 더미 범프들 각각에는 고전압이 인가될 수 있다.
일 실시예에 있어서, 상기 더미 범프들 각각은 플로팅(floating) 상태이거나, 상기 더미 범프들 각각에는 그라운드(ground) 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 구동칩은 상기 베이스부의 저면에 부착되고, 상기 데이터 출력 영역과 중첩하며, 데이터 전압이 인가되는 복수의 제2 출력 범프들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제2 출력 범프들 각각에 전기적으로 연결되고, 상기 데이터 전압을 상기 발광 소자에 제공하는 팬아웃 배선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 출력 범프들 중 일부 제1 출력 범프들에는 제어 신호가 인가되고, 상기 제1 출력 범프들 중 다른 일부 제1 출력 범프들은 플로팅 상태일 수 있다.
일 실시예에 있어서, 상기 검출 패드들은 상기 제1 출력 범프들에 인가된 상기 제어 신호의 파형을 측정할 수 있다.
일 실시예에 있어서, 상기 제1 출력 범프들 중 일부 제1 출력 범프들에는 전압이 인가되고, 상기 제1 출력 범프들 중 다른 일부 제1 출력 범프들은 플로팅 상태일 수 있다.
일 실시예에 있어서, 상기 검출 패드들은 상기 제1 출력 패드들에 인가된 상기 전압의 크기를 측정할 수 있다.
일 실시예에 있어서, 상기 제1 출력 범프들, 상기 검출 범퍼들 및 상기 더미 범프들 각각은 상기 출력 패드들 각각에 대응되도록 배치될 수 있다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 표시 영역 및 패드 영역을 포함하는 기판, 상기 기판 상의 상기 표시 영역에 배치되는 발광 소자, 상기 기판 상의 상기 패드 영역에 배치되고, 복수의 출력 패드들을 포함하는 패드부, 구동칩 및 제어 신호 배선을 포함할 수 있다. 상기 구동칩은 상기 기판과 마주보고 상기 패드 영역과 중첩하는 베이스부, 상기 베이스부의 저면에 부착되고, 서로 병렬적으로 연결되며, 일부에 제어 신호 또는 전압이 인가되는 복수의 출력 범프들 및 상기 베이스부의 저면에 부착되고, 상기 출력 범프들 각각에 전기적으로 연결되며, 상기 제어 신호의 파형 또는 상기 전압의 크기를 측정하는 복수의 검출 범프들을 포함할 수 있다. 상기 제어 신호 배선은 모든 상기 출력 범프들 각각에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제어 신호 배선은 상기 출력 범프들 중 제1 행에 위치하는 출력 범프들 각각에 전기적으로 연결되고, 상기 표시 장치는 상기 출력 범프들 중 상기 제1 행에 인접한 제2 행에 위치하는 출력 범프들 각각과 상기 제어 신호 배선을 전기적으로 연결하는 제1 연결 배선 및 상기 출력 범프들 중 상기 제2 행에 인접한 제3 행에 위치하는 출력 범프들 각각과 상기 제어 신호 배선을 전기적으로 연결하는 제2 연결 배선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 출력 범프들 각각은 상기 출력 패드들 각각에 대응되도록 배치되고, 상기 검출 범프들 각각은 상기 출력 패드들 각각에 대응되도록 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 장치에 있어서, 제어 신호 또는 전압이 인가되는 구동칩의 모든 출력 범프들은 연결 배선들 및 제어 신호 배선을 통해 병렬적으로 연결될 수 있다. 또한, 출력 범프들에 전기적으로 연결되는 검출 범프들은 출력 범프들에 인가되는 제어 신호의 파형 또는 전압의 크기를 측정하여 구동칩의 불량 여부를 검출할 수 있다. 이에 따라, 구동칩의 불량 발생 시, 구동칩의 불량이 발현되는 시간이 지연될 수 있다.
다만, 본 발명의 효과가 상기 효과로 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 I-I' 라인을 따라 자른 단면도이다.
도 3은 도 2의 B 영역을 확대 도시한 단면도이다.
도 4는 도 1의 A 영역의 일 예를 확대 도시한 평면도이다.
도 5는 도 1 및 도 4의 구동칩의 불량 검출 방법을 설명하기 위한 구동칩의 블록도이다.
도 6 내지 도 8은 도 5의 구동칩의 불량 검출 방법의 일 예를 설명하기 위한 평면도들이다.
도 9 내지 도 11은 도 5의 구동칩의 불량 검출 방법의 다른 예를 설명하기 위한 평면도들이다.
도 12 내지 도 18은 도 1의 A 영역의 다른 예들을 확대 도시한 평면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치에 대하여 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 2는 도 1의 I-I' 라인을 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 표시 패널(DP), 패드부(PDP), 구동칩(IC), 회로 기판(CB) 및 이방성 도전 필름(ACF)을 포함할 수 있다.
표시 패널(DP)은 기판(SUB), 기판(SUB) 상의 표시 영역(DA)에 배치되는 표시부(DSP) 및 표시부(DSP) 상에 배치되고 표시부(DSP)를 둘러싸는 봉지층(ENC)을 포함할 수 있다. 표시 패널(DP)의 구성 요소들에 대한 구체적인 설명은 후술하기로 한다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 위치할 수 있다. 예를 들어, 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다. 표시 영역(DA)은 광을 생성하거나, 외부의 광원으로부터 제공된 광의 투과율을 조절하여 이미지를 표시할 수 있는 영역일 수 있다. 비표시 영역(NDA)은 이미지를 표시하지 않는 영역일 수 있다.
비표시 영역(NDA)은 벤딩 영역(BA) 및 패드 영역(PA)을 포함할 수 있다. 벤딩 영역(BA)은 평면 상에서 볼 때 표시 영역(DA)과 패드 영역(PA) 사이에 위치할 수 있다. 벤딩 영역(BA)과 중첩하는 기판(SUB)의 부분은 제1 방향(DR1)으로 연장되는 벤딩축을 기준으로 벤딩될 수 있다. 또한, 패드 영역(PA)은 표시 장치(DD)의 일 측을 따라 연장되는 형상을 가질 수 있다. 예를 들어, 패드 영역(PA)은 기판(SUB)의 상면과 평행하는 제1 방향(DR1)을 따라 연장되는 형상을 가질 수 있다.
기판(SUB) 상의 표시 영역(DA)에는 복수의 화소들(PX)이 배열될 수 있다. 화소들(PX) 각각은 구동 소자 및 상기 구동 소자와 전기적으로 연결되는 발광 소자를 포함할 수 있다. 화소들(PX) 각각은 구동 신호에 따라 광을 생성할 수 있다. 화소들(PX)은 매트릭스 형태로 표시 영역(DA)에 전체적으로 배열될 수 있다.
기판(SUB) 상의 비표시 영역(NDA)에는 화소들(PX)을 구동하기 위한 구동부들이 배치될 수 있다. 예를 들어, 기판(SUB) 상의 비표시 영역(NDA)에는 스캔 구동부(SDV), 발광 구동부(EDV) 및 구동칩(IC)이 배치될 수 있다.
기판(SUB) 상의 표시 영역(DA)에는 화소들(PX)에 연결되는 데이터 배선(DL), 스캔 배선(SL), 발광 제어 배선(EML) 및 구동 전압 배선(PL)이 배치될 수 있다. 또한, 기판(SUB) 상의 비표시 영역(NDA)에는 스캔 구동부(SDV)에 연결되는 제1 제어 신호 배선(CSL1), 발광 구동부(EDV)에 연결되는 제2 제어 신호 배선(CSL2) 및 화소들(PX)에 연결되는 팬아웃 배선(FL)이 배치될 수 있다.
스캔 배선(SL)은 스캔 구동부(SDV)에 전기적으로 연결되고, 제1 방향(DR1)을 따라 연장될 수 있다. 스캔 배선(SL)은 스캔 구동부(SDV)로부터 스캔 신호를 전달받아 화소들(PX)로 상기 스캔 신호를 제공할 수 있다.
발광 제어 배선(EML)은 발광 구동부(EDV)에 전기적으로 연결되고, 제1 방향(DR1)을 따라 연장될 수 있다. 발광 제어 배선(EML)은 발광 구동부(EDV)로부터 발광 신호를 전달받아, 화소들(PX)로 상기 발광 신호를 제공할 수 있다. 예를 들어, 상기 발광 신호의 활성화 구간은 표시 장치(DD)의 발광 구간이고, 상기 발광 신호의 비활성화 구간은 표시 장치(DD)의 비발광 구간일 수 있다.
데이터 배선(DL)은 팬아웃 배선(FL)을 통해 구동칩(IC)에 전기적으로 연결되고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다. 즉, 데이터 배선(DL)은 팬아웃 배선(FL)과 연결될 수 있다. 팬아웃 배선(FL)은 표시 영역(DA)의 하단에 인접하는 비표시 영역(NDA)에 배치될 수 있다. 팬아웃 배선(FL)은 구동칩(IC)으로부터 데이터 전압을 전달받아, 데이터 배선(DL)으로 상기 데이터 전압을 제공할 수 있다. 데이터 배선(DL)은 상기 데이터 전압을 화소들(PX)에 제공할 수 있다.
구동 전압 배선(PL)은 구동칩(IC)에 전기적으로 연결되고, 제2 방향(DR2)을 따라 연장될 수 있다. 구동 전압 배선(PL)은 구동칩(IC)으로부터 구동 전압을 전달받아, 화소들(PX)로 상기 구동 전압을 제공할 수 있다. 예를 들어, 상기 구동 전압은 화소들(PX)을 구동하기 위한 고전원 전압일 수 있다.
제1 제어 신호 배선(CSL1)은 구동칩(IC)에 전기적으로 연결될 수 있다. 제1 제어 신호 배선(CSL1)은 구동칩(IC)으로부터 제1 제어 신호를 전달받아, 스캔 구동부(SDV)에 상기 제1 제어 신호를 제공할 수 있다.
제2 제어 신호 배선(CSL2)은 구동칩(IC)에 전기적으로 연결될 수 있다. 제2 제어 신호 배선(CSL2)은 구동칩(IC)으로부터 제2 제어 신호를 전달받아, 발광 구동부(EDV)에 상기 제2 제어 신호를 제공할 수 있다.
구동칩(IC)은 상기 제1 제어 신호, 상기 제2 제어 신호, 상기 구동 전압 및 상기 데이터 전압을 생성할 수 있다. 스캔 구동부(SDV)는 구동칩(IC)으로부터 상기 제1 제어 신호를 제공받고, 상기 제1 제어 신호를 기초로 상기 스캔 신호를 생성할 수 있다. 발광 구동부(EDV)는 구동칩(IC)으로부터 상기 제2 제어 신호를 제공받고, 상기 제2 제어 신호를 기초로 상기 발광 제어 신호를 생성할 수 있다.
기판(SUB) 상의 패드 영역(PA)에 패드부(PDP)가 배치될 수 있다. 패드부(PDP)는 입력 패드(IPD) 및 출력 패드(OPD)를 포함할 수 있다. 도 4에 도시된 바와 같이, 입력 패드(IPD) 및 출력 패드(OPD) 각각은 복수 개로 제공될 수 있다. 입력 패드(IPD) 및 출력 패드(OPD) 각각은 금속, 투명 도전성 물질 등을 포함할 수 있다. 예를 들어, 입력 패드(IPD) 및 출력 패드(OPD) 각각은 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu) 등과 같은 금속 및 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 아연 주석 산화물(indium zinc tin oxide, IZTO) 등과 같은 투명 도전성 물질을 들 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 일 실시예에 있어서, 입력 패드(IPD) 및 출력 패드(OPD) 각각은 ITO/Ag/ITO를 포함하는 다층 구조를 가질 수 있다.
입력 패드(IPD)는 회로 기판(CB)에서 제공된 전압, 제어 신호 등을 구동칩(IC)에 전달할 수 있다. 즉, 회로 기판(CB)에서 출력된 전압, 제어 신호 등은 입력 패드(IPD)를 통해 구동칩(IC)에 제공될 수 있다.
출력 패드(OPD)는 구동칩(IC)에서 제공된 전압, 제어 신호 등을 제공받을 수 있다. 즉, 구동칩(IC)에서 출력되는 전압, 제어 신호 등은 출력 패드(OPD)를 통해 화소들(PX), 스캔 구동부(SDV) 및 발광 구동부(EDV)에 제공될 수 있다.
기판(SUB) 상의 패드 영역(PA)에 구동칩(IC)이 배치될 수 있다. 구동칩(IC)은 화소들(PX)에 제공되는 신호들, 전압들 등을 제어할 수 있다. 일 실시예에 있어서, 기판(SUB)이 유리를 포함하는 경우, 구동칩(IC)은 기판(SUB) 상에 직접 배치되는 칩 온 글래스(chip on glass, COG) 구조일 수 있다. 다른 실시예에 있어서, 기판(SUB)이 투명 수지 기판을 포함하는 경우, 구동칩(IC)은 기판(SUB) 상에 직접 배치되는 칩 온 플라스틱(chip on plastic, COP) 구조일 수도 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 기판(SUB) 상의 패드 영역(PA)에 연성 필름(flexible film)이 배치되고, 구동칩(IC)은 상기 연성 필름 상에 직접 배치되는 칩 온 필름(chip on film, COF) 구조일 수도 있다.
구동칩(IC)은 기판(SUB)과 마주보는 베이스부(BS) 및 베이스부(BS)의 저면에 부착되는 범프부(BP)를 포함할 수 있다. 범프부(BP)는 입력 범프(IBP) 및 출력 범프 그룹(OBG)을 포함할 수 있다. 도 4에 도시된 바와 같이, 입력 범프(IBP) 및 출력 범프 그룹(OBG) 각각은 복수 개로 제공될 수 있다. 입력 범프(IBP)는 입력 패드(IPD)와 중첩하고, 출력 범프 그룹(OBG)은 출력 패드(OPD)와 중첩할 수 있다. 예를 들어, 입력 범프(IBP) 및 출력 범프 그룹(OBG) 각각은 구리, 금 등과 같은 금속을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 베이스부(BS)는 폴리이미드 등과 같은 플라스틱을 포함할 수 있다.
입력 범프(IBP)는 회로 기판(CB)에서 제공되는 전압, 제어 신호 등을 입력받을 수 있다. 또한, 출력 범프 그룹(OBG)은 화소들(PX)에 제공하는 전압, 스캔 구동부(SDV)에 제공하는 제어 신호 및 발광 구동부(EDV)에 제공하는 제어 신호를 출력할 수 있다.
기판(SUB)과 구동칩(IC) 사이의 패드 영역(PA)에 이방성 도전 필름(ACF)이 배치될 수 있다. 이방성 도전 필름(ACF)은 패드부(PDP)와 구동칩(IC)을 본딩시킬 수 있다. 이로 인해, 이방성 도전 필름(ACF)은 기판(SUB) 및 구동칩(IC)을 전기적으로 연결시킬 수 있다. 일 실시예에 있어서, 이방성 도전 필름(ACF)은 접착층(AL) 및 접착층(AL) 내에 배열되는 복수의 도전 입자들(CP)을 포함할 수 있다.
접착층(AL)은 절연성 고분자 물질을 포함할 수 있다. 예를 들어, 접착층(AL)은 에폭시 수지, 아크릴 수지, 페놀 수지, 멜라민 수지, 디알릴프탈레이트 수지, 우레아 수지, 폴리이미드 수지, 폴리스티렌 수지, 폴리우레탄 수지, 폴리에틸렌 수지, 폴리아세트산비닐 수지 등과 같은 절연성 고분자 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
도전 입자들(CP)은 패드부(PDP)와 범프부(BP) 사이에 배치될 수 있다. 구체적으로, 도전 입자들(CP)은 입력 패드(IPD)와 입력 범프(IBP) 사이 및 출력 패드(OPD)와 출력 범프 그룹(OBG) 사이에 배치될 수 있다. 이에 따라, 도전 입자들(CP)은 기판(SUB)과 구동칩(IC)을 전기적으로 연결시킬 수 있다. 일 실시예에 있어서, 도전 입자들(CP) 각각은 절연성 고분자 물질을 포함하는 코어 및 상기 코어를 둘러싸고 도전성 금속 물질을 포함하는 도전막을 포함할 수 있다.
기판(SUB) 상의 패드 영역(PA)에 회로 기판(CB)이 배치될 수 있다. 구체적으로, 회로 기판(CB)은 패드 영역(PA)과 부분적으로 중첩할 수 있다. 즉, 회로 기판(CB)의 제1 부분은 패드 영역(PA)과 중첩하고, 회로 기판(CB)의 상기 제1 부분을 제외한 제2 부분은 패드 영역(PA)과 중첩하지 않을 수 있다. 회로 기판(CB)은 이방성 도전 필름(ACF)을 통해 기판(SUB)과 본딩될 수 있다. 이에 따라, 회로 기판(CB)은 표시 패널과 전기적으로 연결될 수 있다.
화소들(PX)은 회로 기판(CB)으로부터 전압, 제어 신호 등을 전달받을 수 있다. 일 실시예에 있어서, 회로 기판(CB)은 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로 기판(flexible printed circuit board, FPCB) 또는 연성 플랫 케이블(flexible flat cable, FFC)을 포함할 수 있다.
도 1에서는 스캔 구동부(SDV)가 표시 영역(DA)의 좌측에 인접하는 비표시 영역(NDA)에 배치되고, 발광 구동부(EDV)가 표시 영역(DA)의 우측에 인접하는 비표시 영역(NDA)에 배치되는 것으로 도시되었으나, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 게이트 구동부(GDV) 및 발광 구동부(EDV) 각각은 비표시 영역(NDA)의 다른 위치에 배치될 수도 있다.
본 명세서에서, 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)으로 평면이 정의될 수 있다. 예를 들어, 제2 방향(D2)은 제1 방향(D1)과 수직일 수 있다.
도 3은 도 2의 B 영역을 확대 도시한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)의 표시 패널(DP)은 기판(SUB), 기판(SUB) 상에 배치되는 표시부(DSP) 및 표시부(DSP) 상에 배치되는 봉지층(ENC)을 포함할 수 있다. 여기서, 표시부(DSP)는 버퍼층(BUF), 트랜지스터(TR), 제1 절연층(IL1), 제2 절연층(IL2), 제3 절연층(IL3), 화소 정의막(PDL) 및 발광 소자(LED)를 포함할 수 있다. 트랜지스터(TR)는 액티브 패턴(ACT), 게이트 전극(GAT), 소스 전극(SE) 및 드레인 전극(DE)을 포함하고, 발광 소자(LED)는 애노드 전극(ADE), 발광층(EL) 및 캐소드 전극(CTE)을 포함할 수 있다.
기판(SUB)은 투명한 물질 또는 불투명한 물질을 포함할 수 있다. 기판(SUB)은 투명 수지 기판으로 이루어질 수 있다. 기판(SUB)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 이러한 경우, 상기 폴리이미드 기판은 제1 폴리이미드층, 베리어 필름층, 제2 폴리이미드층 등을 포함할 수 있다. 다른 예시적인 실시예에 있어서, 기판(SUB)은 석영(quartz) 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘(calcium fluoride) 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임 유리(soda-lime) 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수도 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
기판(SUB) 상에 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF)은 기판(SUB)으로부터 금속 원자들이나 불순물들이 트랜지스터(TR)로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(BUF)은 기판(SUB)의 표면이 균일하지 않을 경우, 기판(SUB)의 표면의 평탄도를 향상시킬 수 있다. 예를 들어, 버퍼층(BUF)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
버퍼층(BUF) 상에 액티브 패턴들(ACT)이 배치될 수 있다. 액티브 패턴(ACT)은 금속 산화물 반도체, 무기물 반도체(예를 들어, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)), 또는 유기물 반도체 등을 포함할 수 있다. 액티브 패턴들(ACT)은 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함할 수 있다.
상기 금속 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함할 수 있다. 예를 들어, 상기 금속 산화물 반도체는 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 인듐 아연 주석 산화물(IZTO), 인듐 갈륨 아연 산화물(IGZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
버퍼층(BUF) 상에 제1 절연층(IL1)이 배치될 수 있다. 제1 절연층(IL1)은 액티브 패턴(ACT)을 충분히 덮을 수 있으며, 액티브 패턴(ACT)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제1 절연층(IL1)은 액티브 패턴(ACT)을 덮으며, 균일한 두께로 액티브 패턴(ACT)의 프로파일을 따라 배치될 수도 있다. 예를 들어, 제1 절연층(IL1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 탄화물(SiCx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy) 등과 같은 무기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 절연층(IL1) 상에 게이트 전극(GAT)이 배치될 수 있다. 게이트 전극(GAT)은 액티브 패턴(ACT)의 상기 채널 영역과 중첩할 수 있다. 게이트 전극(GAT)은 금속, 합금 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 상기 금속의 예로는, 은(Ag), 몰리브데늄(Mo), 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc) 등을 들 수 있다. 상기 도전성 금속 산화물의 예로는, 인듐 주석 산화물, 인듐 아연 산화물 등을 들 수 있다. 또한, 상기 금속 질화물의 예로는, 알루미늄 질화물(AlNx), 텅스텐 질화물(WNx), 크롬 질화물(CrNx) 등을 들 수 있다. 이들은 각각 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 절연층(IL1) 상에 제2 절연층(IL2)이 배치될 수 있다. 제2 절연층(IL2)은 게이트 전극(GAT)을 충분히 덮을 수 있으며, 게이트 전극들(GAT)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제2 절연층(IL2)은 게이트 전극(GAT)을 덮으며, 균일한 두께로 게이트 전극(GAT) 각각의 프로파일을 따라 배치될 수도 있다. 예를 들어, 제2 절연층(IL2)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄화물 등과 같은 무기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
층간 절연층(ILD) 상에 소스 전극(SE) 및 드레인 전극(DE)이 배치될 수 있다. 소스 전극(SE1)은 제1 절연층(IL1) 및 제2 절연층(IL2)의 제1 부분을 관통하는 콘택홀을 통해 액티브 패턴(ACT)의 상기 소스 영역에 접속될 수 있다. 드레인 전극은 제1 절연층(IL1) 및 제2 절연층(IL2)의 제2 부분을 관통하는 콘택홀을 통해 액티브 패턴(ACT)의 상기 드레인 영역에 접속될 수 있다. 예를 들어, 소스 전극(SE) 및 드레인 전극(DE) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
이에 따라, 액티브 패턴(ACT), 게이트 전극(GAT), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 트랜지스터(TR)가 기판(SUB) 상이 표시 영역(DA)에 배치될 수 있다.
제2 절연층(IL2) 상에 제3 절연층(IL3)이 배치될 수 있다. 제3 절연층(IL3)은 소스 전극(SE) 및 드레인 전극(DE)을 충분히 커버할 수 있다. 제3 절연층(IL3)은 무기 물질 또는 유기 물질을 포함할 수 있다. 예를 들어, 제3 절연층(IL3)은 페놀 수지(phenolic resin), 아크릴 수지(polyacrylates resin), 폴리이미드 수지(polyimides rein), 폴리아미드 수지(polyamides resin), 실록산 수지(siloxane resin), 에폭시 수지(epoxy resin) 등과 같은 유기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제3 절연층(IL3) 상에 애노드 전극(ADE)이 배치될 수 있다. 애노드 전극(ADE)은 제3 절연층(IL3)을 관통하는 콘택홀을 통해 트랜지스터(TR)의 드레인 전극(DE)에 접속될 수 있다. 예를 들어, 애노드 전극(ADE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 일 실시예에 있어서, 애노드 전극(ADE)은 ITO/Ag/ITO를 포함하는 적층 구조를 가질 수 있다.
제3 절연층(IL3) 상에 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 애노드 전극(ADE)의 양측부를 덮을 수 있다. 화소 정의막(PDL)은 유기 물질 또는 유기 물질을 포함할 수 있다. 예를 들어, 화소 정의막(PDL)은 에폭시 수지, 실록산 수지 등과 같은 유기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 실시예에 있어서, 화소 정의막(PDL)은 블랙 안료, 블랙 염료 등을 함유하는 차광 물질을 더 포함할 수도 있다.
애노드 전극(ADE) 상에 발광층(EL)이 배치될 수 있다. 발광층(EL)은 기 설정된 색의 광을 방출하는 유기물을 포함할 수 있다. 예를 들어, 발광층(EL)은 적색의 광, 녹색의 광 또는 청색의 광을 방출하는 유기물을 포함할 수 있다.
발광층(EL) 및 화소 정의막(PDL) 상에 캐소드 전극(CTE)이 배치될 수 있다. 예를 들어, 캐소드 전극(CTE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
이에 따라, 애노드 전극(ADE), 발광층(EL) 및 캐소드 전극(CTE)을 포함하는 발광 소자(LED)가 기판(SUB) 상의 표시 영역(DA)에 배치될 수 있다.
캐소드 전극(CTE) 상에 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 외부로부터 발광 소자(LED)에 불순물, 수분, 외기 등이 침투하는 것을 방지할 수 있다. 봉지층(ENC)은 적어도 하나의 무기층 및 적어도 하나의 유기층을 포함할 수 있다. 예를 들어, 상기 무기층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용 수 있다. 상기 유기층은 폴리아크릴레이트 등과 같은 고분자 경화물을 포함할 수 있다.
도 4는 도 1의 A 영역의 일 예를 확대 도시한 평면도이다.
도 1, 도 2 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 기판(SUB), 패드부(PDP), 제1 및 제2 제어 신호 배선들(CSL1, CSL2), 제1 및 제2 연결 배선들(CL1, CL2), 제1 내지 제3 신호 배선들(SL1, SL2, SL3), 제1 내지 제3 트랜지스터들(T1, T2, T3) 및 구동칩(IC)을 포함할 수 있다. 여기서, 구동칩(IC)은 기판(SUB)과 마주보는 베이스부(BS) 및 베이스부(BS)의 저면에 부착되는 범프부(BP)를 포함할 수 있다.
일 실시예에 있어서, 평면 상에서 볼 때, 패드부(PDP), 범프부(BP), 제1 내지 제3 트랜지스터들(T1, T2, T3), 제1 및 제2 연결 배선들(CL1, CL2), 제1 내지 제3 신호 배선들(SL1, SL2, SL3), 및 제1 및 제2 제어 신호 배선들(CSL1, CSL2)은 구동칩(IC)을 지나는 가상의 라인(VL)을 기준으로 서로 대칭으로 배치될 수 있다. 가상의 라인(VL)은 제2 방향(DR2)으로 연장될 수 있다. 따라서, 이하에서는, 가상의 라인(VL)을 기준으로 좌측에 위치하는 구성 요소들에 대하여만 설명하기로 한다.
베이스부(BS)는 제1 영역(1A) 및 제2 영역(2A)으로 구분될 수 있다. 제1 영역(1A) 및 제2 영역(2A) 각각은 제1 방향(DR1)을 따라 연장될 수 있다. 제1 영역(A1)은 회로 기판(CB)에 인접하고, 제2 영역(A2)은 표시 영역(DA)에 인접할 수 있다.
패드부(PDP)는 복수의 입력 패드들(IPD) 및 복수의 출력 패드들(OPD)을 포함할 수 있다. 범프부(BP)는 복수의 입력 범프들(IBP) 및 복수의 출력 범프 그룹들(OBG)을 포함할 수 있다. 여기서, 출력 범프 그룹들(OBG) 각각은 제1 출력 범프(OBP1), 제2 출력 범프(OBP2), 검출 범프(DTB) 및 더미 범프(DB)를 포함할 수 있다.
입력 패드들(IPD)은 구동칩(IC)의 제1 영역(1A)과 중첩할 수 있다. 예를 들어, 입력 패드들(IPD)은 서로 동일한 형상을 가질 수 있다. 또한, 입력 패드들(IPD)은 제1 방향(DR1)을 따라 반복적으로 배치될 수 있다.
출력 패드들(OPD)은 베이스부(BS)의 제2 영역(2A)과 중첩할 수 있다. 예를 들어, 출력 패드들(OPD)은 서로 동일한 형상을 가질 수 있다. 또한, 출력 패드들(OPD)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복적으로 배치될 수 있다. 일 실시예에 있어서, 출력 패드들(OPD)은 제2 영역(2A)의 제1 행(1R)에 제1 방향(DR1)을 따라 반복적으로 배치되고, 제2 영역(2A)의 제1 행(1R)에 인접한 제2 행(2R)에 제1 방향(DR1)을 따라 반복적으로 배치되며, 제2 영역(2A)의 제2 행(2R)에 인접한 제3 행(3R)에 제1 방향(DR1)을 따라 반복적으로 배치될 수 있다. 즉, 출력 패드들(OPD)은 제2 영역(2A)에서 3개의 행들을 따라 배치될 수 있다. 구동칩(IC)에 의하여 제어되는 화소들(PX)의 개수가 많기 때문에, 출력 패드들(OPD)의 개수는 입력 패드들(IPD)의 개수보다 많을 수 있다.
입력 범프들(IBP) 각각은 입력 패드들(IPD) 각각과 대응되도록 배치될 수 있다. 즉, 입력 범프들(IBP) 각각은 입력 패드들(IPD) 각각과 적어도 부분적으로 중첩할 수 있다. 다시 말하면, 입력 범프들(IBP)은 구동칩(IC)의 제1 영역(1A)과 중첩하고, 제1 방향(DR1)을 따라 반복적으로 배치될 수 있다. 입력 범프들(IBP) 각각은 입력 패드들(IPD) 각각과 전기적으로 연결될 수 있다. 예를 들어, 입력 범프들(IBP)은 서로 동일한 형상을 가질 수 있다.
베이스부(BS)의 제2 영역(2A)은 더미 범프 영역들(DMA), 출력 범프 영역들(OBA) 및 데이터 출력 영역(DTA)을 포함할 수 있다. 더미 범프 영역들(DMA) 각각은 출력 범프 영역(OBA)의 우측 및 좌측에 위치할 수 있다. 즉, 출력 범프 영역들(OBA) 각각은 더미 범프 영역들(DMA) 사이에 위치할 수 있다. 또한, 데이터 출력 영역(DTA)의 중심은 가상의 라인(VL)과 일치할 수 있다.
제1 출력 범프들(OBP1) 각각은 출력 패드들(OPD) 각각과 대응되도록 배치될 수 있다. 즉, 제1 출력 범프들(OBP1) 각각은 출력 패드들(OPD) 각각과 적어도 부분적으로 중첩할 수 있다. 다시 말하면, 제1 출력 범프들(OBP1)은 제2 영역(2A)에서 3개의 행들에 배치될 수 있다. 구체적으로, 제1 출력 범프들(OBP1)은 출력 범프 영역들(OBA) 각각과 중첩하고, 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복적으로 배치될 수 있다. 출력 범프 영역(OBA)에서 제1 출력 범프들(OBP1) 각각은 출력 패드들(OPD) 각각과 전기적으로 연결될 수 있다.
표시 장치(DD)가 구동 상태인 경우, 적어도 하나의 제1 출력 범프(OBP1)에는 제어 신호가 인가되고, 상기 제어 신호는 적어도 하나의 제1 출력 범프(OBP1)와 대응되는 출력 패드(OPD)를 통해 제1 제어 신호 배선(CSL1)에 제공될 수 있다. 예를 들어, 제1 행(1R)에 위치하는 제1 출력 범프(OBP1)에만 상기 제어 신호가 인가되는 경우, 제2 행(2R) 및 제3 행(3R) 각각에 위치하는 제1 출력 범프(OBP1)는 플로팅(floating) 상태일 수 있다. 이와는 달리, 표시 장치(DD)가 비구동 상태인 경우, 적어도 하나의 제1 출력 범프(OBP1)에는 전압이 인가될 수 있다.
제2 출력 범프들(OBP2) 각각은 출력 패드들(OPD) 각각과 대응되도록 배치될 수 있다. 즉, 제2 출력 범프들(OBP2) 각각은 출력 패드들(OPD) 각각과 적어도 부분적으로 중첩할 수 있다. 다시 말하면, 제2 출력 범프들(OBP2)은 제2 영역(2A)에서 3개의 행들에 배치될 수 있다. 구체적으로, 제2 출력 범프들(OBP2)은 데이터 출력 영역(DTA)과 중첩하고, 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복적으로 배치될 수 있다. 데이터 출력 영역(DTA)에서 제2 출력 범프들(OBP2) 각각은 출력 패드들(OPD) 각각과 전기적으로 연결될 수 있다. 제2 출력 범프(OBP2)에는 데이터 전압이 인가되고, 상기 데이터 전압은 제2 출력 범프(OBP2)와 대응되는 출력 패드(OPD)를 통해 팬아웃 배선(FL)에 제공될 수 있다.
더미 범프들(DB) 각각은 출력 패드들(OPD) 각각과 대응되도록 배치될 수 있다. 즉, 더미 범프들(DB) 각각은 출력 패드들(OPD) 각각과 적어도 부분적으로 중첩할 수 있다. 다시 말하면, 더미 범프들(DB)은 제2 영역(2A)에서 3개의 행들에 배치될 수 있다. 일 실시예에 있어서, 더미 범프들(DB) 중 일부는 더미 범프 영역(DMA)과 중첩하고, 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복적으로 배치되며, 더미 범프들(DB) 중 다른 일부는 출력 범프 영역(DMA)과 중첩하고, 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복적으로 배치될 수 있다. 더미 범프들(DB)은 더미 범프들(DB)에 대응하는 출력 패드들(OPD)과 전기적으로 연결되지 않을 수 있다.
더미 범프(DB)는 인접하는 제1 출력 범프들(OBP1) 사이의 전위차를 최소화시킬 수 있다. 일 실시예에 있어서, 더미 범프(DB)에는 고전압이 인가될 수 있다. 다른 실시예에 있어서, 더미 범프(DB)는 플로팅 상태일 수도 있다. 또 다른 실시예에 있어서, 더미 범프(DB)에는 그라운드(ground) 전압이 인가될 수도 있다.
검출 범프들(DTB) 각각은 출력 패드들(OPD) 각각과 대응되도록 배치될 수 있다. 즉, 검출 범프들(DTB) 각각은 출력 패드들(OPD) 각각과 적어도 부분적으로 중첩할 수 있다. 다시 말하면, 검출 범프들(DTB)은 제2 영역(2A)에서 3개의 행들에 배치될 수 있다. 구체적으로, 검출 범프들(DTB)은 출력 범프 영역(DMA)과 중첩하고, 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복적으로 배치될 수 있다. 출력 범프 영역(DMA)에서 검출 범프들(DTB) 각각은 출력 패드들(OPD) 각각과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 검출 범프(DTB)에 대응하는 출력 패드(OPD)는 제1 출력 범프(OBP1)에 대응하는 출력 패드(OPD)와 연결될 수 있다. 이에 따라, 검출 범프들(DTB) 각각은 동일한 행(예를 들어, 제1 행(1R), 제2 행(2R) 또는 제3 행(3R))에 위치하는 제1 출력 범프들(OPB1) 각각과 전기적으로 연결될 수 있다.
표시 장치(DD)가 상기 구동 상태인 경우, 검출 범프(DTB)는 제1 출력 범프(OPB1)에 인가되는 상기 제어 신호의 파형을 측정하여 구동칩(IC)의 불량 여부를 검출할 수 있다. 이와는 달리, 표시 장치(DD)가 상기 비구동 상태인 경우, 검출 범프(DTB)는 제1 출력 범프(OPB1)에 인가되는 상기 전압의 크기를 측정하여 구동칩(IC)의 불량 여부를 검출할 수 있다. 구동칩(IC)의 불량은 고온 고습한 환경 또는 일반 사용자 환경에서 구동칩(IC)의 들뜸 및 부식을 의미할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
일 실시예에 있어서, 더미 범프 영역(DMA)에는 더미 범프들(DB)만 배치되고, 데이터 출력 영역(DTA)에는 제2 출력 범프들(OBP2)만 배치될 수 있다.
출력 범프 영역(OBA)에는 제1 출력 범프들(OBP1), 더미 범프들(DB) 및 검출 범프들(DTB)이 배치될 수 있다. 일 실시예에 있어서, 출력 범프 영역(OBA)에서 더미 범프들(DB)은 제n 열에 배치되고, 검출 범프들(DTB)은 상기 제n 열에 인접한 제n+1 열에 배치되며, 제1 출력 범프들(OBP1)은 상기 제n+1 열에 인접한 제n+2 열에 배치될 수 있다 (단, n은 자연수).
팬아웃 배선(FL)은 데이터 출력 영역(DMA)에서 제1 행(1R)에 위치하는 출력 패드들(OPD)에 각각 연결될 수 있다. 이에 따라, 팬아웃 배선(FL)은 데이터 출력 영역(DMA)에서 제1 행(1R)에 위치하는 제2 출력 범프들(OBP2)과 각각 전기적으로 연결될 수 있다.
제1 제어 신호 배선(CSL1)은 출력 범프 영역(OBA)에서 제1 행(1R)에 위치하는 출력 패드들(OPD) 각각에 연결될 수 있다. 이에 따라, 제1 제어 신호 배선(CSL1)은 출력 범프 영역(OBA)에서 제1 행(1R)에 위치하는 제1 출력 범프들(OBP1) 각각에 전기적으로 연결될 수 있다.
제1 연결 배선(CL1)은 제1 제어 신호 배선(CSL1) 및 출력 범프 영역(OBA)에서 제2 행(2R)에 위치하는 출력 패드들(OPD) 각각에 연결될 수 있다. 이에 따라, 제1 연결 배선(CL1)은 제1 제어 신호 배선(CSL1) 및 출력 범프 영역(OBA)에서 제2 행(2R)에 위치하는 제1 출력 범프들(OBP1) 각각에 전기적으로 연결될 수 있다.
제2 연결 배선(CL2)은 제1 제어 신호 배선(CSL1) 및 출력 범프 영역(OBA)에서 제3 행(3R)에 위치하는 출력 패드들(OPD) 각각에 연결될 수 있다. 이에 따라, 제2 연결 배선(CL2)은 제1 제어 신호 배선(CSL1) 및 출력 범프 영역(OBA)에서 제3 행(3R)에 위치하는 제1 출력 범프들(OBP1) 각각에 전기적으로 연결될 수 있다.
즉, 출력 범프 영역(OBA)에서 제1 행(1R)에 위치하는 제1 출력 범프(OBP1), 제2 행(2R)에 위치하는 제1 출력 범프(OBP1) 및 제3 행(3R)에 위치하는 제1 출력 범프(OBP1)는 제1 연결 배선(CL1), 제2 연결 배선(CL2) 및 제1 제어 신호 배선(CSL1)을 통해 병렬적으로 연결될 수 있다.
제1 트랜지스터(T1)는 기판(SUB) 상의 비표시 영역(NDA)에 배치될 수 있다. 제1 트랜지스터(T1)는 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)의 제1 전극은 제1 제어 신호 배선(CSL1)에 연결될 수 있다. 제1 트랜지스터(T1)의 제2 전극은 제2 트랜지스터(T2)의 제2 전극에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 신호 배선(SL1)에 연결될 수 있다. 제1 신호 배선을 통해 제1 트랜지스터(T1)의 게이트 전극에 제1 신호가 인가될 수 있다.
제2 트랜지스터(T2)는 기판(SUB) 상의 비표시 영역(NDA)에 배치될 수 있다. 제2 트랜지스터(T2)는 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)의 제1 전극은 제1 연결 배선(CL1)에 연결될 수 있다. 제2 트랜지스터(T2)의 제2 전극은 제3 트랜지스터(T3)의 제2 전극에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제2 신호 배선(SL2)에 연결될 수 있다. 제2 신호 배선(SL2)을 통해 제2 트랜지스터(T2)의 게이트 전극에 제2 신호가 인가될 수 있다.
제3 트랜지스터(T3)는 기판(SUB) 상의 비표시 영역(NDA)에 배치될 수 있다. 제3 트랜지스터(T3)는 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)의 제1 전극은 제2 연결 배선(CL2)에 연결될 수 있다. 제3 트랜지스터(T3)의 제2 전극은 제2 트랜지스터(T2)의 제2 전극에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제3 신호 배선(SL3)에 연결될 수 있다. 제3 신호 배선(SL3)을 통해 제3 트랜지스터(T3)의 게이트 전극에 제3 신호가 인가될 수 있다.
일 실시예에 있어서, 제1 내지 제3 트랜지스터들(T1, T2, T3) 각각은 스위칭 트랜지스터일 수 있다.
일 실시예에 있어서, 제1 제어 신호 배선(CSL1), 제2 제어 신호 배선(CSL2), 제1 연결 배선(CL1), 제2 연결 배선(CL2), 제1 신호 배선(SL1), 제2 신호 배선(SL2) 및 제3 신호 배선(SL3)은 기판(SUB) 상에서 동일한 층에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(DD)에 있어서, 제어 신호 또는 전압이 인가되는 출력 범프들(예를 들어, 제1 출력 범프들(OBP1))은 연결 배선들(예를 들어, 제1 및 제2 연결 배선들(CL1, CL2)) 및 제어 신호 배선(예를 들어, 제1 제어 신호 배선(CSL1) 또는 제2 제어 신호 배선(CSL2))을 통해 병렬적으로 연결될 수 있다. 또한, 상기 출력 범프들 각각은 상기 출력 범프들에 인접하고, 상기 출력 범프들에 인가되는 상기 제어 신호의 파형 또는 상기 전압의 크기를 측정하여 구동칩(IC)의 불량 여부를 검출하는 검출 범프들(DTB) 각각에 전기적으로 연결될 수 있다. 이에 따라, 구동칩(IC)의 불량 발생 시, 구동칩(IC)의 불량이 발현되는 시간이 지연될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(DD)에 있어서, 제어 신호 또는 전압이 인가되는 구동칩(IC)의 모든 제1 출력 범프들(OBP1)은 제1 및 제2 연결 배선들(CL1, CL2) 및 제어 신호 배선(예를 들어, 제1 제어 신호 배선(CSL1) 또는 제2 제어 신호 배선(CSL2))을 통해 병렬적으로 연결될 수 있다. 또한, 제1 출력 범프들(OBP1)에 전기적으로 연결되는 검출 범프들(DTB)은 제1 출력 범프들(OBP1)에 인가되는 상기 제어 신호의 파형 또는 상기 전압의 크기를 측정하여 구동칩(IC)의 불량을 검출할 수 있다. 이에 따라, 구동칩(IC)의 불량 발생 시, 구동칩(IC)의 불량이 발현되는 시간이 지연될 수 있다.
도 5는 도 1 및 도 4의 구동칩의 불량 검출 방법을 설명하기 위한 구동칩의 블록도이다. 도 6 내지 도 8은 도 5의 구동칩의 불량 검출 방법의 일 예를 설명하기 위한 평면도들이다. 도 9 내지 도 11은 도 5의 구동칩의 불량 검출 방법의 일 예를 설명하기 위한 평면도들이다.
도 5 내지 도 11을 참조하면, 구동칩(IC)은 제1 불량 검출부(DDP1), 제2 불량 검출부(DDP2), 제3 불량 검출부(DDP3), 제1 신호 인버터(SI1) 및 제2 신호 인버터(SI2)를 포함할 수 있다. 제1 내지 제3 불량 검출부들 각각은 제어 신호 생성부(CSG), 전압 생성부(VG), 파형 측정부(WM) 및 전압 측정부(VM)를 포함할 수 있다. 여기서, 제어 신호 생성부(CSG), 전압 생성부(VG), 파형 측정부(WM), 전압 측정부(VM) 및 제1 및 제2 신호 인버터들(SI1, SI2) 각각은 구동칩(IC)의 소프트웨어 구성일 수 있다.
제1 불량 검출부(DDP1)는 제1 행(1R)에 대응하는 구동칩(IC) 부분에서 발생하는 불량을 검출하기 위한 구성이고, 제2 불량 검출부(DDP2)는 제2 행(2R)에 대응하는 구동칩(IC) 부분에서 발생하는 불량을 검출하기 위한 구성이며, 제3 불량 검출부(DDP3)는 제3 행(3R)에 대응하는 구동칩(IC) 부분에서 발생하는 불량을 검출하기 위한 구성일 수 있다.
구동칩(IC)은 제1 출력 범프들(OBP1)에 인가되는 제어 신호 또는 전압을 통해 구동칩(IC)의 불량 여부를 검출할 수 있다. 먼저, 표시 장치(DD)가 상기 구동 상태인 경우를 예시로 설명하기로 한다. 표시 장치(DD)가 상기 구동 상태인 경우, 제어 신호 생성부(CSG)는 제어 신호(CS)를 생성하고, 전압 생성부(VG)는 전압을 생성하지 않을 수 있다.
예를 들어, 도 6에 도시된 바와 같이, 제1 행(1R)에 위치하는 제1 출력 범프(OBP1)에 제1 불량 검출부(DDP1)의 제어 신호 생성부(CSG)에서 생성된 제어 신호(CS)가 인가되고, 제2 행(2R) 및 제3 행(3R) 각각에 위치하는 제1 출력 범프(OBP1)는 플로팅 상태일 수 있다(S10). 이 경우, 제1 트랜지스터(T1)는 제1 신호 배선(SL1)에 의해 제공되는 상기 제1 신호에 의해 턴-온되고, 제2 트랜지스터(T2)는 제2 신호 배선(SL2)에 의해 제공되는 상기 제2 신호에 의해 턴-오프되며, 제3 트랜지스터(T3)는 제3 신호 배선(SL3)에 의해 제공되는 상기 제3 신호에 의해 턴-오프될 수 있다. 이때, 상기 제1 신호는 하이 레벨을 갖고, 상기 제2 신호 및 상기 제3 신호 각각은 로우 레벨을 가질 수 있다.
제1 행(1R)에 위치하는 제1 출력 범프(OBP1)에 인가된 제어 신호(CS)는 제1 행(1R)에 위치하는 검출 범프(DTB)에 제공될 수 있다. 그 다음, 제1 불량 검출부(DDP1)의 파형 측정부(WM)는 제2 신호(S2)를 기초로 검출 범프(DTB)에 제공된 제어 신호(CS)의 파형을 측정할 수 있다. 예를 들어, 제1 출력 범프(OBP1)에 인가된 제어 신호(CS)의 피크 값 대비 검출 범프(DTB)에 제공된 제어 신호(CS)의 피크 값이 기 설정된 값만큼 작으면, 제1 행(1R)에 대응되는 구동칩(IC)의 부분을 불량이라고 판정할 수 있다. 선택적으로, 검출 범프(DTB)에 제공된 제어 신호(CS)의 피크-피크 간격이 기 설정된 값 이상인 경우, 제1 행(1R)에 대응되는 구동칩(IC)의 부분을 불량이라고 판정할 수 있다.
제1 행(1R)에 대응되는 구동칩(IC)의 부분이 정상으로 판정되면, 제1 불량 검출부(DDP1)의 파형 측정부(WM)는 제1 온 신호(SON1)를 제1 불량 검출부(DDP1)의 제어 신호 생성부(CSG)에 제공하고, 제1 불량 검출부(DDP1)의 제어 신호 생성부(CSG)는 제어 신호(CS)를 생성하여 전술한 과정을 반복할 수 있다. 만약, 제1 행(1R)에 대응되는 구동칩(IC)의 부분이 불량으로 판정되면, 제1 불량 검출부(DDP1)의 파형 측정부(WM)는 제1 오프 신호(SOFF1)를 제1 신호 인버터(SI1) 및 제2 불량 검출부(DDP2)의 제어 신호 생성부(CSG)에 제공할 수 있다. 제1 오프 신호(SOFF1)를 제공받는 제1 불량 검출부(DDP1)의 제어 신호 생성부(CSG)는 제어 신호(CS)를 생성하지 않을 수 있다. 즉, 제1 행(1R)에 위치하는 제1 출력 범프(OBP1)는 플로팅 상태일 수 있다. 제1 신호 인버터(SI1)는 제1 오프 신호(SOFF1)를 제2 온 신호(SON2)로 변환시킬 수 있다. 제2 온 신호(SON2)는 제2 불량 검출부(DDP2)의 제어 신호 생성부(CSG)에 제공될 수 있다.
제1 행(1R)에 대응되는 구동칩(IC)의 부분이 불량으로 판정되면, 도 7에 도시된 바와 같이, 제1 행(1R) 및 제3 행(3R)에 위치하는 제1 출력 범프(OBP1)는 플로팅 상태이고, 제2 행(2R)에 위치하는 제1 출력 범프(OBP1)에는 제2 온 신호(SON2)를 기초로 제2 불량 검출부(DDP2)의 제어 신호 생성부(CSG)에서 생성된 제어 신호(CS)가 인가될 수 있다(S20). 이 경우, 제1 트랜지스터(T1)는 제1 신호 배선(SL1)에 의해 제공되는 상기 제1 신호에 의해 턴-오프되고, 제2 트랜지스터(T2)는 제2 신호 배선(SL2)에 의해 제공되는 상기 제2 신호에 의해 턴-온되며, 제3 트랜지스터(T3)는 제3 신호 배선(SL3)에 의해 제공되는 상기 제3 신호에 의해 턴-오프될 수 있다. 이때, 상기 제2 신호는 하이 레벨을 갖고, 상기 제1 신호 및 상기 제3 신호 각각은 로우 레벨을 가질 수 있다.
제2 행(2R)에 위치하는 제1 출력 범프(OPB1)에 인가된 제어 신호(CS)는 제2 행(2R)에 위치하는 검출 범프(DTB)에 제공될 수 있다. 그 다음, 제2 불량 검출부(DDP2)의 파형 측정부(VM)는 제2 신호(S2)를 기초로 검출 범프(DTV)에 제공된 제어 신호(CS)의 파형을 측정할 수 있다.
제2 행(2R)에 대응하는 구동칩(IC)의 부분이 정상으로 판정되면, 제2 불량 검출부(DDP2)의 파형 측정부(VM)는 제2 온 신호(SON2)를 제2 불량 검출부(DDP2)의 제어 신호 생성부(CSG)에 제공하고, 제2 불량 검출부(DDP2)의 제어 신호 생성부(CSG)는 제어 신호(CS)를 생성하여 전술한 과정을 반복할 수 있다. 만약, 제2 행(2R)에 대응하는 구동칩(IC)의 부분이 불량으로 판정되면, 제2 불량 검출부(DDP2)의 파형 측정부(VM)는 제2 오프 신호(SOFF2)를 제2 신호 인버터(SI2) 및 제3 불량 검출부(DDP3)의 제어 신호 생성부(CSG)에 제공할 수 있다. 제2 오프 신호(SOFF2)를 제공받는 제2 불량 검출부(DDP2)의 제어 신호 생성부(CSG)는 제어 신호(CS)를 생성하지 않을 수 있다. 즉, 제2 행(2R)에 위치하는 제1 출력 범프(OPB1)는 플로팅 상태일 수 있다. 제2 신호 인버터(SI2)는 제2 오프 신호(SOFF2)를 제3 온 신호(SON3)로 변환시킬 수 있다. 제3 온 신호(SON3)는 제3 불량 검출부(DDP3)의 제어 신호 생성부(CSG)에 제공될 수 있다.
제2 행(2R)에 대응하는 구동칩(IC)의 부분이 불량으로 판정되면, 도 8에 도시된 바와 같이, 제1 행(1R) 및 제2 행(2R)에 위치하는 제1 출력 범프(OBP1)는 플로팅 상태이고, 제3 행(3R)에 위치하는 제1 출력 범프(OPB1)에는 제3 온 신호(SON3)를 기초로 제3 불량 검출부(DDP3)의 제어 신호 생성부(CSG)에서 생성된 제어 신호(CS)가 인가될 수 있다(S30). 이 경우, 제1 트랜지스터(T1)는 제1 신호 배선(SL1)에 의해 제공되는 상기 제1 신호에 의해 턴-오프되고, 제2 트랜지스터(T2)는 제2 신호 배선(SL2)에 의해 제공되는 상기 제2 신호에 의해 턴-오프되며, 제3 트랜지스터(T3)는 제3 신호 배선(SL3)에 의해 제공되는 상기 제3 신호에 의해 턴-온될 수 있다. 이때, 상기 제3 신호는 하이 레벨을 갖고, 상기 제1 신호 및 상기 제2 신호 각각은 로우 레벨을 가질 수 있다.
제3 불량 검출부(DDP3)는 제1 및 제2 불량 검출부들(DDP1, DDP2)과 동일한 방법으로 구동칩(IC)의 불량 여부를 검출할 수 있다. 따라서, 이에 대한 설명은 생략하기로 한다.
최종적으로, 정상으로 판정된 구동칩(IC)의 부분에 대응하는 행에 위치하는 제1 출력 범프들(OBP1)에 제어 신호(CS)가 인가되고, 제어 신호(CS)는 제1 제어 신호 배선(CSL1)(또는, 도 4의 제2 제어 신호 배선(CSL2))을 통해 스캔 구동부(예를 들어, 도 1의 스캔 구동부(SDV))(또는, 도 1의 발광 구동부(EDV))에 제공될 수 있다.
다만, 본 발명은 이에 한정되는 것은 아니며, 제1 출력 범프들(OBP1)이 플로팅 되는 순서 및 제1 출력 범프들(OBP1)에 제어 신호(CS)가 인가되는 순서는 다양할 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 제1 내지 제3 행들(1R, 2R, 3R) 각각에 제어 신호(CS)가 인가될 수 있다(S10'). 여기서, 제1 행(1R)에 대응되는 구동칩(IC)의 부분이 불량으로 판정되면, 도 10에 도시된 바와 같이, 제1 행(1R)에 위치하는 제1 출력 범프(OBP1)는 플로팅 상태이고, 제2 행(2R) 및 제3 행(3R)에 위치하는 제1 출력 범프(OBP1)에는 제어 신호(CS)가 인가될 수 있다(S20'). 여기서, 제2 행(2R)에 대응되는 구동칩(IC)의 부분이 불량으로 판정되면, 도 11에 도시된 바와 같이, 제1 행(1R) 및 제2 행(2R) 각각에 위치하는 제1 출력 범프(OBP1)는 플로팅 상태이고, 제3 행(3R)에 위치하는 제1 출력 범프(OBP1)에는 제어 신호(CS)가 인가될 수 있다(S30').
이하에서는, 표시 장치(DD)가 상기 비구동 상태인 경우를 예시로 설명하기로 한다. 표시 장치(DD)가 상기 비구동 상태인 경우, 제어 신호 생성부(CSG)는 제어 신호(CS)를 생성하지 않고, 전압 생성부(VG)는 제1 신호(S1)를 기초로 상기 전압을 생성할 수 있다. 표시 장치(DD)가 상기 비구동 상태인 경우 구동칩(IC)의 불량을 검출하는 방법은 상기 전압의 크기를 측정하여 구동칩(IC)의 불량을 검출한다는 것을 제외하고는 표시 장치(DD)가 상기 구동 상태인 경우 구동칩(IC)의 불량을 검출하는 방법과 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 생략하기로 한다.
제1 행(1R)에 위치하는 제1 출력 범프(OBP1)에 인가된 상기 전압은 검출 범프(DTB)에 제공될 수 있다. 그 다음, 제1 불량 검출부(DDP1)의 전압 측정부(VM)는 제1 신호(S1)를 기초로 검출 범프(DTB)에 제공된 상기 전압의 크기를 측정할 수 있다. 예를 들어, 전압 측정부(VM)는 검출 범프(DTB)에 제공된 상기 전압의 크기가 제1 출력 범프(OBP1)에 인가된 상기 전압의 크기보다 기 설정된 값만큼 감소하면, 제1 행(1R)에 대응되는 구동칩(IC)의 부분을 불량으로 판정할 수 있다. 제2 불량 검출부(DDP2) 및 제3 불량 검출부(DDP3) 각각에서 구동칩(IC)의 불량을 검출하는 방법은 제1 불량 검출부(DDP1)에서 구동칩(IC)의 불량을 검출하는 방법과 실질적으로 동일할 수 있다.
도 12 내지 도 18은 도 1의 A 영역의 다른 예들을 확대 도시한 평면도들이다. 이하에서는, 도 4를 참조하여 설명한 내용과 중복되는 설명은 생략하거나 간략화한다.
도 12 내지 도 18에는 배선들(예를 들어, 제1 제어 신호 배선(CSL1), 제2 제어 신호 배선(CSL2), 제1 연결 배선(CL1), 제2 연결 배선(CL2) 및 연결 배선(CL))에 각각 연결된 스위칭 트랜지스터가 도시되어있지 않지만, 상기 배선들 각각에는 상기 스위칭 트랜지스터가 연결되어 있을 수 있다. 따라서, 이에 대한 설명은 생략한다.
도 12를 참조하면, 출력 범프 영역(DMA)에는 제1 출력 범프들(OBP1), 더미 범프들(DB) 및 검출 범프들(DTB)이 배치될 수 있다.
일 실시예에 있어서, 도 12에 도시된 출력 범프 영역(DMA)에 배치된 더미 범프들(DB)의 개수는 도 4에 도시된 출력 범프 영역(DMA)에 배치된 더미 범프들(DB)의 개수보다 많을 수 있다. 즉, 제1 출력 범퍼들(OBP1) 사이에 위치하는 더미 범프들(DB)의 개수가 증가될 수 있다. 다시 말하면, 출력 범프 영역(DMA)에서 더미 범프들(DB)의 개수는 제1 출력 범프들(OBP1)의 개수보다 많고, 검출 범프들(DTB)의 개수보다 많을 수 있다.
도 13을 참조하면, 출력 범프 영역(DMA)에는 제1 출력 범프들(OBP1), 더미 범프들(DB) 및 검출 범프들(DTB)이 배치될 수 있다. 일 실시예에 있어서, 출력 범프 영역(DMA)에서 검출 범프들(DTB)은 제1 행(1R) 및 제2 행(2R) 각각의 제5n-4 열 및 제5n-1 열에 배치될 수 있다. 출력 범프 영역(DMA)에서 더미 범프들(DB)은 제1 행(1R) 및 제2 행(2R) 각각의 제5n 열에 배치되고, 제3 행(3R)에 배치될 수 있다. 출력 범프 영역(DMA)에서 제1 출력 범프들(OBP1)은 제1 행(1R) 및 제2 행(2R) 각각의 제5n-3 열 및 제5n-2열에 배치될 수 있다 (단, n은 자연수).
검출 범프들(DTB) 각각은 제1 출력 범프들(OBP1) 각각과 전기적으로 연결될 수 있다. 또한, 제1 행(1R)에 위치하는 제1 출력 범프들(OBP1)은 제1 제어 신호 배선(CSL1)(또는, 제2 제어 신호 배선(CSL2))에 연결되고, 제2 행(1R)에 위치하는 제2 출력 범프들(OBP2)은 제1 및 제2 연결 배선들(CL1, CL2)을 통해 제1 제어 신호 배선(CSL1)에 연결될 수 있다. 즉, 제1 출력 범프들(OBP1)은 제1 연결 배선(CL1), 제2 연결 배선(CL2) 및 제1 제어 신호 배선(CSL1)(또는, 제2 제어 신호 배선(CSL2))을 통해 병렬적으로 연결될 수 있다.
도 14를 참조하면, 출력 범프 영역(DMA)에는 제1 출력 범프들(OBP1), 더미 범프들(DB) 및 검출 범프들(DTB)이 배치될 수 있다. 일 실시예에 있어서, 출력 범프 영역(DMA)에서 검출 범프들(DTB)은 제1 행(1R)의 제5n-4 열 및 제5n-1 열에 배치되고, 제3 행(3R)의 제5n-3 열 및 제5n-2 열에 배치될 수 있다. 출력 범프 영역(DMA)에서 더미 범프들(DB)은 제1 행(1R)의 제5n 열에 배치되고, 제2 행(2R) 및 제3 행(3R) 각각의 상기 제5n-4 열, 상기 제5n-1 열 및 상기 제5n 열에 배치될 수 있다. 출력 범프 영역(DMA)에서 제1 출력 범프들(OBP1)은 제1 행(1R) 및 제2 행(2R) 각각의 상기 제5n-3 열 및 상기 제5n-2열에 배치될 수 있다 (단, n은 자연수).
검출 범프들(DTB) 각각은 제1 출력 범프들(OBP1) 각각과 전기적으로 연결될 수 있다. 또한, 제1 행(1R)에 위치하는 제1 출력 범프들(OBP1)은 제1 제어 신호 배선(CSL1)(또는, 제2 제어 신호 배선(CSL2))에 연결되고, 제2 행(2R)에 위치하는 제1 출력 범프들(OBP1)은 제1 및 제2 연결 배선들(CL1, CL2)을 통해 제1 제어 신호 배선(CSL1)에 연결될 수 있다. 즉, 제1 출력 범프들(OBP1)은 제1 연결 배선(CL1), 제2 연결 배선(CL2) 및 제1 제어 신호 배선(CSL1)(또는, 제2 제어 신호 배선(CSL2))을 통해 병렬적으로 연결될 수 있다.
도 15, 도 16, 도 17 및 도 18을 참조하면, 출력 패드들(OPD)은 제1 행(1R) 및 제2 행(2R)에만 배치될 수 있다. 또한, 출력 범프 그룹들(OBG) 각각의 제1 출력 범프(OBP1), 제2 출력 범프(OBP2), 더미 범프(DB) 및 검출 범프(DTB)는 제1 행(1R) 및 제2 행(2R)에만 배치될 수 있다. 즉, 제1 출력 범프(OBP1), 제2 출력 범프(OBP2), 더미 범프(DB) 및 검출 범프(DTB)는 2개의 행들에만 배치될 수 있다.
도 15를 다시 참조하면, 출력 범프 영역(DMA)에는 제1 출력 범프들(OBP1), 더미 범프들(DB) 및 검출 범프들(DTB)이 배치될 수 있다. 일 실시예에 있어서, 출력 범프 영역(DMA)에서 검출 범프들(DTB)은 제1 행(1R) 및 제2 행(2R) 각각의 제5n-4 열 및 제5n-1 열에 배치될 수 있다. 출력 범프 영역(DMA)에서 더미 범프들(DB)은 제1 행(1R) 및 제2 행(2R) 각각의 제5n 열에 배치될 수 있다. 출력 범프 영역(DMA)에서 제1 출력 범프들(OBP1)은 제1 행(1R) 및 제2 행(2R) 각각의 제5n-3 열 및 제5n-2열에 배치될 수 있다 (단, n은 자연수).
검출 범프들(DTB) 각각은 제1 출력 범프들(OBP1) 각각과 전기적으로 연결될 수 있다. 또한, 제1 행(1R)에 위치하는 제1 출력 범프들(OBP1)은 제1 제어 신호 배선(CSL1)(또는, 제2 제어 신호 배선(CSL2))에 연결되고, 제2 행(2R)에 위치하는 제1 출력 범프들(OBP1)은 제1 및 제2 연결 배선들(CL1, CL2)을 통해 제1 제어 신호 배선(CSL1)(또는, 제2 제어 신호 배선(CSL2))에 연결될 수 있다. 즉, 제1 출력 범프들(OBP1)은 제1 연결 배선(CL1), 제2 연결 배선(CL2) 및 제1 제어 신호 배선(CSL1)(또는, 제2 제어 신호 배선(CSL2))을 통해 병렬적으로 연결될 수 있다.
도 16을 다시 참조하면, 출력 범프 영역(DMA)에는 제1 출력 범프들(OBP1), 더미 범프들(DB) 및 검출 범프들(DTB)이 배치될 수 있다. 일 실시예에 있어서, 출력 범프 영역(DMA)에서 검출 범프들(DTB)은 제1 행(1R)의 제5n-4 열 및 제5n-1 열에 배치될 수 있다. 출력 범프 영역(DMA)에서 더미 범프들(DB)은 제1 행(1R)의 제5n 열에 배치되고, 제2 행(2R)에 배치될 수 있다. 출력 범프 영역(DMA)에서 제1 출력 범프들(OBP1)은 제1 행(1R)의 제5n-3 열 및 제5n-2열에 배치될 수 있다 (단, n은 자연수).
검출 범프들(DTB) 각각은 제1 출력 범프들(OBP1) 각각과 전기적으로 연결될 수 있다. 또한, 제1 출력 범프들(OBP1) 각각에는 제1 제어 신호 배선(CSL1)(또는, 제2 제어 신호 배선(CSL2))이 전기적으로 연결되고, 인접하는 제1 제어 신호 배선들(CSL1)은 브릿지 배선(BL)을 통해 연결될 수 있다. 즉, 제1 출력 범프들(OBP1)은 제1 제어 신호 배선(SL1) 및 브릿지 배선(BL)을 통해 병렬적으로 연결될 수 있다.
도 17을 다시 참조하면, 출력 범프 영역(DMA)에는 제1 출력 범프들(OBP1), 더미 범프들(DB) 및 검출 범프들(DTB)이 배치될 수 있다. 일 실시예에 있어서, 출력 범프 영역(DMA)에서 검출 범프들(DTB)은 제2 행(2R)의 제5n-3 열 및 제5n-2열에 배치될 수 있다. 출력 범프 영역(DMA)에서 더미 범프들(DB)은 제1 행(1R) 및 제2 행(2R) 각각의 제5n-4 열, 제5n-1 열 및 제5n 열에 배치될 수 있다. 출력 범프 영역(DMA)에서 제1 출력 범프들(OBP1)은 제2 행(2R)의 제5n-3 열 및 제5n-2열에 배치될 수 있다 (단, n은 자연수).
검출 범프들(DTB) 각각은 제1 출력 범프들(OBP1) 각각과 전기적으로 연결될 수 있다. 또한, 제1 출력 범프들(OBP1) 각각에는 제1 제어 신호 배선(CSL1)(또는, 제2 제어 신호 배선(CSL2))이 전기적으로 연결되고, 인접하는 제1 제어 신호 배선들(CSL1)은 브릿지 배선(BL)을 통해 연결될 수 있다. 즉, 제1 출력 범프들(OBP1)은 제1 제어 신호 배선(CSL1)(또는, 제2 제어 신호 배선(CSL2)) 및 브릿지 배선(BL)을 통해 병렬적으로 연결될 수 있다.
도 18을 다시 참조하면, 출력 범프 영역(DMA)에는 제1 출력 범프들(OBP1), 더미 범프들(DB) 및 검출 범프들(DTB)이 배치될 수 있다. 일 실시예에 있어서, 출력 범프 영역(DMA)에서 검출 범프들(DTB)은 제1 행(1R) 및 제2 행(2R) 각각의 제5n-2 열에 배치될 수 있다. 출력 범프 영역(DMA)에서 더미 범프들(DB)은 제1 행(1R) 및 제2 행(2R) 각각의 제5n-4 열, 제5n-1 열 및 제5n 열에 배치될 수 있다. 출력 범프 영역(DMA)에서 제1 출력 범프들(OBP1)은 제1 행(1R) 및 제2 행(2R) 각각의 제5n-3 열에 배치될 수 있다 (단, n은 자연수).
검출 범프들(DTB) 각각은 제1 출력 범프들(OBP1) 각각과 전기적으로 연결될 수 있다. 또한, 제1 행(1R)에 위치하는 제1 출력 범프들(OBP1)은 제1 제어 신호 배선(CSL1)(또는, 제2 제어 신호 배선(CSL2))에 전기적으로 연결되고, 제2 행(2R)에 위치하는 제1 출력 범프들(OBP1)은 연결 배선(CL)을 통해 제1 제어 신호 배선(CSL1)(또는, 제2 제어 신호 배선(CSL2))에 전기적으로 연결될 수 있다. 즉, 제1 출력 범프들(OBP1)은 연결 배선(CL) 및 제1 제어 신호 배선(CSL1)(또는, 제2 제어 신호 배선(CSL2))을 통해 병력적으로 연결될 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치를 구비할 수 있는 다양한 디스플레이 기기들에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
DD: 표시 장치 SUB: 기판
DA: 표시 영역 PA: 패드 영역
NDA: 비표시 영역 LED: 발광 소자
IC: 구동칩 BS: 베이스부
OPD: 출력 패드들
OBP1, OBP2: 제1 및 제2 출력 범프들
DB: 더미 범프들 DTB: 검출 범프들
OBA: 출력 범프 영역 DMA: 더미 범프 영역
DTA: 데이터 출력 영역
T1, T2, T3: 제1 내지 제3 트랜지스터들
CSL1, CSL2: 제1 및 제2 제어 신호 배선들
CL1, CL2: 제1 및 제2 연결 배선들
SL1, SL2, SL3: 제1 내지 제3 신호 배선들

Claims (26)

  1. 표시 영역 및 상기 표시 영역의 주변에 위치하고, 상기 표시 영역의 일 측에 인접하는 패드 영역을 포함하는 비표시 영역을 포함하는 기판;
    상기 기판 상의 상기 표시 영역에 배치되는 발광 소자;
    상기 기판 상의 상기 패드 영역에 배치되고, 복수의 출력 패드들을 포함하는 패드부;
    상기 기판과 마주보고, 상기 패드 영역과 중첩하며, 더미 범프 영역들, 상기 더미 범프 영역들 사이에 위치하는 출력 범프 영역 및 상기 더미 범프 영역들 사이에 위치하는 데이터 출력 영역을 포함하는 베이스부;
    상기 베이스부의 저면에 부착되고, 상기 더미 범프 영역들 및 상기 출력 범프 영역과 각각 중첩하는 복수의 더미 범프들;
    상기 베이스부의 저면에 부착되고, 상기 출력 범프 영역과 중첩하며, 서로 병렬적으로 연결되는 복수의 제1 출력 범프들; 및
    상기 베이스부의 저면에 부착되고, 상기 출력 범프들에 각각 전기적으로 연결되며, 상기 출력 범프 영역과 중첩하는 복수의 검출 범프들을 포함하는 구동칩; 및
    모든 상기 제1 출력 범프들 각각에 전기적으로 연결되는 제어 신호 배선을 포함하는 표시 장치.
  2. 제1 항에 있어서, 상기 제어 신호 배선은 상기 제1 출력 범프들 중 제1 행에 위치하는 제1 출력 범프들 각각에 전기적으로 연결되고,
    상기 제1 출력 범프들 중 상기 제1 행에 인접한 제2 행에 위치하는 제1 출력 범프들 각각과 상기 제어 신호 배선을 전기적으로 연결하는 제1 연결 배선; 및
    상기 제1 출력 범프들 중 상기 제2 행에 인접한 제3 행에 위치하는 제1 출력 범프들 각각과 상기 제어 신호 배선을 전기적으로 연결하는 제2 연결 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서,
    상기 비표시 영역에 배치되고, 상기 제어 신호 배선에 연결되는 제1 트랜지스터;
    상기 비표시 영역에 배치되고, 상기 제1 연결 배선에 연결되는 제2 트랜지스터; 및
    상기 비표시 영역에 배치되고, 상기 제2 연결 배선에 연결되는 제3 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서, 상기 제1 내지 제3 트랜지스터들 각각은 스위칭 트랜지스터인 것을 특징으로 하는 표시 장치.
  5. 제2 항에 있어서, 상기 제어 신호 배선, 상기 제1 연결 배선 및 상기 제2 연결 배선은 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서, 상기 출력 범프 영역에서 상기 더미 범프들은 제n 열에 배치되고(단, n은 자연수),
    상기 검출 범프들은 상기 제n 열에 인접한 제n+1 열에 배치되며,
    상기 제1 출력 범프들은 상기 제n+1 열에 인접한 제n+2 열에 배치되는 것을 특징으로 하는 표시 장치.
  7. 제6 항에 있어서, 상기 더미 범프들, 상기 검출 범프들 및 상기 제1 출력 범프들 각각은 3개의 행들에 배치되는 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서, 상기 출력 범프 영역에서 상기 더미 범프들의 개수는 상기 검출 범프들의 개수 및 상기 제1 출력 범프들의 개수 각각보다 많은 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서, 상기 출력 범프 영역에서 상기 검출 범프들은 제1 행 및 상기 제1 행에 인접한 제2 행 각각의 제5n-4 열 및 제5n-1 열에 배치되고(단, n은 자연수),
    상기 더미 범프들은 상기 제1 행 및 상기 제2 행 각각의 제5n 열과 상기 제2 행에 인접한 제3 행에 배치되며,
    상기 제1 출력 범프들은 상기 제1 행 및 상기 제2 행 각각의 제5n-3 열 및 제5n-2열에 배치되는 것을 특징으로 하는 표시 장치.
  10. 제1 항에 있어서, 상기 출력 범프 영역에서 상기 검출 범프들은 제1 행의 제5n-4 열 및 제5n-1 열에 배치되고(단, n은 자연수), 제3 행의 제5n-3 열 및 제5n-2 열에 배치되며,
    상기 더미 범프들은 상기 제1 행의 제5n 열에 배치되고, 상기 제1 행에 인접한 제2 행 및 상기 제3 행 각각의 제5n-4 열, 제5n-1 열 및 제5n 열에 배치되며,
    상기 제1 출력 범프들은 상기 제1 행 및 상기 제2 행 각각의 제5n-3 열 및 제5n-2열에 배치되는 것을 특징으로 하는 표시 장치.
  11. 제1 항에 있어서, 상기 출력 범프 영역에서 상기 검출 범프들은 제1 행 및 상기 제1 행에 인접한 제2 행 각각의 제5n-4 열 및 제5n-1 열에 배치되고(단, n은 자연수),
    상기 더미 범프들은 상기 제1 행 및 상기 제2 행 각각의 제5n 열에 배치되며,
    상기 제1 출력 범프들은 상기 제1 행 및 상기 제2 행 각각의 제5n-3 열 및 제5n-2열에 배치되는 것을 특징으로 하는 표시 장치.
  12. 제1 항에 있어서, 상기 출력 범프 영역에서 상기 검출 범프들은 제1 행의 제5n-4 열 및 제5n-1 열에 배치되고(단, n은 자연수),
    상기 더미 범프들은 상기 제1 행의 제5n 열 및 상기 제1 행에 인접한 제2 행에 배치되며,
    상기 제1 출력 범프들은 상기 제1 행의 제5n-3 열 및 제5n-2열에 배치되는 것을 특징으로 하는 표시 장치.
  13. 제1 항에 있어서, 상기 출력 범프 영역에서 상기 검출 범프들은 제2 행의 제5n-3 열 및 제5n-2열에 배치되고(단, n은 자연수),
    상기 더미 범프들은 상기 제2 행에 인접한 제1 행 및 상기 제2 행 각각의 제5n-4 열, 제5n-1 열 및 제5n 열에 배치되며,
    상기 제1 출력 범프들은 상기 제2 행의 제5n-3 열 및 제5n-2열에 배치되는 것을 특징으로 하는 표시 장치.
  14. 제1 항에 있어서, 상기 출력 범프 영역에서 상기 검출 범프들은 제1 행 및 상기 제1 행에 인접한 제2 행 각각의 제5n-2 열에 배치되고(단, n은 자연수),
    상기 더미 범프들은 상기 제1 행 및 상기 제2 행 각각의 제5n-4 열, 제5n-1 열 및 제5n 열에 배치되며,
    상기 제1 출력 범프들은 상기 제1 행 및 상기 제2 행 각각의 제5n-3 열에 배치되는 것을 특징으로 하는 표시 장치.
  15. 제1 항에 있어서, 상기 더미 범프들 각각에는 고전압이 인가되는 것을 특징으로 하는 표시 장치.
  16. 제1 항에 있어서, 상기 더미 범프들 각각은 플로팅(floating) 상태이거나, 상기 더미 범프들 각각에는 그라운드(ground) 전압이 인가되는 것을 특징으로 하는 표시 장치.
  17. 제1 항에 있어서, 상기 구동칩은,
    상기 베이스부의 저면에 부착되고, 상기 데이터 출력 영역과 중첩하며, 데이터 전압이 인가되는 복수의 제2 출력 범프들을 더 포함하는 것을 특징으로 하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제2 출력 범프들 각각에 전기적으로 연결되고, 상기 데이터 전압을 상기 발광 소자에 제공하는 팬아웃 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
  19. 제1 항에 있어서, 상기 제1 출력 범프들 중 일부 제1 출력 범프들에는 제어 신호가 인가되고, 상기 제1 출력 범프들 중 다른 일부 제1 출력 범프들은 플로팅 상태인 것을 특징으로 하는 표시 장치.
  20. 제19 항에 있어서, 상기 검출 패드들은 상기 제1 출력 범프들에 인가된 상기 제어 신호의 파형을 측정하는 것을 특징으로 하는 표시 장치.
  21. 제1 항에 있어서, 상기 제1 출력 범프들 중 일부 제1 출력 범프들에는 전압이 인가되고, 상기 제1 출력 범프들 중 다른 일부 제1 출력 범프들은 플로팅 상태인 것을 특징으로 하는 표시 장치.
  22. 제21 항에 있어서, 상기 검출 패드들은 상기 제1 출력 패드들에 인가된 상기 전압의 크기를 측정하는 것을 특징으로 하는 표시 장치.
  23. 제1 항에 있어서, 상기 제1 출력 범프들, 상기 검출 범퍼들 및 상기 더미 범프들 각각은 상기 출력 패드들 각각에 대응되도록 배치되는 것을 특징으로 하는 표시 장치.
  24. 표시 영역 및 패드 영역을 포함하는 기판;
    상기 기판 상의 상기 표시 영역에 배치되는 발광 소자;
    상기 기판 상의 상기 패드 영역에 배치되고, 복수의 출력 패드들을 포함하는 패드부;
    상기 기판과 마주보고 상기 패드 영역과 중첩하는 베이스부;
    상기 베이스부의 저면에 부착되고, 서로 병렬적으로 연결되며, 일부에 제어 신호 또는 전압이 인가되는 복수의 출력 범프들; 및
    상기 베이스부의 저면에 부착되고, 상기 출력 범프들 각각에 전기적으로 연결되며, 상기 제어 신호의 파형 또는 상기 전압의 크기를 측정하는 복수의 검출 범프들을 포함하는 구동칩; 및
    모든 상기 출력 범프들 각각에 전기적으로 연결되는 제어 신호 배선을 포함하는 표시 장치.
  25. 제24 항에 있어서, 상기 제어 신호 배선은 상기 출력 범프들 중 제1 행에 위치하는 출력 범프들 각각에 전기적으로 연결되고,
    상기 출력 범프들 중 상기 제1 행에 인접한 제2 행에 위치하는 출력 범프들 각각과 상기 제어 신호 배선을 전기적으로 연결하는 제1 연결 배선; 및
    상기 출력 범프들 중 상기 제2 행에 인접한 제3 행에 위치하는 출력 범프들 각각과 상기 제어 신호 배선을 전기적으로 연결하는 제2 연결 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
  26. 제24 항에 있어서, 상기 출력 범프들 각각은 상기 출력 패드들 각각에 대응되도록 배치되고, 상기 검출 범프들 각각은 상기 출력 패드들 각각에 대응되도록 배치되는 것을 특징으로 하는 표시 장치.
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