KR20240023608A - Sib 막들을 증착하기 위한 프로세스들 - Google Patents

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루이 청
카르틱 야나키라만
아비짓 비. 말릭
타케히토 코시자와
보 치
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본 개시내용의 실시예들은 일반적으로, 예컨대, 스페이서-정의된 패터닝 애플리케이션들에서 사용하기 위한 실리콘-함유 및 붕소-함유 막들을 형성하기 위한 프로세스들에 관한 것이다. 실시예에서, 스페이서-정의된 패터닝 프로세스가 제공된다. 프로세스는 프로세싱 챔버의 프로세싱 볼륨에 기판을 배치하는 단계 ― 기판은 상부에 형성된 패터닝된 피쳐들을 가짐 ―, 및 제1 프로세스 가스를 프로세싱 볼륨 내로 유동시키는 단계 ― 제1 프로세스 가스는 실리콘-함유 종을 포함하고, 실리콘-함유 종은 SiH4보다 더 높은 분자량을 가짐 ―를 포함한다. 프로세스는 제2 프로세스 가스를 프로세싱 볼륨 내로 유동시키는 단계 ― 제2 프로세스 가스는 붕소-함유 종을 포함함 ―, 및 증착 조건들 하에서, 패터닝된 피쳐들 상에 컨포멀한 막을 증착하는 단계 ― 컨포멀한 막은 실리콘 및 붕소를 포함함 ―를 더 포함한다.

Description

SIB 막들을 증착하기 위한 프로세스들
[0001] 본 개시내용의 실시예들은 일반적으로, 예컨대, 스페이서-정의된 패터닝 애플리케이션(spacer-defined patterning application)들에서 사용하기 위한 실리콘-함유 및 붕소-함유 막들을 형성하기 위한 프로세스들에 관한 것이다.
[0002] 칩 설계들의 진화는 더 빠른 회로소자와 더 큰 회로 밀도를 계속해서 요구한다. 더 큰 회로 밀도에 대한 요구들은 집적 회로 컴포넌트들의 치수들의 감소를 필요로 한다. 집적 회로 컴포넌트들의 치수들이 (예컨대, 서브-미크론 치수들로) 감소됨에 따라, 반도체 집적 회로 상의 주어진 영역에 더 많은 엘리먼트들이 배치되도록 요구된다. 그러나, 종래의 리소그래피-기반 패터닝 프로세스들은 그러한 패턴 소형화로 인해 어려움을 겪고 있다. 소형화에 대한 접근법들은 스페이서 패터닝, 이를테면, SADP(self-aligned double patterning) 및 SAQP(self-aligned quadruple patterning)를 포함한다.
[0003] 자기-정렬 이중 패터닝에서, 맨드릴들은 하부 층 상에 패터닝된다. 이어서, 맨드릴들 및 하부 층의 노출된 표면들 상에 막(또는 층(들))이 증착된다. 이어서, 맨드릴들 및 막의 수평 표면들이 에칭되어 스페이서들을 형성한다. 그러한 접근법은 오리지널 피치(pitch)의 절반에서 좁은 게이트들의 형성을 가능하게 한다. 그러나, SADP 및 다른 패터닝 접근법들은, 레지스트 피쳐들의 에지들 및 폭들에 대한 변동량을 설명하는, LER(line edge roughness)이 높고, LWR(line width roughness)이 높다는 문제가 있다. 더욱이, LER 및 LWR은 피쳐 크기들이 더 작아짐에 따라 점점 더 중요해지고, 그에 의해, 반도체 피쳐들의 유효 분해능이 제한된다. 따라서, 리소그래피 기법들이 컴포넌트들을 더 작은 치수들이 되게 하면서, LER 및 LWR에 대한 요건들을 달성하는 것이 점점 더 어려워지고 있다.
[0004] 개선된 특성들, 예컨대 감소된 거칠기를 갖는 실리콘-함유 및 붕소-함유 막들을 형성하기 위한 새롭고 개선된 프로세스들이 필요하다.
[0005] 본 개시내용의 실시예들은 일반적으로, 예컨대, 스페이서-정의된 패터닝 애플리케이션들에서 사용하기 위한 실리콘-함유 및 붕소-함유 막들을 형성하기 위한 프로세스들에 관한 것이다.
[0006] 실시예에서, 스페이서-정의된 패터닝 프로세스가 제공된다. 프로세스는, 프로세싱 챔버의 프로세싱 볼륨에 기판을 배치하는 단계 ― 기판은 상부에 형성된 패터닝된 피쳐들을 가짐 ―, 및 제1 프로세스 가스를 프로세싱 볼륨 내로 유동시키는 단계 ― 제1 프로세스 가스는 실리콘-함유 종을 포함하고, 실리콘-함유 종은 SiH4보다 더 높은 분자량을 가짐 ―를 포함한다. 프로세스는, 제2 프로세스 가스를 프로세싱 볼륨 내로 유동시키는 단계 ― 제2 프로세스 가스는 붕소-함유 종을 포함함 ―, 및 증착 조건들 하에서, 패터닝된 피쳐들 상에 컨포멀한(conformal) 막을 증착하는 단계 ― 컨포멀한 막은 실리콘 및 붕소를 포함함 ―를 더 포함한다.
[0007] 다른 실시예에서, 막 거칠기를 제어하기 위한 프로세스가 제공된다. 프로세스는, 프로세싱 챔버의 프로세싱 볼륨에 기판을 배치하는 단계 ― 기판은 상부에 형성된 패터닝된 피쳐들을 가짐 ―, 및 실리콘-함유 종을 포함하는 제1 프로세스 가스를 프로세싱 볼륨 내로 유동시키는 단계 ― 실리콘-함유 종은 SiH4보다 더 높은 분자량을 가짐 ―를 포함한다. 프로세스는, 붕소-함유 종을 포함하는 제2 프로세스 가스를 프로세싱 볼륨 내로 유동시키는 단계, 및 증착 조건들 하에서, 패터닝된 피쳐들 상에 막을 증착하는 단계 ― 막은 실리콘 및 붕소를 포함하며, 막은 약 1.5 nm 이하의 라인 에지 거칠기를 가짐―를 더 포함한다.
[0008] 다른 실시예에서, 패터닝 프로세스가 제공된다. 프로세스는, 열 화학 기상 증착 챔버의 프로세싱 볼륨에 기판을 배치하는 단계를 포함하며, 기판은 상부에 형성된 패터닝된 피쳐들을 갖는다. 프로세스는, 실리콘-함유 종을 포함하는 제1 프로세스 가스를 프로세싱 볼륨 내로 유동시키는 단계를 더 포함하며, 실리콘-함유 종은 디실란, 트리실란, 테트라실란, 디클로로실란, 트리클로로실란, 테트라클로로실란, 디요오도실란, 비스(t-부틸아미노)실란, 트리스(디메틸아미노)실란, 또는 이들의 조합들을 포함한다. 프로세스는, 붕소-함유 종을 포함하는 제2 프로세스 가스를 프로세싱 볼륨 내로 유동시키는 단계를 더 포함하며, 붕소-함유 종은, 디보란(B2H6), 트리메틸보란(B(CH3)3), 트리에틸보란(B(C2H5)3), 붕소 트리플루오라이드(BF3), 또는 이들의 조합들을 포함한다. 프로세스는, 패터닝된 피쳐들 상에 SiB 막을 증착하는 단계, 및 SiB 막의 일부, 패터닝된 피쳐들, 또는 이들의 조합을 에칭하는 단계를 더 포함한다.
[0009] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 본 개시내용의 보다 상세한 설명은 실시예들을 참조로 하여 이루어질 수 있으며, 이러한 실시예들 중 일부는 첨부된 도면들에 예시된다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 그 범위를 제한하는 것으로 간주되지 않아야 하며, 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0010] 도 1은 적어도 하나의 실시예에 따른, 본원에서 설명되는 동작들을 수행하기 위한 예시적인 챔버이다.
[0011] 도 2는 본 개시내용의 적어도 하나의 실시예에 따른, SiB 막들을 형성하기 위한 예시적인 프로세스의 선택된 동작들을 도시하는 흐름도이다.
[0012] 도 3은 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 패터닝 시퀀스의 개략도이다.
[0013] 도 4는 본 개시내용의 적어도 하나의 실시예에 따른, 스페이서들을 형성하기 위한 예시적인 프로세스의 선택된 동작들을 도시하는 흐름도이다.
[0014] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들은 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
[0015] 본 개시내용의 실시예들은 일반적으로, 예컨대, 많은 다른 애플리케이션들 중에서 스페이서-정의된 패터닝 애플리케이션들에서 사용하기 위한 실리콘-함유 및 붕소-함유 막들을 형성하기 위한 프로세스들에 관한 것이다. 본 발명자들은, 개선된 특성들, 이를테면 LER(line edge roughness), LWR(line width roughness), 및 에칭 선택성을 갖는 SiB-함유 막들을 형성하기 위한 새롭고 개선된 프로세스들을 발견하였다. 간략하게, 그리고 일부 실시예들에서, SiB-함유 막은, 실리콘-함유 종을 포함하는 제1 프로세스 가스를 프로세싱 챔버 내로 유동시키고, 붕소-함유 종을 포함하는 제2 프로세스 가스를 프로세싱 챔버 내로 유동시킴으로써, 화학 기상 증착을 사용하여 증착된다. 실리콘-함유 종은 실란(SiH4)보다 더 높은 분자량을 갖는다. SiB-함유 막은, 예컨대, 스페이서-정의된 패터닝에 사용되는 종래의 막들에 비해, 예컨대 개선된 LER, 개선된 LWR, 및/또는 개선된 에칭 선택성을 갖는다.
[0016] SiB-함유 막들을 형성하기 위한 프로세스는 광범위한 SiB 제품들 및 애플리케이션들, 이를테면 스페이서-정의된 패터닝에 적용될 수 있다. 다른 제품들 및 애플리케이션들은, 예컨대, DRAM(dynamic random access memory) 커패시터 에칭에서 하드 마스크 애플리케이션들에 사용되는 열 화학 기상 증착 또는 플라즈마-강화 화학 기상 증착에 의해 형성된 것들과 같은 고온 제품들을 포함한다. 제품들 및 애플리케이션들은 또한, 패터닝의 멀티컬러(multicolor) 애플리케이션들 및 저온 제품들을 포함한다.
[0017] 본 발명자들은, 증착된 실리콘-붕소(SiB) 막들(또는 층(들))에 대한 패턴 거칠기가, 증착 프로세스들, 이를테면 화학 기상 증착(CVD) 프로세스들, 이를테면 열 화학 기상 증착(TCVD) 프로세스들에서 더 높은 분자량의 실리콘-함유 종을 활용함으로써 개선될 수 있다는 것을 발견하였다. 일부 실시예들에서, 광범위한 프로세스 조건들 및 증착된 비정질 SiB 막의 최종 붕소 농도에 걸쳐 실란(SiH4)에 비해 디실란(또는 다른 더 높은 분자량의 실리콘-함유 종)을 사용할 때, 라인 에지 거칠기 및 라인 폭 거칠기의 큰 개선이 관찰된다.
[0018] 본원에서 설명되는 프로세스들에 의해 형성된 SiB 막들은 종래의 SiN 막들(이를테면, 원자층 증착에 의해 제조된 SiN 막들), 또는 패터닝 방식들에 수반되는 다른 에칭가능한 막들에 비해 에칭-선택성 이점들을 갖는다. 예컨대, SiN 막들과 비교하여, 본원에서 설명되는 프로세스들에 의해 형성된 SiB 막들은 정사각형 최상부 프로파일을 갖는 더 균일한 에칭-후 스페이서 프로파일을 가질 수 있다. 그러한 에칭 선택성 이점들은 에칭 개발 및 패턴 통합 방식들을 단순화할 수 있다. 더욱이, 프로세스는 종래의 방법들에 비해 개선된 표면 거칠기(예컨대, LER 및/또는 LWR)를 갖는 SiB 막(또는 층(들))의 형성을 가능하게 한다.
[0019] 실란(SiH4)보다 더 높은 분자량을 갖는 실리콘-함유 종을 활용하는 것은 LER 및 LWR을 개선한다. 이론에 의해 구속되기를 원하는 것은 아니지만, SiB 증착을 위한 조면화 메커니즘(roughening mechanism)은 핵형성인 것으로 여겨진다. 더 높은 분자량 종으로의 전환은 다양한 프로세스 조건들 및 붕소 농도들에 걸쳐 핵형성을 개선한다. 이러한 개선에 대한 하나의 설명은, 더 큰 분자량 종이 기판에 더 잘 점착되고 임계 핵 크기를 초과하는 핵들을 더 쉽게 생성한다는 것일 수 있다. 부가적으로, SiB 막의 뒤이은 성장 동안, 더 큰 분자량 종은 표면 확산으로부터 비롯되는 거칠기를 억제할 수 있다.
[0020] 도 1은 SiB 막을 형성하기 위한 프로세스의 하나 이상의 동작들을 수행하기 위한 기판 프로세싱 시스템(132)의 예이다. 적절한 시스템들의 예들은, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드(Applied Materials, Inc.)로부터 상업적으로 입수가능한 CENTURA® 시스템들, PRECISION 5000® 시스템들, 및 PRODUCER® 시스템들을 포함한다. 다른 제조자들로부터 입수가능한 프로세싱 시스템들을 포함하는 다른 프로세싱 시스템들이 본원에서 설명되는 구현들을 실시하도록 구성될 수 있다는 것이 고려된다.
[0021] 기판 프로세싱 시스템(132)은 가스 패널(130) 및 제어기(110)에 커플링된 프로세싱 챔버(100)를 포함한다. 프로세싱 챔버(100)는, 프로세싱 볼륨(126)을 정의하는 최상부 벽(124), 측벽(101), 및 최하부 벽(122)을 포함한다. 기판 지지부(150)가 프로세싱 챔버(100)의 프로세싱 볼륨(126)에 배치된다. 기판 지지부(150)는 스템(160)에 의해 지지되고, 변위 메커니즘(미도시)을 사용하여 프로세싱 챔버(100) 내부에서 수직 방향으로 이동될 수 있다. 기판 지지부(150)는 기판 지지부(150)의 표면(192) 상에 지지된 기판(190)의 온도를 제어하기 위한 가열 엘리먼트(170)를 포함한다. 기판 지지부(150)는 전력 공급부(106)로부터 가열 엘리먼트(170)로 전류를 인가함으로써 저항 가열된다. 전력 공급부(106)로부터 공급되는 전류는, 가열 엘리먼트(170)에 의해 생성되는 열을 제어하기 위해, 막 증착 동안에 기판(190) 및 기판 지지부(150)를 실질적으로 일정한 온도로 유지하기 위해, 제어기(110)에 의해 조절된다. 공급된 전류는 기판 지지부(150)의 온도를 약 100℃ 내지 약 700℃로 선택적으로 제어하도록 조정될 수 있다.
[0022] 기판 지지부(150)에 매립된 온도 센서(172)는 기판 지지부(150)의 온도를 모니터링하는 데 활용된다. 측정된 온도는, 가열 엘리먼트(170)에 공급되는 전력을 제어하고 기판을 원하는 온도로 유지하기 위해, 제어기(110)에 의해 사용된다. 진공 펌프(102)는 프로세싱 챔버(100)의 최하부 벽(122)에 형성된 포트(134)에 커플링된다. 진공 펌프(102)는 프로세싱 챔버(100)에서 원하는 가스 압력을 유지하고, 프로세싱 챔버(100)로부터 프로세싱후 가스들 및 프로세스의 부산물들을 진공배기(evacuate)시킨다.
[0023] 복수의 애퍼처들(128)을 갖는 샤워헤드(120)가 기판 지지부(150) 위에서 프로세싱 챔버(100)의 최상부 상에 배치된다. 샤워헤드(120)의 애퍼처들(128)은 프로세싱 챔버(100) 내로 프로세스 가스(들)를 도입하기 위해 활용된다. 샤워헤드(120)는 다양한 가스들이 프로세싱 볼륨(126)에 공급될 수 있게 하기 위해 가스 패널(130)에 연결된다. 기판(190)의 표면(191) 상에 재료의 증착을 초래하는 프로세스 가스들의 열 분해를 향상시키기 위해, 샤워헤드(120)에서 나가는 프로세스 가스(들)로부터 플라즈마가 형성된다.
[0024] 샤워헤드(120)와 기판 지지부(150)는 프로세싱 볼륨(126)에서 한 쌍의 이격된 전극들을 형성할 수 있다. 하나 이상의 라디오 주파수(RF) 전력 소스들(140)은, 샤워헤드(120)와 기판 지지부(150) 사이의 플라즈마의 생성을 가능하게 하기 위해, 바이어스 전위를 매칭 네트워크(138)를 통해 샤워헤드(120)에 제공한다. 대안적으로, RF 전력 소스들(140) 및 정합 네트워크(138)는 샤워헤드(120) 또는 기판 지지부(150)에 커플링될 수 있거나, 또는 샤워헤드(120) 및 기판 지지부(150) 둘 모두에 커플링될 수 있거나, 또는 프로세싱 챔버(100) 외부에 배치된 안테나(미도시)에 커플링될 수 있다. 하나 이상의 RF 전력 소스들은 약 50 kHz 내지 약 13.6 MHz의 주파수에서, 약 100 W 내지 약 3,000 W, 이를테면 약 500 W 내지 약 1,800 W의 전력을 제공할 수 있다.
[0025] 제어기(110)는, 프로세스 시퀀스를 제어하고 가스 패널(130)로부터의 가스 유동들을 조절하는 데 활용되는, 중앙 프로세싱 유닛(CPU)(112), 메모리(116), 및 지원 회로(114)를 포함한다. CPU(112)는 임의의 적절한 형태의 범용 컴퓨터 프로세서일 수 있다. 소프트웨어 루틴들은 메모리(116), 이를테면 랜덤 액세스 메모리, 판독 전용 메모리, 플로피 또는 하드 디스크 드라이브, 또는 다른 형태의 디지털 저장소에 저장될 수 있다. 지원 회로(114)는 CPU(112)에 커플링되고, 캐시(cache), 클록 회로(clock circuit)들, 입력/출력 시스템들, 전력 공급부들 등을 포함할 수 있다. 제어기(110)와 기판 프로세싱 시스템(132)의 다양한 컴포넌트들 사이의 양방향 통신들은, 신호 버스들(118)로 집합적으로 지칭되는 다수의 신호 케이블들을 통해 핸들링되며, 이들 중 일부가 도 1에 예시된다.
[0026] 도 2는 본 개시내용의 적어도 하나의 실시예에 따른, SiB 막을 형성하기 위한 예시적인 증착 프로세스의 선택된 동작들을 도시하는 흐름도이다. SiB 막은 단층 막 또는 다층 막일 수 있다. SiB 막은 비정질일 수 있다. 본원에서 설명되는 SiB 막들은 종래의 SiN 막들(이를테면, 원자층 증착에 의해 제조된 SiN 막들), 또는 패터닝 방식들에 수반되는 다른 에칭가능한 막들에 비해 에칭-선택성 이점들을 갖는다. 예컨대, SiN 막들과 비교하여, 본원에서 설명되는 프로세스들에 의해 형성된 SiB 막들은 정사각형 최상부 프로파일을 갖는 더 균일한 에칭-후 스페이서 프로파일을 가질 수 있다. 더욱이, 프로세스는 종래의 방법들에 비해 개선된 표면 거칠기(예컨대, LER 및/또는 LWR)를 갖는 SiB 막(또는 층(들))의 형성을 가능하게 한다.
[0027] 프로세스(200)는, 동작(210)에서, 기판 프로세싱 챔버의 프로세싱 볼륨에 기판을 배치하는 것을 포함한다. 예로서, 기판, 예컨대 기판(190)은, 임의의 적절한 수단에 의해, 이를테면, 기판 이송 포트에 의해, 프로세싱 챔버(100) 내로 그리고 기판 지지부(150) 상으로 이송된다. 기판 지지부(150)는 변위 메커니즘을 사용함으로써 프로세싱 포지션으로 조정될 수 있다. 기판(190)은 실질적으로 평탄할 수 있다. 대안적으로, 기판(190)은 패터닝된 구조들, 즉, 트렌치들, 홀들, 또는 비아들이 내부에 형성된 표면을 가질 수 있다. 기판(190)은 또한, 원하는 높이(elevation)에서 상부에 또는 내부에 형성된 구조를 갖는 실질적으로 평탄한 표면을 가질 수 있다. 도 1에 도시된 기판(190)이 단일 바디로서 예시되지만, 기판(190)은 금속 콘택들, 트렌치 격리부들, 게이트들, 비트라인들, 또는 임의의 다른 상호연결 피쳐들과 같은 반도체 디바이스들을 형성하는 데 사용되는 하나 이상의 재료들을 함유할 수 있다는 것이 이해된다. 기판(190)은 반도체 디바이스들을 제조하는 데 활용되는 하나 이상의 금속 재료들, 하나 이상의 유전체 재료들, 반도체 재료, 및 이들의 조합들을 포함할 수 있다. 예컨대, 기판(190)은, 애플리케이션에 따라, 산화물 재료, 질화물 재료, 폴리실리콘 재료 등을 포함할 수 있다.
[0028] 메모리 애플리케이션이 요구되는 실시예들에서, 기판(190)은, 폴리실리콘이 사이에 개재되어 있거나 또는 개재되어 있지 않으면서, 실리콘 기판 재료, 산화물 재료, 및 질화물 재료를 포함할 수 있다. 다른 실시예들에서, 기판(190)은 기판의 표면 상에 증착된 복수의 교번하는 산화물 및 질화물 재료들(예컨대, ONO(oxide-nitride-oxide))을 포함할 수 있다(미도시). 다양한 실시예들에서, 기판(190)은, 복수의 교번하는 산화물 및 질화물 재료들, 하나 이상의 산화물 또는 질화물 재료들, 폴리실리콘 또는 비정질 실리콘 재료들, 비정질 탄소와 교번하는 산화물들, 폴리실리콘과 교번하는 산화물들, 도핑된 실리콘과 교번하는 도핑되지 않은 실리콘, 도핑된 폴리실리콘과 교번하는 도핑되지 않은 폴리실리콘, 또는 도핑된 비정질 실리콘과 교번하는 도핑되지 않은 비정질 실리콘을 포함할 수 있다. 기판(190)은 막 프로세싱이 수행되는 임의의 기판 또는 재료 표면일 수 있다. 예컨대, 기판(190)은 결정질 실리콘, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 변형 실리콘, 실리콘 게르마늄, 텅스텐, 티타늄 질화물, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들 및 패터닝된 또는 패터닝되지 않은 웨이퍼들, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 실리콘 질화물들, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 저 k 유전체들, 및 이들의 조합들과 같은 재료일 수 있다.
[0029] 프로세스(200)는, 동작(220)에서, 하나 이상의 가스들을 챔버(예컨대, CVD 챔버, 이를테면, 열 CVD 챔버) 내의 프로세싱 볼륨 내로 유동시키는 것을 더 포함한다. 예컨대, 그리고 도 1에 도시된 바와 같이, 다양한 가스들(예컨대, 실리콘-함유 가스(들), 붕소-함유 가스(들), 및/또는 비-반응성 가스(들))이 가스 패널(130)로부터 샤워헤드(120)로, 그리고 이어서 프로세싱 볼륨(126)으로 유동된다. 일부 실시예들에서, (가스(들)의 형태일 수 있거나 또는 가스(들)로 형성될 수 있는) 실리콘-함유 종을 포함하는 제1 프로세스 가스가 유입구를 통해 프로세싱 볼륨 내로 유동되고, 그리고 (가스(들)의 형태일 수 있거나 가스(들)로 형성될 수 있는) 붕소-함유 종을 포함하는 제2 프로세스 가스가 동일하거나 상이한 유입구를 통해 프로세싱 볼륨 내로 유동된다. 제1 프로세스 가스는 하나 초과의 실리콘-함유 종을 포함할 수 있고, 제2 프로세스 가스는 하나 초과의 붕소-함유 종을 포함할 수 있다. 제1 프로세스 가스 및/또는 제2 프로세스 가스는 헬륨(He), 아르곤(Ar), 및/또는 N2와 같은 비-반응성 가스를 포함할 수 있다. 부가적으로 또는 대안적으로, 비-반응성 가스는 제1 및 제2 프로세스 가스와는 상이한 유입구를 통해 유동될 수 있다.
[0030] 일부 실시예들에서, 제1 프로세스 가스 및 제2 프로세스 가스는 프로세싱 볼륨 내로 공동-유동된다. 예컨대, 하나 이상의 실리콘-함유 종을 포함하는 제1 프로세스 가스 및 하나 이상의 붕소-함유 종을 포함하는 제2 프로세스 가스는 프로세싱 볼륨 내로 공동-유동된다. 부가적으로 또는 대안적으로, 제1 프로세스 가스가 프로세싱 볼륨 내로 유동되는 동안 제2 프로세스 가스는 프로세싱 볼륨 내로 간헐적으로 유동되거나, 또는 그 반대의 경우도 가능하다. 비-반응성 가스(들)는 제1 프로세스 가스, 제2 프로세스 가스, 또는 둘 모두와 공동-유동될 수 있다. 부가적으로 또는 대안적으로, 제1 프로세스 가스 및/또는 제2 프로세스 가스가 프로세싱 볼륨 내로 유동되는 동안, 비-반응성 가스는 프로세싱 볼륨 내로 간헐적으로 유동될 수 있거나, 또는 그 반대의 경우도 가능하다.
[0031] 부가적으로 또는 대안적으로, 하나 이상의 실리콘-함유 종을 포함하는 제1 프로세스 가스 및 하나 이상의 붕소-함유 종을 포함하는 제2 프로세스 가스는 프로세싱 볼륨 내로 순차적으로 유동될 수 있다. 예컨대, 제1 프로세스 가스가 프로세싱 볼륨 내로 유동되고, 이어서, 제2 프로세스 가스가 프로세싱 볼륨 내로 유동되고, 이어서, 제1 프로세스 가스가 다시 프로세싱 볼륨 내로 유동된다. 다른 예로서, 제2 프로세스 가스가 프로세싱 볼륨 내로 유동되고, 이어서, 제1 프로세스 가스가 프로세싱 볼륨 내로 유동되고, 이어서, 제2 프로세스 가스가 다시 프로세싱 볼륨 내로 유동된다. 다른 예로서, 제1 프로세스 가스 및 제2 프로세스 가스가 프로세싱 볼륨 내로 공동-유동되고, 이어서, 제1 프로세스 가스 또는 제2 프로세스 가스의 유동이 중단되는 한편, 제2 프로세스 가스 또는 제1 프로세스 가스는 각각 여전히 프로세싱 볼륨 내로 유동된다. 특정 시간 기간에, 제1 프로세스 가스 또는 제2 프로세스 가스의 유동이 재개된다. 제1 프로세스 가스, 제2 프로세스 가스, 또는 이들의 조합을 프로세싱 챔버에 제공하기 위해, 하나 이상의 앰풀들, 하나 이상의 버블러들, 및/또는 하나 이상의 액체 증발기들이 사용될 수 있다.
[0032] 본원에서 설명되는 실시예들에 유용한 실리콘-함유 종 또는 전구체들은 실란(SiH4), 고차 실란들(예컨대, 할로겐화 실란들, 유기실란들 및/또는 치환된 유기실란들), 및/또는 이들의 혼합물들 및 조합들을 포함한다. 고차 실란들은, 하기 화학식을 갖는 화합물들을 포함하는, SiH4보다 더 높은 분자량(약 32 g/mol보다 더 높은 분자량)을 갖는 실리콘-함유 종을 지칭한다:
SinH2n+2,
여기서, n은 2 이상, 이를테면 2 내지 10, 이를테면 2 내지 6이다. 예시적이지만 비-제한적인 예들은 디실란(Si2H6), 트리실란(Si3H8), 테트라실란(Si4H10), 펜타실란(Si5H12), 헥사실란(Si6H14) 등을 포함한다.
[0033] 본원에서 설명되는 실시예들에 유용한 다른 실리콘-함유 종 또는 전구체들은 하기 화학식을 갖는 화합물들을 포함한다:
SixX'yH(2x+2-y),
여기서,
x는 1 이상, 이를테면 1 내지 10, 이를테면 1 내지 6, 이를테면 2 내지 5이고,
y는 1 이상, 이를테면 1 내지 22, 이를테면 2 내지 20, 이를테면 2 내지 14, 이를테면 2 내지 10이고,
각각의 X'는, 독립적으로, 할로겐(F, Cl, Br 또는 I, 또는 이들의 조합들), C1-C20 하이드로카빌(이를테면, C1-C10 하이드로카빌, 이를테면 C1-C6 하이드로카빌, 이를테면 C1-C4 하이드로카빌), C1-C20 치환된 하이드로카빌(이를테면, C1-C10 치환된 하이드로카빌, 이를테면 C1-C6 치환된 하이드로카빌, 이를테면 C1-C4 하이드로카빌), C1-C22 아릴(이를테면, C3-C10 아릴, 이를테면 C6-C10 아릴 또는 C5-C6 아릴), C1-C22 치환된 아릴(이를테면, C3-C10 치환된 아릴, 이를테면, C6-C10 치환된 아릴 또는 C5-C6 치환된 아릴), -NR'2, -SR', -OR', -OSiR'3, 또는 -PR'2이고, 여기서, 각각의 R'는 독립적으로 수소, 할로겐, C1-C20 하이드로카빌 또는 C1-C20 치환된 하이드로카빌, 또는 C1-C22 아릴 또는 C1-C22 치환된 아릴이다.
[0034] 예시적이지만 비-제한적인, 화학식 SixX'yH(2x+2-y)를 갖는 화합물들의 예들은 할로겐화 실란들, 이를테면 할로겐화 실란들, 유기실란들, 및/또는 치환된 유기실란들을 포함한다. 할로겐화 실란들의 비-제한적인 예들은 클로로실란(SiH3Cl), 디클로로실란(SiH2Cl2), 트리클로로실란(SiHCl3), 테트라클로로실란(SiCl4), 헥사클로로디실란(Si2Cl6), 요오도실란(SiH3I), 디요오도실란(SiH2I2), 트리요오도실란(SiHI3), 실리콘 테트라요오다이드(SiI4), 헥사요오도실란(Si2I6), 브로모실란(SiH3Br), 디브로모실란(SiH2Br2), 트리브로모실란(SiHBr3), 실리콘 테트라브로마이드(SiBr4)를 포함한다. 유기실란들의 비-제한적인 예들은, X' 중 하나 이상이 독립적으로, 하이드로카빌(예컨대, 메틸, 에틸, 프로필, 부틸), 치환된 하이드로카빌, 아릴, 또는 치환된 아릴, 이를테면, 메틸실란((CH3)SiH3), 디메틸실란((CH3)2SiH2), 에틸실란((CH3CH2)SiH3), 메틸디실란((CH3)Si2H5), 디메틸디실란((CH3)2Si2H4) 및 헥사메틸디실란((CH3)6Si2)인 화합물들을 포함한다.
[0035] 치환된 유기실란들은 아미노실란들 및 할로겐화 아미노실란들을 포함한다. 그러한 화합물들의 예들은, 비스(t-부틸아미노)실란(C8H22N2Si), 트리스(디메틸아미노)실란(C6H18N3Si), N-[비스(디메틸아미노)실릴]-N-메틸메탄아민(C6H19N3Si), N,N,N',N'-테트라메틸실란디아민(C4H12N2Si), N-[브로모-비스(디메틸아미노)실릴]-N-메틸메탄아민(C6H18BrN3Si), N-[비스(디메틸아미노)-요오도실릴]-N-메틸메탄아민(C6H18IN3Si), 및 아미노(요오도)실란들, 이를테면, SiH2I(N(iPr)2) 및 SiH2I(N(iBu)2)를 포함한다(그러나 이로 제한되지 않음).
[0036] 본원에 설명된 실시예들에 유용한 붕소-함유 종은, 디보란(B2H6), 트리메틸보란(B(CH3)3), 트리에틸보란(B(C2H5)3), 붕소 트리플루오라이드(BF3), 및/또는 이들의 혼합물들 및 조합들을 포함한다(그러나 이에 제한되지 않음). 다른 붕소-함유 종은 하기 화학식을 갖는 적어도 하나의 붕소 화합물을 포함한다(그러나 이로 제한되지 않음):
BR1R2R3,
여기서,
R1은 수소, 또는 1 내지 5개의 탄소 원자들을 갖는 선형 또는 분지형 하이드로카빌, 또는 1 내지 5개의 탄소 원자들을 갖는 선형 또는 분지형 알콕시, 또는 그렇지 않으면, 1 내지 5개의 탄소 원자들을 갖는 선형 또는 분지형 하이드록실, 또는 알킬아미드 또는 아릴을 나타내고;
R2 및 R3은 각각, 독립적으로, 1 내지 5개의 탄소 원자들을 갖는 선형 또는 분지형 하이드로카빌, 또는 1 내지 5개의 탄소 원자들을 갖는 선형 또는 분지형 알콕시, 또는 그렇지 않으면, 1 내지 5개의 탄소 원자들을 갖는 선형 또는 분지형 하이드록실, 또는 알킬아미드 또는 아릴을 나타내거나, 또는 그렇지 않으면, R2 및 R3은 함께, 이들이 부착된 붕소 원자와, 고리 내에 교번적으로 배열된 3개의 붕소 원자들 및 3개의 질소 원자들을 포함하는 6개의 고리 구성원들을 갖는 포화된 헤테로사이클을 형성하고, 상기 헤테로사이클은 1 내지 5개의 탄소 원자들을 갖는 하이드로카빌, 1 내지 5개의 탄소 원자들을 갖는 알콕시, 알킬아미드 및 아릴로부터 선택되는 1 내지 5개의 치환기들에 의해 선택적으로 치환된다.
[0037] 프로세스(200)는, 동작(230)에서, 증착 조건들 하에서, 패터닝된 피쳐들 상에 막(또는 층(들))을 증착하는 것을 더 포함하며, 막(또는 층(들))은 실리콘 및 붕소를 포함한다. 증착된 층(들)은 비정질일 수 있다.
[0038] 본 발명자들은, 실리콘-함유 종(예컨대, 디실란 또는 고차 실란들)이 핵형성 또는 증착의 초기 부분 동안 중요한 역할을 할 수 있다는 것을 발견하였다. SiH4를 완전히 대체하는 것에 부가하여, 본 발명자들은, 실리콘-함유 종 및 붕소-함유 종으로의 증착 전에 반도체 구조(또는 상부의 피쳐들, 예컨대 패터닝된 피쳐들) 상에 실리콘-함유 전구체를 증착하는 전처리 동작을 활용함으로써 우수한 거칠기 성능을 발견하였다. 따라서, 그리고 일부 실시예들에서, 프로세스(200)는 전처리 조건들 하에서, 패터닝된 피쳐들 상에 Si 재료를 증착하는 것에 의한 전처리(또는 핵형성) 동작을 더 포함한다. 실리콘-함유 종의 유량은 증착 동작(230)에서의 실리콘-함유 종의 유량과 동일하거나 또는 그보다 더 높을 수 있다.
[0039] 본 발명자들은 또한, 동작(230)의 증착 프로세스 동안 활용되는 유량보다 더 높은 유량으로 붕소-함유 종을 유동시킴으로써, 거칠기 성능이 개선될 수 있다는 것을 관찰하였다. 따라서, 그리고 일부 실시예들에서, 전처리 동작은, 약 100 sccm 내지 약 300 sccm, 이를테면 약 150 sccm 내지 약 250 sccm, 이를테면 약 175 sccm 내지 약 225 sccm의 유량으로 붕소-함유 종을 유동시키는 것을 포함할 수 있다.
[0040] 일부 실시예들에서, 기판(190)과 샤워헤드(120)(또는 샤워헤드의 페이스플레이트) 사이의 간격은 SiB 막/층(들)의 증착과 같은, 본원에서 설명되는 프로세스들의 하나 이상의 동작들을 위해 변화될 수 있다. 간격은 변위 메커니즘을 사용하여 기판 지지부(150)를 상방 및 하방으로 이동시킴으로써 조정될 수 있다. 일부 실시예들에서, 페이스플레이트와 기판 사이의 간격은 약 300 mil 이하, 이를테면 약 100 mil 내지 약 300 mil, 이를테면 약 140 mil 내지 약 300 mil, 150 mil 내지 약 275 mil, 이를테면 약 175 mil 내지 약 250 mil, 이를테면 약 200 mil 내지 약 225 mil일 수 있다. 적어도 하나의 실시예에서, 페이스플레이트와 기판 사이의 간격은 간격1 내지 간격2의 범위(단위 mil)이고, 간격1 및 간격2 각각은 독립적으로, 간격1 < 간격2인 한, 약 100, 약 110, 약 120, 약 130, 약 140, 약 150, 약 160, 약 170, 약 180, 약 190, 약 200, 약 210, 약 220, 약 230, 약 240, 약 250, 약 260, 약 270, 약 280, 약 290 또는 약 300이다.
[0041] 본원에 설명된 예시적인 프로세스(예컨대, 프로세스(200))의 다양한 동작들은 아래에서 설명되는 바와 같은 하나 이상의 프로세스 파라미터들을 포함한다. 예를 들어, 동작(220), 동작(230), 또는 둘 모두는 프로세스 파라미터들 중 하나 이상을 포함할 수 있다.
[0042] 기판은 약 400℃ 이하, 이를테면 약 100℃ 내지 약 350℃, 이를테면 약 150℃ 내지 약 350℃, 이를테면 약 150℃ 내지 약 250℃, 이를테면 약 200℃ 내지 약 250℃의 온도를 가질 수 있다. 적어도 하나의 실시예에서, 기판의 온도는 T1 내지 T2의 범위(단위 ℃)이며, T1 및 T2 각각은 독립적으로, T1 < T2인 한, 약 150, 약 160, 약 170, 약 180, 약 190, 약 200, 약 210, 약 220, 약 230, 약 240, 약 250, 약 260, 약 270, 약 280, 약 290, 약 300, 약 310, 약 320, 약 330, 약 340 또는 약 350이다.
[0043] 프로세싱 볼륨 내의 압력은, 약 200 Torr 이하, 이를테면 약 150 Torr 이하, 이를테면 약 130 Torr 이하, 이를테면 약 100 Torr 이하, 이를테면 약 50 Torr 이하, 이를테면 약 20 Torr 이하, 이를테면 약 10 Torr 이하일 수 있다. 적어도 하나의 실시예에서, 프로세싱 볼륨 내의 압력은 P1 내지 P2의 범위(단위 Torr)이고, P1 및 P2 각각은 독립적으로, P1 < P2인 한, 약 1, 약 5, 약 10, 약 20, 약 30, 약 40, 약 50, 약 60, 약 70, 약 80, 약 90, 약 100, 약 110, 약 120, 약 130, 약 140, 또는 약 150이다. 일부 예들에서, 프로세싱 볼륨 내의 압력은 약 1 Torr 내지 약 150 Torr, 이를테면 약 10 Torr 내지 약 130 Torr일 수 있다.
[0044] 일부 실시예들에서, 압력 램프 동작이 활용될 수 있다. 여기서, 예컨대, 비-반응성 가스가 있거나 또는 없는, 프로세싱 챔버 내로의 실리콘-함유 종의 유동들은 약 500 sccm 내지 약 1,000 sccm이지만, 붕소-함유 종은 유동하지 않는다. 이러한 비-제한적인 예에서, 압력이 초기에 안정화되면, 붕소-함유 종이 SiB의 증착을 위한 반응에 촉매작용하도록 프로세스 챔버 내로 유동된다.
[0045] 프로세싱 볼륨 내로의 하나 이상의 붕소-함유 종의 유량은 300 mm-크기 기판에 대해 약 100 sccm(standard cubic centimeters per minute) 이하, 이를테면 약 5 sccm 내지 약 1000 sccm, 이를테면 약 10 sccm 내지 약 800 sccm, 이를테면 약 50 sccm 내지 약 500 sccm일 수 있다. 적어도 하나의 실시예에서, 300 mm-크기 기판에 대한 하나 이상의 붕소-함유 종의 유량은 유량1 내지 유량2의 범위(단위 sccm)이고, 유량1 및 유량2 각각은 독립적으로, 유량1 < 유량2인 한, 약 5, 약 10, 약 15, 약 20, 약 25, 약 30, 약 35, 약 40, 약 45, 약 50, 약 55, 약 60, 약 65, 약 70, 약 75, 약 80, 약 85, 약 90, 약 95, 약 100, 약 150, 약 200, 약 250, 약 300, 약 350, 약 400, 약 450, 약 500, 약 550, 약 600, 약 650, 약 700, 약 750, 약 800, 약 850, 약 900, 약 950, 또는 약 1,000이다. 일부 실시예들에서, 하나 이상의 붕소-함유 종의 유량은 300 mm-크기 기판에 대해 약 5 sccm 내지 약 80 sccm, 이를테면 약 10 sccm 내지 약 60 sccm, 이를테면 약 20 sccm 내지 약 50 sccm, 이를테면 약 30 sccm 내지 약 40 sccm일 수 있다.
[0046] 프로세싱 볼륨 내로의 하나 이상의 실리콘-함유 종의 유량은, 300 mm-크기 기판에 대해 약 1,000 sccm 이하, 이를테면 약 50 sccm 내지 약 1,000 sccm, 이를테면 약 100 sccm 내지 약 500 sccm, 이를테면 약 150 sccm 내지 약 450 sccm, 이를테면 약 200 sccm 내지 약 400 sccm, 이를테면 약 250 sccm 내지 약 350 sccm일 수 있다. 적어도 하나의 실시예에서, 300 mm-크기 기판에 대한 하나 이상의 실리콘-함유 종의 유량은 유량3 내지 유량4의 범위(sccm 단위)이고, 유량3 및 유량4 각각은 독립적으로, 유량3 < 유량4인 한, 약 50, 약 100, 약 110, 약 120, 약 130, 약 140, 약 150, 약 160, 약 170, 약 180, 약 190, 약 200, 약 210, 약 220, 약 230, 약 240, 약 250, 약 260, 약 270, 약 280, 약 290, 약 300, 약 310, 약 320, 약 330, 약 340, 약 350, 약 360, 약 370, 약 380, 약 390, 약 400, 약 410, 약 420, 약 430, 약 440, 약 450, 약 460, 약 470, 약 480, 약 490, 약 500, 약 550, 510, 약 520, 약 530, 약 540, 또는 약 500이다.
[0047] 하나 이상의 비-반응성 가스들이 활용되는 실시예들에서, 프로세싱 볼륨 내로의 하나 이상의 비-반응성 가스들의 유량은, 300 mm-크기 기판에 대해, 약 2,000 sccm 이하, 이를테면, 약 100 sccm내지 약 1,700 sccm, 이를테면 약 200 sccm 내지 약 1,500 sccm, 이를테면 약 400 내지 약 1,200 sccm, 이를테면 약 600 sccm 내지 약 1,000 sccm, 이를테면 약 700 sccm 내지 약 900 sccm일 수 있다. 적어도 하나의 실시예에서, 300 mm-크기의 기판에 대한 하나 이상의 비-반응성 가스들의 유량은 유량5 내지 유량6의 범위(sccm 단위)이고, 유량5 및 유량6 각각은 독립적으로, 유량5 < 유량6인 한, 약 100, 약 150, 약 200, 약 250, 약 300, 약 350, 약 400, 약 450, 약 500, 약 550, 약 600, 약 650, 약 700, 약 750, 약 800, 약 850, 약 900, 약 950, 약 1,000, 약 1,050, 약 1,200, 약 1,250, 약 1,300, 약 1,350, 약 1,400, 약 1,450, 약 1,500, 약 1,550, 약 1,600, 약 1,650, 약 1,700, 약 1,750, 약 1,800, 약 1,850, 약 1,900, 약 1,950 또는 약 2,000이다.
[0048] 하나 이상의 붕소-함유 종 대 하나 이상의 실리콘-함유 종의 유량비는 300 mm-크기 기판에 대해 약 0.025 내지 약 0.3, 이를테면 0.05 내지 약 0.2, 이를테면 약 0.1 내지 약 0.15일 수 있다. 일부 실시예들에서, 하나 이상의 붕소-함유 종 대 하나 이상의 실리콘-함유 종의 유량비는 약 0.025 내지 약 1.8, 이를테면 약 0.05 내지 약 1.5, 이를테면 약 0.1 내지 약 1, 이를테면 약 0.1 내지 약 0.4이다.
[0049] 하나 이상의 비-반응성 가스들이 활용되는 실시예들에서, 하나 이상의 실리콘-함유 종 대 하나 이상의 비-반응성 가스들의 유량비는 300 mm-크기 기판에 대해 약 0.05 내지 약 1, 이를테면 0.2 내지 약 0.8, 이를테면 약 0.3 내지 약 0.7, 이를테면 약 0.4 내지 약 0.6일 수 있다. 적어도 하나의 실시예에서, 300 mm-크기 기판에 대한 하나 이상의 실리콘-함유 종 대 하나 이상의 비-반응성 가스들의 유량비는 약 0.2 내지 약 0.4, 약 0.3 내지 약 0.5, 약 0.5 내지 약 0.6, 약 0.6 내지 약 0.7, 또는 약 0.7 내지 약 0.8이다.
[0050] SiB 막/층(들)의 증착 시간은 약 1 초(s) 이상, 이를테면 약 1 초 내지 약 3000 초, 이를테면 약 2 초 내지 약 2000 초, 이를테면 약 30 초 내지 약 3000 초 또는 약 1000 초 내지 약 1500 초일 수 있다. 적어도 하나의 실시예에서, 증착 시간은 시간1 내지 시간2의 범위(단위 s)이며, 시간1 및 시간2 각각은 독립적으로, 시간1 < 시간2인 한, 약 1, 약 10, 약 30, 약 60, 약 90, 약 120, 약 150, 약 200, 약 240, 약 300, 약 360, 약 420, 약 480, 약 540, 약 600, 660, 약 720, 약 780, 약 840, 약 900, 약 960, 약 1000, 약 1020, 약 1080, 약 1140, 약 1200, 약 1260, 약 1320, 약 1380, 약 1440, 약 1500, 약 1560, 약 1620, 약 1680, 약 1740, 약 1800, 약 1860, 약 1920, 약 1980, 또는 약 2000이다.
[0051] 일부 실시예들에서, 증착된 SiB 막/층(들)은 X-선 광전자 분광법(XPS)에 의해 결정될 때, 약 1 wt% 이상 또는 약 50 wt% 이하, 이를테면 약 5 wt% 내지 약 45 wt%, 이를테면 약 15 wt% 내지 약 30 wt%, 이를테면, 약 20 wt% 내지 약 25 wt%의 붕소 농도를 갖는다. 적어도 하나의 실시예에서, SiB 막/층(들)의 붕소 농도는 함량1 내지 함량2의 범위(% 단위)이고, 함량1 및 함량2 각각은 독립적으로, 함량1 < 함량2인 한, 약 1, 약 5, 약 10, 약 15, 약 20, 약 25, 약 30, 약 35, 약 40, 약 45, 또는 약 50이다.
예시적인 패터닝 방식
[0052] 본 개시내용의 실시예들은 또한, 패터닝 애플리케이션들에서 사용되는 SiB 막들에 관한 것이다. 도 3은 본 개시내용의 적어도 하나의 실시예에 따른 비-제한적인 예시적인 패터닝 시퀀스의 개략도이다. 도 3의 개략도는 스페이서들을 형성하기 위한 이중 패터닝 동작(예컨대, SADP)을 예시한다. 구조(300a)에서, 맨드릴들(304)이 기판(302)(또는 하부 층) 상에 패터닝된다. 다음으로, SiB 막(306)(또는 층(들))이 맨드릴들(304) 및/또는 기판(302)(또는 하부 층)의 노출된 표면들을 덮도록 증착되어, 구조(300b)를 제공한다. 다음으로, 구조(300c)에 의해 도시된 바와 같이, SiB 막(306) 및 맨드릴들(304)의 수평 부분들이 (예컨대, 에칭에 의해) 제거되어 스페이서들(308) 사이에 빈 공간(310)을 갖는 스페이서들(308)을 형성한다. 다른 패터닝 동작들, 이를테면, 쿼드러플 패터닝(quadruple patterning)(예컨대, SAQP) 뿐만 아니라 패터닝이 없는 멀티컬러 애플리케이션들이 수행될 수 있다.
[0053] 도 4는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 증착 프로세스(400)의 선택된 동작들을 도시하는 흐름도이다. 프로세스는, 예컨대, SiB 막(306)과 같은 SiB 막의 형성을 가능하게 한다. SiB 막은 스페이서 애플리케이션들에 사용되는 컨포멀한 막일 수 있다. SiB 막은 단층 막 또는 다층 막일 수 있다. SiB 막은 비정질일 수 있다. 본원에서 설명되는 SiB 막들은 종래의 SiN 막들(이를테면, 원자층 증착에 의해 제조된 SiN 막들), 또는 패터닝 방식들에 수반되는 다른 에칭가능한 막들에 비해 에칭-선택성 이점들을 갖는다. 예컨대, SiN 막들과 비교하여, 본원에서 설명되는 프로세스들에 의해 형성된 SiB 막들은 정사각형 최상부 프로파일을 갖는 더 균일한 에칭-후 스페이서 프로파일을 가질 수 있다. 더욱이, 프로세스는 종래의 방법들에 비해 개선된 표면 거칠기(예컨대, LER 및/또는 LWR)를 갖는 SiB 막(또는 층(들))의 형성을 가능하게 한다.
[0054] 프로세스(400)는, 동작(410)에서, 기판 프로세싱 챔버(예컨대, CVD 챔버, 이를테면, 열 CVD 챔버)의 프로세싱 볼륨에 기판을 배치하는 것을 포함한다. 기판(302)(또는 하부 층)은 패터닝된 피쳐들을 가질 수 있다. 맨드릴들(304)은, 다른 재료들 중에서도, 탄소-함유 재료, 실리콘(예컨대, 폴리실리콘), 또는 실리콘 산화물과 같은 다양한 적절한 재료들을 포함하거나 또는 이들로 구성될 수 있다. 맨드릴들은 탄소 및 수소를 포함할 수 있거나, 또는 스핀-온(spin-on) 탄소 막으로서 증착될 수 있다. 맨드릴들(304)은, 기판 상에 맨드릴 재료의 평탄한 층을 형성하고, 리소그래피 프로세스의 해상도 한계 근처에서 맨드릴들을 리소그래피로(예컨대, 포토리소그래피로) 정의하고, 이어서 형성함으로써 형성될 수 있다.
[0055] 실시예에서, 맨드릴들(304)은 비정질 탄소와 수소의 조합(수소화 비정질 탄소)이다. 수소화 비정질 탄소 막은 캘리포니아, 산타클라라의 어플라이드 머티어리얼스에 의해 제조된 APF(Advanced Patterning Film™)일 수 있다. 수소화 비정질 탄소는 약 10 퍼센트의 수소 내지 약 60 퍼센트의 수소의 원자 조성을 가질 수 있다. 더 낮은 온도(예컨대, 약 300℃) 또는 더 높은 온도(예컨대, 약 480℃, 약 550℃, 약 650℃)의 APF 막들이 사용될 수 있으며, 여기서 온도는 막의 증착 온도를 지칭하고, 막들은 APF300, APF480, APF550 또는 APF650으로 간략하게 지칭될 수 있다.
[0056] 프로세스(400)는, 동작(420)에서, 하나 이상의 가스들을 프로세싱 챔버 내의 프로세싱 볼륨 내로 유동시키는 것을 더 포함한다. 동작(420)은 동작(220)과 동일한 또는 유사한 방식으로 수행될 수 있다.
[0057] 프로세스(400)는, 동작(430)에서, 증착 조건들 하에서, 패터닝된 피쳐들 상에 막(또는 층(들))을 증착하는 것을 더 포함하며, 막(또는 층(들))은 실리콘 및 붕소를 포함한다. 증착된 층(들)은 비정질일 수 있다. 증착된 막(또는 층(들))은 도 3에 도시된 바와 같이, 구조(300b)의 SiB 막(306)으로 표현될 수 있다. 동작(430)의 증착은 동작(230)과 동일한 또는 유사한 방식으로 수행될 수 있다. 증착으로 인해, 예컨대, 컨포멀한 SiB 막 또는 스페이서가 생성된다.
[0058] 동작(430)에서 증착된 막은 다양한 선택적 프로세스들을 겪을 수 있다. 예컨대, SiB 막(또는 층(들))의 적어도 일부, 패터닝된 피쳐들, 또는 이들의 조합이 에칭되는 스페이서 에칭 동작이 수행될 수 있다. 예로서, 그리고 동작(350)에서, 구조(300c)에 의해 예시된 바와 같이, SiB 막(306) 및/또는 맨드릴들(304)의 수평 부분들이 제거되어 스페이서들(308)을 형성한다. 스페이서들(308)은 SiB 막을 함유한다. 제거/에칭은 동일한 또는 상이한 챔버에서 적절한 방법들에 의해 달성될 수 있다.
[0059] 본원에서 설명된 프로세스들, 예컨대 프로세스(200) 또는 프로세스(400)에 의해 형성된 SiB 막(또는 층(들))은 종래의 방법들에 따라 제조된 SiB 막들에 비해 개선된 거칠기를 갖는다. 예컨대, LER은 약 1.5 nm 이하, 이를테면 약 1.0 nm 이하일 수 있고, 그리고/또는 LWR은 약 1.5 nm 이하, 이를테면 약 1.0 nm 이하일 수 있다. LER은 직선으로부터의 라인 에지의 3σ 편차로서 정의되고, LWR은 라인에 걸친 피쳐의 폭의 변동에 대응하는 3σ 편차로서 정의된다.
[0060] 본원에서 설명되는 프로세스들에 의해 형성되는 SiB 막(또는 층(들))은, 예컨대, SiN에 비해 에칭 이점들을 가질 수 있어서, 본원에서 형성된 SiB가 스페이서 애플리케이션들에 유용하게 한다. 예컨대, 형성된 SiB는 SiN보다 더 정사각형 최상부 프로파일을 갖는 더 균일한 에칭-후 스페이서 프로파일을 가질 수 있고, 다양한 패터닝 방식들에 수반되는 다른 막들에 비해 더 양호한 에칭 선택성을 가질 수 있다.
[0061] 거칠기 프로파일들과 같은 개선된 특성들을 갖는 SiB 막들을 형성하기 위한 새롭고 개선된 프로세스들이 본원에서 설명된다. 본원에서 설명되는 프로세스들에 의해 형성되는 SiB 막들은, 특히, 패터닝 방식들, 하드 마스크 애플리케이션들, 및 멀티컬러 애플리케이션들에서의 애플리케이션을 갖는다. 따라서, 본원에서 설명되는 실시예들은, 예컨대, 개선된 디바이스 성능을 가능하게 한다.
[0062] 전술한 일반적인 설명 및 특정 실시예들로부터 명백한 바와 같이, 본 개시내용의 형태들이 예시되고 설명되었지만, 본 개시내용의 사상 및 범위를 벗어나지 않으면서 다양한 수정들이 행해질 수 있다. 따라서, 본 개시내용이 그에 의해 제한되는 것으로 의도되지 않는다. 마찬가지로, "포함하는(comprising)"이라는 용어는 용어 "포함하는(including)"이라는 용어와 동의어로 간주된다. 마찬가지로, "포함하는"이라는 전환구가 조성, 엘리먼트, 또는 엘리먼트들의 군을 후행할 때마다, 조성, 엘리먼트, 또는 엘리먼트들의 열거에 이어 "필수적 요소로 하여 구성되는(consisting essentially of)", "구성되는", "~구성된 군으로부터 선택되는", 또는 "~이다"라는 전환구들과 동일한 조성 또는 엘리먼트들의 군이 고려되고, 그 반대의 경우도 마찬가지인 것으로 이해된다.
[0063] 본 개시내용의 목적들을 위해, 그리고 달리 특정되지 않는 한, "기" 및 "치환기"라는 용어들은 상호교환가능하게 사용될 수 있다. 본 개시내용의 목적들을 위해, 그리고 달리 특정되지 않는 한, "알킬" 또는 "알킬 기"라는 용어는 상호교환가능하게, 탄소 및 수소 원자들로 구성된 하이드로카빌을 지칭한다. 알킬 기는 치환 또는 비치환될 수 있고, 선형, 분지형, 또는 고리형일 수 있다.
[0064] 본 개시내용의 목적들을 위해, 그리고 달리 특정되지 않는 한, "알콕시"라는 용어들은 산소 원자에 결합된 알킬 또는 아릴 기, 이를테면, 산소 원자에 연결된 알킬 에테르 또는 아릴 에테르 기를 지칭하며, 알킬/아릴 기가 C1-C10 하이드로카빌인 것들을 포함할 수 있다. 알킬 기는 직쇄형, 분지형, 또는 고리형일 수 있다. 알킬 기는 포화 또는 불포화될 수 있다.
[0065] 본 개시내용의 목적들을 위해, 그리고 달리 특정되지 않는 한, "하이드로카빌"이라는 용어는 수소 및 탄소 원자들로만 구성된 기를 지칭한다. 하이드로카빌은 포화된 또는 불포화된, 선형 또는 분지형, 고리형 또는 무고리형, 방향족 또는 비-방향족일 수 있다. 본 개시내용의 목적들을 위해, 그리고 달리 특정되지 않는 한, "아릴" 또는 "아릴 기"라는 용어는 방향족 고리, 이를테면, 페닐, 나프틸, 자일릴 등을 지칭한다. 본원에서 사용되는 바와 같이, "방향족"이라는 용어는, 또한 방향족 헤테로사이클릭 리간드들과 유사한 특성들 및 구조들(거의 평면형)을 갖지만 정의상 방향족은 아닌, 헤테로사이클릭 치환기들인 유사방향족 헤테로사이클들을 지칭한다.
[0066] 본 개시내용의 목적들을 위해, 그리고 달리 특정되지 않는 한, "치환된" 기는 적어도 하나의 원자가 상이한 원자 또는 기로 대체된 기를 지칭한다. 따라서, "치환된 하이드로카빌", "치환된 아릴", 및 "치환된 알킬"은, 적어도 하나의 수소 원자가 적어도 하나의 헤테로원자 또는 헤테로원자-함유 기, 이를테면, 원소들의 주기율표의 13-17 족으로부터의 하나 이상의 원소들, 이를테면 할로겐(F, Cl, Br, 또는 I), O, N, Se, Te, P, As, Sb, S, B, Si, Ge, Sn, Pb 등, 이를테면, C(O)R*, C(O)NR*2, C(O)OR*, NR*2, OR*, PR*2, SR*, SOx(예컨대, 여기서, x = 2 또는 3), BR*2, SiR*3, OSiR*3 등으로 대체되거나, 또는 이를테면, 할로겐(Cl, Br, I, F), O, N, S, Se, Te, NR*, PR*, BR*, SiR*2 등 ― 여기서, R*는 독립적으로, 수소, 하이드로카빌(예컨대, C1-C10)이거나, 또는 2개 이상의 R*이 함께 결합되어, 치환된 또는 비치환된, 완전히 포화된, 부분적으로 불포화된, 완전히 불포화된, 또는 방향족 사이클릭 또는 폴리사이클릭 고리 구조를 형성할 수 있음 ― 중 하나 이상과 같은 적어도 하나의 헤테로원자가 하이드로카빌, 아릴, 또는 알킬 내에 삽입된, 하이드로카빌, 아릴, 또는 알킬을 지칭한다.
[0067] 본 개시내용의 목적들을 위해, 그리고 달리 특정되지 않는 한, 본원의 상세한 설명 및 청구항들 내의 모든 수치 값들은 표시된 값 "약" 또는 "대략"만큼 수정되며, 당업자에 의해 예상될 실험 오차 및 변동들을 고려한다. 특정 실시예들 및 특징들은 일련의 수치 상한들 및 일련의 수치 하한들을 사용하여 설명되었다. 다른 방식으로 표시되지 않는 한, 임의의 2개의 값들의 조합, 예컨대, 임의의 하한 값과 임의의 상한 값의 조합, 임의의 2개의 하한 값들의 조합, 및/또는 임의의 2개의 상한 값들의 조합을 포함하는 범위들이 고려된다는 것이 인지되어야 한다. 특정 하한들, 상한들 및 범위들은 아래의 하나 이상의 청구항들에서 나타난다.
[0068] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있고, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (20)

  1. 스페이서-정의된 패터닝 프로세스(spacer-defined patterning process)로서,
    프로세싱 챔버의 프로세싱 볼륨에 기판을 배치하는 단계 ― 상기 기판은 상부에 형성된 패터닝된 피쳐들을 가짐 ―;
    제1 프로세스 가스를 상기 프로세싱 볼륨 내로 유동시키는 단계 ― 상기 제1 프로세스 가스는 실리콘-함유 종을 포함하고, 상기 실리콘-함유 종은 SiH4보다 높은 분자량을 가짐 ―;
    제2 프로세스 가스를 상기 프로세싱 볼륨 내로 유동시키는 단계 ― 상기 제2 프로세스 가스는 붕소-함유 종을 포함함 ―; 및
    증착 조건들 하에서, 상기 패터닝된 피쳐들 상에 컨포멀한(conformal) 막을 증착하는 단계 ― 상기 컨포멀한 막은 실리콘 및 붕소를 포함함 ―를 포함하는, 프로세스.
  2. 제1항에 있어서, 상기 실리콘-함유 종 내의 실리콘 원자들의 수는 2개 내지 6개의 실리콘 원자들인, 프로세스.
  3. 제1항에 있어서, 상기 실리콘-함유 종은,
    화학식 SinH2n+2를 갖는 화합물 ― 여기서, n은 2 이상임 ―;
    화학식 SixX'yH(2x+2-y)를 갖는 화합물 ― 여기서,
    x는 1 이상이고,
    y는 1 이상이고,
    각각의 X'는 독립적으로, 할로겐, C1-C6 하이드로카빌, C1-C20 치환된 하이드로카빌, C1-C22 아릴, C1-C22 치환된 아릴, -NR'2, -SR', -OR', -OSiR'3, 또는 -PR'2, 또는 이들의 조합들이며, 여기서, 각각의 R'는 독립적으로, 수소, 할로겐, C1-C10 알킬, 또는 C6-C10 아릴임 ―; 또는
    이들의 조합인, 프로세스.
  4. 제3항에 있어서, 상기 실리콘 함유 종은 디실란, 트리실란, 테트라실란, 디클로실란, 트리클로로실란, 테트라클로로실란, 디요오도실란, 비스(t-부틸아미노)실란, 트리스(디메틸아미노)실란, 또는 이들의 조합들을 포함하는, 프로세스.
  5. 제1항에 있어서, 상기 실리콘-함유 종은 디실란을 포함하고, 상기 붕소-함유 종은 디보란을 포함하는, 프로세스.
  6. 제1항에 있어서, 상기 제1 프로세스 가스 및 상기 제2 프로세스 가스는 상기 프로세싱 볼륨 내로 공동-유동되는, 프로세스.
  7. 제1항에 있어서, 상기 제1 프로세스 가스가 상기 프로세싱 볼륨 내로 유동되는 동안 상기 제2 프로세스 가스는 상기 프로세싱 볼륨 내로 간헐적으로 유동되는, 프로세스.
  8. 제1항에 있어서, 추가량의 상기 제2 프로세스 가스는 상기 증착 동안에 상기 프로세싱 볼륨 내로 유동되는, 프로세스.
  9. 제1항에 있어서, 증착 조건들은,
    약 150℃ 내지 약 350℃의 온도로 기판을 가열하는 것;
    상기 프로세싱 볼륨을 약 1 Torr 내지 약 150 Torr의 압력으로 유지하는 것; 또는
    이들의 조합을 포함하는, 프로세스.
  10. 제1항에 있어서,
    상기 프로세싱 볼륨 내로의 상기 실리콘-함유 종의 유량은 300 mm-크기 기판에 대해 약 100 sccm 내지 약 500 sccm이거나;
    상기 프로세싱 볼륨 내로의 상기 붕소-함유 종의 유량은 300 mm-크기 기판에 대해 약 10 sccm 내지 약 60 sccm이거나; 또는
    이들의 조합인, 프로세스.
  11. 제1항에 있어서, 상기 제1 프로세스 가스는 비-반응성 가스를 더 포함하는, 프로세스.
  12. 제11항에 있어서, 상기 프로세싱 볼륨 내로의 상기 비-반응성 가스의 유량은 300 mm-크기 기판에 대해 약 200 sccm 내지 약 1,500 sccm인, 프로세스.
  13. 제1항에 있어서, 상기 컨포멀한 막의 일부, 상기 패터닝된 피쳐들, 또는 이들의 조합을 에칭하여 스페이서를 형성하는 단계를 더 포함하는, 프로세스.
  14. 막 거칠기를 제어하기 위한 프로세스로서,
    프로세싱 챔버의 프로세싱 볼륨에 기판을 배치하는 단계 ― 상기 기판은 상부에 형성된 패터닝된 피쳐들을 가짐 ―;
    실리콘-함유 종을 포함하는 제1 프로세스 가스를 상기 프로세싱 볼륨 내로 유동시키는 단계 ― 상기 실리콘-함유 종은 SiH4보다 더 높은 분자량을 가짐 ―;
    붕소-함유 종을 포함하는 제2 프로세스 가스를 상기 프로세싱 볼륨 내로 유동시키는 단계; 및
    증착 조건들 하에서, 패터닝된 피쳐들 상에 막을 증착하는 단계 ― 상기 막은 실리콘 및 붕소를 포함하며, 상기 막은 약 1.5 nm 이하의 라인 에지 거칠기를 가짐 ―를 포함하는, 프로세스.
  15. 제12항에 있어서, 상기 실리콘-함유 종은,
    화학식 SinH2n+2를 갖는 화합물 ― 여기서, n은 2 내지 6임 ―;
    화학식 SixX'yH(2x+2-y)를 갖는 화합물 ― 여기서,
    x는 1 이상이고,
    y는 1 이상이고,
    각각의 X'는, 독립적으로, 할로겐, C1-C6 하이드로카빌, C1-C20 치환된 하이드로카빌, C1-C22 아릴, C1-C22 치환된 아릴, 또는 -NR'2이고, 여기서, 각각의 R'는 독립적으로, 수소, 할로겐, C1-C10 하이드로카빌, 또는 C6-C10 아릴임 ―; 또는
    이들의 조합인, 프로세스.
  16. 제13항에 있어서, 상기 실리콘 함유 종은 디실란, 트리실란, 테트라실란, 디클로실란, 트리클로로실란, 테트라클로로실란, 디요오도실란, 비스(t-부틸아미노)실란, 트리스(디메틸아미노)실란, 또는 이들의 조합들을 포함하는, 프로세스.
  17. 제13항에 있어서, 증착 조건들은,
    약 150℃ 내지 약 350℃의 온도로 상기 기판을 가열하는 것;
    상기 프로세싱 볼륨을 약 1 Torr 내지 약 150 Torr의 압력으로 유지하는 것; 또는
    이들의 조합을 포함하는, 프로세스.
  18. 패터닝 프로세스로서,
    열 화학 기상 증착 챔버의 프로세싱 볼륨에 기판을 배치하는 단계 ― 상기 기판은 상부에 형성된 패터닝된 피쳐들을 가짐 ―;
    실리콘-함유 종을 포함하는 제1 프로세스 가스를 상기 프로세싱 볼륨 내로 유동시키는 단계 ― 상기 실리콘-함유 종은 디실란, 트리실란, 테트라실란, 디클로로실란, 트리클로로실란, 테트라클로로실란, 디요오도실란, 비스(t-부틸아미노)실란, 트리스(디메틸아미노)실란, 또는 이들의 조합들을 포함함 ―;
    붕소-함유 종을 포함하는 제2 프로세스 가스를 상기 프로세싱 볼륨 내로 유동시키는 단계 ― 상기 붕소-함유 종은 디보란(B2H6), 트리메틸보란(B(CH3)3), 트리에틸보란(B(C2H5)3), 붕소 트리플루오라이드(BF3), 또는 이들의 조합들을 포함함 ―;
    상기 패터닝된 피쳐들 상에 SiB 막을 증착하는 단계; 및
    상기 SiB 막의 일부, 상기 패터닝된 피쳐들, 또는 이들의 조합을 에칭하는 단계를 포함하는, 프로세스.
  19. 제18항에 있어서, 상기 실리콘-함유 종은 디실란이고, 상기 붕소-함유 종은 디보란인, 프로세스.
  20. 제18항에 있어서,
    상기 기판은 증착 동안 약 200℃ 내지 약 250℃ 이하의 온도로 가열되고;
    상기 프로세싱 볼륨은 약 10 Torr 내지 약 130 Torr의 압력으로 유지되는, 프로세스.
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US6255152B1 (en) * 1999-10-01 2001-07-03 United Microelectronics Corp. Method of fabricating CMOS using Si-B layer to form source/drain extension junction
WO2008042695A2 (en) * 2006-09-29 2008-04-10 Tokyo Electron Limited Semiconductor devices containing nitrided high dielectric constant films and method of forming
US20090098741A1 (en) * 2007-10-15 2009-04-16 Asm Japan K.K. Method for forming ultra-thin boron-containing nitride films and related apparatus
US7939447B2 (en) * 2007-10-26 2011-05-10 Asm America, Inc. Inhibitors for selective deposition of silicon containing films
JP2011233878A (ja) * 2010-04-09 2011-11-17 Elpida Memory Inc 半導体装置の製造方法
WO2018118288A1 (en) * 2016-12-22 2018-06-28 Applied Materials, Inc. Sibn film for conformal hermetic dielectric encapsulation without direct rf exposure to underlying structure material
CN108573872B (zh) * 2017-03-07 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2020142307A1 (en) * 2019-01-02 2020-07-09 Applied Materials, Inc. Methods for forming films containing silicon boron with low leakage current

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