KR20240016599A - 발광 표시 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 발광 표시 장치는 발광부와 발광부 사이에 위치하는 비발광부를 포함하는 기판, 발광부에 위치하는 제1 서브 픽셀 및 제2 서브 픽셀, 제1 서브 픽셀 및 제2 서브 픽셀에 각각 배치되는 제1 전극, 비발광부에 배치되며, 적어도 하나의 돌기를 포함하는 뱅크, 발광부 및 비발광부의 제1 전극, 및 뱅크 상에 배치되며, 복수의 발광 유닛 및 복수의 발광 유닛 사이에 배치되는 전하 생성층을 포함하는 발광 소자층, 발광 소자층 상에 배치되는 제2 전극을 포함할 수 있다.

Description

발광 표시 장치 {LIGHT EMITTING DISPLAY APPARATUS}
본 발명은 발광 표시 장치에 관한 것으로서, 이웃하는 서브 픽셀 사이에서 누설 전류를 방지하는 구조를 갖는 발광 표시 장치에 관한 것이다. 보다 상세하게는 고해상도에서 서브 픽셀 사이 간격이 좁아져 발생하는 이웃하는 서브 픽셀 사이의 누설 전류에 의한 시인성 불량을 해결하기 위한 것으로, 이웃하는 서브 픽셀 사이에 발생하는 누설 전류를 차단하여 색 재현율을 향상 시키는 발광 표시 장치에 관한 것이다.
다양한 정보를 표시함과 동시에 해당 정보를 시청하는 사용자와 상호 작용할 수 있는 근래의 표시 장치는 다양한 크기, 다양한 형태 및 다양한 기능들이 요구되고 있다.
이러한 표시 장치는 액정 표시 장치(Liquid Crystal Display Device: LCD), 전기영동 표시 장치(Electrophoretic Display Device: FPD) 및 발광 표시 장치(Light Emitting Diode Display Device: LED)등이 있다.
발광 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치(LCD)와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조 가능하다. 또한, 발광 표시 장치는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각, 명암 대비비(contrast ratio; CR)도 우수하여, 차세대 디스플레이로서 연구되고 있다.
발광 표시 장치가 유기 발광 표시 장치인 것으로 가정하여 설명하기로 하나, 발광 소자층의 종류는 이에 한정되는 것은 아니다.
발광 표시 장치는 발광층이 있는 발광 소자층을 포함하는 복수의 픽셀을 발광하여 정보를 화면에 표시하는데, 픽셀을 구동하는 방식에 따라 액티브 매트릭스 타입의 발광 표시 장치 또는 패시브 매트릭스 타입의 발광 표시 장치로 나눌 수 있다.
액티브 매트릭스 타입의 발광 표시 장치는 박막 트랜지스터(Thin Film Transistor; 혹은 "TFT")를 이용하여 발광 다이오드에 흐르는 전류를 제어하여 화상을 표시한다.
발광 표시 장치는 애노드 전극, 발광층, 및 캐소드 전극을 가진다. 애노드 전극과 캐소드 전극에 전압이 각각 인가되면, 애노드 전극에서는 정공이 캐소드 전극에서는 전자가 각각 발광층으로 이동된다. 발광층에서 정공과 전자가 결합할 때, 여기 과정에서 여기자(exiton)가 형성되고, 여기자로부터의 에너지로 인해 빛이 발생한다.
고 품질의 영상 정보를 제공하기 위해, 발광 표시 장치의 해상도가 점점 높아지고 있다. 해상도가 높아짐에 따라 각각의 서브 픽셀 사이의 이격 거리가 좁아지는데, 이웃하는 픽셀 사이에 측면 방향으로 누설된 전류에 의해 화상 정보가 왜곡되는 문제점이 있다.
이에 따라, 고해상도 발광 표시 장치를 구현하기 위해서는, 측면 방향 누설 전류(Lateral Leakage Current, LLC)를 방지하기 위한 다양한 검토가 이루어지고 있으나, 아직 미흡하여 이에 대한 개발이 절실히 요구되고 있다.
본 발명이 해결하고자 하는 과제는 이웃하는 서브 픽셀 사이의 간격이 줄어듦에 따라 증가하는 수평 누설 전류를 차단하기 위해 적어도 하나의 돌기를 포함하는 뱅크를 포함하는 발광 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 구동 시 발광 소자층의 내부에 형성된 전자가 이웃하는 픽셀로 이동하는 것을 방지하기 위하여 발광 소자층을 뱅크의 상부에 형성된 굴곡을 따라서 배치하여 이웃하는 서브 픽셀로 전자가 이동하는 거리를 증가시키는 발광 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 저계조에서 이웃하는 서브 픽셀이 발광되는 시인성 불량을 해결하고, 색 재현율을 향상 시키기 위하여 수평 누설 전류를 차단하는 구조를 갖는 발광 표시 장치를 제공한다.
본 발명의 실시예에 따른 발광 표시 장치는, 발광부와 발광부 사이에 위치하는 비발광부를 포함하는 기판, 발광부에 위치하는 제1 서브 픽셀 및 제2 서브 픽셀, 제1 서브 픽셀 및 제2 서브 픽셀에 각각 배치되는 제1 전극, 비발광부에 배치되며, 적어도 하나의 돌기를 포함하는 뱅크, 발광부 및 비발광부에 위치하고, 제1 전극, 및 뱅크 상에 배치되며, 복수의 발광 유닛 및 복수의 발광 유닛 사이에 배치되는 전하 생성층을 포함하는 발광 소자층, 발광 소자층 상에 배치되는 제2 전극을 포함한다.
본 발명의 실시예에 따른 발광 표시 장치는 적어도 하나의 돌기를 포함하는 뱅크를 배치하여, 이웃하는 서브 픽셀 사이의 간격이 줄어듦에 따라 증가하는 수평 누설 전류를 차단할 수 있다.
본 발명의 실시예에 따른 발광 표시 장치는 발광 소자층을 뱅크의 상부에 형성된 굴곡을 따라서 배치하므로, 이웃하는 서브 픽셀로 전자가 이동하는 거리가 증가되어, 구동 시 발광 소자층의 내부에 형성된 전자가 이웃하는 픽셀로 이동하는 것을 방지할 수 있다.
본 발명의 실시예에 따른 발광 표시 장치는 저계조에서 이웃하는 픽셀이 발광되는 시인성 불량을 해결하고, 색 재현율을 향상 시킬 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 발광 표시 장치의 평면도이다.
도 2는 본 발명의 실시예에 따른 발광 표시 장치의 서브 픽셀의 회로도이다.
도 3a 내지 3c는 본 발명의 실시예에 따른 발광 표시 장치의 서브 픽셀의 배치를 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 발광 표시 장치의 단면도이다.
도 5는 도 4의 발광 소자층을 확대한 단면도이다.
도 6은 본 발명의 실시예에 따른 기판에 배치된 봉치층 및 터치 센서층을 도시한 단면도이다.
도 7은 본 발명의 실시예에 따른 기판에 배치된 컬러 필터층을 도시한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전 하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급한 "포함한다," "갖는다," "이루어진다" 등이 사용되는 경우 "만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 오차 범위에 대한 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들면, "상에," "상부에," "하부에," "옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, 예를 들면, "바로" 또는 "직접"이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, "후에," "에 이어서," "다음에," "전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결" "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 특별히 명시적인 기재 사항이 없는 간접적으로 연결되거나 또는 접속될 수 있는 각 구성 요소 사이에 다른 구성 요소가 "개재"될 수도 있다고 이해되어야 할 것이다.
“적어도 하나"는 연관된 구성요소의 하나 이상의 모든 조합을 포함하는 것으로 이해되어야 할 것이다. 예를 들면, "제1, 제2, 및 제3 구성요소의 적어도 하나"의 의미는 제1, 제2, 또는 제3 구성요소뿐만 아니라, 제1, 제2, 및 제3 구성요소의 두 개 이상의 모든 구성요소의 조합을 포함한다고 할 수 있다.
본 발명에서 "장치"는 표시 패널과 표시 패널을 구동하기 위한 구동부를 포함하는 액정 모듈(Liquid Crystal Module; LCM), 유기발광 표시 모듈(OLED Module)과 같은 표시 장치를 포함할 수 있다. 그리고, LCM, OLED 모듈 등을 포함하는 완제품(complete product 또는 final product)인 노트북 컴퓨터, 텔레비전, 컴퓨터 모니터, 차량용 또는 자동차용 장치(automotive apparatus) 또는 차량(vehicle)의 다른 형태 등을 포함하는 전장 장치(equipment apparatus), 스마트폰 또는 전자 패드 등의 모바일 전자장치(mobile electronic apparatus) 등과 같은 세트 전자 장치(set electronic apparatus) 또는 세트 장치(set device 또는 set apparatus)도 포함할 수 있다.
따라서, 본 발명에서의 장치는 LCM, OLED 모듈 등과 같은 디스플레이 장치 자체, 및 LCM, OLED 모듈 등을 포함하는 응용제품 또는 최종소비자용 장치인 세트 장치까지 포함할 수 있다.
그리고, 몇몇 실시예에서는, 표시 패널과 구동부 등으로 구성되는 LCM, OLED 모듈을 "표시 장치"로 표현하고, LCM, OLED 모듈을 포함하는 완제품으로서의 전자장치를 "세트 장치"로 구별하여 표현할 수도 있다. 예를 들면, 표시 장치는 액정(LCD) 또는 유기발광(OLED)의 표시 패널과, 표시 패널을 구동하기 위한 제어부인 소스 PCB를 포함할 수 있다. 세트 장치는 소스 PCB에 전기적으로 연결되어 세트 장치 전체를 구동하는 세트 제어부인 세트PCB를 더 포함할 수 있다.
본 발명의 실시예에 사용되는 발광 표시 장치는 액정 표시 장치, 유기 전계 발광(OLED: Organic Light Emitting Diode) 표시 장치, 및 전계 발광 표시 장치(electroluminescent display devicel) 등의 모든 형태의 표시 패널이 사용될 수 있으며. 실시예가 이에 한정되는 것은 아니다. 예를 들면, 발광 표시 장치는 본 발명의 실시예에 따른 진동 장치에 의하여 진동됨으로써 음향을 발생할 수 있는 발광 표시 장치일 수 있다. 본 발명에 따른 발광 표시 장치에 적용되는 표시 패널은 표시 패널의 형태나 크기에 한정되지 않는다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면 및 실시예를 통해 본 발명의 실시예를 살펴보면 다음과 같다. 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
이하에서는 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 발광 표시 장치의 평면도이다. 도 2는 본 발명의 실시예에 따른 발광 표시 장치의 서브 픽셀의 회로도이다.
도 1 및 도 2를 참조하면, 발광 표시 장치(100)는 다양한 신호를 생성하거나 표시 영역(AA)내의 복수의 서브 픽셀(SP)들을 구동하기 위한, 다양한 부가 요소들 포함할 수 있다. 예를 들면, 디스플레이 패널을 제어하기 위한 하나 이상의 구동 회로들이 발광 표시 장치에 포함될 수도 있다. 서브 픽셀(SP)들을 제어(또는 구동)하기 위한 구동 회로는 게이트 구동부, 데이터 신호 라인들, 멀티플렉서(Multiplex, MUX), 정전기 방전(Electro Static Discharge: ESD) 회로, 고전위 전압 배선(VDD), 저전위 전압 배선(VSS), 인버터 회로 등을 포함할 수 있다. 발광 표시 장치(100)는 서브 픽셀(SP)들을 구동하기 위한 기능 외 부가 요소도 포함할 수 있다. 예를 들면, 발광 표시 장치(100)는 터치 감지 기능, 사용자 인증 기능(예: 지문 인식), 멀티 레벨 압력 감지 기능, 촉각 피드백(tactile feedback) 기능 등을 제공하는 부가 요소들을 포함할 수 있다. 상기 언급된 부가 요소들은 비표시 영역(NA) 또는 상기 연결 인터페이스와 연결된 외부 회로에 위치할 수 있다.
기판(110)은 표시 영역(Active Area, AA) 및 비표시 영역(Non active Area, NA)을 포함할 수 있다. 기판의 표시 영역(AA)은 복수의 픽셀(P)들이 배치되어 영상이 표시되는 영역일 수 있다. 기판의 비표시 영역(NA)은 영상이 표시 되지 않는 영역일 수 있다. 예를 들면, 비표시 영역(NA)은 베젤 영역일 수 있으며, 용어에 한정되는 것은 아니다. 비표시 영역(NA)은 표시 영역(AA)에 인접하고, 표시 영역(AA)보다 외측에 배치될 수 있다. 또는 비표시 영역(NA)은 표시 영역(AA)의 전체 또는 일부를 둘러싸도록 배치될 수 있다. 또는 비표시 영역(NA)은 복수의 서브 픽셀(SP)이 배치되지 않는 영역일 수도 있으며, 이에 제한되는 것은 아니다.
표시 영역(AA)에 배치된 픽셀(P)은 복수의 서브 픽셀(SP)들을 더 포함할 수 있다. 서브 픽셀(SP)은 빛을 발광하는 개별 단위로, 복수의 서브 픽셀(SP)들은 제1 서브 픽셀(SP_1), 제2 서브 픽셀(SP_2), 제3 서브 픽셀(SP_3) 및/또는 백색 서브 픽셀 등을 포함할 수 있으며, 이에 제한되는 것은 아니다.
각각의 서브 픽셀(SP)은 발광 소자(organic light emitting diode) 및 구동 회로가 형성된다. 예를 들면, 복수의 서브 픽셀(SP)들에는 영상을 표시하기 위한 표시 소자와 표시 소자를 구동(또는 제어)하기 위한 구동 회로가 배치될 수 있다.
한 개의 서브 픽셀(SP)은 복수의 트랜지스터와 커패시터 및 복수의 배선을 포함할 수 있다. 예를 들면, 서브 픽셀(SP)은 두 개의 트랜지스터와 한 개의 커패시터(2T1C)로 이루어질 수 있지만, 이에 한정되지 않고 3T1C, 4T1C, 5T1C, 6T1C, 7T1C, 3T2C, 4T2C, 5T2C, 6T2C, 7T2, 8T2C 등을 적용한 서브 픽셀로 구현될 수도 있다.
비표시 영역(NA)은 표시 영역(AA)에 배치된 복수의 서브 픽셀(SP)을 구동하기 위한 다양한 배선, 구동 회로 등이 배치되는 영역이다. 예를 들면, 비표시 영역(NA)에는 게이트 구동부, 데이터 구동부와 같은 다양한 IC 및 구동 회로 등이 배치될 수 있다.
도 1에서 비표시 영역(NA)이 사각형 형태의 표시 영역(AA)을 둘러싸고 있는 것으로 도시하였으나, 표시 영역(AA)의 형태 및 표시 영역(AA)에 인접한 비표시 영역(NA)의 형태 및 배치는 도 1에 도시된 예에 한정되지 않는다. 표시 영역(AA) 및 비표시 영역(NA)은 발광 표시 장치(100)를 탑재한 전자 장치의 디자인에 적합한 형태일 수 있다. 사용자가 착용 가능한(wearable) 기기의 표시 장치일 경우 일반 손목시계와 같은 원(circular) 형태를 가질 수도 있으며, 차량 계기판 등에 응용 가능한 자유형(free-form) 표시 장치에도 본 발명의 실시예들의 개념들이 적용될 수도 있다. 표시 영역(AA)의 예시적 형태는 오각형, 육각형, 팔각형, 원형, 타원형 등일 수 있으며, 이에 한정되는 것은 아니다.
비표시 영역(NA)의 일부분에 벤딩 영역(bending area; BA)이 마련될 수 있다. 벤딩 영역(BA)은 표시 영역(AA)과 비표시 영역(NA)에 위치한 패드부(114) 사이에 마련될 수 있다. 또한, 벤딩 영역(BA)은 연결 배선부가 형성되는 영역일 수 있다.
벤딩 영역(BA)은 패드부(114) 및 패드부(114)에 본딩된 외부 모듈을 기판(110) 배면 측에 배치하기 위하여 기판(110)의 일부분이 구부러진(벤딩된) 영역일 수 있다. 예를 들면, 벤딩 영역(BA)이 기판(110)의 배면 방향으로 벤딩됨에 따라 기판(110)의 패드부(114)에 본딩된 외부 모듈이 기판(110) 배면 측으로 이동하게 되고, 기판(110) 상부에서 바라보았을 때 외부 모듈이 시인되지 않을 수 있다. 또한, 벤딩 영역(BA)이 벤딩됨에 따라 기판(110) 상부에서 시인되는 비표시 영역(NA)의 크기가 감소되어 얇은 베젤(narrow bezel)이 구현될 수 있다. 본 발명에서는 비표시 영역(NA)에 벤딩 영역(BA)이 있는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들면, 벤딩 영역(BA)은 표시 영역(AA)에 위치할 수 있으며, 표시 영역(AA) 자체를 다양한 방향으로 벤딩 가능하여 표시 영역(AA)에 위치한 벤딩 영역(BA)도 본 발명에서 언급한 효과를 가질 수 있다.
비표시 영역(NA)의 일 측에 패드부(114)가 배치된다. 패드부(114)는 외부 모듈, 예를 들면, FPCB(flexible printed circuit board), 및 COF(chip on film) 등이 본딩되는(bonded) 금속 패턴이다. 패드부(114)는 기판(110)의 일 측에 배치되는 것으로 도시되었으나, 패드부(114)의 형태 및 배치는 이에 한정되지 않는다.
비표시 영역(NA)의 타 측에 박막 트랜지스터에 게이트 신호를 제공하는 게이트 구동부(112)가 배치될 수 있다. 게이트 구동부(112)는 다양한 게이트 구동 회로들을 포함하며, 게이트 구동 회로들은 기판(110) 상에 직접 형성될 수 있다. 이 경우, 게이트 구동부(112)는 GIP(Gate-In-Panel)일 수 있다.
게이트 구동부(112)는 기판(110)의 표시 영역과 비표시 영역(NA)에 배치된 댐(DAM) 사이에 배치될 수 있다.
표시 영역(AA)과 비표시 영역(NA)의 패드부(114) 사이에 고전위 전압 배선(VDD), 저전위 전압 배선(VSS), 멀티플렉서(multiplex, MUX), 정전기 방지 회로부(Electrostatic Discharge, ESD), 및 복수의 연결 배선부가 배치될 수 있다.
고전위 전압 배선(VDD), 저전위 전압 배선(VSS), 멀티플렉서(multiplex, MUX), 정전기 방지 회로부(Electrostatic Discharge, ESD)는 표시 영역(AA)과 벤딩 영역(BA) 사이에 배치될 수 있다.
연결 배선부는 비표시 영역(NA)에 배치될 수 있다. 예를 들면, 비표시 영역(NA) 중 기판이 구부러지는 벤딩 영역(BA)에 배치될 수 있다. 연결 배선부는 패드부(114)와 본딩되는 외부 모듈로부터의 신호(전압)를 표시 영역(AA) 또는 게이트 구동부(112)와 같은 회로부에 전달하기 위한 구성일 수 있다. 예를 들면, 연결 배선부를 통해 게이트 구동부(112)를 구동하기 위한 다양한 신호, 데이터 신호, 고전위 전압, 및 저전위 전압 등과 같은 다양한 신호가 전달될 수 있다.
표시 영역(AA)의 전체 또는 일부를 둘러싸도록 비표시 영역(NA)에 댐(DAM)이 배치될 수 있다. 댐(DAM)은 표시 영역(AA)에 인접하고, 표시 영역(AA)보다 외측에 배치될 수 있다.
댐(DAM)은 발광 소자층 상에 배치되는 후술하는 봉지층 중 제2 봉지층의 재료인 유기층의 흐름을 제어하기 위하여 표시 영역(AA)의 주변부를 따라 배치 될 수 있다. 댐(DAM)의 개수는 하나 또는 복수로 구성될 수 있다.
댐(DAM)은 표시 영역(AA)과 고전위 전압 배선(VDD), 저전위 전압 배선(VSS), 멀티플렉서(multiplex, MUX), 또는 정전기 방지 회로부(Electrostatic Discharge, ESD) 사이에 배치될 수 있다.
기판(110)의 비표시 영역(NA)의 일부분에 크랙 감지 배선(Panel Crack Detector, PCD)이 더 배치될 수 있다.
크랙 감지 배선(PCD)은 기판(110)의 끝 지점(또는 끝단)과 댐(DAM) 사이에 배치될 수 있다. 또는 크랙 감지 배선(PCD)은 댐(DAM)의 하부에 배치되고, 댐(DAM)과 적어도 일부분 중첩할 수 있다.
도 2를 참조하면, 도 2는 3개의 박막 트랜지스터와 1개의 스토리지 커패시터를 포함하는 3T1C 구조의 발광 표시 장치를 예시하여 설명하였으나, 본 발명의 발광 표시 장치가 이러한 구조에 한정되는 것이 아니라, 4T1C, 5T1C, 6T1C, 7T1C, 8T1C, 4T2C, 5T2C, 6T2C, 7T2C, 8T2C 와 같은 다양한 구조에 적용될 수 있다.
도 2를 참조하면, 본 발명의 실시예에 따른 발광 표시 장치(100)는 게이트 라인(GL), 데이터 라인(DL), 전원 라인(PL), 센싱 라인(SL)을 포함하며, 각각의 서브 픽셀(SP)는 제1 스위칭 박막 트랜지스터(ST1), 제2 스위칭 박막 트랜지스터(ST2), 구동 박막 트랜지스터(DT), 발광 소자(D), 및 스토리지 커패시터(Cst)를 포함한다.
발광 소자(D)는 제2노드(N2)에 접속된 애노드 전극과, 저전위 구동 전압(VSS)의 입력단에 접속된 캐소드 전극과, 애노드 전극과 캐소드 전극 사이에 위치하는 발광 소자층을 포함한다.
구동 박막 트랜지스터(DT)는 게이트-소스 사이의 전압(Vgs)에 따라 발광 소자(D)에 흐르는 전류(Id)를 제어할 수 있다. 구동 박막 트랜지스터(DT)는 제1노드(N1)에 접속된 게이트 전극, 전원 라인(PL)에 접속되어 고전위 구동 전압(EVDD)이 제공되는 드레인 전극 및 제2 노드(N2)에 접속된 소스 전극을 구비할 수 있다.
스토리지 커패시터(Cst)는 제1노드(N1)와 제2노드(N2) 사이에 접속된다. 스토리지 커패시터(Cst)는 한 프레임 동안 일정 전압을 유지할 수 있게 한다.
제1 스위칭 박막 트랜지스터(ST1)는 구동 시 게이트 신호(SCAN)에 응답하여 데이터 라인(DL)에 충전된 데이터 전압(Vdata)을 제1 노드(N1)에 인가하여 구동 박막 트랜지스터(DT)를 턴 온 시킨다. 이때, 제1 스위칭 박막 트랜지스터(ST1)는 게이트 라인(GL)에 접속되어 게이트 신호(SCAN)가 입력되는 게이트 전극, 데이터 라인(DL)에 접속되어 데이터 전압(Vdata)이 입력되는 드레인 전극 및 제1 노드(N1)에 접속된 소스 전극을 구비할 수 있다.
제2 스위칭 박막 트랜지스터(ST2)는 센싱 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드아웃라인(SRL) 사이의 전류를 스위칭함으로써, 제2 노드(N2)의 소스 전압을 센싱 전압 리드아웃라인(SRL)의 센싱 커패시터(Cx)에 저장한다. 제2 스위칭 박막 트랜지스터(ST2)는 표시 패널(PAN)의 구동 시 센싱 신호(SEN)에 응답하여 제2노드(N2)와 센싱 전압 리드아웃라인(SRL) 사이의 전류를 스위칭함으로써, 구동 박막 트랜지스터(DT)의 소스 전압을 초기화 전압(Vpre)으로 리셋한다. 이때, 제2 스위칭 박막 트랜지스터(ST2)의 게이트 전극은 센싱 라인(SL)에 접속되고 드레인 전극은 제2 노드(N2)에 접속되며, 소스 전극은 센싱 전압 리드아웃라인(SRL)에 접속된다.
도 3a 내지 3c는 본 발명의 실시예에 따른 발광 표시 장치의 서브 픽셀의 배치를 도시한 도면이다.
도 3a 내지 3c를 참조하면, 기판(110)은 발광부(EA)와 발광부 사이에 배치되는 비발광부(NEA)를 포함할 수 있다. 발광부(EA)는 기판 상에 복수 개 배치되며 서로 이격되어 배치될 수 있다. 비발광부(NEA)는 발광부를 둘러싸며 배치될 수 있다.
발광부(EA)는 발광층에서 빛이 외부로 발광되는 영역으로, 도 4를 참조하면, 뱅크(420)가 배치되지 않은 영역일 수 있다.
비발광부(NEA)는 발광층에서 빛이 외부로 발광되지 않는 영역으로, 도 4를 참조하면, 뱅크(420)가 배치된 영역일 수 있다.
표시 영역(AA)에 배치된 복수의 픽셀(P)은 제1 서브 픽셀(SP_1), 제2 서브 픽셀(SP_2), 및 제3 서브 픽셀(SP_3)을 포함할 수 있다.
제1 내지 제3 서브 픽셀(SP_1, SP_2, SP_3)의 각각은 발광부(EA)를 포함할 수 있다.
하나의 픽셀(P)은 도 3a 내지 3c와 같이 서로 다른 색을 발광하는 서브 픽셀(SP)들이 각각 하나씩 배치될 수 있다. 예를 들면, 제1 서브 픽셀(SP_1), 제2 서브 픽셀(SP_2), 및 제3 서브 픽셀(SP_3)을 포함할 수 있다.
제1 서브 픽셀(SP_1), 제2 서브 픽셀(SP_2), 및 제3 서브 픽셀(SP_3)의 예시적 형태는 사각형, 오각형, 육각형, 팔각형, 원형, 타원형 등일 수 있으며, 이에 한정되는 것은 아니다.
하나의 픽셀(P)은 도 3c와 같이 서로 다른 색을 발광하는 서브 픽셀(SP) 중 적어도 하나가 복수 개로 배치될 수 있다. 예를 들면, 적어도 동일한 색을 발광하는 서브 픽셀(SP_2)이 복수 개로 이루어질 수 있다.
제1 서브 픽셀(SP_1) 내지 제3 서브 픽셀(SP_3)은 서로 다른 색의 광을 발광할 수 있다. 본 발명에서는 제1 서브 픽셀(SP_1)은 적색, 제2 서브 픽셀(SP_2)은 녹색, 제3 서브 픽셀(SP_3)은 청색을 발광하는 것으로 가정하여 설명하기로 하나, 발광층으로부터 발광하는 색은 이에 한정되는 것은 아니다.
제3 서브 픽셀(SP_3)은 다른 서브 픽셀들 보다 면적이 더 클 수 있다. 제3 서브 픽셀(SP_3)과 다른 인접한 서브 픽셀 사이의 거리는 제1 서브 픽셀(SP_1)과 제2 서브 픽셀(SP_2) 사이의 거리보다 더 작을 수 있다.
도 3a 내지 3c를 참조하면, 제3 서브 픽셀(SP_3)은 다른 서브 픽셀에 걸쳐서 배치될 수 있다.
제1 서브 픽셀(SP_1) 내지 제3 서브 픽셀(SP_3)은 발광 표시 장치에서 고해상도를 구현함에 따라, 서브 픽셀 사이의 이격 거리가 작아진다.
발광 표시 장치(100)는 복수 개의 발광 유닛을 포함하는 발광 소자층을 포함할 수 있다. 복수 개의 발광 유닛 사이에 전하 생성층을 더 포함할 수 있다. 전하 생성층은 복수 개의 발광 유닛 사이의 전하 균형을 조절한다.
전하 생성층은 제1 전하 생성층 및 제2 전하 생성층을 포함한 복수 개의 층으로 구성될 수 있다. 제1 전하 생성층은 N형 전하 생성층과 P형 전하 생성층을 포함할 수 있다. 제1 전하 생성층은 리튬(Li), 나트륨(Na), 칼륨(K), 또는 세슘(Cs)과 같은 알칼리 금속, 또는 마그네슘(Mg), 스트론튬(Sr), 바륨(Ba), 또는 라듐(Ra)과 같은 알칼리 토금속으로 도핑된 유기층으로 이루어질 수 있다. 이 때, 제1 전하 생성층에 포함된 금속이 수평 누설 전류(Lateral Leakage Current; LLC)를 일으킨다.
예를 들면, 특정 서브 픽셀을 동작시킬 때, 이웃하는 픽셀 사이에 측면 방향으로 누설된 전류에 의해 인접한 서브 픽셀이 약하게 발광되어, 화상 정보가 왜곡되는 문제점이 발생한다.
제3 서브 픽셀(SP_3)이 청색의 빛을 발광하기 위해 요구되는 구동 전압이 다른 적색 또는 녹색의 빛을 발광하기 위해 요구되는 구동 전압보다 클 수 있다.
제3 서브 픽셀(SP_3)을 구동하는데, 이웃하는 서브 픽셀들이 약하게 구동된다. 이는 이웃하는 픽셀 사이에 연속하여 배치되는 제1 전하 생성층을 통해 제3 서브 픽셀(SP_3)의 전자가 인접한 서브 픽셀로 이동하여 약하게 구동 시킨다. 따라서, 비구동 상태인 이웃한 서브 픽셀이 구동 상태와 유사한 상태가 되어, 약한 빛을 발광한다. 이 경우, 색 순도가 저하되어 색 재현율이 낮아지는 문제를 일으킨다. 저계조에서 이러한 현상이 시인되는 경우가 많다.
도 4는 본 발명의 실시예에 따른 발광 표시 장치의 단면도이다. 도 4는 도 3a 내지 3c에 도시된 I-I'의 단면도이다. 도 5는 도 4의 발광 소자층을 확대한 단면도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 발광 표시 장치(100)는 기판(110), 뱅크(420), 제1 발광 유닛(431), 전하 생성층(432), 및 제2 발광 유닛(433)을 포함할 수 있다.
기판(110)은 발광 표시 장치의 다양한 구성요소들을 지지할 수 있다. 기판(110)은 유리, 또는 유연성(flexibility)을 갖는 플라스틱 물질로 이루어질 수 있다.
예를 들면, 기판(110)은 폴리이미드(Polyimide, PI), 폴리메틸메타아크릴레이트(polymethylmethacrylate, PMMA), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리에테르술폰(Polyethersulfone), 및 폴리카보네이트(Polycarbonate) 중 적어도 하나 이상으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들면, 기판(110)이 폴리이미드(Polyimide)로 이루어지는 경우, 기판(110) 하부에 유리로 이루어지는 지지 기판이 배치된 상황에서 발광 표시 장치의 제조 공정이 진행되고, 발광 표시 장치의 제조 공정이 완료된 후 지지 기판이 릴리즈(release) 또는 레이저 트리밍(Laser Trimming)될 수 있다. 또한, 지지 기판이 릴리즈된 후, 기판(110)을 지지하기 위한 백 플레이트(back plate)가 기판(110) 하부에 배치될 수도 있다.
기판(110)이 폴리이미드(Polyimide)로 이루어지는 경우, 수분 성분이 폴리이미드(Polyimide)로 이루어진 기판(110)을 침투하여 박막 트랜지스터 또는 발광 소자층까지 투습이 진행되어 발광 표시 장치의 성능을 저하시킬 수 있다. 본 발명의 실시예에 따른 발광 표시 장치는 투습에 의한 표시 장치의 성능이 저하되는 것을 방지하기 위해 2개의 폴리이미드(Polyimide)로 구성할 수 있다. 그리고, 2개의 폴리이미드(Polyimide) 사이에 무기막을 형성해줌으로써, 수분 성분이 하부의 폴리이미드(Polyimide)를 침투하는 것을 차단하여 제품 성능 신뢰성을 향상시킬 수가 있다. 무기막은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
기판(110)은 기판(110) 상에 형성된 소자 및 기능층, 예를 들면 스위칭 박막 트랜지스터, 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터, 구동 박막 트랜지스터와 연결된 유기 발광 소자, 보호층 등을 포함하는 개념으로 지칭될 수도 있으며, 이에 한정되는 것은 아니다.
버퍼층(120)은 기판(110)의 전체 표면 상에 배치될 수 있다. 버퍼층(120)은 버퍼층 상에 형성되는 층들과 기판 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 다양한 종류의 결함을 차단하는 역할 등을 수행할 수 있다. 또한, 버퍼층(120)은 기판(110)에 침투한 수분 또는 산소가 확산되는 것을 지연시킬 수 있다.
버퍼층(120)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 버퍼층(120)이 다중층으로 이루어진 경우, 산화 실리콘(SiOx)과 질화 실리콘(SiNx)이 교번으로 형성될 수 있다.
버퍼층(120)은 기판(110)의 종류 및 물질, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
버퍼층(120) 상에 제1 박막 트랜지스터(200) 및 제2 박막 트랜지스터(300)가 배치될 수 있다. 제1 박막 트랜지스터(200) 및 제2 박막 트랜지스터(300)는 각각 반도체 패턴, 게이트 전극, 소스 전극, 및 드레인 전극을 포함할 수 있다.
설명의 편의를 위해, 발광 표시 장치(100)에 포함될 수 있는 다양한 박막 트랜지스터 중 구동 박막 트랜지스터만을 도시하였으나, 스위칭 박막 트랜지스터 등과 같은 다른 박막 트랜지스터도 발광 표시 장치(100)에 포함될 수 있다. 또한, 설명의 편의를 위해, 박막 트랜지스터가 탑게이트(Top Gate) 구조인 것으로 설명하였으나 이 구조에 한정되지 않으며, 버텀게이트(Bottom Gate) 구조 등과 같은 다른 구조로 구현될 수도 있다.
버퍼층(120) 상에 제1 박막 트랜지스터(200)의 제1 반도체 패턴(210) 및 제2 박막 트랜지스터(300)의 제2 반도체 패턴(310)이 배치될 수 있다.
제1 반도체 패턴(210) 및 제2 반도체 패턴(310)은 다결정 반도체로 이루어질 수 있다. 예를 들면, 다결정 반도체는 이동도가 높은 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)으로 이루어 질 수 있으며, 이에 한정되는 것은 아니다. 반도체 패턴이 다결정 반도체로 이루어지는 경우 에너지 소비 전력이 낮고 신뢰성이 우수하다.
또한, 제1 반도체 패턴(210) 및 제2 반도체 패턴(310)은 산화물 반도체로 이루어질 수 있다. 예를 들면, IGZO(Indium-gallium-zinc-oxide), IZO(Indium-zinc-oxide), IGTO(Indium-gallium-tin-oxide), 및 IGO(Indium-gallium-oxide) 중 어느 하나로 이루어 질 수 있으며, 이에 한정되는 것은 아니다. 제1 반도체 패턴(210) 및 제2 반도체 패턴(310)이 산화물 반도체로 이루어지는 경우 누설 전류를 차단하는 효과가 우수하기 때문에 저속 구동 시 서브 픽셀의 휘도 변화를 최소화할 수 있다.
제1 반도체 패턴(210) 및 제2 반도체 패턴(310)이 다결정 반도체 또는 산화물 반도체로 이루어질 경우, 제1 반도체 패턴(210) 및 제2 반도체 패턴(310)의 일부 영역이 불순물로 도핑 될 수도 있다.
또한, 제1 반도체 패턴(210) 및 제2 반도체 패턴(310)은 아몰포스 실리콘(a-Si)으로도 이루어질 수도 있고, 펜타센 등과 같은 다양한 유기 반도체 물질로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
제1 반도체 패턴(210) 및 제2 반도체 패턴(310) 상에 제1 절연층(130)이 배치될 수 있다.
제1 절연층(130)은 제1 반도체 패턴(210) 및 제2 반도체 패턴(310)과 제1 게이트 전극(230) 및 제2 게이트 전극(330) 사이에 배치될 수 있다.
제1 절연층(130)은 제1 반도체 패턴(210)과 제1 게이트 전극(230)을 절연시킬 수 있다. 제1 절연층(130)은 제2 반도체 패턴(310)과 제2 게이트 전극(330)을 절연시킬 수 있다.
제1 절연층(130)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등과 같은 절연성 무기 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제1 절연층(130)은 제1 소스 전극(250) 및 제1 드레인 전극(270)의 각각을 제1 반도체 패턴(210)과 전기적으로 연결하기 위하여 홀을 구비할 수 있다. 또한 제1 절연층(130)은 제2 소스 전극(350) 및 제2 드레인 전극(370)의 각각을 제2 반도체 패턴(310)과 전기적으로 연결하기 위하여 홀을 구비할 수 있다.
제1 절연층(130) 상에 제1 박막 트랜지스터(200)의 제1 게이트 전극(230) 및 제2 박막 트랜지스터(300)의 제2 게이트 전극(330)이 배치될 수 있다.
제1 게이트 전극(230)은 제1 반도체 패턴(210)과 중첩하도록 배치될 수 있으며, 제2 게이트 전극(330)은 제2 반도체 패턴(310)과 중첩하도록 배치될 수 있다.
제1 게이트 전극(230) 및 제2 게이트 전극(330)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd), 텅스텐(W), 금(Au), 및 투명 도전성 산화물(Transparent Conductive Oxide; TCO) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제1 게이트 전극(230) 및 제2 게이트 전극(330) 상에 제2 절연층(140)이 배치될 수 있다.
제2 절연층(140)은 제1 게이트 전극(230) 및 제2 게이트 전극(330)과 제1 소스 전극(250), 제1 드레인 전극(270), 제2 소스 전극(350), 및 제2 드레인 전극(370) 사이에 배치될 수 있다.
제2 절연층(140)은 제1 게이트 전극(230)과 제1 소스 전극(250) 및 제2 드레인 전극(270)을 절연시킬 수 있다. 또한, 제2 절연층(140)은 제2 게이트 전극(330)과 제2 소스 전극(350) 및 제2 드레인 전극(370)을 절연시킬 수 있다.
제1 절연층(140)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등과 같은 절연성 무기 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제2 절연층(140)은 제1 소스 전극(250) 및 제1 드레인 전극(270)의 각각을 제1 반도체 패턴(210)과 전기적으로 연결하기 위하여 홀을 구비할 수 있다. 또한 제2 절연층(140)은 제2 소스 전극(350) 및 제2 드레인 전극(370)의 각각을 제2 반도체 패턴(310)과 전기적으로 연결하기 위하여 홀을 구비할 수 있다.
제2 절연층(140) 상에 제1 박막 트랜지스터(200)의 제1 소스 전극(250) 및 제1 드레인 전극(270)이 배치될 수 있다. 제2 절연층(140) 상에 제2 박막 트랜지스터(300)의 제2 소스 전극(350) 및 제2 드레인 전극(370)이 배치될 수 있다.
제1 소스 전극(250) 및 제1 드레인 전극(270)은 제1 절연층(130), 제2 절연층(140)의 홀을 통해 제1 반도체 패턴(210)과 전기적으로 연결될 수 있다.
제2 소스 전극(350) 및 제2 드레인 전극(370)은 제1 절연층(130), 제2 절연층(140)의 홀을 통해 제2 반도체 패턴(310)과 전기적으로 연결될 수 있다.
제1 소스 전극(250), 제1 드레인 전극(270), 제2 소스 전극(350), 및 제2 드레인 전극(370)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd), 텅스텐(W), 금(Au), 및 투명 도전성 산화물(Transparent Conductive Oxide; TCO) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
예를 들면, 제1 소스 전극(250), 제1 드레인 전극(270), 제2 소스 전극(350), 및 제2 드레인 전극(370)은 도전성 금속 물질로 이루어진 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
제2 절연층(140) 상에 비발광 영역(NEA)에 데이터 라인(DL) 또는 전원 배선(PL)이 더 배치될 수 있다. 이 경우, 데이터 라인(DL) 또는 전원 배선(PL)은 제1 소스 전극(250), 제1 드레인 전극(270), 제2 소스 전극(350) 및 제2 드레인 전극(370)과 동일한 재료, 구조, 또는 제조 방법으로 형성될 수 있다.
데이터 라인(DL) 또는 전원 배선(PL)은 이웃하는 서브 픽셀 사이에 배치될 수 있다. 전원 배선(PL)은 데이터 라인(DL)을 따라 평행하게 배치될 수 있다. 전원 배선(PL)은 후술하는 연결 전극이 배치될 때 함께 형성될 수도 있다
전원 배선(PL)은 비표시 영역(NA)에 배치된 고전위 전압 배선(VDD)에서 분기되어 표시 영역(AA)에 배치된 배선일 수 있으며, 고전위 구동 전압(EVDD)이 제공될 수 있다.
전원 배선(PL)은 게이트 배선과 데이터 배선 중 어느 하나와 평행하게 연장되거나, 교차하여 배치될 수 있다. 또는 전원 배선(PL)은 작은 선폭을 갖는 메탈 라인들이 서로 교차하여 이루어진 메쉬 패턴으로 형성될 수 있다. 메쉬 패턴의 형태는 사각형 오각형, 육각형, 원형, 타원형 등일 수 있으며, 이에 한정되는 것은 아니다.
제1 소스 전극(250), 제1 드레인 전극(270), 제2 소스 전극(350), 및 제2 드레인 전극(370) 상에 보호층(150)이 배치될 수 있다.
보호층(150)은 제1 박막 트랜지스터(200) 및 제2 박막 트랜지스터(300)를 보호할 수 있다. 보호층(150)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등과 같은 절연성 무기 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
보호층(150)은 제1 박막 트랜지스터(200) 제1 애노드 전극(410_A)을 전기적으로 연결하기 위하여 홀을 구비할 수 있다. 또는 보호층(150)은 제2 박막 트랜지스터(300)의 제2 애노드 전극(410_B)을 전기적으로 연결하기 위하여 홀을 구비할 수 있다. 보호층(150)은 발광 표시 장치(100)의 설계에 따라 생략될 수도 있다.
보호층(150) 상에 평탄화층(160)이 배치될 수 있다. 또는 제1 박막 트랜지스터(200) 및 제2 박막 트랜지스터(300) 상에 평탄화층(160)이 배치될 수 있다.
평탄화층(160)은 평탄화층(160)의 하부에 배치된 박막 트랜지스터를 보호하고, 다양한 패턴에 의한 단차를 완화 또는 평탄화 시킬 수 있다.
평탄화층(160)은 BCB (BenzoCycloButene), 아크릴계 수지 (Acryl resin), 에폭시 수지 (Epoxy resin), 페놀 수지 (Phenolic resin), 폴리아미드계 수지 (Polyamide resin), 또는 폴리이미드계 수지 (Polyimide resin)와 같은 유기 절연 물질 중 적어도 하나 이상의 물질로 형성될 수 있으며, 이에 한정되는 것은 아니다.
평탄화층(160)은 단일층으로 배치될 수 있으나 전극의 배치를 고려하여 두 층 이상의 복수 층으로 배치될 수 있다.
발광 표시 장치(100)가 고해상도로 진화함에 따라 각종 신호 배선이 증가하게 되므로, 모든 배선을 최소 간격을 확보하면서 한 층에 배치하기 어려워, 추가 층을 만들 수 있다. 이러한 추가 층으로 인해 배선 배치에 여유가 생겨서, 전선/전극 배치 설계가 더 용이해진다. 또한 다층으로 구성된 평탄화층으로 유전물질(Dielectric Material)이 사용되면, 평탄화층(160)은 금속 층 사이에서 정전 용량(capacitance)를 형성하는 용도로 활용할 수도 있다.
평탄화층(160)이 두 개의 층으로 배치되는 경우, 하부 평탄화층 및 상부 평탄화층을 포함할 수 있다.
예를 들면, 상부 평탄화층에 홀을 형성하고, 홀 내에 연결 전극을 배치하여, 연결 전극을 통해 박막 트랜지스터와 발광 소자층을 전기적으로 연결할 수 있다.
연결 전극의 일단(또는 일부분)은 박막 트랜지스터와 연결되고, 연결 전극의 타단(또는 다른 부분)은 발광 소자층과 연결될 수 있다.
평탄화층(160) 상에 제1 애노드 전극(410-A) 및 제2 애노드 전극(410-B)이 배치될 수 있다.
제1 애노드 전극(410-A)은 평탄화층(160)의 홀을 통해 제1 드레인 전극(270)과 전기적으로 연결될 수 있다. 제2 애노드 전극(410-B)은 평탄화층(160)의 홀을 통해 제2 드레인 전극(370)과 전기적으로 연결될 수 있다. 또는 발광 표시 장치(100)가 연결 전극을 더 포함하는 경우, 제1 애노드 전극(410-A) 및 제2 애노드 전극(410-B)은 연결 전극을 통해 각각의 드레인 전극과 전기적으로 연결될 수 있다.
발광 표시 장치(100)가 상부 발광 방식(Top emission)인 경우, 제1 애노드 전극(410-A) 및 제2 애노드 전극(410-B)은 빛을 반사하는 반사 전극으로 불투명한 도전성 물질을 이용하여 배치될 수 있다. 제1 애노드 전극(410-A) 및 제2 애노드 전극(410-B)은 은(Ag), 알루미늄(Al), 금(Au), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 또는 이들의 합금 중 적어도 하나 이상으로 형성될 수 있다. 예를 들면, 제1 애노드 전극(410-A) 및 제2 애노드 전극(410-B)은 은(Ag)/납(Pd)/구리(Cu)의 3층 구조로 이루어질 수 있으며, 이에 한정되지는 않는다. 또는 제1 애노드 전극(410-A) 및 제2 애노드 전극(410-B)은 인듐 틴 옥사이드(indium-tin-oxide: ITO)와 같이 일함수가 높은 투명 도전성 물질층을 더 포함할 수 있다.
발광 표시 장치(100)가 하부 발광 방식(Bottom emission)인 경우, 제1 애노드 전극(410-A) 및 제2 애노드 전극(410-B)은 빛을 투과하는 투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, 제1 애노드 전극(410-A) 및 제2 애노드 전극(410-B)은 인듐 틴 옥사이드(Indium Tin Oxide; ITO), 인듐 징크 옥사이드(Induim Zinc Oxide; IZO) 중 적어도 하나 이상으로 형성될 수 있다.
제1 애노드 전극(410-A) 및 제2 애노드 전극(410-B), 및 평탄화층(160) 상에 뱅크(420)가 배치될 수 있다.
뱅크(420)는 복수의 서브 픽셀(SP)들을 구분할 수 있으며, 빛 번짐 현상을 최소화하고 다양한 시야각에서 생기는 혼색을 방지할 수 있다.
뱅크(420)는 발광부(EA)와 비발광부(NEA)를 구분할 수 있으며, 뱅크(420)는 비발광부(NEA)에 배치될 수 있다.
뱅크(420)는 제1 애노드 전극(410-A) 및 제2 애노드 전극(410-B)을 노출시키는 뱅크 홀을 가질 수 있다.
뱅크(420)는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)과 같은 무기 절연 물질 또는 BCB(BenzoCycloButene), 아크릴계 수지(Acryl resin), 에폭시 수지(Epoxy resin), 페놀 수지(Phenolic resin), 폴리아미드계 수지(Polyamide resin), 또는 폴리이미드계 수지(Polyimide resin)와 같은 유기 절연 물질, 또는 블랙(또는 검정색) 안료를 포함하는 감광제 중 적어도 하나 이상의 물질로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
뱅크(420)는 투명하거나 블랙(또는 검정색) 또는 유색으로 형성될 수 있다.
뱅크(420)는 제1 애노드 전극(410-A) 및 제2 애노드 전극(410-B)의 끝 단을 덮거나 커버하여 배치될 수 있다.
뱅크(420)는 적어도 두 개의 두께를 가질 수 있다. 적어도 두 개의 두께로 인해 뱅크(420)의 상면은 굴곡을 가질 수 있다.
뱅크(420)는 적어도 하나 이상의 돌기를 가질 수 있다. 뱅크의 돌기는 뱅크(420)의 일부를 제거하여 형성될 수 있다. 뱅크의 돌기는 제1 두께(T1)를 가질 수 있다. 뱅크의 일부가 제거된 영역은 제2 두께(T2)를 가질 수 있다.
뱅크(420)의 제1 두께(T1)는 제2 두께(T2)보다 클 수 있다. 뱅크(420)의 제2 두께(T2)는 뱅크(420)의 제1 두께 대비 1/2 내지 1/3의 두께를 가질 수 있다.
뱅크(420)의 돌기는 데이터 라인(DL) 또는 전원 배선(PL)과 중첩되는 영역일 수 있다. 돌기의 폭은 데이터 라인(DL) 또는 전원 배선(PL)의 폭보다 클 수 있다. 따라서, 데이터 라인(DL) 또는 전원 배선(PL)이 외부 광에 의해 반사되어 사용자에게 시인되지 않는 효과가 있다.
뱅크(420)의 제2 두께(T2)는 뱅크(420)의 일부를 제거하여 형성될 수 있다. 도시된 바와 같이, 뱅크(420)의 굴곡은 상면으로부터 비스듬하게 파인 형태로 형성될 수 있으나, 이에 한정되는 것은 다양한 형태로 형성될 수 있다.
뱅크(420)에 형성된 돌기 또는 굴곡으로 인해, 뱅크 상에 배치되는 발광 소자층이 배치되는 길이가 길어질 수 있다. 예를 들면, 뱅크에 형성된 돌기 및 돌기가 형성되지 않은 굴곡을 따라 발광 소자층이 배치되고, 이는 발광 소자층 내에 전자가 이웃하는 서브 픽셀로 전자가 이동하는 거리가 증가되어, 구동 시 발광 소자층의 내부에 형성된 전자가 이웃하는 서브 픽셀로 이동하는 것을 방지할 수 있다.
뱅크(420) 및 제1 애노드 전극(410-A) 및 제2 애노드 전극(410-B) 상에 발광 소자층(430)이 배치될 수 있다.
발광 소자층(430)은 제1 발광 유닛(431), 전하 생성층(432), 및 제2 발광 유닛(433)을 포함할 수 있다.
발광 소자층(430)은 뱅크의 상면에 형성된 굴곡을 따라 배치될 수 있다.
설명의 편의를 위해, 2개의 발광 유닛만 도시하였으나, 2개 이상의 발광 유닛 및 2개 이상의 발광 유닛 사이에 포함된 1개 이상의 전하 생성층이 더 포함될 수 있다.
이하에서는 도 5를 참조하여 본 발명의 발광 소자층을 상세하게 설명한다. 도 5는 도 4의 발광 소자층을 확대한 단면도이다.
도 5를 참조하면, 뱅크(420) 및 제1 애노드 전극(410-A) 및 제2 애노드 전극(410-B) 상에 제1 발광 유닛(431)이 배치될 수 있다.
제1 발광 유닛(431)은 정공 주입층(HIL), 제1 전공 수송층(HTL-1), 제1 발광층, 및 제1 전자 수송층(ETL-1)을 포함할 수 있다
제1 발광층은 제1 서브 발광층(EML-1A) 및 제2 서브 발광층(EML-1B)을 포함할 수 있다.
정공 주입층(HIL), 제1 정공 수송층(HTL-1), 및 제1 전자 수송층(ETL-1)은 서브 픽셀에 모두에 대응하여 배치될 수 있다. 예를 들면, 각각의 서브 픽셀 및 이웃하는 서브 픽셀 사이에 끊어지지 않고 연속적으로 배치될 수 있다. 또는 각각의 서브 픽셀 및 이웃하는 서브 픽셀 사이에 적어도 일부분 끊어져 불연속적으로 배치될 수 있다.
정공 주입층(HIL)은 뱅크(420), 제1 애노드 전극(410-A) 및 제2 애노드 전극(410-B) 상에 배치될 수 있다. 정공 주입층은 뱅크의 상면에 형성된 굴곡을 따라 배치될 수 있다.
정공 주입층(HIL)은 정공의 주입을 원활하게 하는 역할을 하며, HATCN(1,4,5,8,9,11-hexaazatriphenylene-hexanitrile) 및 CuPc(cupper phthalocyanine), PEDOT(poly(3,4)-ethylenedioxythiophene), PANI(polyaniline) 및 NPD(N,N-dinaphthyl-N,N'-diphenylbenzidine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
제 1 정공 수송층(HTL-1)은 정공 주입층(HIL) 상에 배치될 수 있다. 제 1 정공 수송층(HTL-1)은 뱅크의 상면에 형성된 굴곡을 따라 배치될 수 있다.
제 1 정공 수송층(HTL-1)은 정공의 수송을 원활하게 하는 역할을 하며, NPD(N,N-dinaphthyl-N,N'-diphenylbenzidine), TPD(N,N'-bis-(3-methylphenyl)-N,N'-bis-(phenyl)-benzidine), s-TAD 및 MTDATA(4,4',4"-Tris(N-3-methylphenyl-N-phenyl-amino)-triphenylamine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
전공 수송층(HTL-1) 상에 제1 서브 발광층(EML-1A) 및 제2 서브 픽셀 발광층(EML-1B)이 배치될 수 있다.
제1 서브 발광층(EML-1A) 및 제2 서브 발광층(EML-1B)은 뱅크(420)와 적어도 일부분 중첩할 수 있으며, 이웃하는 서브 픽셀 사이에 이격되어 형성될 수 있다. 예를 들면, 제1 서브 발광층(EML-1A) 및 제2 서브 발광층(EML-1B)은 파인 메탈 마스크(Fine Metal Mask, FMM)로 각각의 서브 픽셀에 증착될 수 있다.
제1 서브 발광층(EML-1A)은 제2 발광 유닛(433)에 포함된 제3 서브 발광층(EML-2A)과 중첩될 수 있다. 제1 서브 발광층(EML-1A)은 제2 발광 유닛(433)에 포함된 제3 서브 발광층(EML-2A)과 동일한 색을 발광할 수 있다. 제1 서브 발광층(EML-1A)은 제2 발광 유닛(433)에 포함된 제3 서브 발광층(EML-2A)과 동일한 파장대의 광을 발광할 수 있다.
제2 서브 발광층(EML-1B)은 제2 발광 유닛(433)에 포함된 제4 서브 발광층(EML-2B)과 중첩될 수 있다. 제2 서브 발광층(EML-1B)은 제2 발광 유닛(433)에 포함된 제4 서브 발광층(EML-2B)과 동일한 색을 발광할 수 있다. 제2 서브 발광층(EML-1B)은 제2 발광 유닛(433)에 포함된 제4 서브 발광층(EML-2B)과 동일한 파장대의 광을 발광할 수 있다.
제1 서브 발광층(EML-1A) 및 제2 서브 발광층(EML-1B)는 서로 다른 색을 발광하고, 적색, 녹색, 및 청색을 발광하는 발광 물질을 각각 포함할 수 있으며, 발광 물질은 인광 물질 또는 형광 물질을 이용하여 형성할 수 있다.
예를 들면, 제1 서브 발광층(EML-1A)은 적색 또는 녹색을 발광할 수 있고, 제2 서브 픽셀(SP_2)은 청색을 발광할 수 있다.
보다 구체적으로, 제1 서브 발광층(EML-1A)이 적색을 발광하는 경우, 제1 서브 발광층(EML-1A)은 CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline) acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline) acetylacetonate iridium), PQIr(tris(1-phenylquinoline) iridium) 및 PtOEP(octaethylporphyrin platinum)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광 물질로 이루어질 수 있고, 이와는 달리 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광 물질로 이루어질 수 있으나 이에 한정되지 않는다.
제1 서브 발광층(EML-1A)이 녹색을 발광하는 경우, 제1 서브 발광층(EML-1A)은 CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 Ir complex와 같은 도펀트 물질을 포함하는 인광 물질로 이루어질 수 있고, 이와는 달리 Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광 물질로 이루어질 수 있으나 이에 한정되지 않는다.
제2 서브 발광층(EML-1B)이 청색을 발광하는 경우, 제2 서브 발광층(EML-1B)은 CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, (4,6-F2ppy)2Irpic을 포함하는 도펀트 물질을 포함하는 인광 물질로 이루어질 수 있다. 또한, spiro-DPVBi, spiro-6P, 디스틸벤젠(DSB), 디스트릴아릴렌(DSA), PFO계 고분자 및 PPV계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광 물질로 이루어질 수 있으나 이에 한정되지 않는다.
제1 서브 발광층(EML-1A) 및 제2 서브 발광층(EML-1B)은 보조 발광층을 더 포함할 수 있다, 예를 들면, 보조 발광층은 제1 서브 발광층(EML-1A)의 하부 또는 상부에 배치될 수 있다. 보조 발광층은 제1 서브 발광층(EML-1A)과 동일한 색을 발광하거나, 다른 색을 발광할 수 있다. 또는 보조 발광층은 제2 서브 발광층(EML-1B)의 하부 또는 상부에 배치될 수 있다. 보조 발광층은 제2 서브 발광층(EML-1B)과 동일한 색을 발광하거나, 다른 색을 발광할 수 있다.
제1 서브 발광층(EML-1A), 제2 서브 발광층(EML-1B) 및 제1 정공 수송층(HTL-1) 상에 제1 전자 수송층(ETL-1)이 배치될 수 있다.
제1 전자 수송층(ETL-1)은 전자의 수송을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD(2-(4-biphenylyl)-5-(4-tert-butylpheny)-1,3,4oxadiazole), TAZ, spiro-PBD, BAlq 및 SAlq로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
제1 전자 수송층(ETL-1) 상에 전자 주입층(electron injection layer: EIL)이 추가로 더 배치될 수 있다.
제1 발광 유닛(431) 상에 전하 생성층(432)이 배치될 수 있다. 또는 제1 발광 유닛(431)의 제1 전자 수송층(ETL-1) 상에 전하 생성층(432)이 배치될 수 있다. 전하 생성층(432)은 뱅크의 상면에 형성된 돌기 또는 굴곡을 따라 배치될 수 있다.
전하 생성층(432)은 제1 발광 유닛(431)으로 전자의 주입을 돕는 n형 전하 생성층(n-CGL)과 제2 발광 유닛(433)으로 정공 주입을 돕는 p형 전하 생성층(p-CGL)을 더 포함할 수 있다.
n형 전하 생성층(n-CGL)은 알칼리 금속, 알칼리 금속 화합물 또는 전자 주입 역할을 하는 유기물 또는 이들의 화합물로 형성할 수 있다. 예를 들면, 리튬(Li), 세슘(Cs)이 도핑된 안트라센 유도체와 같은 n형(n-type) 물질의 혼합층으로 이루어질 수 있으나 이에 한정되지 않는다.
p형 전하 생성층(p-CGL)은 정공 주입층의 물질로 사용되는 유기물로 형성하는 것이 가능하다. 예를 들어서, HATCN, F4-TCNQ와 같은 p형(p-type) 물질의 단일층으로 이루어질 수 있으나 이에 한정되지 않는다.
n형 전하 생성층(n-CGL) 및 p형 전하 생성층(p-CGL)은 뱅크의 상면에 형성된 굴곡을 따라 배치될 수 있다.
본 발명의 실시예에 따른 발광 표시 장치는 발광 소자층을 뱅크의 상부에 형성된 돌기 또는 굴곡을 따라서 배치하므로, 이웃하는 서브 픽셀로 전자가 이동하는 거리가 증가되어 수평 누설 전류를 차단할 수 있다. 즉, 구동 시 발광 소자층의 내부에 형성된 전자가 이웃하는 픽셀로 이동하는 것을 방지할 수 있다.
또한 이웃하는 서브 픽셀 사이의 간격이 줄어들더라도 수평 누설 전류를 차단할 수 있다. 특히 저계조에서 이웃하는 서브 픽셀이 발광되는 시인성 불량을 해결하고, 색 재현율을 향상시킬 수 있다.
전하 생성층(432) 상에 제2 발광 유닛(433)이 배치될 수 있다.
제2 발광 유닛(433)은 제2 정공 수송층(HTL-2), 제2 발광층, 제2 전자 수송층(ETL-2), 및 제2 전자 주입층(EIL)을 포함할 수 있다
전하 생성층(432) 상에 제2 정공 수송층(HTL-2)이 배치될 수 있다. 또는 p형 전하 생성층(p-CGL) 상에 제2 정공 수송층(HTL-2)이 배치될 수 있다.
제2 정공 수송층(HTL-2)은 뱅크의 상면에 형성된 굴곡을 따라 배치될 수 있다.
p형 전하 생성층(p-CGL)과 제2 정공 수송층(HTL-2) 사이에 정공 주입층(Hole Injection Layer, HIL)이 추가로 더 배치될 수 있다.
제2 정공 수송층(HTL-2) 정공의 수송을 원활하게 하는 역할을 하며, NPD(N,N-dinaphthyl-N,N'-diphenylbenzidine), TPD(N,N'-bis-(3-methylphenyl)-N,N'-bis-(phenyl)-benzidine), s-TAD 및 MTDATA(4,4',4"-Tris(N-3-methylphenyl-N-phenyl-amino)-triphenylamine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
제2 정공 수송층(HTL-2) 상에 제3 서브 발광층(EML-2A) 및 제4 서브 발광층(EML-2B)이 배치될 수 있다.
제3 서브 발광층(EML-2A) 및 제4 서브 발광층(EML-2B)은 뱅크와 적어도 일부분 중첩할 수 있으며, 이웃하는 서브 픽셀 사이에 이격되어 형성될 수 있다. 예를 들면, 제3 서브 발광층(EML-2A) 및 제4 서브 발광층(EML-2B)은 파인 메탈 마스크(Fine Metal Mask, FMM)로 각각의 서브 픽셀에 증착될 수 있다.
제3 서브 발광층(EML-2A)은 제1 발광 유닛(431)에 포함된 제1 서브 발광층(EML-1A)과 중첩될 수 있다. 제3 서브 발광층(EML-2A)은 제1 발광 유닛(431)에 포함된 제1 서브 발광층(EML-1A)과 동일한 색을 발광할 수 있다. 제3 서브 발광층(EML-2A)은 제1 발광 유닛(431)에 포함된 제1 서브 발광층(EML-1A)과 동일한 파장대의 광을 발광할 수 있다.
제4 서브 발광층(EML-2B)은 제1 발광 유닛(431)에 포함된 제2 서브 발광층(EML-1B)과 중첩될 수 있다. 제4 서브 발광층(EML-2B)은 제1 발광 유닛(431)에 포함된 제2 서브 발광층(EML-1B)과 동일한 색을 발광할 수 있다. 제4 서브 발광층(EML-2B)은 제1 발광 유닛(431)에 포함된 제2 서브 발광층(EML-1B)과 동일한 파장대의 광을 발광할 수 있다.
제3 서브 발광층(EML-2A) 및 제4 서브 발광층(EML-2B)는 서로 다른 색을 발광하고, 적색, 녹색, 및 청색을 발광하는 발광 물질을 각각 포함할 수 있으며, 발광 물질은 인광 물질 또는 형광 물질을 이용하여 형성할 수 있다.
예를 들면, 제3 서브 발광층(EML-2A)은 적색 또는 녹색을 발광할 수 있고, 제4 서브 발광층(EML-2B)은 청색을 발광할 수 있다.
보다 구체적으로, 제3 서브 발광층(EML-2A)이 적색을 발광하는 경우, 제3 서브 발광층(EML-2A)은 CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline) acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline) acetylacetonate iridium), PQIr(tris(1-phenylquinoline) iridium) 및 PtOEP(octaethylporphyrin platinum)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광 물질로 이루어질 수 있고, 이와는 달리 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광 물질로 이루어질 수 있으나 이에 한정되지 않는다.
제3 서브 발광층(EML-2A)이 녹색을 발광하는 경우, 제3 서브 발광층(EML-2A)은 CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 Ir complex와 같은 도펀트 물질을 포함하는 인광 물질로 이루어질 수 있고, 이와는 달리 Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광 물질로 이루어질 수 있으나 이에 한정되지 않는다.
제4 서브 발광층(EML-2B)이 청색을 발광하는 경우, 제4 서브 발광층(EML-2B)은 CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, (4,6-F2ppy)2Irpic을 포함하는 도펀트 물질을 포함하는 인광 물질로 이루어질 수 있다. 또한, spiro-DPVBi, spiro-6P, 디스틸벤젠(DSB), 디스트릴아릴렌(DSA), PFO계 고분자 및 PPV계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광 물질로 이루어질 수 있으나 이에 한정되지 않는다.
제3 서브 발광층(EML-2A) 및 제4 서브 발광층(EML-2B)는 보조 발광층을 더 포함할 수 있다, 예를 들면, 보조 발광층은 제3 서브 발광층(EML-2A)의 하부 또는 상부에 배치될 수 있다. 보조 발광층은 제3 서브 발광층(EML-2A)과 동일한 색을 발광하거나, 다른 색을 발광할 수 있다. 또는 보조 발광층은 제4 서브 발광층(EML-2B)의 하부 또는 상부에 배치될 수 있다. 보조 발광층은 제4 서브 발광층(EML-2B)과 동일한 색을 발광하거나, 다른 색을 발광할 수 있다.
제3 서브 발광층(EML-2A), 제4 서브 발광층(EML-2B) 및 제2 정공 수송층(HTL-2) 상에 제2 전자 수송층(ETL-2)이 배치될 수 있다.
제2 전자 수송층(ETL-2)은 전자의 수송을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD(2-(4-biphenylyl)-5-(4-tert-butylpheny)-1,3,4oxadiazole), TAZ, spiro-PBD, BAlq 및 SAlq로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
제2 전자 수송층(ETL-2)상에 전자 주입층(EIL)이 배치될 수 있다.
전자 주입층(EIL)은 전자의 주입을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD(2-(4-biphenylyl)-5-(4-tert-butylpheny)-1,3,4oxadiazole), TAZ, spiro-PBD, BAlq 또는 SAlq를 사용할 수 있으나 이에 한정되지 않는다.
제1 발광 유닛(431) 및 제2 발광 유닛(433)에 포함된 구성 요소들은 경우에 따라 두개 이상의 복수로 형성되거나, 생략될 수 있다.
제2 발광 유닛(433) 상에 캐소드 전극(440)이 배치될 수 있다. 전자 주입층(EIL)상에 캐소드 전극(440)이 배치될 수 있다.
캐소드 전극(440)은 뱅크의 상면에 형성된 돌기 또는 굴곡을 따라 배치될 수 있다.
캐소드 전극(440)은 발광 소자층에 전자를 공급하고, 일함수가 낮은 도전성 물질로 이루어질 수 있다.
발광 표시 장치(100)가 상부 발광 방식(Top emission)인 경우, 캐소드 전극(440)은 빛을 투과하는 투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, 인듐 틴 옥사이드(Indium Tin Oxide; ITO), 및 인듐 징크 옥사이드(Induim Zinc Oxide; IZO) 중 적어도 하나 이상으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
또한, 빛을 투과하는 반투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, LiF/Al, CsF/Al, Mg:Ag, Ca/Ag, Ca:Ag, LiF/Mg:Ag, LiF/Ca/Ag, 및 LiF/Ca:Ag와 같은 합금 중 적어도 하나 이상으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
발광 표시 장치(100)가 하부 발광 방식(Bottom emission)인 경우, 캐소드 전극(440)은 빛을 반사하는 반사 전극으로 불투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, 캐소드 전극(440)은 은(Ag), 알루미늄(Al), 금(Au), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 또는 이들의 합금 중 적어도 하나 이상으로 형성될 수 있다.
캐소드 전극(440) 상에 캡핑층(450)이 배치될 수 있다.
캡핑층(capping layer: CPL, 450)은 유기 발광 소자의 광 추출 효과를 증가시키기 위한 것으로, 캡핑층(450)은 발광 소자층(400)을 구성하는 물질 중 어느 하나로 이루어질 수 있다. 캡핑층(450)은 두개 이상의 복수의 층으로 형성되거나, 생략될 수 있다.
이하에서는 본 발명의 실시예를 도 6을 참조하여 설명하기로 한다.
도 6에 도시된 발광 표시 장치(100)는 도 4의 표시 장치와 비교하여 봉지층(500) 및 터치 센서층(600)을 제외하고 실질적으로 동일하므로 중복 설명은 생략한다.
도 6은 본 발명의 실시예에 따른 기판에 배치된 봉치층 및 터치 센서층을 도시한 단면도이다.
캐소드 전극(440) 또는 캡핑층(450) 상에 봉지층(500)이 배치될 수 있다. 봉지층(500)은 외부의 수분, 산소, 또는 이물로부터 발광 소자층(400)을 보호할 수 있다. 예를 들면, 발광 물질과 전극 물질의 산화를 방지하기 위해 외부로부터의 산소 및 수분의 침투를 방지할 수 있다.
봉지층(500)은 발광층에서 발광되는 빛이 투과되도록 투명한 물질로 이루어질 수 있다.
봉지층(500)은 수분이나 산소의 침투를 차단하는 제1 봉지층(510), 제2 봉지층(520), 및 제3 봉지층(530)을 포함할 수 있다. 제1 봉지층(510), 제2 봉지층(520), 및 제3 봉지층(530)은 교대로 적층된 구조를 가질 수 있다. 봉지층(500)은 발광층에서 발광되는 빛이 투과되도록 투명한 물질로 이루어질 수 있다.
제1 봉지층(510) 및 제3 봉지층(530)은 질화 실리콘(SiNx), 산화 실리콘(SiOx) 또는 산화알루미늄(AlyOz) 중 적어도 하나 이상의 무기물로 이루어질 수 있으며, 이에 한정되는 것은 아니다. 제1 봉지층(510) 및 제3 봉지층(530)은 화학 기상 증착법(Chemical Vapor Deposition; CVD) 또는 원자층 증착법(Atomic Layer Deposition; ALD) 등의 진공성막법을 사용하여 형성될 수 있으며, 이에 한정되는 것은 아니다.
제1 봉지층(510) 및 제3 봉지층(530)은 적어도 두개 이상의 복수의 층으로 형성될 수 있다. 예를 들면, 제1 봉지층(510)은 산화 실리콘(SiOx) / 질화 실리콘(SiNx) / 산화 실리콘(SiOx)의 3층 구조로 이루어질 수 있으며, 이에 한정되는 것은 아니다. 예를 들면, 제3 봉지층(530)은 산화 실리콘(SiOx) / 질화 실리콘(SiNx) 의 3층 구조로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
제2 봉지층(520)은 제조 공정 상 발생할 수 있는 이물 또는 파티클(Particle)을 커버할 수 있다. 또한, 제2 봉지층(520)은 제1 봉지층(510)의 표면을 평탄화할 수 있다. 예를 들면, 제2 봉지층(520)은 파티클 커버층(Partible Cover Layer)일 수 있으며, 용어에 한정되는 것은 아니다.
제2 봉지층(520)은 유기물, 예를 들면, 실리콘옥시카본(SiOCz) 에폭시(epoxy), 폴리이미드(polyimide), 폴리에틸렌(polyethylene), 아크릴레이트(acrylate) 계열 등의 고분자(polymer)일 수 있으며, 이에 한정되는 것은 아니다.
제2 봉지층(520)은 열 또는 광에 의해 경화되는 열 경화성 물질 또는 광 경화성 물질로 이루어질 수 있다.
봉지층(500) 상에 터치 센서층(600)이 배치될 수 있다.
터치 센서층(600)은 제1 터치 전극(640_R), 제1 터치 연결 전극(620), 제2 터치 전극, 및 제2 터치 연결 전극(640_C)을 포함할 수 있다.
제1 터치 전극(640_R), 제1 터치 연결 전극(620), 제2 터치 전극, 및 제2 터치 연결 전극(640_C)의 일부분은 뱅크(420), 전원 배선 또는 데이터 라인과 중첩하여 배치될 수 있다.
제1 터치 전극(640_R), 제2 터치 전극, 제1 터치 연결 전극(620), 및 제2 연결 전극(620_C)은 작은 선폭을 갖는 메탈 라인들이 서로 교차하여 이루어진 메쉬 패턴으로 형성될 수 있다. 메쉬 패턴은 마름모 형태를 가질 수 있다, 또한 메쉬 패턴의 형태는 사각형 오각형, 육각형, 원형, 타원형 등일 수 있으며, 이에 한정되는 것은 아니다.
제1 터치 전극(640_R), 제2 터치 전극, 제1 터치 연결 전극(620), 및 제2 터치 연결 전극(640_C)은 재료의 저항이 낮고, 불투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd), 텅스텐(W), 금(Au), 및 투명 도전성 산화물(Transparent Conductive Oxide; TCO) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
예를 들면, 제1 터치 전극(640_R), 제2 터치 전극, 제1 터치 연결 전극(620), 및 제2 터치 연결 전극(640_C)은 도전성 금속 물질로 이루어진 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
제1 터치 전극(640_R), 제2 터치 전극, 제1 터치 연결 전극(620), 및 제2 터치 연결 전극(640_C)은 제1 소스 전극(250), 제1 드레인 전극(270), 제2 소스 전극(350), 및 제2 드레인 전극(370)과 동일한 물질로 이루어질 수 있다.
봉지층(500) 상에 터치 버퍼층(610)이 배치될 수 있다. 터치 버퍼층(610)은 터치 센서층(600)의 제조 공정 시 이용되는 약액(현상액 또는 식각액 등등) 또는 외부로부터의 수분 등이 유기물을 포함하는 발광 소자층(400)으로 침투되는 것을 차단할 수 있다. 또한 터치 버퍼층(610)의 상부에 배치되는 다수의 터치 센서 메탈이 외부의 충격으로 단선이 되는 문제를 방지할 수 있으며, 터치 센서층의 구동 시 발생할 수 있는 간섭 신호를 차단할 수 있다.
터치 버퍼층(610)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다. 또는, 터치 버퍼층(610)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
터치 버퍼층(610) 상에 제1 터치 연결 전극(620)이 배치될 수 있다.
예를 들면, 제1 터치 연결 전극(620)은 제1 방향(또는 X축 방향)으로 인접하는 제1 터치 전극(640_R)의 사이에 배치될 수 있다. 제1 터치 연결 전극(620)은 제1 방향(또는 X축 방향)으로 이격되어 인접하게 배치된 복수의 제1 터치 전극(640_R)을 전기적으로 연결할 수 있으며, 이에 한정되는 것은 아니다.
제1 터치 연결 전극(620)은 제2 방향(또는 Y축 방향)으로 인접하는 제2 터치 전극을 연결하는 제2 터치 연결 전극(640_C)과 중첩하도록 배치될 수 있다. 제1 터치 연결 전극(620)과 제2 터치 연결 전극(640_C)은 서로 다른 층에 형성되므로, 전기적으로 절연될 수 있다.
터치 버퍼층(610) 및 제1 터치 연결 전극(620) 상에 터치 절연층(630)이 배치될 수 있다.
터치 절연층(630)은 제1 터치 전극(640_R)과 제1 터치 연결 전극(620)을 전기적으로 연결하기 위하여 홀을 포함할 수 있다.
터치 절연층(630)은 제2 터치 전극 및 제2 터치 연결 전극(640_C)을 전기적으로 절연시킬 수 있다.
터치 절연층(630)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
터치 절연층(630) 상에 제1 터치 전극(640_R), 제2 터치 전극, 및 제2 터치 연결 전극(640_C)이 배치될 수 있다.
제1 터치 전극(640_R)과 제2 터치 전극은 일정 간격 이격되어 배치될 수 있다. 제1 방향(또는 X축 방향)으로 인접하는 적어도 하나 이상의 제1 터치 전극(640_R)은 서로 이격되어 형성될 수 있다. 제1 방향(또는 X축 방향)으로 인접하는 적어도 하나 이상의 제1 터치 전극(640_R)은 복수의 제1 터치 전극(740_R) 사이에 배치된 제1 터치 연결 전극(620)과 연결될 수 있다. 예를 들면, 인접한 복수의 제1 터치 전극(640_R)은 터치 절연층(630)의 홀을 통해 제1 터치 연결 전극(620)과 연결될 수 있다.
제2 방향(또는 Y축 방향)으로 인접하는 제2 터치 전극은 제2 터치 연결 전극(640_C)에 의해 연결될 수 있다. 제2 터치 전극 및 제2 터치 연결 전극(640_C)은 동일한 층에 형성될 수 있다. 예를 들면, 제2 터치 연결 전극(640_C)은 제2 터치 전극과 동일한 층에 복수의 제2 터치 전극들 사이에 배치될 수 있다. 제2 터치 연결 전극(640_C)은 제2 터치 전극으로부터 연장되어 형성될 수 있다.
제1 터치 전극(640_R), 제2 터치 전극, 및 제2 터치 연결 전극(640_C)은 동일한 공정으로 형성될 수 있다.
제1 터치 전극(640_R), 제2 터치 전극, 및 제2 터치 연결 전극(640_C) 상에 터치 평탄화층(650)이 배치될 수 있다.
터치 구동 회로는 제1 터치 전극(640_R)으로부터 터치 감지 신호를 수신할 수 있다. 또한, 터치 구동 회로는 제2 터치 전극으로부터 터치 구동 신호를 전송할 수 있다. 터치 구동 회로는 복수의 제1 터치 전극(640_R) 및 제2 터치 전극 사이의 상호 정전 용량(mutual capacitance)을 이용하여 사용자의 터치를 감지할 수 있다. 예를 들면, 발광 표시 장치(100)에 터치 동작이 이루어질 경우, 제1 터치 전극(640_R)과 제2 터치 전극 사이에 정전 용량(capacitance) 변화가 발생할 수 있다. 터치 구동 회로는 이러한 정전 용량 변화를 감지하여 터치 좌표를 검출할 수 있다.
이하에서는 본 발명의 실시예를 도 7을 참조하여 설명하기로 한다.
도 7은 본 발명의 실시예에 따른 기판에 배치된 컬러 필터층을 도시한 단면도이다.
도 7에 도시된 발광 표시 장치(100)는 도 6의 표시 장치와 비교하여 컬러 필터층(700)을 제외하고 실질적으로 동일하므로 중복 설명은 생략한다.
터치 센서층(600) 상에 컬러 필터층(700)이 배치될 수 있다.
발광 표시 장치(100)가 상부 발광 방식(Top emission)인 경우, 발광층에서 발광하는 빛이 상부 기판 방향으로 진행하여 컬러 필터(702)를 통해 화상을 표시할 수 있다. 컬러 필터층(700)은 각각의 서브 픽셀의 발광층에서 발광되는 색과 동일한 색을 각각의 서브 픽셀에 배치하여, 색순도를 더욱 향상된 표시 장치를 제공하는 것이다. 또한, 컬러 필터층(700)을 제2 기판과 인접하게 배치하여, 외광 반사가 저감되어 광효율이 향상될 수 있다. 또한, 편광판을 사용하지 않게 되어 비용 절감을 할 수 있다.
터치 평탄화층(650) 상에 컬러 필터 버퍼층(710)이 배치될 수 있다.
컬러 필터 버퍼층(710)은 컬러 필터층의 제조 공정 시 이용되는 약액(현상액 또는 식각액 등등) 또는 외부로부터의 수분 등이 유기물을 포함하는 발광 소자층으로 침투되는 것을 차단할 수 있다.
컬러 필터 버퍼층(710) 상에 블랙 매트릭스(720)이 배치될 수 있다.
블랙 매트릭스(720)는 블랙(또는 검정색)을 띄는 절연층으로, 각각의 컬러 필터(730)의 사이에 배치되어, 이웃하는 컬러 필터(730) 간의 혼색을 방지할 수 있다. 또는, 구성 요소들이 발광 표시 장치(100)의 외부에서 시인되는 것을 방지할 수 있다.
블랙 매트릭스(720)는 뱅크(420)와 중첩될 수 있다. 블랙 매트릭스(720)의 폭은 뱅크(420)의 폭보다 작을 수 있다.
블랙 매트릭스(720) 상에 컬러 필터층(730)이 배치될 수 있다.
컬러 필터층(730)은 제1 컬러 필터(730-A) 및 제2 컬러 필터층(730-B)를 포함할 수 있다. 제1 컬러 필터(730-A) 및 제2 컬러 필터(730-B)는 각각의 서브 픽셀(SP)에 증착될 수 있다.
제1 컬러 필터(730-A) 및 제2 컬러 필터(730-B)는 서로 이웃하는 서브 픽셀(SP) 사이에 이격되어 형성될 수 있다. 예를 들면, 제1 컬러 필터(730-A) 및 제2 컬러 필터(730-B)는 각각의 서브 픽셀(SP)에 증착될 수 있다. 제1 컬러 필터(730-A) 및 제2 컬러 필터(730-B)의 적어도 일부분은 블랙 매트릭스(720) 상부에 배치되며, 제1 컬러 필터(730-A) 및 제2 컬러 필터(730-B)사이의 이격되는 영역은 블랙 매트릭스(720) 상에 형성될 수 있다.
제1 컬러 필터(730-A) 및 제2 컬러 필터(730-B)는 서로 다른 색으로 이루어질 수 있다. 제1 컬러 필터(730-A) 및 제2 컬러 필터(730-B)는 적색, 녹색, 및 청색의 염료 또는 안료로 이루어질 수 있다.
제1 컬러 필터(730-A)는 제1 서브 발광층(EML-1A) 또는 제3 서브 발광층(EML-2A)에서 발광되는 빛과 동일한 색을 가질 수 있고, 제2 컬러 필터(730-B)는 제2 서브 발광층(EML-1B) 또는 제4 서브 발광층(EML-2B)에서 발광되는 빛과 동일한 색을 가질 수 있다. 예를 들면, 제1 컬러 필터(730-A)는 적색 또는 녹색을 발광할 수 있고, 제2 컬러 필터(730-B)는 청색을 발광할 수 있다.
또는, 제1 컬러 필터(730-A)는 제1 서브 발광층(EML-1A) 또는 제3 서브 발광층(EML-2A)에서 발광되는 빛과 다른 색을 가질 수 있고, 제2 컬러 필터(730-B)는 제2 서브 발광층(EML-1B) 또는 제4 서브 발광층(EML-2B)에서 발광되는 빛과 다른 색을 가질 수 있다.
제1 컬러 필터(730-A) 및 제2 컬러 필터(730-B)는 블랙 매트릭스(720)와 적어도 일부분 중첩할 수 있다. 제1 컬러 필터(730-A) 및 제2 컬러 필터(730-B)는 블랙 매트릭스(720)의 적어도 일부분을 덮으며 배치될 수 있다.
제1 컬러 필터(730-A) 및 제2 컬러 필터(730-B)는 적어도 일부분 뱅크(420)와 중첩될 수 있다.
제1 컬러 필터(730-A) 및 제2 컬러 필터(730-B)의 두께는 적어도 일부분 블랙 매트릭스(720)의 두께보다 클 수 있다.
컬러 필터(730) 및 블랙 매트릭스(720) 상에 오버코트층(740)이 배치될 수 있다.
오버코트층(740)은 컬러 필터(730) 및 블랙 매트릭스(720)을 덮도록 배치될 수 있다.
오버코트층(740)은 BCB(BenzoCycloButene), 아크릴계 수지(Acryl resin), 에폭시 수지(Epoxy resin), 페놀 수지(Phenolic resin), 폴리아미드계 수지(Polyamide resin), 또는 폴리이미드계 수지(Polyimide resin)와 같은 유기 절연 물질 중 적어도 하나 이상의 물질로 형성될 수 있으며, 이에 한정되는 것은 아니다.
터치 센서층(600) 또는 컬러 필터층(700)이 배치된 기판 상에 접착층(800이 배치될 수 있다. 예를 들면, 접착층(800)은 터치 센서층(600) 또는 컬러 필터층(700)과 제2 기판(900)을 접착(또는 부착)할 수 있다.
접착층(800)은 접착성을 갖는 물질로 이루어질 수 있다. 예를 들면, 접착층(800)은 OCA(Optical Clear Adhesive), PSA(Pressure Sensitive Adhesive) 등으로 이루어질 수 있으나, 이에 제한되지 않는다
접착층(800) 상부에 제2 기판(900)이 배치될 수 있다. 제2 기판은(900)은 유리, 또는 유연성(flexibility)을 갖는 플라스틱 물질로 이루어질 수 있다.
예를 들면, 제2 기판(900)은 폴리이미드(Polyimide, PI), 폴리메틸메타아크릴레이트(polymethylmethacrylate, PMMA), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리에테르술폰(Polyethersulfone), 및 폴리카보네이트(Polycarbonate) 중 적어도 하나 이상으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
본 발명에의 도면에 도시하지 않았지만, 퀀텀닷(Quantum dot, QD)을 포함한 층이 더 포함될 수 있다.
본 발명의 실시예에 따른 표시 장치는 아래와 같이 설명될 수 있다.
본 발명의 실시예에 따른 발광 표시 장치는 발광부와 발광부 사이에 위치하는 비발광부를 포함하는 기판, 발광부에 위치하는 제1 서브 픽셀 및 제2 서브 픽셀, 제1 서브 픽셀 및 제2 서브 픽셀에 각각 배치되는 제1 전극, 비발광부에 배치되며, 적어도 하나의 돌기를 포함하는 뱅크, 발광부 및 비발광부에 위치하고, 제1 전극, 및 뱅크 상에 배치되며, 복수의 발광 유닛 및 복수의 발광 유닛 사이에 배치되는 전하 생성층을 포함하는 발광 소자층, 발광 소자층 상에 배치되는 제2 전극을 포함할 수 있다.
본 발명의 실시예에 따르면, 뱅크는 적어도 두 개의 두께를 가지고, 돌기의 두께가 상기 뱅크의 다른 영역 보다 두께가 클 수 있다.
본 발명의 실시예에 따르면, 뱅크의 상면은 굴곡을 가질 수 있다.
본 발명의 실시예에 따르면, 발광 소자층은 뱅크의 상면의 굴곡을 따라서배치될 수 있다.
본 발명의 실시예에 따르면, 제1 서브 픽셀 및 사기 제2 서브 픽셀의 구동 전압이 서로 다를 수 있다.
본 발명의 실시예에 따르면, 제3 서브 픽셀을 더 포함하고, 이웃하는 서브 픽셀들 간의 거리가 적어도 하나가 서로 다를 수 있다.
본 발명의 실시예에 따르면, 제1 내지 제3 서브 픽셀 중 구동 전압이 가장 작은 서브 픽셀과 다른 서브 픽셀 사이의 거리는 다른 서브 픽셀 사이의 거리보다 작을 수 있다.
본 발명의 실시예에 따르면, 전하 생성층은 제1 전하 생성층 및 제2 전하 생성층을 포함할 수 있다.
본 발명의 실시예에 따르면, 제1 전하 생성층은 리튬(Li), 나트륨(Na), 칼륨(K), 또는 세슘(Cs)과 같은 알칼리 금속, 또는 마그네슘(Mg), 스트론튬(Sr), 바륨(Ba), 또는 라듐(Ra)과 같은 알칼리 토금속을 포함할 수 있다.
본 발명의 실시예에 따르면, 제1 전하 생성층은 N-타입 도펀트를 포함하고, 상기 제2 전하 생성층은 P-타입 도펀트를 포함할 수 있다.
본 발명의 실시예에 따르면, 복수의 발광 유닛의 각각은 발광층을 포함할 수 있다.
본 발명의 실시예에 따르면, 복수의 발광 유닛에 포함된 발광층 중 적어도 하나는 청색을 발광할 수 있다.
본 발명의 실시예에 따르면, 복수의 발광 유닛은 적어도 3개 이상의 발광 유닛을 포함하고, 3개 이상의 발광 유닛은 동일한 색을 발광할 수 있다.
본 발명의 실시예에 따르면, 3개 이상의 발광 유닛은 청색을 발광할 수 있다.
본 발명의 실시예에 따르면, 발광층은 제1 서브 픽셀에 및 제2 서브 픽셀에 각각 배치되고, 서로 이격되어 배치될 수 있다.
본 발명의 실시예에 따르면, 제1 서브 픽셀에 및 제2 서브 픽셀의 각각에 배치된 발광층은 동일한 서브 픽셀에서 동일한 색을 발광할 수 있다.
본 발명의 실시예에 따르면, 뱅크의 하부에 배치되는 데이터 라인 및 전원 배선을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 데이터 라인 및 전원 배선은 상기 뱅크의 돌기와 중첩될 수 있다.
본 발명의 실시예에 따르면, 제2 전극 상에 봉지층, 봉지층 상에 배치되는 터치 센서층을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 터치 센서층 상에 배치되는 컬러 필터층을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 컬러 필터층은 블랙 매트릭스 및 컬러 필터를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 컬러 필터의 두께는 블랙 매트릭스의 두께보다 클 수 있다.
본 발명의 실시예에 따르면, 블랙 매트릭스는 상기 뱅크와 중첩할 수 있다.
본 발명의 실시예에 따르면, 뱅크의 폭은 상기 블랙 매트릭스의 폭보다 클 수 있다.
본 발명의 실시예에 따르면, 컬러 필터는 제1 서브 픽셀에 배치되는 제1 컬러 필터 및 제2 서브 픽셀에 배치되는 제2 컬러 필터를 포함하고, 제1 컬러 필터 및 제2 컬러 필터는 블랙 매트릭스 상에 서로 이격되어 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 표시 장치
110: 기판
200: 제1 박막 트랜지스터
300: 제2 박막 트랜지스터
420: 뱅크
430: 발광 소자층
431: 제1 발광 유닛
432: 전하 생성층
433: 제2 발광 유닛

Claims (26)

  1. 발광부와 상기 발광부 사이에 위치하는 비발광부를 포함하는 기판;
    상기 발광부에 위치하는 제1 서브 픽셀 및 제2 서브 픽셀;
    상기 제1 서브 픽셀 및 제2 서브 픽셀에 각각 배치되는 제1 전극;
    상기 비발광부에 배치되며, 적어도 하나의 돌기를 포함하는 뱅크;
    상기 발광부 및 상기 비발광부의 상기 제1 전극 및 상기 뱅크 상에 배치되며, 복수의 발광 유닛 및 상기 복수의 발광 유닛 사이에 배치되는 전하 생성층을 포함하는 발광 소자층;
    상기 발광 소자층 상에 배치되는 제2 전극을 포함하는, 발광 표시 장치
  2. 제1 항에 있어서,
    상기 뱅크는 서로 다른 적어도 두 개의 두께를 가지는 다수의 영역을 포함하며, 상기 돌기가 형성된 영역의 두께가 다른 영역의 두께 보다 큰, 발광 표시 장치.
  3. 제1 항에 있어서,
    상기 뱅크의 상면은 굴곡을 가지는, 발광 표시 장치.
  4. 제3 항에 있어서,
    상기 발광 소자층은 상기 뱅크의 상면의 굴곡을 따라서 배치되는, 발광 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 서브 픽셀 및 상기 제2 서브 픽셀의 구동 전압이 서로 다른, 발광 표시 장치.
  6. 제1 항에 있어서,
    제3 서브 픽셀을 더 포함하고,
    이웃하는 상기 서브 픽셀들 간의 거리가 적어도 하나가 서로 다른, 발광 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 내지 제3 서브 픽셀 중 구동 전압이 가장 작은 서브 픽셀과 다른 서브 픽셀 사이의 거리는 다른 서브 픽셀 사이의 거리보다 작은, 발광 표시 장치.
  8. 제1 항에 있어서,
    상기 전하 생성층은 제1 전하 생성층 및 제2 전하 생성층을 포함하는, 발광 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 전하 생성층은 리튬(Li), 나트륨(Na), 칼륨(K), 또는 세슘(Cs)과 같은 알칼리 금속, 또는 마그네슘(Mg), 스트론튬(Sr), 바륨(Ba), 또는 라듐(Ra)과 같은 알칼리 토금속을 포함하는, 발광 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 전하 생성층은 N-타입 도펀트를 포함하고, 상기 제2 전하 생성층은 P-타입 도펀트를 포함하는, 발광 표시 장치.
  11. 제1 항에 있어서,
    상기 복수의 발광 유닛의 각각은 발광층을 포함하는, 발광 표시 장치.
  12. 제11 항에 있어서,
    상기 복수의 발광 유닛에 포함된 발광층 중 적어도 하나는 청색을 발광하는, 발광 표시 장치.
  13. 제1 항에 있어서,
    복수의 발광 유닛은 적어도 3개 이상의 발광 유닛을 포함하고,
    상기 3개 이상의 발광 유닛은 동일한 색을 발광하는, 발광 표시 장치.
  14. 제13 항에 있어서,
    상기 3개 이상의 발광 유닛은 청색을 발광하는, 발광 표시 장치.
  15. 제11 항에 있어서,
    상기 발광층은 상기 제1 서브 픽셀에 및 제2 서브 픽셀에 각각 배치되고, 서로 이격되어 배치되는, 발광 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 서브 픽셀에 및 제2 서브 픽셀의 각각에 배치된 발광층은 동일한 서브 픽셀에서 동일한 색을 발광하는, 발광 표시 장치.
  17. 제1 항에 있어서,
    상기 비발광영역에 배치되는 데이터 라인 및 전원 배선을 더 포함하며,
    상기 데이터 라인 및 상기 전원 배선은 뱅크의 하부에 배치되는 발광 표시 장치.
  18. 제17 항에 있어서,
    상기 데이터 라인 및 상기 전원 배선은 상기 뱅크의 돌기와 중첩되는, 발광 표시 장치.
  19. 제1 항에 있어서,
    상기 제2 전극 상에 봉지층, 상기 봉지층 상에 배치되는 터치 센서층을 더 포함하는, 발광 표시 장치.
  20. 제19 항에 있어서,
    상기 터치 센서층 상에 배치되는 컬러 필터층을 더 포함하는, 발광 표시 장치.
  21. 제20 항에 있어서,
    상기 컬러 필터층은 블랙 매트릭스 및 컬러 필터를 더 포함하는, 발광 표시 장치.
  22. 제21 항에 있어서,
    상기 컬러 필터의 두께는 상기 블랙 매트릭스의 두께보다 큰, 발광 표시 장치.
  23. 제21 항에 있어서,
    상기 블랙 매트릭스는 상기 뱅크와 중첩하는, 발광 표시 장치.
  24. 제21 항에 있어서,
    상기 뱅크의 폭은 상기 블랙 매트릭스의 폭보다 큰, 발광 표시 장치.
  25. 제21 항에 있어서,
    상기 컬러 필터는 상기 제1 서브 픽셀에 배치되는 제1 컬러 필터 및 상기 제2 서브 픽셀에 배치되는 제2 컬러 필터를 포함하고, 상기 제1 컬러 필터 및 상기 제2 컬러 필터는 상기 블랙 매트릭스 상에 서로 이격되어 배치되는, 발광 표시 장치.
  26. 발광부와 상기 발광부 사이에 위치하는 비발광부를 포함하는 기판;
    상기 발광부에 위치하는 복수의 서브 픽셀;
    상기 복수의 서브 픽셀 각각에 배치되는 제1 전극;
    서로 인접하는 서브 픽셀 사이에 배치되는 뱅크;
    상기 발광부 및 상기 비발광부의 상기 제1 전극 및 상기 뱅크 상에 배치되며, 복수의 발광 유닛 및 상기 복수의 발광 유닛 사이에 배치되는 전하 생성층을 포함하는 발광 소자층;
    상기 발광 소자층 상에 배치되는 제2 전극으로 구성되며,
    상기 인접하는 서브 픽셀 사이의 발광소자층에는 전자가 이동하는 전자이동통로가 형성되며,
    상기 전자이동통로의 길이는 상기 인접하는 서브 픽셀 사이의 거리보다 긴, 발광 표시 장치.
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