KR20240011679A - 촬상 장치 및 전자 기기 - Google Patents
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Abstract
본 발명의 과제는 적층되는 복수의 기판이나 복수의 층 사이에서 송수되는 신호의 수를 삭감한다. 촬상 장치는, 광전 변환부를 각각 갖는 복수의 화소와, 복수의 화소 내의 2 이상의 화소를 포함하는 에어리어 화소마다 마련되어, 2 이상의 화소에서 광전 변환된 전하에 따른 신호를 디지털 신호로 변환하는 아날로그-디지털 변환부와, 화소 내의 광전 변환부에서 광전 변환된 전하를 출력하는 플로팅 디퓨전과, 복수의 화소 내의 복수의 광전 변환부, 복수의 아날로그-디지털 변환부 및 복수의 플로팅 디퓨전이 배치되는, 적층된 복수의 영역과, 복수의 영역 사이에서 신호의 송수를 행하는 신호 전송부를 구비한다. 에어리어 화소 내의 복수의 광전 변환부가 배치되는 영역과, 아날로그-디지털 변환부가 배치되는 영역은, 복수의 플로팅 디퓨전의 전하를 동일한 신호 전송부를 통해 송수한다.
Description
본 개시는, 촬상 장치 및 전자 기기에 관한 것이다.
종래의 이미지 센서는, 각 화소의 광전 변환부에서 광전 변환된 촬상 신호를 칼럼 단위로 아날로그-디지털 변환(이하, AD 변환)하고 있다. 이 때문에, 화소 어레이부 내의 모든 화소의 읽어내기에 시간이 걸린다는 문제가 있다.
따라서, 화소마다 AD 변환기를 마련하여, 각 화소마다 AD 변환을 행하는 화소 AD 방식의 촬상 장치가 제안되어 있다(특허문헌 1 참조).
그러나, 화소 AD 방식의 촬상 장치는, 화소마다 AD 변환부를 마련하기 때문에, 배선수가 증가함과 함께, 소비 전력도 증대되어, 고해상도의 촬상 장치를 제조하는 것은 용이하지 않다.
따라서, 광전 변환부가 배치되는 기판과, AD 변환부가 배치되는 기판을 별개로 마련하고, 이들 기판을 적층하는 촬상 장치가 실용화되고 있다. 적층된 2개의 기판 사이에서는, 범프나 비아 등을 통해서 각종 신호를 송수한다. 그런데, 2개의 기판 사이에서 송수되는 신호의 수가 많으면, 각 기판에 마련되는 배선 영역이 커지고, 광전 변환부의 면적 비율이 줄어들어, 개구율이 저하될 우려가 있다.
따라서, 본 개시에서는, 적층되는 복수의 기판이나 복수의 층 사이에서 송수되는 신호의 수를 삭감 가능한 촬상 장치 및 전자 기기를 제공하는 것이다.
상기한 과제를 해결하기 위해, 본 개시에 의하면, 광전 변환부를 각각 갖는 복수의 화소와,
상기 복수의 화소 내의 2 이상의 상기 화소를 포함하는 에어리어 화소마다 마련되어, 상기 2 이상의 화소에서 광전 변환된 전하에 따른 신호를 디지털 신호로 변환하는 아날로그-디지털 변환부와,
상기 화소 내의 상기 광전 변환부에서 광전 변환된 전하를 출력하는 플로팅 디퓨전과,
상기 복수의 화소 내의 복수의 상기 광전 변환부, 복수의 상기 아날로그-디지털 변환부 및 복수의 상기 플로팅 디퓨전이 배치되는, 적층된 복수의 영역과,
상기 복수의 영역 사이에서 신호의 송수를 행하는 신호 전송부를 구비하고,
상기 복수의 영역 중, 상기 복수의 광전 변환부가 배치되는 영역은, 상기 아날로그-디지털 변환부가 배치되는 영역과는 별도로 마련되고,
상기 에어리어 화소 내의 상기 복수의 광전 변환부가 배치되는 영역과, 상기 아날로그-디지털 변환부가 배치되는 영역은, 상기 복수의 플로팅 디퓨전의 전하를 동일한 상기 신호 전송부를 통해 송수하는, 촬상 장치가 제공된다.
상기 광전 변환부는, 실리콘의 반도체층을 갖거나, 또는 실리콘 이외의 반도체층을 가져도 된다.
상기 실리콘 이외의 반도체층은, 유기 반도체 재료를 포함하는 반도체층이어도 된다.
상기 화소마다 마련되어, 상기 광전 변환부에서 광전 변환된 전하를 축적하는 기억부와,
상기 화소마다 마련되어, 상기 광전 변환부에서 광전 변환된 전하를 상기 기억부에 축적할지 여부를 전환 제어하는 제1 전송 트랜지스터와,
상기 화소마다 마련되어, 상기 기억부에 축적된 전하를 상기 플로팅 디퓨전으로 전송할지 여부를 전환 제어하는 제2 전송 트랜지스터를 구비해도 된다.
상기 기억부는, 상기 복수의 영역 중, 상기 광전 변환부가 배치되는 영역에 배치되어도 된다.
상기 기억부는, 상기 광전 변환부와 동일한 층에 배치되거나, 또는 상기 광전 변환부가 배치되는 층에 적층되는 층에 배치되어도 된다.
상기 기억부는, 상기 복수의 영역 중, 상기 아날로그-디지털 변환부가 배치되는 영역과는 다른 영역에 배치되어도 된다.
상기 다른 영역은, 상기 플로팅 디퓨전에 전기적으로 접속되는 배선층을 갖고,
상기 기억부는, 상기 배선층과 동일한 층에 배치되어도 된다.
상기 아날로그-디지털 변환부는,
상기 전하에 따른 아날로그 신호를 참조 신호와 비교하는 비교기와,
상기 비교기의 비교 결과를 출력하는 비교 출력 처리부와,
상기 비교 출력 처리부의 출력 신호를 파형 정형하는 파형 정형부를 갖고,
상기 비교기, 상기 비교 출력 처리부 및 상기 파형 정형부는, 상기 복수의 영역 중 동일한 영역에 배치되어도 된다.
상기 아날로그-디지털 변환부는,
상기 전하에 따른 아날로그 신호를 참조 신호와 비교하는 비교기와,
상기 비교기의 비교 결과를 출력하는 비교 출력 처리부와,
상기 비교 출력 처리부의 출력 신호를 파형 정형하는 파형 정형부를 갖고,
상기 비교기와, 상기 비교 출력 처리부 및 상기 파형 정형부는, 상기 복수의 영역 중 서로 다른 영역에 배치되어도 된다.
상기 아날로그-디지털 변환부는,
상기 전하에 따른 아날로그 신호를 참조 신호와 비교하는 비교기와,
상기 비교기의 비교 결과를 출력하는 비교 출력 처리부와,
상기 비교 출력 처리부의 출력 신호를 파형 정형하는 파형 정형부를 갖고,
상기 비교기 및 상기 비교 출력 처리부와, 상기 파형 정형부는, 상기 복수의 영역 중 서로 다른 영역에 배치되어도 된다.
상기 광전 변환부가 배치되는 제1 영역과,
상기 아날로그-디지털 변환부의 적어도 일부가 배치되는 제2 영역을 갖고,
상기 신호 전송부는, 상기 제1 영역 및 상기 제2 영역 사이에서, 상기 플로팅 디퓨전의 전하를 송수해도 된다.
상기 광전 변환부는,
제1 광전 변환부와,
제2 광전 변환부를 갖고,
상기 플로팅 디퓨전은,
상기 제1 광전 변환부에서 광전 변환된 전하를 축적하는 제1 플로팅 디퓨전과,
상기 제2 광전 변환부에서 광전 변환된 전하를 축적하는 제2 플로팅 디퓨전을 갖고,
상기 복수의 영역은,
상기 제1 광전 변환부가 배치되는 제1 영역과,
상기 제2 광전 변환부가 배치되는 제2 영역과,
상기 아날로그-디지털 변환부의 적어도 일부가 배치되는 제3 영역을 갖고,
상기 신호 전송부는,
상기 제1 영역 및 상기 제3 영역 사이에서, 상기 제1 플로팅 디퓨전의 전하를 송수하는 제1 신호 전송부와,
상기 제2 영역 및 상기 제3 영역 사이에서, 상기 제2 플로팅 디퓨전의 전하를 송수하는 제2 신호 전송부를 가져도 된다.
상기 제1 광전 변환부 및 상기 제2 광전 변환부의 한쪽은 실리콘의 반도체층을 갖고, 상기 제1 광전 변환부 및 상기 제2 광전 변환부의 다른 쪽은 실리콘 이외의 반도체층을 가져도 된다.
상기 화소마다 마련되어, 상기 제1 광전 변환부에서 광전 변환된 전하를 축적하는 제1 기억부와,
상기 화소마다 마련되어, 상기 제2 광전 변환부에서 광전 변환된 전하를 축적하는 제2 기억부를 구비하고,
상기 제1 기억부는 상기 제1 영역에 배치되고,
상기 제2 기억부는 상기 제2 영역에 배치되고,
상기 제1 플로팅 디퓨전은, 상기 제1 기억부에 기억된 전하에 따른 전하를 축적하고,
상기 제2 플로팅 디퓨전은, 상기 제2 기억부에 기억된 전하에 따른 전하를 축적해도 된다.
상기 화소마다 마련되어, 상기 제1 광전 변환부 및 상기 제2 광전 변환부의 어느 한쪽에서 광전 변환된 전하를 축적하는 기억부를 구비하고,
상기 기억부는 상기 제2 영역에 배치되고,
상기 제1 플로팅 디퓨전 및 상기 제2 플로팅 디퓨전의 어느 한쪽은, 상기 기억부에 기억된 전하에 따른 전하를 축적하고, 상기 제1 플로팅 디퓨전 및 상기 제2 플로팅 디퓨전의 다른 쪽은, 상기 기억부에 기억되지 않고, 상기 제1 광전 변환부 또는 상기 제2 광전 변환부에서 광전 변환된 전하를 축적해도 된다.
상기 제1 광전 변환부 및 상기 제2 광전 변환부의 양쪽은, 실리콘의 반도체층을 갖거나, 또는 실리콘 이외의 반도체층을 가져도 된다.
상기 화소마다 마련되어, 상기 제1 광전 변환부에서 광전 변환된 전하를 축적하는 제1 기억부와,
상기 화소마다 마련되어, 상기 제2 광전 변환부에서 광전 변환된 전하를 축적하는 제2 기억부를 구비해도 된다.
상기 제1 기억부 및 상기 제2 기억부의 적어도 한쪽은, 상기 제1 영역 및 상기 제2 영역에 걸쳐서 마련되어도 된다.
본 개시에 의하면, 광전 변환된 화소마다의 디지털 신호를 출력하는 촬상 장치와,
상기 디지털 신호에 대하여 신호 처리를 행하는 신호 처리부를 구비하고,
상기 촬상 장치는,
광전 변환부를 각각 갖는 복수의 화소와,
상기 복수의 화소 내의 2 이상의 상기 화소를 포함하는 에어리어 화소마다 마련되어, 상기 2 이상의 화소에서 광전 변환된 전하에 따른 신호를 상기 디지털 신호로 변환하는 아날로그-디지털 변환부와,
상기 화소 내의 상기 광전 변환부에서 광전 변환된 전하를 출력하는 플로팅 디퓨전과,
상기 복수의 화소, 복수의 상기 아날로그-디지털 변환부 및 복수의 상기 플로팅 디퓨전이 배치되는, 적층된 복수의 영역과,
상기 복수의 영역 사이에서 신호의 송수를 행하는 신호 전송부를 구비하고,
상기 복수의 영역 중, 상기 광전 변환부가 배치되는 영역은, 상기 아날로그-디지털 변환부가 배치되는 영역과는 별도로 마련되고,
상기 신호 전송부는, 상기 광전 변환부가 배치되는 영역과, 상기 아날로그-디지털 변환부가 배치되는 영역 사이에서, 상기 플로팅 디퓨전의 전하를 송수하는, 전자 기기가 제공된다.
도 1은 본 기술의 일 실시 형태에 있어서의 촬상 장치의 구성예를 나타내는 도면.
도 2는 본 기술의 일 실시 형태에 있어서의 수직 구동부의 구성예를 나타내는 도면.
도 3은 본 기술의 일 실시 형태에 있어서의 수평 제어부의 구성예를 나타내는 도면.
도 4a는 본 기술의 일 실시 형태에 있어서의 에어리어 화소의 구성예를 나타내는 도면.
도 4b는 글로벌 셔터 방식에 대응하는 에어리어 화소의 개략 구성을 나타내는 블록도.
도 5a는 본 기술의 일 실시 형태에 있어서의 광전 변환부의 구성예를 나타내는 도면.
도 5b는 글로벌 셔터 방식에 있어서의 광전 변환부의 회로도.
도 6은 본 기술의 일 실시 형태에 있어서의 비교부의 구성예를 나타내는 도면.
도 7은 본 기술의 일 실시 형태에 있어서의 비교 출력 처리부의 구성예를 나타내는 도면.
도 8은 본 기술의 일 실시 형태에 있어서의 변환 결과 유지부의 구성예를 나타내는 도면.
도 9는 본 기술의 일 실시 형태에 있어서의 시각 코드 전송부의 구성예를 나타내는 도면.
도 10은 본 개시에 관한 촬상 장치의 1프레임 기간의 타이밍도.
도 11은 제1 예에 관한 에어리어 화소의 회로도.
도 12는 제1 예에 관한 에어리어 화소의 단면도.
도 13a는 도 12의 A-A선 방향의 평면도.
도 13b는 도 12의 B-B선 방향의 평면도.
도 14는 제2 예에 관한 에어리어 화소의 회로도.
도 15는 제2 예에 관한 에어리어 화소의 단면도.
도 16a는 도 15의 A-A선 방향의 평면도.
도 16b는 도 15의 B-B선 방향의 평면도.
도 16c는 도 15의 C-C선 방향의 평면도.
도 17은 제3 예에 관한 에어리어 화소의 회로도.
도 18은 제3 예에 관한 에어리어 화소의 단면도.
도 19a는 도 18의 A-A선 방향의 평면도.
도 19b는 도 18의 B-B선 방향의 평면도.
도 19c는 도 18의 C-C선 방향의 평면도.
도 20은 제1 예 내지 제3 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 21은 제4 예에 관한 에어리어 화소의 회로도.
도 22는 제4 예에 관한 에어리어 화소의 단면도.
도 23a는 도 22의 A-A선 방향의 평면도.
도 23b는 도 22의 B-B선 방향의 평면도.
도 24는 제5 예에 관한 에어리어 화소의 회로도.
도 25는 제5 예에 관한 에어리어 화소의 단면도.
도 26a는 도 25의 A-A선 방향의 평면도.
도 26b는 도 25의 B-B선 방향의 평면도.
도 26c는 도 25의 C-C선 방향의 평면도.
도 27은 제6 예에 관한 에어리어 화소의 회로도.
도 28은 제6 예에 관한 에어리어 화소의 단면도.
도 29a는 도 28의 A-A선 방향의 평면도.
도 29b는 도 28의 B-B선 방향의 평면도.
도 29c는 도 28의 C-C선 방향의 평면도.
도 30은 제4 예 내지 제6 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 31은 제7 예에 관한 에어리어 화소의 회로도.
도 32는 제7 예에 관한 에어리어 화소의 단면도.
도 33a는 도 32의 A-A선 방향의 평면도.
도 33b는 도 32의 B-B선 방향의 평면도.
도 33c는 도 32의 C-C선 방향의 평면도.
도 34는 제8 예에 관한 에어리어 화소의 회로도.
도 35는 제8 예에 관한 에어리어 화소의 단면도.
도 36a는 도 35의 A-A선 방향의 평면도.
도 36b는 도 35의 B-B선 방향의 평면도.
도 36c는 도 35의 C-C선 방향의 평면도.
도 37은 제7 예와 제8 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 38은 제9 예에 관한 에어리어 화소의 회로도.
도 39는 제9 예에 관한 에어리어 화소의 단면도.
도 40a는 도 39의 A-A선 방향의 평면도.
도 40b는 도 39의 B-B선 방향의 평면도.
도 40c는 도 39의 C-C선 방향의 평면도.
도 41은 제10 예에 관한 에어리어 화소의 회로도.
도 42는 제10 예에 관한 에어리어 화소의 단면도.
도 43a는 도 42의 A-A선 방향의 평면도.
도 43b는 도 42의 B-B선 방향의 평면도.
도 43c는 도 42의 C-C선 방향의 평면도.
도 44는 제11 예에 관한 에어리어 화소의 회로도.
도 45는 제11 예에 관한 에어리어 화소의 단면도.
도 46a는 도 45의 A-A선 방향의 평면도.
도 46b는 도 45의 B-B선 방향의 평면도.
도 46c는 도 45의 C-C선 방향의 평면도.
도 46d는 도 45의 D-D선 방향의 평면도.
도 47은 제9 예 내지 제11 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 48은 제12 예에 관한 에어리어 화소의 회로도.
도 49는 제12 예에 관한 에어리어 화소의 단면도.
도 50a는 도 49의 A-A선 방향의 평면도.
도 50b는 도 49의 B-B선 방향의 평면도.
도 51은 제13 예에 관한 에어리어 화소의 회로도.
도 52는 제13 예에 관한 에어리어 화소의 단면도.
도 53a는 도 52의 A-A선 방향의 평면도.
도 53b는 도 52의 B-B선 방향의 평면도.
도 53c는 도 52의 C-C선 방향의 평면도.
도 54는 제14 예에 관한 에어리어 화소의 회로도.
도 55는 제14 예에 관한 에어리어 화소의 단면도.
도 56a는 도 55의 A-A선 방향의 평면도.
도 56b는 도 55의 B-B선 방향의 평면도.
도 56c는 도 55의 C-C선 방향의 평면도.
도 57은 제12 예 내지 제14 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 58은 제15 예에 관한 에어리어 화소의 회로도.
도 59는 제15 예에 관한 에어리어 화소의 단면도.
도 60a는 도 59의 A-A선 방향의 평면도.
도 60b는 도 59의 B-B선 방향의 평면도.
도 60c는 도 59의 C-C선 방향의 평면도.
도 61은 제16 예에 관한 에어리어 화소의 회로도.
도 62는 제16 예에 관한 에어리어 화소의 단면도.
도 63a는 도 62의 A-A선 방향의 평면도.
도 63b는 도 62의 B-B선 방향의 평면도.
도 63c는 도 62의 C-C선 방향의 평면도.
도 63d는 도 62의 D-D선 방향의 평면도.
도 64는 제17 예에 관한 에어리어 화소의 회로도.
도 65는 제17 예에 관한 에어리어 화소의 단면도.
도 66a는 도 65의 A-A선 방향의 평면도.
도 66b는 도 65의 B-B선 방향의 평면도.
도 66c는 도 65의 C-C선 방향의 평면도.
도 66d는 도 65의 D-D선 방향의 평면도.
도 67은 제15 예 내지 제17 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 68은 제18 예에 관한 에어리어 화소의 회로도.
도 69는 제18 예에 관한 에어리어 화소의 단면도.
도 70a는 도 69의 A-A선 방향의 평면도.
도 70b는 도 69의 B-B선 방향의 평면도.
도 71은 제19 예에 관한 에어리어 화소의 회로도.
도 72는 제19 예에 관한 에어리어 화소의 단면도.
도 73a는 도 72의 A-A선 방향의 평면도.
도 73b는 도 72의 B-B선 방향의 평면도.
도 73c는 도 72의 C-C선 방향의 평면도.
도 74는 제20 예에 관한 에어리어 화소의 회로도.
도 75는 제20 예에 관한 에어리어 화소의 단면도.
도 76a는 도 75의 A-A선 방향의 평면도.
도 76b는 도 75의 B-B선 방향의 평면도.
도 76c는 도 75의 C-C선 방향의 평면도.
도 77은 제18 예 내지 제20 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 78은 제21 예에 관한 에어리어 화소의 회로도.
도 79는 제21 예에 관한 에어리어 화소의 단면도.
도 80a는 도 79의 A-A선 방향의 평면도.
도 80b는 도 79의 B-B선 방향의 평면도.
도 80c는 도 79의 C-C선 방향의 평면도.
도 81은 제22 예에 관한 에어리어 화소의 회로도.
도 82는 제22 예에 관한 에어리어 화소의 단면도.
도 83a는 도 82의 A-A선 방향의 평면도.
도 83b는 도 82의 B-B선 방향의 평면도.
도 83c는 도 82의 C-C선 방향의 평면도.
도 84는 제23 예에 관한 에어리어 화소의 회로도.
도 85는 제23 예에 관한 에어리어 화소의 단면도.
도 86a는 도 85의 A-A선 방향의 평면도.
도 86b는 도 85의 B-B선 방향의 평면도.
도 86c는 도 85의 C-C선 방향의 평면도.
도 87은 제21 예 내지 제23 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 88은 제24 예에 관한 에어리어 화소의 회로도.
도 89는 제24 예에 관한 에어리어 화소의 단면도.
도 90a는 도 89의 A-A선 방향의 평면도.
도 90b는 도 89의 B-B선 방향의 평면도.
도 90c는 도 89의 C-C선 방향의 평면도.
도 91은 제25 예에 관한 에어리어 화소의 회로도.
도 92는 제25 예에 관한 에어리어 화소의 단면도.
도 93a는 도 92의 A-A선 방향의 평면도.
도 93b는 도 92의 B-B선 방향의 평면도.
도 93c는 도 92의 C-C선 방향의 평면도.
도 94는 제24 예와 제25 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 95는 제23 예에 관한 에어리어 화소의 회로도.
도 96은 제23 예에 관한 에어리어 화소의 단면도.
도 97a는 도 96의 A-A선 방향의 평면도.
도 97b는 도 96의 B-B선 방향의 평면도.
도 97c는 도 96의 C-C선 방향의 평면도.
도 98은 제27 예에 관한 에어리어 화소의 회로도.
도 99는 제27 예에 관한 에어리어 화소의 단면도.
도 100a는 도 99의 A-A선 방향의 평면도.
도 100b는 도 99의 B-B선 방향의 평면도.
도 100c는 도 99의 C-C선 방향의 평면도.
도 101은 제28 예에 관한 에어리어 화소의 회로도.
도 102는 제28 예에 관한 에어리어 화소의 단면도.
도 103a는 도 99의 A-A선 방향의 평면도.
도 103b는 도 99의 B-B선 방향의 평면도.
도 103c는 도 99의 C-C선 방향의 평면도.
도 103d는 도 102의 D-D선 방향의 평면도.
도 104는 제26 예 내지 제28 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 105는 AD 변환부 내의 비교 결과 출력 신호를 나타내는 회로도.
도 106은 차량 제어 시스템의 개략적인 구성의 일례를 나타내는 블록도.
도 107은 차외 정보 검출부 및 촬상부의 설치 위치의 일례를 나타내는 설명도.
도 2는 본 기술의 일 실시 형태에 있어서의 수직 구동부의 구성예를 나타내는 도면.
도 3은 본 기술의 일 실시 형태에 있어서의 수평 제어부의 구성예를 나타내는 도면.
도 4a는 본 기술의 일 실시 형태에 있어서의 에어리어 화소의 구성예를 나타내는 도면.
도 4b는 글로벌 셔터 방식에 대응하는 에어리어 화소의 개략 구성을 나타내는 블록도.
도 5a는 본 기술의 일 실시 형태에 있어서의 광전 변환부의 구성예를 나타내는 도면.
도 5b는 글로벌 셔터 방식에 있어서의 광전 변환부의 회로도.
도 6은 본 기술의 일 실시 형태에 있어서의 비교부의 구성예를 나타내는 도면.
도 7은 본 기술의 일 실시 형태에 있어서의 비교 출력 처리부의 구성예를 나타내는 도면.
도 8은 본 기술의 일 실시 형태에 있어서의 변환 결과 유지부의 구성예를 나타내는 도면.
도 9는 본 기술의 일 실시 형태에 있어서의 시각 코드 전송부의 구성예를 나타내는 도면.
도 10은 본 개시에 관한 촬상 장치의 1프레임 기간의 타이밍도.
도 11은 제1 예에 관한 에어리어 화소의 회로도.
도 12는 제1 예에 관한 에어리어 화소의 단면도.
도 13a는 도 12의 A-A선 방향의 평면도.
도 13b는 도 12의 B-B선 방향의 평면도.
도 14는 제2 예에 관한 에어리어 화소의 회로도.
도 15는 제2 예에 관한 에어리어 화소의 단면도.
도 16a는 도 15의 A-A선 방향의 평면도.
도 16b는 도 15의 B-B선 방향의 평면도.
도 16c는 도 15의 C-C선 방향의 평면도.
도 17은 제3 예에 관한 에어리어 화소의 회로도.
도 18은 제3 예에 관한 에어리어 화소의 단면도.
도 19a는 도 18의 A-A선 방향의 평면도.
도 19b는 도 18의 B-B선 방향의 평면도.
도 19c는 도 18의 C-C선 방향의 평면도.
도 20은 제1 예 내지 제3 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 21은 제4 예에 관한 에어리어 화소의 회로도.
도 22는 제4 예에 관한 에어리어 화소의 단면도.
도 23a는 도 22의 A-A선 방향의 평면도.
도 23b는 도 22의 B-B선 방향의 평면도.
도 24는 제5 예에 관한 에어리어 화소의 회로도.
도 25는 제5 예에 관한 에어리어 화소의 단면도.
도 26a는 도 25의 A-A선 방향의 평면도.
도 26b는 도 25의 B-B선 방향의 평면도.
도 26c는 도 25의 C-C선 방향의 평면도.
도 27은 제6 예에 관한 에어리어 화소의 회로도.
도 28은 제6 예에 관한 에어리어 화소의 단면도.
도 29a는 도 28의 A-A선 방향의 평면도.
도 29b는 도 28의 B-B선 방향의 평면도.
도 29c는 도 28의 C-C선 방향의 평면도.
도 30은 제4 예 내지 제6 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 31은 제7 예에 관한 에어리어 화소의 회로도.
도 32는 제7 예에 관한 에어리어 화소의 단면도.
도 33a는 도 32의 A-A선 방향의 평면도.
도 33b는 도 32의 B-B선 방향의 평면도.
도 33c는 도 32의 C-C선 방향의 평면도.
도 34는 제8 예에 관한 에어리어 화소의 회로도.
도 35는 제8 예에 관한 에어리어 화소의 단면도.
도 36a는 도 35의 A-A선 방향의 평면도.
도 36b는 도 35의 B-B선 방향의 평면도.
도 36c는 도 35의 C-C선 방향의 평면도.
도 37은 제7 예와 제8 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 38은 제9 예에 관한 에어리어 화소의 회로도.
도 39는 제9 예에 관한 에어리어 화소의 단면도.
도 40a는 도 39의 A-A선 방향의 평면도.
도 40b는 도 39의 B-B선 방향의 평면도.
도 40c는 도 39의 C-C선 방향의 평면도.
도 41은 제10 예에 관한 에어리어 화소의 회로도.
도 42는 제10 예에 관한 에어리어 화소의 단면도.
도 43a는 도 42의 A-A선 방향의 평면도.
도 43b는 도 42의 B-B선 방향의 평면도.
도 43c는 도 42의 C-C선 방향의 평면도.
도 44는 제11 예에 관한 에어리어 화소의 회로도.
도 45는 제11 예에 관한 에어리어 화소의 단면도.
도 46a는 도 45의 A-A선 방향의 평면도.
도 46b는 도 45의 B-B선 방향의 평면도.
도 46c는 도 45의 C-C선 방향의 평면도.
도 46d는 도 45의 D-D선 방향의 평면도.
도 47은 제9 예 내지 제11 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 48은 제12 예에 관한 에어리어 화소의 회로도.
도 49는 제12 예에 관한 에어리어 화소의 단면도.
도 50a는 도 49의 A-A선 방향의 평면도.
도 50b는 도 49의 B-B선 방향의 평면도.
도 51은 제13 예에 관한 에어리어 화소의 회로도.
도 52는 제13 예에 관한 에어리어 화소의 단면도.
도 53a는 도 52의 A-A선 방향의 평면도.
도 53b는 도 52의 B-B선 방향의 평면도.
도 53c는 도 52의 C-C선 방향의 평면도.
도 54는 제14 예에 관한 에어리어 화소의 회로도.
도 55는 제14 예에 관한 에어리어 화소의 단면도.
도 56a는 도 55의 A-A선 방향의 평면도.
도 56b는 도 55의 B-B선 방향의 평면도.
도 56c는 도 55의 C-C선 방향의 평면도.
도 57은 제12 예 내지 제14 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 58은 제15 예에 관한 에어리어 화소의 회로도.
도 59는 제15 예에 관한 에어리어 화소의 단면도.
도 60a는 도 59의 A-A선 방향의 평면도.
도 60b는 도 59의 B-B선 방향의 평면도.
도 60c는 도 59의 C-C선 방향의 평면도.
도 61은 제16 예에 관한 에어리어 화소의 회로도.
도 62는 제16 예에 관한 에어리어 화소의 단면도.
도 63a는 도 62의 A-A선 방향의 평면도.
도 63b는 도 62의 B-B선 방향의 평면도.
도 63c는 도 62의 C-C선 방향의 평면도.
도 63d는 도 62의 D-D선 방향의 평면도.
도 64는 제17 예에 관한 에어리어 화소의 회로도.
도 65는 제17 예에 관한 에어리어 화소의 단면도.
도 66a는 도 65의 A-A선 방향의 평면도.
도 66b는 도 65의 B-B선 방향의 평면도.
도 66c는 도 65의 C-C선 방향의 평면도.
도 66d는 도 65의 D-D선 방향의 평면도.
도 67은 제15 예 내지 제17 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 68은 제18 예에 관한 에어리어 화소의 회로도.
도 69는 제18 예에 관한 에어리어 화소의 단면도.
도 70a는 도 69의 A-A선 방향의 평면도.
도 70b는 도 69의 B-B선 방향의 평면도.
도 71은 제19 예에 관한 에어리어 화소의 회로도.
도 72는 제19 예에 관한 에어리어 화소의 단면도.
도 73a는 도 72의 A-A선 방향의 평면도.
도 73b는 도 72의 B-B선 방향의 평면도.
도 73c는 도 72의 C-C선 방향의 평면도.
도 74는 제20 예에 관한 에어리어 화소의 회로도.
도 75는 제20 예에 관한 에어리어 화소의 단면도.
도 76a는 도 75의 A-A선 방향의 평면도.
도 76b는 도 75의 B-B선 방향의 평면도.
도 76c는 도 75의 C-C선 방향의 평면도.
도 77은 제18 예 내지 제20 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 78은 제21 예에 관한 에어리어 화소의 회로도.
도 79는 제21 예에 관한 에어리어 화소의 단면도.
도 80a는 도 79의 A-A선 방향의 평면도.
도 80b는 도 79의 B-B선 방향의 평면도.
도 80c는 도 79의 C-C선 방향의 평면도.
도 81은 제22 예에 관한 에어리어 화소의 회로도.
도 82는 제22 예에 관한 에어리어 화소의 단면도.
도 83a는 도 82의 A-A선 방향의 평면도.
도 83b는 도 82의 B-B선 방향의 평면도.
도 83c는 도 82의 C-C선 방향의 평면도.
도 84는 제23 예에 관한 에어리어 화소의 회로도.
도 85는 제23 예에 관한 에어리어 화소의 단면도.
도 86a는 도 85의 A-A선 방향의 평면도.
도 86b는 도 85의 B-B선 방향의 평면도.
도 86c는 도 85의 C-C선 방향의 평면도.
도 87은 제21 예 내지 제23 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 88은 제24 예에 관한 에어리어 화소의 회로도.
도 89는 제24 예에 관한 에어리어 화소의 단면도.
도 90a는 도 89의 A-A선 방향의 평면도.
도 90b는 도 89의 B-B선 방향의 평면도.
도 90c는 도 89의 C-C선 방향의 평면도.
도 91은 제25 예에 관한 에어리어 화소의 회로도.
도 92는 제25 예에 관한 에어리어 화소의 단면도.
도 93a는 도 92의 A-A선 방향의 평면도.
도 93b는 도 92의 B-B선 방향의 평면도.
도 93c는 도 92의 C-C선 방향의 평면도.
도 94는 제24 예와 제25 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 95는 제23 예에 관한 에어리어 화소의 회로도.
도 96은 제23 예에 관한 에어리어 화소의 단면도.
도 97a는 도 96의 A-A선 방향의 평면도.
도 97b는 도 96의 B-B선 방향의 평면도.
도 97c는 도 96의 C-C선 방향의 평면도.
도 98은 제27 예에 관한 에어리어 화소의 회로도.
도 99는 제27 예에 관한 에어리어 화소의 단면도.
도 100a는 도 99의 A-A선 방향의 평면도.
도 100b는 도 99의 B-B선 방향의 평면도.
도 100c는 도 99의 C-C선 방향의 평면도.
도 101은 제28 예에 관한 에어리어 화소의 회로도.
도 102는 제28 예에 관한 에어리어 화소의 단면도.
도 103a는 도 99의 A-A선 방향의 평면도.
도 103b는 도 99의 B-B선 방향의 평면도.
도 103c는 도 99의 C-C선 방향의 평면도.
도 103d는 도 102의 D-D선 방향의 평면도.
도 104는 제26 예 내지 제28 예에 관한 에어리어 화소의 특징을 통합한 도면.
도 105는 AD 변환부 내의 비교 결과 출력 신호를 나타내는 회로도.
도 106은 차량 제어 시스템의 개략적인 구성의 일례를 나타내는 블록도.
도 107은 차외 정보 검출부 및 촬상부의 설치 위치의 일례를 나타내는 설명도.
이하, 도면을 참조하여, 촬상 장치 및 전자 기기의 실시 형태에 대하여 설명한다. 이하에는, 촬상 장치 및 전자 기기의 주요한 구성 부분을 중심으로 설명하지만, 촬상 장치 및 전자 기기에는, 도시 또는 설명되어 있지 않은 구성 부분이나 기능이 존재할 수 있다. 이하의 설명은, 도시 또는 설명되어 있지 않은 구성 부분이나 기능을 제외하는 것은 아니다.
[촬상 장치의 구성]
도 1은, 본 기술의 일 실시 형태에 있어서의 촬상 장치(1)의 구성예를 나타내는 도면이다. 이 촬상 장치(1)는, 화소 어레이부(10)와, 시각 코드 생성부(20)와, 참조 신호 생성부(30)와, 수직 구동부(40), 수평 제어부(50)를 구비한다.
화소 어레이부(10)는, 복수의 에어리어 화소(100)를 구비하고 있고, 에어리어 화소(100)마다 화소 신호가 아날로그-디지털 변환(이하, AD 변환)된다. 에어리어 화소(100)는 복수의 화소를 갖는다. 각 화소는 광전 변환부를 갖는다. 후술하는 바와 같이, 에어리어 화소(100)는, 1개의 아날로그-디지털 변환부(이하, AD 변환부)를 갖는다. AD 변환부는, 에어리어 화소(100) 내의 각 화소에서 촬상된 아날로그의 화소 신호를 순차 AD 변환하여, 대응하는 디지털 신호를 출력한다. 또한, 에어리어 화소(100)를 화소라고 칭하고, 화소 내의 각 광전 변환부를 서브 화소 혹은 색 화소라고 칭하는 경우도 있다.
화소 어레이부(10)는, 2차원 행렬 형상으로 배치되어 화소 신호를 생성하는 에어리어 화소(100)와, 칼럼 방향으로 배치된 복수의 에어리어 화소(100) 사이에 배치되는 복수의 시각 코드 전송부(200)를 구비하고 있다. 에어리어 화소(100)는, 각 화소의 아날로그 화소 신호를 화소 신호 AD 변환한 결과인 시각 코드를 출력한다. 시각 코드 전송부(200)는, 이 시각 코드를 칼럼 방향으로 순차 전송한다. 전송된 시각 코드는 수평 제어부(50)에 입력된다. 신호선(101)은, 에어리어 화소(100)와 시각 코드 전송부(200)를 접속하는 신호선이다. 에어리어 화소(100) 및 시각 코드 전송부(200)의 구성의 상세에 대해서는 후술한다.
시각 코드 생성부(20)는, 시각 코드를 생성하여, 시각 코드 전송부(200)에 대하여 출력한다. 여기서, 시각 코드란, 에어리어 화소(100)에 있어서의 AD 변환의 개시로부터 경과 시간을 나타내는 부호이다. 이 시각 코드는, 변환 후의 디지털 화소 신호의 비트수와 동등한 사이즈이고, 예를 들어 그레이 코드를 사용할 수 있다. 시각 코드는, 신호선(21)을 통해 시각 코드 전송부(200)에 대하여 출력된다.
참조 신호 생성부(30)는, 참조 신호를 생성하여, 에어리어 화소(100)에 대하여 출력한다. 이 참조 신호는, 에어리어 화소(100)에 있어서의 AD 변환의 기준이 되는 신호이고, 예를 들어 전압이 시간과 함께 선형으로 저하되는 신호(램프 신호)를 사용할 수 있다. 이 참조 신호는, 신호선(31)을 통해 출력된다. 또한, 시각 코드 생성부(20)에 의한 시각 코드의 생성 및 출력은, 참조 신호 생성부(30)에 의한 참조 신호의 생성 및 출력과 동기하여 실행된다. 이에 의해, 시각 코드 생성부(20) 및 참조 신호 생성부(30)로부터 출력된 시각 코드 및 참조 신호는 일대 일로 대응하여, 시각 코드로부터 참조 신호의 전압을 취득할 수 있다. 후술하는 시각 코드 복호부(52)는, 시각 코드로부터 참조 신호의 전압을 취득함으로써 복호를 행한다.
수직 구동부(40)는, 에어리어 화소(100)의 제어 신호 등을 생성하여 출력한다. 이 제어 신호는, 신호선(41)을 통해 에어리어 화소(100)에 출력된다. 수직 구동부(40)의 구성의 상세에 대해서는 후술한다.
수평 제어부(50)는, 시각 코드 전송부(200)에 의해 전송된 시각 코드를 처리한다. 시각 코드는, 신호선(11)을 통해 수평 제어부(50)에 입력된다. 수평 제어부(50)의 구성의 상세에 대해서는 후술한다. 또한, 수평 제어부(50)는, 청구의 범위에 기재된 처리 회로의 일례이다.
[수직 제어부의 구성]
도 2는 본 기술의 일 실시 형태에 있어서의 수직 구동부(40)의 구성예를 나타내는 도면이다. 이 수직 구동부(40)는, 제어 신호 생성부(42)와, 전원부(43)를 구비한다.
제어 신호 생성부(42)는, 에어리어 화소(100)의 제어 신호를 생성하여 출력한다. 전원부(43)는, 에어리어 화소(100)의 동작에 필요해지는 전원을 공급한다. 이들 제어 신호 및 전원은, 신호선(41)에 의해 전달된다. 동도에 나타낸 바와 같이, 신호선(41)은, 복수의 신호선(OFG, OFD, TX, SEL1, SEL2, SEL3, SEL4, Vb, INI, WORD) 및 복수의 전원선(VDDH, VBIAS)에 의해 구성된다. 신호선(OFG, OFD, TX, SEL1, SEL2, SEL3, SEL4, Vb, INI, WORD)은, 제어 신호 생성부(42)에 접속되어, 에어리어 화소(100)의 제어 신호를 전달한다. 한편, 전원선(VDDH, VBIAS)은, 전원부(43)에 접속되어 전원 공급에 사용된다. 이들 신호선의 상세에 대해서는 후술한다.
[수평 제어부의 구성]
도 3은 본 기술의 일 실시 형태에 있어서의 수평 제어부(50)의 구성예를 나타내는 도면이다. 이 수평 제어부(50)는, 시각 코드 복호부(52)와, 칼럼 신호 처리부(53)와, 클럭 신호 생성부(54)를 구비한다.
시각 코드 복호부(52)는 시각 코드를 복호한다. 이 복호에 의해, AD 변환의 결과인 디지털의 화소 신호가 생성된다. 이 시각 코드 복호부(52)는, 수평 제어부(50)에 복수 배치되어 있고, 화소 어레이부(10)에 배치된 시각 코드 전송부(200)와 일대 일로 대응하고 있다. 이들 시각 코드 복호부(52)에는, 대응하는 시각 코드 전송부(200)로부터 동시에 시각 코드가 입력된다. 이 입력된 시각 코드의 복호는, 이들 시각 코드 복호부(52)에 의해, 동시 병행하여 행해진다. 그 후, 복호된 복수의 디지털의 화소 신호는, 칼럼 신호 처리부(53)에 입력된다.
칼럼 신호 처리부(53)는, 시각 코드 복호부(52)에 의해 출력된 디지털의 화소 신호를 처리한다. 이 처리로서, 후술하는 상관 이중 샘플링(Correlated Double Sampling: CDS)을 행할 수 있다. 또한, 칼럼 신호 처리부(53)는, 처리된 디지털의 화소 신호에 대하여 수평 전송을 행한다. 이것은, 복수의 시각 코드 복호부(52)에 의해 동시에 입력된 복수의 디지털의 화소 신호에 대응하는 처리 완료된 화소 신호를 차례로 전송하여 출력한다. 칼럼 신호 처리부(53)로부터 출력된 화소 신호는, 촬상 장치(1)의 출력 신호이고, 디지털 화소 신호에 해당한다.
[화소의 구성]
도 4a는 본 기술의 일 실시 형태에 있어서의 에어리어 화소(100)의 구성예를 나타내는 도면이다. 이 에어리어 화소(100)는, 4개의 화소에 대응하는 4개의 광전 변환부(110)(110a, 110b, 110c, 110d)와, AD 변환부(190)를 구비한다. 4개의 광전 변환부(110)의 출력인 각 플로팅 디퓨전 FD는, AD 변환부(190)의 공통의 입력 노드에 접속되어 있다. 이에 의해, 4개의 광전 변환부(110)와 AD 변환부(190)의 신호 전송부(91)의 수를 삭감할 수 있다.
광전 변환부(110)는, 화소마다 광전 변환을 행하여 입사광에 따른 아날로그의 화소 신호를 생성하여 유지한다. 또한, 광전 변환부(110)는, 수직 구동부(40)에 의해 제어되고, 유지한 아날로그의 화소 신호를 전하의 상태에서 플로팅 디퓨전 FD에 유지한다. 이 전하는, 신호 전송부(91)를 통해 AD 변환부(190)의 비교부(150)에 공급된다. 광전 변환부(110) 등의 구성의 상세에 대해서는 후술한다. 4개의 광전 변환부(110)의 각 플로팅 디퓨전 FD가 1개소에 집약되어, AD 변환부(190)와의 사이에서 전하의 송수를 행함으로써, 신호 전송부(91)의 수를 삭감할 수 있다.
AD 변환부(190)는, 광전 변환부(110) 등에 의해 생성된 아날로그의 화소 신호를 AD 변환한다. 이 AD 변환부(190)는, 비교부(150)와, 비교 출력 처리부(160)와, 변환 결과 유지부(170)를 구비한다.
비교부(150)는, 참조 신호 생성부(30)에 의해 생성된 참조 신호와 광전 변환부(110) 등에 의해 출력된 아날로그의 화소 신호를 비교한다. 비교 결과는, 신호선(106)을 통해 비교 출력 처리부(160)에 대하여 출력된다. 이 비교부(150)는, 광전 변환부(110) 등으로부터 출력된 복수의 아날로그의 화소 신호 중 하나와 참조 신호의 비교를 행한다. 즉, 신호선(102 내지 105) 중 하나의 신호선에 의해 전달된 아날로그의 화소 신호의 전압과 참조 신호의 전압의 비교가 행해진다. 비교 결과는 전기 신호로서 출력된다. 예를 들어, 아날로그의 화소 신호의 전압이 참조 신호의 전압보다 작을 때의 값 「1」, 아날로그의 화소 신호의 전압이 참조 신호의 전압보다 클 때의 값 「0」의 신호를 출력할 수 있다. 비교부(150)의 구성의 상세에 대해서는 후술한다.
비교 출력 처리부(160)는, 비교부(150)에 의해 출력된 비교 결과를 처리하고, 처리 완료된 비교 결과를 변환 결과 유지부(170)에 대하여 출력한다. 처리 완료된 비교 결과는, 신호선(107)을 통해 변환 결과 유지부(170)에 대하여 출력된다. 이 처리로서, 예를 들어 레벨 변환이나 파형의 정형을 행할 수 있다.
변환 결과 유지부(170)는, 비교 출력 처리부(160)에 의해 출력된 처리 완료된 비교 결과에 기초하여 시각 코드 전송부(200)로부터 출력된 시각 코드를 AD 변환의 결과로서 유지한다. 이 변환 결과 유지부(170)는, 비교 결과가, 예를 들어 값 「1」로부터 「0」으로 변화되었을 때, 시각 코드 전송부(200)로부터 출력된 시각 코드를 유지한다. 이 때의 시각 코드는, 시각 코드 생성부(20)에 의해 생성되어 시각 코드 전송부(200)에 의해 에어리어 화소(100)로 전송된 시각 코드이다. 그 후, 변환 결과 유지부(170)는, 수직 구동부(40)의 제어에 의해, 유지한 시각 코드를 시각 코드 전송부(200)에 대하여 출력한다. 시각 코드 전송부(200)는, 이 출력된 시각 코드를 수평 제어부(50)의 시각 코드 복호부(52)로 전송한다.
전술한 바와 같이, 참조 신호로서 높은 전압부터 낮은 전압까지 램프 형상으로 변화되는 신호를 사용하여, 이 참조 신호의 전압이 아날로그의 화소 신호의 전압보다 높은 상태로부터 낮은 상태로 이행했을 때의 시각 코드를 변환 결과 유지부(170)에 유지할 수 있다. 즉, 아날로그의 화소 신호와 참조 신호가 대략 동등해졌을 때의 시각 코드가 변환 결과 유지부(170)에 유지된다. 유지된 시각 코드는, 시각 코드 복호부(52)에 있어서 대응하는 시각에 있어서의 참조 신호의 전압을 나타내는 디지털의 신호로 변환된다. 이에 의해, 광전 변환부(110)에 의해 생성된 아날로그의 화소 신호의 AD 변환을 행할 수 있다.
도 4a의 에어리어 화소(100)는, 롤링 셔터 방식에 대응하는 것이지만, 전체 화소의 화소 신호를 기억부(113)에 기억시킨 후에, 순차 AD 변환부(190)로 전송하여 AD 변환을 행하는 글로벌 셔터 방식에 대응하는 에어리어 화소(100)의 구성도 취할 수 있다. 도 4b는 글로벌 셔터 방식에 대응하는 에어리어 화소(100)의 개략 구성을 나타내는 블록도이다. 도 4b의 에어리어 화소(100)는, 도 4a의 에어리어 화소(100)와는 광전 변환부(110)의 내부 구성이 다르다. 도 4b의 광전 변환부(110)는, 전하 생성부(111)(111a, 111b, 111c, 111d)와, 기억부(113)(113a, 113b, 113c, 113d)와, 전송 트랜지스터(504)(504a, 504b, 504c, 504d)를 갖는다.
에어리어 화소(100) 내의 4개의 광전 변환부(110)에서 광전 변환된 화소 신호는, 전체 화소 동시에 기억부(113)에 기억된다. 그 후, 각 화소의 전송 트랜지스터(504)가 순차적으로 온이 되어, 기억부(113)에 기억된 화소 신호에 대응하는 전하가 플로팅 디퓨전 FD와 신호 전송부(91)를 통해, AD 변환부(190)에 입력된다. AD 변환부(190)의 내부 구성은, 도 4a와 마찬가지이다.
[광전 변환부의 구성]
도 5a는 본 기술의 일 실시 형태에 있어서의 광전 변환부(110)의 구성예를 나타내는 도면이다. 이 광전 변환부(110)는 전하 생성부(111)를 갖는다. 또한, 전하 생성부(111)는, MOS 트랜지스터(502 및 504)와, 포토다이오드(501)를 구비한다. 여기서, MOS 트랜지스터(502 및 504)에는, N 채널 MOS 트랜지스터를 사용할 수 있다. 또한, 광전 변환부(110)에는, 복수의 신호선(OFD, OFG, TX)이 접속된다. 오버플로 드레인 신호선 OFD(Overflow Drain)는, 포토다이오드(501)의 리셋 전압 VOFG를 공급하는 신호선이다. 오버플로 게이트 신호선 OFG(Overflow Gate)는, MOS 트랜지스터(502)로 제어 신호를 전달하는 신호선이다. 전송 신호선 TX는, MOS 트랜지스터(504)로 제어 신호를 전달하는 신호선이다. 동도에 나타낸 바와 같이, 오버플로 게이트 신호선 OFG 및 전송 신호선 TX는, 각각 MOS 트랜지스터(502, 504)의 게이트에 접속된다. 게이트 및 소스 사이의 역치 전압 이상의 전압(이하, 온 신호라고 칭한다.)이 이들 신호선을 통해 입력되면, 해당하는 MOS 트랜지스터가 도통 상태로 된다.
MOS 트랜지스터(502)의 드레인 및 게이트는, 각각 오버플로 드레인 신호선 OFD 및 오버플로 게이트 신호선 OFG에 접속된다. MOS 트랜지스터(502)의 소스는, 포토다이오드(501)의 캐소드 및 MOS 트랜지스터(503)의 소스에 접속된다. 포토다이오드(501)의 애노드는 접지된다. MOS 트랜지스터(504)의 게이트는 전송 신호선 TX에 접속되고, 드레인은 포토다이오드(501)의 캐소드 및 플로팅 디퓨전 FD에 접속된다.
포토다이오드(501)는, 조사된 광량에 따른 전하를 생성하고, 생성된 전하를 유지한다. MOS 트랜지스터(502)는, 포토다이오드(501)에서 과잉으로 생성된 전하를 배출한다. 또한, 이 MOS 트랜지스터(502)는, 포토다이오드(501)와 오버플로 드레인 신호선 OFD 사이를 도통시킴으로써 포토다이오드(501)에 축적된 전하의 배출을 더 행한다. 즉, 포토다이오드(501)의 리셋을 더 행한다. MOS 트랜지스터(504)는, 포토다이오드(501)에 의해 생성된 전하를 플로팅 디퓨전 FD로 전송한다.
광전 변환부(110b, 110c 및 110d)의 구성은 광전 변환부(110a)의 구성과 마찬가지이기 때문에, 설명을 생략한다. 광전 변환부(110)(110a 내지 110d)에 의해 생성된 아날로그의 화소 신호에 대응하는 전하는, 4화소 공통의 플로팅 디퓨전 FD에 공급된다.
도 5b는 글로벌 셔터 방식에 있어서의 광전 변환부(110)의 회로도이다. 도 5b의 광전 변환부(110)는, 도 5a의 회로 구성에 더하여, 트랜지스터(제1 전송 트랜지스터)(503)와 기억부(113)를 갖는다. 트랜지스터(503)는, 전하 생성부(111)의 내부에 마련된다. 트랜지스터(제2 전송 트랜지스터)(504)는, 플로팅 디퓨전 FD와 트랜지스터(503) 사이에 접속되어 있다. 각 화소의 포토다이오드(501)에서 광전 변환된 화소 신호는, 전체 화소 동시에 트랜지스터(503)를 통해 기억부(113)에 기억된다. 그 후, 기억부(113)에 기억된 전하는, 화소마다 순차적으로 트랜지스터(504)와 플로팅 디퓨전 FD를 통해 AD 변환부(190)로 보내진다.
[비교부의 구성]
도 6은 본 기술의 일 실시 형태에 있어서의 비교부(150)의 구성예를 나타내는 도면이다. 이 비교부(150)는, 신호 입력 트랜지스터(12)와, 참조 입력 트랜지스터(157)와, MOS 트랜지스터(13, 151, 152)를 구비한다. 여기서, MOS 트랜지스터(151 및 152)에는 P채널 MOS 트랜지스터를 사용할 수 있다. MOS 트랜지스터(12, 157)에는 N채널 MOS 트랜지스터를 사용할 수 있다.
또한, 비교부(150)에는, 전술한 신호선(102) 등 외에, 복수의 신호선(Vb, REF)과 전원선 VDDH가 접속된다. 바이어스 신호선 Vb(Bias)는, MOS 트랜지스터(158)에 바이어스 전압을 공급하는 신호선이다. 참조 신호선 REF(Reference)는, 참조 입력 트랜지스터(157)로 참조 신호를 전달하는 신호선이다. 전원선 VDDH는, 비교부(150)의 전원을 공급하는 전원선이다.
MOS 트랜지스터(151 및 152)의 소스는, 전원선 VDDH에 공통으로 접속된다. MOS 트랜지스터(151)의 게이트는, MOS 트랜지스터(152)의 게이트 및 드레인, 그리고 참조 입력 트랜지스터(157)의 드레인에 접속된다. MOS 트랜지스터(151)의 드레인은, 신호 입력 트랜지스터(12)의 드레인 및 신호선(106)에 접속된다. 신호 입력 트랜지스터(12)의 소스 및 참조 입력 트랜지스터(157)의 소스는, MOS 트랜지스터(158)의 드레인에 공통으로 접속된다. MOS 트랜지스터(158)의 게이트는 바이어스 신호선 Vb에 접속되고, 소스는 접지된다. MOS 트랜지스터(12)의 게이트는, 신호선(102)에 접속된다. MOS 트랜지스터(13)는, 리셋 신호 RST가 하이레벨일 때, MOS 트랜지스터(12)의 게이트와 드레인을 단락한다. 참조 입력 트랜지스터(157)의 게이트는 참조 신호선 REF에 접속된다.
신호 입력 트랜지스터(12)는, 입력 신호가 제어 단자인 게이트에 입력되는 MOS 트랜지스터이다. 동도의 신호 입력 트랜지스터(12)에는, 입력 신호로서 아날로그의 화소 신호가 입력된다.
참조 입력 트랜지스터(157)는, 참조 신호가 제어 단자인 게이트에 입력되는 MOS 트랜지스터이다. 이 참조 입력 트랜지스터(157)는, 신호 입력 트랜지스터(12)와 차동쌍을 구성한다. 이 차동쌍에 의해 입력 신호 및 참조 신호의 비교가 행해진다. 구체적으로는, 입력 신호가 참조 신호보다 작은 경우에는, 신호 입력 트랜지스터(12)에 흐르는 전류보다 참조 입력 트랜지스터(157)에 흐르는 전류의 쪽이 커진다. 반대로, 입력 신호가 참조 신호보다 큰 경우에는, 신호 입력 트랜지스터(12)에 흐르는 전류보다 참조 입력 트랜지스터(157)에 흐르는 전류의 쪽이 작아진다. 이와 같이, 입력 신호 및 참조 신호의 차분에 따른 전류가 차동쌍을 구성하는 신호 입력 트랜지스터(12) 및 참조 입력 트랜지스터(157)에 흐르게 된다.
MOS 트랜지스터(151)는, 신호 입력 트랜지스터(12) 및 참조 입력 트랜지스터(157)의 어느 하나에 흐르는 전류가 입력 신호 및 참조 신호의 차분에 따라 변화되었을 때, 이 전류의 변화를 전압의 변화로 변환한다. 또한, MOS 트랜지스터(152)는, 참조 입력 트랜지스터(157)에 흐르는 전류의 변화를 전압의 변화로 변환한다. 이들 MOS 트랜지스터(151 및 152)는, 커런트 미러 회로를 구성한다. 이 커런트 미러 회로는, 참조 입력 트랜지스터(157)에 흐르는 전류에 동등한 전류가 신호 입력 트랜지스터(12)에 흐르도록 작용한다. 이에 의해, 입력 신호 및 참조 신호의 비교를 고속으로 행할 수 있다.
MOS 트랜지스터(158)는, 차동쌍을 구성하는 신호 입력 트랜지스터(12) 및 참조 입력 트랜지스터(157)에 흐르는 전류를 제어한다. 이 MOS 트랜지스터(158)의 게이트에는, 바이어스 신호선 Vb에 의해 소정의 바이어스 전압이 공급된다. 이에 의해 MOS 트랜지스터(158)는, 정전류 전원으로서 동작한다.
이와 같이, 동도의 비교부(150)는, 신호 입력 트랜지스터(12)의 게이트에 입력되는 화소 신호와, 참조 입력 트랜지스터(157)의 게이트에 입력되는 참조 신호의 비교 동작을 행하게 할 수 있다.
[선택 방법]
먼저, 참조 신호선 REF의 전압을 0V로 한다. 이에 의해, 참조 입력 트랜지스터(157)는 비도통 상태로 된다. 그러면, 신호 입력 트랜지스터(12), 참조 입력 트랜지스터(157) 및 MOS 트랜지스터(158)에 의해 구성되는 차동 증폭 회로의 작용에 의해, 신호 입력 트랜지스터(12)의 드레인은, 0V 근방의 전압이 된다. 이어서, 리셋 신호 RST를 하이레벨하여 MOS 트랜지스터(13)를 온으로 한다. 이에 의해, 귀환 회로가 형성되고, 신호 입력 트랜지스터(12)의 드레인은, 약 0V의 전압이 된다. 그러면, 신호선(102)에 접속된 광전 변환부의 플로팅 디퓨전 FD가 방전되어, 신호선(102)의 전압이 0V가 된다.
MOS 트랜지스터(151 및 152)를 포함하는 커런트 미러 회로는, 신호 입력 트랜지스터(12)의 드레인을 0V로 하는 작용을 더 높일 수 있다. 즉, 참조 신호선 REF의 전압을 0V로 했을 때, MOS 트랜지스터(152)에 흐르는 전류가 약 0A가 된다. MOS 트랜지스터(151)는 MOS 트랜지스터(152)와 커런트 미러 회로를 구성하기 때문에, MOS 트랜지스터(151)를 흐르는 전류도 약 0A가 된다. 이 때문에, 신호 입력 트랜지스터(12)의 드레인 전압을 더 정확하게 0V로 할 수 있다.
또한, MOS 트랜지스터(13)는 플로팅 디퓨전 FD를 리셋하는 기능을 더 구비하고 있다. 이 리셋은, 다음과 같이 행할 수 있다. 먼저, 참조 신호선 REF에 플로팅 디퓨전 FD의 리셋 전압에 상당하는 전압을 인가한다. 이에 의해, 참조 입력 트랜지스터(157)가 도통 상태로 된다. 상술한 차동 증폭 회로 및 커런트 미러 회로의 작용에 의해, MOS 트랜지스터(13)의 드레인의 전압도 리셋 전압에 대략 동등한 값이 된다. 이어서, 리셋 신호 RST를 하이레벨로 하여 MOS 트랜지스터(13)를 도통 상태로 한다. 이에 의해, 광전 변환부의 플로팅 디퓨전 FD에 리셋 전압이 인가되어, 리셋을 행할 수 있다.
이와 같이, 본 기술의 일 실시 형태에 있어서는, MOS 트랜지스터(13)에 의해, 플로팅 디퓨전 FD의 리셋이 행해진다. 이에 의해, AD 변환부(190)의 구성을 간략화할 수 있다. 또한, 커런트 미러 회로를 사용함으로써, 차동 증폭 회로에 있어서의 이득을 향상시킬 수 있어, 플로팅 디퓨전 FD의 리셋을 더 정확하게 행할 수 있다.
또한, 비교부(150)의 구성은, 이 예에 한정되지는 않는다. 예를 들어, 커런트 미러 회로를 구성하는 MOS 트랜지스터(151 및 152) 대신에 저항 부하 또는 정전류 전원을 사용할 수도 있다. 이때, 저항 부하 등은, 차동쌍 중 신호 입력 트랜지스터(12) 및 참조 입력 트랜지스터(157)의 어느 한쪽 또는 양쪽에 접속할 수 있다.
[비교 출력 처리부의 구성]
도 7은 본 기술의 일 실시 형태에 있어서의 비교 출력 처리부(160)의 구성예를 나타내는 도면이다. 이 비교 출력 처리부(160)는, MOS 트랜지스터(511 내지 517)를 구비한다. 여기서, MOS 트랜지스터(511, 513 및 515)는, P채널 MOS 트랜지스터에 의해 구성할 수 있다. 또한, MOS 트랜지스터(512, 514, 516 및 517)는, N채널 MOS 트랜지스터에 의해 구성할 수 있다. 또한, MOS 트랜지스터(511)는 전치 증폭부(161)를 구성한다. MOS 트랜지스터(512)는, 레벨 변환부(162)를 구성한다. MOS 트랜지스터(513 내지 517)는, 파형 정형부(163)를 구성한다. 또한, 비교 출력 처리부(160)에는, 전술한 신호선(106 및 107) 외에, 초기화 신호선 INI(Initialize) 및 전원선(VDDH 및 VBIAS)이 접속된다. 초기화 신호선 INI는, MOS 트랜지스터(513 및 516)로 제어 신호를 전달하는 신호선이다. 전원선 VDDH 및 VBIAS는, 비교 출력 처리부(160)에 전원을 공급하는 전원선이다.
MOS 트랜지스터(511)의 소스 및 게이트는, 각각 전원선 VDDH 및 신호선(106)에 접속된다. MOS 트랜지스터(511)의 드레인은, MOS 트랜지스터(512)의 드레인에 접속된다. MOS 트랜지스터(512)의 게이트는 전원선 VBIAS에 접속되고, 소스는 MOS 트랜지스터(514 및 516)의 드레인 그리고 MOS 트랜지스터(515 및 517)의 게이트에 접속된다. MOS 트랜지스터(513 및 516)의 게이트는, 초기화 신호선 INI에 공통으로 접속된다. MOS 트랜지스터(513)의 소스 및 드레인은, 각각 전원선 VBIAS 및 MOS 트랜지스터(514)의 소스에 접속된다. MOS 트랜지스터(516)의 소스는, 접지된다. MOS 트랜지스터(514)의 게이트는, MOS 트랜지스터(515 및 517)의 드레인 및 신호선(107)에 접속된다. MOS 트랜지스터(515)의 소스는 전원선 VBIAS에 접속되고, MOS 트랜지스터(517)의 소스는 접지된다.
전치 증폭부(161)는, 비교부(150)에 의해 출력된 비교 결과에 대응하는 신호를 증폭한다. 이 전치 증폭부(161)는, 증폭된 신호를 레벨 변환부(162)에 대하여 출력한다. 이 증폭은, MOS 트랜지스터(511)에 의해 행해진다.
레벨 변환부(162)는, 전치 증폭부(161)에 의해 출력된 신호의 레벨 변환을 행한다. 도 6에 있어서 설명한 비교부(150) 및 전치 증폭부(161)에는, 전원선 VDDH가 접속되어 있다. 비교부(150) 및 전치 증폭부(161)에 있어서 높은 이득을 얻기 위해, 이 전원선 VDDH에 의해 공급되는 전원은 비교적 높은 전압으로 할 필요가 있다. 한편, 후단의 변환 결과 유지부(170) 등은, 디지털 신호를 취급하기 때문에, 비교적 낮은 전압의 전원을 공급할 수 있다. 이 비교적 낮은 전원은, 전원선 VBIAS에 의해 공급된다. 이에 의해, 변환 결과 유지부(170) 등에 있어서의 소비 전력을 저감시킴과 함께 변환 결과 유지부(170) 등에 저내압의 트랜지스터를 사용하는 것이 가능해진다. 이와 같이, 다른 전압의 전원이 공급되는 회로 사이에 있어서 신호의 전달을 행하기 위해, 레벨 변환부(162)를 배치한다. 이에 의해, 레벨의 변환이 행해진 신호가 파형 정형부(163)에 대하여 출력된다. 동도의 레벨 변환부(162)는, 전원선 VBIAS에 의해 공급되는 전원 전압으로부터 MOS 트랜지스터(512)의 역치 전압을 감한 전압으로 신호 레벨을 제한할 수 있다.
파형 정형부(163)는, 레벨 변환부(162)에 의해 출력된 신호를 변화가 급준한 신호로 정형한다. 이 파형 정형부(163)의 동작에 대하여 설명한다. 초기 상태에 있어서, 레벨 변환부(162)의 출력은 값 「0」이다. 이 상태에 있어서, 초기화 신호선 INI로부터 값 「1」의 신호가 입력되어, MOS 트랜지스터(516)가 도통 상태로 된다. 이에 의해, MOS 트랜지스터(517)가 비도통 상태로 됨과 함께, MOS 트랜지스터(515)가 도통 상태가 되고, 신호선(107)에는 값 「1」이 출력된다. 이때, MOS 트랜지스터(513 및 514)는, 비도통 상태가 된다. 그 후, 초기화 신호선 INI에는, 값 「0」의 신호가 입력된다. 이에 의해, MOS 트랜지스터(513)는 도통 상태가 되고, MOS 트랜지스터(516)는 비도통 상태가 된다. MOS 트랜지스터(514)는, 비도통 상태이고, 레벨 변환부(162)의 출력 신호가 값 「0」이기 때문에, MOS 트랜지스터(515 및 517)의 상태는 변화되지 않는다.
이어서, 레벨 변환부(162)의 출력 신호가 값 「0」으로부터 「1」로 변화되면, MOS 트랜지스터(517)가 도통 상태로 천이되고, MOS 트랜지스터(515)가 비도통 상태로 천이된다. 이에 의해, 신호선(107)의 전압은 저하된다. 이 때문에, MOS 트랜지스터(514)가 도통 상태로 천이되어, MOS 트랜지스터(515) 및(517)의 게이트 전압이 더 상승한다. 이러한 정귀환 작용에 의해 신호선(107)의 전압은 급격하게 저하된다. 이에 의해, 파형의 정형을 행할 수 있다.
[변환 결과 유지부의 구성]
도 8은 본 기술의 일 실시 형태에 있어서의 변환 결과 유지부(170)의 구성예를 나타내는 도면이다. 이 변환 결과 유지부(170)는, 기억 제어부(171)와, 기억부(172 내지 179)를 구비한다. 여기서, 편의상, AD 변환 후의 디지털 화소 신호로서 8비트의 사이즈의 데이터를 상정한다. 이 때문에, 시각 코드의 사이즈도 8비트가 된다. 또한, 변환 후의 디지털 화소 신호 및 시각 코드의 사이즈는, 시스템으로의 요구에 맞추어 변경할 수 있다. 예를 들어, 15비트의 사이즈로 할 수도 있다.
또한, 변환 결과 유지부(170)에는, 신호선(107) 외에, 복수의 신호선(WORD, CODE1 내지 8)이 접속된다. 워드 신호선 WORD(Word)는, 기억부(172 내지 179)의 제어 신호를 전달하는 신호선이다. 코드 신호선 CODE(Code) 1 내지 8은, 시각 코드를 쌍방향으로 전달하는 신호선이다. 이 복수의 코드 신호선 CODE1 내지 8은, 신호선(101)을 구성한다.
기억부(172 내지 179)는, 시각 코드 전송부(200)로부터 입력된 시각 코드를 기억한다. 이 기억부(172 내지 179)는, 각각 1비트의 시각 코드를 기억한다. 이 기억부(172 내지 179)의 구성에 대하여, 기억부(172)를 예로 들어 설명한다. 이 기억부(172)는, 비트 기억부(522)와, 쌍방향 스위치(523)를 구비한다.
쌍방향 스위치(523)는, 신호선(526)과 코드 신호선 CODE1 사이에 접속되어, 데이터를 쌍방향으로 전달한다. 또한, 이 쌍방향 스위치(523)는, 제어 입력 단자를 구비한다. 이 제어 입력 단자에는 신호선(524)이 접속된다. 신호선(524)을 통해 제어 입력 단자에 값 「1」이 입력되면, 쌍방향 스위치(523)는 도통 상태로 되어, 신호선(526)과 코드 신호선 CODE1 사이에서 쌍방향으로 데이터의 전달을 행할 수 있다. 한편, 제어 입력 단자에 값 「0」이 입력되면, 쌍방향 스위치(523)는 비도통 상태로 된다.
비트 기억부(522)는, 1비트의 데이터를 기억하는 기억 장치이다. 이 비트 기억부(522)는 입출력 단자 및 제어 입력 단자를 구비하고, 각각 신호선(526 및 107)이 접속된다. 신호선(107)을 통해 값 「1」의 신호가 제어 입력 단자에 입력되면, 비트 기억부(522)는, 신호선(526)을 통해 쌍방향 스위치(523)로부터 전달된 신호인 1비트의 시각 코드를 기억한다. 그 때, 1비트의 시각 코드가 변화된 경우에는, 비트 기억부(522)에 기억되어 있는 데이터가 재기입된다. 그 후, 제어 입력 단자에 입력된 신호가 값 「1」로부터 「0」으로 천이되면, 비트 기억부(522)에 기억되어 있던 데이터가 그대로 유지된다. 즉, 이어서 제어 입력 단자에 입력된 신호가 값 「1」이 될 때까지, 상술한 데이터의 재기입은 행해지지 않는다. 또한, 비트 기억부(522)는, 제어 입력 단자에 입력된 신호가 값 「0」일 때는, 유지한 데이터를 신호선(526)에 대하여 출력한다.
기억 제어부(171)는, 신호선(524)을 통해 제어 신호를 출력하여, 기억부(172 내지 179)를 제어한다. 이 기억 제어부(171)는, 쌍방향 스위치(523)의 제어 신호로서, 예를 들어 워드 신호선 WORD 및 신호선(107)에 의해 입력된 2개의 신호의 논리합에 의해 얻어지는 신호를 생성하여, 출력할 수 있다. 이것은, OR 게이트(521)에 의해 행할 수 있다.
[시각 코드 전송부의 구성]
도 9는 본 기술의 일 실시 형태에 있어서의 시각 코드 전송부(200)의 구성예를 나타내는 도면이다. 이 시각 코드 전송부(200)는, 코드 유지부(210 및 230)와, 클럭 버퍼(220 및 240)를 구비한다. 이 시각 코드 전송부(200)는, 도 1에 있어서 설명한 화소 어레이부(10)에 배치된 에어리어 화소(100)의 행수와 동일수의 코드 유지부 및 클럭 버퍼를 갖는다. 편의상, 코드 유지부(210 및 230), 그리고 클럭 버퍼(220 및 240)를 예로 들어 설명한다.
코드 유지부(210)는 시각 코드를 유지한다. 이 코드 유지부(210)는, 플립플롭(211 내지 218)에 의해 구성된다. 이 플립플롭(211) 등은 클럭 버퍼(220)로부터 출력된 클럭 신호에 기초하여 시각 코드 중 1비트를 유지한다. 구체적으로는, 클럭 신호가 값 「0」일 때, 시각 코드 생성부(20)로부터 출력되어 동도의 D입력 단자에 입력된 시각 코드를 내부 노드에 유지함과 함께 Q출력 단자를 하이 임피던스 상태로 한다. 이어서, 클럭 신호가 값 「1」이 되면, 내부 노드에 유지한 시각 코드를 Q출력 단자로부터 출력한다. 이 출력된 시각 코드는, 신호선(101)을 통해 코드 유지부(230)에 입력된다. 이와 같이, 시각 코드 전송부(200)는, 복수의 시각 코드 유지부를 시프트 레지스터로서 동작시켜, 시각 코드의 전송을 행한다.
클럭 버퍼(220)는, 도 3에 있어서 설명한 클럭 신호 생성부(54)에 의해 생성된 클럭 신호를 코드 유지부(210)에 대하여 출력함과 함께, 다음 단의 클럭 버퍼에 대하여 출력한다. 이 클럭 버퍼(220)는, 복수의 반전 게이트(221 내지 224)에 의해 구성되어, 열화된 클럭 신호를 정형하는 리피터로서 동작한다. 또한, 이 클럭 버퍼(220)는, 시각 코드 전송부(200)에 있어서, 시각 코드와는 역의 방향으로 순차 전송된다. 즉, 클럭 버퍼(240)는, 코드 유지부(230)에 대하여 클럭 신호를 출력함과 함께, 클럭 버퍼(220)에 대하여 클럭 신호를 출력한다. 이에 의해, 코드 유지부(210)에 입력되는 클럭 신호는, 코드 유지부(230)에 입력된 클럭 신호와 비교하여, 반전 게이트 2개분의 전파 지연 시간과 반전 게이트(224)까지의 배선에 의한 지연에 상당하는 시간의 지연을 갖는 것이 된다. 이와 같이, 클럭 버퍼(220)는, 클럭 신호를 지연시키는 기능을 더 구비한다.
상술한 바와 같이, 플립플롭(211) 등은, 클럭 신호가 값 「0」일 때, 입력된 시각 코드를 내부 노드에 유지한다. 이 유지 시, 소정의 시간, 소위 셋업 타임을 확보할 필요가 있다. 클럭 버퍼(220)에 의해 발생한 클럭 신호의 지연에 의해, 코드 유지부(230)에 있어서 클럭 신호가 값 「0」으로 천이했을 때, 코드 유지부(210)에 입력되는 클럭 신호는 값 「1」의 상태이다. 즉, 내부 노드에 유지된 시각 코드가 출력된 상태에 머무르고 있다. 이에 의해 코드 유지부(230)에 있어서 셋업 타임을 확보할 수 있어, 시각 코드의 전달을 행할 수 있다.
코드 유지부(210)의 출력과 코드 유지부(230)의 입력에는 코드 신호선 CODE1 내지 8이 각각 접속된다. 이에 의해, 시각 코드 생성부(20)에 의해 생성되어, 코드 유지부(210)에 있어서 유지된 시각 코드가 이들 코드 신호선 CODE1 내지 8을 통해 변환 결과 유지부(170)에 대하여 출력된다. 또한, AD 변환 후에 변환 결과 유지부(170)에 유지된 시각 코드가 이들 코드 신호선 CODE1 내지 8을 통해 코드 유지부(230)에 대하여 출력된다. 이와 같이, 시각 코드 전송부(200)는, 시각 코드의 전송을 행한다.
이어서, 에어리어 화소(100)의 내부 구성에 대하여 설명한다. 에어리어 화소(100)의 내부 구성에는 다양한 후보가 있기 때문에, 이하에는, 대표적인 내부 구성을 차례로 설명한다.
(촬상 장치의 촬상 타이밍)
도 10은 본 개시에 관한 촬상 장치의 1프레임 기간의 타이밍도이다. 도 10은 글로벌 셔터 방식의 촬상 장치(1)(도 4b의 에어리어 화소(100)와 도 5b의 광전 변환부(110)를 구비하는 촬상 장치(1))의 타이밍도를 나타내고 있다. 도 10의 상반분은, 시각 T1에서 노광을 개시하고 나서, 1프레임 기간(시각 T1 내지 T6)의 타이밍을 나타내고 있다. 도 10의 하반분은, 시각 T3 내지 T4의 동작을 상세하게 나타내는 타이밍도이다.
시각 T1 내지 T2는 노광 기간이다. 시각 T1의 직전에 OFG 신호가 하이레벨이 되어 트랜지스터(502)가 온으로 되어, 포토다이오드(501) 내의 전하가 오버플로 드레인 신호선 OFD를 통해 배출된다. 노광 기간 T1 내지 T2 내에, 포토다이오드(501)는 계속해서 광전 변환을 행하여, 전하를 축적한다. 시각 T2에서 전송 신호 TXG가 하이레벨이 되어 트랜지스터(503)가 온으로 되어, 포토다이오드(501)에서 광전 변환된 전하가 기억부(113)에 유지된다. 기억부(113)로의 유지 동작은, 전체 화소 동시에 행해진다.
그 후, 에어리어 화소 내의 4개의 화소의 읽어내기가 순차적으로 행해진다. 도 10의 시각 T2 내지 T3에서는 에어리어 화소 내의 화소 A의 읽어내기가 행해지고, 시각 T3 내지 T4에서는 에어리어 화소 내의 화소 B의 읽어내기가 행해지고, 시각 T4 내지 T5에서는 에어리어 화소 내의 화소 C의 읽어내기가 행해지고, 시각 T5 내지 T6에서는 에어리어 화소 내의 화소 D의 읽어내기가 행해진다. 신호 TX_A, TX_B, TX_C, TX_D는 각각, 에어리어 화소 내의 화소 A, B, C, D의 트랜지스터(504)의 게이트 신호이다. 이 게이트 신호가 하이레벨이 되면, 트랜지스터(504)가 온으로 되어, 기억부(113)에 기억된 화소 신호에 대응하는 전하가 플로팅 디퓨전 FD로 전송된다.
이하에는, 화소 B의 읽어내기 동작을 상세하게 설명한다. 도 10의 하반분 타이밍도에 있어서의 신호 RST는, 화소 B에 있어서의 트랜지스터(13)의 게이트에 입력되는 리셋 신호 RST이다.
시각 t1에서 리셋 신호 RST가 하이레벨이 되면, AD 변환부(190) 내의 트랜지스터(13)가 도통 상태로 되어 플로팅 디퓨전 FD의 전압이 리셋된다. 시각 t1 내지 t6의 기간은, P상 신호를 참조 신호와 비교하여, P상 신호를 디지털 신호로 변환하는 기간이다.
시각 t2 내지 t4 사이에, 신호 레벨이 선형으로 변화되는 램프파를 포함하는 참조 신호 REF가 트랜지스터(157)의 게이트에 입력된다. P상 신호의 신호 레벨이 참조 신호 REF의 신호 레벨을 상회하면, 차동쌍의 트랜지스터(12)의 드레인 전압이 낮아지고, 트랜지스터(511)의 드레인 전압이 높아져, AD 변환부(190)의 출력 신호 VCO가 로우 레벨이 된다(시각 t3).
시각 t7 내지 t11은, D상 신호를 참조 신호와 비교하여, D상 신호를 디지털 신호로 변환하는 기간이다. 시각 t7에서, 전송 신호 TX_B가 하이레벨이 되면, 트랜지스터(504)가 온으로 되어, 기억부(113)에 유지된 전하가 플로팅 디퓨전 FD로 전송된다. 플로팅 디퓨전 FD의 전하는, 신호 전송부(91)를 통해, D상 신호로서 AD 변환부(190) 내의 트랜지스터(12)의 게이트에 공급된다.
이 기간 내에는, 신호 레벨이 선형으로 변화되는 램프파를 포함하는 참조 신호 REF가 트랜지스터(157)의 게이트에 입력된다. D상 신호의 신호 레벨이 참조 신호 REF의 신호 레벨을 상회하면, 차동쌍의 트랜지스터(12)의 드레인 전압이 낮아지고, 트랜지스터(151)의 드레인 전압이 높아져, AD 변환부(190)의 출력 신호 VCO가 로우 레벨이 된다(시각 t8).
이와 같이, AD 변환부(190)에서는, 기억부(113)에 기억된 P상 신호 또는 D상 신호를 참조 신호와 비교하여, 참조 신호와 일치하는 타이밍을 나타내는 신호 VCO를 출력한다. 신호 VCO는 도 8에 나타내는 변환 결과 유지부(170)에 입력되어, 시각 코드가 생성된다.
(에어리어 화소(100)의 제1 예)
도 11은 제1 예에 관한 에어리어 화소(100)의 회로도, 도 12는 제1 예에 관한 에어리어 화소(100)의 단면도, 도 13a는 도 12의 A-A선 방향의 평면도, 도 13b는 도 12의 B-B선 방향의 평면도이다. 도 11, 도 12, 도 13a 및 도 13b는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다.
제1 예에 관한 에어리어 화소(100)는, 4개의 화소를 구비하고 있고, 각 화소는 기억부를 갖고 있지 않다. 따라서, 제1 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 롤링 셔터 방식으로 촬상을 행한다. 도 11에 나타낸 바와 같이, 광전 변환부(110)는, 트랜지스터(502, 504)와 포토다이오드(501)를 갖는다.
제1 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 도 11에 나타낸 바와 같이, 제1 영역 AR1과 제2 영역 AR2를 구비하고 있다. 제1 영역 AR1에는, 실리콘을 재료로 하는 광전 변환부(110)가 배치되어 있다. 에어리어 화소(100) 내에는 4개의 화소에 대응하는 4개의 광전 변환부(110)가 마련되어 있고, 모두 제1 영역 AR1에 배치되어 있다. 제2 영역 AR2에는, 실리콘을 재료로 하는 AD 변환부(190)가 배치되어 있다.
제1 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 제1 영역 AR1과 제2 영역 AR2를 적층하여, 제1 영역 AR1과 제2 영역 AR2 사이에서 송수되는 신호선의 수를 가능한 한 적게 하고 있다.
제1 예에 관한 에어리어 화소(100)에서는, 에어리어 화소(100) 내의 모든 광전 변환부(110)의 플로팅 디퓨전 FD의 전하가 동일한 신호 전송부(91)를 통해, AD 변환부(190)에 공급된다. 이 때문에, 이 전하를 받는 차동쌍의 트랜지스터(12)는 하나만으로 끝난다. 이 트랜지스터(12)의 게이트에는, 게이트 전압을 리셋 전압으로 설정하기 위한 트랜지스터(13)가 접속되어 있다. 이 트랜지스터(13)는, 리셋 신호 RST가 하이레벨일 때, 트랜지스터(12)의 드레인을 게이트에 단락한다. 트랜지스터(12)의 드레인은, 트랜지스터(151)를 통해 전원 전압 VDDH에 접속되어 있고, 리셋 신호 RST가 하이레벨일 때는, 트랜지스터(12)의 게이트 전압은 소정의 리셋 전압으로 설정된다.
제1 기판 SUB1에는, 배선층(71)과, 광전 변환부(110)와, 컬러 필터(72)와, 온 칩 렌즈(73)가 적층되어 있다. 화소 사이에는 소자 분리층(74)이 배치되어 있다. 제2 기판 SUB2에는, 배선층(75)과, AD 변환부(190)와, 보호층(76)이 적층되어 있다. 도 12에 나타내는 제1 기판 SUB1과 제2 기판 SUB2의 층 구성은 일례이고, 다양한 변형예가 생각된다.
도 12에 나타낸 바와 같이, 제1 영역 AR1은, 제1 기판 SUB1 상에 배치되어 있다. 제2 영역 AR2는, 제2 기판 SUB2 상에 배치되어 있다. 제1 영역 AR1과 제2 영역 AR2는, 예를 들어 Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 광전 변환부(110)의 플로팅 디퓨전 FD의 전하를 송수한다. 에어리어 화소(100) 내의 4개의 광전 변환부(110)가 동일한 신호 전송부(91)를 통해, 각 광전 변환부(110)의 플로팅 디퓨전 FD의 전하를 송수한다. 제1 영역 AR1은 제1 기판 SUB1의 기판면의 전역의 면적을 갖고, 제2 영역 AR2는 제2 기판 SUB2의 기판면의 전역의 면적을 갖는다. 제1 영역 AR1과 제2 영역 AR2는, 동일한 면적을 갖는다.
도 13a와 도 13b에 나타낸 바와 같이, 제1 영역 AR1의 전역에 광전 변환부(110)가 배치되고, 제2 영역 AR2의 전역에 AD 변환부(190)가 배치되어 있다. 상술한 바와 같이, 제1 영역 AR1과 제2 영역 AR2는, 적층 방향으로 연장되는 신호 전송부(91)를 통해, 에어리어 화소(100) 내의 각 광전 변환부(110)의 플로팅 디퓨전 FD의 전하를 송수하기 때문에, 신호 전송부(91)의 수를 삭감할 수 있다. 이에 의해, 광전 변환부(110)와 AD 변환부(190)의 배치 면적을 확장할 수 있어, 광전 변환부(110)의 개구율을 높게 할 수 있음과 함께, 에어리어 화소(100)를 더 미세화할 수 있어, 촬상 장치(1)의 화소수를 증가시킬 수 있다.
(에어리어 화소(100)의 제2 예)
도 14는 제2 예에 관한 에어리어 화소(100)의 회로도, 도 15는 제2 예에 관한 에어리어 화소(100)의 단면도, 도 16a는 도 15의 A-A선 방향의 평면도, 도 16b는 도 15의 B-B선 방향의 평면도, 도 16c는 도 15의 C-C선 방향의 평면도이다. 이하에는, 제1 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제2 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3을 구비하고 있다. 제2 예에 관한 에어리어 화소(100)는, AD 변환부(190)를 제2 영역 AR2와 제3 영역 AR3으로 분할하여 배치하는 점에서 제1 예와는 다르다.
제1 영역 AR1에는, 광전 변환부(110)가 배치되어 있다. 제2 영역 AR2와 제3 영역 AR3에는, AD 변환부(190)가 분할되어 배치되어 있다. 이하에는, 제2 영역 AR2에 배치되는 AD 변환부(190)의 일부분을 제1 분할 AD 변환부(190a)라고 칭하고, 제3 영역 AR3에 배치되는 AD 변환부(190)의 일부분을 제2 분할 AD 변환부(190b)라고 칭한다.
제1 분할 AD 변환부(190a)는, AD 변환부(190) 내의 트랜지스터(12, 13, 157, 158)를 갖는다. 제2 분할 AD 변환부(190b)는, AD 변환부(190) 내의 나머지의 부분, 구체적으로는 트랜지스터(151, 152, 511 내지 517)를 갖는다. 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)는, 차동쌍인 트랜지스터(12, 157)의 양 드레인 신호를 송수한다.
제1 영역 AR1과 제2 영역 AR2는, 비아(91b)를 포함하는 동일한 신호 전송부(91)에서, 4화소 내의 4개의 플로팅 디퓨전 FD의 전하를 차례로 송수한다. 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)에서, AD 변환부(190) 내의 차동쌍의 드레인 신호를 송수한다. 제1 영역 AR1은 제1 기판 SUB1 상에 제2 영역 AR2는 제2 기판 SUB2 상에, 제3 영역 AR3은 제3 기판 SUB3위 상에 배치되어 있다.
도 16b와 도 16c에 나타낸 바와 같이, AD 변환부(190)를 제2 영역 AR2와 제3 영역 AR3으로 나누어 배치하기 때문에, AD 변환부(190)를 배치하기 위한 충분한 영역을 확보할 수 있다.
(에어리어 화소(100)의 제3 예)
도 17은 제3 예에 관한 에어리어 화소(100)의 회로도, 도 18은 제3 예에 관한 에어리어 화소(100)의 단면도, 도 19a는 도 18의 A-A선 방향의 평면도, 도 19b는 도 18의 B-B선 방향의 평면도, 도 19c는 도 18의 C-C선 방향의 평면도이다. 이하에는, 제2 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제3 예에 관한 에어리어 화소(100)는, AD 변환부(190)의 분할의 방법이 제2 예와 다르고, AD 변환부(190) 내의 비교 결과 출력 신호를 출력하는 트랜지스터(512)까지를 제1 분할 AD 변환부(190a)에 포함하여 제2 영역 AR2에 배치하고, 트랜지스터(512)의 후단측의 제2 분할 AD 변환부(190b)를 제3 영역 AR3에 배치하고 있다. 그밖에는, 제2 예와 마찬가지이고, 제2 영역 AR2에는 제1 분할 AD 변환부(190a)가 배치되고, 제3 영역 AR3에는 제2 분할 AD 변환부(190b)가 배치된다. 이 때문에, 도 18에 나타내는 제3 예의 단면도는 도 15에 나타내는 제2 예의 단면도와 마찬가지이고, 도 19에 나타내는 제3 예의 평면도는 도 16에 나타내는 제2 예의 평면도와 마찬가지이다.
후술하는 바와 같이, AD 변환부(190)를 둘로 분할하는 방법은, 도 14와 도 17에 한정되는 것은 아니지만, 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)에서 송수되는 신호의 수가 가능한 한 적어지도록 하는 것이 바람직하다.
(에어리어 화소(100)의 제1 예 내지 제3 예의 통합)
도 20은 상술한 제1 예 내지 제3 예에 관한 에어리어 화소(100)의 특징을 통합한 도면이다. 제1 예 내지 제3 예는 모두, 이면측이 광 조사면이다. 제1 예 내지 제3 예에서는, 광전 변환부(110)는 실리콘으로 형성되고, 광전 변환부(110)는 제1 영역 AR1에 배치되어 있다. 제1 예에서는, AD 변환부(190)는 제2 영역 AR2에 배치되어 있다. 제2 예와 제3 예에서는, AD 변환부(190)는 제2 영역 AR2와 제3 영역 AR3으로 분할되어 배치되어 있다. 제1 예에서는, 제1 영역 AR1과 제2 영역 AR2는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 광전 변환부(110)의 플로팅 디퓨전 FD의 전하를 송수한다. 제2 예와 제3 예에 있어서의 제1 영역 AR1과 제2 영역 AR2에서는, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 광전 변환부(110)의 플로팅 디퓨전 FD의 전하를 송수한다. 제2 예에 있어서의 제2 영역 AR2와 제3 영역 AR3에서는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, AD 변환부(190) 내의 차동쌍의 드레인 신호를 송수한다. 제3 예에 있어서의 제2 영역 AR2와 제3 영역 AR3에서는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, AD 변환부(190) 내의 비교 결과 신호를 송수한다.
(에어리어 화소(100)의 제4 예)
도 21은 제4 예에 관한 에어리어 화소(100)의 회로도, 도 22는 제4 예에 관한 에어리어 화소(100)의 단면도, 도 23a는 도 22의 A-A선 방향의 평면도, 도 23b는 도 22의 B-B선 방향의 평면도이다. 도 21, 도 22, 도 23a 및 도 23b는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다.
제4 예에 관한 에어리어 화소(100)는, 제1 예 내지 제3 예와 마찬가지로, 광전 변환부(110)에 기억부가 접속되어 있지 않은 것이고, 롤링 셔터 방식의 촬상 장치(1)에 사용된다.
제4 예에 관한 에어리어 화소(100)는, 실리콘 이외를 재료로 하는 광전 변환부(110)를 갖는다. 실리콘 이외의 재료란, 예를 들어 유기 반도체 재료이다. 이와 같이, 제4 예의 광전 변환부(110)는, 실리콘 이외의 재료(이하, 비실리콘이라고 칭하는 경우도 있음)를 포함하는 반도체층을 갖는다. 더 상세하게는, 제4 예의 광전 변환부(110)는, 상부 전극층(11a)과, 광전 변환층(11b)과, 절연층(11d)과, 하부 전극층(11e)이 적층된 구조를 갖는다.
제4 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 도 21과 도 22에 나타낸 바와 같이, 적층되는 제1 영역 AR1 및 제2 영역 AR2를 구비하고 있다. 제1 영역 AR1과 제2 영역 AR2는, 동일 기판 상의 각각 다른 층에 배치되어 있다. 제1 영역 AR1에는, 광전 변환부(110)가 배치되어 있다. 광전 변환부(110)가 배치되는 층은, 실리콘 이외를 재료로 하는 반도체층이다. 더 구체적으로는, 제1 영역 AR1에는, 실리콘 이외를 재료로 하는 상부 전극층(11a), 광전 변환층(11b), 절연층(11d) 및 하부 전극층(11e)이 적층되어 있다. 상부 전극층(11a)과 하부 전극층(11e)의 재료는, 예를 들어 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide) 등이다.
제2 영역 AR2에는, 배선층(71)과 AD 변환부(190)가 각각 다른 층에 배치되어 있다. AD 변환부(190)가 배치되는 층은, 실리콘을 재료로 하는 반도체층이다. 제2 영역 AR2에는, AD 변환부(190)와 배선층(71)이 배치되어 있다.
제1 영역 AR1과 제2 영역 AR2는, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 플로팅 디퓨전 FD의 전하를 송수한다.
제4 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 전공정에서, 지지 기판 상에 실리콘을 재료로 하는 반도체층을 배치하여 AD 변환부(190)와 배선층(71)을 차례로 형성하고, 그 후의 후공정에서, 비실리콘 반도체층을 형성하여 광전 변환부(110)를 형성한다.
이와 같이, 제4 예에 관한 에어리어 화소(100)는, 동일한 기판 상에, 실리콘을 포함하는 AD 변환부(190)와, 실리콘 이외를 재료로 하는 광전 변환부(110)를 적층한 구조를 갖는다. 에어리어 화소(100) 내의 4개의 광전 변환부(110)와 AD 변환부(190)는, 비아(91b)를 포함하는 동일한 신호 전송부(91)를 통해, 플로팅 디퓨전 FD의 전하를 차례로 송수하기 때문에, 비아(91b)의 수를 삭감할 수 있고, 그만큼, 광전 변환부(110)나 AD 변환부(190)의 면적을 확장할 수 있음과 함께, 에어리어 화소(100)를 미세화할 수 있다.
(에어리어 화소(100)의 제5 예)
도 24는 제5 예에 관한 에어리어 화소(100)의 회로도, 도 25는 제5 예에 관한 에어리어 화소(100)의 단면도, 도 26a는 도 25의 A-A선 방향의 평면도, 도 26b는 도 25의 B-B선 방향의 평면도, 도 26c는 도 25의 C-C선 방향의 평면도이다. 도 24, 도 25, 도 26a 및 도 26b는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다. 이하에는, 제4 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제5 예에 관한 에어리어 화소(100)는, 제3 예와 마찬가지로, 광전 변환부(110)에 기억부가 접속되어 있지 않은 것이고, 롤링 셔터 방식의 촬상 장치(1)에 사용된다.
제5 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 도 24 및 도 25에 나타낸 바와 같이, 적층되는 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3을 구비하고 있다. 제1 영역 AR1에는, 실리콘 이외를 재료로 하는 광전 변환부(110)가 배치되어 있다. AD 변환부(190)는, 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)로 분할되어 있다. 제1 분할 AD 변환부(190a)와 광전 변환부(110)는, 플로팅 디퓨전 FD의 전하를 송수한다. 제1 분할 AD 변환부(190a)는, AD 변환부(190) 내의 차동쌍의 트랜지스터(12, 157)와 트랜지스터(13, 158)를 갖는다. 제2 분할 AD 변환부(190b)는, AD 변환부(190) 내의 나머지의 부분, 구체적으로는 트랜지스터(151, 152, 511 내지 517)를 갖는다. 제2 영역 AR2에는 제1 분할 AD 변환부(190a)가 배치되고, 제3 영역 AR3에는 제2 분할 AD 변환부(190b)가 배치되어 있다. 제1 영역 AR1과 제2 영역 AR2는, 제1 기판 SUB1 상에 적층되어 있다. 제3 영역 AR3은, 제2 기판 SUB2 상에 배치되어 있다.
제1 영역 AR1과 제2 영역 AR2는, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 플로팅 디퓨전 FD의 전하를 송수한다. 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 차동쌍의 트랜지스터(12, 157)의 드레인 신호를 송수한다.
도 26b 및 도 26c에 나타낸 바와 같이, 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)는 각각, 각 영역의 전역에 배치되기 때문에, AD 변환부(190)를 배치하는 데 필요한 충분한 면적을 확보할 수 있어, 미세 가공이 가능해진다.
(에어리어 화소(100)의 제6 예)
도 27은 제6 예에 관한 에어리어 화소(100)의 회로도, 도 28은 제6 예에 관한 에어리어 화소(100)의 단면도, 도 29a는 도 28의 A-A선 방향의 평면도, 도 29b는 도 28의 B-B선 방향의 평면도, 도 29c는 도 28의 C-C선 방향의 평면도이다. 도 27, 도 28, 도 29a 및 도 29b는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다. 이하에는, 제4 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제6 예에 관한 에어리어 화소(100)는, 제3 예와 마찬가지로, 광전 변환부(110)에 기억부가 접속되어 있지 않은 것이고, 롤링 셔터 방식의 촬상 장치(1)에 사용된다.
제6 예에 있어서의 제1 분할 AD 변환부(190a)는, AD 변환부(190) 내의 트랜지스터(12, 13, 151, 152, 157, 158, 511, 512)를 갖는다. 제2 분할 AD 변환부(190b)는, AD 변환부(190) 내의 트랜지스터(513 내지 517)를 갖는다. 즉, AD 변환부(190)는, 화소 신호와 참조 신호의 비교 결과 신호를 출력하는 트랜지스터(512)의 소스 노드에서 분할되어 있다. 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해 비교 결과 출력 신호를 송수한다. 비교 결과 출력 신호를 출력하는 트랜지스터(512)는, 레벨 변환부를 구성하고 있다.
(에어리어 화소(100)의 제4 예 내지 제6 예의 통합)
도 30은 상술한 제4 예 내지 제6 예에 관한 에어리어 화소(100)의 특징을 통합한 도면이다. 제4 예 내지 제6 예에서는, 광전 변환부(110)는 실리콘 이외의 반도체층으로 형성되고, AD 변환부(190)는 실리콘의 반도체층으로 형성되어 있다. 제4 예 내지 제6 예에서는, 광전 변환부(110)는 제1 영역 AR1에 배치되어 있다. 제4 예에 있어서의 AD 변환부(190)는 제2 영역 AR2에 배치되어 있다. 제5 예와 제6 예에 있어서의 AD 변환부(190)는 제2 영역 AR2와 제3 영역 AR3으로 분할하여 배치되어 있다. 제4 예 내지 제6 예에서는, 제1 영역 AR1과 제2 영역 AR2는, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 플로팅 디퓨전 FD의 전하를 송수한다. 제5 예에 있어서의 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, AD 변환부(190) 내의 차동쌍의 드레인 신호를 송수한다. 제6 예에 있어서의 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, AD 변환부(190) 내의 비교 결과 신호를 송수한다.
(에어리어 화소(100)의 제7 예)
도 31은 제7 예에 관한 에어리어 화소(100)의 회로도, 도 32는 제7 예에 관한 에어리어 화소(100)의 단면도, 도 33a는 도 32의 A-A선 방향의 평면도, 도 33b는 도 32의 B-B선 방향의 평면도, 도 33c는 도 32의 C-C선 방향의 평면도이다. 도 31, 도 32, 도 33a 및 도 33b는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다.
제7 예에 관한 에어리어 화소(100)는, 제4 예와 마찬가지로, 광전 변환부(110)에 기억부가 접속되어 있지 않은 것이고, 롤링 셔터 방식의 촬상 장치(1)에 사용된다.
제7 예에 관한 에어리어 화소(100)는, 실리콘 이외를 재료로 하는 광전 변환부(110)(제1 광전 변환부(110a))와, 실리콘을 재료로 하는 광전 변환부(110)(제2 광전 변환부(110b))를 갖는다. 실리콘 이외의 재료는, 예를 들어 유기 반도체 재료를 포함하고 있다. 제1 광전 변환부(110a)는, 예를 들어 녹색의 광전 변환을 행하고, 제2 광전 변환부(110b)는, 예를 들어 적과 청의 광전 변환을 행한다.
도 31에 나타낸 바와 같이, AD 변환부(190) 내의 트랜지스터(12)의 게이트와 트랜지스터(13)의 소스에는, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD와, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD가 접속되어 있다.
제7 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 도 31과 도 32에 나타낸 바와 같이, 적층되는 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3을 구비하고 있다. 제1 영역 AR1과 제2 영역 AR2는, 제1 기판 SUB1 상에 적층되어 있다. 제3 영역 AR3은, 제2 기판 SUB2 상에 배치되어 있다. 제1 영역 AR1에는, 실리콘 이외의 재료로 제1 광전 변환부(110a)가 배치되어 있다. 제2 영역 AR2에는, 실리콘을 재료로 하는 제2 광전 변환부(110b)가 배치되어 있다. 제3 영역 AR3에는, 실리콘을 재료로 하는 AD 변환부(190)가 배치되어 있다.
제1 영역 AR1과 제3 영역 AR3은, 비아(91b)와 Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하를 송수한다. 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다.
도 33a와 도 33b에 나타낸 바와 같이, 제1 광전 변환부(110a)와 제2 광전 변환부(110b)는, 각 영역의 전역에 배치되기 때문에, 개구율을 향상시킬 수 있음과 함께, 에어리어 화소(100)의 미세화도 가능해진다.
이와 같이, 제7 예에 관한 에어리어 화소(100)는, 2종류의 광전 변환부(110)(110a, 110b)를 갖고, 각 광전 변환부(110)(110a, 110b)의 플로팅 디퓨전 FD의 전하를, 비아(91b)와 Cu-Cu 접속(91a)을 통해 AD 변환부(190)로 전송한다. 각 광전 변환부(110)(110a, 110b)를 별도의 층의 전역에 배치하기 때문에, 2종류의 광전 변환부(110)(110a, 110b)를 마련해도, 각 광전 변환부(110)의 충분한 배치 면적을 확보할 수 있다.
(에어리어 화소(100)의 제8 예)
도 34는 제8 예에 관한 에어리어 화소(100)의 회로도, 도 35는 제8 예에 관한 에어리어 화소(100)의 단면도, 도 36a는 도 35의 A-A선 방향의 평면도, 도 36b는 도 35의 B-B선 방향의 평면도, 도 36c는 도 35의 C-C선 방향의 평면도이다. 도 34, 도 35, 도 36a 및 도 36b는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다.
제8 예에 관한 에어리어 화소(100)는, 제7 예와 마찬가지로, 광전 변환부(110)에 기억부가 접속되어 있지 않은 것이고, 롤링 셔터 방식의 촬상 장치(1)에 사용된다.
제8 예에 관한 에어리어 화소(100)는, 제7 예와는 달리, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하를 받는 제1 AD 변환부(190a)와, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 받는 제2 AD 변환부(190b)를 갖는다. 이와 같이, 제8 예에 관한 에어리어 화소(100)는, 제7 예보다도 AD 변환부(190)의 수가 많다.
도 34 및 도 35에 나타낸 바와 같이, 제1 영역 AR1에는, 실리콘 이외를 재료로 하는 제1 광전 변환부(110a)가 배치되어 있다. 제2 영역 AR2에는, 실리콘을 재료로 하는 제2 광전 변환부(110b)가 배치되어 있다. 제3 영역 AR3에는, 실리콘을 재료로 하는 제1 AD 변환부(190a)와 제2 AD 변환부(190b)가 동일층에 배치되어 있다. 제1 영역 AR1과 제2 영역 AR2는 제1 기판 SUB1 상에 적층되어 있고, 제3 영역 AR3은 제2 기판 SUB2 상에 배치되어 있다. 제1 영역 AR1과 제3 영역 AR3은, 비아(91b)와 Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하를 송수한다. 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다.
도 36a에 나타낸 바와 같이, 제1 광전 변환부(110a)는, 제1 영역 AR1의 전역에 배치되어 있다. 도 36b에 나타낸 바와 같이, 제2 광전 변환부(110b)는, 제2 영역 AR2의 전역에 배치되어 있다. 또한, 도 36c에 나타낸 바와 같이, 제1 AD 변환부(190a)와 제2 AD 변환부(190b)는 제3 영역 AR3에 배치되어 있고, 제1 AD 변환부(190a)는 제2 AD 변환부(190b)를 둘러싸도록 배치되어 있다.
제8 예에 관한 에어리어 화소(100)에서는, 제1 광전 변환부(110a)용의 제1 AD 변환부(190a)와, 제2 광전 변환부(110b)용의 제2 AD 변환부(190b)를 구비하고 있기 때문에, 제1 AD 변환부(190a)와 제2 AD 변환부(190b)는 동시 병행으로 AD 변환을 행할 수 있어, AD 변환 처리 시간을 단축할 수 있다.
(에어리어 화소(100)의 제7 예 내지 제8 예의 통합)
도 37은 상술한 제7 예와 제8 예에 관한 에어리어 화소(100)의 특징을 통합한 도면이다. 제7 예와 제8 예에서는, 이면측이 광 조사면이고, 제1 광전 변환부(110a)가 실리콘 이외의 반도체층으로 형성되고, 제2 광전 변환부(110b)가 실리콘의 반도체층으로 형성되어 있다. 제1 광전 변환부(110a)는 제1 영역 AR1에 배치되고, 제2 광전 변환부(110b)는 제2 영역 AR2에 배치되어 있다. 제7 예의 AD 변환부(190)는 제3 영역 AR3에 배치되어 있다. 제8 예는, 2개의 AD 변환부(190)(제1 AD 변환부(190a)와 제2 AD 변환부(190b))를 갖는다. 제1 AD 변환부(190a)와 제2 AD 변환부(190b)는, 제3 영역 AR3에 배치되어 있다. 제7 예와 제8 예에서는, 제1 영역 AR1과 제3 영역 AR3은, 비아(91b)와 Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하를 송수한다. 또한, 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다.
(에어리어 화소(100)의 제9 예)
도 38은 제9 예에 관한 에어리어 화소(100)의 회로도, 도 39는 제9 예에 관한 에어리어 화소(100)의 단면도, 도 40a는 도 39의 A-A선 방향의 평면도, 도 40b는 도 39의 B-B선 방향의 평면도, 도 40c는 도 39의 C-C선 방향의 평면도이다. 도 38, 도 39, 도 40a 및 도 40b는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다.
제9 예에 관한 에어리어 화소(100)는, 각 화소의 광전 변환부(110)에 기억부가 접속되어 있지 않기 때문에, 제9 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 롤링 셔터 방식으로 촬상을 행한다.
제9 예에 관한 에어리어 화소(100)는, 도 38에 나타낸 바와 같이, 화소마다, 제1 광전 변환부(110a)와 제2 광전 변환부(110b)를 갖는다. 제1 광전 변환부(110a)와 제2 광전 변환부(110b)는 모두, 실리콘을 재료로 하는 반도체층을 갖는다.
제9 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3을 구비하고 있다. 제1 영역 AR1에는 제1 광전 변환부(110a)가 배치되어 있다. 제2 영역 AR2에는 제2 광전 변환부(110b)가 배치되어 있다. 제3 영역 AR3에는 AD 변환부(190)가 배치되어 있다.
제1 영역 AR1과 제2 영역 AR2는, 제1 기판 SUB1 상에 적층되어 있다. 제3 영역 AR3은 제2 기판 SUB2 상에 배치되어 있다.
제1 기판 SUB1과 제2 기판 SUB2는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하와, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다.
(에어리어 화소(100)의 제10 예)
도 41은 제10 예에 관한 에어리어 화소(100)의 회로도, 도 42는 제10 예에 관한 에어리어 화소(100)의 단면도, 도 43a는 도 42의 A-A선 방향의 평면도, 도 43b는 도 42의 B-B선 방향의 평면도, 도 43c는 도 42의 C-C선 방향의 평면도이다. 이하에는, 제9 예와의 상위점을 중심으로 설명한다.
제10 예에 관한 에어리어 화소(100)는, 화소마다, 제1 광전 변환부(110a)와 제2 광전 변환부(110b)를 갖는 점에서는 제9 예에 공통되지만, 제10 예에 관한 제1 광전 변환부(110a)와 제2 광전 변환부(110b)는 모두, 실리콘 이외를 재료로 하는 반도체층을 갖고, 예를 들어 유기 반도체 재료로 구성되어 있다. 제1 광전 변환부(110a)와 제2 광전 변환부(110b)는, 예를 들어 서로 다른 색 파장의 광전 변환을 행한다.
도 41에 나타낸 바와 같이, 제1 영역 AR1에는 제1 광전 변환부(110a)가 배치되어 있다. 제2 영역 AR2에는 제2 광전 변환부(110b)가 배치되어 있다. 제1 영역 AR1과 제2 영역 AR2는 모두, 실리콘 이외를 재료로 하는 반도체층을 갖는다.
제3 영역 AR3에는, 실리콘을 재료로 하는 AD 변환부(190)가 배치되어 있다. 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3은, 동일한 기판 상에 적층되어 있다. 제1 영역 AR1과 제3 영역 AR3은, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하를 송수한다. 마찬가지로, 제2 영역 AR2와 제3 영역 AR3은, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다.
도 43a, 도 43b 및 도 43c에 나타낸 바와 같이, 제1 광전 변환부(110a)는 제1 영역 AR1의 전역에 배치되고, 제2 광전 변환부(110b)는 제2 영역 AR2의 전역에 배치되고, AD 변환부(190)는 제3 영역 AR3의 전역에 배치되기 때문에, 2종류의 광전 변환부(110a, 110b)를 갖고 있어도, 각 광전 변환부의 배치 면적을 충분히 확보할 수 있다.
(에어리어 화소(100)의 제11 예)
도 44는 제11 예에 관한 에어리어 화소(100)의 회로도, 도 45는 제11 예에 관한 에어리어 화소(100)의 단면도, 도 46a는 도 45의 A-A선 방향의 평면도, 도 46b는 도 45의 B-B선 방향의 평면도, 도 46c는 도 45의 C-C선 방향의 평면도, 도 46d는 도 45의 D-D선 방향의 평면이다. 이하에는, 제10 예와의 상위점을 중심으로 설명한다.
제11 예에 관한 에어리어 화소(100)는, 각 화소가 기억부를 갖고 있지 않기 때문에, 제11 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 롤링 셔터 방식으로 촬상을 행한다.
제1 영역 AR1에는, 실리콘 이외를 재료로 하는 제1 광전 변환부(110a)가 배치되어 있다. 제2 영역 AR2에는, 실리콘 이외를 재료로 하는 제2 광전 변환부(110b)가 배치되어 있다.
제11 예에 관한 에어리어 화소(100)는, AD 변환부(190)가 둘로 분할되어 있는 점에서, 제10 예와는 다르게 되어 있다. 제11 예에 있어서의 AD 변환부(190)는, 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)로 분할되어 있다. 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)는, AD 변환부(190) 내의 차동쌍의 트랜지스터(12, 157)의 드레인 신호를 송수한다. 제1 분할 AD 변환부(190a)는 제3 영역 AR3에 배치되고, 제2 분할 AD 변환부(190b)는 제4 영역 AR4에 배치되어 있다.
제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3은, 제1 기판 SUB1 상에 적층되어 있다. 제4 영역 AR4는 제2 기판 SUB2 상에 배치되어 있다.
제1 영역 AR1 내의 제1 광전 변환부(110a)와 제1 분할 AD 변환부(190a)는, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하를 송수한다. 또한, 제2 영역 AR2 내의 제2 광전 변환부(110b)와 제1 분할 AD 변환부(190a)는, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다. 제3 영역 AR3과 제4 영역 AR4는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, AD 변환부(190) 내의 차동쌍의 드레인 신호를 송수한다.
(에어리어 화소(100)의 제9 예 내지 제11 예의 통합)
도 47은 상술한 제9 예 내지 제11 예에 관한 에어리어 화소(100)의 특징을 통합한 도면이다. 제9 예와 제11 예는, 이면측이 광 조사면인 것에 비해, 제10 예는, 표면측이 광 조사면이다. 제9 예는, 제1 광전 변환부(110)와 제2 광전 변환부(110)가 모두 실리콘을 재료로 하는 반도체층을 갖는 것에 비해, 제10 예와 제11 예는, 제1 광전 변환부(110)와 제2 광전 변환부(110)가 모두 실리콘 이외를 재료로 하는 반도체층을 갖는다. 제9 예 내지 제11 예에서는, 제1 광전 변환부(110) 및 제2 광전 변환부(110)가 제1 기판 SUB1에 배치되어 있다. 제9 예와 제10 예에서는, AD 변환부(190)가 제2 영역 AR2에 배치되어 있다. 제11 예에서는, 제1 분할 AD 변환부(190a)는 제1 영역 AR1에 배치되고, 제2 분할 AD 변환부(190b)는 제2 영역 AR2에 배치되어 있다.
제9 예에서는, 제1 영역 AR1과 제2 영역 AR2는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110)와 제2 광전 변환부(110)의 플로팅 디퓨전 FD의 전하를 송수한다. 제10 예에서는, 제1 영역 AR1과 제2 영역 AR2는, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110)와 제2 광전 변환부(110)의 플로팅 디퓨전 FD의 전하를 송수한다. 제11 예에서는, 제3 영역 AR3과 제4 영역 AR4는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, AD 변환부(190) 내의 차동쌍의 드레인 신호를 송수한다.
이와 같이, 제9 예 내지 제11 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 에어리어 화소(100)마다, 복수의 광전 변환부(110)를 갖는 복수의 화소와, 플로팅 디퓨전 FD와, AD 변환부(190)를 구비하고 있다. AD 변환부(190)는, 복수의 화소 내의 2 이상의 화소를 포함하는 에어리어 화소(100)마다 마련되어, 2 이상의 화소로 광전 변환된 전하에 따른 신호를 디지털 신호로 변환한다. 플로팅 디퓨전 FD는, 화소 내의 광전 변환부(110)에서 광전 변환된 전하를 출력한다.
복수의 화소 내의 복수의 광전 변환부(110), 복수의 AD 변환부(190) 및 복수의 플로팅 디퓨전 FD는, 적층된 복수의 영역에 배치되어 있다. 신호 전송부(91)는, 복수의 영역 사이에서 신호의 송수를 행한다. 복수의 영역 중, 복수의 광전 변환부(110)가 배치되는 영역은, AD 변환부(190)가 배치되는 영역과는 별도로 마련된다. 에어리어 화소(100) 내의 복수의 광전 변환부(110)가 배치되는 영역과, AD 변환부(190)가 배치되는 영역은, 복수의 플로팅 디퓨전 FD의 전하를 동일한 신호 전송부(91)를 통해 송수한다.
(에어리어 화소(100)의 제12 예)
도 48은 제12 예에 관한 에어리어 화소(100)의 회로도, 도 49는 제12 예에 관한 에어리어 화소(100)의 단면도, 도 50a는 도 49의 A-A선 방향의 평면도, 도 50b는 도 49의 B-B선 방향의 평면도이다. 도 48, 도 49, 도 50a 및 도 50b는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다. 제12 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 글로벌 셔터 방식을 채용하고 있고, 각 화소 내의 광전 변환부(110)에는 기억부(113)가 접속되어 있다. 또한, 본 명세서 및 도면의 일부에서는, 광전 변환부(110)와 기억부(113)를 별개의 것으로 하여 설명하지만, 도 48에 나타낸 바와 같이, 기억부(113)는 광전 변환부(110)의 일부를 구성하는 부품이라고 간주할 수도 있다. 이하에는, 제1 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
도 48에 나타낸 바와 같이, 광전 변환부(110)는, 도 11의 광전 변환부(110)의 구성에 더하여, 기억부(113)와 트랜지스터(503)를 갖는다. 포토다이오드(501)에서 광전 변환된 화소 신호는, 전체 화소 동시에 트랜지스터(503)를 온으로 함으로써, 대응하는 기억부(113)에 동 타이밍에서 기억된다. 기억부(113)에 기억된 화소 신호에 대응하는 전하는, 각 화소의 읽어내기 타이밍에 따라, 대응하는 트랜지스터(504)를 순차적으로 온으로 함으로써, 플로팅 디퓨전 FD를 통해, AD 변환부(190)로 전송되어 시각 코드로의 변환이 행해진다.
제12 예에 관한 에어리어 화소(100)는, 제1 영역 AR1과 제2 영역 AR2를 구비하고 있다. 제1 영역 AR1에는, 실리콘을 재료로 하는 복수의 광전 변환부(110)와 복수의 기억부(113)가 배치되어 있다. 제2 영역 AR2에는, 실리콘을 재료로 하는 AD 변환부(190)가 배치되어 있다. 제1 영역 AR1은 제1 기판 SUB1 상에 배치되고, 제2 영역 AR2는 제2 기판 SUB2 상에 배치되어 있다. 제1 기판 SUB1과 제2 기판 SUB2는, 예를 들어 Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 광전 변환부(110)의 플로팅 디퓨전 FD의 전하를 송수한다.
도 48에 나타낸 바와 같이, 에어리어 화소(100) 내의 복수의 광전 변환부(110)의 각 플로팅 디퓨전 FD는, 동일한 신호 전송부(91)에 접속되어 있다. 따라서, 제1 영역 AR1과 제2 영역 AR2는, 제1 영역 AR1 내의 에어리어 화소(100)마다, 각 에어리어 화소(100) 내의 복수의 광전 변환부(110)의 플로팅 디퓨전 FD의 전하를 1개의 신호 전송부(91)를 통해 송수한다. 더 구체적으로는, 신호 전송부(91)는, 에어리어 화소(100) 내의 4개의 화소의 4개의 플로팅 디퓨전 FD의 전하를 차례로 AD 변환부(190)로 전송한다.
도 49에 나타낸 바와 같이, 촬상 장치(1)는, 적층된 제1 기판 SUB1과 제2 기판 SUB2를 구비하고 있다. 제1 기판 SUB1과 제2 기판 SUB2는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)에서, 플로팅 디퓨전 FD의 전하를 송수한다. 제1 기판 SUB1에는, 배선층(71)과, 광전 변환부(110) 및 기억부(113)와, 컬러 필터(72)와, 온 칩 렌즈(73)가 적층되어 있다. 화소 사이에는 소자 분리층(74)이 배치되어 있다. 제2 기판 SUB2에는, 배선층(75)과, AD 변환부(190)와, 보호층(76)이 적층되어 있다.
도 49의 예에서는, 광전 변환부(110)와 기억부(113)는 제1 기판 SUB1 상의 동일한 층에 배치되고, 그 하방의 층에 배선층(71)이 배치되어 있다. 제2 기판 SUB2에서는, 배선층(75)의 하방에 AD 변환부(190)가 배치되어 있다. 제1 기판 SUB1의 배선층(71)과 제2 기판 SUB2의 배선층(75)은 대향하여 배치되어 있고, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)에서 각종 신호의 송수를 행한다.
도 50a 및 도 50b는, 하나의 에어리어 화소(100)의 평면 레이아웃을 나타내고 있다. 도 50a에 나타낸 바와 같이, 제1 기판 SUB1에는, 에어리어 화소(100) 내의 4개의 화소 내의 4개의 광전 변환부(110)와 4개의 기억부(113)가 배치되어 있다. 4개의 광전 변환부(110)는, 에어리어 화소(100)의 영역 내의 네 코너를 따라 배치되고, 4개의 광전 변환부(110)로 끼워진 부분에 4개의 기억부(113)가 배치되어 있다.
도 50b에 나타낸 바와 같이, 제2 기판 SUB2에는, 에어리어 화소(100)의 영역 내의 전역에 AD 변환부(190)가 배치되어 있다.
이와 같이, 제12 예에 관한 에어리어 화소(100)에서는, 광전 변환부(110)와 기억부(113)를 제1 기판 SUB1에, AD 변환부(190)를 제2 기판 SUB2에 배치하기 때문에, 광전 변환부(110)의 면적을 확장할 수 있어, 개구율이나 해상도의 향상이 도모된다. 또한, 제1 기판 SUB1은, 복수의 광전 변환부(110)의 플로팅 디퓨전 FD의 전하를 동일한 신호 전송부(91)에서 제2 기판 SUB2로 전송하기 때문에, 제1 기판 SUB1과 제2 기판 SUB2의 신호 전송부(91)의 수를 줄일 수 있고, 그만큼, 제1 기판 SUB1과 제2 기판 SUB2의 배선수를 줄일 수 있다. 또한, 신호 전송부(91)로서 Cu-Cu 접속(91a)을 사용하기 때문에, 신호 전반 손실을 억제할 수 있다.
(에어리어 화소(100)의 제13 예)
도 51은 제13 예에 관한 에어리어 화소(100)의 회로도, 도 52는 제13 예에 관한 에어리어 화소(100)의 단면도, 도 53a는 도 52의 A-A선 방향의 평면도, 도 53b는 도 52의 B-B선 방향의 평면도, 도 53c는 도 52의 C-C선 방향의 평면도이다. 이하에는, 제12 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제13 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 도 52에 나타낸 바와 같이, 적층되는 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3을 구비하고 있다. 제1 영역 AR1에는, 광전 변환부(110)와 기억부(113)가 배치되어 있다. 제2 영역 AR2와 제3 영역 AR3에는, AD 변환부(190)가 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)의 둘로 분할하여 배치되어 있다.
제1 분할 AD 변환부(190a)는, AD 변환부(190) 내의 트랜지스터(12, 13, 157, 158)를 갖는다. 제2 분할 AD 변환부(190b)는, AD 변환부(190) 내의 나머지의 부분, 구체적으로는 트랜지스터(151, 152, 511 내지 517)를 갖는다. 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)는, 차동쌍인 트랜지스터(12, 157)의 양 드레인 신호를 송수한다.
제1 영역 AR1과 제2 영역 AR2는, 비아(91b)를 포함하는 신호 전송부(91)에서, 4화소 내의 4개의 플로팅 디퓨전 FD의 전하를 차례로 송수한다. 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)로, AD 변환부(190) 내의 차동쌍의 드레인 신호를 송수한다. 제1 영역 AR1은 제1 기판 SUB1 상에, 제2 영역 AR2는 제2 기판 SUB2 상에, 제3 영역 AR3은 제3 기판 SUB3 상에 배치되어 있다.
도 53a에 나타내는 제1 영역 AR1 내의 평면 레이아웃은, 도 50a와 마찬가지이다. 도 53b에 나타내는 제2 영역 AR2의 전역에 제1 분할 AD 변환부(190a)가 배치된다. 제2 영역 AR2의 대략 중앙부에는, 제1 영역 AR1과 제2 영역 AR2 사이에서 플로팅 디퓨전 FD의 전하를 송수하기 위한 비아가 배치되어 있다. 도 53c에 나타내는 제3 영역 AR3의 전역에 제2 분할 AD 변환부(190b)가 배치된다.
이와 같이, 제13 예에 관한 에어리어 화소(100)는, AD 변환부(190)를 제2 영역 AR2와 제3 영역 AR3으로 나누어 배치하기 때문에, AD 변환부(190)의 배치 면적을 확장할 수 있다. 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)에서 신호의 송수를 행하기 때문에, 고속으로 신호를 송수할 수 있다. 또한, 제1 영역 AR1은 제1 기판 SUB1 상에, 제2 영역 AR2는 제2 기판 SUB2 상에 배치되어, 비아(91b)를 포함하는 신호 전송부(91)를 통해 신호의 송수를 행한다. 이에 의해, 광전 변환부(110)와 AD 변환부(190)(190a, 190b)의 배치 면적을 확장할 수 있다.
(에어리어 화소(100)의 제14 예)
도 54는 제14 예에 관한 에어리어 화소(100)의 회로도, 도 55는 제14 예에 관한 에어리어 화소(100)의 단면도, 도 56a는 도 55의 A-A선 방향의 평면도, 도 56b는 도 55의 B-B선 방향의 평면도, 도 56c는 도 55의 C-C선 방향의 평면도이다. 이하에는, 제14 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제14 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 도 55에 나타낸 바와 같이, 적층되는 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3을 구비하고 있다. 제14 예에 관한 에어리어 화소(100)는, 제2 영역 AR2와 제3 영역 AR3에 배치되는 AD 변환부(190)의 분할의 방법이 제13 예와 다르게 되어 있다.
제14 예에 있어서의 제1 분할 AD 변환부(190a)는, AD 변환부(190) 내의 트랜지스터(12, 13, 151, 152, 157, 158, 511, 512)를 갖는다. 제2 분할 AD 변환부(190b)는, AD 변환부(190) 내의 트랜지스터(513 내지 517)를 갖는다. 즉, AD 변환부(190)는, 화소 신호와 참조 신호의 비교 결과 신호를 출력하는 트랜지스터(512)의 소스 노드로 분할되어 있다. 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해 비교 결과 출력 신호를 송수한다. 비교 결과 출력 신호를 출력하는 트랜지스터(512)는, 레벨 변환부를 구성하고 있다.
제14 예에 관한 에어리어 화소(100)에 있어서의 도 55에 나타내는 단면도와, 도 56a 및 도 56b에 나타내는 평면도는, 제13 예에 관한 에어리어 화소(100)와 마찬가지이다.
(에어리어 화소(100)의 제12 예 내지 제14 예의 통합)
도 57은 상술한 제12 예 내지 제14 예에 관한 에어리어 화소(100)의 특징을 통합한 도면이다. 제12 예 내지 제14 예는 모두 이면측이 광 조사면이다. 제12 예 내지 제14 예에 관한 에어리어 화소(100) 내의 광전 변환부(110)와 기억부(113)는, 실리콘을 재료로 하는 제1 영역 AR1에 배치되어 있다. 제12 예에 관한 에어리어 화소(100) 내의 AD 변환부(190)는, 실리콘을 재료로 하는 제2 영역 AR2에 배치되어 있다. 제13 예와 제14 예에 관한 에어리어 화소(100) 내의 AD 변환부(190)는, 실리콘을 재료로 하는 제2 영역 AR2와 제3 영역 AR3으로 분할하여 배치되어 있다. 제12 예 내지 제14 예에 관한 에어리어 화소(100) 내의 제1 영역 AR1과 제2 영역 AR2는, 플로팅 디퓨전 FD의 전하를, 신호 전송부(91)를 통해 송수한다. 제12 예에 관한 에어리어 화소(100) 내의 신호 전송부(91)는 Cu-Cu 접속(91a)이다. 제13 예와 제14 예에 관한 촬상 장치(1) 내의 제1 영역 AR1과 제2 영역 AR2는, 에어리어 화소(100)마다, 4개의 화소 내의 4개의 플로팅 디퓨전 FD의 전하를, 비아(91b)를 포함하는 신호 전송부(91)를 통해 송수한다. 제13 예에 관한 촬상 장치(1) 내의 제2 영역 AR2와 제3 영역 AR3은, 에어리어 화소(100)마다, AD 변환부(190) 내의 차동쌍의 드레인 신호를, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해 송수한다. 제14 예에 관한 촬상 장치(1) 내의 제2 영역 AR2와 제3 영역 AR3은, 에어리어 화소(100)마다, AD 변환부(190) 내의 비교 결과 출력 신호를, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해 송수한다.
(에어리어 화소(100)의 제15 예)
도 58은 제15 예에 관한 에어리어 화소(100)의 회로도, 도 59는 제15 예에 관한 에어리어 화소(100)의 단면도, 도 60a는 도 59의 A-A선 방향의 평면도, 도 60b는 도 59의 B-B선 방향의 평면도, 도 60c는 도 59의 C-C선 방향의 평면도이다. 도 58, 도 59, 도 60a, 도 60b 및 도 60c는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다.
제15 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 도 58과 도 59에 나타낸 바와 같이, 적층되는 제1 영역 AR1 및 제2 영역 AR2를 구비하고 있다. 제1 영역 AR1은 실리콘을 재료로 하는 제1 기판 SUB1이고, 제2 영역 AR2는 실리콘을 재료로 하는 제2 기판 SUB2이다. 제1 영역 AR1에는, 광전 변환부(110), 기억부(113) 및 배선층이 적층되어 있다. 제2 영역 AR2에는, 배선층과 AD 변환부(190)가 적층되어 있다.
도 60a와 도 60b에 나타낸 바와 같이, 광전 변환부(110)와 기억부(113)는, 제1 영역 AR1의 서로 다른 층의 전역에 배치되어 있다. 이에 의해, 제12 예 내지 제14 예보다도, 광전 변환부(110)와 기억부(113)의 배치 면적을 확장할 수 있다. 또한, AD 변환부(190)는, 제2 영역 AR2의 배선층과는 다른 층의 전역에 배치되어 있다.
제1 영역 AR1과 제2 영역 AR2는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 플로팅 디퓨전 FD의 전하를 송수한다.
이와 같이, 제15 예에 관한 에어리어 화소(100)에서는, 기억부(113)를 광전 변환부(110)와는 별도의 층에 배치하기 때문에, 기억부(113)와 광전 변환부(110)의 면적을 확장할 수 있고, 광전 변환부(110)의 개구율을 향상시킬 수 있음과 함께, 기억부(113)의 기억 용량을 증가시킬 수 있다. 또한, 미세화도 가능해진다.
(에어리어 화소(100)의 제16 예)
도 61은 제16 예에 관한 에어리어 화소(100)의 회로도, 도 62는 제16 예에 관한 에어리어 화소(100)의 단면도, 도 63a는 도 62의 A-A선 방향의 평면도, 도 63b는 도 62의 B-B선 방향의 평면도, 도 63c는 도 62의 C-C선 방향의 평면도, 도 63d는 도 62의 D-D선 방향의 평면도이다. 이하에는, 제13 예와 제15 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제16 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 도 61 및 도 62에 나타낸 바와 같이, 적층되는 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3을 구비하고 있다. 제1 영역 AR1에는, 광전 변환부(110)와 기억부(113)가 적층되어 있다. AD 변환부(190)는, 도 51과 마찬가지로 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)로 분할되어 있다. 제2 영역 AR2에는 제1 분할 AD 변환부(190a)가 배치되고, 제3 영역 AR3에는 제2 분할 AD 변환부(190b)가 배치되어 있다.
제16 예에 관한 에어리어 화소(100)는, 제1 영역 AR1의 층 구성이 다른 것 외에는, 제13 예에 관한 에어리어 화소(100)와 마찬가지이기 때문에, 공통 부분의 설명을 생략한다.
(에어리어 화소(100)의 제17 예)
도 64는 제17 예에 관한 에어리어 화소(100)의 회로도, 도 65는 제17 예에 관한 에어리어 화소(100)의 단면도, 도 66a는 도 65의 A-A선 방향의 평면도, 도 66b는 도 65의 B-B선 방향의 평면도, 도 66c는 도 65의 C-C선 방향의 평면도, 도 66d는 도 65의 D-D선 방향의 평면도이다. 이하에는, 제14 예와 제16 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제17 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 도 64 및 도 65에 나타낸 바와 같이, 적층되는 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3을 구비하고 있다. 제1 영역 AR1에는, 광전 변환부(110)와 기억부(113)가 적층되어 있다. AD 변환부(190)는, 도 56과 마찬가지로 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)로 분할되어 있다. 제2 영역 AR2에는 제1 분할 AD 변환부(190a)가 배치되고, 제3 영역 AR3에는 제2 분할 AD 변환부(190b)가 배치되어 있다.
제17 예에 관한 에어리어 화소(100)는, 제1 영역 AR1의 층 구성이 다른 것 외에는, 제14 예에 관한 에어리어 화소(100)와 마찬가지이기 때문에, 공통 부분의 설명을 생략한다.
(에어리어 화소(100)의 제15 예 내지 제17 예의 통합)
도 67은 상술한 제15 예 내지 제17 예에 관한 에어리어 화소(100)의 특징을 통합한 도면이다. 제15 예 내지 제17 예는 모두 이면측이 광 조사면이다. 제15 예 내지 제17 예에 관한 에어리어 화소(100) 내의 광전 변환부(110)와 기억부(113)는, 실리콘을 재료로 하는 제1 영역 AR1에 적층되어 배치되어 있다. 제15 예에 관한 에어리어 화소(100) 내의 AD 변환부(190)는, 실리콘을 재료로 하는 제2 영역 AR2에 배치되어 있다. 제16 예와 제17 예에 관한 에어리어 화소(100) 내의 AD 변환부(190)는, 실리콘을 재료로 하는 제2 영역 AR2와 제3 영역 AR3으로 분할하여 배치되어 있다. 제15 예 내지 제17 예에 관한 에어리어 화소(100) 내의 제1 영역 AR1과 제2 영역 AR2는, 플로팅 디퓨전 FD의 전하를, 신호 전송부(91)를 통해 송수한다. 제15 예에 관한 에어리어 화소(100) 내의 신호 전송부(91)는 Cu-Cu 접속(91a)이다. 제16 예와 제17 예에 관한 에어리어 화소(100) 내의 제1 영역 AR1과 제2 영역 AR2는, 플로팅 디퓨전 FD의 전하를, 비아(91b)를 포함하는 신호 전송부(91)를 통해 송수한다. 제16 예에 관한 에어리어 화소(100) 내의 제2 영역 AR2와 제3 영역 AR3은, AD 변환부(190) 내의 차동쌍의 드레인 신호를, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해 송수한다. 제17 예에 관한 에어리어 화소(100) 내의 제2 영역 AR2와 제3 영역 AR3은, AD 변환부(190) 내의 비교 결과 출력 신호를, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해 송수한다.
(에어리어 화소(100)의 제18 예)
도 68은 제18 예에 관한 에어리어 화소(100)의 회로도, 도 69는 제18 예에 관한 에어리어 화소(100)의 단면도, 도 70a는 도 69의 A-A선 방향의 평면도, 도 70b는 도 69의 B-B선 방향의 평면도이다. 도 68, 도 69, 도 70a 및 도 70b는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다.
제18 예에 관한 에어리어 화소(100)는, 실리콘 이외를 재료로 하는 광전 변환부(110)를 갖는다. 실리콘 이외의 재료란, 예를 들어 유기 반도체 재료이다. 이와 같이, 제18 예의 광전 변환부(110)는, 실리콘 이외의 재료를 포함하는 반도체층을 갖는다. 더 상세하게는, 제18 예의 광전 변환부(110)는, 상부 전극층(11a)과, 광전 변환층(11b)과, 전하 축적층(11c)과, 절연층(11d)과, 하부 전극층(11e)이 적층된 구조를 갖는다. 전하 축적층(11c)은 기억부(113)로서 기능한다.
제18 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 도 68과 도 69에 나타낸 바와 같이, 적층되는 제1 영역 AR1 및 제2 영역 AR2를 구비하고 있다. 제1 영역 AR1과 제2 영역 AR2는, 동일 기판 상의 각각 다른 층에 배치되어 있다. 제1 영역 AR1에는, 광전 변환부(110)와 기억부(113)가 각각 다른 층에 배치되어 있다. 광전 변환부(110)와 기억부(113)가 배치되는 각 층은, 실리콘 이외를 재료로 하는 반도체층이다. 더 구체적으로는, 제1 영역 AR1에는, 실리콘 이외를 재료로 하는 광전 변환층(11b) 및 전하 축적층(11c)과, 절연층(11d)이 적층되어 있다.
제2 영역 AR2에는, 배선층(75)과 AD 변환부(190)가 각각 다른 층에 배치되어 있다. AD 변환부(190)가 배치되는 층은, 실리콘을 재료로 하는 반도체층이다.
도 70a는, 광전 변환부(110)와 기억부(113)의 경계 부근의 평면도이다. 상술한 바와 같이, 광학 변환부(110)와 기억부(113)는 각각 다른 층에 배치되어 있지만, 광전 변환부(110)와 기억부(113)의 적어도 한쪽의 일부가 2층에 걸쳐 배치되어 있어도 된다.
제1 영역 AR1과 제2 영역 AR2는, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 플로팅 디퓨전 FD의 전하를 송수한다.
제18 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 전공정에서, 지지 기판 상에 실리콘을 재료로 하는 반도체층을 배치하여 AD 변환부(190)와 배선층을 차례로 형성하고, 그 후의 후공정에서, 비실리콘 반도체층을 형성하여 기억부(113)와 광전 변환부(110)를 차례로 형성한다.
이와 같이, 제18 예에 관한 에어리어 화소(100)는, 동일한 기판 상에, 실리콘을 포함하는 AD 변환부(190)와, 실리콘 이외를 재료로 하는 기억부(113) 및 광전 변환부(110)를 적층한 구조를 갖는다. 광전 변환부(110)와 AD 변환부(190)는, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 플로팅 디퓨전 FD의 전하를 송수하기 때문에, 비아의 수를 삭감할 수 있고, 그만큼, 광전 변환부(110)나 AD 변환부(190)의 면적을 확장할 수 있다.
(에어리어 화소(100)의 제19 예)
도 71은 제19 예에 관한 에어리어 화소(100)의 회로도, 도 72는 제19 예에 관한 에어리어 화소(100)의 단면도, 도 73a는 도 72의 A-A선 방향의 평면도, 도 73b는 도 72의 B-B선 방향의 평면도, 도 73c는 도 72의 C-C선 방향의 평면도이다. 이하에는, 제13 예와 제15 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제19 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 도 71 및 도 72에 나타낸 바와 같이, 적층되는 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3을 구비하고 있다. 제1 영역 AR1에는, 실리콘 이외를 재료로 하는 광전 변환부(110)와 기억부(113)가 적층되어 있다. AD 변환부(190)는, 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)로 분할되어 있다. 제1 분할 AD 변환부(190a)와 광전 변환부(110)는, 플로팅 디퓨전 FD의 전하를 송수한다. 제1 분할 AD 변환부(190a)는, AD 변환부(190) 내의 차동쌍의 트랜지스터(12, 157)와 트랜지스터(13, 158)를 갖는다. 제2 분할 AD 변환부(190b)는, AD 변환부(190) 내의 나머지의 부분, 구체적으로는 트랜지스터(151, 152, 511 내지 517)를 갖는다. 제2 영역 AR2에는 제1 분할 AD 변환부(190a)가 배치되고, 제3 영역 AR3에는 제2 분할 AD 변환부(190b)가 배치되어 있다. 제1 영역 AR1과 제2 영역 AR2는, 제1 기판 SUB1 상에 적층되어 있다. 제3 영역 AR3은, 제2 기판 SUB2 상에 배치되어 있다.
제1 영역 AR1과 제2 영역 AR2는, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 플로팅 디퓨전 FD의 전하를 송수한다. 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 차동쌍의 트랜지스터(12, 157)의 드레인 신호를 송수한다.
도 73b 및 도 73c에 나타낸 바와 같이, 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)는 각각, 각 영역의 전역에 배치되기 때문에, AD 변환부(190)의 배치 면적을 확장할 수 있다.
(에어리어 화소(100)의 제20 예)
도 74는 제20 예에 관한 에어리어 화소(100)의 회로도, 도 75는 제20 예에 관한 에어리어 화소(100)의 단면도, 도 76a는 도 75의 A-A선 방향의 평면도, 도 76b는 도 75의 B-B선 방향의 평면도, 도 76c는 도 75의 C-C선 방향의 평면도이다. 이하에는, 제19 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제20 예에 관한 에어리어 화소(100)는, AD 변환부(190) 내의 분할 장소가 제19 예와는 다르게 되어 있다. 제20 예의 AD 변환부(190)는, 도 64와 마찬가지의 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)로 분할되어 있다. 그밖에는, 제19 예와 마찬가지이고, 도 75의 단면도와 도 76a 내지 도 76c의 평면도는, 도 72의 단면도와 도 73a 내지 도 73c의 평면도와 마찬가지이다.
(에어리어 화소(100)의 제18 예 내지 제20 예의 통합)
도 77은 상술한 제18 예 내지 제20 예에 관한 에어리어 화소(100)의 특징을 통합한 도면이다. 제18 예는 표면측이 광 조사면인 것에 비해, 제19 예와 제20 예는 이면측이 광 조사면이다. 제18 예 내지 제20 예에 관한 에어리어 화소(100) 내의 광전 변환부(110)와 기억부(113)는, 실리콘 이외를 재료로 하는 제1 영역 AR1에 적층되어 배치되어 있다. 제18 예에 관한 에어리어 화소(100) 내의 AD 변환부(190)는, 실리콘을 재료로 하는 제2 영역 AR2에 배치되어 있다. 제19 예와 제20 예에 관한 에어리어 화소(100) 내의 AD 변환부(190)는, 실리콘을 재료로 하는 제2 영역 AR2와 제3 영역 AR3으로 분할하여 배치되어 있다. 제18 예 내지 제20 예에 관한 에어리어 화소(100) 내의 제1 영역 AR1과 제2 영역 AR2는, 플로팅 디퓨전 FD의 전하를, 비아(91b)를 포함하는 신호 전송부(91)를 통해 송수한다. 제19 예에 관한 에어리어 화소(100) 내의 제2 영역 AR2와 제3 영역 AR3은, AD 변환부(190) 내의 차동쌍의 드레인 신호를, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해 송수한다. 제20 예에 관한 에어리어 화소(100) 내의 제2 영역 AR2와 제3 영역 AR3은, AD 변환부(190) 내의 비교 결과 출력 신호를, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해 송수한다.
(에어리어 화소(100)의 제21 예)
도 78은 제21 예에 관한 에어리어 화소(100)의 회로도, 도 79는 제21 예에 관한 에어리어 화소(100)의 단면도, 도 80a는 도 79의 A-A선 방향의 평면도, 도 80b는 도 79의 B-B선 방향의 평면도, 도 80c는 도 79의 C-C선 방향의 평면도이다. 도 78, 도 79, 도 80a, 도 80b 및 도 80c는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다.
제21 예에 관한 에어리어 화소(100)는, 실리콘 이외를 재료로 하는 광전 변환부(110)(제1 광전 변환부(110a))와, 실리콘을 재료로 하는 광전 변환부(110)(제2 광전 변환부(110b))를 갖는다. 실리콘 이외의 재료는, 예를 들어 유기 반도체 재료를 포함하고 있다. 제1 광전 변환부(110a)는, 예를 들어 녹색의 광전 변환을 행하고, 제2 광전 변환부(110b)는, 예를 들어 적과 청의 광전 변환을 행한다.
도 78에 나타낸 바와 같이, AD 변환부(190) 내의 트랜지스터(12)의 게이트와 트랜지스터(13)의 소스에는, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD와, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD가 접속되어 있다.
제21 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 도 78과 도 79에 나타낸 바와 같이, 적층되는 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3을 구비하고 있다. 제1 영역 AR1과 제2 영역 AR2는, 제1 기판 SUB1 상에 적층되어 있다. 제3 영역 AR3은, 제2 기판 SUB2 상에 배치되어 있다. 제1 영역 AR1에는, 실리콘 이외의 재료로 제1 광전 변환부(110a)와 기억부(113)가 적층되어 있다. 제2 영역 AR2에는, 실리콘을 재료로 하는 제2 광전 변환부(110b)가 배치되어 있다. 제3 영역 AR3에는, 실리콘을 재료로 하는 AD 변환부(190)가 배치되어 있다.
제1 영역 AR1과 제3 영역 AR3은, 비아(91b)와 Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하를 송수한다. 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다.
도 80a와 도 80b에 나타낸 바와 같이, 제1 광전 변환부(110a)와 제2 광전 변환부(110b)는, 각 영역의 전역에 배치되기 때문에, 개구율을 향상시킬 수 있다.
이와 같이, 제21 예에 관한 에어리어 화소(100)는, 2종류의 광전 변환부(110)(110a, 110b)를 갖고, 각 광전 변환부(110)의 플로팅 디퓨전 FD의 전하를, 비아(91b)와 Cu-Cu 접속(91a)을 통해 AD 변환부(190)로 전송한다. 각 광전 변환부(110)를 별도의 층의 전역에 배치하기 때문에, 각 광전 변환부(110)의 배치 면적을 충분히 확보할 수 있다.
(에어리어 화소(100)의 제22 예)
도 81은 제22 예에 관한 에어리어 화소(100)의 회로도, 도 82는 제22 예에 관한 에어리어 화소(100)의 단면도, 도 83a는 도 82의 A-A선 방향의 평면도, 도 83b는 도 82의 B-B선 방향의 평면도, 도 83c는 도 82의 C-C선 방향의 평면도이다. 이하에는, 제13 예와 제15 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제22 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 도 81 및 도 82에 나타낸 바와 같이, 적층되는 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3을 구비하고 있다. 제22 예에 관한 에어리어 화소(100)는, 제21 예와 마찬가지로, 실리콘 이외를 재료로 하는 제1 광전 변환부(110a)와, 실리콘을 재료로 하는 제2 광전 변환부(110b)를 갖는다. 제21 예에 관한 제2 광전 변환부(110b)에는 기억부가 접속되어 있지 않지만, 제22 예에 관한 제2 광전 변환부(110b)에는 제2 기억부(113b)가 접속되어 있다. 여기서는, 제1 광전 변환부(110a)에 접속되는 기억부(113)를 제1 기억부(113a)라고 칭하고, 제2 광전 변환부(110b)에 접속되는 기억부(113)를 제2 기억부(113b)라고 칭한다.
제1 영역 AR1에는, 실리콘 이외를 재료로 하는 제1 광전 변환부(110a)와 제1 기억부(113a)가 적층되어 있다. 제2 영역 AR2에는, 실리콘을 재료로 하는 제2 광전 변환부(110b)와 제2 기억부(113b)가 동일한 층에 배치되어 있다. 제3 영역 AR3에는, 실리콘을 재료로 하는 AD 변환부(190)가 배치되어 있다. 제1 영역 AR1과 제2 영역 AR2는 제1 기판 SUB1 상에 적층되고, 제3 영역 AR3은 제2 기판 SUB2 상에 배치되어 있다.
제1 영역 AR1과 제3 영역 AR3은, 비아(91b)와 Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하를 송수한다. 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다.
이와 같이, 제22 예에 관한 에어리어 화소(100)는, 제1 광전 변환부(110a)에 제1 기억부(113a)가 접속되고, 제2 광전 변환부(110b)에 제2 기억부(113b)가 접속되어 있기 때문에, 글로벌 셔터 방식으로 촬상을 행할 수 있다.
(에어리어 화소(100)의 제23 예)
도 84는 제23 예에 관한 에어리어 화소(100)의 회로도, 도 85는 제23 예에 관한 에어리어 화소(100)의 단면도, 도 86a는 도 85의 A-A선 방향의 평면도, 도 86b는 도 85의 B-B선 방향의 평면도, 도 86c는 도 85의 C-C선 방향의 평면도이다. 이하에는, 제23 예에 관한 에어리어 화소(100)와의 상위점을 중심으로 설명한다.
제23 예에 관한 에어리어 화소(100)는, 도 85에 나타낸 바와 같이, 제2 영역 AR2에 제2 광전 변환부(110b)와 제2 기억부(113b)가 적층되어 있는 점에서 제22 예와는 다르다. 도 86b의 평면도는, 제2 광전 변환부(110b)와 제2 기억부(113b)의 경계 부근의 평면도이고, 제2 광전 변환부(110b)와 제2 기억부(113b)의 각각은, 각 영역의 전역에 배치되어 있다. 제23 예의 제2 영역 AR2 이외의 구성은, 제22 예와 동일하다.
(에어리어 화소(100)의 제21 예 내지 제23 예의 통합)
도 87은 상술한 제21 예 내지 제23 예에 관한 에어리어 화소(100)의 특징을 통합한 도면이다. 제21 예 내지 제23 예는 모두, 이면측이 광 조사면이다. 제21 예 내지 제23 예에서는, 제1 광전 변환부(110a)와 제1 기억부(113a)는 실리콘 이외를 재료로 하는 제1 영역 AR1에 배치되어 있다. 제22 예 및 제23 예에 있어서의 제2 광전 변환부(110b)와 제2 기억부(113b)는, 실리콘을 재료로 하는 제2 영역 AR2에 배치되어 있다. 제21 예 내지 제23 예에 있어서의 AD 변환부(190)는, 실리콘을 재료로 하는 제3 영역 AR3에 배치되어 있다. 제21 예 내지 제23 예에서는, 제1 영역 AR1과 제3 영역 AR3은, 비아(91b)와 Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하를 송수한다. 제21 예 내지 제23 예에서는, 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다.
(에어리어 화소(100)의 제24 예)
도 88은 제24 예에 관한 에어리어 화소(100)의 회로도, 도 89는 제24 예에 관한 에어리어 화소(100)의 단면도, 도 90a는 도 89의 A-A선 방향의 평면도, 도 90b는 도 89의 B-B선 방향의 평면도, 도 90c는 도 89의 C-C선 방향의 평면도이다. 도 88, 도 89, 도 90a, 도 90b 및 도 90c는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다.
제24 예에 관한 에어리어 화소(100)는, 제23 예와 마찬가지로, 실리콘 이외를 재료로 하는 제1 광전 변환부(110a)와, 실리콘을 재료로 하는 제2 광전 변환부(110b)와, 제1 광전 변환부(110a)에 접속되는 실리콘 이외를 재료로 하는 제1 기억부(113a)와, 제2 광전 변환부(110b)에 접속되는 실리콘을 재료로 하는 제2 기억부(113b)를 구비하고 있다.
제24 예에 관한 에어리어 화소(100)는, 제23 예와는 달리, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하를 받는 제1 AD 변환부(190a)와, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 받는 제2 AD 변환부(190b)를 갖는다. 이와 같이, 제24 예에 관한 에어리어 화소(100)는, 제23 예보다도 AD 변환부(190)의 수가 많다.
도 88 및 도 89에 나타낸 바와 같이, 제1 영역 AR1에는, 실리콘 이외를 재료로 하는 제1 광전 변환부(110a)와 제1 기억부(113a)가 적층되어 있다. 제2 영역 AR2에는, 실리콘을 재료로 하는 제2 광전 변환부(110b)와 제2 기억부(113b)가 동일층에 배치되어 있다. 제3 영역 AR3에는, 실리콘을 재료로 하는 제1 AD 변환부(190a)와 제2 AD 변환부(190b)가 동일층에 배치되어 있다. 제1 영역 AR1과 제2 영역 AR2는 제1 기판 SUB1 상에 적층되어 있고, 제3 영역 AR3은 제2 기판 SUB2 상에 배치되어 있다. 제1 영역 AR1과 제3 영역 AR3은, 비아(91b)와 Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하를 송수한다. 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다.
도 90a에 나타낸 바와 같이, 제1 광전 변환부(110a)와 제1 기억부(113a)는, 각 영역의 전역에 배치되어 있다. 도 90b에 나타낸 바와 같이, 제2 광전 변환부(110b)와 제2 기억부(113b)는, 동일층에 배치되기 때문에, 제2 광전 변환부(110b)의 배치 면적은 제1 광전 변환부(110a)보다도 좁고, 또한 제2 기억부(113b)의 배치 면적은 제2 기억부(113b)보다도 좁게 되어 있다. 도 90c에 나타낸 바와 같이, 제1 AD 변환부(190a)는 제2 AD 변환부(190b)를 둘러싸도록 배치되어 있다.
제24 예에 관한 에어리어 화소(100)에서는, 제1 광전 변환부(110a)용의 제1 AD 변환부(190a)와, 제2 광전 변환부(110b)용의 제2 AD 변환부(190b)를 구비하고 있기 때문에, 제1 AD 변환부(190a)와 제2 AD 변환부(190b)에서 동시 병행으로 AD 변환을 행할 수 있어, AD 변환 처리 시간을 단축할 수 있다.
(에어리어 화소(100)의 제25 예)
도 91은 제25 예에 관한 에어리어 화소(100)의 회로도, 도 92는 제25 예에 관한 에어리어 화소(100)의 단면도, 도 93a는 도 92의 A-A선 방향의 평면도, 도 93b는 도 92의 B-B선 방향의 평면도, 도 93c는 도 92의 C-C선 방향의 평면도이다. 이하에는, 제24 예와의 상위점을 중심으로 설명한다.
제25 예에 관한 에어리어 화소(100)에서는, 제2 영역 AR2의 구성이 제24 예와 다르게 되어 있다. 제25 예의 제2 영역 AR2에는, 도 92에 나타낸 바와 같이, 제2 광전 변환부(110b)와 제2 기억부(113b)가 적층되어 있다. 따라서, 도 93b에 나타낸 바와 같이, 제2 광전 변환부(110b)와 제2 기억부(113b)는 각 영역의 전역에 배치된다.
(에어리어 화소(100)의 제24 예와 제25 예의 통합)
도 94는 상술한 제24 예와 제25 예에 관한 에어리어 화소(100)의 특징을 통합한 도면이다. 제24 예와 제25 예는, 이면측이 광 조사면이다. 제24 예와 제25 예에서는, 제1 광전 변환부(110a)와 제1 기억부(113a)는 실리콘 이외의 재료로 형성되고, 제2 광전 변환부(110b)와 제2 기억부(113b)는 실리콘으로 형성되어 있다. 제24 예와 제25 예에서는, 제1 광전 변환부(110a)와 제1 기억부(113a)는 제1 영역 AR1에 배치되고, 제2 광전 변환부(110b)와 제2 기억부(113b)는 제2 영역 AR2에 배치되어 있다. 제1 광전 변환부(110a)와 제1 기억부(113a)는, 제24 예에서는 제1 영역 AR1의 동일층에 배치되고, 제25 예에서는 제1 영역 AR1에 적층되어 있다. 제24 예와 제25 예에서는, 제1 영역 AR1과 제2 영역 AR2는, 비아(91b)와 Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하를 송수한다. 제2 영역 AR2와 제3 영역 AR3은, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다.
(에어리어 화소(100)의 제23 예)
도 95는 제23 예에 관한 에어리어 화소(100)의 회로도, 도 96은 제23 예에 관한 에어리어 화소(100)의 단면도, 도 97a는 도 96의 A-A선 방향의 평면도, 도 97b는 도 96의 B-B선 방향의 평면도, 도 97c는 도 96의 C-C선 방향의 평면도이다. 도 95, 도 96, 도 97a 및 도 97b는, 에어리어 화소(100)가 4개의 화소를 갖는 예를 나타내고 있다.
제23 예에 관한 에어리어 화소(100)는, 도 95에 나타낸 바와 같이, 화소마다, 제1 광전 변환부(110a)와 제2 광전 변환부(110b)를 갖는다. 제1 광전 변환부(110a)와 제2 광전 변환부(110b)는 모두, 실리콘을 재료로 하는 반도체층을 갖는다. 또한, 제1 광전 변환부(110a)에는 제1 기억부(113a)가 접속되고, 제2 광전 변환부(110b)에는 제2 기억부(113b)가 접속되어 있다. 따라서, 제23 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 글로벌 셔터 방식으로 촬상을 행한다.
제23 예에 관한 에어리어 화소(100)를 갖는 촬상 장치(1)는, 제1 영역 AR1 및 제2 영역 AR2를 구비하고 있다. 제1 영역 AR1에는, 제1 광전 변환부(110a)와 제1 기억부(113a)가 적층됨과 함께, 제2 광전 변환부(110b)와 제2 기억부(113b)가 적층되어 있다. 도 96에서는, 제1 광전 변환부(110a)의 아래의 층에 제2 광전 변환부(110b)가 배치되고, 제2 광전 변환부(110b)의 아래의 층에 제2 기억부(113b)가 배치되고, 제2 광전 변환부(110b)의 층과 제2 기억부(113b)의 층에 걸치도록 제1 기억부(113a)가 배치되어 있는 예를 나타내고 있지만, 제1 광전 변환부(110a), 제1 기억부(113a), 제2 광전 변환부(110b) 및 제2 기억부(113b)의 배치 순서나 배치 장소는 임의이다. 제1 영역 AR1은, 제1 기판 SUB1 상에 배치되어 있다.
제2 영역 AR2에는, AD 변환부(190)가 배치되어 있다. 제2 영역 AR2는, 제2 기판 SUB2 상에 배치되어 있다.
제1 기판 SUB1과 제2 기판 SUB2는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하와, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다.
(에어리어 화소(100)의 제27 예)
도 98은 제27 예에 관한 에어리어 화소(100)의 회로도, 도 99는 제27 예에 관한 에어리어 화소(100)의 단면도, 도 100a는 도 99의 A-A선 방향의 평면도, 도 100b는 도 99의 B-B선 방향의 평면도, 도 100c는 도 99의 C-C선 방향의 평면도이다. 이하에는, 제23 예와의 상위점을 중심으로 설명한다.
제27 예에 관한 에어리어 화소(100)는, 화소마다, 제1 광전 변환부(110a)와 제2 광전 변환부(110b)를 갖는 점에서는 제23 예에 공통되지만, 제27 예에 관한 제1 광전 변환부(110a)와 제2 광전 변환부(110b)는 모두, 실리콘 이외를 재료로 하는 반도체층을 갖고, 예를 들어 유기 반도체 재료로 구성되어 있다.
도 99에 나타낸 바와 같이, 제1 영역 AR1에는 제1 광전 변환부(110a)와 제1 기억부(113a)가 적층됨과 함께, 제2 광전 변환부(110b)와 제2 기억부(113b)가 적층되어 있다. 도 99에서는, 상부로부터 하부를 향해, 제1 광전 변환부(110a), 제1 기억부(113a), 제2 광전 변환부(110b) 및 제2 기억부(113b)의 순으로 적층되어 있지만, 적층의 순서는 임의이다.
제2 영역 AR2에는, 실리콘을 재료로 하는 AD 변환부(190)가 배치되어 있다. 제1 영역 AR1과 제2 영역 AR2는, 동일한 기판 상에 적층되어 있다. 제1 영역 AR1과 제2 영역 AR2는, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하를 송수함과 함께, 다른 비아(91b)를 포함하는 신호 전송부(91)를 통해, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다.
도 100a, 도 100b 및 도 100c에 나타낸 바와 같이, 제1 광전 변환부(110a), 제1 기억부(113a), 제2 광전 변환부(110b), 제2 기억부(113b) 및 AD 변환부(190)의 각각이, 각 영역의 전역에 배치되기 때문에, 화소마다 제1 광전 변환부(110a)와 제2 광전 변환부(110b)를 갖고 있어도, 개구율이 저하될 우려는 없다.
(에어리어 화소(100)의 제28 예)
도 101은 제28 예에 관한 에어리어 화소(100)의 회로도, 도 102는 제28 예에 관한 에어리어 화소(100)의 단면도, 도 103a는 도 102의 A-A선 방향의 평면도, 도 103b는 도 102의 B-B선 방향의 평면도, 도 103c는 도 102의 C-C선 방향의 평면도, 도 103d는 도 102의 D-D선 방향의 평면도이다. 이하에는, 제27 예와의 상위점을 중심으로 설명한다.
제28 예에 관한 에어리어 화소(100)는, 제27 예와 마찬가지로, 실리콘 이외의 반도체층을 갖는 제1 광전 변환부(110a)와 제2 광전 변환부(110b)를 구비하고 있다. 제28 예에 관한 에어리어 화소(100)는, AD 변환부(190)를 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)로 분할하고, 제3 영역 AR3과 제4 영역 AR4로 나누어 배치하는 점에서, 제27 예와는 다르게 되어 있다.
제1 영역 AR1에는, 제1 광전 변환부(110a)와 제1 기억부(113a)가 적층되어 있다. 제2 영역 AR2에는, 제2 광전 변환부(110b)와 제2 기억부(113b)가 적층되어 있다. 제1 영역 AR1, 제2 영역 AR2 및 제3 영역 AR3은, 제1 기판 SUB1 상에 적층되어 있다. 제4 영역 AR4는 제2 기판 SUB2 상에 배치되어 있다.
제1 영역 AR1 내의 제1 광전 변환부(110a)와 제1 분할 AD 변환부(190a)는, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)의 플로팅 디퓨전 FD의 전하를 송수한다. 또한, 제2 영역 AR2 내의 제2 광전 변환부(110b)와 제1 분할 AD 변환부(190a)는, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다. 제3 영역 AR3과 제4 영역 AR4는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, AD 변환부(190) 내의 차동쌍의 드레인 신호를 송수한다.
제28 예에 관한 에어리어 화소(100)는, AD 변환부(190)를 둘로 분할하여, 각각 다른 층에 배치하기 때문에, 제27 예보다도, AD 변환부(190)의 배치 면적을 확장할 수 있다.
(에어리어 화소(100)의 제23 예 내지 제28 예의 통합)
도 104는 상술한 제26 예 내지 제28 예에 관한 에어리어 화소(100)의 특징을 통합한 도면이다. 제26 예와 제28 예는, 이면측이 광 조사면인 것에 비해, 제27 예는, 표면측이 광 조사면이다. 제26 예는, 제1 광전 변환부(110a)와 제2 광전 변환부(110b)가 모두 실리콘을 재료로 하는 반도체층을 갖는 것에 비해, 제27 예와 제28 예는, 제1 광전 변환부(110a)와 제2 광전 변환부(110b)가 모두 실리콘 이외를 재료로 하는 반도체층을 갖는다. 제26 예 내지 제28 예에서는, 제1 광전 변환부(110a), 제1 기억부(113a), 제2 광전 변환부(110b) 및 제1 기억부(113a)가 제1 기판 SUB1에 배치되어 있다. 제26 예와 제27 예에서는, AD 변환부(190)가 제2 영역 AR2에 배치되어 있다. 제28 예에서는, 제1 분할 AD 변환부(190a)는 제1 영역 AR1에 배치되고, 제2 분할 AD 변환부(190b)는 제2 영역 AR2에 배치되어 있다.
제26 예에서는, 제1 영역 AR1과 제2 영역 AR2는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)와 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다. 제27 예에서는, 제1 영역 AR1과 제2 영역 AR2는, 비아(91b)를 포함하는 신호 전송부(91)를 통해, 제1 광전 변환부(110a)와 제2 광전 변환부(110b)의 플로팅 디퓨전 FD의 전하를 송수한다. 제28 예에서는, 제3 영역 AR3과 제4 영역 AR4는, Cu-Cu 접속(91a)을 포함하는 신호 전송부(91)를 통해, AD 변환부(190) 내의 차동쌍의 드레인 신호를 송수한다.
(에어리어 화소(100)의 그밖의 변형예)
상술한 제26 예 내지 제28 예에 관한 에어리어 화소(100)에서는, 제1 광전 변환부(110a)와 제2 광전 변환부(110b)가 하나의 AD 변환부(190)를 공유하고 있지만, 제24 예 또는 제25 예에 나타낸 바와 같이, 제1 광전 변환부(110a)에 대응하는 제1 AD 변환부(190a)와, 제2 광전 변환부(110b)에 대응하는 제2 AD 변환부(190b)를 마련해도 된다.
제11 예와 제28 예에서는, AD 변환부(190) 내의 차동쌍의 드레인 신호를 제1 영역 AR1과 제2 영역 AR2에서 송수하고 있지만, AD 변환부(190) 내의 비교 결과 출력 신호를 제1 영역 AR1과 제2 유역에서 송수해도 된다.
상술한 제3 예, 제6 예, 제9 예, 제14 예 및 제17 예에서는, 도 105의 상반분의 회로도에 나타낸 바와 같이, AD 변환부(190) 내의 비교 결과 신호를 출력하는 트랜지스터(512)까지를 제1 분할 AD 변환부(190a)라고 하고, 트랜지스터(512)의 후단측을 제2 분할 AD 변환부(190b)라고 하고, AD 변환부(190)를 둘로 분할하여, 각각 다른 영역에 배치하고 있다. 제1 분할 AD 변환부(190a)와 제2 분할 AD 변환부(190b)의 경계는 트랜지스터(512)의 드레인 노드일 필요는 없고, 예를 들어 도 105의 하반분의 회로도에 나타낸 바와 같이, AD 변환부(190) 내의 트랜지스터(152)의 드레인 노드여도 된다.
<이동체에의 응용예>
본 개시에 관한 기술(본 기술)은, 다양한 제품으로 응용할 수 있다. 예를 들어, 본 개시에 관한 기술은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등의 어떤 종류의 이동체에 탑재되는 장치로서 실현되어도 된다.
도 106은, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
차량 제어 시스템(12000)은, 통신 네트워크(12001)를 통해 접속된 복수의 전자 제어 유닛을 구비한다. 도 106에 나타낸 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040) 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로컴퓨터(12051), 음성 화상 출력부(12052) 및 차량 탑재 네트워크 I/F(Interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은, 각종 프로그램에 따라 차량의 구동계에 관련하는 장치의 동작을 제어한다. 예를 들어, 구동계 제어 유닛(12010)은, 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜으로 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
보디계 제어 유닛(12020)은, 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들어, 보디계 제어 유닛(12020)은, 키리스 엔트리 시스템, 스마트 키 시스템, 파워 윈도우 장치, 혹은 헤드 램프, 백 램프, 브레이크 램프, 윙커 또는 포그 램프 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은, 이것들의 전파 또는 신호의 입력을 접수하여, 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들어, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차, 장해물, 표지 또는 노면 상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 된다.
촬상부(12031)는, 광을 수광하고, 그 광의 수광량에 따른 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 측거의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이어도 되고, 적외선 등의 비가시광이어도 된다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들어 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들어 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 기초하여, 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 졸고 있지 않은지를 판별해도 된다.
마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 기초하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하여, 구동계 제어 유닛(12010)에 대하여 제어 명령을 출력할 수 있다. 예를 들어, 마이크로컴퓨터(12051)는, 차량의 충돌 회피 혹은 충격 완화, 차간 거리에 기초하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량의 주위의 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 따르지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 기초하여, 보디계 제어 유닛(12030)에 대하여 제어 명령을 출력할 수 있다. 예를 들어, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 따라 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 방현을 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대하여, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치로 음성 및 화상 중 적어도 한쪽의 출력 신호를 송신한다. 도 106의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들어 온보드 디스플레이 및 헤드업 디스플레이의 적어도 하나를 포함하고 있어도 된다.
도 107은, 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다.
도 107에서는, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들어 차량(12100)의 프론트 노즈, 사이드미러, 리어 범퍼, 백 도어 및 차실내의 프론트 글래스의 상부 등의 위치에 마련된다. 프론트 노즈에 구비되는 촬상부(12101) 및 차실내의 프론트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방 화상을 취득한다. 차실내의 프론트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 선행 차량, 또는 보행자, 장해물, 신호기, 교통 표지 또는 차선 등의 검출에 사용된다.
또한, 도 107에는, 촬상부(12101 내지 12104)의 촬영 범위의 일례가 나타나 있다. 촬상 범위(12111)는, 프론트 노즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는, 각각 사이드미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들어, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터가 중첩됨으로써, 차량(12100)을 상방으로부터 본 부감 화상이 얻어진다.
촬상부(12101 내지 12104)의 적어도 하나는, 거리 정보를 취득하는 기능을 갖고 있어도 된다. 예를 들어, 촬상부(12101 내지 12104)의 적어도 하나는, 복수의 촬상 소자를 포함하는 스테레오 카메라여도 되고, 위상차 검출용의 화소를 갖는 촬상 소자여도 된다.
예를 들어, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함으로써, 특히 차량(12100)의 진행로 상에 있는 가장 가까운 입체물에서, 차량(12100)과 대략 동일한 방향으로 소정의 속도(예를 들어, 0㎞/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로컴퓨터(12051)는, 선행차의 앞에 미리 확보해야 할 차간 거리를 설정하여, 자동 브레이크 제어(추종 정지 제어도 포함함)나 자동 가속 제어(추종 발진 제어도 포함함) 등을 행할 수 있다. 이렇게 운전자의 조작에 따르지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
예를 들어, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 바탕으로, 입체물에 관한 입체물 데이터를, 2륜차, 보통 차량, 대형 차량, 보행자, 전주 등 그밖의 입체물로 분류하여 추출하여, 장해물의 자동 회피에 사용할 수 있다. 예를 들어, 마이크로컴퓨터(12051)는, 차량(12100)의 주변 장해물을, 차량(12100)의 드라이버가 시인 가능한 장해물과 시인 곤란한 장해물로 식별한다. 그리고, 마이크로컴퓨터(12051)는, 각 장해물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하여, 충돌 리스크가 설정값 이상에서 충돌 가능성이 있는 상황일 때는, 오디오 스피커(12061)나 표시부(12062)를 통해 드라이버에게 경보를 출력하는 것이나, 구동계 제어 유닛(12010)을 통해 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 적외선을 검출하는 적외선 카메라여도 된다. 예를 들어, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지 여부를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들어 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에 있어서의 특징점을 추출하는 수순과, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지 여부를 판별하는 수순에 의해 행해진다. 마이크로컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 원하는 위치에 표시하도록 표시부(12062)를 제어해도 된다.
이상, 본 개시에 관한 기술이 적용될 수 있는 차량 제어 시스템의 일례에 대하여 설명했다. 본 개시에 관한 기술은, 이상 설명한 구성 중, 촬상부(12031) 등에 적용될 수 있다. 구체적으로는, 본 개시의 촬상 장치(1)는, 촬상부(12031)에 적용할 수 있다. 촬상부(12031)에 본 개시에 관한 기술을 적용함으로써, 더 선명한 촬영 화상을 얻을 수 있기 때문에, 드라이버의 피로를 경감하는 것이 가능해진다.
또한, 본 기술은 이하와 같은 구성을 취할 수 있다.
(1) 광전 변환부를 각각 갖는 복수의 화소와,
상기 복수의 화소 내의 2 이상의 상기 화소를 포함하는 에어리어 화소마다 마련되어, 상기 2 이상의 화소에서 광전 변환된 전하에 따른 신호를 디지털 신호로 변환하는 아날로그-디지털 변환부와,
상기 화소 내의 상기 광전 변환부에서 광전 변환된 전하를 출력하는 플로팅 디퓨전과,
상기 복수의 화소 내의 복수의 상기 광전 변환부, 복수의 상기 아날로그-디지털 변환부 및 복수의 상기 플로팅 디퓨전이 배치되는, 적층된 복수의 영역과,
상기 복수의 영역 사이에서 신호의 송수를 행하는 신호 전송부를 구비하고,
상기 복수의 영역 중, 상기 복수의 광전 변환부가 배치되는 영역은, 상기 아날로그-디지털 변환부가 배치되는 영역과는 별도로 마련되고,
상기 에어리어 화소 내의 상기 복수의 광전 변환부가 배치되는 영역과, 상기 아날로그-디지털 변환부가 배치되는 영역은, 상기 복수의 플로팅 디퓨전의 전하를 동일한 상기 신호 전송부를 통해 송수하는, 촬상 장치.
(2) 상기 광전 변환부는, 실리콘의 반도체층을 갖거나, 또는 실리콘 이외의 반도체층을 갖는 (1)에 기재된 촬상 장치.
(3) 상기 실리콘 이외의 반도체층은, 유기 반도체 재료를 포함하는 반도체층인, (2)에 기재된 촬상 장치.
(4) 상기 화소마다 마련되어, 상기 광전 변환부에서 광전 변환된 전하를 축적하는 기억부와,
상기 화소마다 마련되어, 상기 광전 변환부에서 광전 변환된 전하를 상기 기억부에 축적할지 여부를 전환 제어하는 제1 전송 트랜지스터와,
상기 화소마다 마련되어, 상기 기억부에 축적된 전하를 상기 플로팅 디퓨전으로 전송할지 여부를 전환 제어하는 제2 전송 트랜지스터를 구비하는, (1) 내지 (3) 중 어느 한 항에 기재된 촬상 장치.
(5) 상기 기억부는, 상기 복수의 영역 중, 상기 광전 변환부가 배치되는 영역에 배치되는, (4)에 기재된 촬상 장치.
(6) 상기 기억부는, 상기 광전 변환부와 동일한 층에 배치되거나, 또는 상기 광전 변환부가 배치되는 층에 적층되는 층에 배치되는, (5)에 기재된 촬상 장치.
(7) 상기 기억부는, 상기 복수의 영역 중, 상기 아날로그-디지털 변환부가 배치되는 영역과는 다른 영역에 배치되는, (4)에 기재된 촬상 장치.
(8) 상기 다른 영역은, 상기 플로팅 디퓨전에 전기적으로 접속되는 배선층을 갖고,
상기 기억부는, 상기 배선층과 동일한 층에 배치되는, (7)에 기재된 촬상 장치.
(9) 상기 아날로그-디지털 변환부는,
상기 전하에 따른 아날로그 신호를 참조 신호와 비교하는 비교기와,
상기 비교기의 비교 결과를 출력하는 비교 출력 처리부와,
상기 비교 출력 처리부의 출력 신호를 파형 정형하는 파형 정형부를 갖고,
상기 비교기, 상기 비교 출력 처리부 및 상기 파형 정형부는, 상기 복수의 영역 중 동일한 영역에 배치되는, (1) 내지 (8) 중 어느 한 항에 기재된 촬상 장치.
(10) 상기 아날로그-디지털 변환부는,
상기 전하에 따른 아날로그 신호를 참조 신호와 비교하는 비교기와,
상기 비교기의 비교 결과를 출력하는 비교 출력 처리부와,
상기 비교 출력 처리부의 출력 신호를 파형 정형하는 파형 정형부를 갖고,
상기 비교기와, 상기 비교 출력 처리부 및 상기 파형 정형부는, 상기 복수의 영역 중 서로 다른 영역에 배치되는, (1) 내지 (8) 중 어느 한 항에 기재된 촬상 장치.
(11) 상기 아날로그-디지털 변환부는,
상기 전하에 따른 아날로그 신호를 참조 신호와 비교하는 비교기와,
상기 비교기의 비교 결과를 출력하는 비교 출력 처리부와,
상기 비교 출력 처리부의 출력 신호를 파형 정형하는 파형 정형부를 갖고,
상기 비교기 및 상기 비교 출력 처리부와, 상기 파형 정형부는, 상기 복수의 영역 중 서로 다른 영역에 배치되는, (1) 내지 (8) 중 어느 한 항에 기재된 촬상 장치.
(12) 상기 광전 변환부가 배치되는 제1 영역과,
상기 아날로그-디지털 변환부의 적어도 일부가 배치되는 제2 영역을 갖고,
상기 신호 전송부는, 상기 제1 영역 및 상기 제2 영역 사이에서, 상기 플로팅 디퓨전의 전하를 송수하는, (1) 내지 (11) 중 어느 한 항에 기재된 촬상 장치.
(13) 상기 광전 변환부는,
제1 광전 변환부와,
제2 광전 변환부를 갖고,
상기 플로팅 디퓨전은,
상기 제1 광전 변환부에서 광전 변환된 전하를 축적하는 제1 플로팅 디퓨전과,
상기 제2 광전 변환부에서 광전 변환된 전하를 축적하는 제2 플로팅 디퓨전을 갖고,
상기 복수의 영역은,
상기 제1 광전 변환부가 배치되는 제1 영역과,
상기 제2 광전 변환부가 배치되는 제2 영역과,
상기 아날로그-디지털 변환부의 적어도 일부가 배치되는 제3 영역을 갖고,
상기 신호 전송부는,
상기 제1 영역 및 상기 제3 영역 사이에서, 상기 제1 플로팅 디퓨전의 전하를 송수하는 제1 신호 전송부와,
상기 제2 영역 및 상기 제3 영역 사이에서, 상기 제2 플로팅 디퓨전의 전하를 송수하는 제2 신호 전송부를 갖는 (1) 내지 (11) 중 어느 한 항에 기재된 촬상 장치.
(14) 상기 제1 광전 변환부 및 상기 제2 광전 변환부의 한쪽은 실리콘의 반도체층을 갖고, 상기 제1 광전 변환부 및 상기 제2 광전 변환부의 다른 쪽은 실리콘 이외의 반도체층을 갖는 (13)에 기재된 촬상 장치.
(15) 상기 화소마다 마련되어, 상기 제1 광전 변환부에서 광전 변환된 전하를 축적하는 제1 기억부와,
상기 화소마다 마련되어, 상기 제2 광전 변환부에서 광전 변환된 전하를 축적하는 제2 기억부를 구비하고,
상기 제1 기억부는 상기 제1 영역에 배치되고,
상기 제2 기억부는 상기 제2 영역에 배치되고,
상기 제1 플로팅 디퓨전은, 상기 제1 기억부에 기억된 전하에 따른 전하를 축적하고,
상기 제2 플로팅 디퓨전은, 상기 제2 기억부에 기억된 전하에 따른 전하를 축적하는, (13) 또는 (14)에 기재된 촬상 장치.
(16) 상기 화소마다 마련되어, 상기 제1 광전 변환부 및 상기 제2 광전 변환부의 어느 한쪽에서 광전 변환된 전하를 축적하는 기억부를 구비하고,
상기 기억부는 상기 제2 영역에 배치되고,
상기 제1 플로팅 디퓨전 및 상기 제2 플로팅 디퓨전의 어느 한쪽은, 상기 기억부에 기억된 전하에 따른 전하를 축적하고, 상기 제1 플로팅 디퓨전 및 상기 제2 플로팅 디퓨전의 다른 쪽은, 상기 기억부에 기억되지 않고, 상기 제1 광전 변환부 또는 상기 제2 광전 변환부에서 광전 변환된 전하를 축적하는, (13) 또는 (14)에 기재된 촬상 장치.
(17) 상기 제1 광전 변환부 및 상기 제2 광전 변환부의 양쪽은, 실리콘의 반도체층을 갖거나, 또는 실리콘 이외의 반도체층을 갖는 (13)에 기재된 촬상 장치.
(18) 상기 화소마다 마련되어, 상기 제1 광전 변환부에서 광전 변환된 전하를 축적하는 제1 기억부와,
상기 화소마다 마련되어, 상기 제2 광전 변환부에서 광전 변환된 전하를 축적하는 제2 기억부를 구비하는, (17)에 기재된 촬상 장치.
(19) 상기 제1 기억부 및 상기 제2 기억부의 적어도 한쪽은, 상기 제1 영역 및 상기 제2 영역에 걸쳐서 마련되는, (18)에 기재된 촬상 장치.
(20) 광전 변환된 화소마다의 디지털 신호를 출력하는 촬상 장치와,
상기 디지털 신호에 대하여 신호 처리를 행하는 신호 처리부를 구비하고,
상기 촬상 장치는,
광전 변환부를 각각 갖는 복수의 화소와,
상기 복수의 화소 내의 2 이상의 상기 화소를 포함하는 에어리어 화소마다 마련되어, 상기 2 이상의 화소에서 광전 변환된 전하에 따른 신호를 상기 디지털 신호로 변환하는 아날로그-디지털 변환부와,
상기 화소 내의 상기 광전 변환부에서 광전 변환된 전하를 출력하는 플로팅 디퓨전과,
상기 복수의 화소, 복수의 상기 아날로그-디지털 변환부 및 복수의 상기 플로팅 디퓨전이 배치되는, 적층된 복수의 영역과,
상기 복수의 영역 사이에서 신호의 송수를 행하는 신호 전송부를 구비하고,
상기 복수의 영역 중, 상기 광전 변환부가 배치되는 영역은, 상기 아날로그-디지털 변환부가 배치되는 영역과는 별도로 마련되고,
상기 신호 전송부는, 상기 광전 변환부가 배치되는 영역과, 상기 아날로그-디지털 변환부가 배치되는 영역 사이에서, 상기 플로팅 디퓨전의 전하를 송수하는, 전자 기기.
본 개시의 양태는, 상술한 개개의 실시 형태에 한정되는 것은 아니고, 당업자가 상도할 수 있는 다양한 변형도 포함하는 것이고, 본 개시의 효과도 상술한 내용에 한정되지는 않는다. 즉, 특허 청구의 범위에 규정된 내용 및 그 균등물로부터 도출되는 본 개시의 개념적인 사상과 취지를 일탈하지 않는 범위에서 다양한 추가, 변경 및 부분적 삭제가 가능하다.
1: 촬상 장치
10: 화소 어레이부
11: 신호선
11a: 상부 전극층
11a: 상부 전극
11b: 광전 변환층
11c: 전하 축적층
11d: 절연층
11e: 하부 전극층
11e: 하부 전극
12: 신호 입력 트랜지스터
13: MOS 트랜지스터
20: 시각 코드 생성부
21: 신호선
30: 참조 신호 생성부
31: 신호선
40: 수직 구동부
41: 신호선
42: 제어 신호 생성부
43: 전원부
50: 수평 제어부
52: 시각 코드 복호부
53: 칼럼 신호 처리부
54: 클럭 신호 생성부
71: 배선층
72: 컬러 필터
73: 온 칩 렌즈
74: 소자 분리층
75: 배선층
76: 보호층
91: 신호 전송부
91a: Cu-Cu 접속
91b: 비아
100: 에어리어 화소
110: 광전 변환부
111: 전하 생성부
113: 기억부
150: 비교부
160: 비교 출력 처리부
161: 전치 증폭부
162: 레벨 변환부
163: 파형 정형부
170: 변환 결과 유지부
171: 기억 제어부
172: 기억부
190: AD 변환부
190a: 제1 AD 변환부
190b: 제2 AD 변환부
200: 시각 코드 전송부
210: 코드 유지부
10: 화소 어레이부
11: 신호선
11a: 상부 전극층
11a: 상부 전극
11b: 광전 변환층
11c: 전하 축적층
11d: 절연층
11e: 하부 전극층
11e: 하부 전극
12: 신호 입력 트랜지스터
13: MOS 트랜지스터
20: 시각 코드 생성부
21: 신호선
30: 참조 신호 생성부
31: 신호선
40: 수직 구동부
41: 신호선
42: 제어 신호 생성부
43: 전원부
50: 수평 제어부
52: 시각 코드 복호부
53: 칼럼 신호 처리부
54: 클럭 신호 생성부
71: 배선층
72: 컬러 필터
73: 온 칩 렌즈
74: 소자 분리층
75: 배선층
76: 보호층
91: 신호 전송부
91a: Cu-Cu 접속
91b: 비아
100: 에어리어 화소
110: 광전 변환부
111: 전하 생성부
113: 기억부
150: 비교부
160: 비교 출력 처리부
161: 전치 증폭부
162: 레벨 변환부
163: 파형 정형부
170: 변환 결과 유지부
171: 기억 제어부
172: 기억부
190: AD 변환부
190a: 제1 AD 변환부
190b: 제2 AD 변환부
200: 시각 코드 전송부
210: 코드 유지부
Claims (20)
- 광전 변환부를 각각 갖는 복수의 화소와,
상기 복수의 화소 내의 2 이상의 상기 화소를 포함하는 에어리어 화소마다 마련되어, 상기 2 이상의 화소에서 광전 변환된 전하에 따른 신호를 디지털 신호로 변환하는 아날로그-디지털 변환부와,
상기 화소 내의 상기 광전 변환부에서 광전 변환된 전하를 출력하는 플로팅 디퓨전과,
상기 복수의 화소 내의 복수의 상기 광전 변환부, 복수의 상기 아날로그-디지털 변환부 및 복수의 상기 플로팅 디퓨전이 배치되는, 적층된 복수의 영역과,
상기 복수의 영역 사이에서 신호의 송수를 행하는 신호 전송부를 구비하고,
상기 복수의 영역 중, 상기 복수의 광전 변환부가 배치되는 영역은, 상기 아날로그-디지털 변환부가 배치되는 영역과는 별도로 마련되고,
상기 에어리어 화소 내의 상기 복수의 광전 변환부가 배치되는 영역과, 상기 아날로그-디지털 변환부가 배치되는 영역은, 상기 복수의 플로팅 디퓨전의 전하를 동일한 상기 신호 전송부를 통해 송수하는, 촬상 장치. - 제1항에 있어서, 상기 광전 변환부는, 실리콘의 반도체층을 갖거나, 또는 실리콘 이외의 반도체층을 갖는, 촬상 장치.
- 제2항에 있어서, 상기 실리콘 이외의 반도체층은, 유기 반도체 재료를 포함하는 반도체층인, 촬상 장치.
- 제1항에 있어서, 상기 화소마다 마련되어, 상기 광전 변환부에서 광전 변환된 전하를 축적하는 기억부와,
상기 화소마다 마련되어, 상기 광전 변환부에서 광전 변환된 전하를 상기 기억부에 축적할지 여부를 전환 제어하는 제1 전송 트랜지스터와,
상기 화소마다 마련되어, 상기 기억부에 축적된 전하를 상기 플로팅 디퓨전으로 전송할지 여부를 전환 제어하는 제2 전송 트랜지스터를 구비하는, 촬상 장치. - 제4항에 있어서, 상기 기억부는, 상기 복수의 영역 중, 상기 광전 변환부가 배치되는 영역에 배치되는, 촬상 장치.
- 제5항에 있어서, 상기 기억부는, 상기 광전 변환부와 동일한 층에 배치되거나, 또는 상기 광전 변환부가 배치되는 층에 적층되는 층에 배치되는, 촬상 장치.
- 제5항에 있어서, 상기 기억부는, 상기 복수의 영역 중, 상기 아날로그-디지털 변환부가 배치되는 영역과는 다른 영역에 배치되는, 촬상 장치.
- 제7항에 있어서, 상기 다른 영역은, 상기 플로팅 디퓨전에 전기적으로 접속되는 배선층을 갖고,
상기 기억부는, 상기 배선층과 동일한 층에 배치되는, 촬상 장치. - 제1항에 있어서, 상기 아날로그-디지털 변환부는,
상기 전하에 따른 아날로그 신호를 참조 신호와 비교하는 비교기와,
상기 비교기의 비교 결과를 출력하는 비교 출력 처리부와,
상기 비교 출력 처리부의 출력 신호를 파형 정형하는 파형 정형부를 갖고,
상기 비교기, 상기 비교 출력 처리부 및 상기 파형 정형부는, 상기 복수의 영역 중 동일한 영역에 배치되는, 촬상 장치. - 제1항에 있어서, 상기 아날로그-디지털 변환부는,
상기 전하에 따른 아날로그 신호를 참조 신호와 비교하는 비교기와,
상기 비교기의 비교 결과를 출력하는 비교 출력 처리부와,
상기 비교 출력 처리부의 출력 신호를 파형 정형하는 파형 정형부를 갖고,
상기 비교기와, 상기 비교 출력 처리부 및 상기 파형 정형부는, 상기 복수의 영역 중 서로 다른 영역에 배치되는, 촬상 장치. - 제1항에 있어서, 상기 아날로그-디지털 변환부는,
상기 전하에 따른 아날로그 신호를 참조 신호와 비교하는 비교기와,
상기 비교기의 비교 결과를 출력하는 비교 출력 처리부와,
상기 비교 출력 처리부의 출력 신호를 파형 정형하는 파형 정형부를 갖고,
상기 비교기 및 상기 비교 출력 처리부와, 상기 파형 정형부는, 상기 복수의 영역 중 서로 다른 영역에 배치되는, 촬상 장치. - 제1항에 있어서, 상기 광전 변환부가 배치되는 제1 영역과,
상기 아날로그-디지털 변환부의 적어도 일부가 배치되는 제2 영역을 갖고,
상기 신호 전송부는, 상기 제1 영역 및 상기 제2 영역 사이에서, 상기 플로팅 디퓨전의 전하를 송수하는, 촬상 장치. - 제1항에 있어서, 상기 광전 변환부는,
제1 광전 변환부와,
제2 광전 변환부를 갖고,
상기 플로팅 디퓨전은,
상기 제1 광전 변환부에서 광전 변환된 전하를 축적하는 제1 플로팅 디퓨전과,
상기 제2 광전 변환부에서 광전 변환된 전하를 축적하는 제2 플로팅 디퓨전을 갖고,
상기 복수의 영역은,
상기 제1 광전 변환부가 배치되는 제1 영역과,
상기 제2 광전 변환부가 배치되는 제2 영역과,
상기 아날로그-디지털 변환부의 적어도 일부가 배치되는 제3 영역을 갖고,
상기 신호 전송부는,
상기 제1 영역 및 상기 제3 영역 사이에서, 상기 제1 플로팅 디퓨전의 전하를 송수하는 제1 신호 전송부와,
상기 제2 영역 및 상기 제3 영역 사이에서, 상기 제2 플로팅 디퓨전의 전하를 송수하는 제2 신호 전송부를 갖는, 촬상 장치. - 제13항에 있어서, 상기 제1 광전 변환부 및 상기 제2 광전 변환부의 한쪽은 실리콘의 반도체층을 갖고, 상기 제1 광전 변환부 및 상기 제2 광전 변환부의 다른 쪽은 실리콘 이외의 반도체층을 갖는, 촬상 장치.
- 제13항에 있어서, 상기 화소마다 마련되어, 상기 제1 광전 변환부에서 광전 변환된 전하를 축적하는 제1 기억부와,
상기 화소마다 마련되어, 상기 제2 광전 변환부에서 광전 변환된 전하를 축적하는 제2 기억부를 구비하고,
상기 제1 기억부는 상기 제1 영역에 배치되고,
상기 제2 기억부는 상기 제2 영역에 배치되고,
상기 제1 플로팅 디퓨전은, 상기 제1 기억부에 기억된 전하에 따른 전하를 축적하고,
상기 제2 플로팅 디퓨전은, 상기 제2 기억부에 기억된 전하에 따른 전하를 축적하는, 촬상 장치. - 제13항에 있어서, 상기 화소마다 마련되어, 상기 제1 광전 변환부 및 상기 제2 광전 변환부의 어느 한쪽에서 광전 변환된 전하를 축적하는 기억부를 구비하고,
상기 기억부는 상기 제2 영역에 배치되고,
상기 제1 플로팅 디퓨전 및 상기 제2 플로팅 디퓨전의 어느 한쪽은, 상기 기억부에 기억된 전하에 따른 전하를 축적하고, 상기 제1 플로팅 디퓨전 및 상기 제2 플로팅 디퓨전의 다른 쪽은, 상기 기억부에 기억되지 않고, 상기 제1 광전 변환부 또는 상기 제2 광전 변환부에서 광전 변환된 전하를 축적하는, 촬상 장치. - 제13항에 있어서, 상기 제1 광전 변환부 및 상기 제2 광전 변환부의 양쪽은, 실리콘의 반도체층을 갖거나, 또는 실리콘 이외의 반도체층을 갖는, 촬상 장치.
- 제17항에 있어서, 상기 화소마다 마련되어, 상기 제1 광전 변환부에서 광전 변환된 전하를 축적하는 제1 기억부와,
상기 화소마다 마련되어, 상기 제2 광전 변환부에서 광전 변환된 전하를 축적하는 제2 기억부를 구비하는, 촬상 장치. - 제18항에 있어서, 상기 제1 기억부 및 상기 제2 기억부의 적어도 한쪽은, 상기 제1 영역 및 상기 제2 영역에 걸쳐서 마련되는, 촬상 장치.
- 광전 변환된 화소마다의 디지털 신호를 출력하는 촬상 장치와,
상기 디지털 신호에 대하여 신호 처리를 행하는 신호 처리부를 구비하고,
상기 촬상 장치는,
광전 변환부를 각각 갖는 복수의 화소와,
상기 복수의 화소 내의 2 이상의 상기 화소를 포함하는 에어리어 화소마다 마련되어, 상기 2 이상의 화소에서 광전 변환된 전하에 따른 신호를 상기 디지털 신호로 변환하는 아날로그-디지털 변환부와,
상기 화소 내의 상기 광전 변환부에서 광전 변환된 전하를 출력하는 플로팅 디퓨전과,
상기 복수의 화소, 복수의 상기 아날로그-디지털 변환부 및 복수의 상기 플로팅 디퓨전이 배치되는, 적층된 복수의 영역과,
상기 복수의 영역 사이에서 신호의 송수를 행하는 신호 전송부를 구비하고,
상기 복수의 영역 중, 상기 광전 변환부가 배치되는 영역은, 상기 아날로그-디지털 변환부가 배치되는 영역과는 별도로 마련되고,
상기 신호 전송부는, 상기 광전 변환부가 배치되는 영역과, 상기 아날로그-디지털 변환부가 배치되는 영역 사이에서, 상기 플로팅 디퓨전의 전하를 송수하는, 전자 기기.
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