KR20230028422A - 고체 촬상 장치 - Google Patents
고체 촬상 장치 Download PDFInfo
- Publication number
- KR20230028422A KR20230028422A KR1020237002100A KR20237002100A KR20230028422A KR 20230028422 A KR20230028422 A KR 20230028422A KR 1020237002100 A KR1020237002100 A KR 1020237002100A KR 20237002100 A KR20237002100 A KR 20237002100A KR 20230028422 A KR20230028422 A KR 20230028422A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- circuit
- photoelectric conversion
- potential
- conversion element
- Prior art date
Links
- 238000003384 imaging method Methods 0.000 title claims abstract description 175
- 239000007787 solid Substances 0.000 title description 8
- 238000006243 chemical reaction Methods 0.000 claims abstract description 264
- 238000001514 detection method Methods 0.000 claims abstract description 188
- 230000008859 change Effects 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims description 60
- 239000004065 semiconductor Substances 0.000 claims description 51
- 230000015572 biosynthetic process Effects 0.000 claims description 31
- 239000011159 matrix material Substances 0.000 claims description 13
- 229910052709 silver Inorganic materials 0.000 abstract 1
- 239000004332 silver Substances 0.000 abstract 1
- 230000004044 response Effects 0.000 description 329
- 239000010410 layer Substances 0.000 description 136
- 238000012546 transfer Methods 0.000 description 92
- 238000010586 diagram Methods 0.000 description 77
- 230000004048 modification Effects 0.000 description 72
- 238000012986 modification Methods 0.000 description 72
- 230000007704 transition Effects 0.000 description 54
- 230000000694 effects Effects 0.000 description 35
- 238000012545 processing Methods 0.000 description 27
- 238000007562 laser obscuration time method Methods 0.000 description 25
- 230000000875 corresponding effect Effects 0.000 description 23
- 230000008878 coupling Effects 0.000 description 22
- 238000010168 coupling process Methods 0.000 description 22
- 238000005859 coupling reaction Methods 0.000 description 22
- 239000003990 capacitor Substances 0.000 description 21
- 239000011229 interlayer Substances 0.000 description 21
- 239000000872 buffer Substances 0.000 description 20
- 238000009792 diffusion process Methods 0.000 description 20
- 238000007667 floating Methods 0.000 description 20
- 230000009471 action Effects 0.000 description 16
- 230000005540 biological transmission Effects 0.000 description 14
- 230000006870 function Effects 0.000 description 12
- 230000009467 reduction Effects 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 9
- 230000035945 sensitivity Effects 0.000 description 9
- 230000001276 controlling effect Effects 0.000 description 8
- 238000013461 design Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 230000001629 suppression Effects 0.000 description 4
- NCGICGYLBXGBGN-UHFFFAOYSA-N 3-morpholin-4-yl-1-oxa-3-azonia-2-azanidacyclopent-3-en-5-imine;hydrochloride Chemical compound Cl.[N-]1OC(=N)C=[N+]1N1CCOCC1 NCGICGYLBXGBGN-UHFFFAOYSA-N 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 2
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 2
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 2
- 230000001687 destabilization Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000004438 eyesight Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 244000126211 Hericium coralloides Species 0.000 description 1
- 240000004050 Pentaglottis sempervirens Species 0.000 description 1
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 1
- 101150103877 Selenom gene Proteins 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000004313 glare Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/50—Control of the SSIS exposure
- H04N25/57—Control of the dynamic range
- H04N25/571—Control of the dynamic range involving a non-linear response
- H04N25/573—Control of the dynamic range involving a non-linear response the logarithmic type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/47—Image sensors with pixel address output; Event-driven image sensors; Selection of pixels to be read out based on image data
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/703—SSIS architectures incorporating pixels for producing signals other than image signals
- H04N25/707—Pixels for event detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Electromagnetism (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
모드 스위칭시의 불감 기간을 억제한다. 고체 촬상 장치는, 각각 입사광의 휘도 변화를 출력하는 복수의 화소(300)와, 상기 화소 각각으로부터 출력된 상기 휘도 변화에 기초하여 이벤트 신호를 출력하는 검출 회로(305)를 구비하고, 상기 화소 각각은, 입사광량에 따른 전하를 발생시키는 광전 변환 소자(311)와, 상기 광전 변환 소자에 접속되고, 상기 광전 변환 소자로부터 유출된 광전류를 해당 광전류의 대수값에 따른 전압 신호로 변환하는 대수 변환 회로(312, 313)와, 드레인이 상기 대수 변환 회로의 센스 노드에 접속된 제1 트랜지스터(318)를 구비한다.
Description
본 개시는, 고체 촬상 장치 및 촬상 장치에 관한 것이다.
종래, 촬상 장치 등에 있어서, 수직 동기 신호 등의 동기 신호에 동기하여 화상 데이터(프레임)을 촬상하는 동기형의 고체 촬상 장치가 사용되고 있다. 이 일반적인 동기형의 고체 촬상 장치에서는, 동기 신호의 주기(예를 들면, 1/60초)에만 화상 데이터를 취득할 수 있기 때문에, 교통이나 로봇 등에 관한 분야에서, 보다 고속의 처리가 요구된 경우에 대응하는 것이 곤란하게 된다. 이에, 화소 어드레스마다, 그 화소의 휘도 변화량이 임계값을 초과하였다는 취지를 어드레스 이벤트로서 검출하는 고체 촬상 장치가 제안되고 있다(예를 들면, 특허문헌 1 참조.). 이와 같이, 화소마다 어드레스 이벤트를 검출하는 고체 촬상 장치는, EVS(Event-based Vision Sensor) 또는 DVS(Dynamic Vision Sensor)라고도 칭해진다.
그러나, 종래의 EVS에서는, 노이즈의 발생이나 동작 모드 절체(스위칭) 때의 전위 요동(potential fluctuation) 등에 의해 동작이 불안정해지는 경우가 존재한다.
이에 본 개시에서는, 동작의 불안정화를 억제하는 것이 가능한 고체 촬상 장치 및 촬상 장치를 제안한다.
상기의 과제를 해결하기 위해서, 본 개시에 관한 일 형태의 고체 촬상 장치는, 각각 입사광의 휘도 변화를 출력하는 복수의 화소와, 상기 화소 각각으로부터 출력된 상기 휘도 변화에 기초하여 이벤트 신호를 출력하는 검출 회로를 구비하고, 상기 화소 각각은, 입사광량에 따른 전하를 발생시키는 광전 변환 소자와, 상기 광전 변환 소자에 접속되어, 상기 광전 변환 소자로부터 유출된 광전류를 해당 광전류의 대수값에 따른 전압 신호로 변환하는 대수 변환 회로와, 드레인이 상기 대수 변환 회로의 센스 노드에 접속된 제1 트랜지스터를 구비한다.
본 발명에 의하면, 동작의 불안정화를 억제하는 것이 가능한 고체 촬상 장치 및 촬상 장치를 제공할 수 있다.
[도 1] 제1 실시 형태에 관한 촬상 장치의 일 구성예를 나타내는 블록도이다.
[도 2] 제1 실시 형태에 관한 고체 촬상 장치의 적층 구조의 일 예를 나타내는 도면이다.
[도 3] 제1 실시 형태에 관한 수광칩의 평면도의 일 예이다.
[도 4] 제1 실시 형태에 관한 검출칩의 평면도의 일 예이다.
[도 5] 제1 실시 형태에 관한 어드레스 이벤트 검출부의 평면도의 일 예이다.
[도 6] 제1 실시 형태에 관한 대수 응답부의 일 구성예를 나타내는 회로도이다.
[도 7] 제1 실시 형태에 관한 대수 응답부의 다른 일 구성예를 나타내는 회로도이다.
[도 8] 제1 실시 형태에 관한 판독 회로의 개략 구성예를 나타내는 회로도이다.
[도 9] 제1 실시 형태에 관한 응답 회로의 개략 구성예를 나타내는 회로도이다.
[도 10] 제1 실시 형태에 관한 검출 블록의 일 구성예를 나타내는 블록도이다.
[도 11] 제1 실시 형태에 관한 미분기의 일 구성예를 나타내는 회로도이다.
[도 12] 제1 실시 형태에 관한 비교부의 일 구성예를 나타내는 회로도이다.
[도 13] 제1 실시 형태에 관한 미분기, 선택기 및 비교기의 일 구성예를 나타내는 회로도이다.
[도 14] 제1 실시 형태에 관한 EVS 모드 시의 행 구동 회로의 제어의 일 예를 나타내는 타이밍차트이다.
[도 15] 제1 실시 형태에 관한 CIS 모드 시의 행 구동 회로의 제어의 일 예를 나타내는 타이밍차트이다.
[도 16] 제1 실시 형태에 관한 검출 화소 및 검출 회로의 일 구성예를 나타내는 블록도이다.
[도 17] 제1 실시 형태에 관한 고체 촬상 장치의 동작의 일 예를 나타내는 플로우차트이다.
[도 18] 제1 실시 형태의 변형예에 있어서의 검출 화소 및 검출 회로의 일 구성예를 나타내는 블록도이다.
[도 19] 제1 실시 형태의 변형예에 있어서의 행 구동 회로의 제어의 일 예를 나타내는 타이밍차트이다.
[도 20] 모드 천이 시의 불감 기간을 설명하기 위한 파형도이다.
[도 21] 제1 실시 형태에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 22] 제1 실시 형태의 제1 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 23] 제1 실시 형태의 제2 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 24] 제1 실시 형태의 제3 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 25] 제1 실시 형태의 제4 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 26] 제1 실시 형태의 제5 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 27] 제1 실시 형태의 제6 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 28] 제1 실시 형태의 제7 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 29] 제1 실시 형태의 제8 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 30] 제1 실시 형태에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 31] 제1 실시 형태에 관한 촬상 장치의 동작예를 나타내는 플로우차트이다.
[도 32] 제1 실시 형태의 제1 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다.
[도 33] 제1 실시 형태의 제2 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다.
[도 34] 제1 실시 형태의 제3 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다.
[도 35] 제1 실시 형태의 제4 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다.
[도 36] 제1 실시 형태의 제1 레이아웃예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 37]제1 실시 형태의 제2 레이아웃예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 38] 제2 실시 형태의 제1 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 39] 제2 실시 형태의 제2 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 40] 제2 실시 형태의 제3 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 41] 제2 실시 형태의 제4 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 42] 제2 실시 형태의 제5 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 43] 제2 실시 형태의 제6 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 44] 제2 실시 형태의 제7 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 45] 제3 실시 형태에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 46] 제3 실시 형태에 관한 응답 회로의 변형예를 나타내는 회로도이다.
[도 47] 제3 실시 형태에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 48] 제3 실시 형태에 관한 촬상 장치의 동작예를 나타내는 플로우차트이다.
[도 49] 제4 실시 형태에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 50] 제4 실시 형태에 관한 응답 회로의 변형예를 나타내는 회로도이다.
[도 51] 제4 실시 형태에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 52] 제4 실시 형태에 관한 촬상 장치의 동작예를 나타내는 플로우차트이다.
[도 53] 제5 실시 형태에 관한 검출칩의 평면도의 일 예이다.
[도 54] 제5 실시 형태에 관한 공유 블록의 구성예를 나타내는 회로도이다.
[도 55] 제5 실시 형태의 제1 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다.
[도 56] 제5 실시 형태의 제2 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다.
[도 57] 제5 실시 형태의 제3 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다.
[도 58] 제6 실시 형태에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 59] 제7 실시 형태에 관한 고체 촬상 장치에 있어서의 검출칩의 개략 구성예를 나타내는 평면도이다.
[도 60] 제8 실시 형태의 제1 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 61] 제8 실시 형태의 제2 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 62] 제8 실시 형태의 제3 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 63] 제8 실시 형태의 제4 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 64] 제8 실시 형태의 제5 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 65] 제8 실시 형태의 제6 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 66] 제8 실시 형태의 제7 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 67] 제9 실시 형태의 제1 예에 관한 배선 구조를 나타내는 단면도이다.
[도 68] 제9 실시 형태의 제2 예에 관한 배선 구조를 나타내는 단면도이다.
[도 69] 제9 실시 형태의 제3 예에 관한 배선 구조를 나타내는 단면도이다.
[도 70] 제9 실시 형태의 제4 예에 관한 배선 구조를 나타내는 단면도이다.
[도 71] 제9 실시 형태에 관한 제1 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 72] 제9 실시 형태에 관한 제2 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 73] 제9 실시 형태에 관한 제3 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 74] 제9 실시 형태에 관한 제4 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 75] 도 71~도 74에 있어서의 A-A’단면의 단면 구조예를 나타내는 단면도이다.
[도 76] 제9 실시 형태의 변형예에 관한 제1 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 77] 제10 실시 형태에 있어서 예시하는 공유 블록의 회로 구성예를 나타내는 도면이다.
[도 78] 제10 실시 형태에 있어서 예시하는 전송 트랜지스터 및 스위칭 트랜지스터와 각 구동선의 접속예를 나타내는 도면이다.
[도 79] 제10 실시 형태에 관한 배선 구조예를 나타내는 단면도이다.
[도 80] 제1 실시 형태에 관한 제1 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 81] 제1 실시 형태에 관한 제2 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 82] 제1 실시 형태에 관한 제3 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 83] 제1 실시 형태에 관한 제4 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 84] 차량 제어 시스템의 개략적인 구성의 일 예를 나타내는 블록도이다.
[도 85] 차외 정보 검출부 및 촬상부의 설치 위치의 일 예를 나타내는 설명도이다.
[도 2] 제1 실시 형태에 관한 고체 촬상 장치의 적층 구조의 일 예를 나타내는 도면이다.
[도 3] 제1 실시 형태에 관한 수광칩의 평면도의 일 예이다.
[도 4] 제1 실시 형태에 관한 검출칩의 평면도의 일 예이다.
[도 5] 제1 실시 형태에 관한 어드레스 이벤트 검출부의 평면도의 일 예이다.
[도 6] 제1 실시 형태에 관한 대수 응답부의 일 구성예를 나타내는 회로도이다.
[도 7] 제1 실시 형태에 관한 대수 응답부의 다른 일 구성예를 나타내는 회로도이다.
[도 8] 제1 실시 형태에 관한 판독 회로의 개략 구성예를 나타내는 회로도이다.
[도 9] 제1 실시 형태에 관한 응답 회로의 개략 구성예를 나타내는 회로도이다.
[도 10] 제1 실시 형태에 관한 검출 블록의 일 구성예를 나타내는 블록도이다.
[도 11] 제1 실시 형태에 관한 미분기의 일 구성예를 나타내는 회로도이다.
[도 12] 제1 실시 형태에 관한 비교부의 일 구성예를 나타내는 회로도이다.
[도 13] 제1 실시 형태에 관한 미분기, 선택기 및 비교기의 일 구성예를 나타내는 회로도이다.
[도 14] 제1 실시 형태에 관한 EVS 모드 시의 행 구동 회로의 제어의 일 예를 나타내는 타이밍차트이다.
[도 15] 제1 실시 형태에 관한 CIS 모드 시의 행 구동 회로의 제어의 일 예를 나타내는 타이밍차트이다.
[도 16] 제1 실시 형태에 관한 검출 화소 및 검출 회로의 일 구성예를 나타내는 블록도이다.
[도 17] 제1 실시 형태에 관한 고체 촬상 장치의 동작의 일 예를 나타내는 플로우차트이다.
[도 18] 제1 실시 형태의 변형예에 있어서의 검출 화소 및 검출 회로의 일 구성예를 나타내는 블록도이다.
[도 19] 제1 실시 형태의 변형예에 있어서의 행 구동 회로의 제어의 일 예를 나타내는 타이밍차트이다.
[도 20] 모드 천이 시의 불감 기간을 설명하기 위한 파형도이다.
[도 21] 제1 실시 형태에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 22] 제1 실시 형태의 제1 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 23] 제1 실시 형태의 제2 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 24] 제1 실시 형태의 제3 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 25] 제1 실시 형태의 제4 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 26] 제1 실시 형태의 제5 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 27] 제1 실시 형태의 제6 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 28] 제1 실시 형태의 제7 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 29] 제1 실시 형태의 제8 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 30] 제1 실시 형태에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 31] 제1 실시 형태에 관한 촬상 장치의 동작예를 나타내는 플로우차트이다.
[도 32] 제1 실시 형태의 제1 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다.
[도 33] 제1 실시 형태의 제2 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다.
[도 34] 제1 실시 형태의 제3 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다.
[도 35] 제1 실시 형태의 제4 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다.
[도 36] 제1 실시 형태의 제1 레이아웃예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 37]제1 실시 형태의 제2 레이아웃예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 38] 제2 실시 형태의 제1 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 39] 제2 실시 형태의 제2 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 40] 제2 실시 형태의 제3 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 41] 제2 실시 형태의 제4 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 42] 제2 실시 형태의 제5 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 43] 제2 실시 형태의 제6 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 44] 제2 실시 형태의 제7 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 45] 제3 실시 형태에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 46] 제3 실시 형태에 관한 응답 회로의 변형예를 나타내는 회로도이다.
[도 47] 제3 실시 형태에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 48] 제3 실시 형태에 관한 촬상 장치의 동작예를 나타내는 플로우차트이다.
[도 49] 제4 실시 형태에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 50] 제4 실시 형태에 관한 응답 회로의 변형예를 나타내는 회로도이다.
[도 51] 제4 실시 형태에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다.
[도 52] 제4 실시 형태에 관한 촬상 장치의 동작예를 나타내는 플로우차트이다.
[도 53] 제5 실시 형태에 관한 검출칩의 평면도의 일 예이다.
[도 54] 제5 실시 형태에 관한 공유 블록의 구성예를 나타내는 회로도이다.
[도 55] 제5 실시 형태의 제1 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다.
[도 56] 제5 실시 형태의 제2 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다.
[도 57] 제5 실시 형태의 제3 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다.
[도 58] 제6 실시 형태에 관한 응답 회로의 구성예를 나타내는 회로도이다.
[도 59] 제7 실시 형태에 관한 고체 촬상 장치에 있어서의 검출칩의 개략 구성예를 나타내는 평면도이다.
[도 60] 제8 실시 형태의 제1 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 61] 제8 실시 형태의 제2 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 62] 제8 실시 형태의 제3 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 63] 제8 실시 형태의 제4 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 64] 제8 실시 형태의 제5 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 65] 제8 실시 형태의 제6 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 66] 제8 실시 형태의 제7 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
[도 67] 제9 실시 형태의 제1 예에 관한 배선 구조를 나타내는 단면도이다.
[도 68] 제9 실시 형태의 제2 예에 관한 배선 구조를 나타내는 단면도이다.
[도 69] 제9 실시 형태의 제3 예에 관한 배선 구조를 나타내는 단면도이다.
[도 70] 제9 실시 형태의 제4 예에 관한 배선 구조를 나타내는 단면도이다.
[도 71] 제9 실시 형태에 관한 제1 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 72] 제9 실시 형태에 관한 제2 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 73] 제9 실시 형태에 관한 제3 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 74] 제9 실시 형태에 관한 제4 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 75] 도 71~도 74에 있어서의 A-A’단면의 단면 구조예를 나타내는 단면도이다.
[도 76] 제9 실시 형태의 변형예에 관한 제1 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 77] 제10 실시 형태에 있어서 예시하는 공유 블록의 회로 구성예를 나타내는 도면이다.
[도 78] 제10 실시 형태에 있어서 예시하는 전송 트랜지스터 및 스위칭 트랜지스터와 각 구동선의 접속예를 나타내는 도면이다.
[도 79] 제10 실시 형태에 관한 배선 구조예를 나타내는 단면도이다.
[도 80] 제1 실시 형태에 관한 제1 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 81] 제1 실시 형태에 관한 제2 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 82] 제1 실시 형태에 관한 제3 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 83] 제1 실시 형태에 관한 제4 배선층의 배선 레이아웃예를 나타내는 평면도이다.
[도 84] 차량 제어 시스템의 개략적인 구성의 일 예를 나타내는 블록도이다.
[도 85] 차외 정보 검출부 및 촬상부의 설치 위치의 일 예를 나타내는 설명도이다.
이하에, 본 개시의 일 실시형태에 대하여 도면에 기초하여 상세히 설명한다. 한편, 이하의 실시 형태에 있어서, 동일한 부위에는 동일한 부호를 붙임으로써 중복되는 설명을 생략한다.
또한, 이하에 나타내는 항목 순서를 따라 본 개시를 설명한다.
1. 제1 실시 형태
1.1 촬상 장치의 구성예
1.2 고체 촬상 장치의 구성예
1.3 대수 응답부의 구성예
1.3.1 대수 응답부의 변형예
1.4 화소 회로의 구성예
1.5 응답 회로의 기본 구성예
1.6 검출 블록의 구성예
1.6.1 미분기, 선택기 및 비교기의 구성예
1.7 행 구동 회로의 제어예
1.7.1 EVS 모드
1.7.2 CIS 모드
1.8 검출 화소 및 검출 회로의 구성예
1.8.1 EVS 모드에 있어서의 고체 촬상 장치의 동작예
1.9 검출 화소 및 검출 회로의 변형예
1.9.1 변형예에 관한 행 구동 회로의 제어예
1.10 모드 천이 시의 불감 기간에 대하여
1.11 응답 회로의 구성예
1.12 응답 회로의 변형예
1.12.1 제1 변형예
1.12.2 제2 변형예
1.12.3 제3 변형예
1.12.4 제4 변형예
1.12.5 제5 변형예
1.12.6 제6 변형예
1.12.7 제7 변형예
1.12.8 제8 변형예
1.13 CIS 모드로부터 EVS 모드로의 천이
1.14 동작 플로우
1.15 회로 공유
1.15.1 제1 공유예
1.15.2 제2 공유예
1.15.3 제3 공유예
1.15.4 제4 공유예
1.16 회로 공유를 이용한 비닝 모드(binning mopde)와 전화소 모드(all-pixel mode)
1.17 공유 블록의 레이아웃
1.17.1 제1 레이아웃예
1.17.2 제2 레이아웃예
1.18 작용·효과
2. 제2 실시 형태
2.1 제1 제어예
2.2 제2 제어예
2.3 제3 제어예
2.4 제4 제어예
2.5 제5 제어예
2.6 제6 제어예
2.7 제7 제어예
2.8 작용·효과
3. 제3 실시 형태
3.1 응답 회로의 구성예
3.1.1 응답 회로의 변형예
3.2 CIS 모드로부터 EVS 모드로의 천이
3.3 동작 플로우
3.4 작용·효과
4. 제4 실시 형태
4.1 응답 회로의 구성예
4.1.1 응답 회로의 변형예
4.2 CIS 모드로부터 EVS 모드로의 천이
4.3 동작 플로우
4.4 작용·효과
5. 제5 실시 형태
5.1 검출칩의 레이아웃예
5.2 공유 블록의 기본 구성예
5.3 회로 공유에 의한 비닝 모드
5.3.1 제1 공유예
5.3.2 제2 공유예
5.3.3 제3 공유예
5.4 작용·효과
6. 제6 실시 형태
6.1 응답 회로의 구성예
6.2 작용·효과
7. 제7 실시 형태
8. 제8 실시 형태
8.1 제1 레이아웃 변형예
8.2 제2 레이아웃 변형예
8.3 제3 레이아웃 변형예
8.4 제4 레이아웃 변형예
8.5 제5 레이아웃 변형예
8.6 제6 레이아웃 변형예
8.7 제7 레이아웃 변형예
9. 제9 실시 형태
9.1 배선 구조예
9.2 효과
9.3 배선 레이아웃의 구체예
10. 제10 실시 형태
10.1 단면 구조 및 배선 레이아웃예
11.이동체에의 응용예
1. 제1 실시 형태
먼저, 제1 실시 형태에 대하여, 도면을 참조하여 상세히 설명한다. EVS는, 하나의 어드레스 이벤트를 검출할 때에 사용하는 광전 변환 소자의 수를 스위칭함으로써, 어드레스 이벤트에 대한 감도나 해상도가 변화되는 다양한 동작 모드를 실현할 수 있다. 또한, 광전 변환 소자로부터 계조 데이터를 생성하기 위한 판독 회로를 EVS에 넣음으로써, 어드레스 이벤트를 검출하는 동작 모드 외에, 그레이 스케일이나 컬러의 화상 데이터를 생성하는 동작 모드를 실현하는 것도 가능하다.
그러나, 종래의 EVS에서는, 동작 모드를 스위칭할 때에, 어드레스 이벤트를 검출하기 위한 회로에 있어서의 센스 노드의 전위가 원하는 범위로부터 벗어나는 일이 있다. 센스 노드의 전위가 정상의 범위로부터 벗어나면 어드레스 이벤트를 검출할 수 없다. 그 때문에, 종래의 EVS에서는, 센스 노드의 전위가 정상인 범위내에 안정화(settle)될 때까지의 동안, 어드레스 이벤트를 검출할 수 없는 불감 기간이 발생한다고 하는 과제가 존재하였다.
이에 본 실시형태에서는, 모드 스위칭시의 불감 기간을 억제하는 것이 가능한 고체 촬상 장치 및 촬상 장치를 제안한다.
1.1 촬상 장치의 구성예
도 1은, 본 개시의 제1 실시 형태에 관한 촬상 장치(100)의 일 구성예를 나타내는 블록도이다. 이 촬상 장치(100)는, 광학부(110), 고체 촬상 장치(200), 기록부(120) 및 제어부(130)를 구비한다. 촬상 장치(100)로서는, 산업용 로봇에 탑재되는 카메라나, 차량용 카메라 등이 상정된다.
광학부(110)는, 입사광을 집광하여 고체 촬상 장치(200)로 가이드한다. 고체 촬상 장치(200)는, 입사광을 광전 변환하여 화상 데이터를 생성한다. 이 고체 촬상 장치(200)는, 생성한 화상 데이터에 대하여, 화상 인식 처리 등의 소정의 신호 처리를 화상 데이터에 대하여 실행하고, 그 처리 후의 데이터를 기록부(120)에 신호선(209)을 통해서 출력한다.
기록부(120)는, 예를 들면, 플래시 메모리 등으로 구성되고, 고체 촬상 장치(200)로부터 출력된 데이터나 제어부(130)로부터 출력된 데이터를 기록한다.
제어부(130)는, 예를 들면, 어플리케이션 프로세서 등의 정보 처리 장치로 구성되고, 고체 촬상 장치(200)를 제어하여 화상 데이터를 출력시킨다.
1.2 고체 촬상 장치의 구성예
(스택 구조예)
도 2는, 본 실시형태에 관한 고체 촬상 장치(200)의 적층 구조의 일 예를 나타내는 도면이다. 이 고체 촬상 장치(200)는, 검출칩(202)과, 이 검출칩(202)에 적층된 수광칩(201)을 구비한다. 이들 칩은, 비아 등의 접속부를 통해서 전기적으로 접속된다. 한편, 비아 외에, Cu-Cu 접합이나 범프에 의해 접속할 수도 있다. 예를 들면, 수광칩(201)은, 청구 범위에 있어서의 제1 칩의 일 예일 수 있고, 검출칩(202)은, 청구 범위에 있어서의 제2 칩의 일 예일 수 있다.
(수광칩의 레이아웃예)
도 3은, 본 실시형태에 관한 수광칩의 평면도의 일 예이다. 수광칩(201)에는, 수광부(220)와, 비아 배치부(211, 212 및 213)가 설치된다.
비아 배치부(211, 212 및 213)에는, 검출칩(202)과 접속되는 비아가 배치된다. 또한, 수광부(220)에는, 2차원 격자 형상으로 복수의 공유 블록(221)이 배열된다.
공유 블록(221)의 각각에는, 1 또는 2이상의 응답 회로(301)가 배열된다. 예를 들면, 공유 블록(221)마다, 4개의 응답 회로(301)가 2행×2열로 배열된다. 이들 4개의 응답 회로(301)는, 검출칩(202) 상의 회로를 공유한다. 공유하는 회로의 상세에 대하여는 후술한다. 한편, 공유 블록(221) 내의 응답 회로(301)의 개수는, 4개에 한정되지 않는다. 또한, 각 응답 회로(301)에 있어서의 광전 변환 소자(311)를 제외한 회로 구성의 일부 또는 전부는, 검출칩(202) 측에 배치되어도 된다.
후술하는 바와 같이, 응답 회로(301)는, 광전 변환 소자(311)로부터 유출한 광전류를 그 대수값에 따른 전압 신호(VPR)로 변환하는 대수 응답부(310)와, 광전 변환 소자(311)에 축적된 전하의 전하량에 따른 전압값의 화소 신호(계조 데이터에 상당)를 생성하는 화소 회로(370)를 구비한다.
응답 회로(301)의 각각에는, 행 어드레스 및 열 어드레스로 이루어지는 화소 어드레스가 할당되어 있다. 한편, 본 개시에 있어서의 화소란, 후술하는 광전 변환 소자(311)를 기준으로 하는 구성일 수 있고, 본 실시형태에서는, 예를 들면, 후술하는 검출 화소 및/또는 계조 화소라고 칭해지는 구성일 수 있다.
(검출칩의 레이아웃예)
도 4은, 본 실시형태에 관한 검출칩의 평면도의 일 예이다. 이 검출칩(202)에는, 비아 배치부(231, 232 및 233)와, 신호 처리 회로(240)와, 행 구동 회로(251)와, 열 구동 회로(252)와, 어드레스 이벤트 검출부(260)와, 컬럼 ADC(Analog to Digital Converter)(270)가 설치된다. 비아 배치부(231, 232 및 233)에는, 수광칩(201)과 접속되는 비아가 배치된다.
어드레스 이벤트 검출부(260)는, 응답 회로(301)마다, 보다 구체적으로는 대수 응답부(310)마다, 어드레스 이벤트의 유무를 검출하고, 검출 결과를 나타내는 검출 신호를 생성한다.
행 구동 회로(251)는, 행 어드레스를 선택하고, 그 행 어드레스에 대응하는 검출 신호를 어드레스 이벤트 검출부(260)에 출력시킨다.
열 구동 회로(252)는, 열 어드레스를 선택하고, 그 열 어드레스에 대응하는 검출 신호를 어드레스 이벤트 검출부(260)에 출력시킨다.
신호 처리 회로(240)는, 어드레스 이벤트 검출부(260)로부터의 검출 신호에 대하여 소정의 신호 처리를 실행한다. 이 신호 처리 회로(240)는, 검출 신호를 화소의 신호로서 2차원 격자 형상으로 배열하고, 화소마다 2비트의 정보를 가지는 화상 데이터를 생성한다. 그리고, 신호 처리 회로(240)는, 그 화상 데이터에 대하여 화상 인식 처리 등의 신호 처리를 실행한다.
또한, 컬럼 ADC(270)는, 예를 들면, 응답 회로(301)마다, 보다 구체적으로는 화소 회로(370)마다 설치된 수직신호선(VSL) 각각에 대하여 일대일로 대응하는 AD 변환기를 구비하고, 각 화소 회로(370)로부터 수직신호선(VSL)을 통해서 입력된 아날로그의 화소 신호에 대해 AD(Analog to Digital) 변환을 행한다. 그리고, 컬럼 ADC(270)는, AD 변환 후의 디지털 신호를 신호 처리 회로(240)에 공급한다. 신호 처리 회로(240)는, 이들 디지털 신호로 이루어지는 화상 데이터에 대하여, 소정의 화상 처리를 행한다. 한편, 컬럼 ADC(270)는, 예를 들면, CDS(Correlated Double Sampling) 회로를 구비하고, 디지털의 화소 신호에 포함되는 kTC 노이즈를 저감해도 된다.
(검출칩의 레이아웃예)
도 5는, 본 실시형태에 관한 어드레스 이벤트 검출부(260)의 평면도의 일 예이다. 이 어드레스 이벤트 검출부(260)에는, 복수의 검출 블록(320)이 배열된다. 검출 블록(320)은, 수광칩(201) 상의 공유 블록(221)마다 배치된다. 공유 블록(221)의 개수가 N(N은, 정수)일 경우, N개의 검출 블록(320)이 배열된다. 각각의 검출 블록(320)은, 대응하는 공유 블록(221)과 접속된다.
1.3 대수 응답부의 구성예
도 6은, 본 실시형태에 관한 대수 응답부의 기본 구성예를 나타내는 회로도이다. 도 6에 나타낸 바와 같이, 응답 회로(301)에 포함되는 대수 응답부(310)는, 광전 변환 소자(311)와, nMOS(n-channel Metal Oxide Semiconductor) 트랜지스터(312 및 313)과 pMOS(p-channel MOS) 트랜지스터(314)를 구비한다. 이들 중, 2개의 nMOS 트랜지스터(312 및 313)는, 예를 들면, 광전 변환 소자(311)로부터 흘러 나간 광전류를 그 대수값에 따른 전압 신호로 변환하는 대수 변환 회로를 구성한다. nMOS 트랜지스터(313)의 게이트에 접속된 배선, 광전 변환 소자(311)로부터의 광전류가 흘러 드는 배선은, 어드레스 이벤트를 검출할 때의 센스 노드(SN)로서 기능한다. nMOS 트랜지스터(313)는, 예를 들면, 청구 범위에 있어서의 제2 트랜지스터에 상당할 수 있고, nMOS 트랜지스터(312)는, 예를 들면, 청구 범위에 있어서의 제3 트랜지스터에 상당할 수 있다.
또한, pMOS 트랜지스터(314)는, 2개의 nMOS 트랜지스터(312 및 313)로 구성된 대수 변환 회로에 대한 부하 MOS 트랜지스터로서 동작한다. 한편, 광전 변환 소자(311)와, nMOS 트랜지스터(312 및 313)는, 예를 들면, 수광칩(201)에 배치되고, pMOS 트랜지스터(314)는, 검출칩(202)에 배치될 수 있다.
nMOS 트랜지스터(312)의 소스는 광전 변환 소자(311)의 캐소드에 접속되고, 드레인은 전원 단자에 접속된다. pMOS 트랜지스터(314) 및 nMOS 트랜지스터(313)는, 전원 단자와 접지 단자의 사이에서, 직렬로 접속된다. 또한, pMOS 트랜지스터(314) 및 nMOS 트랜지스터(313)의 접속점은, nMOS 트랜지스터(312)의 게이트와 검출 블록(320)의 입력 단자에 접속되고, 전압 신호(VPR)를 검출 블록(320)에 출력하는 출력 노드로서 기능한다. 또한, pMOS 트랜지스터(314)의 게이트에는, 소정의 바이어스 전압(Vbias1)이 인가된다.
nMOS 트랜지스터(312 및 313)의 드레인은 전원측에 접속되어 있고, 이러한 회로는 소스 팔로워라고 불린다. 이들 루프 형상으로 접속된 2개의 소스 팔로워에 의해, 광전 변환 소자(311)로부터의 광전류는, 그 대수값에 따른 전압 신호(VPR)로 변환된다. 또한, pMOS 트랜지스터(314)는, 일정한 전류를 nMOS 트랜지스터(313)에 공급한다.
한편, 수광칩(201)의 그라운드와 검출칩(202)의 그라운드는, 간섭 대책을 위해서 서로 분리되어 있어도 된다.
1.3.1 대수 응답부의 변형예
도 6에서는, 소스 팔로워형의 대수 응답부(310)에 대하여 설명했지만, 이러한 구성에 한정되지 않는다. 도 7은, 본 실시형태의 변형예에 관한 대수 응답부의 기본 구성예를 나타내는 회로도이다. 도 7에 나타낸 바와 같이, 대수 응답부(310A)는, 예를 들면, 도 6에 예시한 소스 팔로워형의 회로 구성에 대하여, nMOS 트랜지스터(312)와 전원선의 사이에 직렬 접속된 nMOS 트랜지스터(315)와, nMOS 트랜지스터(313)와 pMOS 트랜지스터(314)의 사이에 직렬 접속된 nMOS 트랜지스터(316)가 추가된, 소위 게인 부스트형의 회로 구성을 구비한다. 4개의 nMOS 트랜지스터(312, 313, 315 및 316)는, 예를 들면, 광전 변환 소자(311)로부터 흘러 나간 광전류를 그 대수값에 따른 전압 신호(VPR)로 변환하는 대수 변환 회로를 구성한다.
이와 같이, 게인 부스트형의 대수 응답부(310A)를 사용한 경우에도, 광전 변환 소자(311)로부터의 광전류를, 그 전하량에 따른 대수값의 전압 신호(VPR)로 변환하는 것이 가능하다.
1.4 화소 회로의 구성예
도 8은, 본 실시형태에 관한 화소 회로의 개략 구성예를 나타내는 회로도이다. 도 8에 나타낸 바와 같이, 응답 회로(301)에 있어서의 화소 회로(370)는, 전송 트랜지스터(372)와, 리셋 트랜지스터(373)와, 증폭 트랜지스터(375)와, 선택 트랜지스터(376)를 구비한다. 전송 트랜지스터(372)의 드레인, 리셋 트랜지스터(373)의 소스 및 증폭 트랜지스터(375)의 게이트가 접속된 노드는, 축적되는 전하를 그 전하량에 따른 전압으로 변환하는 전류전압변환 기능을 갖춘 부유 확산 영역(FD)(374)으로서 기능한다. 전송 트랜지스터(372)는, 예를 들면, 청구 범위에 있어서의 제5 트랜지스터에 상당할 수 있다.
이 화소 회로(370)는, 동일한 응답 회로(301)에 있어서의 대수 응답부(310/310A)와 광전 변환 소자(311)를 공유하고, 광전 변환 소자(311)에서의 수광량에 따른 화소 신호를 생성하는 계조 화소로서 동작한다.
리셋 트랜지스터(373)의 드레인 및 증폭 트랜지스터(375)의 드레인은, 예를 들면, 전원 전압(VDD)에 접속된다. 단, 리셋 트랜지스터(373)의 드레인은, 예를 들면, 전원 전압(VDD)과는 다른 리셋 전압에 접속되어도 된다. 증폭 트랜지스터(375)의 소스는, 선택 트랜지스터(376)의 드레인에 접속되고, 선택 트랜지스터(376)의 소스는, 아날로그의 화소 신호를 후술하는 컬럼 ADC(270)에 입력하기 위한 수직신호선(VSL)에 접속된다.
화소 신호를 판독할 때, 전송 트랜지스터(372)의 게이트에는, 행 구동 회로(251)로부터 하이 레벨의 전송 신호(TRG)가 인가된다. 이에 의해, 전송 트랜지스터(372)가 온 상태가 되고, 광전 변환 소자(311)의 캐소드에 축적된 전하가 전송 트랜지스터(372)를 통해서 부유 확산 영역(374)에 전송된다. 그 결과, 부유 확산 영역(374)에 축적된 전하의 전하량에 따른 전압값의 화소 신호가 증폭 트랜지스터(375)의 소스에 출현한다. 그리고, 행 구동 회로(251)로부터 선택 트랜지스터(376)의 게이트에 인가되는 선택 신호(SEL)을 하이 레벨로 함으로써, 증폭 트랜지스터(375)의 소스에 출현한 화소 신호가 수직신호선(VSL)에 출현한다.
또한, 부유 확산 영역(374)에 축적된 전하를 방출하여 부유 확산 영역(374)을 리셋할 때에는, 행 구동 회로(251)로부터 리셋 트랜지스터(373)의 게이트에 하이 레벨의 리셋 신호(RST)가 인가된다. 이에 의해, 부유 확산 영역(374)에 축적된 전하가 리셋 트랜지스터(373)를 통해서 전원측으로 방출된다(FD 리셋). 이 때, 전송 트랜지스터(372)도 동 기간 중에 온 상태로 함으로써, 광전 변환 소자(311)의 캐소드에 축적되어 있는 전하를 전원측으로 방출하는 것도 가능하다(PD 리셋).
한편, 각 공유 블록(221)에 있어서, 계조 화상 데이터를 판독할 때에 화소 회로(370)에 동시에 접속되는 광전 변환 소자(311)의 수, 즉, 동 기간에 온 상태로 되는 전송 트랜지스터(372)의 수는, 1개에 한정되지 않고, 복수이어도 된다. 예를 들면, 각 공유 블록(221)에 있어서, 고해상도의 계조 화상 데이터를 판독하는 때는, 전송 트랜지스터(372)가 시분할로 차례로 화소 회로(370)에 접속되고, 저조도 때 등에 다이나믹 레인지를 확대하여 판독을 실행할 때(비닝 시)에는, 2이상의 전송 트랜지스터(372)가 동 기간에 온 상태로 되어도 된다.
1.5 응답 회로의 기본 구성예
계속해서, 대수 응답부(310/310A)와 화소 회로(370)를 포함하는 응답 회로(301)의 기본 구성예에 대하여 설명한다. 도 9는, 본 실시형태에 관한 응답 회로의 기본 구성예를 나타내는 회로도이다. 한편, 이하의 설명에서는, 대수 응답부(310A)를 사용한 경우를 예시하지만, 이에 한정되지 않고, 대수 응답부(310) 등, 광전 변환 소자(311)로부터의 광전류를 그 전하량에 따른 대수값의 전압 신호(VPR)로 변환하는 다양한 회로가 적용되어도 된다.
도 9에 나타낸 바와 같이, 본 실시형태에 관한 응답 회로(301)는, 도 7에 예시한 대수 응답부(310A)와 도 8에 예시한 화소 회로(370)가, 광전 변환 소자(311)를 공유하는 구성을 구비한다. 단, 응답 회로(301)에는, EVS 모드와 CIS 모드의 스위칭에 사용하는 스위칭 트랜지스터(317)가 추가되어 있다. 스위칭 트랜지스터(317)는, 예를 들면 nMOS 트랜지스터일 수 있다. 스위칭 트랜지스터(317)는, 예를 들면, 청구 범위에 있어서의 제4 트랜지스터에 상당할 수 있다.
EVS 모드 시에서는, 스위칭 트랜지스터(317)의 게이트에는, 예를 들면 행 구동 회로(251)로부터 항상 하이 레벨의 스위칭 신호가 인가된다. 한편, 전송 트랜지스터(372)의 게이트에는, 예를 들면 행 구동 회로(251)로부터 항상 로우 레벨의 전송 신호(TRG)가 인가된다. 이에 의해, 광전 변환 소자(311)로부터 흘러 나간 광전류가 스위칭 트랜지스터(317)를 통해서 센스 노드(SN)측으로 흐르는 전류 경로가 형성된다.
이에 대하여, CIS 모드 시에서는, 스위칭 트랜지스터(317)의 게이트에는, 예를 들면 행 구동 회로(251)로부터 항상 로우 레벨의 스위칭 신호가 인가된다. 한편, 전송 트랜지스터(372)의 게이트에는, 예를 들면 행 구동 회로(251)로부터 소정의 제어 동작에 맞추어 하이 레벨이 되는 전송 신호(TRG)가 인가된다. 이에 의해, 광전 변환 소자(311)에 축적된 전하가 소정의 타이밍에서 화소 회로(370)의 부유 확산 영역(374)에 전송된다.
1.6 검출 블록의 구성예
도 10은, 본 실시형태에 관한 검출 블록(320)의 일 구성예를 나타내는 블록도이다. 이 검출 블록(320)은, 복수의 버퍼(330)와, 복수의 미분기(340)와, 선택부(400)와, 비교부(500)와, 전송 회로(360)를 구비한다. 버퍼(330) 및 미분기(340)는, 공유 블록(221) 내의 대수 응답부(310)마다 배치된다. 예를 들면, 공유 블록(221) 내의 대수 응답부(310)가 4개일 경우, 버퍼(330) 및 미분기(340)는, 4개씩 배치된다.
버퍼(330)는, 대응하는 대수 응답부(310)로부터의 전압 신호를 미분기(340)에 출력한다. 이 버퍼(330)에 의해, 후단을 구동하는 구동력을 향상시킬 수 있다. 또한, 버퍼(330)에 의해, 후단의 스위칭 동작에 따르는 노이즈의 아이솔레이션을 확보할 수 있다.
미분기(340)는, 전압 신호의 변화량, 즉 광전 변환 소자(311)에 입사한 광의 휘도 변화를 미분 신호로서 구한다. 이 미분기(340)는, 대응하는 대수 응답부(310)로부터의 전압 신호를 버퍼(330)을 통해 수취하고, 미분에 의해, 전압 신호의 변화량을 구한다. 그리고, 미분기(340)는, 미분 신호를 선택부(400)에 공급한다. 검출 블록(320) 내의 m(m은, 1 내지 M의 정수)개째의 미분 신호(Sin)를 Sinm이라 한다. 이 미분기(340)는, 예를 들면, 청구 범위에 있어서의 제1 회로에 상당할 수 있다.
선택부(400)는, M개의 미분 신호 중 어느 하나를, 행 구동 회로(251)로부터의 선택 신호에 따라 선택한다. 이 선택부(400)는, 선택기(410 및 420)를 구비한다.
선택기(410)에는, M개의 미분 신호(Sin)가 입력된다. 선택기(410)는, 선택 신호에 따라, 이들 미분 신호(Sin) 중 어느 하나를 선택하고, Sout+으로서 비교부(500)에 공급한다. 선택기(420)에도 M개의 미분 신호(Sin)가 입력된다. 선택기(420)는, 선택 신호에 따르고, 이들 미분 신호(Sin) 중 어느 하나를 선택하고, Sout-으로서 비교부(500)에 공급한다.
비교부(500)는, 선택부(400)에 의해 선택된 미분 신호(즉, 변화량)와, 소정의 임계값을 비교한다. 이 비교부(500)는, 비교 결과를 나타내는 신호를 검출 신호로서 전송 회로(360)에 공급한다. 이 비교부(500)는, 예를 들면, 청구 범위에 있어서의 제2 회로에 상당할 수 있다.
전송 회로(360)는, 열 구동 회로(252)로부터의 열구동 신호에 따라, 검출 신호를 신호 처리 회로(240)에 전송한다.
(미분기의 구성예)
도 11은, 본 실시형태에 관한 미분기(340)의 일 구성예를 나타내는 회로도이다. 이 미분기(340)는, 콘덴서(341 및 343)와, 인버터(342)와, 스위치(344)를 구비한다.
콘덴서(341)의 일단은, 버퍼(330)의 출력 단자에 접속되고, 타단은, 인버터(342)의 입력 단자에 접속된다. 콘덴서(343)는, 인버터(342)에 병렬로 접속된다. 스위치(344)는, 콘덴서(343)의 양단을 접속하는 경로를 행 구동 신호에 따라 개폐한다.
인버터(342)는, 콘덴서(341)을 통해서 입력된 전압 신호를 반전한다. 이 인버터(342)는 반전한 신호를 선택부(400)에 출력한다.
스위치(344)를 온 했을 때에 콘덴서(341)의 버퍼(330)측에 전압 신호(Vinit)가 입력되고, 그의 반대측은 가상 접지 단자가 된다. 이 가상 접지 단자의 전위를 편의상, 제로로 한다. 이 때, 콘덴서(341)에 축적되어 있는 전위(Qinit)는, 콘덴서(341)의 용량을 C1로 하면, 다음 식(1)에 의해 나타내어진다. 한편, 콘덴서(343)의 양단은, 단락되어 있기 때문에, 그 축적 전하는 제로가 된다.
Qinit=C1×Vinit … (1)
다음으로, 스위치(344)가 오프되고, 콘덴서(341)의 버퍼(330)측의 전압이 변화하여 Vafter로 된 경우를 생각하면, 콘덴서(341)에 축적되는 전하(Qafter)는, 다음 식(2)에 의해 나타내어진다.
Qafter=C1×Vafter … (2)
한편, 콘덴서(343)에 축적되는 전하(Q2)는, 출력 전압을 Vout로 하면, 다음 식(3)에 의해 나타내어진다.
Q2=-C2×Vout … (3)
이 때, 콘덴서(341 및 343)의 총 전하량은 변화하지 않기 때문에, 다음 식 (4)가 성립한다.
Qinit=Qafter+Q2 … (4)
식 (4)에 식 (1) 내지 식 (3)을 대입하여 변형하면, 다음 식 (5)가 얻어진다.
Vout=-(C1/C2)×(Vafter-Vinit) … (5)
식 (5)는, 전압 신호의 감산 동작을 나타내고, 감산 결과의 이득은 C1/C2가 된다. 통상, 이득을 최대화하는 것이 요망하기 때문에, C1을 크게, C2를 작게 설계하는 것이 바람직하다. 한편, C2이 지나치게 작으면, kTC 노이즈가 증대하여, 노이즈 특성이 악화될 우려가 있기 때문에, C2의 용량 삭감은, 노이즈를 허용할 수 있는 범위로 제한된다. 또한, 화소마다 미분기(340)가 탑재되기 때문에, 용량(C1이나 C2)에는, 면적상의 제약이 있다. 이들을 고려하여, 예를 들면, C1은, 20 내지 200 펨토패럿(fF)의 값으로 설정되고, C2는, 1 내지 20 펨토패럿(fF)의 값으로 설정된다.
(비교부의 구성예)
도 12는, 본 실시형태에 관한 비교부(500)의 일 구성예를 나타내는 회로도이다. 이 비교부(500)는, 비교기(510 및 520)을 구비한다.
비교기(510)는, 선택기(410)로부터의 미분 신호(Sout+)과, 소정의 상한 임계값(Vrefp)을 비교한다. 이 비교기(510)은, 비교 결과를 검출 신호(DET+)로서 전송 회로(360)에 공급한다. 이 검출 신호(DET+)는, 온 이벤트의 유무를 나타낸다. 여기에서, 온 이벤트는, 휘도의 변화량이 소정의 상한 임계값을 초과하였다는 취지를 의미한다.
비교기(520)는, 선택기(420)로부터의 미분 신호(Sout-)와, 상한 임계값(Vrefp)보다 낮은 하한 임계값(Vrefn)을 비교한다. 이 비교기(520)는, 비교 결과를 검출 신호(DET-)로서 전송 회로(360)에 공급한다. 이 검출 신호(DET-)는, 오프 이벤트의 유무를 나타낸다. 여기서, 오프 이벤트는, 휘도의 변화량이 소정의 하한 임계값을 하회한 취지를 의미한다. 한편, 비교부(500)는, 온 이벤트 및 오프 이벤트의 양쪽의 유무를 검출하고 있지만, 일방만을 검출할 수도 있다.
한편, 예를 들면, 비교기(510)는, 청구 범위에 기재된 제1 비교기의 일 예일 수 있고, 비교기(520)는, 청구 범위에 기재된 제2 비교기의 일 예일 수 있다. 또한, 예를 들면, 상한 임계값은, 청구 범위에 기재된 제1 임계값의 일 예일 수 있고, 하한 임계값은, 청구 범위에 기재된 제2 임계값의 일 예일 수 있다.
1.6.1 미분기, 선택기 및 비교기의 구성예
도 13은, 본 실시형태에 관한 검출 블록(320)에 있어서의 미분기(340), 선택기(410) 및 비교기(510)의 일 구성예를 나타내는 회로도이다.
미분기(340)는, 콘덴서(341 및 343)와, pMOS 트랜지스터(345 및 346)과, nMOS 트랜지스터(347)을 구비한다. pMOS 트랜지스터(345) 및 nMOS 트랜지스터(347)는, pMOS 트랜지스터(345)를 전원측으로 하여, 전원 단자와 접지 단자의 사이에서 직렬로 접속된다. 이들 pMOS 트랜지스터(345) 및 nMOS 트랜지스터(347)의 게이트와, 버퍼(330)의 사이에 콘덴서(341)가 삽입된다. pMOS 트랜지스터(345) 및 nMOS 트랜지스터(347)의 접속점은, 선택기(410)에 접속된다. 이 접속 구성에 의해, pMOS 트랜지스터(345) 및 nMOS 트랜지스터(347)는, 인버터(342)로서 기능한다.
또한, pMOS 트랜지스터(345) 및 nMOS 트랜지스터(347)의 접속점과, 콘덴서(341)의 사이에 있어서 콘덴서(343)와 pMOS 트랜지스터(346)가 병렬로 접속된다. 이 pMOS 트랜지스터(346)는, 스위치(344)로서 기능한다.
또한, 선택기(410)에는, 복수의 pMOS 트랜지스터(411)가 배치된다. pMOS 트랜지스터(411)는, 미분기(340)마다 배치된다.
pMOS 트랜지스터(411)는, 대응하는 미분기(340)와 비교기(510)의 사이에 삽입된다. 또한, pMOS 트랜지스터(411)의 게이트 각각은, 개별적으로 선택 신호(SEL)가 입력된다. m개째의 pMOS 트랜지스터(411)의 선택 신호(SEL)를 SELm이라 한다. 이들 선택 신호(SEL)에 의해, 행 구동 회로(251)는, M개의 pMOS 트랜지스터(411) 중 어느 하나를 온 상태로 제어하고, 나머지를 오프 상태로 제어할 수 있다. 그리고, 온 상태의 pMOS 트랜지스터(411)을 통하여, 미분 신호(Sout+)가 선택된 신호로서 비교기(510)에 출력된다. 한편, 선택기(420)의 회로 구성은, 선택기(410)와 마찬가지이다.
비교기(510)는, pMOS 트랜지스터(511) 및 nMOS 트랜지스터(512)를 구비한다. pMOS 트랜지스터(511) 및 nMOS 트랜지스터(512)는, 전원 단자와 접지 단자의 사이에서 직렬로 접속된다. 또한, pMOS 트랜지스터(511)의 게이트에 미분 신호(Sout+)가 입력되고, nMOS 트랜지스터(512)의 게이트에는, 상한 임계값(Vrefp)의 전압이 입력된다. pMOS 트랜지스터(511) 및 nMOS 트랜지스터(512)의 접속점으로부터는, 검출 신호(DET+)가 출력된다. 한편, 비교기(520)의 회로 구성은, 비교기(510)와 마찬가지이다.
한편, 미분기(340), 선택기(410) 및 비교기(510)의 각각의 회로 구성은, 도 10을 참조하여 설명한 기능을 가지는 것이라면, 도 13에 예시한 것에 한정되지 않는다. 예를 들면, nMOS 트랜지스터와 pMOS 트랜지스터를 바꿔 넣을 수 있다.
1.7 행 구동 회로의 제어예
다음으로, 본 실시형태에 관한 행 구동 회로(251)의 제어예에 대하여 설명한다. 본 실시형태에 있어서, 행 구동 회로(251)는, 어드레스 이벤트를 검출하는 동작 모드(이하, EVS 모드라고 한다)와, 그레이 스케일이나 컬러의 화상 데이터(이하, 계조 화상 데이터라고 한다)를 취득하는 동작 모드(이하, CIS 모드라고 한다)를 스위칭하여 실행한다.
1.7.1 EVS 모드
도 14는, 본 실시형태에 관한 EVS 모드 시의 행 구동 회로의 제어의 일 예를 나타내는 타이밍차트이다. 타이밍 t0에 있어서, 행 구동 회로(251)는, 행 구동 신호(L1)에 의해, 1행째를 선택하고, 그 행의 미분기(340)를 구동한다. 이 행 구동 신호(L1)에 의해 1행째의 미분기(340) 내의 콘덴서(343)가 초기화된다. 또한, 행 구동 회로(251)는, 선택 신호(SEL1)에 의해, 공유 블록(221) 내의 2행×2열 중 좌상을 일정 기간에 걸쳐 선택하고, 선택부(400)를 구동한다. 이에 의해, 1행째의 홀수열에 있어서 어드레스 이벤트의 유무가 검출된다.
다음으로 타이밍 t1에 있어서, 행 구동 회로(251)는, 행 구동 신호(L1)에 의해, 1행째의 미분기(340)를 재차 구동한다. 또한, 행 구동 회로(251)는, 선택 신호(SEL2)에 의해, 공유 블록(221) 내의 2행×2열 중 우상을 일정 기간에 걸쳐 선택한다. 이에 의해, 1행째의 짝수열에 있어서 어드레스 이벤트의 유무가 검출된다.
타이밍 t2에 있어서, 행 구동 회로(251)는, 행 구동 신호(L2)에 의해, 2행째의 미분기(340)을 구동한다. 이 행 구동 신호(L2)에 의해 2행째의 미분기(340) 내의 콘덴서(343)가 초기화된다. 또한, 행 구동 회로(251)는, 선택 신호(SEL3)에 의해, 공유 블록(221) 내의 2행×2열 중 좌하를 일정 기간에 걸쳐서 선택한다. 이에 의해, 2행째의 홀수열에 있어서 어드레스 이벤트의 유무가 검출된다.
계속해서 타이밍 t3에 있어서, 행 구동 회로(251)는, 행 구동 신호(L2)에 의해, 2행째의 미분기(340)를 다시 구동한다. 또한, 행 구동 회로(251)는, 선택 신호(SEL4)에 의해, 공유 블록(221) 내의 2행×2열 중 우하를 일정 기간에 걸쳐서 선택한다. 이에 의해, 2행째의 짝수열에 있어서 어드레스 이벤트의 유무가 검출된다.
이하, 마찬가지로 행 구동 회로(251)는, 응답 회로(301)를 배열한 행을 순서대로 선택하고, 선택한 행을 행 구동 신호에 의해 구동한다. 또한, 행 구동 회로(251)는, 행을 선택할 때마다, 선택한 행의 공유 블록(221) 내의 검출 화소(300)의 각각을 선택 신호에 의해 순서대로 선택한다. 예를 들면, 공유 블록(221) 내에 2행×2열의 검출 화소(300)가 배열되는 경우, 행이 선택될 때마다, 그 행 내의 홀수열과 짝수열이 순차로 선택된다.
한편, 행 구동 회로(251)는, 공유 블록(221)을 배열한 행(바꿔 말하면, 응답 회로(301)의 2행분)을 순차로 선택할 수도 있다. 이 경우에는, 행이 선택되는 때마다, 그 행의 공유 블록(221) 내의 4개의 검출 화소가 순서대로 선택된다.
1.7.2 CIS 모드
도 15는, 본 실시형태에 관한 CIS 모드 시의 행 구동 회로의 제어의 일 예를 나타내는 타이밍차트이다. 도 15에 나타낸 바와 같이, 행 구동 회로(251)는, 먼저, 광전 변환 소자(311)에 축적되어 있는 전하의 리셋을 실행한다. 구체적으로는, 행 구동 회로(251)는, 타이밍 t11~T12의 기간, 리셋 신호(RST)와 전송 신호(TRG)를 하이 레벨로 함으로써, 광전 변환 소자(311)에 축적되어 있는 전하를 전송 트랜지스터(372) 및 리셋 트랜지스터(373)를 통해 전원(VDD)측으로 방출한다(PD 리셋).
다음으로, 행 구동 회로(251)는, 예를 들면, 타이밍 t13에 있어서, 선택 신호(SEL)을 하이 레벨로 함과 함께, 타이밍 t13~T14의 기간, 리셋 신호(RST)를 하이 레벨로 한다. 이에 의해, 부유 확산 영역(374)에 축적된 전하가 리셋 트랜지스터(373)를 통해서 전원(VDD)측으로 방출되고, 부유 확산 영역(374)이 리셋된다(FD 리셋).
계속되는 타이밍 t14~T15의 기간에서는, 부유 확산 영역(374)이 리셋된 상태에서 수직신호선(VSL)에 출현한 전위가 리셋 레벨의 화소 신호(리셋 신호라고도 함)로서, 컬럼 ADC(270)에 의해 판독된다(리셋 레벨 판독). 판독된 리셋 신호는, 예를 들면, 컬럼 ADC(270)에 있어서 CDS 처리에 사용된다.
다음으로, 행 구동 회로(251)는, 타이밍 t15~T16의 기간, 전송 신호(TRG)를 하이 레벨로 한다. 이에 의해, 광전 변환 소자(311)에 축적되어 있는 전하가 전송 트랜지스터(372)를 통해서 부유 확산 영역(374)에 전송된다. 한편, 타이밍 t12에서 리셋 신호(RST)가 하강하고 나서 타이밍 t15에서 전송 신호(TRG)가 상승할 때까지의 기간은, 광전 변환 소자(311)에 광전 변환에 의해 생긴 전하가 축적되는 축적 기간(노광 기간이라고도 함)이 된다.
계속되는 타이밍 t16~T17의 기간에서는, 부유 확산 영역(374)에 광전 변환 소자(311)로부터 전송된 전하가 축적된 상태, 바꿔 말하면, 광전 변환 소자(311)로부터 전송된 전하의 전하량에 기초한 전압이 증폭 트랜지스터(375)의 게이트에 인가된 상태에서, 수직신호선(VSL)에 출현한 전위가 신호 레벨의 화소 신호로서, 컬럼 ADC(270)에 의해 판독된다. 한편, 컬럼 ADC(270)는, 타이밍 t16~T17의 기간에 판독된 화소 신호를 먼저 판독된 리셋 신호를 사용하여 CDS 처리함으로써, kTC 노이즈 등이 제거된 화소 신호를 생성한다.
1.8 검출 화소 및 검출 회로의 구성예
도 16은, 본 실시형태에 관한 검출 화소(300) 및 검출 회로(305)의 일 구성예를 나타내는 블록도이다. 공유 블록(221) 내의 복수의 대수 응답부(310)에 의해 공유되는 검출 블록(320) 중, 선택부(400), 비교부(500) 및 전송 회로(360)로 이루어지는 회로를 검출 회로(305)라 한다. 또한, 대수 응답부(310), 버퍼(330) 및 미분기(340)로 이루어지는 회로를, 검출 화소(300)라 한다. 동 도면에 예시한 바와 같이, 복수의 검출 화소(300)에 의해 검출 회로(305)가 공유된다.
검출 회로(305)를 공유하는 복수의 검출 화소(300)의 각각은, 광전류의 대수값에 따른 전압 신호를 생성한다. 그리고, 검출 화소(300)의 각각은, 행 구동 신호에 따라 전압 신호의 변화량을 나타내는 미분 신호(Sin)를 검출 회로(305)에 출력한다. 검출 화소(300)의 각각에 있어서, 대수값에 따른 전압 신호는, 대수 응답부(310)에 의해 생성되고, 미분 신호는, 미분기(340)에 의해 생성된다.
검출 회로(305) 내의 선택기(410 및 420)에는, 선택 신호(SEL1), 선택신호(SEL2) 등의 선택 신호가 공통으로 입력된다. 검출 회로(305)는, 복수의 검출 화소(300) 중, 선택 신호가 나타내는 검출 화소의 미분 신호(즉, 변화량)을 선택하고, 그 변화량이 소정의 임계값을 초과하는지 여부를 검출한다. 그리고, 검출 회로(305)는, 열 구동 신호에 따라 검출 신호를 신호 처리 회로(240)에 전송한다. 검출 회로(305)에 있어서, 미분 신호는 선택부(400)에 의해 선택되고, 임계값과의 비교는, 비교부(500)에 의해 행해진다. 또한, 검출 신호는, 전송 회로(360)에 의해 전송된다.
여기서, 일반적인 DVS에서는, 비교부(500) 및 전송 회로(360)는, 대수 응답부(310), 버퍼(330) 및 미분기(340)와 함께 검출 화소마다 배치된다. 이에 대하여, 비교부(500) 및 전송 회로(360)를 포함하는 검출 회로(305)를 복수의 검출 화소(300)가 공유하는 상술한 구성에서는, 공유하지 않는 경우와 비교하여, 고체 촬상 장치(200)의 회로 규모를 삭감할 수 있다. 이에 의해, 화소의 미세화가 용이하게 된다.
특히, 적층 구조를 채용할 경우, 검출 회로(305)를 공유하지 않는 일반적인 구성에서는, 수광칩(201)보다 검출칩(202) 쪽이 회로 규모가 커진다. 이 때문에, 검출칩(202)측 회로에 의해, 화소의 밀도가 제한되고, 화소의 미세화가 곤란하게 된다. 그러나, 복수의 검출 화소(300)가 검출 회로(305)를 공유함으로써, 검출칩(202)의 회로 규모를 삭감하고, 화소를 용이하게 미세화할 수 있다.
한편, 검출 화소(300)마다 버퍼(330)을 배치하고 있지만, 이 구성에 한정되지 않고, 버퍼(330)를 설치하지 않는 구성으로 할 수도 있다.
또한, 대수 응답부(310)의 광전 변환 소자(311)와 nMOS 트랜지스터(312 및 313)를 수광칩(201)에 배치하고, pMOS 트랜지스터(314) 이후를 검출칩(202)에 배치하고 있지만, 이 구성에 한정되지 않는다. 예를 들면, 광전 변환 소자(311)만을 수광칩(201)에 배치하고, 그 이외를 검출칩(202)에 배치할 수도 있다. 또한, 대수 응답부(310)만을 수광칩(201)에 배치하고, 버퍼(330) 이후를 검출칩(202)에 배치할 수도 있다. 또한, 대수 응답부(310) 및 버퍼(330)를 수광칩(201)에 배치하고, 미분기(340) 이후를 검출칩(202)에 배치할 수도 있다. 또한, 대수 응답부(310), 버퍼(330) 및 미분기(340)를 수광칩(201)에 배치하고, 검출 회로(305) 이후를 검출칩(202)에 배치할 수도 있다. 또한, 선택부(400)까지를 수광칩(201)에 배치하고, 비교부(500) 이후를 검출칩(202)에 배치할 수도 있다.
1.8.1 EVS 모드에 있어서의 고체 촬상 장치의 동작예
도 17은, 본 실시형태에 관한 EVS 모드에 있어서의 고체 촬상 장치의 동작의 일 예를 나타내는 플로우차트이다. 이 동작은, 예를 들면, 어드레스 이벤트의 유무를 검출하기 위한 소정의 어플리케이션이 실행되었을 때에 개시된다.
도 17에 나타낸 바와 같이, EVS 모드에 있어서, 행 구동 회로(251)는, 어느 하나의 행을 선택한다(스텝 S901). 그리고, 행 구동 회로(251)는, 선택한 행에 있어서, 각각의 공유 블록(221) 내의 검출 화소(300) 중 어느 하나를 선택하여 구동한다(스텝 S902). 검출 회로(305)는, 선택된 검출 화소(300)에 있어서, 어드레스 이벤트의 유무를 검출한다(스텝 S903). 스텝 S903 이후에, 고체 촬상 장치(200)는, 스텝 S901 이후를 반복하여 실행한다.
이와 같이, 본 실시형태에서는, 어드레스 이벤트의 유무를 검출하는 검출 회로(305)를 복수의 검출 화소(300)가 공유하기 때문에, 검출 회로(305)를 공유하지 않는 경우보다 회로 규모를 삭감할 수 있다. 이에 의해, 검출 화소(300)의 미세화가 용이하게 된다.
1.9 검출 화소 및 검출 회로의 변형예
상술한 제1 실시 형태에서는, 고체 촬상 장치(200)는, 검출 화소(300)를 1개씩 선택하고, 그 검출 화소에 대하여 온 이벤트 및 오프 이벤트를 동시에 검출하고 있었다. 그러나, 고체 촬상 장치(200)는, 검출 화소를 2개 선택하고, 이들의 일방에 대하여 온 이벤트를 검출하고, 타방에 대하여 오프 이벤트를 검출할 수도 있다. 이 제1 실시 형태의 변형예의 고체 촬상 장치(200)는, 2개의 검출 화소의 일방에 대하여 온 이벤트를 검출하고, 타방에 대하여 오프 이벤트를 검출하는 점에 있어서 제1 실시 형태와 다르다.
도 18은, 본 실시형태의 변형예에 있어서의 검출 화소(300) 및 검출 회로(305)의 일 구성예를 나타내는 블록도이다. 이 제1 실시 형태의 변형예의 검출 회로(305)는, 선택기(410)에, 선택 신호(SEL1p), 선택 신호(SEL2p) 등의 선택 신호가 입력되고, 선택기(420)에 선택 신호(SEL1n), 선택 신호(SEL2n) 등의 선택 신호가 입력되는 점에 있어서 제1 실시 형태와 다르다. 제1 실시 형태의 변형예에 있어서, 검출 화소(300)는 2개 선택되고, 그 일방의 미분 신호를 선택기(410)가 선택 신호(SEL1p), 선택 신호(SEL2p) 등에 따라 선택한다. 동시에, 타방의 미분 신호를 선택기(420)가 선택 신호(SEL1n), 선택 신호(SEL2n) 등에 따라 선택한다.
1.9.1 변형예에 관한 행 구동 회로의 제어예
도 19은, 본 실시형태의 변형예에 있어서의 행 구동 회로(251)의 제어의 일 예를 나타내는 타이밍차트이다. 타이밍 t0 내지 T2에 있어서, 미분 신호(Sin1)를 출력하는 검출 화소(300)와, 미분 신호(Sin2)를 출력하는 검출 화소(300)의 2개가 선택된 것으로 한다. 타이밍 t0 내지 T1에 있어서, 행 구동 회로(251)는, 선택 신호(SEL1p 및 SEL2n)를 하이 레벨로 하고, 선택 신호(SEL2p 및 SEL1n)를 로우 레벨로 한다. 이에 의해, 미분 신호(Sin1)에 대응하는 화소에 대하여, 온 이벤트가 검출되고, 미분 신호(Sin2)에 대응하는 화소에 대하여 오프 이벤트가 검출된다.
그리고, 타이밍 t1 내지 T2에 있어서, 행 구동 회로(251)는, 선택 신호(SEL1p 및 SEL2n)를 로우 레벨로 하고, 선택 신호(SEL2p 및 SEL1n)를 하이 레벨로 한다. 이에 의해, 미분 신호(Sin2)에 대응하는 화소에 대하여, 온 이벤트가 검출되고, 미분 신호(Sin1)에 대응하는 화소에 대하여 오프 이벤트가 검출된다.
이와 같이, 본 실시형태의 변형예에 의하면, 2개의 검출 화소의 일방에 대하여 온 이벤트를 검출하는 동시에 타방에 대하여 오프 이벤트를 검출하기 때문에, 동 시각에, 공간적으로 평행하게 온 이벤트 및 오프 이벤트를 검출할 수 있다.
1.10 모드 천이 시의 불감 기간에 대하여
도 20은, 모드 천이 시의 불감 기간을 설명하기 위한 파형도이다. 상술한 구성에 있어서, CIS 모드에서는, 광전 변환 소자(311)의 캐소드 전위는, 부유 확산 영역(374)과 마찬가지로, 센스 노드(SN)의 전위(예를 들면, 0.5V(볼트))보다 높은 전위로 리셋된다(PD 리셋). 여기에서, 저조도 시에는, 광전 변환 소자(311) 내에서 생성되는 전하량이 작다. 그 때문에, CIS 모드의 종료 시점에서도, 광전 변환 소자(311)의 캐소드 전위는, 센스 노드(SN)의 전위(이하, SN 전위라고 한다)보다 높은 전위로 유지된다. 이 상태에서 EVS 모드로 천이하여 스위칭 트랜지스터(317)가 온 상태로 되면, SN 전위보다 고전위인 광전 변환 소자(311)의 캐소드 전위가 센스 노드(SN)와 단락하고, 이에 의해, SN 전위가 상승한다. 그러면, 도 20에 예시한 바와 같이, nMOS 트랜지스터(312 및 315)가 오프 상태가 되고, 전압 신호(VPR)의 전압 레벨이 접지 전위(GND)에 들러붙은 채로 되고, 그 결과, 광전 변환 소자(311)로부터 흘러 나간 광전류에 반응하지 않는, 바꿔 말하면, 어드레스 이벤트의 검출을 할 수 없는 불감 기간이 발생한다. 이 불감 기간은, SN 전위가 소정의 전위로 안정화(settle)될 때까지 계속되기 때문에, 예를 들면 100ms(밀리 초) 정도로 긴 기간이 될 수 있다.
이에 본 실시형태에서는, CIS 모드로부터 EVS 모드로의 모드 천이 시에, SN 전위를 정상 동작시의 SN 전위보다 낮은 전압(VX)에 고정한다. 이에 의해, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능해지기 때문에, nMOS 트랜지스터(312 및 315)가 오프 상태로 되는 것을 회피하는 것이 가능하게 된다. 그 결과, 전압 신호(VPR)의 전압이 접지 전위(GND)에 들러붙는 것에 의한 불감 기간을 억제하는 것이 가능하게 된다.
1.11 응답 회로의 구성예
도 21은, 본 실시형태에 관한 응답 회로의 구성예를 나타내는 회로도이다. 도 21에 나타낸 바와 같이, 본 실시형태에 관한 응답 회로(301A)는, 상술한 도 9를 사용하여 설명한 응답 회로(301)와 마찬가지의 구성에 있어서, 센스 노드(SN)에 제어 트랜지스터(318)가 접속된 구성을 구비한다. 제어 트랜지스터(318)는, 예를 들면 nMOS 트랜지스터일 수 있다. 제어 트랜지스터(318)는, 예를 들면, 청구 범위에 있어서의 제1 트랜지스터에 상당할 수 있다.
제어 트랜지스터(318)의 드레인은, 상술한 바와 같이, 센스 노드(SN)에 접속되고, 소스는, 기준 전위 이상이며 전원 전압(VDD)보다 낮은 전위, 예를 들면, 고정 전위(VX)에 접속된다. 기준 전위는, 예를 들면, 광전 변환 소자(311)가 형성되는 반도체 기판의 소자 분리 영역의 웰 전위(VSS) 또는 접지 전위(GND)이어도 된다. 또한, 소자 분리 영역의 웰 전위(VSS)는, 부(負)전위이어도 된다. 그 경우, 고정 전위(VX)의 전압값은, 예를 들면, 광전 변환 소자(311)의 애노드 전위(예를 들면, VSS 또는 GND) 이상이고, 그리고, 정상 동작시의 센스 노드(SN)의 전위(VSN) 이하의 전압값이 된다. 한편, 정상 동작시의 센스 노드(SN)의 전위(VSN)는, 대수 응답부(310A)의 정상 동작시의 센스 노드(SN)의 전위(VSN)일 수 있고, 예를 들면, 2개의 nMOS 트랜지스터(313 및 316)를 흐르는 바이어스 전류(BIAS)와, nMOS 트랜지스터(313)의 임계값 전압으로 결정되는 nMOS 트랜지스터(313)의 게이트·소스간 전압(VGS)일 수 있다.
또한, 제어 트랜지스터(318)의 게이트에는, 예를 들면 행 구동 회로(251)로부터 제어 트랜지스터(318)의 온/오프를 제어하는 제어 신호(MST)가 인가된다.
이러한 구성에 있어서, CIS 모드로부터 EVS 모드로 천이하는 때에는, 제어 트랜지스터(318)의 게이트에 하이 레벨의 제어 신호(MST)가 인가된다. 이에 의해, 제어 트랜지스터(318)가 온 상태가 되고, 센스 노드(SN)의 SN 전위가 고정 전위(VX)로 제어되기 때문에, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다. 그 결과, nMOS 트랜지스터(312 및 315)가 오프 상태로 되는 것을 회피하는 것이 가능해지기 때문에, 전압 신호(VPR)의 전압 레벨이 접지 전위(GND)에 들러붙는 것에 의한 불감 기간을 억제하는 것이 가능하게 된다.
1.12 응답 회로의 변형예
계속해서, 본 실시형태에 관한 응답 회로의 변형예에 대하여, 몇 가지 예를 들어 설명한다.
1.12.1 제1 변형예
도 22는, 본 실시형태의 제1 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다. 도 22에 나타낸 바와 같이, 제1 변형예에 관한 응답 회로(301B)는, 도 21에 예시한 응답 회로(301A)와 마찬가지의 구성에 있어서, 제어 트랜지스터(318)의 드레인이 화소 회로(370)에 있어서의 전송 트랜지스터(372)의 드레인에 접속된 구성을 구비한다
이러한 구성에 있어서, CIS 모드로부터 EVS 모드로 천이하는 때에는, 제어 트랜지스터(318) 및 전송 트랜지스터(372)를 온 상태로 한 상태에서 스위칭 트랜지스터(317)가 온 상태로 된다. 이에 의해, 제어 트랜지스터(318), 전송 트랜지스터(372) 및 스위칭 트랜지스터(317)를 통해서 센스 노드(SN)에 고정 전위(VX)가 인가되기 때문에, 센스 노드(SN)의 SN 전위가 고정 전위(VX)로 제어된다. 즉, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
1.12.2 제2 변형예
도 23은, 본 실시형태의 제2 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다. 도 23에 나타낸 바와 같이, 제2 변형예에 관한 응답 회로(301C)는, 도 22에 예시한 응답 회로(301B)와 마찬가지의 구성에 있어서, 제어 트랜지스터(318) 및 전송 트랜지스터(372)의 드레인과 센스 노드(SN)의 사이에 제어 트랜지스터(319)가 더 접속된 구성을 구비한다. 제어 트랜지스터(319)는, 예를 들면, 청구 범위에 있어서의 제6 트랜지스터에 상당할 수 있다.
제어 트랜지스터(319)의 소스는, 제어 트랜지스터(318) 및 전송 트랜지스터(372)의 드레인에 접속되고, 드레인은, 센스 노드(SN)에 접속된다. 또한, 제어 트랜지스터(319)의 게이트에는, 예를 들면, 행 구동 회로(251)로부터 제어 신호(MSM)가 인가된다.
이러한 구성에 있어서, CIS 모드로부터 EVS 모드로 천이하는 때에는, 제어 트랜지스터(318 및 319)가 온 상태로 된다. 이에 의해, 제어 트랜지스터(318 및 319)를 통해서 센스 노드(SN)에 고정 전위(VX)가 인가되기 때문에, 센스 노드(SN)의 SN 전위가 고정 전위(VX)로 제어된다. 그 결과, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
1.12.3 제3 변형예
도 24은, 본 실시형태의 제3 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다. 도 24에 나타낸 바와 같이, 제3 변형예에 관한 응답 회로(301D)는, 도 21에 예시한 응답 회로(301A)와 마찬가지의 구성에 있어서, 전송 트랜지스터(372)의 드레인과 스위칭 트랜지스터(317)의 드레인이 제어 트랜지스터(319)를 통해서 접속된 구성을 구비한다.
제어 트랜지스터(319)의 소스는, 전송 트랜지스터(372)의 드레인에 접속되고, 드레인은, 스위칭 트랜지스터(317)의 드레인에 접속된다. 또한, 제어 트랜지스터(319)의 게이트에는, 예를 들면, 행 구동 회로(251)로부터 제어 신호(MSM)가 인가된다.
이러한 구성에 있어서, CIS 모드로부터 EVS 모드로 천이하는 때에는, 제1 변형예와 마찬가지로, 제어 트랜지스터(318)가 온 상태로 된다. 이에 의해, 제어 트랜지스터(318)를 통해서 센스 노드(SN)에 고정 전위(VX)가 인가되기 때문에, 센스 노드(SN)의 SN 전위가 고정 전위(VX)로 제어된다. 그 결과, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
1.12.4 제4 변형예
도 25은, 본 실시형태의 제4 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다. 도 25에 나타낸 바와 같이, 제4 변형예에 관한 응답 회로(301E)는, 도 9에 예시한 응답 회로(301)과 마찬가지의 구성에 있어서, 화소 회로(370)의 리셋 전압(FD 리셋 및 PD 리셋의 전압)으로서 전원 전압(VDD) 대신에 고정 전위(VX)가 사용되고 있다.
이러한 구성에 있어서, CIS 모드로부터 EVS 모드로 천이하는 때에는, 리셋 트랜지스터(373) 및 전송 트랜지스터(372)가 온 상태로 된다. 이에 의해, 리셋 트랜지스터(373) 및 전송 트랜지스터(372)를 통해서 센스 노드(SN)에 고정 전위(VX)가 인가되기 때문에, 센스 노드(SN)의 SN 전위가 고정 전위(VX)로 제어된다. 그 결과, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
1.12.5 제5 변형예
도 26은, 본 실시형태의 제5 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다. 도 26에 나타낸 바와 같이, 제5 변형예에 관한 응답 회로(301F)는, 도 25에 예시한 응답 회로(301E)와 마찬가지의 구성에 있어서, 전송 트랜지스터(372)의 드레인과 스위칭 트랜지스터(317)의 드레인이 제어 트랜지스터(319)를 통해서 접속된 구성을 구비한다.
이러한 구성에 있어서, CIS 모드로부터 EVS 모드로 천이하는 때에는, 리셋 트랜지스터(373) 및 제어 트랜지스터(319)가 온 상태로 된다. 이에 의해, 리셋 트랜지스터(373) 및 제어 트랜지스터(319)를 통해서 센스 노드(SN)에 고정 전위(VX)가 인가되기 때문에, 센스 노드(SN)의 SN 전위가 고정 전위(VX)로 제어된다. 그 결과, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
1.12.6 제6 변형예
도 27은, 본 실시형태의 제6 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다. 도 27에 나타낸 바와 같이, 제6 변형예에 관한 응답 회로(301G)는, 도 21에 예시한 응답 회로(301A)와 마찬가지의 구성에 있어서, 제어 트랜지스터(318)가, 센스 노드(SN)가 아니라, 광전 변환 소자(311)의 캐소드에 접속된 구성을 구비한다.
이러한 구성에 있어서, CIS 모드로부터 EVS 모드로 천이하는 때에는, 제어 트랜지스터(318)를 온 상태로 한 상태에서 스위칭 트랜지스터(317)가 온 상태로 된다. 이에 의해, 제어 트랜지스터(318) 및 스위칭 트랜지스터(317)를 통해서 센스 노드(SN)에 고정 전위(VX)가 인가되기 때문에, 센스 노드(SN)의 SN 전위가 고정 전위(VX)로 제어된다. 그 결과, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
1.12.7 제7 변형예
도 28은, 본 실시형태의 제7 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다. 도 28에 나타낸 바와 같이, 제7 변형예에 관한 응답 회로(301H)는, 도 23에 예시한 응답 회로(301C)와 마찬가지의 구성에 있어서, 전송 트랜지스터(372)와 스위칭 트랜지스터(317)가 직렬 접속되고, 센스 노드(SN)가 제어 트랜지스터(319) 및 스위칭 트랜지스터(317)를 통해서 광전 변환 소자(311)의 캐소드에 접속된 구성을 구비한다.
이러한 구성에 있어서, CIS 모드로부터 EVS 모드로 천이하는 때에는, 제어 트랜지스터(318 및 319)가 온 상태로 된다. 이에 의해, 제어 트랜지스터(318 및 319)를 통해서 센스 노드(SN)에 고정 전위(VX)가 인가되기 때문에, 센스 노드(SN)의 SN 전위가 고정 전위(VX)로 제어된다. 그 결과, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
1.12.8 제8 변형예
도 29은, 본 실시형태의 제8 변형예에 관한 응답 회로의 구성예를 나타내는 회로도이다. 도 29에 나타낸 바와 같이, 제8 변형예에 관한 응답 회로(301I)는, 도 26에 예시한 응답 회로(301F)와 마찬가지의 구성에 있어서, 제7 변형예와 마찬가지로, 전송 트랜지스터(372)과 스위칭 트랜지스터(317)가 직렬 접속되고, 센스 노드(SN)가 제어 트랜지스터(319) 및 스위칭 트랜지스터(317)를 통해서 광전 변환 소자(311)의 캐소드에 접속된 구성을 구비한다.
이러한 구성에 있어서, CIS 모드로부터 EVS 모드로 천이하는 때에는, 리셋 트랜지스터(373), 전송 트랜지스터(372) 및 제어 트랜지스터(319)가 온 상태로 된다. 이에 의해, 리셋 트랜지스터(373), 전송 트랜지스터(372) 및 제어 트랜지스터(319)를 통해서 센스 노드(SN)에 고정 전위(VX)가 인가되기 때문에, 센스 노드(SN)의 SN 전위가 고정 전위(VX)로 제어된다. 그 결과, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
1.13 CIS 모드로부터 EVS 모드로의 천이
다음으로, CIS 모드로부터 EVS 모드로 천이할 때의 동작에 대하여 설명한다. 한편, 본 설명에서는, 도 21에 예시한 응답 회로(301A)를 인용하여 설명하지만, 제어 트랜지스터(318)의 제어에 맞추어 제어 트랜지스터(319), 전송 트랜지스터(372), 리셋 트랜지스터(373) 등을 적절히 제어함으로써, 그 변형예에 관해서도 마찬가지로 동작시키는 것이 가능하다.
도 30은, 본 실시형태에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다. 도 30에 나타낸 바와 같이, CIS 모드로부터 EVS 모드로의 천이에서는, 먼저, CIS 모드의 종료 타이밍 t0에 맞추어, 화소 회로(370)를 구성하는 전송 트랜지스터(372), 선택 트랜지스터(376) 및 리셋 트랜지스터(373)로의 행 구동 회로(251)로부터의 제어 신호(TRG, SEL, RST)의 공급이 정지된다.
다음으로, CIS 모드로부터 EVS 모드로의 천이 기간(t0~t4)에서는, 행 구동 회로(251)는, 타이밍 t1에서, 제어 신호(MST)를 하이 레벨로 함으로써, 제어 트랜지스터(318)를 온 상태로 한다. 이에 의해, 센스 노드(SN)의 SN 전위가 고정 전위(VX)에 고정된다. 계속하여, 행 구동 회로(251)는, 타이밍 t2에서, 스위칭 신호(TGD)를 하이 레벨로 함으로써, 스위칭 트랜지스터(317)를 온 상태로 한다. 이 때, 센스 노드(SN)의 SN 전위가 고정 전위(VX)에 고정되어 있기 때문에, 전압 신호(VPR)의 전압 레벨이 접지 전위(GND)에 들러붙는 것을 회피할 수 있다.
그 후, 행 구동 회로(251)는, 타이밍 t3에서 제어 트랜지스터(318)를 오프 상태로 한다. 그리고, 행 구동 회로(251)는, 타이밍 t4 이후, EVS 모드를 실행한다.
1.14 동작 플로우
다음으로, 본 실시형태에 관한 촬상 장치(100)의 동작예를 설명한다. 도 31은, 본 실시형태에 관한 촬상 장치의 동작예를 나타내는 플로우차트이다. 한편, 이하의 설명에서는, 공유 블록(221X)에 응답 회로(301A)를 넣은 경우를 예시하지만, 이에 한정되지 않고, 그 변형예에 관한 응답 회로(301B~301I) 등으로 치환되어도 된다. 또한, 도 31에 나타내는 동작은, 예를 들면 셧다운 등의 인터럽트 동작 등에 의해 종료되어도 된다.
도 31에 나타낸 바와 같이, 본 동작에서는, 촬상 장치(100)가 기동되면, 예를 들면, 먼저, 고체 촬상 장치(200)에 있어서 EVS 모드가 실행된다. EVS 모드에서는, 상술한 바와 같이, 광전 변환 소자(311)로부터 흘러 나간 광전류의 변화량에 기초하여 온 이벤트나 오프 이벤트가 검출되고, 이에 의해, 촬상 장치(100)의 화각 내로 들어간 대상물의 움직임이 검출된다(스텝 S101). 한편, 이 움직임 검출은, 고체 촬상 장치(200) 내의 예를 들면 신호 처리 회로(240) 등에 의해 실행되어도 되고, 고체 촬상 장치(200)에 접속된 제어부(130)나, 촬상 장치(100)에 소정의 네트워크를 통해서 접속된 서버(클라우드 서버 등을 포함한다) 등에 의해 실행되어도 된다.
다음으로, 스텝 S101에서 대상물의 움직임이 검출되었는지 여부가 판정된다 (스텝 S102). 대상물의 움직임이 검출되지 않을 경우(스텝 S102의 NO), 촬상 장치(100)는, EVS 모드를 계속한다.
한편, 대상물의 움직임이 검출되었을 경우(스텝 S102의 YES), EVS 모드로부터 CIS 모드로의 천이가 실행된다. 이 천이 기간에서는, 먼저, 행 구동 회로(251)는, 응답 회로(301)에 있어서의 pMOS 트랜지스터(314)를 오프 상태로 함으로써, 대수 응답부(310A)의 nMOS 트랜지스터(313 및 316)에 흐르는 바이어스 전류(BIAS)를 오프한다(스텝 S103). 계속해서, 행 구동 회로(251)는, 스위칭 트랜지스터(TGD 게이트라고도 함)(317)을 오프한다(스텝 S104). 이에 의해, 대수 응답부(310A)로의 광전류의 공급이 정지되어, CIS 모드로 천이한다.
CIS 모드에서는, 행 구동 회로(251)는, 화소 회로(370)를 구동함으로써, 대상물을 촬영한 프레임 데이터를 생성한다(스텝 S105). 계속해서, 생성된 프레임 데이터에 대한 인식 처리를 실행함으로써, 촬영된 대상물을 식별한다(스텝 S106). 한편, 대상물의 인식 처리는, 1프레임에 대해서가 아니라, 복수 프레임에 대해서 실행되어도 된다. 또한, 대상물의 인식 처리는, 고체 촬상 장치(200) 내의 예를 들면 신호 처리 회로(240) 등에서 실행되어도 되고, 고체 촬상 장치(200)에 접속된 제어부(130)나, 촬상 장치(100)에 소정의 네트워크를 통해서 접속된 서버(클라우드 서버 등을 포함한다) 등에서 실행되어도 된다.
이와 같이 하여 대상물의 식별이 완료되면, 고체 촬상 장치(200)에서는, CIS 모드로부터 EVS 모드로의 천이가 실행된다. 이 천이 기간에서는, 먼저, 행 구동 회로(251)는, 제어 트랜지스터(MST 게이트라고도 함)(318)을 온 상태로 한다(스텝 S107). 이에 의해, 대수 응답부(310A)의 센스 노드(SN)의 SN 전위가 고정 전위(VX)로 제어된다. 계속해서, 행 구동 회로(251)는, 스위칭 트랜지스터(317)를 온 상태로 하고(스텝 S108), 제어 트랜지스터(318)를 오프 상태로 한(스텝 S109) 후, 응답 회로(301)에 있어서의 pMOS 트랜지스터(314)을 온 상태로 함으로써, 대수 응답부(310A)의 nMOS 트랜지스터(313 및 316)에 바이어스 전류(BIAS)를 흘린다(스텝 S110). 이에 의해, 대수 응답부(310A)로의 광전류의 공급이 개시되고, EVS 모드로 천이한다.
1.15 회로 공유
이상에서는, 하나의 공유 블록(221)에 속하는 복수의 응답 회로(301X)(응답 회로(301X)는, 상술한 응답 회로(301A~301I) 및 후술하는 응답 회로(301J~301N) 중의 어느 것이어도 됨) 각각이 대수 응답부(310/310A)와 화소 회로(370)를 1개씩을 구비하고 있는 구성이 예시되었다. 단, 응답 회로(301X)를 구성하는 회로 중의 일부는, 다른 응답 회로(301X)와 공유되어도 된다. 이하에, 복수의 응답 회로(301X) 사이에서 회로 구성의 일부가 공유된 공유 블록의 회로 구성예에 대하여, 몇 가지 예를 들어 설명한다.
1.15.1 제1 공유예
도 32은, 제1 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다. 한편, 제1 공유예에서는, 도 21에 예시한 응답 회로(301A)를 4개 구비하는 공유 블록(221)에 있어서, 화소 회로(370)의 일부(구체적으로는, 광전 변환 소자(311) 및 전송 트랜지스터(372)를 제외한 회로 구성)이 공유된 경우가 나타나 있다. 이하의 설명에서는, 화소 회로(370)에 있어서의 광전 변환 소자(311) 및 전송 트랜지스터(372)를 제외한 회로 구성, 즉, 리셋 트랜지스터(373), 부유 확산 영역(374), 증폭 트랜지스터(375) 및 선택 트랜지스터(376)로 이루어지는 회로 구성을, 판독 회로(370a)라 칭한다.
도 32에 나타낸 바와 같이, 제1 공유예에 관한 공유 블록(221A)에서는, 각 응답 회로(301A1~301A4)에 있어서의 전송 트랜지스터(372)의 드레인이 공통선(3101)에 접속된다. 공통선(3101)에는, 판독 회로(370a)가 접속되어 있다. 이 판독 회로(370a)는, 공통선(3101)을 통함으로써, 복수의 응답 회로(301A1~301A4)에서 공유된다. 즉, 각 공유 블록(221A)에 있어서의 4개의 화소 회로(370) 각각은, 각 응답 회로(301A1~301A4)의 광전 변환 소자(311) 및 전송 트랜지스터(372)와, 공유의 판독 회로(370a)로 구성된다.
1.15.2 제2 공유예
도 33은, 제2 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다. 한편, 제2 공유예에서는, 도 23에 예시한 응답 회로(301C)를 4개 구비하는 공유 블록(221)에 있어서, 화소 회로(370)의 판독 회로(370a)가 공유된 경우가 나타나 있다.
도 33에 나타낸 바와 같이, 제2 공유예에 관한 공유 블록(221C)에서는, 제1 공유예에 관한 공유 블록(221A)과 마찬가지로, 각 응답 회로(301C1~301C4)에 있어서의 전송 트랜지스터(372)의 드레인이 공통선(3101)에 접속되고, 이 공통선(3101)에 판독 회로(370a)가 접속되고 있다. 이에 의해, 각 공유 블록(221C)에 있어서의 4개의 화소 회로(370) 각각이, 각 응답 회로(301C1~301C4)의 광전 변환 소자(311) 및 전송 트랜지스터(372)와, 공유의 판독 회로(370a)로 구성된다.
1.15.3 제3 공유예
도 34은, 제3 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다. 한편, 제3 공유예에서는, 도 24에 예시한 응답 회로(301D)를 4개 구비하는 공유 블록(221)에 있어서, 화소 회로(370)의 판독 회로(370a)가 공유된 경우가 나타나있다.
도 34에 나타낸 바와 같이, 제3 공유예에 관한 공유 블록(221D)에서는, 제1 공유예에 관한 공유 블록(221A)과 마찬가지로, 각 응답 회로(301D1~301D4)에 있어서의 전송 트랜지스터(372)의 드레인이 공통선(3101)에 접속되고, 이 공통선(3101)에 판독 회로(370a)가 접속되고 있다. 이에 의해, 각 공유 블록(221D)에 있어서의 4개의 화소 회로(370) 각각이, 각 응답 회로(301D1~301D4)의 광전 변환 소자(311) 및 전송 트랜지스터(372)와, 공유의 판독 회로(370a)로 구성된다.
1.15.4 제4 공유예
도 35은, 제4 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다. 한편, 제4 공유예에서는, 도 33에 예시한 제2 공유예에 있어서, 제어 트랜지스터(318)가 더 공유된 경우가 나타나 있다.
도 35에 나타낸 바와 같이, 제4 공유예에 관한 공유 블록(221CC)에서는, 제2 공유예에 관한 공유 블록(221C)과 마찬가지의 구성에 있어서, 각 응답 회로(301C1~301C4)에 있어서의 제어 트랜지스터(318)가 생략되고, 대신, 공통선(3101)에, 하나의 제어 트랜지스터(318)의 소스가 접속된다. 이에 의해, 각 응답 회로(301B1~301B4)의 대수 응답부(310A)에서 제어 트랜지스터(318)가 공유된다.
이상과 같이, 복수의 응답 회로(301X)에서 일부의 회로를 공유함으로써, 수광칩(201) 및/또는 검출칩(202)에 있어서의 점유 면적을 삭감하는 것이 가능해지기 때문에, 고체 촬상 장치(200)의 소형화나 광전 변환 소자(311)의 면적 확대에 의한 감도 향상 등의 효과를 얻는 것이 가능하게 된다.
1.16 회로 공유를 이용한 비닝 모드(binning mode)와 전화소 모드(all-pixel mode)
한편, 공유되는 판독 회로(370a) 및/또는 제어 트랜지스터(318)는, 각 응답 회로(301X)에서 다른 기간에 이용되어도 되고, 같은 기간에 이용되어도 된다.
예를 들면, CIS 모드 시에, 판독 회로(370a)를 각 응답 회로(301X)에서 다른 기간에 이용할 경우에는, 각 공유 블록(221X)(공유 블록(221X)는, 상술한 공유 블록(221A~221D) 및 공유 블록(221A~221D)에 다른 응답 회로(301X)를 적용함으로써 얻어지는 공유 블록 중의 어느 것이어도 됨)이 각각 4개의 화소 회로(370)를 구비하는 동작 모드(이하, 전화소 모드라고 한다)에서 구동된다.
한편, CIS 모드 시에, 판독 회로(370a)를 각 응답 회로(301X)에서 동 기간에 이용할 경우에는, 각 공유 블록(221X)이 각각 하나의 화소 회로(370)를 구비하는 동작 모드(이하, 비닝 모드라고 한다)에서 구동된다. 비닝 모드에서는, 복수의 광전 변환 소자(311)에서 발생한 전하를 하나의 부유 확산 영역(374)에 모으는 것이 가능하게 되기 때문에, 계조 데이터(화소 신호)를 판독할 때의 다이나믹 레인지를 확대하는 것이 가능해지고, 이에 의해, 예를 들면, 저조도 때의 화질을 향상하는 것이 가능하게 된다.
또한, 전화소 모드와 비닝 모드는, CIS 모드 시 이외에도, EVS 모드 시에도 적용하는 것이 가능하다.
예를 들면, 상술한 공유예에 있어서의 제1 공유예 및 제4 공유예에서는, EVS 모드 시에, 응답 회로(301A1/301B1)에 있어서의 전송 트랜지스터(372) 및 스위칭 트랜지스터(317)를 온 상태로 하고, 다른 응답 회로(301A2/301B1~301A4/301B4)에 있어서의 전송 트랜지스터(372)를 온 상태로 하고, 스위칭 트랜지스터(317)를 오프 상태로 함으로써, 각 응답 회로(301A1/301B1~301A4/301B4)의 광전 변환 소자(311)로부터 흘러 나간 광전류를 응답 회로(301A1/301B1)의 대수 응답부(310A)에 집약하는 것이 가능하게 된다(비닝 모드).
또한, 상술한 공유예에 있어서의 제2 공유예 및 제3 공유예에서는, EVS 모드 시에, 응답 회로(301C1/301D1)에 있어서의 제어 트랜지스터(319) 및 스위칭 트랜지스터(317)를 온 상태로 하고, 다른 응답 회로(301C2/301D2~301C4/301D4)에 있어서의 전송 트랜지스터(372)를 온 상태로 하고, 제어 트랜지스터(319) 및 스위칭 트랜지스터(317)를 오프 상태로 함으로써, 각 응답 회로(301C1/301D1~301C4/301D4)의 광전 변환 소자(311)로부터 흘러 나간 광전류를 응답 회로(301C1/301D1)의 대수 응답부(310A)에 집약하는 것이 가능하게 된다.
이와 같이, 각 광전 변환 소자(311)로부터 흘러 나간 광전류를 하나의 대수 응답부(310/310A)에 집약시킴으로써, 한번에 흐르는 광전류의 양을 증가시키는 것이 가능해지기 때문에, 어드레스 이벤트를 검출할 때의 다이나믹 레인지를 확대하는 것이 가능하게 된다. 이에 의해, 예를 들면, 저조도 때에 있어서의 어드레스 이벤트에 대한 감도를 향상하는 것이 가능하게 된다.
한편, CIS 모드 및 EVS 모드 각각에 있어서의 전화소 모드와 비닝 모드는, 적절히 스위칭하여 실행되어도 된다. 이 경우에도, 전화소 모드로부터 비닝 모드로, 또는, 비닝 모드로부터 전화소 모드로 천이할 때에, 센스 노드(SN)의 SN 전위가 스윙할 가능성이 있기 때문에, 상술한 CIS 모드로부터 EVS 모드로 천이할 때와 마찬가지로, SN 전위를 고정 전위(VX)로 고정하여 모드 천이 시의 세틀링(settling) 시간을 단축하는 것이 유효하다고 생각된다.
1.17 공유 블록의 레이아웃
또한, 본 실시형태에 관한 공유 블록(221X)의 수광부(220)에 있어서의 레이아웃에 대하여, 이하에서 예를 들어 설명한다. 한편, 이하에서는, 설명의 편의상, 광전 변환 소자(311)가 형성되는 반도체 기판의 소자 형성면측의 개략 레이아웃예가 나타내어진다. 또한, 명확화를 위해, 게이트 전극의 위치로 각 트랜지스터의 배치를 나타낸다.
1.17.1 제1 레이아웃예
제1 레이아웃예에서는, 제1 공유예에 관한 공유 블록(221A)의 레이아웃예를 설명한다. 도 36은, 제1 레이아웃예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다. 도 36에 나타낸 바와 같이, 수광칩(201)에 있어서 하나의 응답 회로(301A)가 각각 배치되는 화소 에리어(10)는, 행방향 및 열방향으로 연장되는 화소 분리부(12)로 구획되고 있다. 각 응답 회로(301A1~301A4)는, 광전 변환 소자(311)와, 화소 에리어의 외주부를 따라 배치된, 바꿔 말하면, 광전 변환 소자(311)를 적어도 2방향(도 36에서는 3방향)에서부터 둘러싸도록 배치된 복수의 nMOS 트랜지스터(312, 313, 315 및 316), 스위칭 트랜지스터(317), 및 제어 트랜지스터(318)를 포함한다. 또한, 4개의 화소 에리어(10) 각각에는, 판독 회로(370a)를 구성하는 3개의 트랜지스터(373, 375, 376) 중 어느 하나, 또는, 더미 트랜지스터(972)도 배치된다. 한편, 더미 트랜지스터(972)는, 응답 회로(301A)에 포함되지 않는 트랜지스터로서, 예를 들면, 전기적으로 플로팅된 트랜지스터일 수 있다.
도 36에 나타내는 레이아웃예에 있어서, 각 대수 응답부(310A)에 있어서의 4개의 nMOS 트랜지스터(312, 313, 315 및 316)는, 광전 변환 소자(311)의 일방 측에 배열된다. 이와 같이, 대수 응답부(310A)를 구성하는 nMOS 트랜지스터(312, 313, 315 및 316)를 광전 변환 소자(311)의 일방 측에 모음으로써, 대수 변환 회로를 구성하는 배선이 형성하는 시정수를 저감시키는 것이 가능해지기 때문에, 대수 변환 회로의 응답 속도를 향상시키는 것이 가능하게 된다.
1.17.2 제2 레이아웃예
제2 레이아웃예에서는, 제4 공유예에 관한 공유 블록(221CC)의 레이아웃예를 설명한다. 도 37은, 제2 레이아웃예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다. 도 37에 나타낸 바와 같이, 제2 레이아웃예는, 제1 레이아웃예와 마찬가지의 구성에 있어서, 제1 레이아웃예에서 제어 트랜지스터(318)가 배치되고 있던 영역에 제어 트랜지스터(319)가 배치되고, 더미 트랜지스터(972)이 배치되고 있던 영역에 공통의 제어 트랜지스터(318)가 배치된 구성을 가진다.
1.18 작용·효과
이상과 같이, 본 실시형태에 의하면, CIS 모드로부터 EVS 모드로의 모드 천이 시에, SN 전위를 정상 동작시의 SN 전위보다 낮은 전압(VX)에 고정한다. 이에 의해, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능해지기 때문에, nMOS 트랜지스터(312 및 315)가 오프 상태가 되는 것을 회피하는 것이 가능하게 된다. 그 결과, 전압 신호(VPR)의 전압 레벨이 접지 전위(GND)에 들러붙는 것에 의한 불감 기간을 억제하는 것이 가능하게 된다.
2. 제2 실시 형태
상술한 제1 실시 형태에서는, CIS 모드로부터 EVS 모드로의 모드 천이 시에, SN 전위를 정상 동작시의 SN 전위보다 낮은 전압(VX)에 고정함으로써, SN 전위의 의도하지 않는 상승을 억제하여 불감 기간을 억제하는 것을 가능하게 하였다. 이에 대하여, 제2 실시 형태에서는, 광전 변환 소자(311)의 캐소드 전위를 일단, 정상 동작시의 SN 전위보다 낮은 전위까지 낮추고, 그 후, 광전 변환 소자(311)를 전기적으로 플로팅시킨 후, 스위칭 트랜지스터(317)를 온 상태로 한다. 이와 같이, 광전 변환 소자(311)의 캐소드 전위를 정상 동작시의 SN 전위보다 낮은 전위까지 낮추고 나서 광전 변환 소자(311)의 캐소드와 센스 노드(SN)를 접속함으로써, 제1 실시 형태와 마찬가지로, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능해지기 때문에, 전압 신호(VPR)의 전압 레벨이 접지 전위(GND)에 들러붙는 것에 의한 불감 기간을 억제하는 것이 가능하게 된다. 이하에, CIS 모드로부터 EVS 모드로 천이할 때의 응답 회로(301X)의 제어에 대하여, 몇 가지 예를 들어 설명한다.
한편, 본 실시형태에 관한 촬상 장치, 고체 촬상 장치, 및 고체 촬상 장치를 구성하는 각 부의 구성은, 제1 실시 형태에 관한 그것들과 마찬가지일 수 있기 때문에, 본 실시형태에서는 이들을 인용하여 설명한다.
2.1 제1 제어예
제1 제어예에서는, 제1 실시 형태에서 도 22을 사용하여 설명한 제1 변형예에 관한 응답 회로(301B)에 대해 본 실시형태를 적용한 경우를 설명한다. 도 38은, 제1 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다. 도 38에 나타낸 바와 같이, 도 22에 나타내는 구성에 있어서, CIS 모드로부터 EVS 모드로 천이할 때의 천이 기간(t10~t14)에서는, 행 구동 회로(251)는, 타이밍 t11에 있어서, 제어 트랜지스터(318) 및 전송 트랜지스터(372)를 온 상태로 한다. 이에 의해, 제어 트랜지스터(318) 및 전송 트랜지스터(372)를 통해서 광전 변환 소자(311)의 캐소드에 고정 전위(VX)가 인가되기 때문에, 광전 변환 소자(311)의 캐소드 전위가 고정 전위(VX)로 제어된다.
그 후, 행 구동 회로(251)는, 타이밍 t12에 있어서, 제어 트랜지스터(318) 및 전송 트랜지스터(372)를 오프 상태로 함으로써 광전 변환 소자(311)를 전기적으로 플로팅시킨 후, 타이밍 t13에 있어서, 스위칭 트랜지스터(317)를 온 상태로 한다. 그 경우, 광전 변환 소자(311)의 캐소드 전위가 정상 동작시의 SN 전위보다 낮은 고정 전위(VX)에 억제되어 있기 때문에, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
2.2 제2 제어예
제2 제어예에서는, 제1 실시 형태에 있어서 도 23을 사용하여 설명한 제2 변형예에 관한 응답 회로(301C)에 대하여 본 실시형태를 적용한 경우를 설명한다. 도 39은, 제2 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다. 도 39에 나타낸 바와 같이, 도 23에 나타내는 구성에 있어서, CIS 모드로부터 EVS 모드로 천이할 때의 천이 기간(t20~t25)에서는, 행 구동 회로(251)는, 제1 제어예와 마찬가지로, 타이밍 t21에 있어서, 제어 트랜지스터(318) 및 전송 트랜지스터(372)를 온 상태로 한다. 이에 의해, 제어 트랜지스터(318) 및 전송 트랜지스터(372)를 통해서 광전 변환 소자(311)의 캐소드에 고정 전위(VX)가 인가되기 때문에, 광전 변환 소자(311)의 캐소드 전위가 고정 전위(VX)로 제어된다.
그 후, 행 구동 회로(251)는, 제1 제어예와 마찬가지로, 타이밍 t22에 있어서, 제어 트랜지스터(318) 및 전송 트랜지스터(372)를 오프 상태로 함으로써 광전 변환 소자(311)를 전기적으로 플로팅시킨 후, 타이밍 t23에 있어서, 스위칭 트랜지스터(317)를 온 상태로 한다. 그 경우, 광전 변환 소자(311)의 캐소드 전위가 정상 동작시의 SN 전위보다 낮은 고정 전위(VX)에 억제되어 있기 때문에, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
한편, 도 39에 나타낸 바와 같이, 행 구동 회로(251)는, 타이밍 t21에서 제어 트랜지스터(318) 및 전송 트랜지스터(372)를 온 상태로 함과 동시에, 타이밍 t21~t24의 기간, 제어 트랜지스터(319)도 온 상태로 하여도 된다. 이에 의해, 센스 노드(SN)의 SN 전위도 고정 전위(VX)로 제어되기 때문에, SN 전위의 의도하지 않는 상승을 보다 억제하는 것이 가능하게 된다.
2.3 제3 제어예
제3 제어예에서는, 제1 실시 형태에 있어서 도 25을 사용하여 설명한 제4 변형예에 관한 응답 회로(301E)에 대하여 본 실시형태를 적용한 경우를 설명한다. 도 40은, 제3 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다. 도 40에 나타낸 바와 같이, 도 25에 나타내는 구성에 있어서, CIS 모드로부터 EVS 모드로 천이할 때의 천이 기간(t30~t34)에서는, 행 구동 회로(251)는, 타이밍 t31에 있어서, 리셋 트랜지스터(373) 및 전송 트랜지스터(372)를 온 상태로 한다. 이에 의해, 리셋 트랜지스터(373) 및 전송 트랜지스터(372)를 통해서 광전 변환 소자(311)의 캐소드에 고정 전위(VX)가 인가되기 때문에, 광전 변환 소자(311)의 캐소드 전위가 고정 전위(VX)로 제어된다.
그 후, 행 구동 회로(251)는, 타이밍 t32에 있어서, 리셋 트랜지스터(373) 및 전송 트랜지스터(372)를 오프 상태로 함으로써 광전 변환 소자(311)를 전기적으로 플로팅시킨 후, 타이밍 t33에 있어서, 스위칭 트랜지스터(317)를 온 상태로 한다. 그 경우, 광전 변환 소자(311)의 캐소드 전위가 정상 동작시의 SN 전위보다 낮은 고정 전위(VX)에 억제되어 있기 때문에, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
2.4 제4 제어예
제4 제어예에서는, 제1 실시 형태에 있어서 도 26을 사용하여 설명한 제5 변형예에 관한 응답 회로(301F)에 대하여 본 실시형태를 적용한 경우를 설명한다. 도 41은, 제4 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다. 도 41에 나타낸 바와 같이, 도 26에 나타내는 구성에 있어서, CIS 모드로부터 EVS 모드로 천이할 때의 천이 기간(t40~t45)에서는, 행 구동 회로(251)는, 제3 제어예와 마찬가지로, 타이밍 t41에 있어서, 리셋 트랜지스터(373) 및 전송 트랜지스터(372)를 온 상태로 한다. 이에 의해, 리셋 트랜지스터(373) 및 전송 트랜지스터(372)를 통해서 광전 변환 소자(311)의 캐소드에 고정 전위(VX)가 인가되기 때문에, 광전 변환 소자(311)의 캐소드 전위가 고정 전위(VX)로 제어된다.
그 후, 행 구동 회로(251)는, 제4 제어예와 마찬가지로, 타이밍 t42에 있어서, 리셋 트랜지스터(373) 및 전송 트랜지스터(372)를 오프 상태로 함으로써 광전 변환 소자(311)를 전기적으로 플로팅시킨 후, 타이밍 t23에 있어서, 스위칭 트랜지스터(317)를 온 상태로 한다. 그 경우, 광전 변환 소자(311)의 캐소드 전위가 정상 동작시의 SN 전위보다 낮은 고정 전위(VX)에 억제되어 있기 때문에, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
한편, 도 41에 나타낸 바와 같이, 행 구동 회로(251)는, 타이밍 t41에서 리셋 트랜지스터(373) 및 전송 트랜지스터(372)를 온 상태로 함과 동시에, 타이밍 t41~t44의 기간, 제어 트랜지스터(319)도 온 상태로 하여도 된다. 이에 의해, 센스 노드(SN)의 SN 전위도 고정 전위(VX)로 제어되기 때문에, SN 전위의 의도하지 않는 상승을 보다 억제하는 것이 가능하게 된다.
2.5 제5 제어예
제5 제어예에서는, 제1 실시 형태에 있어서 도 27을 사용하여 설명한 제6 변형예에 관한 응답 회로(301G)에 대하여 본 실시형태를 적용한 경우를 설명한다. 도 42은, 제5 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다. 도 42에 나타낸 바와 같이, 도 27에 나타내는 구성에 있어서, CIS 모드로부터 EVS 모드로 천이할 때의 천이 기간(t50~t54)에서는, 행 구동 회로(251)는, 타이밍 t51에 있어서, 제어 트랜지스터(318)를 온 상태로 한다. 이에 의해, 제어 트랜지스터(318)를 통해서 광전 변환 소자(311)의 캐소드에 고정 전위(VX)가 인가되기 때문에, 광전 변환 소자(311)의 캐소드 전위가 고정 전위(VX)로 제어된다.
그 후, 행 구동 회로(251)는, 타이밍 t52에 있어서, 제어 트랜지스터(318)를 오프 상태로 함으로써 광전 변환 소자(311)를 전기적으로 플로팅시킨 후, 타이밍 t53에 있어서, 스위칭 트랜지스터(317)를 온 상태로 한다. 그 경우, 광전 변환 소자(311)의 캐소드 전위가 정상 동작시의 SN 전위보다 낮은 고정 전위(VX)에 억제되어 있기 때문에, 스위칭 트랜지스터(317)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
2.6 제6 제어예
제6 제어예에서는, 제1 실시 형태에 있어서 도 28을 사용하여 설명한 제7 변형예에 관한 응답 회로(301H)에 대하여 본 실시형태를 적용한 경우를 설명한다. 도 43은, 제6 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다. 도 43에 나타낸 바와 같이, 도 28에 나타내는 구성에 있어서, CIS 모드로부터 EVS 모드로 천이할 때의 천이 기간(t60~t64)에서는, 행 구동 회로(251)는, 타이밍 t61에 있어서, 제어 트랜지스터(318) 및 스위칭 트랜지스터(317)를 온 상태로 한다. 이에 의해, 제어 트랜지스터(318) 및 스위칭 트랜지스터(317)를 통해서 광전 변환 소자(311)의 캐소드에 고정 전위(VX)가 인가되기 때문에, 광전 변환 소자(311)의 캐소드 전위가 고정 전위(VX)로 제어된다.
그 후, 행 구동 회로(251)는, 타이밍 t62에 있어서, 제어 트랜지스터(318)를 오프 상태로 함으로써 광전 변환 소자(311) 및 스위칭 트랜지스터(317)를 전기적으로 플로팅시킨 후, 타이밍 t63에 있어서, 제어 트랜지스터(319)를 온 상태로 한다. 그 경우, 광전 변환 소자(311)의 캐소드 전위가 정상 동작시의 SN 전위보다 낮은 고정 전위(VX)에 억제되어 있기 때문에, 제어 트랜지스터(319)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
한편, 행 구동 회로(251)는, 타이밍 t61에서 제어 트랜지스터(318) 및 스위칭 트랜지스터(317)를 온 상태로 함과 동시에, 제어 트랜지스터(319)도 온 상태로 하여도 된다. 이에 의해, 센스 노드(SN)의 SN 전위도 고정 전위(VX)로 제어되기 때문에, SN 전위의 의도하지 않는 상승을 보다 억제하는 것이 가능하게 된다.
2.7 제7 제어예
제7 제어예에서는, 제1 실시 형태에 있어서 도 29을 사용하여 설명한 제8 변형예에 관한 응답 회로(301I)에 대하여 본 실시형태를 적용한 경우를 설명한다. 도 44은, 제7 제어예에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다. 도 44에 나타낸 바와 같이, 도 29에 나타내는 구성에 있어서, CIS 모드로부터 EVS 모드로 천이할 때의 천이 기간(t70~t74)에서는, 행 구동 회로(251)는, 타이밍 t71에 있어서, 리셋 트랜지스터(373), 전송 트랜지스터(372) 및 스위칭 트랜지스터(317)를 온 상태로 한다. 이에 의해, 리셋 트랜지스터(373), 전송 트랜지스터(372) 및 스위칭 트랜지스터(317)를 통해서 광전 변환 소자(311)의 캐소드에 고정 전위(VX)가 인가되기 때문에, 광전 변환 소자(311)의 캐소드 전위가 고정 전위(VX)로 제어된다.
그 후, 행 구동 회로(251)는, 타이밍 t72에 있어서, 리셋 트랜지스터(373) 및 전송 트랜지스터(372)를 오프 상태로 함으로써 광전 변환 소자(311) 및 스위칭 트랜지스터(317)를 전기적으로 플로팅시킨 후, 타이밍 t73에 있어서, 제어 트랜지스터(319)를 온 상태로 한다. 그 경우, 광전 변환 소자(311)의 캐소드 전위가 정상 동작시의 SN 전위보다 낮은 고정 전위(VX)에 억제되어 있기 때문에, 제어 트랜지스터(319)를 온 상태로 천이시켰다 하더라도, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다.
한편, 행 구동 회로(251)는, 타이밍 t71에서 리셋 트랜지스터(373), 전송 트랜지스터(372) 및 스위칭 트랜지스터(317)를 온 상태로 함과 동시에, 제어 트랜지스터(319)도 온 상태로 하여도 된다. 이에 의해, 센스 노드(SN)의 SN 전위도 고정 전위(VX)로 제어되기 때문에, SN 전위의 의도하지 않는 상승을 보다 억제하는 것이 가능하게 된다.
2.8 작용·효과
이상에서 설명한 바와 같이, 본 실시형태에 의하면, 광전 변환 소자(311)의 캐소드 전위가 일단, 정상 동작시의 SN 전위보다 낮은 전위까지 낮추어지고, 광전 변환 소자(311)가 전기적으로 플로팅된 후, 스위칭 트랜지스터(317)가 온 상태로 된다. 이에 의해, 제1 실시 형태와 마찬가지로, SN 전위의 의도하지 않는 상승을 억제하는 것이 가능해지기 때문에, 전압 신호(VPR)의 전압 레벨이 접지 전위(GND)에 들러붙는 것에 의한 불감 기간을 억제하는 것이 가능하게 된다.
그 밖의 구성, 동작 및 효과는, 상술한 실시 형태와 마찬가지일 수 있기 때문에, 여기서는 상세한 설명은 생략한다. 또한, 본 실시형태에 관한 구성은, 상술한 실시 형태 및/또는 후술하는 실시 형태와 적절히 조합되어도 된다.
3. 제3 실시 형태
제3 실시 형태에서는, 대수 응답부(310/310A)의 대수 변환 회로에 있어서의 nMOS 트랜지스터(313)/nMOS 트랜지스터(313 및 316)를 흐르는 바이어스 전류(BIAS)를 제어함으로써, SN 전위의 의도하지 않는 상승을 억제하고, 전압 신호(VPR)의 전압 레벨이 접지 전위(GND)에 들러붙는 것에 의한 불감 기간을 억제할 경우에 대하여, 예를 들어 설명한다.
한편, 본 실시형태에 관한 촬상 장치, 고체 촬상 장치, 및 고체 촬상 장치를 구성하는 각 부의 구성은, 제1 실시 형태에 관한 그것들과 마찬가지일 수 있기 때문에, 본 실시형태에서는 이들을 인용하여 설명한다. 단, 본 실시형태에서는, 공유 블록(221X)을 구성하는 응답 회로(301X)가, 후술하는 응답 회로로 치환된다. 또한, 이하의 설명에서는, 제1 실시 형태에 있어서 도 7을 사용하여 설명한 대수 응답부(310A)를 사용하여 응답 회로를 구성한 경우에 대하여 예시하지만, 이것에 한정되지 않고, 도 6을 사용하여 설명한 대수 응답부(310) 등, 다른 대수 응답부를 사용하는 것도 가능하다.
3.1 응답 회로의 구성예
도 45는, 본 실시형태에 관한 응답 회로의 구성예를 나타내는 회로도이다. 도 45에 나타낸 바와 같이, 본 실시형태에 관한 응답 회로(301J)는, 예를 들면, 제1 실시 형태에 있어서 도 9를 사용하여 설명한 응답 회로(301)와 마찬가지의 구성에 있어서, 대수 응답부(310A)에서의 정전류회로(부하 MOS 트랜지스터 또는 부하 저항라고도 말함)로서의 pMOS 트랜지스터(314)가, 바이어스 회로(314A)로 치환된 구성을 구비한다.
바이어스 회로(314A)는, 커런트 미러 회로를 구성하는 2개의 pMOS 트랜지스터(314a 및 314b)와, 행 구동 회로(251)로부터 입력된 제어 신호(CTL)에 따라 이 커런트 미러 회로를 흐르는 바이어스 전류(BIAS)를 제어하기 위한 전압을 생성하는 DAC(Digital to Analog Converter)(314c)를 구비한다.
DAC(314c)는, 행 구동 회로(251)로부터 입력된 디지털의 제어 신호(CTL)를 아날로그의 전압으로 변환하고, 이를 pMOS 트랜지스터(314b)의 소스에 인가함으로써, 타방의 pMOS 트랜지스터(314a)의 소스에 접속된 대수 변환 회로의 nMOS 트랜지스터(313 및 316)에 흐르는 바이어스 전류(BIAS)를 제어한다.
구체적으로는, DAC(314c)는, 예를 들면, 행 구동 회로(251)로부터 ‘1’의 제어 신호(CTL)가 입력되면, 커런트 미러 회로에 참조 전류를 공급한다. 이에 의해, 대수 변환 회로의 nMOS 트랜지스터(313 및 316)에, 참조 전류에 따른 바이어스 전류(BIAS)가 흐른다.
한편, DAC(314c)는, 행 구동 회로(251)로부터‘0’의 제어 신호(CTL)가 입력되면, 커런트 미러 회로에의 참조 전류의 공급을 차단한다. 이에 의해, 대수 변환 회로의 nMOS 트랜지스터(313 및 316)에 흐르는 바이어스 전류(BIAS)가 차단된다.
한편, 바이어스 회로(314A)는, 예를 들면, 검출칩(202) 측에 배치되어도 된다. 또한, DAC(314c)는, R-2R 래더를 사용하는 바이너리 방식이나, nMOS 트랜지스터를 사용하는 커런트 미러(이하, nMOS 커런트 미러라고도 말함) 등을 사용하여 구성되어도 된다. 한편, nMOS 커런트 미러를 사용하여 구성하는 경우에는, 밴드갭 레퍼런스 회로에 의해 참조 전류를 생성하는 것이 가능하게 된다.
3.1.1 응답 회로의 변형예
도 46은, 본 실시형태에 관한 응답 회로의 변형예를 나타내는 회로도이다. 도 46에 나타낸 바와 같이, 변형예에 관한 응답 회로(301K)는, 예를 들면, 상술한 도 45을 사용하여 설명한 응답 회로(301J)와 마찬가지의 구성에 있어서, 바이어스 회로(314A)가 바이어스 회로(314B)로 치환되어 있다.
바이어스 회로(314B)는, 바이어스 회로(314A)와 마찬가지의 구성에 있어서, DAC(314c)가 정전류원(314e)으로 치환됨과 함께 커런트 미러 회로를 구성하는 pMOS 트랜지스터(314a)의 소스에 바이어스 제어 트랜지스터(314d)가 추가된 구성을 구비한다.
이러한 구성에 있어서, 대수 변환 회로에 바이어스 전류를 공급하는 경우, 행 구동 회로(251)는, 예를 들면, 바이어스 제어 트랜지스터(314d)의 게이트에 하이 레벨의 제어 신호(CTL)를 인가한다. 이에 의해, 커런트 미러 회로로부터 대수 변환 회로까지의 전류 경로가 형성되기 때문에, 정전류원(314e)을 흐르는 전류를 참조 전류로 한 바이어스 전류(BIAS)가 대수 변환 회로에 공급된다. 한편, 대수 변환 회로에 바이어스 전류를 공급하지 않는 경우, 행 구동 회로(251)는, 예를 들면, 바이어스 제어 트랜지스터(314d)의 게이트에 로우 레벨의 제어 신호(CTL)를 인가한다. 이에 의해, 커런트 미러 회로로부터 대수 변환 회로까지의 전류 경로가 차단되기 때문에, 대수 변환 회로로의 바이어스 전류(BIAS)의 공급이 차단된다.
한편, 바이어스 제어 트랜지스터(314d)는, 수광칩(201)에 배치되어도 되고, 검출칩(202)에 배치되어도 된다. 그 밖의 구성은, 상술한 응답 회로(301J)와 마찬가지일 수 있다.
이상과 같은 구성에 있어서, CIS 모드로부터 EVS 모드로 천이하는 때에는, DAC(314c) 또는 바이어스 제어 트랜지스터(314d)에 주는 제어 신호(CTL)를 사용하여 대수 변환 회로의 nMOS 트랜지스터(313 및 316)에 흐르는 바이어스 전류(BIAS)가 차단된다. 이에 의해, 상술한 실시 형태와 마찬가지로, 스위칭 트랜지스터(317)를 온 상태로 천이시켰을 때의 SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다. 그 결과, nMOS 트랜지스터(312 및 315)가 오프 상태가 되는 것을 회피하는 것이 가능해지기 때문에, 전압 신호(VPR)의 전압 레벨이 접지 전위(GND)에 들러붙는 것에 의한 불감 기간을 억제하는 것이 가능하게 된다.
또한, 본 실시형태와 같이, 대수 변환 회로에 있어서의 바이어스 전류(BIAS)의 흐름을 제어하는 구성으로 한 경우, 응답 회로(301J)에 대해 요구되는 회로 설계상의 제한을 완화하는 것도 가능하게 된다. 이에 의해, 더 높은 설계 자유도로 응답 회로(301J), 나아가 고체 촬상 장치(200)를 설계하는 것이 가능하게 된다.
3.2 CIS 모드로부터 EVS 모드로의 천이
다음으로, CIS 모드로부터 EVS 모드로 천이할 때의 동작에 대하여 설명한다. 한편, 본 설명에서는, 도 45에 예시한 응답 회로(301J)를 인용해서 설명하지만, 도 46에 예시한 응답 회로(301K)에 대하여도 마찬가지로 적용하는 것이 가능하다.
도 47은, 본 실시형태에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다. 도 47에 나타낸 바와 같이, CIS 모드로부터 EVS 모드로의 천이에서는, 먼저, CIS 모드의 종료 타이밍 t80에 맞추어, 화소 회로(370)를 구성하는 전송 트랜지스터(372), 선택 트랜지스터(376) 및 리셋 트랜지스터(373)로의 행 구동 회로(251)로부터의 제어 신호(TRG, SEL, RST)의 공급이 정지된다.
다음으로, CIS 모드로부터 EVS 모드로의 천이 기간(t80~t82)에서는, 행 구동 회로(251)는, 타이밍 t81에서 스위칭 트랜지스터(317)를 온 상태로 한다. 한편, 천이 기간(t80~t82) 중, 제어 신호(CTL)는‘0’이기 때문에, 대수 변환 회로에 흐르는 바이어스 전류(BIAS)는 차단(로우 레벨)되고 있다.
그 후, 행 구동 회로(251)는, 타이밍 t82에서 제어 신호(CTL)을‘1’로 한다. 이에 의해, 바이어스 회로(314A/314B)를 통해서 대수 변환 회로에 바이어스 전류(BIAS)가 공급(하이 레벨)된다. 그리고, 행 구동 회로(251)는, 타이밍 t82이후, EVS 모드를 실행한다.
3.3 동작 플로우
다음으로, 본 실시형태에 관한 촬상 장치(100)의 동작예를 설명한다. 도 48은, 본 실시형태에 관한 촬상 장치의 동작예를 나타내는 플로우차트이다. 한편, 이하의 설명에서는, 공유 블록(221X)에 응답 회로(301J)를 넣은 경우를 예시하지만, 이것에 한정되지 않고, 그 변형예에 관한 응답 회로(301K) 등으로 치환되어도 된다. 또한, 도 48에 나타내는 동작은, 예를 들면 셧다운 등의 인터럽트 동작 등에 의해 종료되어도 된다.
도 48에 나타낸 바와 같이, 본 동작에서는, 촬상 장치(100)가 기동되면, 예를 들면, 제1 실시 형태에 있어서의 도 31의 스텝 S101~S102와 마찬가지로, EVS 모드가 기동하여 움직임 검출 처리가 실행되고(스텝 S301), 대상물의 움직임이 검출되었는지 여부가 판단된다(스텝 S302).
스텝 S302에 있어서 대상물의 움직임이 검출된 경우(스텝 S302의 YES), EVS 모드로부터 CIS 모드로의 천이가 실행된다. 이 천이 기간에서는, 먼저, 행 구동 회로(251)는, 응답 회로(301J)에 있어서의 바이어스 회로(314A)를 오프함으로써, 대수 응답부(310A)의 nMOS 트랜지스터(313 및 316)에 흐르는 바이어스 전류(BIAS)를 오프한다(스텝 S303). 한편, 바이어스 회로(314A)를 오프한다는 것은, DAC(314c)에‘0’의 제어 신호(CTL)를 입력하는 것일 수 있다.
계속해서, 행 구동 회로(251)는, 스위칭 트랜지스터(TGD 게이트)(317)를 오프한다(스텝 S304). 이에 의해, 대수 응답부(310A)로의 광전류의 공급이 정지되고, CIS 모드로 천이한다.
CIS 모드에서는, 행 구동 회로(251)는, 도 31의 스텝 S105~S106와 마찬가지로, 대상물을 촬영한 프레임 데이터를 생성하고(스텝 S305), 이에 의해 촬영된 대상물을 식별한다(스텝 S306).
이와 같이 하여 대상물의 식별이 완료되면, 고체 촬상 장치(200)에서는, CIS 모드로부터 EVS 모드로의 천이가 실행된다. 이 천이 기간에서는, 먼저, 행 구동 회로(251)는, 스위칭 트랜지스터(317)를 온 상태로 하고(스텝 S307), 계속하여, 응답 회로(301)에 있어서의 바이어스 회로(314A)를 온 함으로써, 대수 응답부(310A)의 nMOS 트랜지스터(313 및 316)에 바이어스 전류(BIAS)를 흘린다(스텝 S308). 이에 의해, 대수 응답부(310A)로의 광전류의 공급이 개시되고, EVS 모드로 천이한다. 한편, 바이어스 회로(314A)를 온 한다는 것은, DAC(314c)에‘1’의 제어 신호(CTL)를 입력하는 것일 수 있다.
3.4 작용·효과
이상에서 설명한 바와 같이, 본 실시형태에 의하면, CIS 모드로부터 EVS 모드로의 천이 기간 중, 대수 변환 회로로의 바이어스 전류(BIAS)의 공급이 차단된다. 이에 의해, 상술한 실시 형태와 마찬가지로, 스위칭 트랜지스터(317)를 온 상태로 천이시켰을 때의 SN 전위의 의도하지 않는 상승을 억제하는 것이 가능하게 된다. 그 결과, nMOS 트랜지스터(312 및 315)가 오프 상태가 되는 것을 회피하는 것이 가능해지기 때문에, 전압 신호(VPR)의 전압 레벨이 접지 전위(GND)에 들러붙는 것에 의한 불감 기간을 억제하는 것이 가능하게 된다.
또한, 본 실시형태와 같이, 대수 변환 회로에 있어서의 바이어스 전류(BIAS)의 흐름을 제어하는 구성으로 한 경우, 응답 회로(301J)에 대하여 요구되는 회로 설계상의 제한을 완화하는 것도 가능하게 된다. 이에 의해, 더 높은 설계 자유도로 응답 회로(301J), 나아가 고체 촬상 장치(200)를 설계하는 것이 가능하게 된다.
그 밖의 구성, 동작 및 효과는, 상술한 실시 형태와 마찬가지일 수 있기 때문에, 여기에서는 상세한 설명은 생략한다. 또한, 본 실시형태에 관한 구성은, 상술한 실시 형태 및/또는 후술하는 실시 형태와 적절히 조합되어도 된다.
4. 제4 실시 형태
제4 실시 형태에서는, 상술한 제1 및/또는 제2 실시 형태에 관한 구성과, 제3 실시 형태에 관한 구성을 조합한 경우에 대하여, 예를 들어 설명한다.
한편, 본 실시형태에 관한 촬상 장치, 고체 촬상 장치, 및 고체 촬상 장치를 구성하는 각 부의 구성은, 제1~제3 실시 형태 중 어느 하나에 관한 그것들과 마찬가지일 수 있기 때문에, 본 실시형태에서는 이들을 인용하여 설명한다. 단, 본 실시형태에서는, 공유 블록(221X)을 구성하는 응답 회로(301X)가, 후술하는 응답 회로로 치환된다. 또한, 이하의 설명에서는, 제1 실시 형태에 있어서 도 7을 사용하여 설명한 대수 응답부(310A)를 사용하여 응답 회로를 구성한 경우에 대하여 예시하지만, 이것에 한정되지 않고, 도 6을 사용하여 설명한 대수 응답부(310) 등, 다른 대수 응답부를 사용하는 것도 가능하다.
4.1 응답 회로의 구성예
도 49는, 본 실시형태에 관한 응답 회로의 구성예를 나타내는 회로도이다. 도 49에 나타낸 바와 같이, 본 실시형태에 관한 응답 회로(301L)는, 예를 들면, 제1 또는 제2 실시 형태에 있어서 도 21을 사용하여 설명한 응답 회로(301A)와, 제3 실시 형태에 있어서 도 45를 사용하여 설명한 응답 회로(301J)가 조합된 구성을 구비한다. 구체적으로는, 응답 회로(301L)는, 제3 실시 형태에서 도 45를 사용하여 설명한 응답 회로(301J)에 있어서, 센스 노드(SN)에 제어 트랜지스터(318)가 접속된 구성을 구비한다.
4.1.1 응답 회로의 변형예
도 50은, 본 실시형태에 관한 응답 회로의 변형예를 나타내는 회로도이다. 도 50에 나타낸 바와 같이, 변형예에 관한 응답 회로(301M)는, 예를 들면, 제1 또는 제2 실시 형태에 있어서 도 21을 사용하여 설명한 응답 회로(301A)와, 제3 실시 형태에 있어서 도 46을 사용하여 설명한 응답 회로(301K)가 조합된 구성을 구비한다. 구체적으로는, 응답 회로(301M)는, 제3 실시 형태에서 도 46을 사용하여 설명한 응답 회로(301K)에 있어서, 센스 노드(SN)에 제어 트랜지스터(318)가 접속된 구성을 구비한다.
이들과 같은 구성에 의하면, CIS 모드로부터 EVS 모드로 천이할 때에, 센스 노드(SN)의 SN 전위 및/또는 광전 변환 소자(311)의 캐소드 전위를 정상 동작시의 SN 전위보다 낮은 고정 전위(VX)에 고정하는 동시에, 대수 응답부(310A)에 있어서의 대수 응답 회로로의 바이어스 전류의 공급을 차단하는 것이 가능해지기 때문에, SN 전위의 의도하지 않는 상승을 보다 억제할 수 있다. 이에 의해, 전압 신호(VPR)의 전압 레벨이 접지 전위(GND)에 들러붙는 것에 의한 불감 기간을 보다 억제하는 것이 가능하게 된다.
한편, 제3 실시 형태에 관한 응답 회로(301J/301K)에 대해 조합하는 구성은, 도 21에 예시한 응답 회로(301A)에 한정되지 않고, 예를 들면, 도 22~도 29에 예시한 응답 회로(301B~301I)의 어느 것이어도 된다.
4.2 CIS 모드로부터 EVS 모드로의 천이
다음으로, CIS 모드로부터 EVS 모드로 천이할 때의 동작에 대하여 설명한다. 한편, 본 설명에서는, 도 49에 예시한 응답 회로(301L)를 인용해서 설명하지만, 제어 트랜지스터(318)의 제어에 맞추어 제어 트랜지스터(319), 전송 트랜지스터(372), 리셋 트랜지스터(373) 등을 적절히 제어함으로써, 그 변형예에 관해서도 마찬가지로 동작시키는 것이 가능하다.
도 51은, 본 실시형태에 관한 CIS 모드로부터 EVS 모드로의 천이 시의 동작예를 나타내는 타이밍차트이다. 도 51에 나타낸 바와 같이, CIS 모드로부터 EVS 모드로의 천이에서는, 먼저, CIS 모드의 종료 타이밍 t90에 맞추어, 화소 회로(370)를 구성하는 전송 트랜지스터(372), 선택 트랜지스터(376) 및 리셋 트랜지스터(373)로의 행 구동 회로(251)로부터의 제어 신호(TRG, SEL, RST)의 공급이 정지된다.
다음으로, CIS 모드로부터 EVS 모드로의 천이 기간(t90~t94)에서는, 행 구동 회로(251)는, 타이밍 t91에서, 제어 신호(MST)를 하이 레벨로 함으로써, 제어 트랜지스터(318)를 온 상태로 한다. 이에 의해, 센스 노드(SN)의 SN 전위가 고정 전위(VX)에 고정된다. 한편, 천이 기간(t90~t92) 중, 제어 신호(CTL)은‘0’이기 때문에, 대수 변환 회로에 흐르는 바이어스 전류(BIAS)는 차단(로우 레벨)되고 있다.
계속해서, 행 구동 회로(251)는, 타이밍 t92에서, 스위칭 신호(TGD)를 하이 레벨로 함으로써, 스위칭 트랜지스터(317)를 온 상태로 한다. 이 때, 센스 노드(SN)의 SN 전위가 고정 전위(VX)에 고정되어 있기 때문에, 전압 신호(VPR)의 전압 레벨이 접지 전위(GND)에 들러붙는 것을 회피할 수 있다.
그 후, 행 구동 회로(251)는, 타이밍 t93에서 제어 트랜지스터(318)를 오프 상태로 한 후, 타이밍 t94에서 제어 신호(CTL)를‘1’로 한다. 이에 의해, 바이어스 회로(314A/314B)를 통해서 대수 변환 회로에 바이어스 전류(BIAS)가 공급(하이 레벨)된다. 그리고, 행 구동 회로(251)는, 타이밍 t94 이후, EVS 모드를 실행한다.
4.3 동작 플로우
다음으로, 본 실시형태에 관한 촬상 장치(100)의 동작예를 설명한다. 도 52은, 본 실시형태에 관한 촬상 장치의 동작예를 나타내는 플로우차트이다. 한편, 이하의 설명에서는, 공유 블록(221X)에 응답 회로(301L)을 넣은 경우를 예시하지만, 이것에 한정되지 않고, 그 변형예에 관한 응답 회로(301M) 등으로 치환되어도 된다. 또한, 도 52에 나타내는 동작은, 예를 들면 셧다운 등의 인터럽트 동작 등에 의해 종료되어도 된다.
도 52에 나타낸 바와 같이, 본 동작에서는, 촬상 장치(100)가 기동되면, 예를 들면, 제1 실시 형태에 있어서의 도 31의 스텝 S101~S102와 마찬가지로, EVS 모드가 기동하여 움직임 검출 처리가 실행되고(스텝 S401), 대상물의 움직임이 검출되었는지 여부가 판단된다(스텝 S402)
스텝 S402에 있어서 대상물의 움직임이 검출된 경우(스텝 S402의 YES), EVS 모드로부터 CIS 모드로의 천이가 실행된다. 이 천이 기간에서는, 행 구동 회로(251)는, 예를 들면, 제3 실시 형태에 있어서의 도 48의 스텝 S303~S304와 마찬가지로, 응답 회로(301L)에 있어서의 바이어스 회로(314A)를 오프함으로써 바이어스 전류(BIAS)를 오프하고(스텝 S403), 계속하여, 스위칭 트랜지스터(TGD 게이트)(317)를 오프한다(스텝 S404). 이에 의해, 대수 응답부(310A)로의 광전류의 공급이 정지되고, CIS 모드로 천이한다.
CIS 모드에서는, 행 구동 회로(251)는, 제1 실시 형태에 있어서의 도 31의 스텝 S105~S106 또는 제3 실시 형태에 있어서의 도 48의 스텝 S305~S306와 마찬가지로, 대상물을 촬영한 프레임 데이터를 생성하고(스텝 S405), 이에 의해 촬영된 대상물을 식별한다(스텝 S406).
이와 같이 하여 대상물의 식별이 완료되면, 고체 촬상 장치(200)에서는, CIS 모드로부터 EVS 모드로의 천이가 실행된다. 이 천이 기간에서는, 행 구동 회로(251)는, 제1 실시 형태에 있어서의 도 31의 스텝 S107~S109와 마찬가지로, 제어 트랜지스터(MST 게이트라고도 함)(318) 및 스위칭 트랜지스터(317)를 온 상태로 하고(스텝 S407~S408), 제어 트랜지스터(318)를 오프 상태로 한다(스텝 S409). 계속해서, 행 구동 회로(251)는 제3 실시 형태에 있어서의 도 48의 스텝 S308과 마찬가지로, 응답 회로(301L)에 있어서의 바이어스 회로(314A)를 온 함으로써, 대수 응답부(310A)의 nMOS 트랜지스터(313 및 316)에 바이어스 전류(BIAS)를 흘린다(스텝 S410). 이에 의해, 대수 응답부(310A)로의 광전류의 공급이 개시되고, EVS 모드로 천이한다.
4.4 작용·효과
이상에서 설명한 바와 같이, 본 실시형태에 의하면, CIS 모드로부터 EVS 모드로 천이할 때에, 센스 노드(SN)의 SN 전위 및/또는 광전 변환 소자(311)의 캐소드 전위를 정상 동작시의 SN 전위보다 낮은 고정 전위(VX)에 고정하는 동시에, 대수 응답부(310A)에 있어서의 대수 응답 회로로의 바이어스 전류의 공급을 차단하는 것이 가능해지기 때문에, SN 전위의 의도하지 않는 상승을 보다 억제할 수 있다. 이에 의해, 전압 신호(VPR)의 전압 레벨이 접지 전위(GND)에 들러붙는 것에 의한 불감 기간을 보다 억제하는 것이 가능하게 된다.
그 밖의 구성, 동작 및 효과는, 상술한 실시 형태와 마찬가지일 수 있기 때문에, 여기에서는 상세한 설명은 생략한다. 또한, 본 실시형태에 관한 구성은, 상술한 실시 형태 및/또는 후술하는 실시 형태와 적절히 조합되어도 된다.
5. 제5 실시 형태
상술한 실시 형태에서는, CIS 모드로부터 EVS 모드로 천이할 때에 발생하는 불감 기간을 억제하는 경우에 대하여 설명하였지만, 본 실시형태에서는, EVS 동작시(EVS 모드 시이어도 됨)에 있어서 예를 들면 전화소 모드로부터 비닝 모드로, 또는 비닝 모드로부터 전화소 모드로 천이할 때에 발생할 수 있는 불감 기간을 억제하는 경우에 대하여 설명한다.
상술한 바와 같이, 고체 촬상 장치(200)가 EVS로서 동작하고 있는 동안, 전화소 모드로부터 비닝 모드로, 또는, 비닝 모드로부터 전화소 모드로 천이할 때에, 센스 노드(SN)의 SN 전위가 스윙할 가능성이 있다. 그 경우, SN 전위가 정상 동작시의 전압에 안착될 때까지의 세틀링 시간, 어드레스 이벤트의 검출을 할 수 없는 불감 기간이 발생할 수 있다. 이에 본 실시형태에서는, 이 불감 기간의 발생을 억제할 수 있는 구성에 대하여, 이하의 예를 들어 설명한다.
한편, 이하의 설명에서는, 고체 촬상 장치(200)가 CIS 모드를 구비하지 않는, 즉, 고체 촬상 장치(200)가 계조 데이터를 취득하기 위한 화소 회로(370)를 구비하지 않는 경우를 예시하지만, 이것에 한정되지 않고, 상술한 실시 형태와 마찬가지로, 화소 회로(370)를 구비하는 고체 촬상 장치(200)가 EVS 모드로 동작하고 있는 도중의 전화소 모드로부터 비닝 모드로, 또는 비닝 모드로부터 전화소 모드로의 천이 시에 본 실시형태가 적용되어도 된다.
한편, 본 실시형태에 관한 촬상 장치, 고체 촬상 장치, 및 고체 촬상 장치를 구성하는 각 부의 구성은, 제1~제4 실시 형태 중 어느 하나에 관한 그것들과 마찬가지일 수 있기 때문에, 본 실시형태에서는 이들을 인용하여 설명한다. 단, 본 실시형태에서는, 검출칩(202)이 후술하는 검출칩으로 치환되는 동시에, 공유 블록(221X)이 후술하는 공유 블록으로 치환된다. 또한, 이하의 설명에서는, 제1 실시 형태에 있어서 도 7을 사용하여 설명한 대수 응답부(310A)를 사용하는 경우에 대해 예시하지만, 이것에 한정되지 않고, 도 6을 사용하여 설명한 대수 응답부(310) 등, 다른 대수 응답부를 사용하는 것도 가능하다.
5.1 검출칩의 레이아웃예
도 53은, 본 실시형태에 관한 검출칩의 평면도의 일 예이다. 도 53에 나타낸 바와 같이, 본 실시형태에 관한 검출칩(202A)은, 제1 실시 형태에 있어서 도 4를 사용하여 설명한 검출칩(202)과 마찬가지의 구성에서, 화상 데이터를 판독하기 위한 컬럼 ADC(270)가 생략된 구성을 구비한다.
5.2 공유 블록의 기본 구성예
도 54은, 본 실시형태에 관한 공유 블록의 구성예를 나타내는 회로도이다. 도 54에 나타낸 바와 같이, 본 실시형태에 관한 공유 블록(821)은, 복수의 응답 회로(801A1~801A4)(이하, 응답 회로(801A1~801A4)를 구별하지 않을 경우, 그 부호를 801A로 한다)를 구비한다. 한편, 공유 블록(821)에 있어서의 응답 회로(801A)의 수는, 2행×2열의 합계 4개에 한정되지 않고, 2이상의 정수이어도 된다.
각 응답 회로(801A)는, 예를 들면, 제1 실시 형태에 있어서 도 21을 사용하여 설명한 응답 회로(301A)와 마찬가지의 구성에 있어서, 화소 회로(370)를 구성하는 전송 트랜지스터(372), 리셋 트랜지스터(373), 부유 확산 영역(374), 증폭 트랜지스터(375) 및 선택 트랜지스터(376)가 생략된 구성을 구비한다.
이러한 구성에 있어서, 각 응답 회로(801)에 있어서의 센스 노드(SN)의 SN 전위의 스윙을 억제할 때에는, 제어 트랜지스터(318)가 온 상태로 되고 센스 노드(SN)에 고정 전위(VX)가 인가된다. 이에 의해, 센스 노드(SN)의 SN 전위가 고정 전위(VX)로 제어되기 때문에, SN 전위의 스윙에 의해 발생하는 세틀링 시간을 단축하는 것이 가능하게 된다.
5.3 회로 공유에 의한 비닝 모드
도 54에 예시하는 구성에 있어서, 예를 들면, 각 응답 회로(801A)의 센스 노드(SN)를 연결하는 전류 경로를 형성 가능하게 함으로써, 전화소 모드와 비닝 모드를 스위칭 가능한 구성을 실현할 수 있다. 이에 이하에서, 전화소 모드와 비닝 모드의 스위칭을 가능하게 하는 공유 블록(821)의 회로 구성예에 대하여, 몇 가지 예를 들어 설명한다.
5.3.1 제1 공유예
도 55은, 제1 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다. 한편, 제1 공유예에서는, 제1 실시 형태에 있어서 도 33을 사용하여 설명한 제2 공유예에 관한 공유 블록(221C)을 베이스로 한 경우를 예시한다.
도 55에 나타낸 바와 같이, 제1 공유예에 관한 공유 블록(821C)은, 도 33을 사용하여 설명한 공유 블록(221C)과 마찬가지의 구성에 있어서, 공통선(3101)에 접속된 판독 회로(370a)가 생략된 구성을 구비한다. 보다 구체적으로는, 공유 블록(821C)은, 복수의 응답 회로(801C1~801C4)의 센스 노드(SN)가 서로 제어 트랜지스터(319) 및 공통선(3101)을 통해서 접속된 구성을 구비한다. 단, 공유 블록(821C)에서는, 각 응답 회로(801C1~801C4)에 있어서의 광전 변환 소자(311)와 공통선(3101)의 접속을 제어하기 위해서, 전송 트랜지스터(372)가 남겨져 있다.
이러한 구성에 있어서, 공유 블록(821C)을 전화소 모드로 구동하는 경우에는, 행 구동 회로(251)는, 각 응답 회로(801C1~801C4)의 전송 트랜지스터(372) 및 제어 트랜지스터(319)를 오프 상태로 한다. 이에 의해, 각 응답 회로(801C1~801C4)의 광전 변환 소자(311)가 각자의 센스 노드(SN)에 접속되기 때문에, 전화소 모드에서의 어드레스 이벤트의 검출이 가능하게 된다.
또한, 전화소 모드에 있어서 센스 노드(SN)의 SN 전위의 스윙을 억제하는 때에는, 각 응답 회로(801C1~801C4)의 제어 트랜지스터(318 및 319)가 온 상태로 된다. 이에 의해, 각 응답 회로(801C1~801C4)의 센스 노드(SN)에 고정 전위(VX)가 인가되기 때문에, SN 전위의 스윙에 의해 발생하는 세틀링 시간을 단축하는 것이 가능하게 된다. 그 때, 각 응답 회로(801C1~801C4)의 전송 트랜지스터(372) 및/또는 스위칭 트랜지스터(317)를 온 상태로 함으로써, 광전 변환 소자(311)의 캐소드 전위를 고정 전위(VX)로 제어해도 된다.
또한, 공유 블록(821C)을 비닝 모드에서 구동하는 경우에는, 행 구동 회로(251)는, 응답 회로(801C1)의 스위칭 트랜지스터(317) 및 제어 트랜지스터(319)를 온 상태로 하는 동시에, 다른 응답 회로(801C2~801C4)에 있어서의 스위칭 트랜지스터(317) 및 제어 트랜지스터(319)를 오프 상태로 하고, 전송 트랜지스터(372)를 온 상태로 한다. 이에 의해, 각 응답 회로(801C1~801C4)의 광전 변환 소자(311)로부터 응답 회로(801C1)의 센스 노드(SN)에의 전류 경로가 형성되기 때문에, 비닝 모드에 의한 어드레스 이벤트의 검출이 가능하게 된다.
또한, 비닝 모드에 있어서 센스 노드(SN)의 SN 전위의 스윙을 억제하는 때는, 각 응답 회로(801C1~801C4)의 제어 트랜지스터(318 및 319)가 온 상태로 된다. 이에 의해, 각 응답 회로(801C1~801C4)의 센스 노드(SN)에 고정 전위(VX)가 인가되기 때문에, SN 전위의 스윙에 의해 발생하는 세틀링 시간을 단축하는 것이 가능하게 된다. 그 때, 각 응답 회로(801C1~801C4)의 전송 트랜지스터(372) 및/또는 스위칭 트랜지스터(317)를 온 상태로 함으로써, 광전 변환 소자(311)의 캐소드 전위를 고정 전위(VX)로 제어해도 된다.
5.3.2 제2 공유예
도 56은, 제2 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다. 한편, 제2 공유예에서는, 제1 실시 형태에 있어서 도 34을 사용하여 설명한 제3 공유예에 관한 공유 블록(221D)을 베이스로 한 경우를 예시한다.
도 56에 나타낸 바와 같이, 제2 공유예에 관한 공유 블록(821D)은, 도 34을 사용하여 설명한 공유 블록(221D)과 마찬가지의 구성에 있어서, 공통선(3101)에 접속된 판독 회로(370a)가 생략된 구성을 구비한다. 보다 구체적으로는, 공유 블록(821D)은, 복수의 응답 회로(801D1~801D4)의 센스 노드(SN)가 서로 제어 트랜지스터(319) 및 공통선(3101)을 통해서 접속된 구성을 구비한다. 단, 공유 블록(821D)에서는, 각 응답 회로(801D1~801D4)에 있어서의 광전 변환 소자(311)와 공통선(3101)의 접속을 제어하기 위해서, 전송 트랜지스터(372)가 남겨져 있다.
이러한 구성에 있어서, 공유 블록(821D)을 전화소 모드로 구동하는 경우에는, 행 구동 회로(251)는, 각 응답 회로(801D1~801D4)의 전송 트랜지스터(372) 및 제어 트랜지스터(319)를 오프 상태로 한다. 이에 의해, 각 응답 회로(801D1~801D4)의 광전 변환 소자(311)가 각자의 센스 노드(SN)에 접속되기 때문에, 전화소 모드에서의 어드레스 이벤트의 검출이 가능하게 된다.
또한, 전화소 모드에 있어서 센스 노드(SN)의 SN 전위의 스윙을 억제하는 때는, 각 응답 회로(801D1~801D4)의 제어 트랜지스터(318)가 온 상태로 된다. 이에 의해, 각 응답 회로(801D1~801D4)의 센스 노드(SN)에 고정 전위(VX)가 인가되기 때문에, SN 전위의 스윙에 의해 발생하는 세틀링 시간을 단축하는 것이 가능하게 된다. 그 때, 각 응답 회로(801D1~801D4)의 스위칭 트랜지스터(317)를 온 상태로 함으로써, 광전 변환 소자(311)의 캐소드 전위를 고정 전위(VX)로 제어해도 된다.
또한, 공유 블록(821D)을 비닝 모드에서 구동하는 경우에는, 행 구동 회로(251)는, 응답 회로(801D1)의 스위칭 트랜지스터(317) 및 제어 트랜지스터(319)를 온 상태로 하는 동시에, 다른 응답 회로(801D2~801D4)에 있어서의 스위칭 트랜지스터(317) 및 제어 트랜지스터(319)를 오프 상태로 하고, 전송 트랜지스터(372)를 온 상태로 한다. 이에 의해, 각 응답 회로(801D1~801D4)의 광전 변환 소자(311)로부터 응답 회로(801D1)의 센스 노드(SN)에의 전류 경로가 형성되기 때문에, 비닝 모드에 의한 어드레스 이벤트의 검출이 가능하게 된다.
또한, 비닝 모드에 있어서 센스 노드(SN)의 SN 전위의 스윙을 억제하는 때는, 각 응답 회로(801D1~801D4)의 제어 트랜지스터(318)가 온 상태로 된다. 이에 의해, 각 응답 회로(801D1~801D4)의 센스 노드(SN)에 고정 전위(VX)가 인가되기 때문에, SN 전위의 스윙에 의해 발생하는 세틀링 시간을 단축하는 것이 가능하게 된다. 그 때, 각 응답 회로(801D1~801D4)의 스위칭 트랜지스터(317)를 온 상태로 함으로써, 광전 변환 소자(311)의 캐소드 전위를 고정 전위(VX)에 제어해도 된다.
5.3.3 제3 공유예
도 57은, 제3 공유예에 관한 공유 블록의 회로 구성예를 나타내는 회로도이다. 한편, 제3 공유예에서는, 제1 실시 형태에 있어서 도 35을 사용하여 설명한 제4 공유예에 관한 공유 블록(221CC)을 베이스로 한 경우를 예시한다.
도 57에 나타낸 바와 같이, 제3 공유예에 관한 공유 블록(821CC)은, 도 35을 사용하여 설명한 공유 블록(221CC)과 마찬가지의 구성에 있어서, 공통선(3101)에 접속된 판독 회로(370a)가 생략된 구성을 구비한다. 보다 구체적으로는, 공유 블록(821CC)은, 복수의 응답 회로(801C1~801C4)의 센스 노드(SN)가 서로 제어 트랜지스터(319) 및 공통선(3101)을 통해서 접속된 구성을 구비한다. 단, 공유 블록(821CC)에서는, 각 응답 회로(801C1~801C4)에 있어서의 광전 변환 소자(311)와 공통선(3101)의 접속을 제어하기 위해서, 전송 트랜지스터(372)가 남겨져 있다. 이것은, 도 55을 사용하여 설명한 제1 공유예에 관한 공유 블록(821C)에 있어서, 각 응답 회로(801C1~801C4)에 있어서의 제어 트랜지스터(318)를 공통선(3101)에 접속된 공통의 제어 트랜지스터(318)로 치환한 구성과 마찬가지일 수 있다.
이러한 구성에 있어서, 공유 블록(821D)을 전화소 모드로 구동하는 경우에는, 행 구동 회로(251)는, 각 응답 회로(801C1~801C4)의 전송 트랜지스터(372) 및 제어 트랜지스터(319)를 오프 상태로 한다. 이에 의해, 각 응답 회로(801C1~801C4)의 광전 변환 소자(311)가 각자의 센스 노드(SN)에 접속되기 때문에, 전화소 모드에서의 어드레스 이벤트의 검출이 가능하게 된다.
또한, 전화소 모드에 있어서 센스 노드(SN)의 SN 전위의 스윙을 억제하는 때는, 공통선(3101)에 접속된 제어 트랜지스터(318)가 온 상태로 된다. 이에 의해, 각 응답 회로(801C1~801C4)의 센스 노드(SN)에 고정 전위(VX)가 인가되기 때문에, SN 전위의 스윙에 의해 발생하는 세틀링 시간을 단축하는 것이 가능하게 된다. 그 때, 각 응답 회로(801C1~801C4)의 스위칭 트랜지스터(317)를 온 상태로 함으로써, 광전 변환 소자(311)의 캐소드 전위를 고정 전위(VX)로 제어해도 된다.
또한, 공유 블록(821D)을 비닝 모드에서 구동하는 경우에는, 행 구동 회로(251)는, 응답 회로(801D1)의 스위칭 트랜지스터(317) 및 제어 트랜지스터(319)를 온 상태로 하는 동시에, 다른 응답 회로(801D2~801D4)에 있어서의 스위칭 트랜지스터(317) 및 제어 트랜지스터(319)를 오프 상태로 하고, 전송 트랜지스터(372)를 온 상태로 한다. 이에 의해, 각 응답 회로(801D1~801D4)의 광전 변환 소자(311)로부터 응답 회로(801D1)의 센스 노드(SN)에의 전류 경로가 형성되기 때문에, 비닝 모드에 의한 어드레스 이벤트의 검출이 가능하게 된다.
또한, 비닝 모드에 있어서 센스 노드(SN)의 SN 전위의 스윙을 억제하는 때는, 공통선(3101)에 접속된 제어 트랜지스터(318)가 온 상태로 된다. 이에 의해, 각 응답 회로(801C1~801C4)의 센스 노드(SN)에 고정 전위(VX)가 인가되기 때문에, SN 전위의 스윙에 의해 발생하는 세틀링 시간을 단축하는 것이 가능하게 된다. 그 때, 각 응답 회로(801C1~801C4)의 스위칭 트랜지스터(317)를 온 상태로 함으로써, 광전 변환 소자(311)의 캐소드 전위를 고정 전위(VX)로 제어해도 된다.
5.4 작용·효과
이상과 같이, 고체 촬상 장치가 EVS로서 동작하고 있는 동안에도, 화소 모드로부터 비닝 모드로, 또는, 비닝 모드로부터 전화소 모드로 천이할 때에, 센스 노드(SN)의 SN 전위를 고정 전위(VX)에 고정함으로써, SN 전위의 스윙에 의해 발생하는 세틀링 시간을 단축하여 모드 천이에 필요로 하는 기간을 단축하는 것이 가능하게 된다.
그 밖의 구성, 동작 및 효과는, 상술한 실시 형태와 마찬가지일 수 있기 때문에, 여기에서는 상세한 설명은 생략한다. 또한, 본 실시형태에 관한 구성은, 상술한 실시 형태 및/또는 후술하는 실시 형태와 적절히 조합되어도 된다.
6. 제6 실시 형태
제6 실시 형태에서는, 모드 천이 시에 센스 노드(SN)의 SN 전위를 고정하는 다른 구성에 대하여, 예를 들어 설명한다.
한편, 본 실시형태에 관한 촬상 장치, 고체 촬상 장치, 및 고체 촬상 장치를 구성하는 각 부의 구성은, 제1~제3 실시 형태 중 어느 하나에 관한 그것들과 마찬가지일 수 있기 때문에, 본 실시형태에서는 이들을 인용하여 설명한다. 단, 본 실시형태에서는, 공유 블록(221X)을 구성하는 응답 회로(301X)가, 후술하는 응답 회로로 치환된다. 또한, 이하의 설명에서는, 제1 실시 형태에 있어서 도 7을 사용하여 설명한 대수 응답부(310A)를 사용하여 응답 회로를 구성한 경우에 대하여 예시하지만, 이것에 한정되지 않고, 도 6을 사용하여 설명한 대수 응답부(310) 등, 다른 대수 응답부를 사용하는 것도 가능하다.
6.1 응답 회로의 구성예
도 58은, 본 실시형태에 관한 응답 회로의 구성예를 나타내는 회로도이다. 도 58에 나타낸 바와 같이, 본 실시형태에 관한 응답 회로(301N)는, 예를 들면, 제1 실시 형태에 있어서 도 21을 사용하여 설명한 응답 회로(301A)와 마찬가지의 구성에 있어서, 제어 트랜지스터(318)가, 대수 변환 회로를 구성하는 nMOS 트랜지스터(312)의 게이트와 nMOS 트랜지스터(313)의 게이트(센스 노드(SN)에 상당)의 사이에 접속된 구성을 구비한다.
6.2 작용·효과
이상과 같은 구성에서는, 제어 트랜지스터(318)를 온 상태로 한 경우, 센스 노드(SN)의 SN 전위가 nMOS 트랜지스터(313)를 흐르는 바이어스 전류(BIAS)에 의해 결정되도록 구성하는 것이 가능하다. 이에 본 실시형태에서는, 예를 들면, CIS 모드로부터 EVS 모드로의 천이 시, 또는, 전화소 모드와 비닝 모드의 스위칭 시에, nMOS 트랜지스터(313)로의 바이어스 전류(BIAS)의 공급을 오프한 상태에서 제어 트랜지스터(318)를 온 상태로 하고, 그 후, 제어 트랜지스터(318)를 온 상태로 한 상태에서 스위칭 트랜지스터(317)를 온 상태로 한다. 이에 의해, SN 전위를 정상 동작시의 SN 전위보다 낮게 하는 것이 가능해지기 때문에, 전압 신호(VPR)의 전압 레벨이 접지 전위(GND)에 들러붙는 것에 의한 불감 기간을 억제하는 것이 가능하게 된다. 한편, EVS 모드를 시작하는 때는, nMOS 트랜지스터(313)로의 바이어스 전류(BIAS)의 공급이 개시된다.
그 밖의 구성, 동작 및 효과는, 상술한 실시 형태와 마찬가지일 수 있기 때문에, 여기에서는 상세한 설명은 생략한다. 또한, 본 실시형태에 관한 구성은, 상술한 실시 형태 및/또는 후술하는 실시 형태와 적절히 조합되어도 된다.
7. 제7 실시 형태
상술한 실시 형태에서는, 각 공유 블록(221) 등으로부터 출력된 검출 신호의 판독을 요구하는 리퀘스트의 조정을 필요로 하지 않는 동기형의 EVS를 고체 촬상 장치(200)에 적용한 경우가 예시되었지만, 이러한 구성에 한정되는 것은 아니다. 예를 들면, 도 59에 예시하는 고체 촬상 장치와 같이, 어드레스 이벤트 검출부(260)의 각 행으로부터 출력된 리퀘스트를 조정하여 검출 신호의 판독행을 순번을 매기는 행 아비터(280)를 구비하는 비동기형의 EVS가 적용되어도 된다. 한편, 도 59에는, 본 실시형태에 관한 고체 촬상 장치에 있어서의 검출칩(1202)이 나나타 있다.
이와 같이, 비동기형의 EVS를 적용한 경우에도, 상술한 실시 형태와 마찬가지의 구성 및 동작을 구비함으로써, 모드 천이 시의 불감 기간을 억제하여 신속한 모드 천이가 가능하게 된다.
그 밖의 구성, 동작 및 효과는, 상술한 실시 형태와 마찬가지일 수 있기 때문에, 여기에서는 상세한 설명은 생략한다. 또한, 본 실시형태에 관한 구성은, 상술한 실시 형태 및/또는 후술하는 실시 형태와 적절히 조합되어도 된다.
8. 제8 실시 형태
상술한 실시 형태와 같이, 응답 회로(301/801) 등이 제어 트랜지스터(318 및/또는 319)를 구비하는 경우, 기존의 응답 회로에 대하여 추가의 배선 등이 필요로 한다. 그 경우, 제어 트랜지스터(318 및/또는 319)의 추가 배치의 전후로 배선 용량이 변화하고, 입사광에 대한 양자 효율이나 EVS의 동작 특성 등이 영향을 받을 가능성이 있다. 이에, 제8 실시 형태에서는, 제어 트랜지스터(318 및/또는 319)의 추가 배치의 경우에도, 양자 효율이나 동작 특성 등이 받는 영향을 억제하는 것이 가능한 화소 레이아웃에 대하여, 몇 가지 예를 들어 설명한다.
한편, 이하의 설명에서는, 제1 실시 형태에 있어서 예시한 공유 블록(221X)의 수광부(220)에 있어서의 레이아웃예(도 36 또는 도 37 참조)을 베이스로 하고, 이에 대한 변형예로서, 본 실시형태에 관한 레이아웃예를 설명한다. 또한, 이하의 설명에서는, 제1 실시 형태에 있어서의 도 36 또는 도 37의 설명과 마찬가지로, 광전 변환 소자(311)가 형성되는 반도체 기판의 소자 형성면 측의 개략 레이아웃예가 나타내어진다. 아울러, 명확화를 위해, 게이트 전극의 위치로 각 트랜지스터의 배치를 나타낸다.
8.1 제1 레이아웃 변형예
제1 레이아웃 변형예에서는, 제1 실시 형태의 제1 공유예에 관한 공유 블록(221A)(도 32 참조)의 레이아웃예를 설명한다. 즉, 제1 레이아웃 변형예에서는, 응답 회로(301A1~301A4) 각각이 개별의 제어 트랜지스터(318)를 구비하는 경우가 나타내어진다. 도 60은, 제1 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
도 60에 나타낸 바와 같이, 제1 레이아웃 변형예에서는, 상술한 도 36을 사용하여 설명한 제1 레이아웃예와 마찬가지로, 공유 블록(221A)을 구성하는 2×2화소의 화소 에리어(10)에 대하여, 응답 회로(301A1~301A4)가 배치되어 있다. 각 화소 에리어(10)에 배치된 응답 회로(301A1~301A4)는, 상하 방향(예를 들면, 컬럼 방향)에 있어서 대칭이 되도록 레이아웃되어 있다.
각 화소 에리어(10)에서는, 제어 트랜지스터(318)가, 화소 에리어(10)의 주변부에 근접하여 배치되어 있다. 바꿔 말하면, 제1 레이아웃 변형예에서는, 제어 트랜지스터(318)가, 인접하는 광전 변환 소자(311) 사이를 전기적으로 분리하는 분리 영역에 배치되고 있다. 이에 의해, 광전 변환 소자(311)를 화소 에리어(10)의 중앙에 배치하는 것이 가능해지기 때문에, 광의 입사 각도에 의존하여 양자 효율이 저감하는 것을 억제하는 것이 가능하게 된다. 또한, 인접하는 광전 변환 소자(311) 사이의 거리를 확보하는 것이 가능해지기 때문에, 입사광이 인접 화소로 누설되는 것에 의한 혼색을 저감하는 것도 가능하게 된다.
또한, 제1 레이아웃 변형예에서는, 화소 회로(370)를 구성하는 리셋 트랜지스터(373), 증폭 트랜지스터(375) 및 선택 트랜지스터(376)가, 공유 블록(221A)을 구성하는 2×2의 화소 레이아웃에 있어서의 중앙에 배치되고 있다. 이에 의해, 부유 확산 영역(374)과 증폭 트랜지스터(375) 및 리셋 트랜지스터(373)(및 더미 트랜지스터(972))를 접속하는 배선의 길이를 짧게 하는 것이 가능해지기 때문에, 부유 확산 영역(374)의 용량(FD 용량)을 최적화하는 것이 용이하게 된다.
한편, 제1 레이아웃 변형예에서는, 도 7에 예시한 대수 응답부(310A)가, 인접하는 화소 에리어(10)에 있어서의 서로 대향하는 변에 각각 근접하여 배치된 nMOS 트랜지스터(312 및 315)와 nMOS 트랜지스터(313 및 316)를 접속하는 것으로 구성되어 있다. 이에 의해, nMOS 트랜지스터(312 및 315)와 nMOS 트랜지스터(313 및 316)를 접속하는 배선의 길이도 짧게 하는 것이 가능해지기 때문에, 결합 용량의 저하에 의한 동작 성능의 향상 등의 효과를 얻는 것이 가능하게 된다.
그 밖의 구성 및 효과는, 상술한 도 36 또는 도 37을 사용하여 설명한 레이아웃예와 마찬가지일 수 있기 때문에, 여기에서는 상세한 설명을 생략한다.
8.2 제2 레이아웃 변형예
제2 레이아웃 변형예에서는, 제1 실시 형태의 제4 공유예에 관한 공유 블록(221CC)(도 35 참조)의 레이아웃예를 설명한다. 즉, 제2 레이아웃 변형예에서는, 응답 회로(301C1~301C4)가 공통의 제어 트랜지스터(318)를 구비하고, 그리고, 각 응답 회로(301C1~301C4) 각각이 개별의 제어 트랜지스터(319)를 구비하는 경우가 나타내어진다. 도 61은, 제2 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
도 61에 나타낸 바와 같이, 제2 레이아웃 변형예에서는, 상술한 도 60을 사용하여 설명한 제1 레이아웃 변형예와 마찬가지의 레이아웃에 있어서, 각 제어 트랜지스터(318)의 위치에 각 제어 트랜지스터(319)가 배치되고, 더미 트랜지스터(972)의 위치에 공통의 제어 트랜지스터(318)가 배치되고 있다.
이러한 레이아웃으로 함으로써, 제1 레이아웃 변형예와 마찬가지로, 양자 효율 저감의 억제나 혼색의 저감 등의 효과를 나타내는 것이 가능하게 된다.
또한, 제2 레이아웃 변형예에서는, 공통의 제어 트랜지스터(318)가 2×2의 화소 레이아웃에 있어서의 중앙에 배치되고 있기 때문에, EVS 모드와 CIS 모드를 스위칭하는 것이 가능한 구성에 있어서, 광전 변환 소자(311)의 수광 면적이나 개구율이나 포화 전하량 등의 저감을 억제하면서, EVS 모드와 CIS 모드를 스위칭할 때의 동작 안정성을 향상시키는 것이 가능하게 된다.
그 밖의 구성 및 효과는, 상술한 도 60을 사용하여 설명한 제1 레이아웃 변형예와 마찬가지일 수 있기 때문에, 여기에서는 상세한 설명을 생략한다.
8.3 제3 레이아웃 변형예
제3 레이아웃 변형예에서는, 제2 레이아웃 변형예와 마찬가지로, 제1 실시 형태의 제4 공유예에 관한 공유 블록(221CC)(도 35 참조)의 레이아웃예를 설명한다. 도 62은, 제3 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
도 62에 나타낸 바와 같이, 제3 레이아웃 변형예에서는, 상술한 도 61을 사용하여 설명한 제2 레이아웃 변형예와 마찬가지의 레이아웃에 있어서, 공유 블록(221CC)을 구성하는 2×2의 화소 레이아웃에 있어서의 중앙에 각각의 제어 트랜지스터(319)가 배치되고, 다른 공유 블록(221CC)과 인접하는 영역에, 화소 회로(370) 및 제어 트랜지스터(318)가 배치되고 있다.
이러한 레이아웃으로 함으로써, 제2 레이아웃 변형예와 마찬가지로, EVS 모드와 CIS 모드를 스위칭할 때의 동작 안정성을 향상시키는 것이 가능해지는 동시에, 양자 효율 저감의 억제나 혼색의 저감 등의 효과를 나타내는 것이 가능하게 된다.
또한, 제3 레이아웃 변형예에서는, 각각의 제어 트랜지스터(319)가 2×2의 화소 레이아웃에 있어서의 중앙에 배치되고 있기 때문에, 센스 노드(SN)의 배선 길이를 짧게 하는 것이 가능하게 된다. 이에 의해, 비닝 모드 시의 레이턴시(latency) 열화를 억제하는 것이 가능하게 된다.
그 밖의 구성 및 효과는, 상술한 도 61을 사용하여 설명한 제2 레이아웃 변형예와 마찬가지일 수 있기 때문에, 여기에서는 상세한 설명을 생략한다.
8.4 제4 레이아웃 변형예
제4 레이아웃 변형예에서는, 제1 레이아웃 변형예와 마찬가지로, 제1 실시 형태의 제1 공유예에 관한 공유 블록(221A)(도 32 참조)의 레이아웃예를 설명한다. 도 63은, 제4 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
도 63에 나타낸 바와 같이, 제4 레이아웃 변형예에서는, 각 화소 에리어(10)에 배치된 응답 회로(301A1~301A4)가, 모두 같은 방향을 향하도록 레이아웃되어 있다. 즉, 제4 레이아웃 변형예에서는, 수광부(220)의 전체에 있어서, 같은 레이아웃의 응답 회로가 주기적으로 배치되고 있다.
이러한 레이아웃으로 함으로써, 제4 레이아웃 변형예에서는, 입사광의 광축에 대한 광전 변환 소자(311)의 위치 어긋남이나 배선 레이아웃에 있어서의 화소간의 차분을 저감하는 것이 가능해지기 때문에, 인접 화소간의 감도차나 인접 화소로 누설되는 광량의 편차가 축소되기 때문에, 수광부(220) 전체에 있어서의 화소 감도의 균일성을 향상시키는 것이 가능하게 된다.
그 밖의 구성 및 효과는, 상술에 있어서 도 60을 사용하여 설명한 제1 레이아웃 변형예와 마찬가지일 수 있기 때문에, 여기에서는 상세한 설명을 생략한다.
8.5 제5 레이아웃 변형예
제5 레이아웃 변형예에서는, 공유 블록에 화소 회로(370)가 포함되지 않는 경우, 즉, 응답 회로가 EVS로서 설계된 경우의 레이아웃예를 설명한다. 이 경우, 응답 회로(301Y)(도 64 참조)는, 제1 실시 형태에 있어서 도 7을 사용하여 설명한 대수 응답부(310/310A)로 구성되어 있어도 된다. 도 64은, 제5 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
도 64에 나타낸 바와 같이, 제5 레이아웃 변형예에서는, 화소 에리어(10)의 중앙에 광전 변환 소자(311)가 배치되고, 광전 변환 소자(311)를 사이에 두도록, nMOS 트랜지스터(312 및 315)와 nMOS 트랜지스터(313 및 316)가 배치되고 있다. nMOS 트랜지스터(313)의 일방의 확산 영역은, 광전 변환 소자(311)와 연속하고 있다. 또한, 하나의 응답 회로(301Y)는, 인접하는 2개의 화소 에리어(10)에 배치된 nMOS 트랜지스터(312 및 315)와 nMOS 트랜지스터(313 및 316)를 접속하는 것으로 구성되어 있다.
이러한 레이아웃으로 함으로써, 동일 레이아웃의 응답 회로(301Y)를 수광부(220) 전체에 대해 주기적으로 배치하는 것이 가능해지기 때문에, 제4 레이아웃 변형예와 마찬가지로, 입사광의 광축에 대한 광전 변환 소자(311)의 위치 어긋남이나 배선 레이아웃에 있어서의 화소간의 차분을 저감하는 것이 가능하게 된다. 이에 의해, 인접 화소간의 감도차나 인접 화소로 누설되는 광량의 편차가 축소되기 때문에, 수광부(220) 전체에 있어서의 화소 감도의 균일성을 향상시키는 것이 가능하게 된다.
그 밖의 구성 및 효과는, 상술에 있어서 도 36 또는 도 37을 사용하여 설명한 레이아웃예와 마찬가지일 수 있기 때문에, 여기에서는 상세한 설명을 생략한다.
8.6 제6 레이아웃 변형예
제6 레이아웃 변형예에서는, 제5 실시 형태의 제1 공유예에 관한 공유 블록(821C)(도 55참조)의 레이아웃예를 설명한다. 즉, 제6 레이아웃 변형예에서는, 공유 블록(821C)이 EVS용의 공유 블록으로서 설계되고, 그리고, 응답 회로(301C1~301C4)가 각각 개별의 제어 트랜지스터(318) 및 개별의 제어 트랜지스터(319)를 구비하는 경우가 나타내어진다. 도 65은, 제6 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
도 65에 나타낸 바와 같이, 제6 레이아웃 변형예에서는, 상술한 도 60을 사용하여 설명한 제1 레이아웃 변형예와 마찬가지의 레이아웃에 있어서, 화소 회로(370) 및 더미 트랜지스터(972) 대신에, 각각의 제어 트랜지스터(319)가 배치되어 있다.
이러한 레이아웃으로 함으로써, 광전 변환 소자(311)를 화소 에리어(10)의 중앙에 배치하는 것이 가능해지기 때문에, 양자 효율 저감의 억제나 혼색의 저감 등의 효과를 나타내는 것이 가능하게 된다. 또한, 각각의 제어 트랜지스터(318)가 2×2의 화소 레이아웃에 있어서의 중앙에 배치되고 있기 때문에, 센스 노드(SN)의 배선 길이의 단축에 의한 비닝 모드 시의 레이턴시 열화를 억제하는 것이 가능하게 된다.
그 밖의 구성 및 효과는, 상술에 있어서 도 60을 사용하여 설명한 제1 레이아웃 변형예와 마찬가지일 수 있기 때문에, 여기에서는 상세한 설명을 생략한다.
8.7 제7 레이아웃 변형예
제7 레이아웃 변형예에서는, 제5 실시 형태의 제3 공유예에 관한 공유 블록(821CC)(도 57 참조)의 레이아웃예를 설명한다. 즉, 제7 레이아웃 변형예에서는, 공유 블록(821C)이 EVS용의 공유 블록으로서 설계되고, 그리고, 응답 회로(301C1~301C4)가 공통의 제어 트랜지스터(318) 및 개별의 제어 트랜지스터(319)를 구비하는 경우가 나타내어진다. 도 66은, 제7 레이아웃 변형예에 관한 공유 블록의 레이아웃예를 나타내는 평면도이다.
도 66에 나타낸 바와 같이, 제7 레이아웃 변형예에서는, 상술한 도 65을 사용하여 설명한 제6 레이아웃 변형예와 마찬가지의 레이아웃에 있어서, 4개의 제어 트랜지스터(318) 중 3개가 더미 트랜지스터(973)로 치환되고 있다. 한편, 더미 트랜지스터(973)의 게이트는, 항상 오프 상태로 될 수 있다.
이러한 레이아웃으로 함으로써, 제6 레이아웃 변형예와 마찬가지로, 양자 효율 저감의 억제나 혼색의 저감 등의 효과에 더하여, 비닝 모드 시의 레이턴시 열화를 억제하는 것이 가능하게 된다.
그 밖의 구성 및 효과는, 상술에 있어서 도 65을 사용하여 설명한 제6 레이아웃 변형예와 마찬가지일 수 있기 때문에, 여기에서는 상세한 설명을 생략한다.
9. 제9 실시 형태
다음으로, 본 개시의 제9 실시 형태에 대하여 설명한다. EVS에 있어서는, 조도가 변화하고 있지 않은 경우라도, 노이즈에 의해 오검출이 발생하는 일이 있다. 이 오검출의 발생 레이트는, BGR(Background Rate)이라고 불리고 있다. 이러한 BGR은, 조도 변화의 검출 감도를 높인 경우에 보다 증가한다고 생각된다.
BGR의 원인이 되는 노이즈는, 예를 들면, 상술한 실시 형태에 있어서는, 화소 회로(370)를 구성하는 리셋 트랜지스터(373), 증폭 트랜지스터(375) 및 선택 트랜지스터(376), 및 대수 변환 회로에 포함되는 nMOS 트랜지스터(312 및 316)에서 발생하는 열잡음이 지배적인 것이 알려져 있다. BGR은, 나아가, 이 노이즈가 비교기에 전파됨으로써 일어나고 있다는 점으로부터, 화소에서부터 비교기까지의 회로의 주파수 대역폭이, BGR의 결정 요인으로 되고 있다는 점을 알 수 있다.
상기 대역은, 수광칩(201)측의 화소내 용량과, 검출칩(202)측에 구성된 소스 팔로워(예를 들면, 버퍼(330)) 및 비교부(500)의 각 블록의 대역에 의해 결정되기 때문에, 화소내 용량에도 감도를 갖는다는 것이 시뮬레이션 결과로부터 알려져 있다.
여기에서, 상술한 실시 형태에 관한 EVS는, 예를 들면, 도 18에 나타낸 바와 같이, 대수 응답부(310/310A), 버퍼(330) 및 미분기(340)를 포함하는 검출 화소(300)와, 선택부(400), 비교부(500) 및 전송 회로(360)를 포함하는 검출 회로(305)로 구성된다. 이하의 설명에서는, 간략화를 위해, 대수 응답부(310A)를 사용한 경우를 예시한다.
대수 응답부(310A)는, 광전 변환 소자(311)로부터 흘러 나간 광전류를 그 대수값에 따른 전압 신호로 변환하여 nMOS 트랜지스터(315)의 게이트에 접속된 출력 노드(이를 노드(N4)(도 7 참조)라 함)에 출력한다. 한편, 대수 응답부(310/310A)의 구성은, 이들에 한정되는 것은 아니다. 예를 들면, 도 6에 나타내는 예에서는 직렬로 접속하는 nMOS 트랜지스터의 수를 2개로 하고, 도 7에 나타내는 예에서는 3개로 했지만, 4개 이상으로 하는 것도 가능하다. 또한, 광전 변환 소자(311)에 대해 직렬로 접속되는 nMOS 트랜지스터의 수와, 이에 대향하여 직렬로 접속되는 nMOS 트랜지스터의 수는 달라도 된다.
이러한 구성을 구비하는 대수 응답부(310/310A)에서는, 대수 변환 회로를 구성하는 nMOS 트랜지스터(312, 313, 315 및 316)로부터 노이즈가 발생할 수 있다. 발생한 노이즈는, 노드(N4)를 통해 검출 회로(305)에 입력된다. 그 때문에, 검출 회로(305)가 노이즈에 의한 전압 변동에 반응하고, 이에 의해, 입사광량이 변화하고 있지 않아도, 검출 신호가 출력(오검출)되어 버리는 경우가 있다.
이러한 문제에 대하여, 본 발명자들은, 노드(N1~N4)(도 7 참조) 상호의 결합 용량, 및 노드(N1~N4) 각각과 전원(VDD, GND, VSS)의 결합 용량이, BGR에 관계하고 있다는 것을 발견하였다.
이에, 본 실시형태에서는, 이하에서 예시하는 조건 중의 하나 또는 복수를 만족하도록, 노드(N1~M4)과 전원선의 구조 및 위치 관계를 제어한다. 한편, 본 실시형태에서는, 노드(N1~M4)과 전원선이 2층 이상의 배선층(M1, M2, ??)으로 구성되어 있는 것으로 한다.
(제1 조건)
제1 배선층(M1)에 의해 형성되는 동일 층 내의 배선간의 N1-N2 용량, N1-N3 용량, N1-N4 용량, N3-N4 용량보다, 제2 배선층(M2) 이상에 의해 형성되는 N1-N2 용량, N1-N3 용량, N1-N4 용량, N3-N4 용량이 크게 되도록, 각 용량을 구성한다.
(제2 조건)
제2 배선층 이상에 의해 형성되는 N1-N2 용량, N1-N3 용량, N1-N4 용량, N3-N4 용량과 각종 트랜지스터가 형성되는 반도체 기판의 사이에 쉴드층을 배치하고, N1 배선, N3 배선과 반도체 기판과의 사이의 용량을 감소시킨다. 쉴드층은, 다른 배선층으로 구성한 배선(예를 들면, 전원선 등)이어도 되고, 다른 배선층으로부터 배선 패턴을 제거한 나머지의 절연체층이어도 된다.
(제3 조건)
N1-N2 용량, N1-N3 용량, N1-N4 용량, N3-N4 용량을 예를 들면 빗살 구조 등의 MOM(Metal-Oxide-Metal) 구조나, 배선층간절연막을 사용한 MIM(Metal-Insulator-Metal) 구조로 구성하고, N4 배선을 기판측에 배치함으로써, 노드(N4)와 반도체 기판의 사이의 결합 용량(이하, N4-기판 용량이라고 함)을 증가시키고, 노드(N1)와 반도체 기판의 사이의 결합 용량(이하, N1-기판 용량이라고 함), 노드(N3)와 반도체 기판의 사이의 결합 용량(이하, N3-기판간 용량이라고 함)을 저감시킨다. 그 때, N4 배선에는, 예를 들면, 제1 배선층 또는 각종 트랜지스터의 게이트 전극을 이용해도 된다.
9.1 배선 구조예
계속해서, 상기 조건 중 적어도 1개를 만족하도록 구성된 배선 구조에 대하여, 몇 가지 예를 들어 설명한다. 한편, 이하의 설명에서는, 간략화를 위해, 노드(N1~N4)가 배치되는 반도체 기판(후술하는 반도체 기판(1001)) 및 배선층(후술하는 층간절연막(1010))을 발췌한다. 또한, 본 설명에 있어서, 노드(N1)는, 상술한 센스 노드(SN)일 수 있다.
도 67~도 70은, 상기 조건 중 적어도 하나를 만족시키도록 설계된 배선 구조의 예를 제시하는 도면으로, 도 67은, 제1 예에 관한 배선 구조를 나타내는 단면도이고, 도 68은, 제2 예에 관한 배선 구조를 나타내는 단면도이고, 도 69은, 제3 예에 관한 배선 구조를 나타내는 단면도이고, 도 70은, 제4 예에 관한 배선 구조를 나타내는 단면도이다. 한편, 제1 예 ~ 제4 예에서는, 노드(N1~N4)를 구성하는 배선(이하, 각각, N1 배선, N2 배선, N3 배선, N4 배선이라고 한다) 및 전원선(VDD, GND, VSS)이 3층의 배선층(M1~M3)에 걸쳐서 배치되고 있다. 단, 도 67~도 70은, N2 배선이 노출되지 않는 단면이기 때문에, N2 배선이 도시되고 있지 않다.
도 67~도 70에 나타낸 바와 같이, 제1 예~ 제4 예에서는, 반도체 기판(1001)의 소자 형성면측에 배치된 p형의 웰층(1002)에, 화소 회로(370) 및/또는 대수 응답부(310/310A)를 구성하는 각종 트랜지스터(1004)가 게이트 절연막(1003)을 사이에 두고 형성되어 있다. 또한, 각종 트랜지스터(1004)가 형성된 소자 형성면 상에는, N1 배선, N2 배선, N3 배선, N4 배선 및 전원선(VDD, GND, VSS)을 포함하는 층간절연막(1010)이 배치되어 있다.
(제1 배선층(M1))
층간절연막(1010)에 설치된 3층의 배선층(M1~M3) 중 반도체 기판(1001)에 가장 가까운 제1 배선층(M1)에는, 주로, N4 배선이 배치된다. 단, 제1 배선층(M1)에는, 소자 형성면에 설치된 각종 트랜지스터(1004)와의 접속을 취하기 위하는 등의 목적에 따라, 다른 배선(N1 배선~N3 배선, 전원선 등)의 일부 또는 전부가 배치되어도 된다.
제1 배선층(M1)에 배치된 N4 배선은, 예를 들면, 도 67에 나타내는 제1 예와 같이, 소자 형성면과 평행한 방향으로 연장되는 2이상의 빗살(이하, 빗살 배선이라고 한다)을 구비하는 빗살 구조를 가져도 되고, 도 68에 나타내는 제2 예와 같이, 소자 형성면과 평행한 주 평면을 구비하는 솔리드(solid) 패턴이어도 된다. 단, 이것에 한정되지 않고, 일부에 빗살 구조나 개구 등을 가지는 솔리드 패턴 등, 다양하게 변형되어도 된다.
이와 같이, 반도체 기판(1001)에 가장 가까운 제1 배선층(M1)에 N4 배선을 배치함으로써, N4 배선과 반도체 기판(1001)(웰층(1002)을 포함해도 된다. 이하 마찬가지임)의 결합 용량(N4-기판 용량)을 증대시키는 것이 가능하게 된다. 또한, 제2 배선층(M2) 이상의 층에 형성된 다른 배선에 대하여 N4 배선이 쉴드층으로서 기능할 수 있기 때문에, N1~N3 배선과 반도체 기판(1001)의 결합 용량(N1-기판 용량, N2-기판 용량, N3-기판 용량)의 증가를 억제하는 것이 가능하게 된다.
단, 이것에 한정되지 않고, 도 69에 나타내는 제3 예와 같이, 제1 배선층(M1)에 N1 배선~N4 배선을 배치하지 않는 구성(영역(R2-2) 참조)으로 하여도 된다. 이에 의해, 제2 배선층(M2) 이상의 층에 형성된 N1 배선~N3 배선과 반도체 기판(1001)과의 거리를 확보하는 것이 가능해지기 때문에, N1~N3 배선과 반도체 기판(1001)의 결합 용량의 증가를 억제하는 것이 가능하게 된다.
또한, 도 70에 나타내는 제4 예와 같이, 반도체 기판(1001) 상에 설치된 게이트 전극(1005)을 노드(N4)로서 사용하는 경우에는, 제1 배선층(M1)에 있어서의 게이트 전극(1005) 상의 영역에는, 다른 배선(N1 배선, N2 배선, N3 배선)을 배치하고, N1-N4간 용량이나 N3-N4간 용량을 MIM 용량으로 구성하여도 된다.
(제2 배선층(M2))
제1 배선층(M1) 상의 제2 배선층(M2)에는, 주로, N1 배선, N2 배선 및 N3 배선으로부터 선택되는 1 또는 2이상의 배선이 배치되어도 된다. 단, 제2 배선층(M2)에는, 배선간의 결합 용량의 조정 등의 목적에 따라서, 다른 배선(N4 배선, 전원선 등)의 일부 또는 전부가 배치되어도 된다. 예를 들면, 도 67~도 70에 나타낸 바와 같이, N1 배선, N2 배선, N3 배선 각각을 구성하는 빗살 배선의 사이에 N4 배선을 구성하는 빗살 배선을 배치시킴으로써, N1 배선, N2 배선, N3 배선과 N4 배선과의 사이에서 각각 빗살 용량이 형성되기 때문에, N1-N4 용량, N2-N4 용량, N3-N4 용량을 증대시키는 것이 가능하게 된다.
한편, 도 68에 나타내는 제2 예에서는, 제2 배선층(M2)에 배치된 N1 배선과, 제1 배선층(M1)에 배치된 N4 배선의 사이에서 MIM 용량이 구성되어 있어도 된다. 또한, 도 70에 나타내는 제4 예에서는, 제2 배선층(M2)에 배치된 N3 배선과 제1 배선층(M1)에 배치된 게이트 전극(1005)의 사이, 및 제2 배선층(M2)에 배치된 N1 배선과 제1 배선층(M1)에 배치된 게이트 전극(1005)의 사이 각각에서, MIM 용량이 구성되어 있어도 된다.
(제3 배선층(M3) 이상의 층)
또한, 제2 배선층(M2) 상에 제3 배선층(M3) 및 그 이상의 배선층을 배치할 경우에는, 제2 배선층(M2)과 마찬가지로, 각 배선에 대해 요구되는 결합 용량에 따라 N1 배선~N4 배선 및/또는 전원선을 배치함으로써, 빗살 용량이 형성되어도 된다.
이 때, 최상층(본 예에서는, 제3 배선층(M3))에는, 전원선(VDD, GND, VSS)이 배치되면 좋다. 이에 의해, 전원선을 검출칩(202) 등의 외부로부터의 전자기적 간섭에 대한 쉴드층으로서 기능시키는 것이 가능해지기 때문에, 동작 안정성을 향상시키는 것이 가능하게 된다.
또한, 최상층에는, N4 배선을 더 배치함으로써, N4 배선과 전원선의 사이에서 빗살 용량을 구성해도 된다.
또한, 이상과 같이 구성되는 빗살 용량 중, N4 배선과 다른 배선으로 구성되는 빗살 용량은, 최외주에 N4 배선이 배치되도록 구성되면 좋다. 또한, 최외주에 위치하는 N4 배선의 옆에는, 전원선이 배치되면 좋다.
9.2 효과
이상과 같이, 제1 내지 제3 조건 중 적어도 하나를 만족하도록, N1 배선~N4 배선 및 전원선(VDD, GND, VSS)을 설계함으로써, 이하에 예시하는 효과를 나타내는 것이 가능하게 된다.
제1 배선층(M1)에 N4 배선을 배치하고, N1 배선~N3 배선을 편측 전극으로 하는 빗살 용량을 제2 배선층(M2) 또는 그 이상의 층에 배치함으로써, 제1 배선층(M1)이 N1 배선~N3 배선과 전원선(VDD, GND, VSS)의 사이의 전계를 차폐하는 쉴드층으로서 기능할 수 있기 때문에, N1 배선~N3 배선과 반도체 기판(1001)의 사이의 결합 용량이 저감되고, 이에 의해, BGR을 저감시키는 것이 가능하게 된다.
제1 배선층(M1)에 N4 배선을 배치하고, 대면적의 N4-기판 용량을 형성함으로써, 대용량의 N4-기판 용량이 형성되기 때문에, BGR을 대폭으로 저감시키는 것이 가능하게 된다.
제2 배선층(M2) 또는 그 이상의 층에, 빗살 용량인 N3-N4 용량, N2-N4 용량, N1-N4 용량, N1-N3 용량, N1-N2 용량, N4-전원선 용량을 배치함으로써, N1 배선~N4 배선과 반도체 기판(1001)의 사이의 결합 용량을 증가시키지 않고, 이들 용량을 증가시키는 것이 가능해지기 때문에, BGR을 저감시키는 것이 가능하게 된다.
제1 배선층(M1)에 N4 배선을 배치하고, 제2 배선층(M2)에 N1 배선~N3 배선을 배치하는 것으로, 층간절연막(1010)을 구성하는 층간절연막에 의해 N1 배선~N3 배선과 N4 배선과의 사이의 결합 용량이 형성되기 때문에, BGR을 저감시키는 것이 가능하게 된다.
빗살 용량의 최외주를 N4 배선으로 함으로써, 같은 층의 N1 배선~N3 배선과 전원선의 결합이 같은 층의 N4 배선에 의해 차폐되기 때문에, N1~N3 배선과 전원선의 사이의 결합 용량을 저감하면서, N4-전원선 용량을 증가시키는 것이 가능하게 된다. 이에 의해, BGR을 저감시키는 것이 가능하게 된다.
9.3 배선 레이아웃의 구체예
다음으로, 본 실시형태에 관한 N1 배선~N4 배선 및 전원선(VDD, GND, VSS)의 구체적인 레이아웃예에 대하여 설명한다. 한편, 이하의 설명에서는, 간략화를 위해, 응답 회로(301)에 대해 배치되는 N1 배선~N4 배선 및 전원선(VDD, GND, VSS)에 주목한다. 또한, 본 예에서는, 층간절연막(1010)이 제1 배선층(M1)~ 제4 배선층(M4)의 4층으로 구성되어 있는 경우를 예시한다.
도 71은 제1 배선층(M1)의 배선 레이아웃예를 나타내는 평면도이고, 도 72는 제2 배선층(M2)의 배선 레이아웃예를 나타내는 평면도이며, 도 73은 제3 배선층(M3)의 배선 레이아웃예를 나타내는 평면도이며, 도 74는 제4 배선층(M4)의 배선 레이아웃예를 나타내는 평면도이다. 또한, 도 75는, 도 71~도 74에 있어서의 A-A’단면의 단면 구조예를 나타내는 단면도이다. 나아가, 도 76은, 변형예에 관한 제1 배선층(M1)의 배선 레이아웃예를 나타내는 평면도이다.
도 71~도 75에 나타낸 바와 같이, 제1 배선층(M1)에서는, 화소 에리어(10)에 있어서의 대부분의 영역에, 빗살 구조를 가지는 N4 배선이 배치되고, 그 주위를 둘러싸도록, 전원선(VDD, GND, VSS)이 배치되고 있다. 또한, 제1 배선층(M1)에는, 응답 회로(301)를 구성하는 각종 트랜지스터와 전기적으로 접속하기 위해, N1 배선~N3 배선의 일부가 배치되고 있다.
제2 배선층(M2)에서는, N4 배선과 N1 배선 또는 N3 배선이 교대로 배열하도록, 각각의 빗살 배선이 배치되고 있다. 이 때, 최외주에 N4 배선이 배치된다. 또한, 제3 배선층(M3)에서는, N4 배선을 둘러싸도록, 전원선(VDD)이 배치된다.
최상층인 제4 배선층(M4)에서는, N4 배선과 N3 배선이 교대로 배열하도록, 각각의 빗살 배선이 배치되고, 그 주위가 전원선(GND)으로 둘러싸여 있다.
한편, 도 71 및 도 72에 나타낸 바와 같이, 어느 배선층(본 예에서는, 제1 배선층(M1))에 배치된 빗살 배선의 연장 방향과 다른 배선층(본 예에서는 제2 배선층(M2))에 배치된 빗살 배선의 연장 방향은, 평행하지 않은(본 예에서는 수직) 것이 바람직하다. 이에 의해, 광전 변환 소자(311)를 통과해서 층간절연막(1010)에 입사한 광을 N1 배선~N4 배선 및 전원선에서 반사하여 광전 변환 소자(311)로 되돌리는 것이 가능해지기 때문에, 양자 효율을 개선하는 것이 가능하게 된다.
또한, 도 76에 나타낸 바와 같이, 제1 배선층(M1)에 배치되는 N4 배선은, 상술한 바와 같이, 빗살 구조 대신에, 솔리드(solid) 형상의 패턴이어도 된다.
10. 제10 실시 형태
다음으로, 본 개시의 제10 실시 형태에 대하여 설명한다. 상술한 실시 형태에 있어서, EVS 모드와 CIS 모드를 동시에 구동할 경우, 화소 회로(370)의 전송 트랜지스터(372)를 구동할 때의 전송 신호(TRG)의 전위 변화에 의해 센스 노드(SN)의 전위가 흔들리고, 이에 의해, EVS 동작에 있어서의 오검출이나 불감 기간을 야기할 가능성이 존재한다. 이를, 도 77에 나타내는 공유 블록의 회로 구성예, 및 도 78에 나타내는 전송 트랜지스터(372) 및 스위칭 트랜지스터(317)와 각 구동선(TG11~TG42)의 접속예를 사용하여 설명한다. 한편, 도 77에 나타내는 공유 블록(221Z)은, 상술한 도 32을 사용하여 설명한 공유 블록(221A)으로부터 제어 트랜지스터(318)를 생략한 구성이지만, 이는 단순한 일예이며, 공유 블록(221Z)의 구성은 이것에 한정되는 것은 아니다.
도 77에 나타낸 바와 같이, EVS 모드와 CIS 모드를 동시에 구동하는 하이브리드 모드에서는, 공유 블록(221X)을 구성하는 2×2의 합계 4개의 화소(예를 들면, 응답 회로(301A1~301A4)) 중, 하나의 화소(예를 들면, 응답 회로(301A1)가 EVS 모드로 동작함으로써 휘도 변화를 상시 검출하고, 나머지 3개의 화소(예를 들면, 응답 회로(301A2~301A4)가 CIS 모드로 동작함으로써 소정의 프레임 레이트로 계조 화상을 생성한다. 이에 의해, 예를 들면, EVS 모드에서 휘도 변화가 검출된 영역에 대하여, 휘도 변화가 일어난 순간의 계조 화상을 취득하는 것이 가능하게 된다.
단, 도 78에 나타낸 바와 같이, 하이브리드 모드에서는, CIS 모드로 동작하는 3개의 화소(응답 회로(301A2~301A4). 이하, CIS 모드로 동작하는 화소를 CIS 화소(상술한 계조 화소에 상당)라고도 함)의 전송 트랜지스터(372)의 게이트에 접속된 구동선(TG22, TG32 및 TG42)에는, 광전 변환 소자(311)로부터 부유 확산 영역(374)으로 신호 전하를 전송하기 위한 전송 신호가 소정의 주기로 반복하여 인가되는 반면, EVS 모드로 동작하는 화소(응답 회로(301A1). 이하, EVS 모드로 동작하는 화소를 EVS 화소(상술한 검출 화소에 상당)라고도 함)의 전송 트랜지스터(372)의 게이트에 접속된 구동선(TG12)에는, 상시, 오프 전압이 인가된다.
그 때문에, CIS 화소(응답 회로(301A2~301A4))에 접속된 구동선(TG22, TG32 및 TG42)과, EVS 화소(응답 회로(301A1))에서의 센스 노드(SN)의 사이에 결합 용량이 있으면, 정전 유도에 의해 센스 노드(SN)의 SN 전위가 구동선(TG22, TG32 및 TG42)에 인가된 전송 신호의 전위 변화에 따라서 흔들린다(fluctuate). 그러면, CIS 모드로부터 EVS 모드로 천이할 때에 SN 전위가 흔들릴 경우와 마찬가지로, EVS 화소의 대수 응답부(310/310A)의 동작이 영향을 받고, 그 결과, 오검출이나 불감 기간이 발생할 수 있다. 한편, 이러한 센스 노드(SN)의 SN 전위의 흔들림은, 전송 신호 이외에도, 예를 들면, 선택 신호나 리셋 신호에 의해서도 마찬가지로 일어날 수 있는 것이다.
이에 본 실시형태에서는, CIS 화소의 전송 트랜지스터(372), 선택 트랜지스터(376), 리셋 트랜지스터(373) 각각의 게이트에 접속된 구동선과, EVS 화소의 센스 노드(SN)의 사이의 커플링 용량을 저감함으로써, 전송 신호가 센스 노드(SN)의 SN 전위를 흔들리게 하는 것에 의한 불량을 회피한다.
10.1 단면 구조 및 배선 레이아웃예
도 79는, 본 실시형태에 관한 배선 구조예를 나타내는 단면도이다. 한편, 도 79에는, 설명의 간략화를 위해, 노드(N1~N4)가 배치되는 반도체 기판(1001) 및 층간절연막(1010)이 발췌하여 나타내져 있다. 또한, 도 80은, 제1 배선층(M1)의 배선 레이아웃예를 나타내는 평면도이며, 도 81은, 제2 배선층(M2)의 배선 레이아웃예를 나타내는 평면도이며, 도 82은, 제3 배선층(M3)의 배선 레이아웃예를 나타내는 평면도이며, 도 83은, 제4 배선층(M2)의 배선 레이아웃예를 나타내는 평면도이다.
도 79~도 83에 나타낸 바와 같이, 본 실시형태에서는, 화소 회로(370)를 구성하는 전송 트랜지스터(372), 리셋 트랜지스터(373) 및 선택 트랜지스터(376)의 게이트에 접속되는 구동선(LD)이, 센스 노드(SN)와는 다른 배선층에 배치된다. 도 79~도 83에 나타내는 예에서는, 구동선(LD) 중 구동선(TG11)이 층간절연막(1010)에 있어서의 최상층의 제4 배선층(M4)에 배치되고, 센스 노드(SN)가 제1 배선층(M1) 및 제2 배선층(M2)에 배치된 경우가 나타내져 있다.
또한, 본 실시형태에서는, 구동선(LD)과 센스 노드(SN)의 사이에 전자 쉴드로서 기능하는 배선(이하, 쉴드 배선이라고도 함)(1012)이 배치된다. 도 79에 나타내는 예에서는, 센스 노드(SN)가 배치된 제1 배선층(M1) 및 제2 배선층(M2)과, 구동선(LD)이 배치된 제4 배선층(M4)과의 사이의 제3 배선층(M3)에 쉴드 배선(1012)이 배치된 경우가 나타내져 있다. 이 쉴드 배선(1012)은, 예를 들면, N2 배선~N4 배선이나 전원선(VDD, GND, VSS) 등이어도 된다.
또한, 구동선(LD)은, 층간절연막(1010)에 형성된 비아 배선(1011)을 통해, 반도체 기판(1001)의 소자 형성면에 설치된 화소 회로(370)(도 79~도 83에 나타내는 예에서는, 전송 트랜지스터(372))에 접속된다. 그 때문에, 구동선(LD)이 센스 노드(SN)보다 상층의 배선층에 배치되고 있는 경우, 구동선(LD)과 화소 회로(370)를 접속하는 배선(이것도 구동선(LD)의 일부)이 센스 노드(SN)가 설치된 배선층을 관통하는 것이 된다. 이에 본 실시형태에서는, 센스 노드(SN)가 설치된 배선층과 같은 층에 있어서, 이 배선층을 관통하는 구동선(LD)과 센스 노드(SN)의 사이에, 전자 쉴드로서 기능하는 쉴드 배선(1012)이 설치된다. 도 79~도 83에 나타내는 예에서는, 제4 배선층(M4)의 구동선(TG11)과 응답 회로(301A1)에 있어서의 전송 트랜지스터(372)의 게이트를 접속하는 영역(R13) 내의 구동선(LD)과, 다른 응답 회로(301A2)(및 301A3, 301A4)에 있어서의 센스 노드(SN)와의 사이의 영역(R12)에, 쉴드 배선이 배치된다. 이 쉴드 배선은, 예를 들면, N2 배선~N4 배선이나 전원선(VDD, GND, VSS) 등이어도 된다.
이와 같이, 센스 노드(SN)와 구동선(LD)의 사이에 쉴드 배선(1012)을 배치함으로써, 센스 노드(SN)와 구동선(LD)의 사이의 결합 용량이 저감된다. 이에 의해, 구동선(LD)에 인가된 구동 신호의 전위 변화에 의한 SN 전위의 흔들림이 억제되기 때문에, 오검출이나 불감 기간의 발생을 억제하는 것이 가능하게 된다.
나아가 또한, 본 실시형태에서는, 구동선(LD)과 반도체 기판(1001) 상의 각종 트랜지스터의 게이트를 접속하는 배선(도 79~도 83에 나타내는 예에서는, 예를 들면, 영역(R13) 내의 구동선(LD))을, 반도체 기판(1001)의 소자 형성면에 대하여 대략 수직인 배선으로 한다. 이에 의해, 센스 노드(SN)와 구동선(LD)의 사이의 대향 면적을 축소하는 것이 가능해지기 때문에, 센스 노드(SN)와 구동선(LD)의 사이의 결합 용량을 저감하는 것이 가능하게 된다. 그 결과, 구동선(LD)에 인가된 구동 신호에 의한 SN 전위의 흔들림이 억제되기 때문에, 오검출이나 불감 기간의 발생을 억제하는 것이 가능하게 된다.
11. 이동체에의 응용예
본 개시에 따른 기술(본 기술)은 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시에 따른 기술은 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등 어느 종류의 이동체에 탑재되는 장치로서 실현되어도 된다.
도 84는 본 개시에 따른 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
차량 제어 시스템(12000)은 통신 네트워크(12001)를 거쳐 접속된 복수의 전자 제어 유닛을 구비한다. 도 84에 나타낸 예에서는, 차량 제어 시스템(12000)은 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로컴퓨터(12051), 음성 화상 출력부(12052), 및 차재 네트워크 I/F(Interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은 각종 프로그램에 따라 차량의 구동계에 관련하는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
보디계 제어 유닛(12020)은 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 보디계 제어 유닛(12020)은 키리스 엔트리(keyless entry) 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는 헤드 램프, 백 램프, 브레이크 램프, 깜빡이 또는 안개등 등의 각종 램프의 제어장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은 이들 전파 또는 신호의 입력을 수신하여, 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은 촬상부(12031)에 차 밖의 화상을 촬상시키고, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차, 장애물, 표지 또는 노면 상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 된다.
촬상부(12031)는 광을 수광하고, 그 광의 수광량에 따른 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 측거의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은 가시광이어도 되고, 적외선 등의 비가시광이어도 된다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면, 운전자를 촬상하는 카메라를 포함한다. 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 기초하여 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 졸고 있지 않은지를 판별해도 된다.
마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 기초하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하여, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간거리에 기초하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 차선 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량 주위의 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 기초하여, 보디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차외 정보 검출 유닛(12030)으로 검지한 선행차 또는 대향차의 위치에 따라 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력장치로 음성 및 화상 중 적어도 일방의 출력 신호를 송신한다. 도 85의 예에서는, 출력장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되고 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이 중 적어도 하나를 포함하고 있어도 된다.
도 85는 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다.
도 85에서는, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104 및 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노즈, 사이드 미러, 리어범퍼, 백 도어 및 차실내의 프런트 글래스의 상부 등의 위치에 설치된다. 프런트 노즈에 구비되는 촬상부(12101) 및 차실내의 프런트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 차실내의 프런트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 선행 차량 또는 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
또한, 도 85에는 촬상부(12101 내지 12104)의 촬영 범위의 일례가 도시되어 있다. 촬상 범위(12111)는, 프런트 노즈에 설치된 촬상부(12101)의 촬상 범위를 나타낸다. 촬상 범위(12112, 12113)는, 각각 사이드 미러에 설치된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어범퍼 또는 백 도어에 설치된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)로 촬상된 화상 데이터가 중첩됨으로써, 차량(12100)을 상방으로부터 본 부감 화상을 얻을 수 있다.
촬상부(12101 내지 12104) 중 적어도 하나는 거리 정보를 취득하는 기능을 가지고 있어도 된다. 예를 들면, 촬상부(12101 내지 12104) 중 적어도 하나는 복수의 촬상 소자로 이루어지는 스테레오 카메라여도 되고, 위상차 검출용의 화소를 가지는 촬상 소자여도 된다.
예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어지는 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대속도)를 구함으로써, 특히 차량(12100)의 진행로 상에 있는 가장 가까운 입체물로, 차량(12100)과 대략 같은 방향으로 소정의 속도(예를 들면, 0km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로컴퓨터(12051)는, 선행차와의 사이에서 미리 확보해야 하는 차간거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함함)나 자동 가속 제어(추종 발진 제어도 포함함) 등을 행할 수 있다. 이와 같이 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 바탕으로, 입체물에 관한 입체물 데이터를, 이륜차, 보통 차량, 대형차량, 보행자, 전신주 등 그 외의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로컴퓨터(12051)는, 차량(12100) 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로컴퓨터(12051)는, 각 장애물과의 충돌 위험도를 나타내는 충돌 리스크를 판단하여, 충돌 리스크가 설정값 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통해 드라이버에 경보를 출력하거나, 구동계 제어 유닛(12010)을 통해 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.
촬상부(12101 내지 12104) 중 적어도 하나는, 적외선을 검출하는 적외선 카메라여도 된다. 예를 들면, 마이크로컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지 아닌지를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면, 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에 있어서의 특징점을 추출하는 절차와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지 아닌지를 판별하는 절차에 의해 행해진다. 마이크로컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하여, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 원하는 위치에 표시하도록 표시부(12062)를 제어해도 된다.
이상, 본 개시에 관한 기술이 적용될 수 있는 차량 제어 시스템의 일 예에 대하여 설명하였다. 본 개시에 관한 기술은, 이상 설명한 구성 중 촬상부(12031)에 적용될 수 있다. 구체적으로는, 도 1의 촬상 장치(100)는, 촬상부(12031)에 적용할 수 있다. 촬상부(12031)에 본 개시에 관한 기술을 적용함으로써, 화소를 미세화하고, 보다 보기 쉬운 촬영 화상을 얻을 수 있기 때문에, 드라이버의 피로를 경감하는 것이 가능하게 된다.
한편, 상술한 실시 형태는 본 기술을 구현하기 위한 일 예를 제시한 것이며, 실시 형태에 있어서의 사항과, 청구 범위에 있어서의 발명 특정 사항은 각각 대응 관계를 가진다. 마찬가지로, 청구 범위에 있어서의 발명 특정 사항과, 이것과 동일 명칭을 붙인 본 기술의 실시 형태에 있어서의 사항과는 각각 대응 관계를 가진다. 단, 본 기술은 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에 있어서 실시 형태에 다양한 변형을 실시함으로써 구현할 수 있다.
한편, 본 명세서에 기재된 효과는 어디까지나 예시이며, 한정되는 것은 아니고, 다른 효과가 있어도 좋다.
한편, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1)
각각 입사광의 휘도 변화를 출력하는 복수의 화소와,
상기 화소 각각으로부터 출력된 상기 휘도 변화에 기초하여 이벤트 신호를 출력하는 검출 회로를 구비하고,
상기 화소 각각은,
입사광량에 따른 전하를 발생시키는 광전 변환 소자와,
상기 광전 변환 소자에 접속되어, 상기 광전 변환 소자로부터 유출된 광전류를 해당 광전류의 대수값에 따른 전압 신호로 변환하는 대수 변환 회로와,
드레인이 상기 대수 변환 회로의 센스 노드에 접속된 제1 트랜지스터를 구비하는, 고체 촬상 장치.
(2)
상기 제1 트랜지스터의 소스는, 기준 전위 이상이며 전원 전압보다 낮은 제1 전위에 접속되는 상기 (1)에 기재된 고체 촬상 장치.
(3)
상기 화소 각각은, 상기 대수 변환 회로로부터 출력된 상기 전압 신호에 기초하여 상기 광전 변환 소자에 입사한 입사광의 휘도 변화를 출력하는 제1 회로를 더 구비하고,
상기 검출 회로는, 상기 화소 각각으로부터 출력된 상기 휘도 변화에 기초하여 상기 이벤트 신호를 출력하는 제2 회로를 구비하는,
상기 (2)에 기재된 고체 촬상 장치.
(4)
상기 기준 전위는, 부(負) 전위 혹은 접지 전위인 상기 (2)에 기재된 고체 촬상 장치.
(5)
상기 제1 전위는, 상기 대수 변환 회로의 정상 동작시에 있어서의 상기 센스 노드의 전위보다 낮은 전위인 상기 (2)에 기재된 고체 촬상 장치.
(6)
상기 대수 변환 회로는,
상기 광전 변환 소자에 게이트가 접속된 제2 트랜지스터와,
상기 광전 변환 소자에 소스가 접속된 제3 트랜지스터를 구비하고,
상기 제3 트랜지스터의 게이트는, 상기 제2 트랜지스터의 드레인에 접속되고,
상기 센스 노드는, 상기 제2 트랜지스터의 게이트에 접속된 배선인, 상기 (2)~(5)의 어느 하나에 기재된 고체 촬상 장치.
(7)
상기 화소 각각은, 상기 제2 트랜지스터의 상기 게이트 및 상기 제3 트랜지스터의 상기 소스에 드레인이 접속되고, 상기 광전 변환 소자에 소스가 접속된 제4 트랜지스터를 더 구비하는 상기 (6)에 기재된 고체 촬상 장치.
(8)
상기 화소 각각은,
상기 광전 변환 소자에 소스가 접속된 제5 트랜지스터와,
상기 제5 트랜지스터의 드레인에 접속되고, 상기 광전 변환 소자에 발생한 전하에 따른 화소 신호를 생성하는 판독 회로를 더 구비하는, 상기 (7)에 기재된 고체 촬상 장치.
(9)
상기 제1 트랜지스터는, 상기 제5 트랜지스터 및 상기 제4 트랜지스터를 통해 상기 센스 노드에 접속되는 상기 (8)에 기재된 고체 촬상 장치.
(10)
상기 화소 각각은, 상기 제4 트랜지스터의 상기 드레인과 상기 제5 트랜지스터의 상기 드레인에 접속된 제6 트랜지스터를 더 구비하는, 상기 (8)또는 (9)에 기재된 고체 촬상 장치.
(11)
상기 제1 트랜지스터는, 상기 제6 트랜지스터를 통해 상기 센스 노드에 접속되는 상기 (10)에 기재된 고체 촬상 장치.
(12)
상기 판독 회로는, 소스가 상기 제5 트랜지스터의 상기 드레인에 접속되고, 드레인이 상기 제1 전위에 접속되는 상기 제1 트랜지스터를 포함하는, 상기 (8)~(11)의 어느 하나에 기재된 고체 촬상 장치.
(13)
상기 화소 각각은, 상기 제4 트랜지스터의 상기 드레인과 상기 제5 트랜지스터의 상기 드레인에 접속된 제6 트랜지스터를 더 구비하는, 상기 (12)에 기재된 고체 촬상 장치.
(14)
상기 제1 트랜지스터는, 상기 제4 트랜지스터를 통해 상기 센스 노드에 접속되는 상기 (8)~(13)의 어느 하나에 기재된 고체 촬상 장치.
(15)
상기 화소 각각은,
상기 제4 트랜지스터의 상기 드레인에 소스가 접속된 제5 트랜지스터와,
상기 제4 트랜지스터의 상기 드레인, 상기 제3 트랜지스터의 상기 소스 및 상기 제2 트랜지스터의 상기 게이트에 드레인이 접속되고, 상기 제5 트랜지스터의 상기 드레인에 소스가 접속된 제6 트랜지스터를 더 구비하고,
상기 제1 트랜지스터는, 상기 제6 트랜지스터를 통해 상기 센스 노드에 접속되는, 상기 (7)에 기재된 고체 촬상 장치.
(16)
상기 화소 각각은, 상기 제5 트랜지스터의 드레인에 접속되고, 상기 광전 변환 소자에 발생한 전하에 따른 화소 신호를 생성하는 판독 회로를 더 구비하고,
상기 판독 회로는, 소스가 상기 제5 트랜지스터의 상기 드레인에 접속되고, 드레인이 상기 제1 전위에 접속되는 상기 제1 트랜지스터를 포함하는, 상기 (15)에 기재된 고체 촬상 장치.
(17)
상기 대수 변환 회로는, 해당 대수 변환 회로에 흐르는 전류를 제어하는 바이어스 회로를 포함하는 상기 (1)~(16)의 어느 하나에 기재된 고체 촬상 장치.
(18)
상기 화소 각각은, 상기 광전 변환 소자에 소스가 접속된 제5 트랜지스터를 더 구비하고,
상기 복수의 화소 사이에서, 상기 제5 트랜지스터의 상기 드레인을 공통으로 접속하는 공통선을 더 구비하는, 상기(1)~(17)의 어느 하나에 기재된 고체 촬상 장치.
(19)
상기 공통선에 접속되고, 상기 화소 각각의 상기 광전 변환 소자에 발생한 전하에 따른 화소 신호를 생성하는 판독 회로를 더 구비하는, 상기 (18)에 기재된 고체 촬상 장치.
(20)
상기 제1 트랜지스터는, 상기 공통선에 접속되고, 상기 복수의 화소에서 공유되는 상기 (18)또는 (19)에 기재된 고체 촬상 장치.
(21)
상기 복수의 화소 각각이 구비하는 상기 광전 변환 소자는, 반도체 기판의 소자 형성면에 행렬 형상으로 배열되고,
상기 제1 트랜지스터는, 상기 행렬 형상으로 배열되는 상기 광전 변환 소자의 사이에서 상기 소자 형성면에 배치되고 있는,
상기 (1)~(20)의 어느 하나에 기재된 고체 촬상 장치.
(22)
상기 복수의 화소 각각이 구비하는 상기 광전 변환 소자는, 반도체 기판의 소자 형성면에 행렬 형상으로 배열되고,
상기 제6 트랜지스터는, 상기 행렬 형상으로 배열되는 상기 광전 변환 소자의 사이에서 상기 소자 형성면에 배치되고 있는,
상기 (10)에 기재된 고체 촬상 장치.
(23)
상기 광전 변환 소자 및 상기 제1 트랜지스터는, 상기 소자 형성면에 있어서 상기 행렬 형상으로 주기적으로 배치되어 있는 상기 (21) 또는 (22)에 기재된 고체 촬상 장치.
(24)
각각 입사광의 휘도 변화를 출력하는 복수의 화소와,
상기 화소 각각으로부터 출력된 상기 휘도 변화에 기초하여 이벤트 신호를 출력하는 검출 회로를 구비하고,
상기 화소 각각은,
입사광량에 따른 전하를 발생시키는 광전 변환 소자와,
상기 광전 변환 소자에 접속되어, 상기 광전 변환 소자로부터 유출된 광전류를 해당 광전류의 대수값에 따른 전압 신호로 변환하는 대수 변환 회로를 구비하고,
상기 복수의 화소 각각이 구비하는 상기 광전 변환 소자는, 반도체 기판의 소자 형성면에 행렬 형상으로 배열되고,
상기 대수 변환 회로는,
상기 광전 변환 소자에 게이트가 접속된 제1 트랜지스터와,
상기 광전 변환 소자에 소스가 접속되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속된 제2 트랜지스터와,
상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 게이트에 소스가 접속되고, 게이트가 상기 제2 트랜지스터의 드레인에 접속된 제3 트랜지스터와,
상기 제2 트랜지스터의 드레인 및 상기 제3 트랜지스터의 게이트에 소스가 접속되고, 게이트가 상기 제3 트랜지스터의 드레인에 접속된 제4 트랜지스터를 구비하고,
상기 제1 트랜지스터의 게이트에 접속된 제1 배선과,
상기 제2 트랜지스터의 게이트와 상기 제1 트랜지스터의 드레인을 접속하는 제2 배선과,
상기 제3 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인을 접속하는 제3 배선과,
상기 제4 트랜지스터의 게이트와 상기 제3 트랜지스터의 드레인을 접속하는 제4 배선을 더 구비하고,
상기 제1 배선 내지 상기 제4 배선은, 상기 반도체 기판의 상기 소자 형성면측에 배치된 층간절연막 내에 복수의 배선층으로 분산되어 배치되고,
상기 제4 배선의 적어도 일부는, 상기 층간절연막 내에 배치된 상기 복수의 배선층 중 상기 반도체 기판측에 가장 가까운 배선층에 배치되는,
고체 촬상 장치.
(25)
각각 입사광의 휘도 변화를 출력하는 복수의 화소와,
상기 화소 각각으로부터 출력된 상기 휘도 변화에 기초하여 이벤트 신호를 출력하는 검출 회로를 구비하고,
상기 화소 각각은,
입사광량에 따른 전하를 발생시키는 광전 변환 소자와,
상기 광전 변환 소자에 접속되어, 상기 광전 변환 소자로부터 유출된 광전류를 해당 광전류의 대수값에 따른 전압 신호로 변환하는 대수 변환 회로를 구비하고,
상기 복수의 화소 각각이 구비하는 상기 광전 변환 소자는, 반도체 기판의 소자 형성면에 행렬 형상으로 배열되고,
상기 대수 변환 회로는,
상기 광전 변환 소자에 게이트가 접속된 제1 트랜지스터와,
상기 광전 변환 소자에 소스가 접속되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속된 제2 트랜지스터와,
상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 게이트에 소스가 접속되고, 게이트가 상기 제2 트랜지스터의 드레인에 접속된 제3 트랜지스터와,
상기 제2 트랜지스터의 드레인 및 상기 제3 트랜지스터의 게이트에 소스가 접속되고, 게이트가 상기 제3 트랜지스터의 드레인에 접속된 제4 트랜지스터를 구비하고,
상기 제1 트랜지스터의 게이트에 접속된 제1 배선과,
상기 제2 트랜지스터의 게이트와 상기 제1 트랜지스터의 드레인을 접속하는 제2 배선과,
상기 제3 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인을 접속하는 제3 배선과,
상기 제4 트랜지스터의 게이트와 상기 제3 트랜지스터의 드레인을 접속하는 제4 배선을 더 구비하고,
상기 제1 배선 내지 상기 제4 배선은, 상기 반도체 기판의 상기 소자 형성면측에 배치된 층간절연막 내에 복수의 배선층으로 분산되어 배치되고,
상기 제1 배선 ~ 상기 제4 배선 중 적어도 1개는, 빗살 구조를 가지는, 고체 촬상 장치.
(26)
각각 입사광의 휘도 변화를 출력하는 복수의 화소와,
상기 화소 각각으로부터 출력된 상기 휘도 변화에 기초하여 이벤트 신호를 출력하는 검출 회로를 구비하고,
상기 화소 각각은,
입사광량에 따른 전하를 발생시키는 광전 변환 소자와,
상기 광전 변환 소자에 접속되어, 상기 광전 변환 소자로부터 유출된 광전류를 해당 광전류의 대수값에 따른 전압 신호로 변환하는 대수 변환 회로를 구비하고,
상기 복수의 화소 각각이 구비하는 상기 광전 변환 소자는, 반도체 기판의 소자 형성면에 행렬 형상으로 배열되고,
상기 대수 변환 회로는,
상기 광전 변환 소자에 게이트가 접속된 제1 트랜지스터와,
상기 광전 변환 소자에 소스가 접속되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속된 제2 트랜지스터와,
상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 게이트에 소스가 접속되고, 게이트가 상기 제2 트랜지스터의 드레인에 접속된 제3 트랜지스터와,
상기 제2 트랜지스터의 드레인 및 상기 제3 트랜지스터의 게이트에 소스가 접속되고, 게이트가 상기 제3 트랜지스터의 드레인에 접속된 제4 트랜지스터를 구비하고,
상기 제1 트랜지스터의 게이트에 접속된 제1 배선과,
상기 제2 트랜지스터의 게이트와 상기 제1 트랜지스터의 드레인을 접속하는 제2 배선과,
상기 제3 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인을 접속하는 제3 배선과,
상기 제4 트랜지스터의 게이트와 상기 제3 트랜지스터의 드레인을 접속하는 제4 배선을 더 구비하고,
상기 제1 배선 내지 상기 제4배선은, 상기 반도체 기판의 상기 소자 형성면측에 배치된 층간절연막 내에 복수의 배선층으로 분산되어 배치되고,
상기 제4 배선의 적어도 일부는, 상기 층간절연막 내에 배치된 상기 복수의 배선층 중 상기 반도체 기판측에 가장 가까운 배선층에 배치되고,
상기 반도체 기판측에 가장 가까운 배선층에 배치된 상기 제4 배선의 적어도 일부는, 솔리드 형상의 패턴인,
고체 촬상 장치.
(27)
각각 입사광의 휘도 변화를 출력하는 복수의 화소와,
상기 화소 각각으로부터 출력된 상기 휘도 변화에 기초하여 이벤트 신호를 출력하는 검출 회로를 구비하고,
상기 화소 각각은,
입사광량에 따른 전하를 발생시키는 광전 변환 소자와,
상기 광전 변환 소자에 접속되어, 상기 광전 변환 소자로부터 유출된 광전류를 해당 광전류의 대수값에 따른 전압 신호로 변환하는 대수 변환 회로를 구비하고,
상기 복수의 화소 각각이 구비하는 상기 광전 변환 소자는, 반도체 기판의 소자 형성면에 행렬 형상으로 배열되고,
상기 대수 변환 회로는,
상기 광전 변환 소자에 게이트가 접속된 제1 트랜지스터와,
상기 광전 변환 소자에 소스가 접속되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속된 제2 트랜지스터와,
상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 게이트에 소스가 접속되고, 게이트가 상기 제2 트랜지스터의 드레인에 접속된 제3 트랜지스터와,
상기 제2 트랜지스터의 드레인 및 상기 제3 트랜지스터의 게이트에 소스가 접속되고, 게이트가 상기 제3 트랜지스터의 드레인에 접속된 제4 트랜지스터를 구비하고,
상기 제1 트랜지스터의 게이트에 접속된 제1 배선과,
상기 제2 트랜지스터의 게이트와 상기 제1 트랜지스터의 드레인을 접속하는 제2 배선과,
상기 제3 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인을 접속하는 제3 배선과,
상기 제4 트랜지스터의 게이트와 상기 제3 트랜지스터의 드레인을 접속하는 제4 배선을 더 구비하고,
상기 제1 배선 내지 상기 제4 배선은, 상기 반도체 기판의 상기 소자 형성면측에 배치된 층간절연막 내에 복수의 배선층으로 분산되어 배치되고,
상기 반도체 기판측에 가장 가까운 배선층은, 상기 반도체 기판의 상기 소자 형성면에 형성된 1이상의 트랜지스터의 게이트 전극을 포함하고,
상기 제4 배선의 상기 적어도 일부는, 상기 1이상의 트랜지스터 중 적어도 하나의 게이트 전극인,
고체 촬상 장치.
(28)
각각 입사광의 휘도 변화를 출력하는 복수의 화소와,
상기 화소 각각으로부터 출력된 상기 휘도 변화에 기초하여 이벤트 신호를 출력하는 검출 회로를 구비하고,
상기 화소 각각은,
입사광량에 따른 전하를 발생시키는 광전 변환 소자와,
상기 광전 변환 소자에 접속되어, 상기 광전 변환 소자로부터 유출된 광전류를 해당 광전류의 대수값에 따른 전압 신호로 변환하는 대수 변환 회로를 구비하고,
상기 복수의 화소 각각이 구비하는 상기 광전 변환 소자는, 반도체 기판의 소자 형성면에 행렬 형상으로 배열되고,
상기 대수 변환 회로는,
상기 광전 변환 소자에 게이트가 접속된 제1 트랜지스터와,
상기 광전 변환 소자에 소스가 접속되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속된 제2 트랜지스터와,
상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 게이트에 소스가 접속되고, 게이트가 상기 제2 트랜지스터의 드레인에 접속된 제3 트랜지스터와,
상기 제2 트랜지스터의 드레인 및 상기 제3 트랜지스터의 게이트에 소스가 접속되고, 게이트가 상기 제3 트랜지스터의 드레인에 접속된 제4 트랜지스터를 구비하고,
상기 제1 트랜지스터의 게이트에 접속된 제1 배선과,
상기 제2 트랜지스터의 게이트와 상기 제1 트랜지스터의 드레인을 접속하는 제2 배선과,
상기 제3 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인을 접속하는 제3 배선과,
상기 제4 트랜지스터의 게이트와 상기 제3 트랜지스터의 드레인을 접속하는 제4 배선과,
상기 층간절연막 내에 배치되고, 전원 전압, 접지 전압 또는 소정 전위에 접속된 전원선을 더 구비하고,
상기 제1 배선 내지 상기 제4 배선은, 상기 반도체 기판의 상기 소자 형성면측에 배치된 층간절연막 내에 복수의 배선층으로 분산되어 배치되고,
상기 제4 배선의 적어도 일부는, 상기 전원선이 배치된 층 중 상기 반도체 기판에 가장 가까운 층보다 상기 반도체 기판에 가까운 위치에 배치되는,
고체 촬상 장치.
(29)
상기 제1 배선 내지 상기 제4 배선 중 상기 반도체 기판측에 가장 가까운 배선층에 배치된 배선 사이에서 형성되는 결합 용량은, 상기 반도체 기판측에 가장 가까운 배선층보다 상층의 배선층에 배치된 배선 사이에서 형성되는 결합 용량보다 작은, 상기 (24)~(28)의 어느 하나에 기재된 고체 촬상 장치.
(30)
각각 입사광의 휘도 변화를 출력하는 복수의 화소와,
상기 화소 각각으로부터 출력된 상기 휘도 변화에 기초하여 이벤트 신호를 출력하는 검출 회로를 구비하고,
상기 화소 각각은,
입사광량에 따른 전하를 발생시키는 광전 변환 소자와,
상기 광전 변환 소자에 접속되어, 상기 광전 변환 소자로부터 유출된 광전류를 해당 광전류의 대수값에 따른 전압 신호로 변환하는 대수 변환 회로를 구비하고,
상기 복수의 화소 각각이 구비하는 상기 광전 변환 소자는, 반도체 기판의 소자 형성면에 행렬 형상으로 배열되고,
상기 대수 변환 회로는,
상기 광전 변환 소자에 게이트가 접속된 제1 트랜지스터와,
상기 광전 변환 소자에 소스가 접속되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속된 제2 트랜지스터와,
상기 제1 트랜지스터의 게이트에 접속된 센스 노드를 구비하고,
상기 화소 각각은,
상기 제1 트랜지스터의 상기 게이트 및 상기 제2 트랜지스터의 상기 소스에 드레인이 접속되고, 상기 광전 변환 소자에 소스가 접속된 제3 트랜지스터와,
상기 광전 변환 소자에 소스가 접속된 제4 트랜지스터와,
상기 제4 트랜지스터의 드레인에 접속되고, 상기 광전 변환 소자에 발생한 전하에 따른 화소 신호를 생성하는 판독 회로를 더 구비하고,
상기 제3 트랜지스터의 게이트에 접속된 제1 구동선과,
상기 제4 트랜지스터의 게이트에 접속된 제2 구동선과
상기 판독 회로를 구성하는 1이상의 트랜지스터의 게이트에 접속된 1이상의 제3 구동선을 더 구비하고,
상기 제1 구동선~상기 제3 구동선과 상기 센스 노드는, 상기 반도체 기판의 상기 소자 형성면측에 배치된 층간절연막 내에 복수의 배선층으로 분산되어 배치되고,
상기 제1 구동선~상기 제3 구동선과, 상기 센스 노드는, 상기 복수의 배선층 중 서로 다른 층에 배치되는,
고체 촬상 장치.
(31)
상기 센스 노드와 상기 제1 구동선~상기 제3 구동선의 사이에 배치된 쉴드층을 더 구비하는 상기 (30)에 기재된 고체 촬상 장치.
(32)
상기 쉴드층은, 전원 전압, 접지 전압 또는 소정 전위에 접속된 전원선, 및 상기 대수 변환 회로를 구성하는 배선 중 상기 센스 노드 이외의 배선 중 적어도 1개를 포함하는 상기 (31)에 기재된 고체 촬상 장치.
(33)
상기 제1 구동선~상기 제3 구동선은, 상기 복수의 배선층 중 최상층에 배치되는 상기 (30)~(32)의 어느 하나에 기재된 고체 촬상 장치.
(34)
상기 제1 구동선~상기 제3 구동선 중 적어도 1개와 상기 게이트를 접속하는 배선은, 상기 소자 형성면에 대하여 대략 수직으로 연장되는 상기 (30)~ (32)의 어느 하나에 기재된 고체 촬상 장치.
(35)
상기 (2)에 기재된 고체 촬상 장치와,
상기 고체 촬상 장치를 제어하는 제어부를 구비하고,
상기 고체 촬상 장치는, 복수의 동작 모드를 구비하고,
상기 제어부는, 상기 고체 촬상 장치의 동작 모드를 스위칭할 때, 상기 센스 노드의 전위를 제어하는,
촬상 장치.
(36)
상기 제어부는, 상기 고체 촬상 장치의 상기 동작 모드를 스위칭할 때, 상기 제1 트랜지스터를 통해 상기 센스 노드 및/또는 상기 광전 변환 소자의 캐소드에 상기 제1 전위를 인가시키는 상기 (35)에 기재된 촬상 장치.
(37)
상기 제어부는, 상기 고체 촬상 장치의 상기 동작 모드를 스위칭할 때, 상기 대수 변환 회로에 흐르는 전류를 차단하는 상기 (35)또는 (36)에 기재된 촬상 장치.
100: 촬상 장치
110: 광학부
120: 기록부
130: 제어부
200: 고체 촬상 장치
201: 수광칩
202, 202A, 1202: 검출칩
211~213, 231~233: 비아 배치부
220: 수광부
221, 221A, 221C, 221CC, 221D, 821, 821C, 821CC, 821D: 공유 블록
240: 신호 처리회로
251: 행 구동 회로
252: 열 구동 회로
260: 어드레스 이벤트 검출부
270: 컬럼 ADC
280: 행 아비터
300: 검출 화소
301, 301A~301N, 301Y, 801A, 801C, 801D: 응답 회로
305: 검출 회로
310, 310A: 대수 응답부
311: 광전 변환 소자
312, 313, 315, 316, 347, 512: nMOS 트랜지스터
314, 314a, 314b, 345, 346, 411, 511: pMOS 트랜지스터
314A, 314B: 바이어스 회로
314c: DAC
314d: 바이어스 제어 트랜지스터
314e: 정전류원
317: 스위칭 트랜지스터
318, 319: 제어 트랜지스터
320: 검출 블록
370: 화소 회로
370a: 판독 회로
372: 전송 트랜지스터
373: 리셋 트랜지스터
374: 부유 확산 영역
375: 증폭 트랜지스터
376: 선택 트랜지스터
330: 버퍼
340: 미분기
341, 343: 콘덴서
342: 인버터
344: 스위치
360: 전송 회로
400: 선택부
410, 420: 선택기
500: 비교부
510, 520: 비교기
972, 973: 더미 트랜지스터
1001: 반도체 기판
1002: 웰층
1003: 게이트 절연막
1004: 트랜지스터
1010: 층간절연막
1011: 비아 배선
1012: 쉴드 배선
3101: 공통선
LD, TG11~TG42: 구동선
M1: 제1 배선층
M2: 제2 배선층
M3: 제3 배선층
M4: 제4 배선층
N1: 노드(N1 배선)
N2: 노드(N2 배선)
N3: 노드(N3 배선)
N4: 노드(N4 배선)
SN: 센스 노드
VSL: 수직신호선
110: 광학부
120: 기록부
130: 제어부
200: 고체 촬상 장치
201: 수광칩
202, 202A, 1202: 검출칩
211~213, 231~233: 비아 배치부
220: 수광부
221, 221A, 221C, 221CC, 221D, 821, 821C, 821CC, 821D: 공유 블록
240: 신호 처리회로
251: 행 구동 회로
252: 열 구동 회로
260: 어드레스 이벤트 검출부
270: 컬럼 ADC
280: 행 아비터
300: 검출 화소
301, 301A~301N, 301Y, 801A, 801C, 801D: 응답 회로
305: 검출 회로
310, 310A: 대수 응답부
311: 광전 변환 소자
312, 313, 315, 316, 347, 512: nMOS 트랜지스터
314, 314a, 314b, 345, 346, 411, 511: pMOS 트랜지스터
314A, 314B: 바이어스 회로
314c: DAC
314d: 바이어스 제어 트랜지스터
314e: 정전류원
317: 스위칭 트랜지스터
318, 319: 제어 트랜지스터
320: 검출 블록
370: 화소 회로
370a: 판독 회로
372: 전송 트랜지스터
373: 리셋 트랜지스터
374: 부유 확산 영역
375: 증폭 트랜지스터
376: 선택 트랜지스터
330: 버퍼
340: 미분기
341, 343: 콘덴서
342: 인버터
344: 스위치
360: 전송 회로
400: 선택부
410, 420: 선택기
500: 비교부
510, 520: 비교기
972, 973: 더미 트랜지스터
1001: 반도체 기판
1002: 웰층
1003: 게이트 절연막
1004: 트랜지스터
1010: 층간절연막
1011: 비아 배선
1012: 쉴드 배선
3101: 공통선
LD, TG11~TG42: 구동선
M1: 제1 배선층
M2: 제2 배선층
M3: 제3 배선층
M4: 제4 배선층
N1: 노드(N1 배선)
N2: 노드(N2 배선)
N3: 노드(N3 배선)
N4: 노드(N4 배선)
SN: 센스 노드
VSL: 수직신호선
Claims (20)
- 각각 입사광의 휘도 변화를 출력하는 복수의 화소와,
상기 화소 각각으로부터 출력된 상기 휘도 변화에 기초하여 이벤트 신호를 출력하는 검출 회로를 구비하고,
상기 화소 각각은,
입사광량에 따른 전하를 발생시키는 광전 변환 소자와,
상기 광전 변환 소자에 접속되고, 상기 광전 변환 소자로부터 유출된 광전류를 해당 광전류의 대수값에 따른 전압 신호로 변환하는 대수 변환 회로와,
드레인이 상기 대수 변환 회로의 센스 노드에 접속된 제1 트랜지스터를 구비하는, 고체 촬상 장치. - 제1항에 있어서,
상기 제1 트랜지스터의 소스는, 기준 전위 이상이고 전원 전압보다 낮은 제1 전위에 접속되는, 고체 촬상 장치. - 제2항에 있어서,
상기 화소 각각은, 상기 대수 변환 회로로부터 출력된 상기 전압 신호에 기초하여 상기 광전 변환 소자에 입사한 입사광의 휘도 변화를 출력하는 제1 회로를 더 구비하고,
상기 검출 회로는, 상기 화소 각각으로부터 출력된 상기 휘도 변화에 기초하여 상기 이벤트 신호를 출력하는 제2 회로를 구비하는, 고체 촬상 장치. - 제2항에 있어서,
상기 기준 전위는, 부(負) 전위 또는 접지 전위인, 고체 촬상 장치. - 제2항에 있어서,
상기 제1 전위는, 상기 대수 변환 회로의 정상 동작시에 있어서의 상기 센스 노드의 전위보다 낮은 전위인, 고체 촬상 장치. - 제2항에 있어서,
상기 대수 변환 회로는,
상기 광전 변환 소자에 게이트가 접속된 제2 트랜지스터와,
상기 광전 변환 소자에 소스가 접속된 제3 트랜지스터를 구비하고,
상기 제3 트랜지스터의 게이트는, 상기 제2 트랜지스터의 드레인에 접속되고,
상기 센스 노드는, 상기 제2 트랜지스터의 게이트에 접속된 배선인, 고체 촬상 장치. - 제6항에 있어서,
상기 화소 각각은, 상기 제2 트랜지스터의 상기 게이트 및 상기 제3 트랜지스터의 상기 소스에 드레인이 접속되고, 상기 광전 변환 소자에 소스가 접속된 제4 트랜지스터를 더 구비하는, 고체 촬상 장치. - 제7항에 있어서,
상기 화소 각각은,
상기 광전 변환 소자에 소스가 접속된 제5 트랜지스터와,
상기 제5 트랜지스터의 드레인에 접속되고, 상기 광전 변환 소자에 발생한 전하에 따른 화소 신호를 생성하는 판독 회로를 더 구비하는, 고체 촬상 장치. - 제8항에 있어서,
상기 제1 트랜지스터는, 상기 제5 트랜지스터 및 상기 제4 트랜지스터를 통해 상기 센스 노드에 접속되는, 고체 촬상 장치. - 제8항에 있어서,
상기 화소 각각은, 상기 제4 트랜지스터의 상기 드레인과 상기 제5 트랜지스터의 상기 드레인에 접속된 제6 트랜지스터를 더 구비하는, 고체 촬상 장치. - 제10항에 있어서,
상기 제1 트랜지스터는, 상기 제6 트랜지스터를 통해 상기 센스 노드에 접속되는, 고체 촬상 장치. - 제8항에 있어서,
상기 판독 회로는, 소스가 상기 제5 트랜지스터의 상기 드레인에 접속되고, 드레인이 상기 제1 전위에 접속되는 상기 제1 트랜지스터를 포함하는, 고체 촬상 장치. - 제12항에 있어서,
상기 화소 각각은, 상기 제4 트랜지스터의 상기 드레인과 상기 제5 트랜지스터의 상기 드레인에 접속된 제6 트랜지스터를 더 구비하는, 고체 촬상 장치. - 제8항에 있어서,
상기 제1 트랜지스터는, 상기 제4 트랜지스터를 통해 상기 센스 노드에 접속되는, 고체 촬상 장치. - 제7항에 있어서,
상기 화소 각각은,
상기 제4 트랜지스터의 상기 드레인에 소스가 접속된 제5 트랜지스터와,
상기 제4 트랜지스터의 상기 드레인, 상기 제3 트랜지스터의 상기 소스 및 상기 제2 트랜지스터의 상기 게이트에 드레인이 접속되고, 상기 제5 트랜지스터의 상기 드레인에 소스가 접속된 제6 트랜지스터를 더 구비하고,
상기 제1 트랜지스터는, 상기 제6 트랜지스터를 통해 상기 센스 노드에 접속되는, 고체 촬상 장치. - 제15항에 있어서,
상기 화소 각각은, 상기 제5 트랜지스터의 드레인에 접속되고, 상기 광전 변환 소자에 발생한 전하에 따른 화소 신호를 생성하는 판독 회로를 더 구비하고,
상기 판독 회로는, 소스가 상기 제5 트랜지스터의 상기 드레인에 접속되고, 드레인이 상기 제1 전위에 접속되는 상기 제1 트랜지스터를 포함하는, 고체 촬상 장치. - 제1항에 있어서,
상기 화소 각각은, 상기 광전 변환 소자에 소스가 접속된 제5 트랜지스터를 더 구비하고,
상기 복수의 화소 사이에서, 상기 제5 트랜지스터의 상기 드레인을 공통으로 접속하는 공통선을 더 구비하는, 고체 촬상 장치. - 제17항에 있어서,
상기 공통선에 접속되고, 상기 화소 각각의 상기 광전 변환 소자에 발생한 전하에 따른 화소 신호를 생성하는 판독 회로를 더 구비하는, 고체 촬상 장치. - 제17항에 있어서,
상기 제1 트랜지스터는, 상기 공통선에 접속되고, 상기 복수의 화소에서 공유되는, 고체 촬상 장치. - 제1항에 있어서,
상기 복수의 화소 각각이 구비하는 상기 광전 변환 소자는, 반도체 기판의 소자 형성면에 행렬 형상으로 배열되고,
상기 제1 트랜지스터는, 상기 행렬 형상으로 배열되는 상기 광전 변환 소자의 사이에서 상기 소자 형성면에 배치되어 있는, 고체 촬상 장치.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2020-110956 | 2020-06-26 | ||
| JP2020110956 | 2020-06-26 | ||
| JP2021052370 | 2021-03-25 | ||
| JPJP-P-2021-052370 | 2021-03-25 | ||
| PCT/JP2021/016555 WO2021261069A1 (ja) | 2020-06-26 | 2021-04-23 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230028422A true KR20230028422A (ko) | 2023-02-28 |
Family
ID=79282433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020237002100A KR20230028422A (ko) | 2020-06-26 | 2021-04-23 | 고체 촬상 장치 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20230247314A1 (ko) |
| EP (1) | EP4175288A4 (ko) |
| JP (1) | JPWO2021261069A1 (ko) |
| KR (1) | KR20230028422A (ko) |
| CN (1) | CN115715468A (ko) |
| DE (1) | DE112021003422T5 (ko) |
| WO (1) | WO2021261069A1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022188985A (ja) * | 2021-06-10 | 2022-12-22 | キヤノン株式会社 | 情報処理装置、情報処理方法およびプログラム |
| US12003870B2 (en) | 2022-04-15 | 2024-06-04 | Sony Semiconductor Solutions Corporation | Binning in hybrid pixel structure of image pixels and event vision sensor (EVS) pixels |
| WO2024018812A1 (ja) * | 2022-07-19 | 2024-01-25 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置 |
| WO2024034352A1 (ja) * | 2022-08-10 | 2024-02-15 | ソニーセミコンダクタソリューションズ株式会社 | 光検出素子、電子機器、及び、光検出素子の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244587B2 (ko) | 1974-05-02 | 1977-11-09 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101204079B (zh) | 2005-06-03 | 2011-07-27 | 苏黎世大学 | 用于检测与时间相关的图像数据的光敏元件阵列 |
| US10811447B2 (en) * | 2016-03-04 | 2020-10-20 | Sony Corporation | Solid-state imaging device, driving method, and electronic equipment |
| US10348994B2 (en) * | 2017-04-06 | 2019-07-09 | Samsung Electronics Co., Ltd. | Intensity image acquisition from dynamic vision sensors |
| JP2019134271A (ja) * | 2018-01-31 | 2019-08-08 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 |
| JP7307725B2 (ja) * | 2018-06-12 | 2023-07-12 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 |
| JP2022002355A (ja) * | 2018-09-28 | 2022-01-06 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子、固体撮像素子の制御方法および電子機器 |
| JP2020072317A (ja) * | 2018-10-30 | 2020-05-07 | ソニーセミコンダクタソリューションズ株式会社 | センサ及び制御方法 |
| JP2020088722A (ja) * | 2018-11-29 | 2020-06-04 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子、および、撮像装置 |
| US11089191B2 (en) * | 2018-12-18 | 2021-08-10 | Sony Semiconductor Solutions Corporation | Image sensor, recording apparatus, and reset method |
-
2021
- 2021-04-23 CN CN202180043444.1A patent/CN115715468A/zh active Pending
- 2021-04-23 DE DE112021003422.7T patent/DE112021003422T5/de active Pending
- 2021-04-23 KR KR1020237002100A patent/KR20230028422A/ko unknown
- 2021-04-23 WO PCT/JP2021/016555 patent/WO2021261069A1/ja unknown
- 2021-04-23 US US18/011,437 patent/US20230247314A1/en active Pending
- 2021-04-23 EP EP21828635.9A patent/EP4175288A4/en active Pending
- 2021-04-23 JP JP2022532351A patent/JPWO2021261069A1/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244587B2 (ko) | 1974-05-02 | 1977-11-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP4175288A1 (en) | 2023-05-03 |
| DE112021003422T5 (de) | 2023-04-27 |
| EP4175288A4 (en) | 2023-06-21 |
| US20230247314A1 (en) | 2023-08-03 |
| WO2021261069A1 (ja) | 2021-12-30 |
| CN115715468A (zh) | 2023-02-24 |
| JPWO2021261069A1 (ko) | 2021-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI820078B (zh) | 固體攝像元件 | |
| CN112640428B (zh) | 固态成像装置、信号处理芯片和电子设备 | |
| KR20230028422A (ko) | 고체 촬상 장치 | |
| JP2020072317A (ja) | センサ及び制御方法 | |
| US20240015412A1 (en) | Sensor and control method | |
| JP7489189B2 (ja) | 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 | |
| CN115398885A (zh) | 固态摄像元件 | |
| EP4142280A1 (en) | Solid-state image capturing element, and image capturing device | |
| CN112970117A (zh) | 固态成像装置和电子设备 | |
| CN110226325B (zh) | 摄像系统和摄像装置 | |
| WO2018142706A1 (ja) | 撮像システム、撮像装置、及び制御装置 | |
| WO2021261070A1 (ja) | 固体撮像装置及び撮像装置 | |
| EP4300944A1 (en) | Solid-state imaging element and imaging device | |
| WO2021095560A1 (ja) | イベント検出装置 | |
| TW202205645A (zh) | 固態攝像裝置 | |
| WO2023026576A1 (ja) | 撮像装置及び電子機器 | |
| WO2023032252A1 (ja) | 固体撮像素子 | |
| WO2024004377A1 (ja) | 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 | |
| US20240179432A1 (en) | Solid-state imaging element and solid-state imaging device | |
| WO2024048301A1 (ja) | 光検出素子及び電子機器 | |
| US20240121531A1 (en) | Image capturing apparatus and electronic device | |
| WO2023067961A1 (ja) | 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 | |
| CN117981346A (zh) | 固态成像元件、固态成像元件的控制方法和电子装置 | |
| KR20240051127A (ko) | 촬상 장치 | |
| KR20230131833A (ko) | 촬상 장치 및 전자기기 |