KR20240009729A - 반도체 장치 및 데이터 저장 시스템 - Google Patents

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KR20240009729A
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임수환
김용석
김주형
이민준
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삼성전자주식회사
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Abstract

반도체 장치 및 데이터 저장 시스템을 제공한다. 이 반도체 장치는 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하는 적층 구조물; 상기 적층 구조물을 관통하는 홀 내의 채널 층; 상기 적층 구조물과 상기 채널 층 사이의 정보 저장 층; 상기 정보 저장 층과 상기 게이트 전극들 사이의 정보 저장 패턴들; 및 상기 정보 저장 패턴들과 상기 게이트 전극들 사이의 유전체 층들을 포함한다. 상기 정보 저장 층의 물질은 상기 정보 저장 패턴들의 물질과 다르다.

Description

반도체 장치 및 데이터 저장 시스템{SEMICONDUCTOR DEVICE AND DATA STORAGE SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치, 상기 반도체 장치의 동작 방법, 상기 반도체 장치를 포함하는 데이터 저장 시스템, 및 그 제조 방법에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는 메모리 윈도우를 증가시킬 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는 상기 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는데 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는 반도체 장치의 동작 방법을 제공하는데 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는 상기 반도체 장치의 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하는 적층 구조물; 상기 적층 구조물을 관통하는 홀 내의 채널 층; 상기 적층 구조물과 상기 채널 층 사이의 정보 저장 층; 상기 정보 저장 층과 상기 게이트 전극들 사이의 정보 저장 패턴들; 및 상기 정보 저장 패턴들과 상기 게이트 전극들 사이의 유전체 층들을 포함한다. 상기 정보 저장 층의 물질은 상기 정보 저장 패턴들의 물질과 다르다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 수직 방향에서 서로 인접하는 제1 층간 절연 층 및 제2 층간 절연 층, 및 상기 제1 및 제2 층간 절연 층들 사이의 게이트 전극을 포함하는 적층 구조물; 상기 적층 구조물을 관통하는 홀 내에 배치되고, 절연성 물질을 포함하는 코어 패턴; 상기 코어 패턴과 상기 적층 구조물 사이의 채널 층; 상기 채널 층과 적층 구조물 사이의 정보 저장 층; 상기 정보 저장 층과 게이트 전극 사이의 정보 저장 패턴; 및 상기 정보 저장 패턴과 상기 게이트 전극 사이의 제1 유전체 층을 포함한다. 상기 정보 저장 층의 물질은 상기 정보 저장 패턴의 물질과 다르다.
본 발명의 기술적 사상의 일 실시 예에 따른 데이터 저장 시스템을 제공한다. 이 데이터 저장 시스템은 입출력 패드를 포함하는 반도체 장치; 및 상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함한다. 상기 반도체 장치는 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하는 적층 구조물; 상기 적층 구조물을 관통하는 홀 내의 채널 층; 상기 적층 구조물과 상기 채널 층 사이의 정보 저장 층; 상기 정보 저장 층과 상기 게이트 전극들 사이의 정보 저장 패턴들; 및 상기 정보 저장 패턴들과 상기 게이트 전극들 사이의 유전체 층들을 포함한다. 상기 정보 저장 층의 물질은 상기 정보 저장 패턴들의 물질과 다르다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치의 동작 방법을 제공한다. 이 반도체 장치의 동작 방법은 링 모양의 채널 층, 상기 채널 층의 외측면을 둘러싸는 강유전체 층, 상기 강유전체 층의 외측 면을 둘러싸는 플로팅 게이트, 상기 플로팅 게이트의 외측면을 둘러싸는 유전체 층, 및 상기 유전체 층의 외측면을 둘러싸는 게이트 전극을 포함하는 메모리 셀 트랜지스터에 대하여 프로그램 동작을 수행하고, 상기 메모리 셀 트랜지스터에 대하여 소거 동작을 수행하는 것을 포함하되, 상기 프로그램 동작은 상기 플로팅 게이트 내의 전자들이 상기 게이트 전극으로 빠져나가게(ejection) 함으로써 상기 메모리 셀 트랜지스터의 문턱 전압을 1차로 낮춤과 아울러, 상기 강유전체 층을 제1 분극 상태로 형성함으로써 상기 메모리 셀 트랜지스터의 문턱 전압을 2차로 낮추는 것을 포함하고, 상기 소거 동작은 상기 플로팅 게이트 내로 전자들을 주입함(injection)으로써 상기 메모리 셀 트랜지스터의 문턱 전압을 1차로 높임과 아울러, 상기 강유전체 층을 상기 제1 분극 상태와 다른 제2 분극 상태로 형성함으로써 상기 메모리 셀 트랜지스터의 문턱 전압을 2차로 높이는 것을 포함한다.
실시 예들에 따르면, 게이트 전극과 채널 층 사이에 배치되고, 서로 다른 물질로 형성되는 정보 저장 층과 정보 저장 패턴을 포함하는 반도체 장치를 제공할 수 있다. 상기 반도체 장치는 차지 주입(charge injection) 또는 차지 트랩(charge trap)을 이용하여 정보를 저장할 수 있는 상기 정보 저장 패턴과, 분극 상태를 이용하여 정보를 저장할 수 있는 상기 정보 저장 층을 포함할 수 있기 때문에, 상기 반도체 장치의 메모리 윈도우(memory window)를 증가시킬 수 있고, 상기 반도체 장치의 내구성(endurance) 및 보유(retention) 특성을 개선할 수 있고, 상기 반도체 장치의 동작 전압을 낮출 수 있다. 또한, 상기 반도체 장치에서, 메모리 윈도우를 증가시킬 수 있기 때문에, 멀티 비트(multibit) 동작을 확보할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 내지 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 예시적인 예를 개념적으로 나타낸 도면들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 개념적으로 나타낸 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 개념적으로 나타낸 부분 확대 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 개념적으로 나타낸 부분 확대 단면도이다.
도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 개념적으로 나타낸 부분 확대 단면도이다.
도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 개념적으로 나타낸 부분 확대 단면도이다.
도 4e는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 개념적으로 나타낸 부분 확대 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 개념적으로 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 개념적으로 나타낸 단면도이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 반도체 장치의 형성 방법의 예시적인 예를 개념적으로 나타낸 단면도들이다.
도 8은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 9는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 10은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 단면도이다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 "제3"등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
도 1 내지 도 2b를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개념적으로 나타낸 탑 뷰이고, 도 2a는 도 1의 I-I'선을 따라 취해진 영역을 개념적으로 나타낸 단면도이고, 도 2b은 도 2a의 'A'로 표시된 영역을 나타낸 부분 확대 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 일 실시예에 따른 반도체 장치(1)는 하부 구조물(3), 상기 하부 구조물(3) 상의 적층 구조물(ST), 및 상기 적층 구조물(3)을 관통하는 수직 구조물(VS)을 포함할 수 있다.
상기 하부 구조물(3)은 기판(6), 상기 기판(6) 상에서 활성 영역(8a)을 한정하는 소자분리 영역(8s), 상기 기판(6) 상의 주변 회로(11), 상기 주변 회로(11) 상의 회로 배선 구조물(12), 상기 기판(6) 상에서 상기 주변 회로(11) 및 상기 회로 배선 구조물(12)을 덮는 주변 절연 구조물(15), 및 상기 주변 절연 구조물(15) 상의 플레이트 층(18)을 포함할 수 있다.
상기 기판(6)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(6)은 IV 족 반도체, III-V 족합물 반도체 또는 II-IV 족 화합물 반도체를 포함할 수 있다. 상기 기판(6)은 실리콘, 실리콘 카바이드, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함하는 반도체 기판일 수 있다. 예를 들어, 상기 기판(6)은 실리콘 물질, 예를 들어 단결정 실리콘 물질을 포함할 수 있다.
상기 주변 회로(11)는 상기 활성 영역(8a) 상의 주변 게이트(9), 및 상기 주변 게이트(9) 양 옆의 주변 소스/드레인 영역들(10)을 포함하는 트랜지스터를 포함할 수 있다. 상기 주변 게이트(9)는 주변 게이트 유전체 층(9a) 및 상기 주변 게이트 유전체 층(9a) 상의 주변 게이트 전극(9b)을 포함할 수 있다.
상기 기판(6), 상기 주변 회로(11), 상기 회로 배선 구조물(12) 및 상기 주변 절연 구조물(15)은 주변 회로 구조물(6, 11, 12, 15)을 구성할 수 있다. 이와 같은 주변 회로 구조물은 상기 적층 구조물(ST)과 수직하게 중첩할 수 있다.
상기 하부 구조물(3)은 상기 플레이트 층(18) 상의 제1 수평 패턴(21) 및 상기 제1 수평 패턴(21) 상의 제2 수평 패턴(24)을 더 포함할 수 있다.
상기 플레이트 층(18)은 도우프트 폴리 실리콘 층 및 금속 층 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 플레이트 층(18)은 N형의 도전형을 갖는 폴리 실리콘 층을 포함할 수 있다. 상기 제1 수평 패턴(21)은 도우프트 폴리 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘을 포함할 수 있다. 상기 제2 수평 패턴(24)은 도우프트 폴리 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘을 포함할 수 있다.
상기 플레이트 층(18), 상기 제1 수평 패턴(21) 및 상기 제2 수평 패턴(24)은 소스 구조물(source structure)을 구성할 수 있다.
상기 적층 구조물(ST)은 교대로 반복적으로 적층된 층간 절연 층들(33) 및 게이트 전극들(75)을 포함할 수 있다. 예를 들어, 상기 게이트 전극들(75) 중 하나의 게이트 전극은 상기 층간 절연 층들(33) 중 수직 방향(Z)에서 서로 인접하는 제1 층간 절연 층(33)과 제2 층간 절연 층(33) 사이에 배치될 수 있다.
상기 층간 절연 층들(33)은 하부 층간 절연 층(33L), 상기 하부 층간 절연 층(33L) 상의 상부 층간 절연 층(33U), 및 상기 하부 층간 절연 층(33L)과 상기 상부 층간 절연 층(33U) 사이의 중간 층간 절연 층들(33M)을 포함할 수 있다. 상기 층간 절연 층들(33) 및 상기 게이트 전극들(75) 중에서, 최하위 층은 상기 하부 층간 절연 층(33L)일 수 있고, 최상위 층은 상기 상부 층간 절연 층(33U)일 수 있다. 상기 층간 절연 층들(33)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 게이트 전극들(75)은 하나 또는 복수의 하부 게이트 전극(75L), 상기 하나 또는 복수의 하부 게이트 전극(75L) 상에 배치되는 하나 또는 복수의 상부 게이트 전극(75U), 및 상기 하나 또는 복수의 하부 게이트 전극(75L)과 상기 하나 또는 복수의 상부 게이트 전극(75U) 사이의 중간 게이트 전극들(75M)을 포함할 수 있다.
상기 하나 또는 복수의 하부 게이트 전극(75L)은 하부 선택 게이트 전극일 수 있고, 상기 하나 또는 복수의 상부 게이트 전극(75U)은 상부 선택 게이트 전극, 예를 들어 스트링 선택 게이트 전극일 수 있다. 상기 중간 게이트 전극들(75M)은 워드 라인들일 수 있다. 상기 게이트 전극들(75)은 도전성 물질, 예를 들어 도우프트 폴리 실리콘, W, Ru, Mo, Ni, NiSi, Co, CoSi, Ti, Ta, TiN, TaN 및 WN 중 적어도 하나를 포함할 수 있다.
상기 수직 구조물(VS)은 상기 적층 구조물(ST)을 관통하는 홀(39) 내에 배치될 수 있다. 상기 수직 구조물(VS)은 상기 홀(39) 내의 코어 패턴(54), 상기 코어 패턴(54)의 측면 상의 채널 층(52), 상기 채널 층(52)의 외측면 상의 정보 저장 층(48), 및 상기 코어 패턴(54) 상의 패드 패턴(57)을 포함할 수 있다.
상기 코어 패턴(54)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 코어 패턴(54)은 실리콘 산화물을 포함할 수 있다.
상기 패드 패턴(57)은 도우프트 폴리 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘을 포함할 수 있다.
상기 채널 층(52)은 상기 코어 패턴(54)과 상기 적층 구조물(ST) 사이에 배치될 수 있다. 상기 채널 층(52)은 상기 코어 패턴(54)의 측면을 덮는 부분으로부터 상기 코어 패턴(54)의 하부면을 덮도록 연장될 수 있다. 상기 채널 층(52)은 반도체 층일 수 있다.
일 예에서, 상기 채널 층(52)은 실리콘 층을 포함할 수 있다. 예를 들어, 상기 채널 층(52)은 단결정 실리콘 층 또는 폴리 실리콘 층을 포함할 수 있다.
다른 예에서, 상기 채널 층(52)은 산화물 반도체 층 또는 반도체 특성의 이차원 물질 층을 포함할 수 있다. 예를 들어, 상기 산화물 반도체 층은 IGZO(indium gallium zinc oxide)일 수 있다. 그렇지만, 실시예는 이에 한정되지 않는다. 예를 들어, 상기 산화물 반도체 층은 IWO(Indium Tungsten Oxide), ITGO(Indium Tin Gallium Oxide), Indium Aluminium Zinc Oxide(IAGO), Indium Gallium Oxide(IGO), Indium Tin Zinc Oxide(ITZO), ZTO(zinc tin oxide), IZO(indium zinc oxide), ZnO, IGSO(indium gallium silicon oxide), 인듐 산화물(InO), 주석 산화물(SnO), 티타늄 산화물(TiO), 아연 산질화물(ZnON), 마크네슘 아연 산화물(MgZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO), 지르코늄 인듐 아연 산화물(ZrInZnO), 하프늄 인듐 아연 산화물(HfInZnO), 주석 인듐 아연 산화물(SnInZnO), 알루미늄 주석 인듐 아연 산화물(AlSnInZnO), 실리콘 인듐 아연 산화물(SiInZnO), 아연 주석 산화물(ZnSnO), 알루미늄 아연 주석 산화물(AlZnSnO), 갈륨 아연 주석 산화물(GaZnSnO), 지르코늄 아연 주석 산화물(ZrZnSnO), 및 인듐 갈륨 실리콘 산화물(InGaSiO) 중 적어도 하나를 포함할 수 있다.
상기 정보 저장 층(48)은 상기 채널 층(52)과 상기 적층 구조물(ST) 사이에 배치될 수 있다. 상기 정보 저장 층(48)은 상기 채널 층(52)의 외측면을 덮는 부분 및 상기 채널 층(52)의 하부면을 덮는 부분을 포함할 수 있다.
상기 채널 층(52) 및 상기 정보 저장 층(48)은 상기 게이트 전극들(75) 중 최하위 게이트 전극 보다 낮은 레벨에서부터 상기 게이트 전극들(75) 중 최상위 게이트 전극 보다 높은 레벨까지 연속적으로 연장될 수 있다.
상기 수직 구조물(VS)은 상기 제1 및 제2 수평 패턴들(21, 24)을 관통하며 상기 플레이트 층(18) 내로 연장될 수 있다. 상기 수직 구조물(VS)은 상기 플레이트 층(18)과 접촉할 수 있다.
상기 제1 수평 패턴(21)은 상기 정보 저장 층(48)을 관통하며 상기 채널 층(52)과 접촉할 수 있다.
상기 반도체 장치(1)는 상기 정보 저장 층(48)과 상기 게이트 전극들(75) 사이의 정보 저장 패턴들(45), 및 상기 정보 저장 패턴들(45)과 상기 게이트 전극들(75) 사이의 유전체 층들(42)을 더 포함할 수 있다.
상기 중간 게이트 전극들(75M)과 동일한 레벨의 탑 뷰, 예를 들어 도 1과 같은 탑 뷰에서, 상기 채널 층(52)은 상기 코어 패턴(54)의 측면을 둘러싸는 링 모양일 수 있고, 상기 정보 저장 층(48)은 상기 채널 층(52)의 외측면을 둘러싸는 링 모양일 수 있고, 상기 정보 저장 패턴(45)은 상기 정보 저장 층(48)의 외측면을 둘러싸는 링 모양일 수 있고, 상기 유전체 층(42)은 상기 정보 저장 패턴(45)의 외측면을 둘러싸는 링 모양일 수 있다.
상기 정보 저장 패턴들(45) 및 상기 유전체 층들(42)은 상기 정보 저장 층(48)과 상기 게이트 전극들(75) 사이에 배치되며, 상기 층간 절연 층들(33) 사이에 배치될 수 있다. 상기 정보 저장 패턴들(45)은 상기 층간 절연 층들(33) 사이에 배치되어, 상기 층간 절연 층들(33)과 수직하게 중첩할 수 있다.
상기 정보 저장 패턴들(45)은 상기 수직 구조물(VS)의 측면을 따라 수직 방향(Z)으로 서로 이격되면서 적층될 수 있다. 상기 정보 저장 패턴들(45)은 상기 수직 방향(Z)으로 서로 이격될 수 있다.
상기 유전체 층(42)은 실리콘 산화물 또는 불순물이 도핑된 실리콘 산화물을 포함할 수 있지만, 실시예는 이에 한정되지 않는다. 예를 들어, 상기 유전체 층(42)은 실리콘 산화물 보다 유전 상수가 높은 고유전체(high-k dielectric)을 포함할 수 있다. 상기 유전체 층(42)은 실리콘 산화물 및 고유전체 중 적어도 하나를 포함할 수 있다.
상기 반도체 장치(1)는 상기 적층 구조물(ST) 및 상기 수직 구조물(VS) 상에 차례로 적층되는 제1 상부 절연 층(60) 및 제2 상부 절연 층(81)을 더 포함할 수 있다.
상기 반도체 장치(1)는 상기 제1 상부 절연 층 및 상기 적층 구조물(ST)을 관통하며 상기 하부 구조물(3)과 접촉하는 분리 구조물(78)을 더 포함할 수 있다. 상기 분리 구조물(78)은 상기 제1 및 제2 수평 패턴들(21, 24)을 관통하며 상기 플레이트 층(18)과 접촉할 수 있다. 일 예에서, 상기 분리 구조물(78)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 다른 예에서, 상기 분리 구조물(78)은 도전성의 분리 패턴 및 상기 분리 패턴의 측면을 덮는 절연성의 분리 스페이서를 포함할 수 있다.
상기 반도체 장치(1)는 상기 제1 및 제2 상부 절연 층들(60, 81)을 관통하며 상기 수직 구조물(VS)과 전기적으로 연결되는 콘택 플러그(84) 및 상기 제2 상부 절연 층(81) 상에서 상기 콘택 플러그(84)와 전기적으로 연결되는 비트라인(87)을 더 포함할 수 있다.
상기 게이트 전극들(175)은 상기 하부 구조물(3)의 상부면과 수직한 수직 방향(Z)으로 서로 이격되면서 적층될 수 있고, 상기 게이트 전극들(175)은 제1 방향(Y)으로 연장될 수 있고, 상기 비트라인(87)은 상기 제1 방향(Y)과 수직한 제2 방향(X)으로 연장될 수 있다. 상기 제1 및 제2 방향들(Y, X)은 상기 하부 구조물(3)의 상부면과 평행할 수 있다.
실시 예에서, 상기 반도체 장치(1)는 상기 정보 저장 층(48) 및 상기 정보 저장 패턴들(45)을 이용하여, 정보를 저장할 수 있다. 따라서, 상기 정보 저장 층(48) 및 상기 정보 저장 패턴들(45)은 정보 저장 구조물(DS)을 구성할 수 있다.
상기 정보 저장 층(48)의 물질과 상기 정보 저장 패턴들(45)의 물질은 서로 다를 수 있다.
실시 예에서, 상기 정보 저장 층(48)은 강유전체 층일 수 있다. 예를 들어, 강유전체 층일 수 있는 상기 정보 저장 층(48)은 전기장에 따라 분극 특성을 가질 수 있고, 외부 전기장이 없는 상태에서도 쌍극자에 의한 잔류 분극(remnant polarization)을 가질 수 있다. 이와 같은 강유전체 층 내의 분극 상태를 이용하여 데이터를 기록할 수 있다. 워드라인들일 수 있는 상기 중간 게이트 전극들(75M)과 마주보는 상기 정보 저장 층(48)의 영역들은 분극 상태를 이용하여 정보를 저장하는 영역들일 수 있다.
상기 정보 저장 층(48)의 강유전체 층은 Hf 기반의 화합물, Zr 기반의 화합물 및/또는 Hf-Zr 기반의 화합물을 포함할 수 있다. 예를 들어, Hf 기반 화합물은 HfO 기반의 강유전성 물질일 수 있고, Zr 기반 화합물은 ZrO 기반의 강유전성 물질을 포함할 수 있고, Hf-Zr 기반의 화합물은 HZO(hafnium zirconium oxide) 기반의 강유전성 물질을 포함할 수 있다.
상기 정보 저장 층(48)의 강유전체 층은 불순물, 예를 들어 C, Si, Mg, Al, Y, N, Ge 및 Sn, Gd, La, Sc 및 Sr 중 적어도 하나가 도핑된 강유전체 물질을 포함할 수 있다. 예를 들어, 상기 정보 저장 층(48)의 강유전체 층은 HfO2, ZrO2 및 HZO 중 적어도 하나에 불순물, C, Si, Mg, Al, Y, N, Ge, Sn, Gd, La, Sc 및 Sr 중 적어도 하나가 도핑된 물질일 수 있다.
상기 정보 저장 층(48)의 강유전체 층은 상술한 물질 종류에 한정되지 않으며, 정보를 저장할 수 있는 강유전 특성을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 정보 저장 층(48)의 상기 강유전체 층은 BaTiO3, PbTiO3, BiFeO3, SrTiO3, PbMgNdO3, PbMgNbTiO3, PbZrNbTiO3, PbZrTiO3, KNbO3, LiNbO3, GeTe, LiTaO3, KNaNbO3, BaSrTiO3, HF0.5Zr0.5O2, PbZrxTi1-xO3(0<x<1), Ba(Sr, Ti)O3, Bi4-xLaxTi3O12(0<x<1), SrBi2Ta2O9, Pb5Ge5O11, SrBi2Nb2O9, 및 YMnO3 중 적어도 하나를 포함할 수 있다.
실시 예에서, 상기 정보 저장 패턴들(45)은 차지 주입(charge injection) 또는 차지 트랩(charge trap)을 이용하여 데이터를 저장할 수 있는 패턴들일 수 있다. 상기 정보 저장 패턴들(45)은 도전성 물질 또는 차지 트랩 물질을 포함할 수 있다.
일 예에서, 상기 정보 저장 패턴들(45)은 차지 주입(charge injection)에 의해 데이터를 저장할 수 있는 플로팅된 도전성 패턴들일 수 있다. 예를 들어, 상기 정보 저장 패턴들(45)은 도우프트 폴리 실리콘 또는 금속(예, W, Mo 등)을 포함할 수 있다. 상기 정보 저장 패턴들(45)은 플로팅 게이트, 플로팅 금속, 또는 플로팅 도전성 패턴으로 지칭되어 설명될 수도 있다.
다른 예에서, 상기 정보 저장 패턴들(45)은 차지를 트랩(trap)하여 정보를 저장하는 CTF(charge trap flash)의 패턴들일 수 있다. 예를 들어, 상기 정보 저장 패턴들(45)은 차지를 트랩할 수 있는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
상기 반도체 장치(1)의 어느 하나의 메모리 셀 트랜지스터(MCT)는 하나의 워드라인(75M), 상기 채널 층(53), 상기 워드라인(75M)과 상기 채널 층(53) 사이에 배치되는 상기 정보 저장 층(48), 상기 정보 저장 패턴(45) 및 상기 유전체 층(42)을 포함할 수 있다.
상기 메모리 셀 트랜지스터(MCT)에서, 상기 유전체 층(42)은 터널 게이트 절연 층 또는 터널 게이트 유전체 층일 수 있다.
상기 메모리 셀 트랜지스터(MCT)의 동작 시에, 상기 정보 저장 패턴(45)과 상기 채널 층(53) 사이의 전계(electrical field) 보다 상기 워드라인(75M)과 상기 정보 저장 패턴(45) 사이의 전계가 클 수 있다. 이와 같이, 상기 메모리 셀 트랜지스터(MCT)의 동작 시에, 상기 정보 저장 패턴(45)과 상기 채널 층(53) 사이의 전계(electrical field) 보다 상기 워드라인(75M)과 상기 정보 저장 패턴(45) 사이의 전계를 크게 하기 위해서, 상기 정보 저장 층(48)의 두께는 상기 유전체 층(42)의 두께 보다 클 수 있고, 상기 정보 저장 패턴(45)의 두께는 상기 유전체 층(42)의 두께 보다 클 수 있다. 여기서, 상기 정보 저장 패턴(45)의 두께는 상기 정보 저장 패턴(45)의 양 측면들 사이의 거리일 수 있다.
상기 유전체 층(42)의 두께는 약 10
Figure pat00001
내지 약 50
Figure pat00002
의 범위일 수 있다.
상기 정보 저장 층(48)의 두께는 약 50
Figure pat00003
내지 약 150
Figure pat00004
의 범위일 수 있다.
상기 정보 저장 패턴(45)의 두께는 약 50
Figure pat00005
내지 약 150
Figure pat00006
의 범위일 수 있다.
이와 같은 상기 메모리 셀 트랜지스터(MCT)를 포함하는 상기 반도체 장치(1)의 동작 방법에 대하여 설명하기로 한다.
상기 메모리 셀 트랜지스터(MCT)에서, 프로그램 동작은 상기 워드라인(75M)에 0V 보다 큰 프로그램 전압을 인가하고, 상기 비트라인(BL) 및 상기 채널 층(53)은 접지(ground)시키어, 상기 메모리 셀 트랜지스터(MCT)의 문턱 전압을 낮추는 것을 포함할 수 있다.
상기 프로그램 동작에서, 상기 워드라인(75M)에 약 20V 이상의 프로그램 전압을 인가하고, 상기 비트라인(BL) 및 상기 채널 층(53)은 접지(ground) 시킴으로써, 상기 정보 저장 패턴(45) 내의 전자들을 상기 유전체 층(42)을 통과하여 상기 워드라인(75M) 내로 주입시킴과 동시에, 강유전체 층으로 형성될 수 있는 상기 정보 저장 층(48) 내에서, 양전하가 상기 채널 층(53)에 인접하게 정렬되고 음전하가 상기 정보 저장 패턴(45)에 인접하게 정렬되는 제1 분극 상태를 형성할 수 있다. 이와 같은 프로그램 동작에 의해, 상기 정보 저장 패턴(45) 및 상기 정보 저장 층(48)을 포함하는 상기 정보 저장 구조물(DS)은 프로그램된 상태일 수 있다.
상기 프로그램 동작에 의해, 상기 정보 저장 패턴(45) 내의 전자들이 상기 워드라인(75M)으로 빠져나감(ejection)으로써, 상기 메모리 셀 트랜지스터(MCT)의 문턱 전압이 1차로 낮아질 수 있고, 강유전체 층일 수 있는 상기 정보 저장 층(48) 내에서, 양전하가 상기 채널 층(53)에 인접하게 정렬되고 음전하가 상기 정보 저장 패턴(45)에 인접하게 정렬되는 제1 분극 상태가 됨으로써, 상기 메모리 셀 트랜지스터(MCT)의 문턱 전압이 2차로 낮아질 수 있다. 따라서, 상기 프로그램 동작에 의해, 상기 메모리 셀 트랜지스터(MCT)의 문턱 전압은 상기 정보 저장 패턴(45) 및 상기 정보 저장 층(48)에 의해 낮아질 수 있다.
상기 메모리 셀 트랜지스터(MCT)에서, 소거(erase) 동작은 상기 워드라인(75M)을 접지시키고, 상기 비트라인(BL) 및 상기 소스 구조물(18, 21, 24)를 통하여 상기 채널 층(53)에 소거 전압을 인가하여, 상기 메모리 셀 트랜지스터(MCT)의 문턱 전압을 증가시키는 것을 포함할 수 있다. 예를 들어, 상기 워드라인(75M)을 접지시키고, 상기 채널 층(53)에 약 15V 이상의 소거 전압을 인가함으로써, 상기 워드라인(75M)으로부터 상기 정보 저장 패턴(45) 내로 전자들이 주입됨과 동시에, 강유전체 층으로 형성될 수 있는 상기 정보 저장 층(48) 내에서, 양전하가 상기 정보 저장 패턴(45)에 인접하게 정렬되고 음전하가 상기 채널 층(53)에 인접하게 정렬되는 제2 분극 상태를 형성할 수 있다. 여기서, 프로그램된 상태에서 상기 정보 저장 층(48)은 상기 제1 분극 상태일 수 있고, 상기 소거 동작에 의해 상기 정보 저장 층(48)의 분극 방향이 상기 제1 분극 상태에서 바뀌어(switch), 상기 정보 저장 층(48)은 상기 제2 분극 상태가 될 수 있다. 즉, 상기 정보 저장 층(48)은 상기 프로그램 동작 또는 상기 소거 동작에 의해 분극(polarization)의 방향이 바뀔 수(switching) 있다. 이와 같은 상기 소거 동작에 의해, 상기 정보 저장 패턴(45) 및 상기 정보 저장 층(48)을 포함하는 상기 정보 저장 구조물(DS)은 소거 상태가 될 수 있다.
상기 소거 동작에 의해, 상기 워드라인(75M)으로 상기 정보 저장 패턴(45) 내로 전자들이 주입(injection)됨으로써, 상기 메모리 셀 트랜지스터(MCT)의 문턱 전압이 1차로 높아질 수 있고, 강유전체 층일 수 있는 상기 정보 저장 층(48) 내에서, 양전하가 상기 정보 저장 패턴(45)에 인접하게 정렬되고 음전하가 상기 채널 층(53)에 인접하게 정렬되는 상기 제2 분극 상태가 됨으로써, 상기 메모리 셀 트랜지스터(MCT)의 문턱 전압이 2차로 높아질 수 있다. 따라서, 상기 소거 동작에 의해, 상기 메모리 셀 트랜지스터(MCT)의 문턱 전압은 상기 정보 저장 패턴(45) 및 상기 정보 저장 층(48)에 의해 높아질 수 있다.
상술한 바와 같이, 상기 정보 저장 패턴(45)과 상기 정보 저장 층(48)은 서로 다른 방식으로 정보를 저장할 수 있다. 이와 같이 두 개의 상기 정보 저장 패턴(45)과 상기 정보 저장 층(48)을 포함하는 상기 메모리 셀 트랜지스터(MCT)에서, 프로그램된 상태에서 상기 메모리 셀 트랜지스터(MCT)의 문턱 전압과 소거된 상태에서의 상기 메모리 셀 트랜지스터(MCT)의 문턱 전압 차이가 클 수 있다. 이와 같이 프로그램된 상태와 소거된 상태의 문턱 전압 차이가 큼으로써, 메모리 윈도우(memory window)가 증가될 수 있다.
상술한 바와 같이, 상기 정보 저장 구조물(DS)은 차지 주입(charge injection) 또는 차지 트랩(charge trap)을 이용하여 정보를 저장할 수 있는 상기 정보 저장 패턴들(45)과, 분극 상태를 이용하여 정보를 저장할 수 있는 상기 정보 저장 층(48)을 포함할 수 있기 때문에, 상기 반도체 장치(1)의 메모리 윈도우(memory window)를 증가시킬 수 있고, 상기 반도체 장치(1)의 내구성(endurance) 및 보유(retention) 특성을 개선할 수 있고, 상기 반도체 장치(1)의 동작 전압을 낮출 수 있다. 또한, 상기 반도체 장치(1)에서, 메모리 윈도우를 증가시킬 수 있기 때문에, 멀티 비트(multibit) 동작을 확보할 수 있다.
이하에서, 상술한 실시예의 구성요소들의 다양한 변형 예들을 설명하기로 한다. 이하에서 설명하는 상술한 실시예의 구성요소들의 다양한 변형 예들은 변형되는 구성요소 또는 대체되는 구성요소를 중심으로 설명하기로 한다. 또한, 이하에서 설명하는 변형 또는 대체될 수 있는 구성요소들은 이하의 도면들을 참조하여 설명하지만, 변형 또는 대체될 수 있는 구성요소들은 서로 조합되거나, 또는 앞에서 설명한 구성요소들과 조합되어 본 발명의 실시예에 따른 반도체 장치를 구성할 수 있다.
도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 설명하기로 한다. 도 3은 도 1의 I-I'선을 따라 취해진 영역을 개념적으로 나타낸 단면도이다.
변형 예에서, 도 3을 참조하면, 도 2a에서 설명한 상기 하나 또는 복수의 상부 게이트 전극(도 2a의 75U)은 수직 방향으로 서로 이격된 복수의 상부 게이트 전극들(75U1, 75U2)로 대체될 수 있다. 예를 들어, 상기 복수의 상부 게이트 전극들(75U1, 75U2)은 하나 또는 복수의 제1 상부 게이트 전극(75U1) 및 상기 하나 또는 복수의 제1 상부 게이트 전극(75U1) 아래에 배치되는 하나 또는 복수의 제2 상부 게이트 전극(75U2)을 포함할 수 있다.
일 에에서, 상기 하나 또는 복수의 제1 상부 게이트 전극(75U1)은 낸드 플래시 메모리 장치에서 GIDL(Gate Induced Drain Leakage) 현상에 의한 GIDL 전류를 발생시키어 소거(erase) 동작에 이용될 수 있는 소거 제어 게이트 전극일 수 있고, 상기 하나 또는 복수의 제2 상부 게이트 전극(75U2)은 스트링 선택 게이트 전극일 수 있다.
도 2a에서 설명한 상기 하나 또는 복수의 상부 게이트 전극(도 2a의 75U) 보다 높은 레벨에 배치될 수 있는 상기 패드 패턴(도 2a의 57)은, GIDL 현상에 의한 GIDL 전류의 발생 효율을 높이기 위해, 상기 하나 또는 복수의 제1 상부 게이트 전극(75U1)의 적어도 일부와 수평적으로 중첩하는 패드 패턴(57')로 대체될 수 있다.
상기 패드 패턴(57')의 상부면은 상기 하나 또는 복수의 제1 상부 게이트 전극(75U1) 보다 높은 레벨에 배치될 수 있고, 상기 패드 패턴(57')의 하부면은 상기 하나 또는 복수의 제2 상부 게이트 전극(75U2) 보다 높은 레벨에 배치될 수 있고, 상기 패드 패턴(57')의 일부는 상기 하나 또는 복수의 제1 상부 게이트 전극(75U1)의 적어도 일부와 동일한 레벨에 배치될 수 있다.
도 4a 내지 도 4e를 각각 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 다양한 변형 예들을 설명하기로 한다. 도 4a 내지 도 4e는 도 2b의 부분 확대 단면도에서, 변형된 구성요소들을 개념적으로 나타내는 부분 확대도들이다.
변형 예에서, 도 4a를 참조하면, 상기 수직 구조물(VS)은 상기 정보 저장 층(48)과 상기 채널 층(53) 사이의 버퍼 층(50)을 더 포함할 수 있다. 상기 버퍼 층(50)은 산화물로 형성될 수 있다. 상기 버퍼 층(50)은 실리콘 산화물, 실리콘산질화물, 실리콘 질화물, 및 고유전체(high-k dielectric) 중 적어도 하나를 포함할 수 있다. 상기 고유전체는 금속 산화물 또는 금속 산화질화물을 포함할 수 있다. 예를 들면, 상기 고유전체는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
변형 예에서, 도 4b를 참조하면, 앞에서 상술한 상기 유전체 층, 예를 들어 도 4a에서의 상기 유전체 층(42)은 상기 게이트 전극(75)과 상기 정보 저장 패턴(45) 사이에 배치된 부분으로부터 상기 정보 저장 패턴(45)의 상부면 및 하부면을 덮도록 연장되는 유전체 층(42a)으로 대체될 수 있다. 상기 유전체 층(42a)은 상기 게이트 전극(75)과 상기 정보 저장 패턴(45) 사이에 배치된 부분, 및 상기 층간 절연 층들(33)과 상기 정보 저장 패턴(45) 사이에 배치된 부분들을 포함할 수 있다.
변형 예에서, 도 4c를 참조하면, 앞에서 상술한 상기 유전체 층, 예를 들어 도 4a에서의 상기 유전체 층(42)은 상기 게이트 전극(75)과 상기 정보 저장 패턴(45) 사이에 배치된 부분으로부터 상기 게이트 전극(75)의 상부면 및 하부면을 덮도록 연장되는 유전체 층(42b)으로 대체될 수 있다. 상기 유전체 층(42b)은 상기 게이트 전극(75)과 상기 정보 저장 패턴(45) 사이에 배치된 부분, 및 상기 층간 절연 층들(33)과 상기 게이트 전극(75) 사이에 배치된 부분들을 포함할 수 있다.
변형 예에서, 도 4d를 참조하면, 앞에서 상술한 상기 유전체 층, 예를 들어 도 4a에서의 상기 유전체 층(42)은 제1 유전체 층(42_1) 및 제2 유전체 층(42_2)을 포함하는 유전체 층(42c)으로 대체될 수 있다.
상기 제1 유전체 층(42_1)은 상기 게이트 전극(75)과 상기 정보 저장 패턴(45) 사이에 배치된 부분으로부터 상기 정보 저장 패턴(45)의 상부면 및 하부면을 덮도록 연장될 수 있다. 상기 제1 유전체 층(42_1)은 상기 게이트 전극(75)과 상기 정보 저장 패턴(45) 사이에 배치된 부분, 및 상기 층간 절연 층들(33)과 상기 정보 저장 패턴(45) 사이에 배치된 부분들을 포함할 수 있다.
상기 제2 유전체 층(42_2)은 상기 게이트 전극(75)과 상기 제1 유전체 층(42_1) 사이에 배치된 부분으로부터 상기 게이트 전극(75)의 상부면 및 하부면을 덮도록 연장될 수 있다. 상기 제2 유전체 층(42_2)은 상기 게이트 전극(75)과 상기 제1 유전체 층(42_1) 사이에 배치된 부분, 및 상기 층간 절연 층들(33)과 상기 게이트 전극(75) 사이에 배치된 부분들을 포함할 수 있다.
변형 예에서, 도 4e를 참조하면, 앞에서 상술한 상기 유전체 층, 예를 들어 도 4a에서의 상기 유전체 층(42)은 제1 유전체 층(42_1') 및 제2 유전체 층(42_2')을 포함하는 유전체 층(42c')으로 대체될 수 있다.
상기 제1 유전체 층(42_1)'은 상기 게이트 전극(75)과 상기 정보 저장 패턴(45) 사이에 배치되며 상기 정보 저장 패턴(45)의 상부면 및 하부면을 덮지 않을 수 있다.
상기 제2 유전체 층(42_2')은 상기 게이트 전극(75)과 상기 제1 유전체 층(42_1') 사이에 배치된 부분으로부터 상기 게이트 전극(75)의 상부면 및 하부면을 덮도록 연장될 수 있다. 상기 제2 유전체 층(42_2')은 상기 게이트 전극(75)과 상기 제1 유전체 층(42_1') 사이에 배치된 부분, 및 상기 층간 절연 층들(33)과 상기 게이트 전극(75) 사이에 배치된 부분들을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 설명하기 위해서, 도 1의 I-I'선을 따라 취해진 영역의 단면 구조에서의 변형 예를 나타낸 단면도이다.
변형 예에서, 도 5를 참조하면, 변형 예에서의 반도체 장치(100)는 기판(118), 상기 기판(118) 상의 적층 구조물(ST'), 및 상기 적층 구조물(ST')을 관통하는 수직 구조물(VS')을 포함할 수 있다. 상기 기판(118)은 실리콘을 포함할 수 있다. 예를 들어, 상기 기판(118)은 단결정 실리콘 기판 또는 폴리 실리콘 기판일 수 있다.
상기 적층 구조물(ST')은 교대로 적층된 층간 절연 층들(133) 및 게이트 전극들(175)을 포함할 수 있다.
상기 층간 절연 층들(133)은 제1 하부 층간 절연 층(133L), 상기 제1 하부 층간 절연 층(133L) 상의 제2 하부 층간 절연 층(133L2), 상기 제2 하부 층간 절연 층(133L2) 상의 중간 하부 층간 절연 층들(133M), 및 상기 중간 하부 층간 절연 층들(133M) 상의 상부 층간 절연 층(133U)을 포함할 수 있다.
상기 층간 절연 층들(133) 및 상기 게이트 전극들(175) 중에서, 최하위 층은 상기 제1 하부 층간 절연 층(133L1)일 수 있고, 최상위 층은 상기 상부 층간 절연 층(133U)일 수 있다.
상기 게이트 전극들(175)은 하부 게이트 전극(175L), 상기 하부 게이트 전극(175L) 상에 배치되는 하나 또는 복수의 상부 게이트 전극(175U), 및 상기 하부 게이트 전극(175L)과 상기 하나 또는 복수의 상부 게이트 전극(175U) 사이의 중간 게이트 전극들(175M)을 포함할 수 있다. 상기 하부 게이트 전극(175L)은 하부 선택 게이트 전극일 수 있고, 상기 하나 또는 복수의 상부 게이트 전극(175U)은 상부 선택 게이트 전극, 예를 들어 스트링 선택 게이트 전극일 수 있다. 상기 중간 게이트 전극들(175M)은 워드 라인들일 수 있다.
상기 수직 구조물(VS')은 상기 적층 구조물(ST')을 관통하는 홀 내에 배치될 수 있다. 상기 수직 구조물(VS')은 하부 채널 층(138), 상기 하부 채널 층(138) 상의 코어 패턴(154), 상기 코어 패턴(154)의 측면 및 하부면을 덮는 상부 채널 층(152), 상기 상부 채널 층(152)의 외측면을 덮는 정보 저장 층(148), 및 상기 코어 패턴(154) 상의 패드 패턴(157)을 포함할 수 있다.
상기 하부 채널 층(138)은 상기 기판(118)과 접촉하는 부분으로부터 상부로 연장되어, 상기 제1 하부 층간 절연 층(133L1) 및 상기 하부 게이트 전극(75L)을 관통하고, 상기 제2 하부 층간 절연 층(133L2) 내로 연장될 수 있다. 상기 하부 채널 층(138)은 에피택시얼 실리콘 층일 수 있다.
상기 코어 패턴(154)은 상기 하부 채널 층(138) 상에 배치될 수 있다. 상기 코어 패턴(154)은 절연성 물질을 포함할 수 있다. 상기 패드 패턴(157)은 상기 코어 패턴(154) 상에 배치될 수 있다. 상기 패드 패턴(157)은 도우프트 폴리 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘을 포함할 수 있다.
상기 상부 채널 층(152)은 상기 코어 패턴(154)과 상기 적층 구조물(ST') 사이에 배치될 수 있다. 상기 상부 채널 층(152)은 상기 코어 패턴(154)의 측면을 덮는 부분으로부터 상기 코어 패턴(154)과 상기 하부 채널 층(138) 사이로 연장될 수 있다.
상기 정보 저장 층(148)은 상기 상부 채널 층(152)과 상기 적층 구조물(ST') 사이에 배치될 수 있다. 상기 정보 저장 층(148)은 상기 상부 채널 층(152)의 외측면을 덮을 수 있다.
상기 상부 채널 층(152) 및 상기 정보 저장 층(148)은 상기 하부 게이트 전극(175L) 보다 높고, 상기 중간 게이트 전극들(175M) 중 최하위의 중간 게이트 전극 보다 낮은 레벨에서부터 상기 게이트 전극들(175) 중 최상위 게이트 전극 보다 높은 레벨까지 연속적으로 연장될 수 있다.
상기 수직 구조물(VS')은 상기 하부 채널 층(138)과 상기 하부 게이트 전극(175L) 사이의 게이트 절연 층(140)을 더 포함할 수 있다. 상기 게이트 절연 층(140)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 반도체 장치(100)는 상기 정보 저장 층(148)과 상기 중간 및 상부 게이트 전극들(175M, 175U) 사이의 정보 저장 패턴들(145), 및 상기 정보 저장 패턴들(145)과 상기 중간 및 상부 게이트 전극들(175M, 175U) 사이의 유전체 층들(142)을 더 포함할 수 있다.
상기 유전체 층들(142), 정보 저장 패턴들(145), 상기 정보 저장 층(148), 상기 상부 채널 층(152), 및 상기 게이트 전극들(175)은 도 1 내지 도 2b에서 설명한 상기 유전체 층들(42), 정보 저장 패턴들(45), 상기 정보 저장 층(48), 상기 채널 층(52), 및 상기 게이트 전극들(75)과 동일한 물질로 형성될 수 있다.
도 1 내지 도 2b에서 설명한 바와 같이, 상기 유전체 층들(42), 정보 저장 패턴들(45), 상기 정보 저장 층(48), 상기 채널 층(52), 및 상기 중간 게이트 전극들(75M)은 메모리 셀 트랜지스터들(MCT)을 구성할 수 있다. 이와 마찬가지로, 상기 유전체 층들(42), 정보 저장 패턴들(45), 상기 정보 저장 층(48), 상기 채널 층(52), 및 상기 중간 게이트 전극들(175M)은 메모리 셀 트랜지스터들을 구성할 수 있다.
상기 반도체 장치(100)는, 도 1 내지 도 2b에서와 마찬가지로, 상기 적층 구조물(ST') 및 상기 수직 구조물(VS') 상에 차례로 적층되는 제1 상부 절연 층(60) 및 제2 상부 절연 층(81), 상기 제1 상부 절연 층 및 상기 적층 구조물(ST)을 관통하며 상기 하부 구조물(3)과 접촉하는 분리 구조물(78), 상기 제1 및 제2 상부 절연 층들(60, 81)을 관통하며 상기 수직 구조물(VS)과 전기적으로 연결되는 콘택 플러그(84), 및 상기 제2 상부 절연 층(81) 상에서 상기 콘택 플러그(84)와 전기적으로 연결되는 비트라인(87)을 더 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 설명하기 위해서, 도 1의 I-I'선을 따라 취해진 영역의 단면 구조에서의 변형 예를 나타낸 단면도이다.
변형 예에서, 도 6을 참조하면, 변형예에서의 반도체 장치(200)는 하부 반도체 칩(LC) 및 상기 하부 반도체 칩(LC) 상에서 상기 하부 반도체 칩(LC)과 접합된 상부 반도체 칩(UC)을 포함할 수 있다.
상기 하부 반도체 칩(LC)은 도 2a 및 도 2b에서의 상기 소스 구조물(18, 21, 24), 상기 적층 구조물(ST), 상기 수직 구조물(VS), 상기 정보 저장 패턴들(45), 상기 유전체 층들(42), 상기 제1 및 제2 상부 절연 층들(60, 81), 상기 분리 구조물(78), 상기 콘택 플러그(84), 및 상기 비트라인(87)을 포함할 수 있다.
상기 하부 반도체 칩(LC)은 상기 제2 상부 절연 층(81) 및 상기 비트라인(87) 상의 절연 구조물(90) 및 상기 절연 구조물(90)에 의해 측면이 둘러싸이며 상기 절연 구조물(90)의 상부면과 공면을 이루는 상부면을 갖는 하부 접합 패드(93)를 더 포함할 수 있다.
상기 상부 반도체 칩(UC)은 기판(206), 상기 기판(206) 아래에서 활성 영역(208a)을 한정하는 소자분리 영역(208s), 상기 기판(206) 아래의 주변 회로(211), 상기 주변 회로(211) 아래의 회로 배선 구조물(212), 상기 기판(206) 아래에서 상기 주변 회로(211) 및 상기 회로 배선 구조물(212)을 덮는 주변 절연 구조물(215), 및 상기 주변 절연 구조물(215)에 의해 측면이 둘러싸이고 상기 주변 절연 구조물(215)의 하부면과 공면을 이루는 하부면을 갖는 상부 접합 패드(217)를 더 포함할 수 있다.
상기 주변 회로(211)는 상기 활성 영역(208a) 아래의 주변 게이트(209), 및 상기 주변 게이트(209) 양 옆의 주변 소스/드레인 영역들(210)을 포함하는 트랜지스터를 포함할 수 있다. 상기 주변 게이트(209)는 주변 게이트 유전체 층(209a) 및 상기 주변 게이트 유전체 층(209a) 상의 주변 게이트 전극(209b)을 포함할 수 있다.
상기 기판(206), 상기 주변 회로(211), 상기 회로 배선 구조물(212) 및 상기 주변 절연 구조물(215)은 주변 회로 구조물을 구성할 수 있다. 이와 같은 주변 회로 구조물은 상기 적층 구조물(ST)과 수직하게 중첩할 수 있다.
상기 하부 접합 패드(93)와 상기 상부 접합 패드(217)은 금속 물질을 포함할 수 있으며, 접합될 수 있다. 예를 들어, 상기 하부 접합 패드(93)와 상기 상부 접합 패드(217)은 구리(Cu)를 포함할 수 있으며, 상기 하부 접합 패드(93)의 구리와 상기 상부 접합 패드(217)의 구리는 서로 접촉하면서 접합될 수 있다.
다음으로, 도 7a 내지 도 7d를 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 형성 방법의 예시적인 예를 설명하기로 한다.
도 7a 및 도 7d는 도 1의 I-I'선을 따라 취해진 영역을 개념적으로 나타낸 단면도들이고, 도 7b 및 도 7c는 도 7a의 일부를 나타낸 부분 확대 단면도들이다.
도 7a를 참조하면, 하부 구조물(3)을 형성할 수 있다. 상기 하부 구조물(3)은 기판(6), 상기 기판(6) 상에서 활성 영역(8a)을 한정하는 소자분리 영역(8s), 상기 기판(6) 상의 주변 회로(11), 상기 주변 회로(11) 상의 회로 배선 구조물(12), 상기 기판(6) 상에서 상기 주변 회로(11) 및 상기 회로 배선 구조물(12)을 덮는 주변 절연 구조물(15), 및 상기 주변 절연 구조물(15) 상의 플레이트 층(18)을 포함할 수 있다.
상기 하부 구조물(3)은 상기 플레이트 층(18) 상의 희생 수평 층(20), 및 상기 희생 수평 층(20) 상의 제2 수평 패턴(24)을 더 포함할 수 있다.
상기 하부 구조물(3) 상에 몰드 구조물(30)을 형성할 수 있다. 상기 몰드 구조물(30)은 교대로 반복적으로 적층된 층간 절연 층들(33) 및 희생 게이트 층들(36)을 포함할 수 있다.
상기 희생 게이트 층들(36)은 상기 층간 절연 층들(33)과 다른 물질로 형성될 수 있다. 상기 희생 게이트 층들(36)은 실리콘 질화물로 형성될 수 있고, 상기 층간 절연 층들(33)은 실리콘 산화물로 형성될 수 있다. 다른 예에서, 상기 희생 게이트 층들(36)은 도전성 물질로 형성될 수도 있다.
상기 층간 절연 층들(33) 및 상기 희생 게이트 층들(36) 중에서, 최하위 층은 하부 층간 절연 층(33L)일 수 있고, 최상위 층은 상부 층간 절연 층(33U)일 수 있다.
도 7b를 참조하면, 상기 몰드 구조물(30)을 관통하며 아래로 연장되어 상기 제2 수평 패턴(24) 및 상기 희생 수평 층(20)을 관통하고 상기 플레이트 층(18)을 노출시키는 홀(39)을 형성할 수 있다.
상기 홀(39)에 의해 상기 층간 절연 층들(33) 및 상기 희생 게이트 층들(36)이 노출될 수 있다.
상기 홀(39)에 의해 노출된 상기 희생 게이트 층들(36)을 부분 식각하여, 확장된 개구부들(39e)을 형성할 수 있다.
도 7c를 참조하면, 상기 확장된 개구부들(39e) 내에 유전체 층들(42) 및 정보 저장 패턴들(45)을 차례로 형성할 수 있다. 상기 유전체 층들(42)은 상기 희생 게이트 층들(36)과 접촉할 수 있다.
일 에에서, 상기 홀(39) 및 상기 확장된 개구부들(39e) 내에 유전체 층을 형성하고, 상기 유전체 층을 부분 식각하여, 상기 확장된 개구부들(39e) 내에 잔존하는 상기 유전체 층들(42)을 형성할 수 있고, 상기 유전체 층들(42)이 형성된 상기 확장된 개구부들(39e) 내에 상기 정보 저장 패턴들(45)을 형성할 수 있다.
다른 예에서, 상기 확장된 개구부들(39e)에 의해 노출된 상기 희생 게이트 층들(36)을 산화시키어 상기 유전체 층들(42)을 형성하고, 상기 유전체 층들(42)이 형성된 상기 확장된 개구부들(39e) 내에 상기 정보 저장 패턴들(45)을 형성할 수 있다.
또 다른 에에서, 적어도 상기 확장된 개구부들(39e) 각각의 내벽을 덮는 상기 유전체 층들(도 4b의 42a)을 형성하고, 상기 유전체 층들(도 4b의 42a)이 형성된 상기 확장된 개구부들(39e) 내에 상기 정보 저장 패턴들(45)을 형성할 수 있다.
도 7d를 참조하면, 상기 홀(39)의 내벽을 콘포멀하게 덮는 정보 저장 층(48) 및 채널 층(52)을 차례로 형성할 수 있다. 상기 정보 저장 층(48)은 상기 확장된 개구부들(39e) 내의 상기 정보 저장 패턴들(45)을 덮을 수 있다.
상기 채널 층(52) 상에서, 상기 홀(39)을 부분적으로 채우는 코어 패턴(54)을 형성하고, 상기 코어 패턴(54) 상에 상기 홀(39)의 나머지 부분을 채우는 패드 패턴(57)을 형성할 수 있다.
상기 몰드 구조물(도 7c의 30) 상에 제1 상부 절연 층(60)을 형성하고, 상기 제1 상부 절연 층(60), 상기 몰드 구조물(도 7c의 30) 및 상기 제2 수평 패턴(24)을 관통하며, 상기 희생 수평 층(도 7c의 20)을 노출시키는 분리 개구부(63)를 형성할 수 있다. 상기 분리 개구부(63)에 의해 노출되는 상기 희생 수평 층(도 7c의 20)을 제거하고, 이어서 상기 채널 층(52)이 노출될때까지 상기 정보 저장 층(48)을 식각하여 빈 공간을 형성하고, 상기 빈 공간을 제1 수평 패턴(21)으로 채울 수 있다. 상기 제1 수평 패턴(21)은 상기 채널 층(52)과 접촉할 수 있다.
상기 분리 개구부(63)에 의해 노출되는 상기 희생 게이트 층들(36)을 제거하여 개구부들(69)을 형성할 수 있다.
다른 실시예에서, 상기 희생 게이트 층들(36)이 도전성 물질, 예를 들어 도우프트 폴리 실리콘으로 형성되는 경우에, 상기 희생 게이트 층들(36)은 제거하지 않고, 게이트 전극들로 잔존할 수 있다.
다시, 도 1, 도 2a 및 도 2b를 참조하면, 상기 개구부들(도 7d의 69)를 채우는 게이트 전극들(75)을 형성할 수 있다.
다른 예에서, 도 7c에서 설명한 상기 유전체 층들(42)을 형성하는 단계를 생략하는 경우에, 상기 게이트 전극들(75)을 형성하기 전에, 상기 개구부들(도 7d의 69)에 의해 노출되는 상기 정보 저장 패턴들(45)을 산화시키어 상기 유전체 층들(42)을 형성할 수도 있다.
다른 예에서, 도 7c에서 설명한 상기 유전체 층들(42)을 형성하는 단계를 생략하는 경우에, 상기 게이트 전극들(75)을 형성하기 전에, 상기 개구부들(도 7d의 69) 각각의 내벽을 덮는 유전체 층들(도 4c의 42b)을 형성할 수도 있다
다른 예에서, 도 7c에서 설명한 상기 유전체 층들(42)을 형성하는 단계를 생략하지 않고, 상기 게이트 전극들(75)을 형성하기 전에, 상기 개구부들(도 7d의 69) 각각의 내벽을 덮는 유전체 층들(도 4d의 42_2 또는 도 4e의 42_2')을 형성할 수도 있다.
다음으로, 상기 분리 개구부(도 7d의 63)를 채우는 분리 구조물(78)을 형성할 수 있다.
상기 제1 상부 절연 층(60) 상에 제2 상부 절연 층(81)을 형성할 수 있다. 상기 제1 및 제2 상부 절연 층들(60, 81)을 관통하며 상기 수직 구조물(VS)과 전기적으로 연결되는 콘택 플러그(84)을 형성하고, 상기 제2 상부 절연 층(81) 상에서 상기 콘택 플러그(84)와 전기적으로 연결되는 비트라인(87)을 형성할 수 있다.
다음으로, 도 8, 도 9 및 도 10을 각각 참조하여 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 설명하기로 한다.
도 8은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 8을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 상기 반도체 장치(1100)와 전기적으로 연결되어 상기 반도체 장치(1100)를 제어하는 컨트롤러(1200)를 포함할 수 있다. 상기 데이터 저장 시스템(1000)은 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 상기 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
실시 예에서, 상기 데이터 저장 시스템(1000)은 테이터를 저장하는 전자 시스템일 수 있다.
상기 반도체 장치(1100)는 비휘발성 메모리 장치일 수 있다. 예를 들어, 상기 반도체 장치(1110)는 도 1 내지 도 6을 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치일 수 있다. 상기 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
상기 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 예를 들어, 상기 제1 구조물(1100F)은 앞에서 상술한 상기 주변 회로 구조물(도 2a의 6, 11, 12, 15 또는 도 6의 206, 211, 212, 215)을 포함할 수 있다. 앞에서 상술한 상기 주변 회로(도 2a의 11 또는 도 6의 211)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 트랜지스터일 수 있다.
상기 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 상기 비트라인(BL)과 상기 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 구조물일 수 있다.
앞에서 설명한 상기 소스 구조물(18, 21, 24)은 N형의 도전형을 갖는 실리콘 층을 포함할 수 있으며, 상기 소스 구조물(18, 21, 24)의 적어도 일부는 상기 공통 소스 라인(CSL)을 구성할 수 있다.
상기 제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 상기 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)들을 포함할 수 있다. 상기 하부 트랜지스터들(LT1, LT2)의 개수와 상기 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
상기 복수의 메모리 셀 트랜지스터(MCT)들은, 도 2b에서 설명한 바와 같이, 상기 워드라인들(75M), 상기 채널 층(53), 상기 워드라인들(75M)과 상기 채널 층(53) 사이에 배치되는 상기 정보 저장 층(48), 상기 정보 저장 패턴들(45) 및 상기 유전체 층들(42)을 포함할 수 있다.
예시적인 실시예들에서, 상기 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 상기 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 상기 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 상기 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상기 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
앞에서 설명한 상기 게이트 전극들(도 2b 또는 도 3의 75)은 상기 게이트 하부 라인들(LL1, LL2), 상기 워드라인들(WL) 및 상기 게이트 상부 라인들(UL1, UL2)을 구성할 수 있다. 예를 들어, 상기 중간 게이트 층들(도 2b의 75M)은 상기 워드라인들(WL)을 구성할 수 있다.
상기 공통 소스 라인(CSL), 상기 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 상기 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 상기 디코더 회로(1110)와 전기적으로 연결될 수 있다.
상기 비트라인들(BL)은 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 상기 페이지 버퍼(1120)와 전기적으로 연결될 수 있다. 상기 비트라인들(BL)은 앞에서 설명한 상기 비트라인들(도 2a의 87)일 수 있다.
상기 제1 구조물(1100F)에서, 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 상기 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터(MCT)에 대한 제어 동작을 실행할 수 있다. 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다.
상기 반도체 장치(1000)는 입출력 패드(1101)를 더 포함할 수 있다. 상기 반도체 장치(1000)는 상기 로직 회로(1130)와 전기적으로 연결되는 상기 입출력 패드(1101)를 통해, 상기 컨트롤러(1200)와 통신할 수 있다. 상기 입출력 패드(1101)는 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 상기 로직 회로(1130)와 전기적으로 연결될 수 있다. 따라서, 상기 컨트롤러(1200)는 상기 입출력 패드(1101)를 통하여 상기 반도체 장치(1000)와 전기적으로 연결되며, 상기 반도체 장치(1000)를 제어할 수 있다.
상기 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 상기 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 상기 컨트롤러(1200)는 상기 복수의 반도체 장치들(1000)을 제어할 수 있다.
상기 프로세서(1210)는 상기 컨트롤러(1200)를 포함한 상기 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 상기 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, 상기 NAND 컨트롤러(1220)를 제어하여 상기 반도체 장치(1100)에 억세스할 수 있다. 상기 NAND 컨트롤러(1220)는 상기 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. 상기 NAND 인터페이스(1221)를 통해, 상기 반도체 장치(1100)를 제어하기 위한 제어 명령, 상기 반도체 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 상기 반도체 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 상기 호스트 인터페이스(1230)는 상기 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 상기 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 상기 프로세서(1210)는 제어 명령에 응답하여 상기 반도체 장치(1100)를 제어할 수 있다.
도 9는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 9를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 상기 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 상기 반도체 패키지(2003) 및 상기 DRAM(2004)은 상기 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 상기 컨트롤러(2002)와 서로 연결될 수 있다.
상기 메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 상기 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 상기 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 상기 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 상기 데이터 저장 시스템(2000)은 상기 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 상기 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 상기 컨트롤러(2002) 및 상기 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
상기 컨트롤러(2002)는 상기 반도체 패키지(2003)에 데이터를 기록하거나, 상기 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 상기 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
상기 DRAM(2004)은 데이터 저장 공간인 상기 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 상기 데이터 저장 시스템(2000)에 포함되는 상기 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 상기 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 상기 데이터 저장 시스템(2000)에 상기 DRAM(2004)이 포함되는 경우, 상기 컨트롤러(2002)는 상기 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 상기 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
상기 반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 상기 반도체 칩들(2200) 각각은 도 1 내지 도 6을 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치를 포함할 수 있다.
상기 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 상기 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 상기 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 상기 패키지 기판(2100) 상에서 상기 반도체 칩들(2200) 및 상기 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
상기 패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 상기 반도체 칩들2200)은 입출력 패드(2210)를 포함할 수 있다.
예시적인 실시예들에서, 상기 연결 구조물(2400)은 상기 입출력 패드(2210)와 상기 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 상기 패키지 기판(2100)의 상기 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식의 상기 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 상기 메인 기판(2001)과 다른 별도의 인터포저 기판에 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 10은 본 발명의 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 10은 도 9의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 9의 반도체 패키지(2003)를 절단선 II-II'선을 따라 절단한 영역을 개념적으로 나타낸다.
도 9 및 도 10을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 적층 구조물(3210), 적층 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 적층 구조물(3210)의 워드라인들(WL)과 전기적으로 연결되는 게이트 콘택 플러그들(도 2a의 106)을 포함할 수 있다. 상기 제1 구조물(3100)은 도 8의 상기 제1 구조물(1100F)을 포함할 수 있고, 상기 제2 구조물(3200)은 도 8의 상기 제2 구조물(1100S)을 포함할 수 있다.
상기 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조물(3210)을 관통할 수 있으며, 적층 구조물(3210)의 외측에 더 배치될 수 있다.
상기 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
도 10에서, 도면부호 1로 나타내는 부분 확대 부분은 도 10의 반도체 칩들(2200)이 도 2a에서와 같은 단면 구조의 부분 확대된 부분을 포함하도록 변형될 수 있다는 것을 설명하기 위한 것이다. 따라서, 상기 반도체 칩들(2200) 각각은 도 1 내지 도 6을 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치(1)를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 장치
3: 하부 구조물
ST: 적층 구조물
33: 층간 절연 층들
75: 게이트 전극들
75L: 하부 게이트 전극
75M: 중간 게이트 전극(워드라인)
75U: 상부 게이트 전극
VS: 수직 구조물
42: 유전체 층
DS: 정보 저장 구조물
45: 정보 저장 패턴
48: 정보 저장 층(강유전체 층)
52: 채널 층
54: 코어 패턴
57: 패드 패턴
78: 분리 구조물
84: 콘택 플러그
87: 비트라인

Claims (20)

  1. 수직 방향으로 교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하는 적층 구조물;
    상기 적층 구조물을 관통하는 홀 내의 채널 층;
    상기 적층 구조물과 상기 채널 층 사이의 정보 저장 층;
    상기 정보 저장 층과 상기 게이트 전극들 사이의 정보 저장 패턴들; 및
    상기 정보 저장 패턴들과 상기 게이트 전극들 사이의 유전체 층들을 포함하고,
    상기 정보 저장 층의 물질은 상기 정보 저장 패턴들의 물질과 다른 반도체 장치.
  2. 제 1 항에 있어서,
    상기 정보 저장 층은 강유전체 층인 반도체 장치.
  3. 제 2 항에 있어서,
    상기 정보 저장 패턴들은 상기 수직 방향으로 서로 이격되고,
    상기 정보 저장 패턴들은 플로팅 도전성 패턴들인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 채널 층과 상기 정보 저장 층 사이의 버퍼 층을 더 포함하되,
    상기 버퍼 층의 두께는 상기 채널 층의 두께 및 상기 정보 저장 층의 두께 보다 작은 반도체 장치.
  5. 제 1 항에 있어서,
    상기 정보 저장 층의 두께는 상기 유전체 층들 각각의 두께 보다 크고,
    상기 정보 저장 패턴들 각각의 두께는 상기 유전체 층들 각각의 두께 보다 크고,
    상기 정보 저장 패턴들 각각의 두께는 상기 정보 저장 패턴들 각각의 양 측면들 사이의 거리인 반도체 장치.
  6. 제 1 항에 있어서,
    상기 유전체 층들 각각의 상기 두께는 약 10Å 내지 약 50Å의 범위이고,
    상기 정보 저장 층의 상기 두께는 약 50Å 내지 약 150Å의 범위이고,
    상기 정보 저장 패턴들 각각의 두께는 약 50Å 내지 약 150Å의 범위인 반도체 장치.
  7. 제 1 항에 있어서,
    상기 정보 저장 패턴들은 상기 층간 절연 층들 사이에 배치되어, 상기 층간 절연 층들과 수직하게 중첩하는 반도체 장치.
  8. 제 1 항에 있어서,
    주변 회로 구조물을 더 포함하되,
    상기 주변 회로 구조물은 상기 적층 구조물과 수직하게 중첩하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 홀 내에 배치되고, 절연성 물질을 포함하는 코어 패턴;
    상기 채널 층과 접촉하며 상기 코어 패턴 상에 배치되는 패드 패턴;
    상기 패드 패턴 상의 콘택 플러그; 및
    상기 콘택 플러그 상의 비트라인을 더 포함하되,
    상기 채널 층은 상기 코어 패턴과 상기 정보 저장 층 사이에 배치되는 반도체 장치.
  10. 절연성 물질을 포함하는 코어 패턴;
    상기 코어 패턴의 측면을 둘러싸는 채널 층;
    상기 채널 층의 외측면을 둘러싸는 정보 저장 층;
    상기 정보 저장 층의 외측 면을 둘러싸는 정보 저장 패턴;
    상기 정보 저장 패턴의 외측면을 둘러싸는 제1 유전체 층; 및
    상기 유전체 층의 외측면을 둘러싸는 게이트 전극을 포함하되,
    상기 정보 저장 층의 물질은 상기 정보 저장 패턴의 물질과 다른 반도체 장치.
  11. 제 10 항에 있어서,
    상기 정보 저장 층은 강유전체 층이고,
    상기 정보 저장 패턴은 도전성 물질 또는 차지 트랩 물질을 포함하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 제1 유전체 층의 두께는 상기 정보 저장 층의 두께 및 상기 정보 저장 패턴의 두께 보다 작고,
    상기 정보 저장 패턴의 상기 두께는 상기 정보 저장 패턴의 양 측면들 사이의 거리인 반도체 장치.
  13. 제 10 항에 있어서,
    상기 채널 층과 상기 정보 저장 층 사이의 버퍼 층을 더 포함하되,
    상기 버퍼 층의 두께는 상기 채널 층의 두께 및 상기 정보 저장 층의 두께 보다 작은 반도체 장치.
  14. 제 10 항에 있어서,
    상기 제1 유전체 층 및 상기 정보 저장 패턴은 상기 제1 및 제2 층간 절연 층들 사이에 배치되는 반도체 장치.
  15. 제 10 항에 있어서,
    상기 제1 유전체 층은 상기 게이트 전극과 상기 정보 저장 패턴 사이에 개재된 부분으로부터 상기 정보 저장 패턴의 상부면 및 하부면을 덮도록 연장되는 반도체 장치.
  16. 제 10 항에 있어서,
    상기 제1 유전체 층은 상기 게이트 전극과 상기 정보 저장 패턴 사이에 개재된 부분으로부터 상기 게이트 전극의 상부면 및 하부면을 덮도록 연장되는 반도체 장치.
  17. 제 10 항에 있어서,
    상기 게이트 전극과 상기 제1 유전체 층 사이의 제2 유전체 층을 더 포함하는 반도체 장치.
  18. 제 10 항에 있어서,
    상기 게이트 전극과 수직하게 중첩하는 주변 회로 구조물을 더 포함하는 반도체 장치.
  19. 입출력 패드를 포함하는 반도체 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하되,
    상기 반도체 장치는,
    교대로 반복적으로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하는 적층 구조물;
    상기 적층 구조물을 관통하는 홀 내의 채널 층;
    상기 적층 구조물과 상기 채널 층 사이의 정보 저장 층;
    상기 정보 저장 층과 상기 게이트 전극들 사이의 정보 저장 패턴들; 및
    상기 정보 저장 패턴들과 상기 게이트 전극들 사이의 유전체 층들을 포함하고,
    상기 정보 저장 층의 물질은 상기 정보 저장 패턴들의 물질과 다른 데이터 저장 시스템.
  20. 제 19 항에 있어서,
    상기 정보 저장 층은 강유전체 층이고,
    상기 정보 저장 패턴은 도전성 물질 또는 차지 트랩 물질을 포함하고,
    상기 유전체 층의 두께는 상기 정보 저장 층의 두께 및 상기 정보 저장 패턴의 두께 보다 작고,
    상기 정보 저장 패턴의 상기 두께는 상기 정보 저장 패턴의 양 측면들 사이의 거리인 데이터 저장 시스템.
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