KR20240024865A - 반도체 장치 - Google Patents

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김광수
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Abstract

본 개시는 반도체 장치에 관한 것으로서, 좀더 상세하게는, 트랜지스터를 포함하는 회로 영역을 구비한 반도체 장치에 관한 것이다.
실시예에 따른 반도체 장치는, 제1 기판과, 제1 기판에 위치하는 복수의 트랜지스터를 포함하는 회로 영역과, 회로 영역 위에 위치하며 메모리 셀 구조물을 포함하는 셀 영역을 포함한다. 메모리 셀 구조물이, 서로 교대로 적층되는 게이트 전극층 및 셀 절연층을 포함하는 게이트 적층 구조물과, 게이트 적층 구조물을 관통하도록 연장되며 채널층 및 강유전층을 포함하는 채널 구조물을 구비한다. 복수의 트랜지스터 중 적어도 하나가, 수직 방향에서 이격되는 제1 영역 및 제2 영역과, 제1 영역과 제2 영역 사이에서 수직 방향으로 연장되는 채널 영역과, 적어도 채널 영역의 측면 위에 차례로 위치하는 게이트 절연층 및 게이트 전극을 포함하여 수직형 채널 구조를 가진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 개시는 반도체 장치에 관한 것으로서, 좀더 상세하게는, 트랜지스터를 포함하는 회로 영역을 구비한 반도체 장치에 관한 것이다.
반도체 장치는 소형화가 가능하며 다양한 기능을 수행할 수 있어 다양한 전자 산업에서 널리 사용되고 있다. 전자 산업의 발전에 따라 반도체 장치의 성능을 향상하면서 집적도를 향상할 수 있는 기술에 대한 연구가 계속되고 있다. 예를 들어, 반도체 장치에 포함되는 복수의 회로 소자의 크기를 줄이는 것에 의하여 반도체 장치의 집적도를 향상할 수 있다.
실시예는 크기를 줄이고 성능을 향상할 수 있는 반도체 장치를 제공하고자 한다.
실시예에 따른 반도체 장치는, 제1 기판과, 제1 기판에 위치하는 복수의 트랜지스터를 포함하는 회로 영역과, 회로 영역 위에 위치하며 메모리 셀 구조물을 포함하는 셀 영역을 포함한다. 메모리 셀 구조물이, 서로 교대로 적층되는 게이트 전극층 및 셀 절연층을 포함하는 게이트 적층 구조물과, 게이트 적층 구조물을 관통하도록 연장되며 채널층 및 강유전층을 포함하는 채널 구조물을 구비한다. 복수의 트랜지스터 중 적어도 하나가, 수직 방향에서 이격되는 제1 영역 및 제2 영역과, 제1 영역과 제2 영역 사이에서 수직 방향으로 연장되는 채널 영역과, 적어도 채널 영역의 측면 위에 차례로 위치하는 게이트 절연층 및 게이트 전극을 포함하여 수직형 채널 구조를 가진다.
실시예에 의하면, 수직형 채널 구조를 가지는 트랜지스터에 의하여 반도체 장치에 포함되는 회로 영역의 면적을 저감할 수 있다. 이에 따라 반도체 장치의 배치 자유도를 향상하고 반도체 장치의 동작에 필요하거나 반도체 장치의 성능을 향상할 수 있는 회로를 추가할 수 있다. 이에 의하여 반도체 장치의 크기를 줄이고 반도체 장치의 성능을 향상할 수 있다. 특히, 상대적으로 낮은 동작 전압으로 동작하는 강유전 메모리 장치에 수직형 채널 구조를 가지는 트랜지스터를 적용하면, 회로 영역의 면적을 효과적으로 저감할 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 개략적으로 도시한 부분 단면도이다.
도 2는 도 1에 도시한 반도체 장치에 포함된 채널 구조물의 일 예를 확대하여 도시한 부분 단면도이다.
도 3은 도 1에 도시한 반도체 장치에 포함되는 메모리 셀 구조물의 일부를 도시한 부분 단면도이다.
도 4는 도 1에 도시한 반도체 장치에 포함된 회로 영역에 포함되는 트랜지스터를 확대하여 도시한 부분 단면도이다.
도 5는 도 1에 도시한 반도체 장치를 개략적으로 도시한 평면도이다.
도 6는 도 5에 도시한 반도체 장치에 포함되는 회로 영역을 개략적으로 도시한 평면도이다.
도 7은 도 1에 도시한 반도체 장치에 포함되는 게이트 적층 구조물 및 트랜지스터를 개념적으로 도시한 단면도이다.
도 8 내지 도 15는 실시예에 따른 반도체 장치에 포함되는 트랜지스터의 제조 방법을 도시한 도면이다.
도 16은 일 변형예에 따른 반도체 장치에 포함된 회로 영역에 포함되는 트랜지스터를 확대하여 도시한 단면도이다.
도 17은 다른 실시예에 따른 반도체 장치에 포함되는 메모리 셀 구조물의 일부를 도시한 단면도이다.
도 18은 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 19는 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 20은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부한 도면을 참고로 하여 다양한 실시예에 대하여 본 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 실시예는 다양한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 사용한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위하여 임의로 도시한 것으로, 본 개시가 도면에 한정되는 것은 아니다. 설명의 편의 및/또는 간단한 도시를 위하여 일부 층 및 영역의 두께를 확대하거나 과장되게 표현하였다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상" 또는 "평면으로 볼 때"는 대상 부분을 위에서 보았을 때를 의미하며, "단면상" 또는 "단면으로 볼 때"는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미할 수 있다.
이하에서는 도 1 내지 도 7을 참조하여 일 실시예에 따른 반도체 장치를 상세하게 설명한다.
도 1은 일 실시예에 따른 반도체 장치(10)를 개략적으로 도시한 부분 단면도이다. 도 2는 도 1에 도시한 반도체 장치(10)에 포함된 채널 구조물(CH)의 일 예를 확대하여 도시한 부분 단면도이다. 명확한 이해를 위하여 도 1의 좌표는 셀 어레이 영역(102)에 해당하는 부분을 위주로 표시하였고, 회로 영역(200)은 좌표와 무관하게 게이트 콘택(도 4의 참조부호 248g), 제1 콘택(도 4의 참조부호 248s) 및 제2 콘택(도 4의 참조부호 248d)을 포함하는 단면으로 도시하였다. 명확한 이해를 위하여 도 1에서 게이트 콘택부(184), 소스 콘택부(186), 입출력 연결 배선(188)을 함께 도시하였으나, 게이트 콘택부(184), 소스 콘택부(186), 입출력 연결 배선(188)의 위치가 다양하게 변형될 수 있다.
도 1 및 도 2를 참조하면, 실시예에 따른 반도체 장치(10)는, 제1 기판(210) 및 트랜지스터(240)를 포함하는 회로 영역(200)과, 회로 영역(200) 위에 위치하며 메모리 셀 구조물을 포함하는 셀 영역(100)을 포함한다. 일 예로, 회로 영역(200) 및 셀 영역(100)은 각기 도 18에 도시된 전자 시스템(1000)에 포함되는 반도체 장치(1100)의 제1 구조물(1100F) 및 제2 구조물(1100S)에 해당하는 부분일 수 있다. 또는, 회로 영역(200) 및 셀 영역(100)이 각기 도 20에 도시된 반도체 칩(2200)의 제1 구조물(4100) 및 제2 구조물(4200)을 포함하는 부분일 수 있다.
실시예에서 회로 영역(200) 상에 셀 영역(100)이 위치할 수 있다. 이에 의하면 회로 영역(200)에 해당하는 면적을 셀 영역(100)과 별도로 확보하지 않아도 되므로 반도체 장치(10)의 면적을 줄일 수 있다.
일 실시예에서 반도체 장치(10)는 셀 영역(100)이 회로 영역(200)과 별도로 형성된 후에 회로 영역(200)에 접합되어 형성된 접합 반도체 장치로 구성될 수 있다. 예를 들어, 하이브리드 접합 방식으로 접합하는 칩-투-칩(chip to chip, C2C) 접합 공정, 칩-투-웨이퍼 접합 공정, 또는 웨이퍼-투-웨이퍼 접합 공정에 의하여 셀 영역(100)이 회로 영역(200)에 접합될 수 있다. 이와 같이 셀 영역(100)과 회로 영역(200)이 별개의 공정으로 형성되면, 셀 영역(100)의 형성 시에 회로 영역(200)에 영향을 주는 것을 방지할 수 있다. 일 실시예에서 회로 영역(200)이 수직형 채널 구조(vertical channel structure)를 가지는 트랜지스터(240)를 포함할 수 있는데, 셀 영역(100)의 형성 시에 수직형 채널 구조의 트랜지스터(240)에 영향을 주는 것을 방지할 수 있다. 예를 들어, 회로 영역(200)에 포함된 수직형 채널 구조의 구조적 안정성을 유지할 수 있다.
그러나 실시예가 이에 한정되는 것은 아니다. 일 예로, 셀 영역(100)이 회로 영역(200) 위에서 형성될 수도 있고, 셀 영역(100)의 옆에 회로 영역(200)이 위치할 수도 있다. 그 외의 다양한 변형이 가능하다.
회로 영역(200)은, 제1 기판(210)과, 회로 소자(220)와, 제1 배선부(230)와, 제1 배선부(230)에 전기적으로 연결되며 셀 영역(100)에 대향하는 일면에 위치하는 제1 접합 구조물(290)을 구비할 수 있다. 회로 영역(200)의 일면에서 제1 접합 구조물(290)의 주변 영역은 제1 접합 절연층(292)에 의하여 덮일 수 있다.
제1 기판(210)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 예를 들어, 제1 기판(210)이 반도체 물질로 이루어지는 반도체 기판일 수 있고, 베이스 기판 위에 반도체층이 형성된 반도체 기판일 수도 있다. 일 예로, 제1 기판(210)은 단결정 또는 다결정 실리콘, 에피택셜 실리콘, 저마늄, 실리콘-저마늄, 실리콘-온-절연체(silicon on insulator, SOI), 또는 게르마늄-온-절연체(germanium on insulator, GOI) 등으로 구성될 수 있다.
제1 기판(210) 상에 형성되는 회로 소자(220)가 다양한 회로 소자를 포함하여 셀 영역(100)에 구비된 메모리 셀 구조물의 동작을 제어하는 주변 회로 구조물을 구성할 수 있다. 일 예로, 회로 소자(220)가 디코더 회로(도 6의 참조부호 200D), 페이지 버퍼(도 6의 참조부호 200B), 로직 회로(도 6의 참조부호 200L) 등의 주변 회로 구조물을 구성할 수 있다.
회로 소자(220)는 예를 들어, 트랜지스터(240)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 회로 소자(220)가 트랜지스터(240) 등의 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 수동 소자(passive element)를 포함할 수 있다. 실시예에 따른 트랜지스터(240)에 대해서는 추후에 도 4를 참조하여 상세하게 설명한다.
제1 기판(210) 상에 위치한 제1 배선부(230)가 회로 소자(220)와 전기적으로 연결될 수 있다. 예시적인 실시예에서 제1 배선부(230)가, 절연층(232)을 사이에 두고 이격되며 콘택 비아(234)에 의하여 원하는 경로를 형성하도록 연결되는 복수의 배선층(236)을 포함할 수 있다. 배선층(236) 또는 콘택 비아(234)는 다양한 전도성 물질을 포함할 수 있고, 절연층(232)은 다양한 절연 물질을 포함할 수 있다.
셀 영역(100)은, 제2 기판(110)과, 게이트 적층 구조물(120)과, 채널 구조물(CH)과, 제2 배선부(180)와, 제2 배선부(180)에 전기적으로 연결되며 회로 영역(200)에 대향하는 면에 위치하는 제2 접합 구조물(190)을 구비할 수 있다. 제2 접합 구조물(190) 이외의 영역은 제2 접합 절연층(192)에 의하여 덮일 수 있다.
일 실시예에서 제2 기판(110)의 외부면 쪽에서 외부 절연층(110c)을 관통하는 관통 비아(110a)에 의하여 제2 기판(110)에 연결되는 소스 연결부(110b)가 구비될 수 있다. 이때, 소스 콘택부(186)가 관통 비아(110a)를 통하여 또는 직접 소스 연결부(110b)에 연결될 수 있다. 소스 연결부(110b) 및/또는 관통 비아(110a)는 제2 기판(110)보다 낮은 저항을 가지는 전도성 물질로 구성될 수 있다. 예를 들어, 소스 연결부(110b)가 텅스텐(W), 구리(Cu), 알루미늄(Al) 등과 같은 금속 물질을 포함할 수 있다.
제2 기판(110)을 통하여 전류가 흐르면 제2 기판(110)의 저항에 의하여 전압 강하 또는 노이즈(noise)가 발생할 수 있어 메모리 셀의 동작(예를 들어, 읽기 동작)이 원활하게 이루어지지 않을 수 있다. 이에 따라 제2 기판(110)에 연결되며 제2 기판(110)보다 낮은 저항을 가지는 소스 연결부(110b)를 더 구비하여 저저항의 전기적 연결 통로를 제공한 것이다. 제2 기판(110) 및/또는 소스 연결부(110b)가 공통 소스 라인으로 기능할 수 있다. 소스 연결부(110b)는 전기적 연결 통로를 제공할 수 있는 다양한 형상을 가질 수 있으며 실시예가 이에 한정되는 것은 아니다.
셀 영역(100)은 셀 어레이 영역(102)과 연결 영역(104)을 포함할 수 있다. 셀 영역(100)은 적어도 셀 어레이 영역(102)에 위치하는 게이트 적층 구조물(120) 및 채널 구조물(CH)을 메모리 셀 구조물로 구비할 수 있다. 메모리 셀 구조물을 회로 영역(200) 또는 외부 회로와 연결하기 위한 구조물이 셀 어레이 영역(102) 및/또는 연결 영역(104)에 위치할 수 있다.
일 실시예에서 제2 기판(110)은 반도체 물질을 포함하는 반도체층을 포함할 수 있다. 예를 들어, 제2 기판(110)이 반도체 물질로 이루어지는 반도체 기판일 수 있고, 베이스 기판 위에 반도체층이 형성된 것일 수도 있다. 일 예로, 제2 기판(110)이 실리콘, 저마늄, 실리콘-저마늄, 실리콘-온-절연체, 또는 게르마늄-온-절연체 등으로 구성될 수 있다. 이때, 제2 기판(110)은 인(P), 비소(As) 등의 n형 도펀트가 도핑된 n형 반도체층 및/또는 보론(B), 갈륨(Ga) 등의 p형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다른 예로, 제2 기판(110)이 절연층 또는 절연 물질을 포함하는 지지 부재를 포함할 수도 있다. 셀 영역(100)을 회로 영역(200)에 접합한 후에 셀 영역(100)에 구비된 반도체 기판을 제거하고 절연층 또는 절연 물질을 포함하는 지지 부재를 형성할 수 있기 때문이다. 실시예가 제2 기판(110)의 물질, 반도체층에 도핑되는 도펀트의 도전형 또는 물질 등에 한정되는 것은 아니다.
게이트 적층 구조물(120)은, 제2 기판(110)의 일면(일 예로, 전면(前面) 또는 상면) 위에 위치하며 서로 교대로 적층된 셀 절연층(132) 및 게이트 전극층(130)을 포함할 수 있다. 채널 구조물(CH)은 게이트 적층 구조물(120)을 관통하여 제2 기판(110)에 교차하는 연장 방향으로 연장될 수 있다. 예를 들어, 채널 구조물(CH)의 연장 방향은, 제2 기판(110)과 교차하는 방향(예를 들어, 제2 기판(110)에 수직하는 수직 방향)으로, 도면의 Z축 방향에 해당할 수 있다.
게이트 전극층(130)은 다양한 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극층(130)은 텅스텐(W), 구리(Cu), 알루미늄(Al) 등과 같은 금속 물질, 다결정 실리콘, 금속 질화물(예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등), 또는 이들의 조합을 포함할 수 있다. 셀 절연층(132)은 다양한 절연 물질을 포함할 수 있다. 예를 들어, 셀 절연층(132)이 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 유전율이 작은 저유전율 물질 또는 이들의 조합을 포함할 수 있다.
채널 구조물(CH)은, 채널층(140)과, 게이트 전극층(130)과 채널층(140) 사이에서 채널층(140) 상에 위치하는 계면 절연층(152) 및 강유전층(150)을 포함할 수 있다. 채널 구조물(CH)은 채널층(140)의 내부에 위치하는 코어 절연층(142)을 더 포함할 수 있으나, 이와 다른 예로 코어 절연층(142)이 구비되지 않을 수 있다. 채널 구조물(CH)은 채널층(140)에 전기적으로 연결되는 채널 패드(144)를 더 포함할 수 있다. 채널 패드(144)가 코어 절연층(142)의 상부면(도 2의 하부면)을 덮으면서 채널층(140)과 전기적으로 연결되도록 배치될 수 있다.
채널 구조물(CH)은 각기 하나의 메모리 셀 스트링을 이루며, 평면 상에서 복수의 채널 구조물(CH)이 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 일 예로, 채널 구조물(CH)이 단면으로 볼 때 종횡비에 따라 제2 기판(110)에 가까울수록 폭이 좁아지도록 경사진 측면을 가질 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 채널 구조물(CH)의 배치, 구조, 형태 등이 다양하게 변형될 수 있다.
채널층(140)은 반도체 물질, 예를 들어, 다결정 실리콘을 포함할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 채널층(140)이 산화물 반도체 물질 또는 이차원 반도체 물질을 포함할 수 있다. 코어 절연층(142)은 다양한 절연 물질을 포함할 수 있다. 예를 들어, 코어 절연층(142)이 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 또는 이들의 조합을 포함할 수 있다. 채널 패드(144)는 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(144)가 도전성 물질, 예를 들어, 도펀트가 도핑된 다결정 또는 단결정 실리콘을 포함할 수 있다. 그러나 실시예가 채널층(140), 코어 절연층(142), 채널 패드(144)의 구조, 물질 등에 한정되는 것은 아니다.
강유전층(150)은 강유전성(ferroelectric, FE) 물질을 포함할 수 있다.
강유전성 물질은 외부에서 인가되는 전기장이 없어도 쌍극자(dipole)에 의한 잔류 분극(remnant polarization)을 유지할 수 있어 데이터를 비휘발적으로 저장할 수 있다. 강유전성 물질에서 분극의 방향은 외부에서 인가되는 전기장에 의하여 바뀔 수 있다. 이러한 강유전층(150)의 특성을 이용하여 데이터를 저장할 수 있다. 강유전층(150)을 포함하는 메모리 셀 구조물을 포함하는 반도체 장치(10)(예를 들어, 강유전 메모리 장치)의 동작 방법은 추후에 도 3을 참조하여 상세하게 설명한다.
일 실시예에서 강유전층(150)은 하프늄(Hf), 지르코늄(Zr), 실리콘(Si), 이트륨(Y), 알루미늄(Al), 가돌리늄(Gd), 스트론튬(Sr), 란타늄(La), 티타늄(Ti), 스칸듐(Sc), 및 이들의 산화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 강유전층(150)은, 하프늄 산화물, 지르코늄 산화물 및 하프늄-지르코늄 산화물 중 적어도 하나를 포함하는 물질을 베이스 물질(base material)로 포함하고, 도펀트 물질을 더 포함할 수 있다. 여기서, 도펀트 물질은 하프늄, 지르코늄, 실리콘, 이트륨, 알루미늄, 가돌리늄, 스트론튬, 란타늄, 티타늄, 스칸듐, 탄소(C), 저마늄(Ge), 주석(Sn), 납(Pb), 마그네슘(Mg), 칼슘(Ca), 바륨(Ba), 아연(Zn), 질소(N), 탄탈럼(Ta) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 일 예로, 강유전층(150)의 베이스 물질이 하프늄 산화물일 수 있다.
실시예에서 강유전층(150)은 상술한 물질에 한정되지 않으며 다양한 강유전 물질을 포함할 수 있다. 일 실시예에서, 강유전층(150)이 결정질 구조를 가지는 강유전성 물질(예를 들어, 사방정계의 결정 구조 또는 페로브스카이트 구조의 강유전성 물질)을 포함할 수도 있다. 예를 들어, 강유전층(150)이 BaTiO3, PbTiO3, BiFeO3, SrTiO3, PbMgNdO3, PbMgNbTiO3, PbZrNbTiO3, PbZrTiO3, KNbO3, LiNbO3, GeTe, LiTaO3, KNaNbO3, BaSrTiO3, 이들의 조합 중 적어도 하나를 포함할 수 있다.
계면 절연층(152)은 강유전층(150)에 원하지 않게 전하 또는 물질이 유입되는 것을 방지하여 강유전층(150)의 잔류 분극이 안정적으로 유지되도록 할 수 있다. 도면에서는 일 예로 계면 절연층(152)이 강유전층(150)과 채널층(140) 사이에서 채널 구조물(CH)의 연장 방향 또는 수직 방향(도면의 Z축 방향)으로 연장되는 제1 계면 절연층(152a)을 포함하는 것을 예시하였다. 그러나 계면 절연층(152)이 제2 계면 절연층(도 17의 참조부호 152b, 이하 동일) 등을 더 포함할 수 있다. 제2 계면 절연층(152b)에 대해서는 추후에 도 17을 참조하여 좀더 상세하게 설명한다.
도면에서는 강유전층(150) 및 제1 계면 절연층(152a)이 채널 구조물(CH)의 연장 방향 또는 수직 방향(도면의 Z축 방향)으로 연속적으로 연장되는 것을 예시하였다. 그러나 실시예가 이에 한정되는 것은 아니다. 강유전층(150) 및/또는 제1 계면 절연층(152a)이 게이트 전극층(130)이 구비된 부분에 대응하도록 서로 인접한 두 개의 셀 절연층(132)(예를 들어, 서로 인접한 두 개의 층간 절연층(132m)) 사이에서 부분적으로 형성될 수도 있다. 그 외의 다양한 변형이 가능하다.
일 실시예에서 계면 절연층(152)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전율을 가지는 고유전율 물질 또는 이들의 조합을 포함할 수 있다.
그러나 강유전층(150), 계면 절연층(152)의 물질, 적층 구조, 위치 등은 다양하게 변형될 수 있으며, 실시예가 이에 한정되는 것은 아니다.
일 실시예에서 채널 구조물(CH)은 제2 기판(110)의 내부로 돌출된 돌출 부분(CHP)을 포함할 수 있다. 돌출 부분(CHP)에는 계면 절연층(152) 및 강유전층(150)이 구비되지 않아 돌출 부분(CHP)에 위치한 채널층(140)과 제2 기판(110)이 전기적으로 연결될 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며, 채널 구조물(CH)과 제2 기판(110)의 전기적 연결 구조가 다양한 구조를 가질 수 있다.
일 실시예에서 게이트 적층 구조물(120)이 도면 상에서 제2 기판(110)의 하부로 차례로 적층될 수 있다. 그리고 게이트 적층 구조물(120)을 관통하는 채널 구조물(CH)도 도면 상에서 제2 기판(110)의 하부에 위치할 수 있다. 게이트 적층 구조물(120) 상에 위치한 채널 패드(144) 및 제2 배선부(180)가 회로 영역(200)에 인접하여 위치할 수 있다.
예시적인 실시예에서 게이트 적층 구조물(120)이 제2 기판(110) 상에 차례로 적층되는 복수의 적층 부분(121, 122)을 포함할 수 있다. 그러면, 적층되는 게이트 전극층(130)의 개수를 증가시킬 수 있어 안정적인 구조로 메모리 셀의 개수를 증가시킬 수 있다. 이에 의하여 반도체 장치(10)의 데이터 저장 용량을 증가시킬 수 있다. 도 1에서는 게이트 적층 구조물(120)이 제1 및 제2 적층 부분(121, 122)을 포함한 것을 예시하였다. 그러나 실시예가 이에 한정되는 것은 아니며 게이트 적층 구조물(120)이 하나 또는 세 개 이상의 적층 부분을 포함할 수 있다.
상술한 바와 같이 복수의 적층 부분(121, 122)이 구비되면, 채널 구조물(CH)이 복수의 적층 부분(121, 122)을 각기 관통하며 서로 연결된 형태를 가지는 복수의 채널 부분(CH1, CH2)을 구비할 수 있다. 복수의 채널 부분(CH1, CH2)은 각기, 단면으로 볼 때 종횡비에 따라 제2 기판(110)에 가까울수록 폭이 좁아지도록 경사진 측면을 가지고, 복수의 채널 부분(CH1, CH2)의 연결 부분에서 폭 차이에 의한 절곡부가 구비될 수 있다. 다른 예로 복수의 채널 부분(CH1, CH2)이 절곡부 없이 연속적으로 이어지는 경사진 측면을 구비할 수 있다. 도 2에서는 복수의 채널 부분(CH1, CH2)의 계면 절연층(152), 강유전층(150), 채널층(140), 또는 코어 절연층(142)이 서로 연장되어 일체의 구조(integral structure)를 가지는 것을 예시하였다. 다른 예로, 복수의 채널 부분(CH1, CH2)의 계면 절연층(152), 강유전층(150), 채널층(140), 또는 코어 절연층(142)이 서로 별개로 형성되어 서로 전기적으로 연결되거나, 별도의 채널 패드가 복수의 채널 부분(CH1, CH2)의 연결 부분에 추가로 구비될 수 있다. 이와 같이 실시예가 복수의 채널 부분(CH1, CH2)의 형태에 한정되는 것은 아니다.
실시예에서 셀 절연층(132)은, 복수의 적층 부분(121, 122) 각각에서 이웃한 두 개의 게이트 전극층(130) 사이에 위치하는 층간 절연층(132m)과, 복수의 적층 부분(121, 122) 각각의 상부에 위치하는 상부 절연층(132a, 132b)을 포함할 수 있다. 실시예에서 복수의 셀 절연층(132)의 두께가 모두 동일하지 않을 수 있다. 예를 들어, 상부 절연층(132a, 132b)의 두께가 층간 절연층(132m)의 두께보다 클 수 있다. 간략한 도시를 위하여 도면에서는 연결 영역(104)에서 셀 절연층(132)이 경계 없이 하나로 구비된 것을 예시하였다. 그러나 연결 영역(104)에서 하나 또는 복수의 절연층이 다양한 적층 구조를 가질 수도 있다. 셀 절연층(132)의 형태, 구조 등은 실시예에 따라 다양하게 변형될 수 있다.
일 실시예에서 게이트 적층 구조물(120)은 제2 기판(110)에 교차하는 방향(도면의 Z축 방향) 또는 수직 방향으로 연장되어 게이트 적층 구조물(120)을 관통하는 분리 구조물(146)에 의하여 평면 상에서 복수로 구획될 수 있다. 그리고 게이트 적층 구조물(120)의 상부(도 1의 하부)에 상부 분리 영역(148)이 형성될 수 있다. 평면 상에서 분리 구조물(146) 및/또는 상부 분리 영역(148)은, 게이트 전극층(130)의 연장 방향 또는 제1 방향(도면의 Y축 방향)으로 연장되며 이에 교차(일 예로, 수직)하는 제2 방향(도면의 X축 방향)에서 서로 소정의 간격을 두고 이격되도록 복수로 구비될 수 있다.
분리 구조물(146)에 의하여, 평면 상에서, 복수의 게이트 적층 구조물(120)이 제1 방향(도면의 Y축 방향)으로 연장되며, 제1 방향과 교차하는 제2 방향(도면의 X축 방향)에서 서로 소정의 간격을 두고 이격될 수 있다. 분리 구조물(146)에 의하여 구획된 게이트 적층 구조물(120)이 하나의 메모리 셀 블록을 구성할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 메모리 셀 블록의 범위가 이에 한정되는 것은 아니다.
예를 들어, 분리 구조물(146)은 게이트 적층 구조물(120)을 관통하여 제2 기판(110)까지 연장될 수 있고, 상부 분리 영역(148)은 복수의 게이트 전극층(130) 중 하나 또는 일부만을 서로 분리할 수 있다. 상부 분리 영역(148)은 분리 구조물(146)의 사이에 위치할 수 있다.
일 예로, 분리 구조물(146)은 높은 종횡비로 인하여 단면으로 볼 때 제2 기판(110)을 향하면서 폭이 점진적으로 감소하는 경사진 측면을 가지는 것을 예시하였으나, 실시예가 이에 한정되지 않는다. 분리 구조물(146)의 측면이 제2 기판(110)에 수직하거나 복수의 적층 부분(121, 122)의 연결 부분에서 절곡부를 구비할 수도 있다.
분리 구조물(146) 또는 상부 분리 영역(148)은 다양한 절연 물질로 채워질 수 있다. 예를 들어, 분리 구조물(146) 또는 상부 분리 영역(148)이 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질산화물과 같은 절연 물질을 포함할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 분리 구조물(146) 또는 상부 분리 영역(148)의 구조, 형상, 물질 등이 다양하게 변형이 가능하다.
셀 어레이 영역(102)에 구비된 게이트 적층 구조물(120) 및 채널 구조물(CH)을 회로 영역(200) 또는 외부 회로에 연결하기 위하여 연결 영역(104)과 제2 배선부(180)가 구비될 수 있다. 연결 영역(104)은 셀 어레이 영역(102)의 주변에 배치될 수 있으며, 제2 배선부(180)의 적어도 일부가 위치할 수 있다.
일 실시예에서 제2 배선부(180)는, 게이트 전극층(130), 채널 구조물(CH), 제2 기판(110) 및/또는 소스 연결부(110b)를 회로 영역(200) 또는 외부 회로와 전기적으로 연결하는 부재를 모두 포함할 수 있다. 예를 들어, 제2 배선부(180)가 비트라인(182), 게이트 콘택부(184), 소스 콘택부(186), 입출력 연결 배선(188) 및 이들에 각기 연결되는 콘택 비아(180a), 그리고 이들을 연결하는 연결 배선(180b)을 포함할 수 있다.
비트라인(182)은 제1 방향과 교차하는 제2 방향(도면의 X축 방향)으로 연장될 수 있다. 비트라인(182)은 셀 절연층(132)을 관통하는 콘택 비아(180a), 예를 들어, 비트라인 콘택 비아를 통하여 채널 구조물(CH), 예를 들어, 채널 패드(144)에 전기적으로 연결될 수 있다.
연결 영역(104)에 제1 방향(도면의 Y축 방향)으로 복수의 게이트 전극층(130)이 연장되어 위치할 수 있으며, 연결 영역(104)에서 복수의 게이트 전극층(130)의 연장 길이가 제2 기판(110)에서 멀어질수록 순차적으로 작아질 수 있다. 예를 들어, 복수의 게이트 전극층(130)이 연결 영역(104)에서 하나의 방향 또는 복수의 방향에서 계단 형상을 가질 수 있다. 연결 영역(104)에서 복수의 게이트 콘택부(184)가 셀 절연층(132)을 관통하여 연결 영역(104)으로 연장된 복수의 게이트 전극층(130)에 각기 전기적으로 연결될 수 있다.
소스 콘택부(186)가 공통 소스 라인의 적어도 일부를 구성하는 소스 연결부(110b) 및/또는 제2 기판(110)과 전기적으로 연결될 수 있다. 입출력 연결 배선(188)이 입출력 패드(198)에 전기적으로 연결될 수 있다. 입출력 연결 배선(188)은 제2 접합 구조물(190) 중 일부와 전기적으로 연결될 수 있다. 입출력 패드(198)는, 예를 들어, 제2 기판(110)의 외부면 쪽에 위치한 외부 절연층(110c) 위에 위치할 수 있다. 실시예에 따라, 회로 영역(200)에 전기적으로 연결되는 별도의 입출력 패드가 구비될 수도 있다. 실시예에 따라 소스 연결부(110b) 및/또는 입출력 패드(198)의 일부를 덮는 절연층을 더 포함할 수도 있다.
셀 어레이 영역(102) 및/또는 연결 영역(104)에 연결 배선(180b)이 위치할 수 있다. 비트라인(182), 게이트 콘택부(184), 소스 콘택부(186), 및/또는 입출력 연결 배선(188)이 연결 배선(180b)에 전기적으로 연결될 수 있다. 예를 들어, 게이트 콘택부(184), 소스 콘택부(186) 및/또는 입출력 연결 배선(188)은 콘택 비아(180a)를 통하여 연결 배선(180b)에 전기적으로 연결될 수 있다.
도 1에서는 연결 배선(180b)이 비트라인(182)과 동일한 평면 상에 위치한 단일층으로 구비되고 제2 배선부(180) 이외의 부분에 별도의 절연층(134)이 위치한 것을 예시하였다. 그러나 이는 편의를 위하여 간략하게 도시한 것에 불과하다. 따라서 연결 배선(180b)이 비트라인(182), 게이트 콘택부(184), 소스 콘택부(186) 및/또는 입출력 연결 배선(188)과의 전기적 연결을 위하여 복수의 배선층을 포함하고 콘택 비아를 더 포함할 수 있다.
회로 영역(200)과 셀 영역(100)이 하이브리드 접합에 의하여 접합될 수 있다. 좀더 구체적으로, 회로 영역(200)과 셀 영역(100)이 제1 접합 구조물(290)과 제2 접합 구조물(190) 사이의 금속 접합, 그리고 제1 접합 절연층(292)과 제2 접합 절연층(192) 사이의 절연층 접합을 포함하는 하이브리드 접합에 의하여 접합될 수 있다.
예를 들어, 제1 접합 구조물(290) 및/또는 제2 접합 구조물(190)이 구리, 알루미늄, 텅스텐, 니켈, 금, 주석, 망간, 코발트, 티타늄, 탄탈륨, 루테늄 및 베릴륨 중 적어도 하나 또는 이를 포함하는 합금을 포함할 수 있다. 일 예로, 제1 및 제2 접합 구조물(290, 190)이 구리를 포함하여, 셀 영역(100)과 회로 영역(200)이 구리-대-구리(copper-to-copper) 접합에 의하여 접합(일 예로, 직접 접촉되어 접합)될 수 있다.
예를 들어, 절연층 접합면에서 제1 접합 절연층(292)과 제2 접합 절연층(192)이 서로 동일한 절연 물질을 포함할 수 있다. 예를 들어, 제1 접합 절연층(292) 및/또는 제2 접합 절연층(192)이 적어도 접합면에 실리콘 탄화질화물을 포함하는 층을 구비할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니다. 제1 접합 절연층(292) 및/또는 제2 접합 절연층(192)은 셀 영역(100)의 셀 절연층(132) 또는 별도의 절연층(134), 또는 회로 영역(200)의 절연층(232)과 동일한 물질 또는 다른 물질을 포함할 수 있다.
실시예에서는 제2 배선부(180), 제2 접합 구조물(190), 제1 접합 구조물(290) 및 제1 배선부(230)에 의하여, 채널 구조물(CH)에 연결된 비트라인(182), 게이트 전극층(130), 제2 기판(110) 및/또는 소스 연결부(110b)가 회로 영역(200)의 회로 소자(220)에 전기적으로 연결될 수 있다.
도 1에서는 게이트 콘택부(184), 소스 콘택부(186) 및/또는 입출력 연결 배선(188)이, 단면으로 볼 때 종횡비에 따라 제2 기판(110)에 가까울수록 폭이 좁아지도록 경사진 측면을 가지고, 복수의 적층 부분(121, 122)의 경계부에서 절곡부가 구비된 것을 예시하였다. 그러나 실시예가 이에 한정되는 것은 아니다. 다른 예로, 게이트 콘택부(184), 소스 콘택부(186) 및/또는 입출력 연결 배선(188)이 복수의 적층 부분(121, 122)의 경계부에서 절곡부를 구비하지 않는 것도 가능하다. 또 다른 예로, 입출력 연결 배선(188)이, 단면으로 볼 때 회로 영역(200)에 가까울수록 폭이 좁아지도록 경사진 측면을 가질 수도 있다. 그 외의 다양한 변형이 가능하다.
상술한 바와 같이 게이트 전극층(130)을 포함하는 게이트 적층 구조물(120), 그리고 강유전층(150)을 포함하는 채널 구조물(CH)을 포함하는 반도체 장치(10)(예를 들어, 강유전 메모리 장치)의 동작 방법을 도 3을 참조하여 좀더 상세하게 설명한다.
도 3은 도 1에 도시한 반도체 장치(10)에 포함되는 메모리 셀 구조물의 일부를 도시한 부분 단면도이다. 도 3에는 프로그램 동작에서의 강유전층(150)의 분극의 방향을 도시하였다.
도 3을 참조하면, 프로그램 동작에서는 선택 게이트 전극층(130m)에 대응하는 강유전층(150)의 제1 부분(P1)이 제1 분극 상태를 가지고 비선택 게이트 전극층(130n)에 대응하는 강유전층(150)의 제2 부분(P2)이 제2 분극 상태를 가지도록 게이트 전극층(130), 채널층(140) 등에 전압이 인가될 수 있다. 제1 분극 상태를 가지는 제1 부분(P1)에서는 양전하가 채널층(140)에 인접하도록 축적되고 음전하가 채널층(140)으로부터 멀리 위치하여, 선택 게이트 전극층(130m)을 포함하는 선택 트랜지스터가 상대적으로 낮은 문턱 전압을 가질 수 있다. 제2 분극 상태를 가지는 제2 부분(P2)에서는 음전하가 채널층(140)에 인접하도록 축적되고 양전하가 채널층(140)으로부터 멀리 위치하여, 비선택 게이트 전극층(130n)을 포함하는 비선택 트랜지스터가 상대적으로 높은 문턱 전압을 가질 수 있다.
리드 동작에서는 제1 분극 상태와 제2 분극 상태에 따라 문턱 전압 차이에 따라 채널층(140)에 흐르는 전류의 차이를 이용하여 선택 트랜지스터와 비선택 트랜지스터를 구분할 수 있다. 이때, 제1 분극 상태에서는 상대적으로 낮은 문턱 전압을 가져 상대적으로 많은 전류가 흐르고, 제2 분극 상태에서는 상대적으로 높은 문턱 전압을 가져 상대적으로 적은 전류가 흐를 수 있다.
소거 동작에서는 게이트 전극층(130)에 대응하는 강유전층(150)의 부분이 전체적으로 제2 분극 상태를 가지도록 게이트 전극층(130), 채널층(140) 등에 전압이 인가될 수 있다.
이와 같이 강유전층(150)을 포함하는 채널 구조물(CH)을 포함하는 반도체 장치(10)는 외부에서 인가되는 자기장 없이 데이터를 유지할 수 있으며 상대적으로 낮은 동작 전압을 가지며 동작 속도가 빠르다.
도 1 내지 도 3과 함께 도 4를 참조하여 회로 영역(200)에 포함되는 트랜지스터(240)를 좀더 상세하게 설명한다. 도 4는 도 1에 도시한 반도체 장치(10)에 포함된 회로 영역(200)에 포함되는 트랜지스터(240)를 확대하여 도시한 부분 단면도이다. 간략한 도시를 위하여 도 4에서는 제1 기판(210), 트랜지스터(240), 제1 콘택(248s), 제2 콘택(248d), 게이트 콘택(248g), 제1 층간 절연층(2341), 제1 배선층(2361), 그리고 제1 배선층(2361)을 덮는 하나의 제2 층간 절연층(2342)을 도시하였다. 도 4의 좌측에 제1 트랜지스터 영역(A1)에 위치하는 제1 트랜지스터(250)를 도시하였고, 도 4의 우측에 제2 트랜지스터 영역(A2)에 위치하는 제2 트랜지스터(260)를 도시하였다.
도 1 내지 도 4을 참조하면, 실시예에 따른 트랜지스터(240)는, 수직형 채널 구조를 가지는 수직형 트랜지스터일 수 있다. 예를 들어, 트랜지스터(240)가 수직 전계 효과 트랜지스터(vertical field effect transistor, VFET)일 수 있다. 이때, 수직형 채널 구조라 함은, 채널 영역(240c)이 수직 방향으로 연장되거나, 제1 영역(240s)과 제2 영역(240d)이 수직 방향에서 이격되어 위치한 구조를 포함할 수 있다. 수직 방향은 제1 기판(210) 또는 제2 기판(110)과 교차하는 방향(예를 들어, 제1 기판(210) 또는 제2 기판(110)에 수직한 방향), 채널 구조물(CH)의 연장 방향, 또는 반도체 장치(10)의 두께 방향일 수 있고, 도면의 Z축 방향에 해당할 수 있다.
일 실시예에서 트랜지스터(240)는 수직 방향에서 서로 이격되는 제1 영역(240s) 및 제2 영역(240d)과, 제1 영역(240s)과 제2 영역(240d) 사이에서 수직 방향으로 연장되는 채널 영역(240c)과, 적어도 채널 영역(240c)의 측면 위에 차례로 위치하는 게이트 절연층(240i) 및 게이트 전극(240g)을 포함할 수 있다. 그리고 제1 영역(240s)에 연결되는 제1 콘택(248s), 제2 영역(240d)에 연결되는 제2 콘택(248d), 그리고 게이트 전극(240g)에 연결되는 게이트 콘택(248g)을 더 포함할 수 있다. 여기서, 제1 영역(240s)은 소스 및 드레인 영역 중 하나일 수 있고, 제2 영역(240d)은 소스 및 드레인 영역 중 다른 하나일 수 있다.
실시예에서 제1 기판(210)은, 벌크 영역(210b)과, 트랜지스터(240)의 일부인 채널 영역(240c)을 포함할 수 있다. 벌크 영역(210b)은 평면 형상을 가지면서 일정한 두께를 가지는 영역을 의미할 수 있고, 채널 영역(240c)은 벌크 영역(210b)으로부터 수직 방향으로 돌출된 부분을 의미할 수 있다. 즉, 트랜지스터(240)의 채널 영역(240c)이 제1 기판(210)의 일부로 구성될 수 있다. 이에 따라 채널 영역(240c)이 제1 기판(210)(예를 들어, 벌크 영역(210b))과 동일한 물질을 포함할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 채널 영역(240c)이 제1 기판(210)과 별개로 구성되거나 제1 기판(210)과 다른 물질을 포함할 수 있다.
채널 영역(240c)은 기둥 형상(예를 들어, 원기둥 형상) 또는 시트 형상을 가질 수 있다. 예를 들어, 채널 영역(240c)은 나노미터 수준의 크기를 가지는 나노 와이어 형상, 나노 시트 형상, 핀(fin) 형상, 멀티 나노 와이어 형상, 또는 멀티 나노 시트 형상을 가질 수 있다. 나노미터 수준의 크기를 가진다 함은 평면으로 볼 때 채널 영역(240c)의 장변 또는 직경이 1um 미만(일 예로, 1nm 이상, 1um 미만)인 것을 의미할 수 있다. 멀티 나노 와이어 형상 또는 멀티 나노 시트 형상은 하나의 트랜지스터(240)에 포함되는 채널 영역(240c)이 복수의 나노 와이어 또는 복수의 나노 시트를 포함하는 것을 의미할 수 있다. 채널 영역(240c)의 형상은 그 외의 다양한 형상을 가질 수 있다.
실시예에 따라 제1 영역(240s)이 제1 기판(210) 위에 위치할 수도 있고, 제1 영역(240s)이 제1 기판(210)의 일부로 구성될 수 있다. 일 예로, 제1 영역(240s)이 벌크 영역(210b) 위에서 에피택셜 성장(epitaxial growth)에 의하여 형성되어 제1 기판(210) 위에 위치하는 에피택셜 반도체층일 수 있다. 다른 예로, 제1 영역(240s)이 벌크 영역(210b)의 일부에 도펀트를 도핑하여 형성된 도핑 영역으로 구성되어 제1 기판(210)의 일부로 구성될 수 있다. 이때, 제1 영역(240s)은 n형 반도체층 또는 p형 반도체층을 포함할 수 있다.
실시예에 따라 제1 영역(240s)의 일면(예를 들어, 전면 또는 상부면)에 실리사이드화 공정을 수행하여 제1 영역(240s)의 일면에 실리사이드 층이 구비될 수 있다. 제1 영역(240s)의 일면에 실리사이드 층이 위치하면, 접촉 저항을 저감할 수 있다.
실시예에서 벌크 영역(210b)의 제1 면(예를 들어, 전면 또는 상부면) 쪽에 소자 분리부(212)가 위치할 수 있다. 이때, 소자 분리부(212)는 트랜지스터(240)의 경계에서 복수의 트랜지스터(240)에 대응하는 복수의 활성 영역을 제1 기판(210)의 제1 면 쪽에서 분리할 수 있다. 예를 들어, 소자 분리부(212)가 제1 기판(210)의 제1 면 쪽에서 복수의 트랜지스터(240)의 제1 영역(240s)를 분리할 수 있다.
소자 분리부(212)는 트랜지스터(240)의 활성 영역을 분리하는 얕은 트렌치 분리(shallow trench isolation, STI) 구조를 가지는 절연부일 수 있다. 게이트 전극(240g)의 연장 방향과 수직한 단면에서 볼 때, 소자 분리부(212)의 측면은, 벌크 영역(210b)의 제1 면으로부터 제2 면(예를 들어, 하부면)을 향하면서 폭이 점진적으로 좁아지는 경사면을 가질 수 있다. 이는 벌크 영역(210b)의 제1 면 쪽에서 수행된 식각 공정에 의하여 소자 분리부(212)를 형성하기 위한 트렌치부를 형성하였기 때문이다. 그러나 실시예가 이에 한정되는 것은 아니다.
소자 분리부(212)는 다양한 절연 물질을 포함할 수 있다. 예를 들어, 소자 분리부(212)가 산화물, 질화물, 또는 질산화물과 같은 절연 물질을 포함할 수 있다. 일 예로, 소자 분리부(212)가 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질산화물과 같은 절연 물질을 포함할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 소자 분리부(212)의 물질 등이 다양하게 변형이 가능하다.
제1 영역(240s) 및 소자 분리부(212) 위에 하부 절연층(242)이 위치할 수 있다. 하부 절연층(242)은 게이트 전극(240g)과 제1 영역(240s)을 절연하는 절연층일 수 있다. 하부 절연층(242)은 다양한 절연 물질을 포함할 수 있다. 예를 들어, 하부 절연층(242)이 산화물, 질화물, 또는 질산화물과 같은 절연 물질을 포함할 수 있다. 일 예로, 하부 절연층(242)이 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질산화물과 같은 절연 물질을 포함할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 하부 절연층(242)의 물질 등이 다양하게 변형이 가능하다.
하부 절연층(242) 위에서 적어도 채널 영역(240c)의 측면 위에 게이트 절연층(240i) 및 게이트 전극(240g)이 차례로 위치할 수 있다. 예를 들어, 수직 방향에서 채널 영역(240c)의 일부에 대응하는 부분에서, 게이트 절연층(240i)이 채널 영역(240c)의 측면을 전체적으로 감싸도록 형성될 수 있고, 게이트 전극(240g)이 게이트 절연층(240i) 위에서 채널 영역(240c)의 측면을 전체적으로 감싸도록 형성될 수 있다.
예를 들어, 채널 영역(240c)이 나노 와이어 형상 또는 나노 시트 형상을 가지는 경우에는 게이트 절연층(240i) 및 게이트 전극(240g)이 수직 방향에서의 나노 와이어 또는 나노 시트의 일부의 측면을 전체적으로 감싸도록 형성될 수 있다. 채널 영역(240c)이 멀티 나노 와이어 형상 또는 멀티 나노 시트 형상을 가지는 경우에는, 게이트 절연층(240i)이 수직 방향에서 복수의 나노 와이어 또는 복수의 나노 시트 각각의 일부를 전체적으로 감싸도록 형성되고, 게이트 전극(240g)이 게이트 절연층(240i) 위에서 수직 방향에서의 복수의 나노 와이어 또는 복수의 나노 시트의 일부를 전체적으로 감싸도록 형성될 수 있다.
일 실시예에서 게이트 절연층(240i) 및 게이트 전극(240g)은 하부 절연층(242) 위에서 수평적으로 연장되는 수평 부분을 포함할 수 있다. 예를 들어, 채널 영역(240c)의 일측에서 게이트 절연층(240i) 및 게이트 전극(240g)의 수평 부분이 상대적으로 길게 형성되고, 채널 영역(240c)의 타측에서 게이트 절연층(240i) 및 게이트 전극(240g)의 수평 부분이 상대적으로 짧게 형성되거나 구비되지 않을 수 있다. 그러면, 게이트 콘택(248g)이 채널 영역(240c)의 일측에 위치하는 게이트 전극(240g)의 수평 부분에 연결되어 안정적인 연결 구조를 가질 수 있다. 그리고 채널 영역(240c)의 타측에서 게이트 전극(240g)을 짧게 형성하거나 게이트 전극(240g0을 구비하지 않아 트랜지스터(240)의 평면 상 크기를 줄일 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며, 게이트 절연층(240i) 및 게이트 전극(240g)의 형상은 다양하게 변형될 수 있다.
수직 방향에서의 게이트 절연층(240i) 및/또는 게이트 전극(240g)이 위치하지 않는 채널 영역(240c)의 다른 일부 위에 스페이서(246)가 위치할 수 있다. 스페이서(246)는 게이트 전극(240g)과 제2 영역(240d)을 절연하는 절연층일 수 있다.
게이트 절연층(240i)은 산화물, 질화물, 질산화물, 실리콘 산화물보다 높은 유전율을 가지는 고유전율 물질, 실리콘 산화물보다 낮은 유전율을 가지는 저유전율 물질 중 적어도 하나를 포함할 수 있다. 예를 들어, 게이트 절연층(240i)이 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 하프늄 산화물, 알루미늄 산화물 및 탄탈륨 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연층(240i)은 하나의 절연층으로 구성될 수도 있고 복수의 절연층을 포함할 수도 있다.
게이트 전극(240g)은 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(240g)이 금속, 금속 합금, 금속 질화물, 금속 실리사이드(metal silicide) 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 여기서, 게이트 전극(240g)에 포함되는 금속 또는 금속 합금은 티타늄, 텅스텐, 몰리브덴, 알루미늄, 구리, 코발트, 탄탈륨 및 루테늄 중 적어도 하나를 포함할 수 있다. 게이트 전극(240g)에 포함되는 금속 질화물은 티타늄 질화물, 텅스텐 질화물, 몰리브덴 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다. 게이트 전극(240g)이 상술한 물질이 산화된 금속 산화물 또는 금속 질산화물 더 포함할 수 있다. 도핑된 반도체 물질은 n형 또는 p형 도펀트로 도핑된 반도체 물질(예를 들어, 다결정 반도체 물질)일 수 있다.
스페이서(246)는 산화물, 질화물, 질산화물, 저유전율 물질 등의 다양한 절연 물질을 포함할 수 있다. 예를 들어, 스페이서(246)가 실리콘 산화물, 실리콘 질화물 및 실리콘 질산화물 중 적어도 하나를 포함하거나 이에 탄소가 추가로 포함된 물질로 구성될 수 있다. 스페이서(246)는 하나의 절연층으로 구성될 수도 있고 복수의 절연층을 포함할 수도 있다.
그러나 실시예가 상술한 바에 한정되는 것은 아니며, 게이트 절연층(240i), 게이트 전극(240g), 스페이서(246)가 다양한 물질, 구조 등을 가질 수 있다.
채널 영역(240c) 및/또는 스페이서(246) 위에 제2 영역(240d)이 위치할 수 있다. 일 실시예에서 제2 영역(240d)이 채널 영역(240c) 위에서 에피택셜 성장에 의하여 형성된 에피택셜 반도체층일 수 있다. 이때, 제2 영역(240d)은 n형 반도체층 또는 p형 반도체층을 포함할 수 있고, 제2 영역(240d)의 도전형은 제1 영역(240s)의 도전형과 동일할 수 있다.
일 실시예에서 제1 영역(240s)이 소스 영역일 수 있고 제2 영역(240d)이 드레인 영역일 수 있다. 이에 의하면 소스 영역이 상대적으로 큰 부피를 가지는 제1 영역(240s)으로 구성되어 소스 영역의 저항을 저감하여 트랜지스터(240)의 특성을 향상할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 제1 영역(240s)이 드레인 영역이고 제2 영역(240d)이 소스 영역일 수도 있다.
하부 절연층(242) 위에서 게이트 절연층(240i) 및 게이트 전극(240g)을 덮으면서 층간 절연층(244)이 위치할 수 있다. 실시예에서 스페이서(246)의 측면 및 제2 영역(240d)의 측면이 동일 평면에 위치하고, 층간 절연층(244)이 스페이서(246)의 측면 및 제2 영역(240d)의 측면 위에 위치한 것을 예시하였다. 그러나 실시예가 이에 한정되는 것은 아니다. 다른 예로, 스페이서(246)를 별도로 구비하지 않고 스페이서(246)가 위치하는 부분에 층간 절연층(244)이 구비될 수도 있다. 또 다른 예로, 스페이서(246)의 측면과 제2 영역(240d)의 측면이 서로 다른 평면 상에 위치할 수도 있다. 그 외의 다양한 변형이 가능하다.
층간 절연층(244)은 하부 절연층(242) 위에서 서로 이웃한 트랜지스터(240) 사이의 공간을 채우도록 형성될 수 있다. 층간 절연층(244)은 산화물, 질화물, 질산화물 및 저유전율 물질 등의 다양한 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연층(244)이 실리콘 산화물, 실리콘 질화물 및 실리콘 질산화물 중 적어도 하나를 포함하거나 이에 탄소가 추가로 포함된 물질로 구성될 수 있다. 층간 절연층(244)은 하나의 절연층으로 구성될 수도 있고 복수의 절연층을 포함할 수도 있다.
제2 영역(240d) 및 층간 절연층(244) 위에 제1 층간 절연층(2341)이 위치할 수 있다. 제1 콘택(248s)이 제1 층간 절연층(2341), 층간 절연층(244), 하부 절연층(242)을 관통하여 제1 영역(240s)에 전기적으로 연결될 수 있다. 제2 콘택(248d)이 제1 층간 절연층(2341)을 관통하여 제2 영역(240d)에 전기적으로 연결될 수 있다. 게이트 콘택(248g)이 제1 층간 절연층(2341) 및 층간 절연층(244)을 관통하여 게이트 전극(240g)에 전기적으로 연결될 수 있다. 제1 층간 절연층(2341) 위에 제1 콘택(248s), 제2 콘택(248d), 또는 게이트 콘택(248g)에 연결되는 제1 배선층(2361)이 위치할 수 있다. 일 예로, 제1 콘택(248s), 제2 콘택(248d), 또는 게이트 콘택(248g)이 제1 배선층(2361)과 동일한 공정에서 제1 배선층(2361)과 함께 형성될 수 있다. 다른 예로, 제1 콘택(248s), 제2 콘택(248d), 또는 게이트 콘택(248g)이 제1 배선층(2361)과 다른 공정에서 형성될 수 있다. 제1 콘택(248s), 제2 콘택(248d), 또는 게이트 콘택(248g)과, 제1 배선층(2361) 사이에서 경계가 확인될 수도 있고 경계가 확인되지 않을 수도 있다.
제1 배선층(2361) 위에 하나 또는 복수의 제2 층간 절연층(2342) 및 하나 또는 복수의 제2 배선층(2362)이 더 위치할 수 있다.
실시예에서 수직형 채널 구조를 가지는 트랜지스터(240)가 서로 다른 채널 영역(240c)의 길이를 가지는 제1 트랜지스터(250) 및 제2 트랜지스터(260)를 포함할 수 있다.
예를 들어, 제1 트랜지스터(250)가 상대적으로 작은 동작 전압을 가지는 저전압(low voltage, LV) 트랜지스터이고, 제2 트랜지스터(260)가 상대적으로 큰 동작 전압을 가지는 고전압(high voltage, HV) 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터(250)의 동작 전압이 0.1V 내지 10V일 수 있고, 제2 트랜지스터(260)의 동작 전압이 제1 트랜지스터(250)보다 크면서 10V 내지 100V일 수 있다. 일 예로 제2 트랜지스터(260)의 동작 전압이 20V 이하일 수 있다. 그러나 실시예가 제1 및 제2 트랜지스터(250, 260)의 동작 전압의 수치 범위에 한정되는 것은 아니다.
저전압 트랜지스터인 제1 트랜지스터(250)는 고속 동작 특성을 가지며 우수한 신뢰성을 가지므로, 고속 동작이 요구되는 트랜지스터에서 적용될 수 있다. 고전압 트랜지스터인 제2 트랜지스터(260)는 고전압을 발생시키거나 고전압을 전달하는 트랜지스터에 적용될 수 있다. 예를 들어, 디코더 회로(200D), 페이지 버퍼(200B) 등에 포함되는 트랜지스터의 적어도 일부가 제2 트랜지스터(260)로 구성될 수 있다. 일 예로, 제2 트랜지스터(260)가 게이트 전극층(130) 또는 게이트 콘택부(184)에 전압을 제공하도록 게이트 전극층(130)에 전기적으로 연결되는 패스 트랜지스터 또는 입출력 연결 배선(188)에 연결되는 트랜지스터를 포함할 수 있다.
명확한 이해 및 간단한 도시를 위하여 도면에서는 제1 트랜지스터(250)가 셀 어레이 영역(102)의 하부에 위치하고, 제2 트랜지스터(260)가 연결 영역(104)의 하부에 위치한 것을 예시하였다. 다른 예로, 제1 트랜지스터(250) 및 제2 트랜지스터(260)이 셀 어레이 영역(102)의 하부에 함께 위치할 수 있다. 또는, 제1 트랜지스터(250) 및 제2 트랜지스터(260)이 연결 영역(104)의 하부에 함께 위치할 수 있다. 그 외에도 제1 트랜지스터(250) 및 제2 트랜지스터(260)의 위치가 다양하게 변형될 수 있다.
실시예에서 수직 방향(도면의 Z축 방향)에서 제1 트랜지스터(250)의 채널 영역(240c)의 길이보다 수직 방향에서 제2 트랜지스터(260)에서 채널 영역(240c)의 길이가 더 클 수 있다. 예를 들어, 반도체 기판(도 8의 참조부호 210a, 이하 동일)의 일부를 제거하는 공정에서, 제1 트랜지스터 영역(A1) 및 제2 트랜지스터 영역(A2)에서 반도체 기판(210a)이 제거되는 두께를 서로 다르게 할 수 있다. 이에 의하면, 제1 트랜지스터 영역(A1) 및 제2 트랜지스터 영역(A2)에서의 벌크 영역(210b)의 두께가 서로 다르게 할 수 있고, 수직 방향에서 제1 트랜지스터(250)의 채널 영역(240c)의 길이와 수직 방향에서 제2 트랜지스터(260)의 채널 영역(240c)의 길이를 서로 다르게 할 수 있다. 이와 같이 반도체 기판(210a)의 일부를 제거하는 공정에서 반도체 기판(210a)이 제거되는 두께를 조절하는 것에 의하여 서로 다른 동작 전압을 가지는 제1 및 제2 트랜지스터(250, 260)를 쉽게 형성할 수 있다.
그러나 실시예가 이에 한정되는 것은 아니다. 이와 다른 예로, 제1 트랜지스터 영역(A1)과 제2 트랜지스터 영역(A2)에서 벌크 영역(210b)의 두께가 동일하고, 제1 트랜지스터(250)의 채널 영역(240c)의 길이와 제2 트랜지스터(260)에서 채널 영역(240c)의 길이가 서로 다를 수도 있다. 그 외의 다양한 구조에 의하여 제1 트랜지스터(250)의 채널 영역(240c)의 길이 또는 제1 트랜지스터(250)의 동작 전압과, 제2 트랜지스터(260)의 채널 영역(240c)의 길이 또는 제2 트랜지스터(260)의 동작 전압을 서로 다르게 할 수 있다. 또한, 게이트 절연층(240i)의 물질 또는 두께를 조절하여 다양한 동작 전압을 가지는 트랜지스터(240)를 제조할 수도 있다.
이와 같이 저전압 트랜지스터로 동작하는 제1 트랜지스터(250)가 상술한 바와 같은 수직형 채널 구조를 가질 수 있고, 고전압 트랜지스터로 동작하는 제2 트랜지스터(260)가 상술한 바와 같은 수직형 채널 구조를 가질 수 있다. 도면에서는 제1 트랜지스터(250) 및 제2 트랜지스터(260)가 각기 수직형 채널 구조를 가지는 것을 예시하였으나 실시예가 이에 한정되는 것은 아니다. 예를 들어, 제1 트랜지스터(250) 및 제2 트랜지스터(260) 중 하나가 수직형 채널 구조를 가지고 다른 하나가 이와 다른 구조(예를 들어, 평면형 구조)를 가질 수도 있다.
상술한 설명에서는 명확한 이해를 위하여 제1 트랜지스터(250) 및 제2 트랜지스터(260)를 예시하였으나, 제1 및 제2 트랜지스터(250, 260) 이외의 다른 트랜지스터를 더 포함할 수 있다. 예를 들어, 제1 트랜지스터(250)의 동작 전압 크고 제2 트랜지스터(260)의 동작 전압보다 작은 동작 전압을 가지는 제3 트랜지스터를 더 포함할 수 있다. 일 예로, 제3 트랜지스터가 수직형 채널 구조를 가질 수 있다. 그리고 수직형 채널 구조를 가지지 않거나 수직형 채널 구조를 가지는 트랜지스터(240)와 다른 구조(예를 들어, 평면형 구조)를 가지는 다른 트랜지스터를 더 포함할 수도 있다.
상술한 바와 같이 트랜지스터(240)에서 동작 전압은 채널 영역(240c)의 길이에 따라 조절할 수 있는데, 동작 전압이 증가하여도 트랜지스터(240)의 면적은 증가 없이 유지될 수 있다. 이에 의하여 복수의 트랜지스터(240)를 포함하는 회로 영역(200)의 면적을 효과적으로 저감할 수 있다. 반면, 채널 영역이 수평적으로 위치하는 평면형 구조(planar structure)의 트랜지스터에서는 채널 영역을 증가시키면 트랜지스터의 면적이 커져야 한다. 이에 따라 큰 동작 전압으로 동작되는 트랜지스터가 많이 구비되면 회로 영역의 면적을 줄이는 데 한계가 있다.
실시예에 따른 회로 영역(200)을 포함하는 반도체 장치(10)가 플래시 메모리(flash memory) 장치일 수 있다. 플래시 메모리 장치는 제2 트랜지스터(260)가 다른 메모리 장치 또는 다른 반도체 장치보다 큰 동작 전압에 의하여 구동될 수 있는데, 제2 트랜지스터(260)가 수직형 채널 구조를 가지면 채널 영역(240c)의 길이를 조절하여 큰 동작 전압을 쉽게 구현할 수 있다. 그리고 플래시 메모리 장치에서는 제2 트랜지스터(260)를 많은 개수로 포함할 수 있는데, 제2 트랜지스터(260)가 수직형 채널 구조를 가지면 회로 영역(200)의 면적을 크게 저감할 수 있다.
이때, 실시예에 따른 회로 영역(200)을 포함하는 반도체 장치(10)가 강유전층(150)을 포함하는 메모리 셀 구조물을 가지는 강유전 메모리 장치(예를 들어, 강유전 플래시 메모리 장치)로 구성되면, 트랜지스터(240)의 면적 또는 회로 영역(200)의 면적을 더욱 저감할 수 있다. 강유전층(150)을 포함하는 메모리 셀 구조물을 가지는 강유전 메모리 장치는 상대적으로 작은 동작 전압에 의하여 동작할 수 있기 때문이다. 이와 같이 강유전 메모리 장치에 수직형 채널 구조를 가지는 트랜지스터(240)를 적용하면, 트랜지스터(240) 또는 회로 영역(200)의 면적을 효과적으로 저감할 수 있으며 메모리 셀 구조물의 동작을 제어하기 위한 트랜지스터(240)의 개수를 증가시켜 반도체 장치(10)의 성능을 향상할 수 있다.
강유전층(150)을 포함하는 메모리 셀 구조물은 상대적으로 작은 동작 전압에 의하여 동작하므로 트랜지스터(240)가 수직형 채널 구조를 가져도 채널 영역(240c)의 길이가 상대적으로 작을 수 있어 구조적 안정성을 향상할 수 있다. 반면, 실시예와 달리 상대적으로 높은 전압에 의하여 동작하는 반도체 장치 또는 메모리 장치에 수직형 채널 구조를 가지는 트랜지스터를 적용하는 것은 동작 안정성 측면에서 적합하지 않을 수 있다.
종래에는 회로 영역의 면적이 커서 회로 영역에 최소한의 회로만을 위치시키고, 회로 영역의 면적과 셀 영역의 면적을 일치시키기 위하여 셀 영역에 포함되는 연결 영역의 면적을 증가시키는 경우도 있었다. 이와 다르게 실시예에 의하면 회로 영역(200)에 포함되는 트랜지스터(240)의 면적을 효과적으로 줄여, 회로 영역(200)이 반도체 장치(10)에 요구되는 다양한 회로를 포함할 수 있다. 이러한 예를 도 1 내지 도 4와 함께 도 5 내지 도 7를 참조하여 상세하게 설명한다.
도 5는 도 1에 도시한 반도체 장치(10)를 개략적으로 도시한 평면도이다. 도 6는 도 5에 도시한 반도체 장치(10)에 포함되는 회로 영역(200)을 개략적으로 도시한 평면도이고, 도 7은 도 1에 도시한 반도체 장치(10)에 포함되는 게이트 적층 구조물(120) 및 트랜지스터(240)를 개념적으로 도시한 단면도이다. 명확한 이해를 위하여 도 7에서는 제1 게이트 전극층(130a), 제2 게이트 전극층(130b0 및 공통 트랜지스터(240m)를 위주로 개념적으로 도시하였다.
도 1 내지 도 7을 참조하면, 실시예에서 반도체 장치(10)는 복수의 메모리 영역(10a, 10b)을 포함할 수 있다. 메모리 영역(10a, 10b)은 반도체 장치(10)의 단위 영역으로, 매트(MAT)로 지칭될 수도 있다. 도 5에서는 복수의 셀 영역(100)이 제1 방향(도면의 Y축 방향)에서 서로 인접하는 제1 메모리 영역(10a) 및 제2 메모리 영역(10b)을 포함하는 것을 예시하였다. 그리고 제2 방향(도면의 X축 방향)에서 제1 메모리 영역(10a) 및 제2 메모리 영역(10b)이 각기 복수로 위치하는 것을 예시하였다. 그러나 실시예가 이에 한정되는 것은 아니며 복수의 메모리 영역(10a, 10b)의 개수, 배치 등이 다양하게 변형될 수 있다.
제1 메모리 영역(10a)은, 제1 게이트 적층 구조물(120a)이 구비되는 제1 셀 어레이 영역(102a)과, 제1 게이트 적층 구조물(120a)에 구비된 복수의 제1 게이트 전극층(130a)과 복수의 제1 게이트 콘택부(184a)가 각기 연결되는 제1 연결 영역(104a)을 포함할 수 있다. 제2 메모리 영역(10b)은, 제2 게이트 적층 구조물(120b)이 구비되는 제2 셀 어레이 영역(102b)과, 제2 게이트 적층 구조물(120b)에 구비된 복수의 제2 게이트 전극층(130b)과 복수의 제2 게이트 콘택부(184b)가 각기 연결되는 제2 연결 영역(104b)을 포함할 수 있다.
제1 방향(도면의 Y축 방향)에서, 제1 메모리 영역(10a)의 제1 연결 영역(104a)이 제1 셀 어레이 영역(102a)의 양측 중 하나에만 위치하고, 제2 메모리 영역(10b)의 제2 연결 영역(104b)이 제2 셀 어레이 영역(102b)의 양측 중 하나에만 위치할 수 있다. 트랜지스터(240)의 면적을 저감하는 것에 의하여 제1 또는 제2 연결 영역(104a, 104b)의 면적을 저감하여, 제1 또는 제2 셀 어레이 영역(102a, 102b)의 양측 중 일측에만 제1 또는 제2 연결 영역(104a, 104b)이 위치할 수 있다.
예를 들어, 제1 방향(도면의 Y축 방향)에서, 제1 메모리 영역(10a)의 제1 연결 영역(104a)이 제2 메모리 영역(10b)에 인접하도록 제1 메모리 영역(10a)의 제1 측(도 5의 우측)에 위치하고, 제2 메모리 영역(10b)의 제2 연결 영역(104b)이 제1 메모리 영역(10a)에 인접하도록 제2 메모리 영역(10b)의 제2 측(도 5의 좌측)에 위치할 수 있다. 이에 따라 제1 연결 영역(104a)과 제2 연결 영역(104b)이 서로 인접한 위치에 위치할 수 있다. 이때, 제1 연결 영역(104a)에 위치하는 제1 게이트 적층 구조물(120a)과 제2 연결 영역(104b)에 위치하는 제2 게이트 적층 구조물(120b)이 서로 대칭되는 구조를 가질 수 있다.
이와 같이 트랜지스터(240)의 면적을 저감하는 것에 의하여 제1 또는 제2 연결 영역(104a, 104b)의 면적을 저감할 수 있어, 제1 연결 영역(104a)과 제2 연결 영역(104b)이 서로 인접한 위치에 위치할 수 있다. 그러면, 제1 게이트 적층 구조물(120a)과 제2 게이트 적층 구조물(120b)이 서로 대칭되는 구조를 가져, 비대칭 구조를 가지는 경우에 비하여 쉬운 공정으로 형성될 수 있다.
일 실시예에 따른 회로 영역(200)은 디코더 회로(200D), 페이지 버퍼(200B), 로직 회로(200L), 양전하 펌핑(positive charge pumping) 회로(200P), 음전하 펌핑(negative charge pumping) 회로(200N)를 포함할 수 있다.
디코더 회로(200D) 및 페이지 버퍼(200B)가 메모리 셀 구조물 중에서 선택된 적어도 하나의 메모리 셀에 대한 제어 동작을 수행할 수 있고, 로직 회로(200L)이 디코더 회로(200D) 및 페이지 버퍼(200B)의 제어 동작을 수행할 수 있다. 예를 들어, 디코더 회로(200D)는 게이트 콘택부(184)에 전기적으로 연결되어 동작에 필요한 전압을 게이트 전극층(130)에 제공할 수 있고, 페이지 버퍼(200B)는 비트라인(182)에 전기적으로 연결되어 동작에 필요한 전압을 채널층(140)에 제공할 수 있다.
일 실시예에서는 트랜지스터(240)의 면적을 줄일 수 있고 제1 연결 영역(104a)과 제2 연결 영역(104b)이 서로 인접한 위치에 위치할 수 있으므로, 제1 메모리 영역(10a)에 포함되는 제1 게이트 전극층(130a)과 제2 메모리 영역(10b)에 포함되는 제2 게이트 전극층(130b)에 필요한 전압을 제공하는 디코더 회로(200D)가 공통 디코더 회로로 구성될 수 있다. 예를 들어, 제1 메모리 영역(10a)과 제2 메모리 영역(10b)의 경계 영역에 디코더 회로(200D)가 위치하고, 디코더 회로(200D)가 제1 메모리 영역(10a)에 구비되는 제1 회로 영역(200a)과 제2 메모리 영역(10b)에 구비되는 제2 회로 영역(200b)에 공유될 수 있다. 이에 의하여 제1 메모리 영역(10a)과 제2 메모리 영역(10b)이 하나의 디코더 회로(200D)인 공통 디코더 회로에 의하여 함께 제어될 수 있다.
이때, 제1 연결 영역(104a)에 위치한 복수의 제1 게이트 전극층(130a) 중 하나와 제2 연결 영역(104b)에 위치한 복수의 제2 게이트 전극층(130b) 중 하나가 하나의 공통 트랜지스터(240m)에 전기적으로 연결될 수 있다. 예를 들어, 복수의 제1 게이트 전극층(130a) 중 하나에 연결되는 제1 게이트 콘택부(184a)와 복수의 제2 게이트 전극층(130b) 중 하나에 연결되는 제2 게이트 콘택부(184b)가 제1 및 제2 접합 구조물(290, 190) 및 제1 배선부(230)를 통하여 하나의 공통 트랜지스터(240m)에 전기적으로 연결될 수 있다. 도 7에서는 일 예로 공통 트랜지스터(240m)에 전기적으로 연결되는 제1 게이트 전극층(130a) 및 제2 게이트 전극층(130b)이 수직 방향(도면의 Z축 방향)에서 동일한 위치에 위치한 것을 예시하였다. 그러나 실시예가 이에 한정되는 것은 아니다.
명확한 이해를 위하여 도 7에서는 하나의 공통 트랜지스터(240m)를 도시하였으나, 실시예에서는 공통 트랜지스터(240m)가 복수의 게이트 전극층(즉, 복수의 제1 게이트 전극층(130a) 및 복수의 제2 게이트 전극층(130b))에 각기 대응하도록 복수로 구비될 수 있다.
공통 트랜지스터(240m)에 의하여 제1 게이트 적층 구조물(120a)에 구비되는 제1 게이트 전극층(130a)과 제2 게이트 적층 구조물(120b)에 구비되는 제2 게이트 전극층(130b)을 제어할 수 있다. 이에 따라 제1 메모리 영역(10a) 및 제2 메모리 영역(10b)에 포함되는 디코더 회로(200D)에 포함되는 트랜지스터(240)의 개수를 더 줄일 수 있고, 제1 및 제2 메모리 영역(10a, 10b)에 대응하는 디코더 회로(200D)의 면적을 줄여 회로 영역(200)의 면적을 더 줄일 수 있다.
그러나 실시예가 이에 한정되는 것은 아니며, 제1 메모리 영역(10a)에 구비되는 디코더 회로(200D)와 제2 메모리 영역(10b)에 구비되는 디코더 회로(200D)가 별개로 구비될 수 있다.
양전하 펌핑 회로(200P)는 원하는 레벨의 양의 전압을 얻을 수 있도록 양전하를 펌핑하는 회로이다. 음전하 펌핑 회로(200N)는 원하는 레벨의 음의 전압을 얻을 수 있도록 음전하를 펌핑하는 회로일 수 있다. 실시예에서는 수직형 채널 구조의 트랜지스터(240)에 의하여 공간을 확보하여 반도체 장치(10)의 회로 영역(200)에 음전하 펌핑 회로(200N)를 구비할 수 있다. 반면, 종래에는 공간 제약으로 인하여 반도체 장치의 회로 영역에 음전하 펌핑 회로를 구비할 수 없었다.
실시예에서는 회로 영역(200)이 음전하 펌핑 회로(200N)를 포함하여 반도체 장치(10)의 성능을 향상할 수 있다. 예를 들어, 회로 영역(200)이 음전하 펌핑 회로를 포함하면, 소거(erase) 동작에서 게이트 전극층(130)에 소거 동작에 적합한 음전압을 제공할 수 있어 페이지(page) 단위로 소거 동작을 수행할 수 있다. 이에 의하여 소거 동작을 쉽게 수행할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 음전하 펌핑 회로를 다른 동작에서 사용할 수도 있다.
명확한 이해를 위하여 도면 및 설명에서는, 양전하 펌핑 회로(200P) 및 음전하 펌핑 회로(200N)가, 디코더 회로(200D), 페이지 버퍼(200B) 및 로직 회로(200L)와 별개로 구비된 것으로 도시 및 설명하였다. 그러나 실시예가 이에 한정되는 것은 아니다. 따라서 양전하 펌핑 회로(200P)가 디코더 회로(200D), 페이지 버퍼(200B) 및 로직 회로(200L) 중 적어도 하나에 포함되거나, 또는 음전하 펌핑 회로(200N)가 디코더 회로(200D), 페이지 버퍼(200B) 및 로직 회로(200L) 중 적어도 하나에 포함될 수도 있다.
실시예에 의하면, 수직형 채널 구조를 가지는 트랜지스터(240)에 의하여 반도체 장치(10)에 포함되는 회로 영역(200)의 면적을 저감할 수 있다. 이에 따라 반도체 장치(10)의 배치 자유도를 향상하고 반도체 장치(10)의 동작에 필요하거나 반도체 장치(10)의 성능을 향상할 수 있는 회로를 추가할 수 있다. 즉, 반도체 장치(10)의 크기를 줄이고 반도체 장치(10)의 성능을 향상할 수 있다. 특히, 상대적으로 낮은 동작 전압으로 동작하는 강유전 메모리 장치에 수직형 채널 구조를 가지는 트랜지스터(240)를 적용하면, 회로 영역(200)의 면적을 효과적으로 저감할 수 있다.
상술한 실시예에 따른 반도체 장치(10)에 포함되는 회로 영역(200)의 제조 방법을 도 8 내지 도 15를 참조하여 상세하게 설명한다. 이미 설명한 부분과 동일하거나 극히 유사한 부분에 대해서는 상세한 설명을 생략하고, 다른 부분에 대해서만 상세하게 설명한다.
도 8 내지 도 15는 실시예에 따른 반도체 장치(10)에 포함되는 회로 영역(200)의 제조 방법을 도시한 도면이다. 도 8 내지 도 15, 그리고 이를 참조한 설명은 회로 영역(200)에 포함되는 트랜지스터(240) 및 이의 제조 방법을 위주로 설명한다.
도 8에 도시한 바와 같이, 제1 기판(도 9의 참조부호 210, 이하 동일)을 형성하기 위한 반도체 기판(210a)을 준비할 수 있다. 반도체 기판(210a)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 예를 들어, 반도체 기판(210a)이 반도체 물질로 이루어지는 반도체 기판일 수 있고, 베이스 기판 위에 반도체층이 형성된 반도체 기판일 수도 있다. 일 예로, 반도체 기판(210a)이 단결정 또는 다결정 실리콘, 에피택셜 실리콘, 저마늄, 실리콘-저마늄, 실리콘-온-절연체, 또는 게르마늄-온-절연체 등으로 구성될 수 있다.
이어서, 도 9에 도시한 바와 같이, 반도체 기판(도 8의 참조부호 210a, 이하 동일)의 일부를 식각하여 벌크 영역(210b) 및 채널 영역(240c)을 포함하는 제1 기판(210)을 형성할 수 있다. 그리고 제1 영역(240s) 및 소자 분리부(212)를 형성할 수 있다.
예를 들어, 반도체 기판(210a) 위에 마스크층(270)을 형성하고, 마스크층(270)이 위치하지 않은 부분에서 반도체 기판(210a)의 일부(수직 방향(도면의 Z축 방향)에서의 일부)를 제거할 수 있다. 이에 의하여 제1 기판(210)은, 벌크 영역(210b)과, 마스크층(270)이 위치한 부분에서 벌크 영역(210b)으로부터 돌출되는 채널 영역(240c)을 포함할 수 있다.
마스크층(270)을 이용하여 반도체 기판(210a)의 일부를 제거하는 공정은 식각 공정(예를 들어, 건식 식각 공정)에 의하여 수행될 수 있다.
마스크층(270)은 산화물, 질화물 및 질산화물 중 적어도 하나를 포함할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 마스크층(270)의 물질은 다양하게 변형될 수 있다. 마스크층(270)의 평면 형상은 채널 영역(240c)의 평면 형상과 실질적으로 동일한 형상을 가질 수 있다. 명확한 이해 및 간략한 도시를 위하여 도 9에서는 마스크층(270)을 개념적으로 도시하였다. 마스크층(270)의 형상, 두께 등은 다양하게 변형될 수 있으며 실시예가 이에 한정되는 것은 아니다.
일 실시예에서 반도체 기판(210a)의 일부를 식각하는 공정 이후에 제1 트랜지스터 영역(A1)에서의 벌크 영역(210b)의 두께보다 제2 트랜지스터 영역(A2)에서의 벌크 영역(210b)의 두께가 더 작을 수 있다. 이에 의하여 수직 방향(도면의 Z축 방향)에서 제1 트랜지스터 영역(A1)에서 채널 영역(240c)의 길이보다 제2 트랜지스터 영역(A2)에서 채널 영역(240c)의 길이가 더 클 수 있다.
이와 같이 반도체 기판(210a)의 일부를 제거하는 공정에서 제거되는 반도체 기판(210a)의 두께를 제1 트랜지스터 영역(A1) 및 제2 트랜지스터 영역(A2)에서 서로 다르게 하여 서로 다른 길이를 가지는 채널 영역(240c0을 쉽게 형성할 수 있다. 이에 따라 다양한 동작 전압을 가지는 복수의 트랜지스터(240)를 쉽게 형성할 수 있다.
벌크 영역(210b)에 또는 벌크 영역(210b) 위에 제1 영역(240s)을 형성할 수 있다. 일 예로, 벌크 영역(210b)의 일부에 도펀트를 도핑하여 도핑 영역으로 구성되는 제1 영역(240s)을 형성할 수도 있다. 다른 예로, 에피택셜 성장 공정을 수행하여 제1 영역(240s)를 형성할 수도 있다. 이때, 제1 영역(240s) 내에 포함되는 도펀트는 에피택셜 성장 공정에서 도핑될 수도 있고, 에피택셜 성장 이후에 도핑될 수도 있다. 그러나 실시예가 이에 한정되는 것은 아니며 제1 영역(240s)을 형성하는 공정은 다양한 변형이 가능하다. 실시예에 따라 제1 영역(240s)에 실리사이드화 공정을 수행하여 제1 영역(240s)의 표면에 실리사이드 층이 구비될 수 있다.
반도체 기판(210a)의 적어도 일부를 제거하고 절연 물질을 채워 소자 분리부(212)를 형성할 수 있다. 소자 분리부(212)는 제1 영역(240s)을 형성하기 전에 형성될 수도 있고, 제1 영역(240s)을 형성한 후에 형성할 수도 있다. 일 실시예에서는 하부 절연층(242)을 형성하기 전에 형성된 것을 예시하였으나, 실시예에 따라 하부 절연층(242)을 형성한 이후 공정에서 소자 분리부(212)를 형성할 수도 있다. 이와 같이 소자 분리부(212)를 형성하는 공정 순서는 다양하게 변형될 수 있다.
이어서, 도 10에 도시한 바와 같이, 채널 영역(240c)을 노출하면서 채널 영역(240c)이 형성되지 않은 벌크 영역(210b)의 표면을 덮는 하부 절연층(242)을 형성할 수 있다.
하부 절연층(242)은 다양한 공정(예를 들어, 증착 공정)에 의하여 형성될 수 있다. 예를 들어, 하부 절연층(242)을 벌크 영역(210b) 및 채널 영역(240c)의 표면 위에 전체적으로 형성한 후에 채널 영역(240c)의 표면 위에 형성된 부분을 부분적으로 제거하여 벌크 영역(210b)의 표면을 덮는 하부 절연층(242)을 형성할 수 있다. 채널 영역(240c)의 표면 위에 형성된 하부 절연층(242)의 부분을 부분적으로 제거하는 공정은 식각 공정(예를 들어, 건식 식각 공정) 등에 의하여 수행될 수 있다.
이어서, 도 11에 도시한 바와 같이, 채널 영역(240c) 및 하부 절연층(242) 위에 게이트 절연층(240i) 및 예비 게이트 전극층(240p)을 형성할 수 있다.
게이트 절연층(240i)은 하부 절연층(242)의 상부면 위 및 채널 영역(240c)의 측면 위에 전체적으로 형성될 수 있고, 예비 게이트 전극층(240p)은 하부 절연층(242)의 상부면 위 및 채널 영역(240c)의 측면 위에서 게이트 절연층(240i) 위에 전체적으로 형성될 수 있다.
도 11에서는 채널 영역(240c) 위에 마스크층(270)이 위치하고, 게이트 절연층(240i)이 하부 절연층(242)의 상부면 위, 채널 영역(240c)의 측면 위, 그리고 마스크층(270)의 상부면 및 측면 위에 전체적으로 형성된 것을 예시하였다. 그리고 도 11에서는 예비 게이트 전극층(240p)이 게이트 절연층(240i) 위에서 하부 절연층(242)의 상부면 위, 채널 영역(240c)의 측면 위, 그리고 마스크층(270)의 상부면 및 측면 위에 전체적으로 형성된 것을 예시하였다. 그러나 실시예가 이에 한정되는 것은 아니며 하부 절연층(242)을 형성하는 공정 이전, 하부 절연층(242)의 일부를 제거하는 공정 중에, 또는 게이트 절연층(240i)을 형성하는 공정 이전에 마스크층(270)을 제거할 수도 있다.
예를 들어, 게이트 절연층(240i)이 증착 공정 등에 의하여 형성될 수 있고, 예비 게이트 전극층(240p)이 증착 공정 등에 의하여 형성될 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 게이트 절연층(240i) 또는 예비 게이트 전극층(240p)이 다양한 공정에 의하여 형성될 수 있다.
이어서, 도 12 내지 도 14에 도시한 바와 같이, 예비 게이트 전극층(도 11의 참조부호 240p, 이하 동일)의 일부를 제거하여 게이트 전극(240g)을 형성하고, 제2 영역(240d) 및 층간 절연층(244)을 형성할 수 있다. 이하에서는 도 12 내지 도 14를 참조하여 게이트 전극(240g)과 제2 영역(240d) 사이에 스페이서(246)가 위치하고, 층간 절연층(244)이 게이트 전극(240g), 스페이서(246) 및 제2 영역(240d)을 커버하도록 형성된 것을 예시로 하여 설명한다.
도 12에 도시한 바와 같이 하부 절연층(242) 위에 위치한 예비 게이트 전극층(240p)의 일부를 제거하는 공정을 수행하고, 하부 절연층(242) 위에서 게이트 절연층(240i) 및 예비 게이트 전극층(240p)을 덮도록 층간 절연층(244)을 형성할 수 있다. 이때, 층간 절연층(244)의 상부면이 마스크층(270)의 상부면과 동일 평면에 위치할 수 있다. 그리고 도 13에 도시한 바와 같이 마스크층(270)을 제거하고 게이트 전극(240g)의 상부면이 채널 영역(240c)의 상부면보다 낮게 위치하도록 예비 게이트 전극층(240p)의 일부를 제거하여 게이트 전극(240g)을 형성할 수 있다. 그리고 도 14에 도시한 바와 같이 채널 영역(240c)과 층간 절연층(244) 사이에 스페이서(246)를 형성하고, 층간 절연층(244)의 내부 공간에 채널 영역(240c)에 연결되는 제2 영역(240d)을 형성할 수 있다.
도 12 또는 도 13에 도시한 공정에서 예비 게이트 전극층(240p)의 일부를 제거하는 공정은 식각 공정(예를 들어, 건식 식각 공정) 등에 의하여 수행될 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 예비 게이트 전극층(240p)의 일부를 제거하는 공정 또는 예비 게이트 전극층(240p)의 패터닝 공정으로 다양한 공정을 이용할 수 있다. 도 12 및 도 13에서는 예비 게이트 전극층(240p)을 제거하는 공정에서 제거되는 예비 게이트 전극층(240p)의 부분에 인접한 게이트 절연층(240i)의 부분을 함께 제거하는 것을 예시하였다. 그러나 실시예가 이에 한정되는 것은 아니다.
스페이서(246)를 형성하는 공정은 다양한 공정(예를 들어, 증착 등)에 의하여 수행될 수 있다. 제2 영역(240d)은 에피택셜 성장 공정에 의하여 형성될 수 있다. 제2 영역(240d)은 도펀트를 포함할 수 있는데, 도펀트는 에피택셜 성장 공정에서 도핑될 수도 있고 에피택셜 성장 이후에 도핑될 수도 있다.
이어서, 도 15에 도시한 바와 같이, 제1 층간 절연층(2341), 제1 콘택(248s), 제2 콘택(248d), 게이트 콘택(248g), 제1 배선층(2361)을 형성할 수 있다. 제1 층간 절연층(2341), 제1 콘택(248s), 제2 콘택(248d), 게이트 콘택(248g), 또는 제1 배선층(2361)은 다양한 공정(예를 들어, 증착 등)에 의하여 형성될 수 있다. 제1 층간 절연층(2341), 제1 콘택(248s), 제2 콘택(248d), 게이트 콘택(248g), 제1 배선층(2361)의 형성 순서는 다양하게 변형될 수 있다.
제1 배선층(2361) 위에 하나 또는 복수의 제2 층간 절연층(2342), 그리고 하나 또는 복수의 제2 배선층(2362)을 형성하여 도 1에 도시한 바와 같은 회로 영역(200)을 형성할 수 있다. 회로 영역(200)과 별도로 셀 영역(100)을 형성한 후에 셀 영역(100)을 회로 영역(200)에 접합하여 도 1에 도시한 바와 같은 반도체 장치(10)를 형성할 수 있다.
실시예에서는, 수직형 채널 구조를 가지는 트랜지스터(240)를 포함하는 회로 영역(200)을 형성하고, 회로 영역(200) 위에 별도로 제조된 셀 영역(100)을 접합하여 반도체 장치(10)를 형성할 수 있다. 이에 의하면 셀 영역(100)을 제조하는 공정이 회로 영역(200)을 형성하는 공정과 별도로 수행되어, 제조 공정 중에 회로 영역(200)에 포함되며 수직형 채널 구조를 가지는 트랜지스터(240)의 구조적 안정성을 확보할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니다. 실시예에 따라 수직형 채널 구조를 가지는 트랜지스터(240)를 포함하는 회로 영역(200) 위에 셀 영역(100)을 형성하는 공정을 수행하여 반도체 장치(10)를 형성할 수도 있다.
상술한 설명에서는 층간 절연층(244)을 형성한 후에 마스크층(270)을 제거하여 스페이서(246) 및/또는 제2 영역(240d)이 형성되는 공간을 형성한 것을 예시하였다. 그러나 실시예가 이에 한정되는 것은 아니다.
도 16에 도시한 바와 같이, 채널 영역(240c)의 측면 일부를 덮도록 층간 절연층(244)의 제1 부분(244a)을 형성하고, 제1 부분(244a) 위로 돌출된 채널 영역(240c)에 연결되는 제2 영역(240d)을 형성하고, 층간 절연층(244)의 제2 부분(244b)을 형성할 수도 있다. 이 경우에는 채널 영역(240c) 위에 마스크층(도 9의 참조부호 270, 이하 동일)이 층간 절연층(244)을 형성하는 공정 이전에 제거된 상태일 수 있다. 그 외에도 다양한 제조 공정에 의하여 수직형 채널 구조의 트랜지스터(240)를 형성할 수 있다.
이하에서는 도 17을 참조하여 상술한 실시예와 다른 실시예에 따른 반도체 장치를 좀더 상세하게 설명한다. 이미 설명한 부분과 동일하거나 극히 유사한 부분에 대해서는 상세한 설명을 생략하고, 다른 부분에 대해서만 상세하게 설명한다.
도 17은 다른 실시예에 따른 반도체 장치에 포함되는 메모리 셀 구조물의 일부를 도시한 단면도이다. 도 17에는 도 3에 대응하는 부분을 도시하였다.
도 17을 참조하면, 실시예에서는 계면 절연층(152)이, 제1 계면 절연층(152a) 및 제2 계면 절연층(152b)을 포함할 수 있다.
제1 계면 절연층(152a)은 강유전층(150)과 채널층(140) 사이에서 채널 구조물(CH)의 연장 방향 또는 수직 방향(도면의 Z축 방향)으로 연장될 수 있다. 제2 계면 절연층(152b)은 게이트 전극층(130)과 강유전층(150) 사이에서 채널 구조물(CH)의 연장 방향 또는 수직 방향(도면의 Z축 방향)으로 연장될 수 있다.
도 17에서는 계면 절연층(152)이 제1 계면 절연층(152a) 및 제2 계면 절연층(152b)을 포함하는 것을 예시하였으나 실시예가 이에 한정되는 것은 아니다. 예를 들어, 계면 절연층(152)이 제1 및 제2 계면 절연층(152a, 152b) 중 적어도 하나를 포함할 수 있다. 또 다른 예로, 제2 계면 절연층(152b)과 강유전층(150) 사이에 전하 트랩층을 더 포함할 수 있다. 도 1 또는 도 17에 도시한 실시예에서 강유전층(150)과 제1 계면 절연층(152a) 사이에 추가 금속층을 더 포함할 수도 있다. 그 외의 다양한 구조를 가질 수 있다.
그리고 상술한 실시예에서는 강유전층(150), 제1 또는 제2 계면 절연층(152a, 152b)이 채널 구조물(CH)의 연장 방향 또는 수직 방향에서 길게 이어지는 것을 예시하였으나, 실시예가 이에 한정되는 것은 아니다. 다른 예로, 강유전층(150), 제1 계면 절연층(152a) 및/또는 제2 계면 절연층(152b)이 게이트 전극층(130)이 구비된 부분에 대응하도록 서로 인접한 두 개의 셀 절연층(132) 사이에서 부분적으로 형성될 수도 있다.
이와 같이 채널 구조물(CH)의 구조는 다양하게 변형될 수 있다.
상술한 바와 같은 반도체 장치를 포함하는 전자 시스템의 일 예를 상세하게 설명하면 다음과 같다.
도 18은 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 18을 참조하면, 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 17을 참조하여 설명한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물 (1100S)을 포함할 수 있다. 예시적인 실시예에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인(WL), 제1 및 제2 게이트 상부 라인(UL1, UL2), 제1 및 제2 게이트 하부 라인(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터(UT1, UT2), 및 하부 트랜지스터(LT1, LT2)와 상부 트랜지스터(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 하부 트랜지스터(LT1, LT2)의 개수와 상부 트랜지스터(UT1, UT2)의 개수는 실시예에 따라 다양하게 변형될 수 있다.
예시적인 실시예에서, 하부 트랜지스터(LT1, LT2)는 접지 선택 트랜지스터를 포함할 수 있고, 상부 트랜지스터(UT1, UT2)는 스트링 선택 트랜지스터를 포함할 수 있다. 제1 및 제2 게이트 하부 라인(LL1, LL2)은 각각 하부 트랜지스터(LT1, LT2)의 게이트 전극층일 수 있다. 워드라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극층일 수 있고, 게이트 상부 라인(UL1, UL2)은 각각 상부 트랜지스터(UT1, UT2)의 게이트 전극층일 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인(LL1, LL2), 워드라인(WL), 및 제1 및 제2 게이트 상부 라인(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터(MCT) 중에서 선택된 적어도 하나의 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예에 따라, 전자 시스템(1000)은 복수의 반도체 장치(1100)를 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치(1100)를 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 19는 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 19를 참조하면, 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 복수의 핀의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩(2200), 반도체 칩(2200) 각각의 하부면에 배치되는 접착층(2300), 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 18의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩(2200) 각각은 게이트 적층 구조물(3210) 및 채널 구조물(3220)을 포함할 수 있다. 반도체 칩(2200)은 각기 도 1 내지 도 17을 참조하여 설명한 반도체 장치를 포함할 수 있다.
예시적인 실시예에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 실시예에 따라, 각각의 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예에서, 컨트롤러(2002)와 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩(2200)이 서로 연결될 수도 있다.
도 20은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 20은 도 19의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 19의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 20을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 패키지 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 패키지 상부 패드(2130)와 패키지 하부 패드(2125)를 전기적으로 연결하는 내부 배선(2135)을 포함할 수 있다. 패키지 상부 패드(2130)는 연결 구조물(2400)과 전기적으로 연결될 수 있다. 패키지 하부 패드(2125)는 도전성 연결부(2800)를 통해 도 19와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴(2005)에 연결될 수 있다.
반도체 패키지(2003)에서, 반도체 칩(2200) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 적층 구조물(4210), 게이트 적층 구조물(4210)을 관통하는 채널 구조물(4220)과 분리 구조물(4230), 및 채널 구조물(4220) 및 게이트 적층 구조물(4210)의 워드라인(도 18의 참조부호 WL, 이하 동일)과 각각 전기적으로 연결되는 제2 접합 구조물(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물(4250)은, 채널 구조물(4220)과 전기적으로 연결되는 비트라인(4240) 및 워드라인(WL)과 전기적으로 연결되는 게이트 연결 배선을 통하여, 각각 채널 구조물(4220) 및 워드라인(WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물(4150) 및 제2 구조물(4200)의 제2 접합 구조물(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물(4150) 및 제2 접합 구조물(4250)의 접합되는 부분은 예를 들어, 구리(Cu)로 형성될 수 있다.
일 실시예에서 수직형 채널 구조를 가지는 트랜지스터에 의하여 반도체 장치에 포함되는 회로 영역의 면적을 저감하고 반도체 장치의 성능을 향상할 수 있다. 특히, 강유전 메모리 장치에 수직형 채널 구조를 가지는 트랜지스터를 적용하면, 회로 영역의 면적을 효과적으로 줄일 수 있다.
반도체 칩(2200) 각각은, 입출력 패드(2210) 및 입출력 패드(2210) 하부의 입출력 연결 배선(4265)을 더 포함할 수 있다. 입출력 연결 배선(4265)은 제2 접합 구조물(4250) 중 일부와 전기적으로 연결될 수 있다.
일 실시예에서 반도체 패키지(2003)에서 복수의 반도체 칩(2200)이 본딩 와이어 형태의 연결 구조물(2400)에 의해 서로 전기적으로 연결될 수 있다. 다른 예로, 복수의 반도체 칩(2200) 또는 이를 구성하는 복수의 부분이 관통 전극을 포함하는 연결 구조물에 의하여 전기적으로 연결될 수도 있다.
이상에서 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위가 이에 한정되는 것은 아니다. 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 다양한 변형 및 개량 형태 또한 본 발명의 권리범위에 속할 수 있다.
10: 반도체 장치
100: 셀 영역
102: 셀 어레이 영역
104: 연결 영역
200: 회로 영역
240: 트랜지스터

Claims (10)

  1. 제1 기판과, 상기 제1 기판에 위치하는 복수의 트랜지스터를 포함하는 회로 영역; 및
    상기 회로 영역 위에 위치하며 메모리 셀 구조물을 포함하는 셀 영역
    을 포함하고,
    상기 메모리 셀 구조물이, 서로 교대로 적층되는 게이트 전극층 및 셀 절연층을 포함하는 게이트 적층 구조물과, 상기 게이트 적층 구조물을 관통하도록 연장되며 채널층 및 강유전층을 포함하는 채널 구조물을 구비하고,
    상기 복수의 트랜지스터 중 적어도 하나가, 수직 방향에서 이격되는 제1 영역 및 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이에서 상기 수직 방향으로 연장되는 채널 영역과, 적어도 상기 채널 영역의 측면 위에 차례로 위치하는 게이트 절연층 및 게이트 전극을 포함하여 수직형 채널 구조를 가지는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 트랜지스터 중 적어도 하나가, 수직 전계 효과 트랜지스터(vertical field effect transistor, VFET)를 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 셀 영역이 상기 회로 영역에 접합되어 상기 반도체 장치가 접합 반도체 장치로 구성되는 반도체 장치.
  4. 제1항에 있어서,
    상기 복수의 트랜지스터가, 제1 트랜지스터와, 상기 제1 트랜지스터보다 큰 동작 전압을 가지는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 하나가, 상기 수직형 채널 구조를 가지는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각이, 상기 수직형 채널 구조를 가지고,
    상기 수직 방향에서 상기 제1 트랜지스터의 상기 채널 영역의 길이보다 상기 수직 방향에서 상기 제2 트랜지스터의 상기 채널 영역의 길이가 더 큰 반도체 장치.
  6. 제4항에 있어서,
    상기 제2 트랜지스터가, 상기 수직형 채널 구조를 가지며 상기 게이트 전극층에 전기적으로 연결되는 패스 트랜지스터를 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 회로 영역이 음전하 펌핑(negative charge pumping) 회로를 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 반도체 장치가 일 방향에서 인접하는 제1 메모리 영역 및 제2 메모리 영역을 포함하고,
    상기 제1 메모리 영역은, 제1 게이트 적층 구조물이 구비되는 제1 셀 어레이 영역과, 상기 제1 게이트 적층 구조물에 구비된 복수의 제1 게이트 전극층과 복수의 제1 게이트 콘택부가 각기 연결되는 제1 연결 영역을 포함하고,
    상기 제2 메모리 영역은, 제2 게이트 적층 구조물이 구비되는 제2 셀 어레이 영역과, 상기 제2 게이트 적층 구조물에 구비된 복수의 제2 게이트 전극층과 복수의 제2 게이트 콘택부가 각기 연결되는 제2 연결 영역을 포함하며,
    상기 일 방향에서 상기 제1 연결 영역이 상기 제2 메모리 영역에 인접하도록 상기 제1 메모리 영역의 제1 측에 위치하고, 상기 제2 연결 영역이 상기 제1 메모리 영역에 인접하도록 상기 제2 메모리 영역의 제2 측에 위치하는 반도체 장치.
  9. 제8항에 있어서,
    상기 복수의 트랜지스터가 상기 복수의 제1 게이트 전극층 중 하나와 상기 복수의 제2 게이트 전극층 중 하나에 전기적으로 연결되는 공통 트랜지스터를 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 반도체 장치가 일 방향에서 제1 메모리 영역 및 제2 메모리 영역을 포함하고,
    상기 회로 영역이 상기 제1 메모리 영역과 상기 제2 메모리 영역의 경계 영역에 위치하며 상기 제1 메모리 영역과 상기 제2 메모리 영역에 공유되는 공통 디코더 회로를 포함하는 반도체 장치.

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