KR20240022527A - 반도체 장치 - Google Patents

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KR20240022527A
KR20240022527A KR1020240016206A KR20240016206A KR20240022527A KR 20240022527 A KR20240022527 A KR 20240022527A KR 1020240016206 A KR1020240016206 A KR 1020240016206A KR 20240016206 A KR20240016206 A KR 20240016206A KR 20240022527 A KR20240022527 A KR 20240022527A
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gate electrodes
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명일호
김광수
노수성
임수환
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삼성전자주식회사
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Abstract

본 개시는 반도체 장치 및 이를 포함하는 시스템에 관한 것으로, 일 실시예에 따른 반도체 장치는 기판, 상기 기판 위에 교대로 적층되어 있는 복수의 층간 절연층들 및 복수의 게이트 전극들을 포함하는 게이트 적층 구조물, 및 상기 게이트 적층 구조물을 관통하여 상기 기판과 연결되어 있는 채널층, 및 상기 채널층의 외측에 위치하는 강유전체층을 포함하는 채널 구조물을 포함하고, 상기 복수의 게이트 전극들은, 복수의 메모리 셀 게이트 전극들, 및 상기 기판과 상기 복수의 메모리 셀 게이트 전극들 사이에 위치하는 접지 선택 게이트 전극을 포함하고, 상기 복수의 게이트 전극들 중 상기 접지 선택 게이트 전극과 인접한 게이트 전극과 상기 접지 선택 게이트 전극 사이의 제1 거리는 상기 복수의 게이트 전극들 중 상기 접지 선택 게이트 전극 위에 위치하며 서로 인접한 2개의 게이트 전극들 사이의 제2 거리에 대응된다.

Description

반도체 장치 {SEMICONDUCOTR DEVICE}
본 개시는 반도체 장치에 관한 것이다.
반도체 메모리 소자는 크게 휘발성(volatile) 메모리 소자와, 비휘발성(nonvolatile) 메모리 소자로 구분될 수 있다. 휘발성 메모리 소자는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 소자로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 소자는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 소자로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 소자(Flash Memory Device) 등이 있다. 또한, 최근에는 반도체 메모리 소자의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory), PRAM(Phase-Change Random Access Memory), 및 FeRAM(Ferroelectric Random Access Memory)와 같은 비휘발성을 갖는 차세대 반도체 메모리 소자들이 개발되고 있다.
최근 요구되는 저장 용량의 증가 추세에 따라 비휘발성 메모리 소자의 집적도의 향상이 요구되고 있으나, 평면에 2차원으로 배치되는 메모리 소자의 집적도는 제한적일 수 있다. 이에 따라 3차원으로 배치되는 수직형 비휘발성 메모리 소자가 제안되고 있다.
실시예들은 전기적 특성 및 집적도가 향상된 반도체 장치를 제공하기 위한 것이다.
일 실시예에 따른 반도체 장치는 기판, 상기 기판 위에 교대로 적층되어 있는 복수의 층간 절연층들 및 복수의 게이트 전극들을 포함하는 게이트 적층 구조물, 및 상기 게이트 적층 구조물을 관통하여 상기 기판과 연결되어 있는 채널층, 및 상기 채널층의 외측에 위치하는 강유전체층을 포함하는 채널 구조물을 포함하고, 상기 복수의 게이트 전극들은, 복수의 메모리 셀 게이트 전극들, 및 상기 기판과 상기 복수의 메모리 셀 게이트 전극들 사이에 위치하는 접지 선택 게이트 전극을 포함하고, 상기 복수의 게이트 전극들 중 상기 접지 선택 게이트 전극과 인접한 게이트 전극과 상기 접지 선택 게이트 전극 사이의 제1 거리는 상기 복수의 게이트 전극들 중 상기 접지 선택 게이트 전극 위에 위치하며 서로 인접한 2개의 게이트 전극들 사이의 제2 거리에 대응된다.
일 실시예에 따른 반도체 장치는 기판, 상기 기판 위에 교대로 적층되어 있는 복수의 층간 절연층들 및 복수의 게이트 전극들을 포함하는 게이트 적층 구조물, 및 상기 게이트 적층 구조물을 관통하여 상기 기판과 연결되어 있는 채널층, 및 상기 채널층의 외측에 위치하는 강유전체층을 포함하는 채널 구조물을 포함하고, 상기 복수의 게이트 전극들은, 복수의 메모리 셀 게이트 전극들, 및 상기 기판과 상기 복수의 메모리 셀 게이트 전극들 사이에 위치하는 접지 선택 게이트 전극을 포함하고, 상기 복수의 게이트 전극들 중 상기 접지 선택 게이트 전극과 인접한 게이트 전극과 상기 접지 선택 게이트 전극 사이의 제1 거리는 상기 복수의 게이트 전극들 중 상기 접지 선택 게이트 전극 위에 위치하며 서로 인접한 2개의 게이트 전극들 사이의 제2 거리보다 크다.
실시예들에 따르면, 채널 구조물의 형상 및 구조를 최적화함으로써, 반도체 장치의 전기적 특성 및 집적도를 향상시킬 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 실시예에 따라 도 1에 도시한 반도체 장치에 포함되는 채널 구조물을 도시한 단면도이다.
도 3은 본 발명의 실시예에 따른 채널 구조물을 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 장치에서 채널의 에너지 레벨을 예시적으로 도시한 도면이다.
도 5 내지 도 10은 본 발명의 실시예들에 따른 채널 구조물의 단면도들이다.
도 11은 추가적인 실시예에 따른 반도체 장치를 개략적으로 도시한 단면도이다.
도 12는 도 12의 A 부분을 확대하여 도시한 단면도이다.
도 13은 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 14는 본 발명의 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 15 및 도 16은 본 발명의 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서 도 1 및 도 2를 참조하여 일 실시예에 따른 반도체 장치에 대해 설명하기로 한다.
도 1은 일 실시예에 따른 반도체 장치를 개략적으로 도시한 단면도이다. 도 2는 본 발명의 실시예에 따라 도 1에 도시한 반도체 장치에 포함되는 채널 구조물을 도시한 단면도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 반도체 장치(10)는, 메모리 셀 구조물이 구비되는 셀 영역(100)과, 메모리 셀 구조물의 동작을 제어하는 주변 회로 구조물이 구비되는 회로 영역(200)을 포함할 수 있다. 일 예로, 회로 영역(200) 및 셀 영역(100)은 각기 도 13에 도시된 전자 시스템(1000)에 포함되는 반도체 장치(1100)의 제1 구조물(1100F) 및 제2 구조물(1100S)에 해당하는 부분일 수 있다. 또는, 회로 영역(200) 및 셀 영역(100)이 각기 도 15에 도시된 반도체 칩(2200)의 제1 구조물(3100) 및 제2 구조물(3200)을 포함하는 부분일 수 있다.
여기서, 회로 영역(200)이 제1 기판(210) 상에 형성되는 주변 회로 구조물을 포함할 수 있고, 셀 영역(100)이 메모리 셀 구조물로 제2 기판(110)의 셀 어레이 영역(102) 상에 형성되는 게이트 적층 구조물(120) 및 채널 구조물(CH)을 구비할 수 있다. 회로 영역(200)에 주변 회로 구조물과 전기적으로 연결되는 제1 배선부(230)가 구비되고, 셀 영역(100)에 메모리 셀 구조물과 전기적으로 연결되는 제2 배선부(180)가 구비될 수 있다.
예시적인 실시예에서 회로 영역(200) 상에 셀 영역(100)이 위치할 수 있다. 이에 의하면 회로 영역(200)에 해당하는 면적을 셀 영역(100)과 별도로 확보하지 않아도 되므로 반도체 장치(10)의 면적을 줄일 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 셀 영역(100)의 옆에 회로 영역(200)이 위치할 수도 있다. 그 외의 다양한 변형이 가능하다.
회로 영역(200)은, 제1 기판(210)과, 제1 기판(210) 상에 형성된 회로 소자(220) 및 제1 배선부(230)를 포함할 수 있다.
제1 기판(210)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 예를 들어, 제1 기판(210)이 반도체 물질로 이루어지는 반도체 기판일 수 있고, 베이스 기판 위에 반도체층이 형성된 반도체 기판일 수도 있다. 일 예로, 제1 기판(210)은 단결정 또는 다결정 실리콘, 에피택셜 실리콘, 게르마늄, 실리콘-게르마늄, 실리콘-온-절연체(silicon on insulator, SOI), 또는 게르마늄-온-절연체(germanium on insulator, GOI) 등으로 구성될 수 있다.
제1 기판(210) 상에 형성되는 회로 소자(220)는 셀 영역(100)에 구비된 메모리 셀 구조물의 동작을 제어하는 다양한 회로 소자를 포함할 수 있다. 일 예로, 회로 소자(220)가 디코더 회로(도 13의 참조부호 1110), 페이지 버퍼(도 13의 참조부호 1120), 로직 회로(도 13의 참조부호 1130) 등의 주변 회로 구조물을 구성할 수 있다.
회로 소자(220)는 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 회로 소자(220)가 트랜지스터 등의 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 수동 소자(passive element)를 포함할 수 있다.
제1 기판(210) 상에 위치한 제1 배선부(230)가 회로 소자(220)와 전기적으로 연결될 수 있다. 예시적인 실시예에서 제1 배선부(230)가, 제1 절연층(232)을 사이에 두고 이격되며 콘택 비아(234)에 의하여 원하는 경로를 형성하도록 연결되는 복수의 배선층(236)을 포함할 수 있다. 배선층(236) 또는 콘택 비아(234)는 다양한 전도성 물질을 포함할 수 있고, 제1 절연층(232)은 다양한 절연 물질을 포함할 수 있다.
셀 영역(100)은 셀 어레이 영역(102)과 연결 영역(104)을 포함할 수 있다. 셀 어레이 영역(102)에서 제2 기판(110) 상에 게이트 적층 구조물(120) 및 채널 구조물(CH)이 형성될 수 있다. 연결 영역(104)에서 셀 어레이 영역(102)에 형성된 게이트 적층 구조물(120) 및/또는 채널 구조물(CH)을 회로 영역(200) 또는 외부 회로와 연결하기 위한 구조물이 위치할 수 있다.
일 실시예에서 제2 기판(110)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 예를 들어, 제2 기판(110)이 반도체 물질로 이루어지는 반도체 기판일 수 있고, 베이스 기판 위에 반도체층이 형성된 반도체 기판일 수도 있다. 일 예로, 제2 기판(110)이 실리콘, 게르마늄, 실리콘-게르마늄, 실리콘-온-절연체, 또는 게르마늄-온-절연체 등으로 구성될 수 있다. 여기서, 제2 기판(110)에 포함된 반도체 물질에 p형 또는 n형 불순물이 도핑될 수 있는데, 예를 들어, n형 불순물(예를 들어, 인(P), 비소(As) 등)이 도핑될 수 있다. 그러나 실시예가 반도체 물질에 도핑되는 불순물의 도전형, 물질 등에 한정되는 것은 아니다.
셀 어레이 영역(102)에는, 제2 기판(110)의 제1 면(일 예로, 전면(前面) 또는 상면) 상에서 교대로 적층된 셀 절연층(132) 및 게이트 전극(130)을 포함하는 게이트 적층 구조물(120)과, 게이트 적층 구조물(120)을 관통하여 제2 기판(110)에 교차하는 방향으로 연장되는 채널 구조물(CH)이 형성될 수 있다.
예시적인 실시예에서는 셀 어레이 영역(102)에서 제2 기판(110)과 게이트 적층 구조물(120) 사이에 수평 도전층(112, 114)이 구비될 수 있다. 수평 도전층(112, 114)은 채널 구조물(CH)과 제2 기판(110)을 전기적으로 연결하는 역할을 할 수 있다. 일 예로, 수평 도전층(112, 114)은 제2 기판(110)의 제1 면 상에 위치하는 제1 수평 도전층(112)을 포함할 수 있고, 제1 수평 도전층(112) 위에 위치하는 제2 수평 도전층(114)을 더 포함할 수 있다. 연결 영역(104)의 일부 영역에 제2 기판(110)과 게이트 적층 구조물(120) 사이에 제1 수평 도전층(112)이 구비되지 않고 수평 절연층(116)이 구비될 수 있다. 제조 공정에서 수평 절연층(116)의 일부가 제1 수평 도전층(112)으로 교체될 수 있는데, 연결 영역(104)에 위치한 수평 절연층(116)의 다른 일부가 연결 영역(104)에 잔존할 수 있다.
제1 수평 도전층(112)이 반도체 장치(10)의 공통 소스 라인의 일부로 기능할 수 있다. 예를 들어, 제1 수평 도전층(112)이 제2 기판(110)과 함께 공통 소스 라인으로 기능할 수 있다. 채널 구조물(CH)은 수평 도전층(112, 114)을 관통하여 제2 기판(110)에 도달하도록 연장되고, 제1 수평 도전층(112)이 위치한 부분에서 게이트 유전층(150)이 제거되어 제1 수평 도전층(112)이 채널층(140)의 둘레에서 채널층(140)과 직접 연결될 수 있다.
제1 및 제2 수평 도전층(112, 114)이 반도체 물질(예를 들어, 다결정 실리콘)을 포함할 수 있다. 예를 들어, 제1 수평 도전층(112)은 불순물이 도핑된 다결정 실리콘층일 수 있으며, 제2 수평 도전층(114)은 불순물이 도핑된 다결정 실리콘층이거나 제1 수평 도전층(112)으로부터 확산된 불순물을 포함하는 층일 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 제2 수평 도전층(114)이 절연 물질로 구성될 수도 있다. 또는, 제2 수평 도전층(114)이 별개로 구비되지 않을 수도 있다.
제2 기판(110) 상에(일 예로, 제2 기판(110) 상에 형성된 제1 및 제2 수평 도전층(112, 114) 위에) 복수의 셀 절연층(132)과 복수의 게이트 전극(130)이 교대로 적층된 게이트 적층 구조물(120)이 위치할 수 있다.
게이트 적층 구조물(120)에서 복수의 게이트 전극(130)은 제2 기판(110) 상으로부터 순차적으로 위치하는 접지 선택 게이트 전극(130GS), 메모리 셀 게이트 전극(130MC), 스트링 선택 게이트 전극(130SS)을 포함할 수 있다. 실시예에 따라, 게이트 전극(130)은 접지 선택 게이트 전극(130GS)과 제2 기판(110) 사이에 위치하며, 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극을 더 포함할 수 있다.
또한, 일부 복수의 게이트 전극(130)들(예를 들어, 접지 선택 게이트 전극(130GS) 또는 스트링 선택 게이트 전극(130SS)에 인접한 게이트 전극들)은 더미 게이트 전극들일 수 있다. 구체적으로, 게이트 전극(130)은 메모리 셀 게이트 전극(130MC)과 접지 선택 게이트 전극(130GS) 사이에 위치하는 하부 더미 게이트 전극(130DML)을 더 포함할 수 있다. 또한 구체적으로, 게이트 전극(130)은 메모리 셀 게이트 전극(130MC)과 스트링 선택 게이트 전극(130SS) 사이에 위치하는 상부 더미 게이트 전극(130DMU)을 더 포함할 수 있다.
접지 선택 게이트 전극(130GS)이 접지 선택 트랜지스터의 게이트 전극으로 사용될 수 있고, 메모리 셀 게이트 전극(130MC)이 메모리 셀을 구성할 수 있으며, 스트링 선택 게이트 전극(130SS)이 스트링 선택 트랜지스터의 게이트 전극으로 사용될 수 있다. 반도체 장치(10)의 데이터 저장 용량에 따라 메모리 셀 게이트 전극(130MC)의 개수가 결정될 수 있다. 실시예에 따라, 접지 선택 게이트 전극(130GS) 및 스트링 선택 게이트 전극(130SS)이 각기 하나 또는 둘 이상 구비될 수 있으며, 메모리 셀 게이트 전극(130MC)과 동일한 구조 또는 이와 다른 구조를 가질 수 있다.
셀 절연층(132)은, 제1 및 제2 게이트 적층 구조물(120a, 120b) 내에서 게이트 전극(130)의 하부 또는 이웃한 두 개의 게이트 전극(130) 사이에 위치하는 층간 절연층(132m)과, 제1 및 제2 게이트 적층 구조물(120a, 120b)의 상부에 위치하는 상부 절연층(132a, 132b)을 포함할 수 있다. 실시예에서 복수의 셀 절연층(132)의 두께가 모두 동일하지 않을 수 있다. 예를 들어, 상부 절연층(132a, 132b)의 두께가 층간 절연층(132m)의 두께보다 클 수 있다. 간략한 도시를 위하여 도면에서는 연결 영역(104)에서 셀 절연층(132)이 복수의 게이트 적층 구조물(120a, 120b) 사이에서 경계를 가지는 것을 예시로 도시하였다. 그러나 연결 영역(104)에서 하나 또는 복수의 절연층이 다양한 적층 구조를 가질 수도 있다. 그러나 셀 절연층(132)의 형태, 구조 등은 실시예에 따라 다양하게 변형될 수 있다.
게이트 전극(130)은 다양한 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(130)은 텅스텐(W), 구리(Cu), 알루미늄(Al) 등과 같은 금속 물질을 포함할 수 있다. 다른 예로, 게이트 전극(130)이 다결정 실리콘, 금속 질화물(예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등), 또는 이들의 조합을 포함할 수 있다. 도시하지는 않았지만, 게이트 전극(130)의 외측에 절연 물질로 구성되는 절연막이 위치하거나, 게이트 유전층(150)의 일부가 위치할 수 있다. 셀 절연층(132)은 다양한 절연 물질을 포함할 수 있다. 예를 들어, 셀 절연층(132)이 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 유전율이 작은 저유전율 물질 또는 이들의 조합을 포함할 수 있다.
일 실시예에서 게이트 적층 구조물(120)을 관통하여 제2 기판(110)에 교차하는 방향(일 예로, 제2 기판(110)에 수직하는 수직 방향)(도면의 Z축 방향)으로 연장되는 채널 구조물(CH)이 형성될 수 있다.
좀더 구체적으로, 채널 구조물(CH)은, 채널층(140)과, 게이트 전극(130)과 채널층(140) 사이에서 채널층(140) 상에 위치하는 게이트 유전층(150)을 포함할 수 있다. 채널 구조물(CH)은 채널층(140)의 내부에 위치하는 코어 절연층(142)을 더 포함할 수 있으나, 이와 다른 예로 코어 절연층(142)이 구비되지 않을 수 있다. 채널 구조물(CH)은 채널층(140) 및/또는 게이트 유전층(150) 위에 배치되는 채널 패드(144)를 더 포함할 수 있다. 게이트 전극(130)과 채널층(140) 사이에 위치하는 게이트 유전층(150)은, 채널층(140) 상에 차례로 형성되는 제1 채널 절연층(152), 강유전체층(154) 및 제2 채널 절연층(156)을 포함할 수 있다.
채널 구조물(CH)은 각기 하나의 메모리 셀 스트링을 이루며, 평면 상에서 복수의 채널 구조물(CH)이 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 예를 들어, 평면 상에서 복수의 채널 구조물(CH)이 격자 형태, 지그재그 형태 등 다양한 형태로 배치될 수 있다. 채널 구조물(CH)은 기둥 형상을 가질 수 있다. 일 예로, 채널 구조물(CH)이 단면으로 볼 때 종횡비에 따라 제2 기판(110)에 가까울수록 폭이 좁아지도록 경사진 측면을 가질 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 채널 구조물(CH)의 배치, 구조, 형태 등이 다양하게 변형될 수 있다.
채널층(140)은 반도체 물질, 예를 들어, 다결정 실리콘을 포함할 수 있다. 코어 절연층(142)은 다양한 절연 물질을 포함할 수 있다. 예를 들어, 코어 절연층(142)이 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 또는 이들의 조합을 포함할 수 있다.
게이트 유전층(150)은 채널층(140)의 외측에 차례로 적층되어 있는 제1 채널 절연층(152), 강유전체층(154) 및 제2 채널 절연층(156)을 포함할 수 있다.
제1 채널 절연층(152)은 채널층(140)을 둘러쌀 수 있다. 예를 들어, 제1 채널 절연층(152)은 Z 방향으로 연장되어 채널층(140)의 측면을 둘러쌀 수 있다. 제1 채널 절연층(152)은 환형(annular) 형상 등의 평면 형상을 가질 수 있다.
제2 채널 절연층(156)은 원하지 않게 게이트 전극(130)으로 전하가 유입되는 현상을 방지할 수 있는 절연 물질을 포함할 수 있다. 예를 들어, 제2 채널 절연층(156)이 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전율을 가지는 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 제2 채널 절연층(156)은 환형(annular) 형상 등의 평면 형상을 가질 수 있다.
채널 절연층은 제1 채널 절연층(152) 및 제2 채널 절연층(156)을 포함할 수 있다. 채널 절연층(152, 156)은 절연 물질을 포함할 수 있다. 예를 들어, 채널 절연층(152, 156)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질산화물 등의 물질을 포함할 수 있다. 일 예로, 채널 절연층(152, 156)은 실리콘 산화물을 포함하는 층과 실리콘 질화물을 포함하는 층이 적층되어 형성될 수 있다.
강유전체층(154)은 제1 채널 절연층(152)을 둘러쌀 수 있다. 강유전체층(154)은 채널 홀(미도시)의 측벽을 따라 컨포멀한 형상을 갖도록 연장될 수 있다. 강유전체층(154)은 채널 홀(미도시)의 내측벽 및 바닥면을 덮도록 형성될 수 있다.
강유전체층(154)은 강유전체(ferroelectricity) 물질을 포함할 수 있다. 예를 들어, 강유전체층(154)은 강유전 특성을 갖는 Hf 화합물을 포함할 수 있다. 일 예로, 강유전체층(154)은 HfO2, HfZnO, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO 또는 이들의 조합을 포함할 수 있다. 또한, 강유전체층(154)은 예를 들어, PZT(PbZrxTi1-xO3), BaTiO3, PbTiO3 등과 같은 페로브스카이트 구조의 강유전성 물질을 포함할 수 있다. 강유전체층(154)은 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 및 란탄(La)에서 선택되는 적어도 하나의 도펀트를 포함할 수 있다. 강유전체층(154)은 결정질로 이루어질 수 있다. 예를 들어, 강유전체층(154)은 사방정계(orthorhombic system)의 결정 구조를 가질 수 있다.
일 실시예에서, 강유전체층(154)이 강유전체(ferroelectricity)를 포함하는 경우, 강유전체층(154)은 복수의 게이트 전극(130)과 채널층(140) 사이에 인가되는 전압에 따라 다양한 상태의 분극을 갖도록 구성될 수 있다. 구체적으로, 강유전체층(154)은 복수의 게이트 전극(130)과 채널 구조물(CH) 사이에 인가되는 전압에 의해 강유전체층(154) 내에 잔류 분극이 생성될 수 있다. 여기서, 강유전체층(154) 내에 생성되는 잔류 분극의 크기는 복수의 게이트 전극(130)과 채널층(140) 사이에 인가되는 전압의 크기뿐만 아니라 강유전체층(154) 내에 생성되는 잔류 분극이 경과해 온 과정 또한 함께 고려하는 PV(polarization-voltage) 히스테리시스(hysteresis) 특성에 의해 결정될 수 있다. 생성된 잔류 분극은 강유전체층(154) 내에 저장될 수 있고, 저장된 잔류 분극에 의해 신호 정보가 비휘발적으로 저장될 수 있다. 즉, 강유전체층(154)은 비휘발성 메모리층으로 기능할 수 있다.
그러나 채널층(140), 코어 절연층(142) 및 게이트 유전층(150)의 물질, 적층 구조 등은 다양하게 변경될 수 있으며, 실시예가 이에 한정되는 것은 아니다.
채널 패드(144)가 코어 절연층(142)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(144)가 도전성 물질, 예를 들어, 불순물이 도핑된 다결정 실리콘을 포함할 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예에서 게이트 적층 구조물(120)이 제2 기판(110) 상에 차례로 적층되는 복수의 게이트 적층 구조물(120a, 120b)을 포함할 수 있다. 그러면, 적층되는 게이트 전극(130)의 개수를 증가시킬 수 있어 안정적인 구조로 메모리 셀의 개수를 증가시킬 수 있다. 예를 들어, 게이트 적층 구조물(120)이 제1 및 제2 게이트 적층 구조물(120a, 120b)을 포함하여 데이터 저장 용량을 증가시키면서도 구조를 단순화할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 게이트 적층 구조물(120)이 하나 또는 세 개 이상의 게이트 적층 구조물로 구성될 수도 있다.
상술한 바와 같이 게이트 적층 구조물(120)이 서로 적층되는 복수의 게이트 적층 구조물(120a, 120b)을 포함하면, 채널 구조물(CH)은 복수의 게이트 적층 구조물(120a, 120b)을 각기 관통하는 복수의 채널 구조물(CH1, CH2)을 구비할 수 있다. 복수의 채널 구조물(CH1, CH2)은 서로 연결된 형태를 가질 수 있다. 복수의 채널 구조물(CH1, CH2)은 각기, 단면으로 볼 때 종횡비에 따라 제2 기판(110)에 가까울수록 폭이 좁아지도록 경사진 측면을 가질 수 있다. 도 2에 도시한 바와 같이 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)이 연결되는 부분에서 폭의 차이에 의하여 절곡부가 구비될 수 있다. 다른 예로 복수의 채널 구조물(CH1, CH2)이 절곡부 없이 연속적으로 이어지는 경사진 측면을 구비할 수 있다. 도 1에서는 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 게이트 유전층(150), 채널층(140) 및 코어 절연층(142)이 서로 연장되어 형성된 일체의 구조(integral structure)를 가지는 것을 예시하였다. 그러나 실시예가 이에 한정되는 것은 아니며, 복수의 채널 구조물(CH1, CH2)의 게이트 유전층(150), 채널층(140) 및 코어 절연층(142)이 서로 별개로 형성되어 서로 전기적으로 연결될 수도 있다. 그리고 별도의 채널 패드가 복수의 채널 구조물(CH1, CH2)의 연결 부분에 추가로 구비될 수도 있다. 일 실시예에서 게이트 적층 구조물(120)은 제2 기판(110)에 교차하는 방향(일 예로, 수직하는 방향, 도면의 Z축 방향)으로 연장되어 게이트 적층 구조물(120)을 관통하는 분리 구조물(146)에 의하여 평면 상에서 복수로 구획될 수 있다. 그리고 게이트 적층 구조물(120)의 상부에 상부 분리 영역(148)이 형성될 수 있다. 평면 상에서 분리 구조물(146) 및/또는 상부 분리 영역(148)은, 제1 방향(도면의 Y축 방향)으로 연장되며 이와 교차하는 제2 방향(도면의 X축 방향)에서 서로 소정의 간격을 두고 이격되도록 복수로 구비될 수 있다.
분리 구조물(146)에 의하여, 평면 상에서, 복수의 게이트 적층 구조물(120)이 각기 제1 방향(도면의 Y축 방향)으로 연장되며 제2 방향(도면의 X축 방향)에서 서로 소정의 간격을 두고 이격될 수 있다. 분리 구조물(146)에 의하여 구획된 게이트 적층 구조물(120)이 하나의 메모리 셀 블록을 구성할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 메모리 셀 블록의 범위가 이에 한정되는 것은 아니다.
예를 들어, 분리 구조물(146)은 게이트 적층 구조물(120)을 관통하여 제2 기판(110)까지 연장될 수 있고, 상부 분리 영역(148)은 복수의 게이트 전극(130) 중 하나 또는 일부만을 서로 분리할 수 있다. 상부 분리 영역(148)은 분리 구조물(146)의 사이에 위치할 수 있다.
일 예로, 분리 구조물(146)은 높은 종횡비로 인하여 단면으로 볼 때 제2 기판(110)을 향하면서 폭이 점진적으로 감소하는 경사진 측면을 가지는 것을 예시하였으나, 실시예가 이에 한정되지 않는다. 분리 구조물(146)의 측면이 제2 기판(110)에 수직하거나 복수의 적층 구조물(120a, 120b)의 연결 부분에서 절곡부를 구비할 수도 있다.
분리 구조물(146) 또는 상부 분리 영역(148)은 다양한 절연 물질로 채워질 수 있다. 예를 들어, 분리 구조물(146) 또는 상부 분리 영역(148)이 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질산화물과 같은 절연 물질을 포함할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니며 분리 구조물(146) 또는 상부 분리 영역(148)의 구조, 형상, 물질 등이 다양하게 변형이 가능하다.
셀 어레이 영역(102)에 구비된 게이트 적층 구조물(120) 및 채널 구조물(CH)을 회로 영역(200) 또는 외부 회로에 연결하기 위하여 연결 영역(104)과 제2 배선부(180)가 구비될 수 있다. 연결 영역(104)은 셀 어레이 영역(102)의 주변에 배치될 수 있으며, 제2 배선부(180)의 일부가 위치할 수 있다.
여기서, 제2 배선부(180)는, 게이트 전극(130), 채널 구조물(CH), 수평 도전층(112, 114) 및/또는 제2 기판(110)을 회로 영역(200) 또는 외부 회로와 전기적으로 연결하는 부재를 모두 포함할 수 있다. 예를 들어, 제2 배선부(180)가 비트라인(182), 게이트 콘택부(184), 소스 콘택부(186), 관통 플러그(188) 및 이들에 각기 연결되는 콘택 비아(180a), 그리고 이들을 연결하는 연결 배선(190)을 포함할 수 있다.
비트라인(182)은 셀 어레이 영역(102)에 형성된 게이트 적층 구조물(120)의 셀 절연층(132) 위에 위치할 수 있다. 비트라인(182)은 게이트 전극(130)이 연장되는 일 방향과 교차하는 교차 방향(도면의 X축 방향)으로 연장될 수 있다. 비트라인(182)은 콘택 비아(180a), 예를 들어, 비트라인 콘택 비아를 통하여 채널 구조물(CH), 예를 들어, 채널 패드(144)에 전기적으로 연결될 수 있다.
일 실시예에서 연결 영역(104)에 일 방향(도면의 Y축 방향)으로 복수의 게이트 전극(130)이 연장되어 위치할 수 있으며, 연결 영역(104)에서 복수의 게이트 전극(130)의 연장 길이가 제2 기판(110)에서 멀어질수록 순차적으로 작아질 수 있다. 예를 들어, 복수의 게이트 전극(130)이 연결 영역(104)에서 계단 형상을 가지면서 위치할 수 있다. 이때, 복수의 게이트 전극(130)은 하나의 방향 또는 복수의 방향에서 계단 형상을 가질 수 있다. 연결 영역(104)에서 복수의 게이트 콘택부(184)가 셀 절연층(132)을 관통하여 연결 영역(104)으로 연장된 복수의 게이트 전극(130)에 각기 전기적으로 연결될 수 있다.
그리고 연결 영역(104)에서 소스 콘택부(186)가 셀 절연층(132)을 관통하여 수평 도전층(112, 114) 및/또는 제2 기판(110)과 전기적으로 연결되며, 관통 플러그(188)가 게이트 적층 구조물(120)을 관통하거나 게이트 적층 구조물(120)의 외측에 배치되어 회로 영역(200)의 제1 배선부(230)에 전기적으로 연결될 수 있다.
셀 어레이 영역(102) 및/또는 연결 영역(104)에 연결 배선(190)이 위치할 수 있다. 비트라인(182), 게이트 콘택부(184), 소스 콘택부(186) 및/또는 관통 플러그(188)가 연결 배선(190)에 전기적으로 연결될 수 있다. 예를 들어, 게이트 콘택부(184), 소스 콘택부(186) 및/또는 관통 플러그(188)는 콘택 비아(180a)를 통하여 연결 배선(190)에 연결될 수 있다.
도 1에서는 연결 배선(190)이 비트라인(182)과 동일한 평면 상에 위치한 단일층으로 구비되고 제2 배선부(180) 이외의 부분에 제2 절연층(192)이 위치한 것을 예시하였다. 그러나 이는 편의를 위하여 간략하게 도시한 것에 불과하다. 따라서 연결 배선(190)이 비트라인(182), 게이트 콘택부(184), 소스 콘택부(186) 및/또는 관통 플러그(188)와의 전기적 연결을 위하여 복수의 배선층을 포함하고 콘택 비아를 더 포함할 수 있다.
이와 같이 제2 배선부(180)와 제1 배선부(230)에 의하여, 채널 구조물(CH)에 연결된 비트라인(182), 게이트 전극(130), 수평 도전층(112, 114) 및/또는 제2 기판(110)이 회로 영역(200)의 회로 소자(220)에 전기적으로 연결될 수 있다.
도 1에서는 게이트 콘택부(184), 소스 콘택부(186) 및/또는 관통 플러그(188)가, 단면으로 볼 때 종횡비에 따라 제2 기판(110)에 가까울수록 폭이 좁아지도록 경사진 측면을 가지고, 제1 게이트 적층 구조물(120a)과 제2 게이트 적층 구조물(120b)의 경계부에서 절곡부가 구비된 것을 예시하였다. 그러나 실시예가 이에 한정되는 것은 아니다. 게이트 콘택부(184), 소스 콘택부(186) 및/또는 관통 플러그(188)가 제1 게이트 적층 구조물(120a)과 제2 게이트 적층 구조물(120b)의 경계부에서 절곡부를 구비하지 않는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서 복수의 게이트 전극(130)들은 접지 선택 게이트 전극(130GS), 메모리 셀 게이트 전극(130MC), 스트링 선택 게이트 전극(130SS), 하부 더미 게이트 전극(130DML) 및 상부 더미 게이트 전극(130DMU)을 포함할 수 있다.
일 실시 예에 따르면, 메모리 셀 게이트 전극(130MC)은 메모리 셀을 구성할 수 있으며, 반도체 장치(10)의 데이터 저장 용량에 따라 메모리 셀 게이트 전극(130MC)의 개수가 다양하게 결정될 수 있다.
일 실시예에 따르면, 접지 선택 게이트 전극(130GS)은 제1 접지 선택 게이트 전극(130GS1) 및 제1 접지 선택 게이트 전극(130GS1)의 아래에 위치하는 제2 접지 선택 게이트 전극(130GS2)을 포함할 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 메모리 셀 게이트 전극(130MC)과 접지 선택 게이트 전극(130GS) 사이에 하부 더미 게이트 전극(130DML)을 더 포함할 수 있다. 하부 더미 게이트 전극(130DML)은 제1 하부 더미 게이트 전극(130DML1) 및 제2 하부 더미 게이트 전극(130DML2)을 포함할 수 있다. 그러나, 하부 더미 게이트 전극(130DML)의 개수는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 복수의 메모리 셀 게이트 전극(130MC)들과 스트링 선택 게이트 전극(130SS) 사이에 위치하는 상부 더미 게이트 전극(130DMU)을 더 포함할 수 있으나, 다른 실시예에 따라 상부 더미 게이트 전극(130DMU)을 포함하지 않을 수도 있다.
일 실시예에 따르면, 접지 선택 게이트 전극(130GS) 중 하부 더미 게이트 전극(130DML)에 인접한 제1 접지 선택 게이트 전극(130GS1)과 하부 더미 게이트 전극(130DML) 사이의 제1 거리(D1)는, 서로 인접한 2개의 하부 더미 게이트 전극들(130DML1, 130DML2) 사이의 제2 거리(D2)에 대응될 수 있다.
도 2에서는 제2 거리(D2)를 복수의 게이트 전극(130)들 중 서로 인접한 하부 더미 게이트 전극(130DML)들 사이의 거리로 예시하였으나 이에 한정되지 않으며, 다양한 실시예들에 따라 복수의 게이트 전극(130)들 중 접지 선택 게이트 전극(130GS) 위에 위치하며 서로 인접한 2개의 게이트 전극들 사이의 거리에 대응될 수 있다. 예를 들어, 제2 거리(D2)는 서로 인접한 2개의 하부 더미 게이트 전극(130DML)들 사이의 거리에 대응될 수도 있고, 서로 인접한 2개의 메모리 셀 게이트 전극(130MC)들 사이의 거리에 대응될 수도 있으며, 서로 인접한 더미 게이트 전극(130DML)과 메모리 셀 게이트 전극(130MC) 사이의 거리에 대응될 수도 있다.
예를 들어, 제1 접지 선택 게이트 전극(130GS1)과 하부 더미 게이트 전극(130DML)들 중 최하부에 위치하는 제2 하부 더미 게이트 전극(130DML2) 사이의 제1 거리(D1)는 서로 인접한 2개의 하부 더미 게이트 전극들(130DML1, 130DML2) 사이의 제2 거리(D2)에 대응될 수 있다.
보다 구체적으로, 접지 선택 게이트 전극(130GS) 중 하부 더미 게이트 전극(130DML)에 인접한 제1 접지 선택 게이트 전극(130GS1)과 하부 더미 게이트 전극(130DML) 사이의 제1 거리(D1)는, 서로 인접한 2개의 하부 더미 게이트 전극들(130DML1, 130DML2) 사이의 제2 거리(D2)와 실질적으로 동일할 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 접지 선택 게이트 전극과 인접한 게이트 전극과 접지 선택 게이트 전극 사이의 거리를 서로 인접한 2개의 메모리 셀 게이트 전극들 사이의 거리와 동일하게 하여, 모든 게이트 전극들 사이의 거리를 동일하게 함으로써 공정을 단순화할 수 있다
도 3은 본 발명의 실시예에 따른 채널 구조물을 도시한 단면도이다.
도 3에 도시된 실시예에 따른 반도체 장치는 도 1 및 도 2에 도시된 실시예에 따른 반도체 장치와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. 또한, 앞선 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용한다. 본 실시예에서는 게이트 전극(130)의 구성이 앞선 실시예와 일부 상이하며, 이하에서 설명한다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서 복수의 게이트 전극(130)들은 접지 선택 게이트 전극(130GS), 메모리 셀 게이트 전극(130MC), 스트링 선택 게이트 전극(130SS), 게이트 유도 누설 전류 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130GD), 하부 더미 게이트 전극(130DML) 및 상부 더미 게이트 전극(130DMU)을 포함할 수 있다.
일 실시예에 따르면, 게이트 유도 누설 전류 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130GD)은 접지 선택 게이트 전극(130GS)와 기판 사이에 위치하며, 복수의 게이트 전극(130GD1, 130GD2)들을 포함할 수 있다.
일 실시예에 따르면, 메모리 셀 게이트 전극(130MC)은 메모리 셀을 구성할 수 있으며, 반도체 장치(10)의 데이터 저장 용량에 따라 메모리 셀 게이트 전극(130MC)의 개수가 다양하게 결정될 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 1개의 접지 선택 게이트 전극(130GS)을 포함하며, 추가적인 접지 선택 게이트 전극을 포함하지 않을 수 있다. 즉, 복수의 게이트 전극(130)들은 단일의 접지 선택 게이트 전극(130GS)을 포함할 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 메모리 셀 게이트 전극(130MC)와 단일의 접지 선택 게이트 전극(130GS) 사이에 하부 더미 게이트 전극(130DML)을 더 포함할 수 있다. 하부 더미 게이트 전극(130DML)은 제1 하부 더미 게이트 전극(130DML1) 및 제2 하부 더미 게이트 전극(130DML2)을 포함할 수 있다. 그러나, 하부 더미 게이트 전극(130DML)의 개수는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 복수의 메모리 셀 게이트 전극(130MC)들과 스트링 선택 게이트 전극(130SS) 사이에 위치하는 상부 더미 게이트 전극(130DMU)을 더 포함할 수 있으나, 다른 실시예에 따라 상부 더미 게이트 전극(130DMU)을 포함하지 않을 수도 있다.
일 실시예에 따르면, 단일의 접지 선택 게이트 전극(130GS)와 하부 더미 게이트 전극(130DML) 사이의 제1 거리(D1)는, 서로 인접한 2개의 하부 더미 게이트 전극들(130DML1, 130DML2) 사이의 제2 거리(D2)에 대응될 수 있다.
예를 들어, 단일의 접지 선택 게이트 전극(130GS)과 하부 더미 게이트 전극(130DML) 중 최하부에 위치하는 제1 하부 더미 게이트 전극(130DML1) 사이의 제1 거리(D1)는 서로 인접한 2개의 하부 더미 게이트 전극들(130DML1, 130DML2) 사이의 제2 거리(D2)에 대응될 수 있다.
보다 구체적으로, 하부 더미 게이트 전극(130DML)에 인접한 단일의 접지 선택 게이트 전극(130GS)과 하부 더미 게이트 전극(130DML) 사이의 제1 거리(D1)는, 서로 인접한 2개의 하부 더미 게이트 전극들(130DML1, 130DML2) 사이의 제2 거리(D2)와 실질적으로 동일할 수 있다.
도 3에서는 제2 거리(D2)를 서로 인접한 2개의 하부 더미 게이트 전극들(130DML1, 130DML2) 사이의 거리로 예시하였으나 이에 한정되지 않으며, 제2 거리(D2)는 서로 인접한 2개의 메모리 셀 게이트 전극(130MC)들 사이의 거리 또는 서로 인접한 더미 게이트 전극(130DML)과 메모리 셀 게이트 전극(130MC) 사이의 거리에 대응될 수도 있다.
상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 접지 선택 게이트 전극과 인접한 게이트 전극과 접지 선택 게이트 전극 사이의 거리를 서로 인접한 2개의 메모리 셀 게이트 전극들 사이의 거리와 동일하게 하여 복수의 게이트 전극들 사이의 거리를 일정하게 함으로써 공정을 단순화할 수 있다.
또한, 상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 단일의 접지 선택 게이트 전극을 사용함으로써 집적도를 향상시킬 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 장치에서 채널의 에너지 레벨을 예시적으로 도시한 도면이다.
도 4를 참조하면, 일 실시 예에 따른 반도체 장치에서 복수의 게이트 전극(130)들은 메모리 셀 게이트 전극(130MC), 하부 더미 게이트 전극(130DML), 접지 선택 게이트 전극(130GS) 및 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130GD)을 포함할 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 메모리 셀 게이트 전극(130MC)와 접지 선택 게이트 전극(130GS) 사이에 하부 더미 게이트 전극(130DML)을 더 포함할 수 있다. 일 실시예에 따르면, 하부 더미 게이트 전극(130DML)은 제1 하부 더미 게이트 전극(130DML1) 및 제2 하부 더미 게이트 전극(130DML2)을 포함할 수 있다.
또한, 복수의 게이트 전극(130)들은 접지 선택 게이트 전극(130GS)와 기판 사이에 위치하며, 게이트 유도 누설 전류 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130GD)을 더 포함할 수 있다. 일 실시예에 따르면, 게이트 유도 누설 전류 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130GD)은 복수의 게이트 전극(130GD1, 130GD2)들을 포함할 수 있다.
도 4는 메모리 셀 게이트 전극(130MC), 하부 더미 게이트 전극(130DML), 접지 선택 게이트 전극(130GS) 및 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130GD)까지 채널의 에너지 레벨을 도시한다.
도 4에서는 채널 구조물(도 2의 채널 구조물(CH))이 게이트 전극(도 2의 게이트 전극(130))과 채널층(140) 사이에서 채널층(140) 외측에 강유전체층(도 2의 강유전체층(154))을 포함하는 경우 채널의 에너지 레벨을 도면부호 401 및 도면부호 402의 점선으로 나타내고, 강유전체층 대신 일반 유전체층을 포함하는 경우 채널의 에너지 레벨을 도면부호 411 및 도면부호 412의 실선으로 나타내고 있다.
구체적으로, 강유전체층을 사용한 경우의 전도대(conduction band) 에너지 레벨(Ec)은 도면부호 401의 점선으로 나타내고 강유전체층을 사용한 경우의 가전자대(valance band) 에너지 레벨(Ev)은 도면부호 402의 점선으로 나타내고 있다.
또한 구체적으로, 강유전체층 대신에 일반 유전체층을 사용한 경우의 전도대 에너지 레벨(Ec)은 도면부호 411의 실선으로 나타내고 강유전체층 대신에 일반 유전체층을 사용한 경우의 가전자대 에너지 레벨(Ev)은 도면부호 412의 실선으로 나타내고 있다.
강유전체층을 사용한 경우 일반 유전체층을 사용한 경우보다 동작전압이 낮아지므로, 메모리 셀 게이트 전극(130MC)부터 접지 선택 게이트 전극(130GS)까지의 에너지 레벨의 기울기가 작아질 수 있다. 즉, 채널 구조물(CH)이 강유전체층을 포함한 경우 메모리 셀 게이트 전극(130MC)부터 접지 선택 게이트 전극(130GS)까지 에너지 레벨(401, 402)의 기울기는 채널 구조물(CH)이 강유전체층 대신 일반 유전체층을 포함한 경우 메모리 셀 게이트 전극(130MC)부터 접지 선택 게이트 전극(130GS)까지 에너지 레벨(411, 412)의 기울기보다 더 작아질 수 있다.
또한, 메모리 셀 게이트 전극(130MC)과 접지 선택 게이트 전극(130GS) 사이의 거리(D4)에 따른 전계의 영향에 의해 HCI(Hot Carrier Injection) 현상의 정도가 달라지며, 강유전체층을 사용하는 경우 HCI 현상이 완화됨에 따라 메모리 셀 게이트 전극(130MC)과 접지 선택 게이트 전극(130GS) 사이의 거리(D4)가 작아질 수 있다.
메모리 셀 게이트 전극(130MC)과 하부 더미 게이트 전극 중 최하부에 위치한 제1 하부 더미 게이트 전극(130DML1) 사이의 거리(D3)는 일정하므로, 메모리 셀 게이트 전극(130MC)과 접지 선택 게이트 전극(130GS) 사이의 거리(D4)가 작아짐에 따라 제2 하부 더미 게이트 전극(130DML)과 접지 선택 게이트 전극(130GS) 사이의 거리(D1)도 작아질 수 있다.
일 실시예에 따르면, 제1 하부 더미 게이트 전극(130DML1)과 접지 선택 게이트 전극(130GS) 사이의 거리(D1)는 하부 더미 게이트 전극(130DML1, 130DML2)들 사이의 거리(D2)와 동일해질만큼 작아질 수 있다. 예를 들어, 제1 하부 더미 게이트 전극(130DML1)과 접지 선택 게이트 전극(130GS) 사이의 거리(D1)는 하부 더미 게이트 전극(130DML1, 130DML2)들 사이의 거리(D2)와 동일 또는 유사할 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 채널 구조물이 강유전체를 포함함에 따라 HCI(Hot Carrier Injection) 현상을 완화하여 전기적 특성 및 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 채널 구조물이 강유전체를 포함함에 따라 접지 선택 게이트 전극과 인접한 게이트 전극과 접지 선택 게이트 전극 사이의 거리를 줄일 수 있고, 이에 따라 접지 선택 게이트 전극 및 접지 선택 게이트 전극 위에 위치하는 모든 게이트 전극들 사이의 거리를 동일하게 함으로써 공정을 단순화할 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 채널 구조물이 강유전체를 포함함에 따라 더미 게이트 전극, 접지 선택 게이트 전극 및 스트링 선택 게이트 전극의 개수를 최소화하여 집적도를 향상시킬 수 있다.
이하에서는 도 5 내지 도 10을 더 참조하여 몇몇 실시예에 따른 반도체 장치에 대하여 설명하기로 한다. 이미 설명한 부분과 동일하거나 극히 유사한 부분에 대해서는 상세한 설명을 생략하고, 다른 부분에 대해서만 상세하게 설명한다.
도 5는 본 발명의 실시예에 따른 채널 구조물의 단면도이다.
도 5에 도시된 실시예에 따른 반도체 장치는 도 1 및 도 2에 도시된 실시예에 따른 반도체 장치와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. 또한, 앞선 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용한다. 본 실시예에서는 게이트 전극(130)의 구성이 앞선 실시예와 일부 상이하며, 이하에서 설명한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서 복수의 게이트 전극(130)들은 접지 선택 게이트 전극(130GS), 메모리 셀 게이트 전극(130MC), 스트링 선택 게이트 전극(130SS), 및 상부 더미 게이트 전극(130DMU)을 포함할 수 있다.
일 실시 예에 따르면, 메모리 셀 게이트 전극(130MC)은 메모리 셀을 구성할 수 있으며, 반도체 장치(10)의 데이터 저장 용량에 따라 메모리 셀 게이트 전극(130MC)의 개수가 다양하게 결정될 수 있다.
일 실시예에 따르면, 접지 선택 게이트 전극(130GS)은 제1 접지 선택 게이트 전극(130GS1) 및 제1 접지 선택 게이트 전극(130GS1)의 아래에 위치하는 제2 접지 선택 게이트 전극(130GS2)을 포함할 수 있다.
일 실시예에 따르면, 복수의 접지 선택 게이트 전극(130)들 중 제1 접지 선택 게이트 전극(130GS1)과 복수의 메모리 셀 게이트 전극(130MC)들 중 최하부에 위치하는 메모리 셀 게이트 전극(130MC)은 서로 인접할 수 있다. 일 실시예에 따르면, 복수의 게이트 전극(130)들은 메모리 셀 게이트 전극(130MC)와 접지 선택 게이트 전극(130GS) 사이에 더미 게이트 전극을 포함하지 않을 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 복수의 메모리 셀 게이트 전극(130MC)들과 스트링 선택 게이트 전극(130SS) 사이에 위치하는 상부 더미 게이트 전극(130DMU)을 더 포함할 수 있으나, 다른 실시예에 따라 상부 더미 게이트 전극(130DMU)을 포함하지 않을 수도 있다.
일 실시예에 따르면, 복수의 접지 선택 게이트 전극(130GS)들 중 복수의 메모리 셀 게이트 전극(130MC)들에 인접한 제1 접지 선택 게이트 전극(130GS1)과 복수의 메모리 셀 게이트 전극(130MC)들 중 최하부에 위치하는 메모리 셀 게이트 전극(130MC) 사이의 제1 거리(D1)는 서로 인접한 2개의 메모리 셀 게이트 전극(130MC)들 사이의 제2 거리(D2)에 대응될 수 있다.
보다 구체적으로, 복수의 접지 선택 게이트 전극(130GS)들 중 복수의 메모리 셀 게이트 전극(130MC)들에 인접한 제1 접지 선택 게이트 전극(130GS1)과 복수의 메모리 셀 게이트 전극(130MC)들 중 최하부에 위치하는 메모리 셀 게이트 전극(130MC) 사이의 제1 거리(D1)는 서로 인접한 2개의 메모리 셀 게이트 전극(130MC)들 사이의 제2 거리(D2)와 실질적으로 동일할 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 복수의 게이트 전극들 중 접지 선택 게이트 전극과 인접한 게이트 전극과 접지 선택 게이트 전극 사이의 거리를 서로 인접한 2개의 메모리 셀 게이트 전극들 사이의 거리와 동일하게 함으로써 공정을 단순화하여 공정 비용을 절감할 수 있다.
또한 상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 더미 게이트 전극들의 개수를 최소화함으로써 집적도를 향상시킬 수 있다.
도 6은 본 발명의 실시예에 따른 채널 구조물의 단면도이다.
도 6에 도시된 실시예에 따른 반도체 장치는 도 1 및 도 2에 도시된 실시예에 따른 반도체 장치와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. 또한, 앞선 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용한다. 본 실시예에서는 게이트 전극(130)의 구성이 앞선 실시예와 일부 상이하며, 이하에서 설명한다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서 복수의 게이트 전극(130)들은 접지 선택 게이트 전극(130GS), 메모리 셀 게이트 전극(130MC), 스트링 선택 게이트 전극(130SS) 및 상부 더미 게이트 전극(130DMU)을 포함할 수 있다.
일 실시 예에 따르면, 메모리 셀 게이트 전극(130MC)은 메모리 셀을 구성할 수 있으며, 반도체 장치(10)의 데이터 저장 용량에 따라 메모리 셀 게이트 전극(130MC)의 개수가 다양하게 결정될 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 1개의 접지 선택 게이트 전극(130GS)을 포함하며, 추가적인 접지 선택 게이트 전극을 포함하지 않을 수 있다. 즉, 복수의 게이트 전극(130)들은 단일의 접지 선택 게이트 전극(130GS)을 포함할 수 있다.
일 실시예에 따르면, 단일의 접지 선택 게이트 전극(130GS)과 복수의 메모리 셀 게이트 전극(130MC)들 중 최하부에 위치하는 메모리 셀 게이트 전극(130MC)은 서로 인접할 수 있다. 일 실시예에 따르면, 복수의 게이트 전극(130)들은 메모리 셀 게이트 전극(130MC)와 접지 선택 게이트 전극(130GS) 사이에 더미 게이트 전극을 포함하지 않을 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 복수의 메모리 셀 게이트 전극(130MC)들과 스트링 선택 게이트 전극(130SS) 사이에 위치하는 상부 더미 게이트 전극(130DMU)을 더 포함할 수 있으나, 다른 실시예에 따라 상부 더미 게이트 전극(130DMU)을 포함하지 않을 수도 있다.
일 실시예에 따르면, 단일의 접지 선택 게이트 전극(130GS)과 복수의 메모리 셀 게이트 전극(130MC)들 중 최하부에 위치하는 메모리 셀 게이트 전극(130MC) 사이의 제1 거리(D1)는 서로 인접한 2개의 메모리 셀 게이트 전극(130MC)들 사이의 제2 거리(D2)에 대응될 수 있다.
보다 구체적으로, 단일의 접지 선택 게이트 전극(130GS)과 복수의 메모리 셀 게이트 전극(130MC)들 중 최하부에 위치하는 메모리 셀 게이트 전극(130MC) 사이의 제1 거리(D1)는 서로 인접한 2개의 메모리 셀 게이트 전극(130MC)들 사이의 제2 거리(D2)와 실질적으로 동일할 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 복수의 게이트 전극들 중 접지 선택 게이트 전극과 인접한 게이트 전극과 접지 선택 게이트 전극 사이의 거리를 서로 인접한 2개의 메모리 셀 게이트 전극들 사이의 거리와 동일하게 함으로써 공정을 단순화하여 공정 비용을 절감할 수 있다.
또한, 상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 단일의 접지 선택 게이트 전극을 사용함으로써 집적도를 향상시킬 수 있다.
또한, 상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 더미 게이트 전극들의 개수를 최소화함으로써 집적도를 향상시킬 수 있다.
도 7은 본 발명의 실시예에 따른 채널 구조물의 단면도이다.
도 7에 도시된 실시예에 따른 반도체 장치는 도 1 및 도 2에 도시된 실시예에 따른 반도체 장치와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. 또한, 앞선 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용한다. 본 실시예에서는 게이트 전극(130)의 구성이 앞선 실시예와 일부 상이하며, 이하에서 설명한다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서 복수의 게이트 전극(130)들은 접지 선택 게이트 전극(130GS), 메모리 셀 게이트 전극(130MC), 스트링 선택 게이트 전극(130SS), 하부 더미 게이트 전극(130DML) 및 상부 더미 게이트 전극(130DMU)을 포함할 수 있다.
일 실시 예에 따르면, 메모리 셀 게이트 전극(130MC)은 메모리 셀을 구성할 수 있으며, 반도체 장치(10)의 데이터 저장 용량에 따라 메모리 셀 게이트 전극(130MC)의 개수가 다양하게 결정될 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 1개의 접지 선택 게이트 전극(130GS)을 포함하며, 추가적인 접지 선택 게이트 전극을 포함하지 않을 수 있다. 즉, 복수의 게이트 전극(130)들은 단일의 접지 선택 게이트 전극(130GS)을 포함할 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 메모리 셀 게이트 전극(130MC)와 단일의 접지 선택 게이트 전극(130GS) 사이에 하부 더미 게이트 전극(130DML)을 더 포함할 수 있다. 하부 더미 게이트 전극(130DML)은 제1 하부 더미 게이트 전극(130DML1) 및 제2 하부 더미 게이트 전극(130DML2)을 포함할 수 있다. 그러나, 하부 더미 게이트 전극(130DML)의 개수는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 복수의 메모리 셀 게이트 전극(130MC)들과 스트링 선택 게이트 전극(130SS) 사이에 위치하는 상부 더미 게이트 전극(130DMU)을 더 포함할 수 있다. 다른 실시예에 따라 복수의 메모리 셀 게이트 전극(130MC)들과 스트링 선택 게이트 전극(130SS) 사이에 상부 더미 게이트 전극(130DMU)을 포함하지 않을 수도 있다.
일 실시예에 따르면, 단일의 접지 선택 게이트 전극(130GS)와 하부 더미 게이트 전극(130DML) 사이의 제1 거리(D1)는, 서로 인접한 2개의 하부 더미 게이트 전극들(130DML1, 130DML2) 사이의 제2 거리(D2)보다 클 수 있다.
예를 들어, 단일의 접지 선택 게이트 전극(130GS)과 하부 더미 게이트 전극(130DML) 중 최하부에 위치하는 제2 하부 더미 게이트 전극(130DML2) 사이의 제1 거리(D1)는 서로 인접한 2개의 하부 더미 게이트 전극들(130DML1, 130DML2) 사이의 제2 거리(D2)보다 클 수 있다.
도 7에서는 제2 거리(D2)를 서로 인접한 2개의 하부 더미 게이트 전극들(130DML1, 130DML2) 사이의 거리로 예시하였으나 이에 한정되지 않으며, 제2 거리(D2)는 서로 인접한 2개의 메모리 셀 게이트 전극(130MC)들 사이의 거리 또는 서로 인접한 더미 게이트 전극(130DML)과 메모리 셀 게이트 전극(130MC) 사이의 거리에 대응될 수도 있다.
상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 단일의 접지 선택 게이트 전극을 사용함으로써 집적도를 향상시킬 수 있다.
도 8은 본 발명의 실시예에 따른 채널 구조물의 단면도이다.
도 8에 도시된 실시예에 따른 반도체 장치는 도 1 및 도 2에 도시된 실시예에 따른 반도체 장치와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. 또한, 앞선 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용한다. 본 실시예에서는 게이트 전극(130)의 구성이 앞선 실시예와 일부 상이하며, 이하에서 설명한다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서 복수의 게이트 전극(130)들은 접지 선택 게이트 전극(130GS), 메모리 셀 게이트 전극(130MC), 스트링 선택 게이트 전극(130SS) 및 상부 더미 게이트 전극(130DMU)을 포함할 수 있다.
일 실시 예에 따르면, 메모리 셀 게이트 전극(130MC)은 메모리 셀을 구성할 수 있으며, 반도체 장치(10)의 데이터 저장 용량에 따라 메모리 셀 게이트 전극(130MC)의 개수가 다양하게 결정될 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 1개의 접지 선택 게이트 전극(130GS)을 포함하며, 추가적인 접지 선택 게이트 전극을 포함하지 않을 수 있다. 즉, 복수의 게이트 전극(130)들은 단일의 접지 선택 게이트 전극(130GS)을 포함할 수 있다.
일 실시예에 따르면, 단일의 접지 선택 게이트 전극(130GS)과 복수의 메모리 셀 게이트 전극(130MC)들 중 최하부에 위치하는 메모리 셀 게이트 전극(130MC)은 서로 인접할 수 있다. 일 실시예에 따르면, 복수의 게이트 전극(130)들은 메모리 셀 게이트 전극(130MC)와 접지 선택 게이트 전극(130GS) 사이에 더미 게이트 전극을 포함하지 않을 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 복수의 메모리 셀 게이트 전극(130MC)들과 스트링 선택 게이트 전극(130SS) 사이에 위치하는 상부 더미 게이트 전극(130DMU)을 더 포함할 수 있다. 다른 실시예에 따라 복수의 메모리 셀 게이트 전극(130MC)들과 스트링 선택 게이트 전극(130SS) 사이에 상부 더미 게이트 전극(130DMU)을 포함하지 않을 수도 있다.
일 실시예에 따르면, 단일의 접지 선택 게이트 전극(130GS)와 복수의 메모리 셀 게이트 전극(130MC)들 중 최하부에 위치하는 메모리 셀 게이트 전극(130MC) 사이의 제1 거리(D1)는, 서로 인접한 2개의 메모리 셀 게이트 전극(130MC)들 사이의 제2 거리(D2)보다 클 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 단일의 접지 선택 게이트 전극을 사용함으로써 집적도를 향상시킬 수 있다.
또한, 상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 더미 게이트 전극들의 개수를 최소화함으로써 집적도를 향상시킬 수 있다.
도 9는 본 발명의 실시예에 따른 채널 구조물의 단면도이다.
도 9에 도시된 실시예에 따른 반도체 장치는 도 1 및 도 2에 도시된 실시예에 따른 반도체 장치와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. 또한, 앞선 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용한다. 본 실시예에서는 게이트 전극(130)의 구성이 앞선 실시예와 일부 상이하며, 이하에서 설명한다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서 복수의 게이트 전극(130)들은 접지 선택 게이트 전극(130GS), 메모리 셀 게이트 전극(130MC), 스트링 선택 게이트 전극(130SS), 하부 더미 게이트 전극(130DML) 및 상부 더미 게이트 전극(130DMU)을 포함할 수 있다.
일 실시 예에 따르면, 메모리 셀 게이트 전극(130MC)은 메모리 셀을 구성할 수 있으며, 반도체 장치(10)의 데이터 저장 용량에 따라 메모리 셀 게이트 전극(130MC)의 개수가 다양하게 결정될 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 1개의 스트링 선택 게이트 전극(130SS)을 포함하며, 추가적인 스트링 선택 게이트 전극을 포함하지 않을 수 있다. 즉, 복수의 게이트 전극(130)들은 단일의 스트링 선택 게이트 전극(130SS)을 포함할 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 메모리 셀 게이트 전극(130MC)와 단일의 스트링 선택 게이트 전극(130SS) 사이에 상부 더미 게이트 전극(130DMU)을 더 포함할 수 있다. 상부 더미 게이트 전극(130DMU)은 제1 상부 더미 게이트 전극(130DMU1) 및 제2 상부 더미 게이트 전극(130DMU2)을 포함할 수 있다. 그러나, 상부 더미 게이트 전극(130DMU)의 개수는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 복수의 메모리 셀 게이트 전극(130MC)들과 접지 선택 게이트 전극(130GS) 사이에 위치하는 하부 더미 게이트 전극(130DML)을 더 포함할 수 있으나, 다른 실시예에 따라 하부 더미 게이트 전극(130DML)을 포함하지 않을 수도 있다.
또한, 상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 단일의 스트링 선택 게이트 전극을 사용함으로써 집적도를 향상시킬 수 있다.
도 10은 본 발명의 실시예에 따른 채널 구조물의 단면도이다.
도 10에 도시된 실시예에 따른 반도체 장치는 도 1 및 도 2에 도시된 실시예에 따른 반도체 장치와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. 또한, 앞선 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용한다. 본 실시예에서는 게이트 전극(130)의 구성이 앞선 실시예와 일부 상이하며, 이하에서 설명한다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서 복수의 게이트 전극(130)들은 접지 선택 게이트 전극(130GS), 메모리 셀 게이트 전극(130MC), 스트링 선택 게이트 전극(130SS), 하부 더미 게이트 전극(130DML)을 포함할 수 있다.
일 실시 예에 따르면, 메모리 셀 게이트 전극(130MC)은 메모리 셀을 구성할 수 있으며, 반도체 장치(10)의 데이터 저장 용량에 따라 메모리 셀 게이트 전극(130MC)의 개수가 다양하게 결정될 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 1개의 스트링 선택 게이트 전극(130SS)을 포함하며, 추가적인 스트링 선택 게이트 전극을 포함하지 않을 수 있다. 즉, 복수의 게이트 전극(130)들은 단일의 스트링 선택 게이트 전극(130SS)을 포함할 수 있다.
일 실시예에 따르면, 단일의 스트링 선택 게이트 전극(130SS)과 복수의 메모리 셀 게이트 전극(130MC)들 중 최상부에 위치하는 메모리 셀 게이트 전극(130MC)은 서로 인접할 수 있다. 일 실시예에 따르면, 복수의 게이트 전극(130)들은 메모리 셀 게이트 전극(130MC)와 스트링 선택 게이트 전극(130SS) 사이에 더미 게이트 전극을 포함하지 않을 수 있다.
일 실시예에 따르면, 복수의 게이트 전극(130)들은 복수의 메모리 셀 게이트 전극(130MC)들과 접지 선택 게이트 전극(130GS) 사이에 위치하는 하부 더미 게이트 전극(130DML)을 더 포함할 수 있으나, 다른 실시예에 따라 하부 더미 게이트 전극(130DML)을 포함하지 않을 수도 있다.
또한, 상술한 바와 같이, 본 발명에 따른 반도체 장치에서는 단일의 스트링 선택 게이트 전극을 사용함으로써 집적도를 향상시킬 수 있다.
상술한 설명에서는 연결 영역(104)에서 게이트 콘택부(184)가 셀 절연층(132)을 관통하여 게이트 전극(130)에 도달하여 게이트 전극(130)에 연결되는 것을 예시하였다. 다른 예로, 게이트 콘택부(184)가 셀 절연층(132) 및 게이트 전극(130)을 관통하여 회로 영역(200)에 구비된 제1 배선부(230)까지 연장될 수 있다. 이때, 게이트 콘택부(184)는 게이트 적층 구조물(120)에 포함된 복수의 게이트 전극(130) 중에서 연결되어야 하는 게이트 전극(130)에 대응하여 패드를 구비하고, 다른 게이트 전극(130)과는 절연 물질로 절연될 수 있다.
상술한 실시예와 다른 추가적인 실시예를 도 11 및 도 12를 참조하여 상세하게 설명한다. 도 11 및 도 12에서 도 1 내지 도 10과 동일한 또는 유사한 참조 부호에 대해서 다른 언급이 있는 경우를 제외하고는 도 1 내지 도 10을 참조한 설명이 그대로 적용될 수 있다. 이하에서는 도 1 내지 도 10을 참조한 실시예에서의 설명과 다른 부분을 위주로 설명한다.
도 11은 추가적인 실시예에 따른 반도체 장치를 개략적으로 도시한 단면도이고, 도 12는 도 11의 A 부분을 확대하여 도시한 단면도이다.
도 11 및 도 12을 참조하면, 실시예에 따른 반도체 장치(20)가 웨이퍼 본딩 방식으로 접합된 칩-투-칩(chip to chip, C2C) 구조를 가질 수 있다. 즉, 제1 기판(210) 상에 형성된 회로 영역(200a)을 포함하는 하부 칩을 제조하고, 제2 기판 (110a) 상에 형성된 셀 영역(100a)을 포함하는 상부 칩을 제조한 후에, 이들을 접합하여 반도체 장치(20)를 제조할 수 있다.
회로 영역(200a)은, 제1 기판(210), 회로 소자(220), 제1 배선부(230) 상에서 셀 영역(100a)에 대향하는 면에 제1 접합 구조물(238)을 구비할 수 있다.
셀 영역(100a)은, 제2 기판(110), 게이트 적층 구조물(120), 채널 구조물(CH) 및 제2 배선부(180) 상에서 회로 영역(200a)에 대향하는 면에 제2 접합 구조물(194)을 구비할 수 있다.
제2 기판(110a)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 예를 들어, 제2 기판(110a)이 반도체 물질로 이루어지는 반도체 기판일 수 있고, 베이스 기판 위에 반도체층이 형성된 반도체 기판일 수도 있다. 일 예로, 제2 기판(110a)이 단결정 또는 다결정 실리콘, 게르마늄, 실리콘-게르마늄, 실리콘-온-절연체, 또는 게르마늄-온-절연체 등으로 구성될 수 있다.
게이트 적층 구조물(120)에서, 게이트 전극(130)이 제2 기판(110a)으로부터 회로 영역(200a)을 향하면서 제2 기판(110a) 상으로부터 순차적으로 위치하는 접지 선택 게이트 전극(130GS), 메모리 셀 게이트 전극(130MC), 스트링 선택 게이트 전극(130SS)을 포함할 수 있다. 실시예에 따라, 게이트 전극(130)은 접지 선택 게이트 전극(130GS)과 제2 기판(110a) 사이에 위치하며, 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극을 더 포함할 수 있다. 즉, 도 11 및 도 12에 도시한 바와 같이, 게이트 적층 구조물(120)이 도면 상에서 제2 기판(110a)의 하부로 차례로 적층되어, 도 1 내지 도 3 및 도 5 내지 도 10에 도시한 게이트 적층 구조물(120)이 상하 반전되어 배치되는 형태로 배치될 수 있다.
일 실시예에 따르면, 게이트 전극(130)은, 접지 선택 게이트 전극(130GS) 및 복수의 메모리 셀 게이트 전극(130MC)들과 접지 선택 게이트 전극(130GS) 사이에 위치하는 더미 게이트 전극(130DML)을 더 포함할 수 있다.
일 실시예에 따르면, 접지 선택 게이트 전극(130GS)과 인접한 더미 게이트 전극(130DML)과 접지 선택 게이트 전극(130GS) 사이의 제1 거리(D1)는 서로 인접한 2개의 더미 게이트 전극(130DML)들 사이의 제2 거리(D2)에 대응될 수 있다. 보다 구체적으로, 접지 선택 게이트 전극(130GS)과 인접한 더미 게이트 전극(130DML)과 접지 선택 게이트 전극(130GS) 사이의 제1 거리(D1)는 서로 인접한 2개의 더미 게이트 전극(130DML)들 사이의 제2 거리(D2)와 동일할 수 있다.
도 12에서는 게이트 전극(130)이 복수의 접지 선택 게이트 전극(130GS)을 포함하는 것으로 도시하였으나, 이에 한정되지 않으며 게이트 전극(130)은 단일한 접지 선택 게이트 전극(130GS)을 포함할 수 있다.
또한 도 12에서는 제2 거리(D2)를 더미 게이트 전극(130DML)들 사이의 거리로 예시하였으나 이에 한정되지 않으며, 제2 거리(D2)는 서로 인접한 2개의 메모리 셀 게이트 전극(130MC)들 사이의 거리 또는 서로 인접한 더미 게이트 전극(130DML)과 메모리 셀 게이트 전극(130MC) 사이의 거리에 대응될 수도 있다.
도 11 및 도 12를 참조하면, 일 실시예에서 게이트 적층 구조물(120)을 관통하여 제2 기판(110a)에 교차하는 방향(일 예로, 제2 기판(110a)에 수직하는 수직 방향)(도면의 Z축 방향)으로 연장되는 채널 구조물(CH)이 형성될 수 있다.
좀더 구체적으로, 채널 구조물(CH)은, 채널층(140)과, 게이트 전극(130)과 채널층(140) 사이에서 채널층(140) 상에 위치하는 게이트 유전층(150)을 포함할 수 있다. 채널 구조물(CH)은 채널층(140)의 내부에 위치하는 코어 절연층(142)을 더 포함할 수 있으나, 이와 다른 예로 코어 절연층(142)이 구비되지 않을 수 있다. 채널 구조물(CH)은 채널층(140) 및/또는 게이트 유전층(150) 위에 배치되는 채널 패드(144)를 더 포함할 수 있다. 게이트 전극(130)과 채널층(140) 사이에 위치하는 게이트 유전층(150)은, 채널층(140) 상에 차례로 형성되는 제1 채널 절연층(152), 강유전체층(154) 및 제2 채널 절연층(156)을 포함할 수 있다.
채널층(140)은 반도체 물질, 예를 들어, 다결정 실리콘을 포함할 수 있다. 코어 절연층(142)은 다양한 절연 물질을 포함할 수 있다. 예를 들어, 코어 절연층(142)이 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 또는 이들의 조합을 포함할 수 있다.
게이트 유전층(150)은 채널층(140)의 외측에 차례로 적층되어 있는 제1 채널 절연층(152), 강유전체층(154) 및 제2 채널 절연층(156)을 포함할 수 있다.
제1 채널 절연층(152)은 채널층(140)을 둘러쌀 수 있다. 예를 들어, 제1 채널 절연층(152)은 Z 방향으로 연장되어 채널층(140)의 측면을 둘러쌀 수 있다. 제1 채널 절연층(152)은 환형(annular) 형상 등의 평면 형상을 가질 수 있다.
제2 채널 절연층(156)은 원하지 않게 게이트 전극(130)으로 전하가 유입되는 현상을 방지할 수 있는 절연 물질을 포함할 수 있다. 예를 들어, 제2 채널 절연층(156)이 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전율을 가지는 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 제2 채널 절연층(156)은 환형(annular) 형상 등의 평면 형상을 가질 수 있다.
채널 절연층은 제1 채널 절연층(152) 및 제2 채널 절연층(156)을 포함할 수 있다. 채널 절연층(152, 156)은 절연 물질을 포함할 수 있다. 예를 들어, 채널 절연층(152, 156)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질산화물 등의 물질을 포함할 수 있다. 일 예로, 채널 절연층(152, 156)은 실리콘 산화물을 포함하는 층과 실리콘 질화물을 포함하는 층이 적층되어 형성될 수 있다.
강유전체층(154)은 제1 채널 절연층(152)을 둘러쌀 수 있다. 강유전체층(154)은 채널 홀(미도시)의 측벽을 따라 컨포멀한 형상을 갖도록 연장될 수 있다. 강유전체층(154)은 채널 홀(미도시)의 내측벽 및 바닥면을 덮도록 형성될 수 있다.
강유전체층(154)은 강유전체(ferroelectricity) 물질을 포함할 수 있다. 예를 들어, 강유전체층(154)은 강유전 특성을 갖는 Hf 화합물을 포함할 수 있다. 일 예로, 강유전체층(154)은 HfO2, HfZnO, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO 또는 이들의 조합을 포함할 수 있다. 또한, 강유전체층(154)은 예를 들어, PZT(PbZrxTi1-xO3), BaTiO3, PbTiO3 등과 같은 페로브스카이트 구조의 강유전성 물질을 포함할 수 있다. 강유전체층(154)은 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 및 란탄(La)에서 선택되는 적어도 하나의 도펀트를 포함할 수 있다. 강유전체층(154)은 결정질로 이루어질 수 있다. 예를 들어, 강유전체층(154)은 사방정계(orthorhombic system)의 결정 구조를 가질 수 있다.
일 실시예에서, 강유전체층(154)이 강유전체(ferroelectricity)를 포함하는 경우, 강유전체층(154)은 복수의 게이트 전극(130)과 채널층(140) 사이에 인가되는 전압에 따라 다양한 상태의 분극을 갖도록 구성될 수 있다. 구체적으로, 강유전체층(154)은 복수의 게이트 전극(130)과 채널 구조물(CH) 사이에 인가되는 전압에 의해 강유전체층(154) 내에 잔류 분극이 생성될 수 있다. 여기서, 강유전체층(154) 내에 생성되는 잔류 분극의 크기는 복수의 게이트 전극(130)과 채널층(140) 사이에 인가되는 전압의 크기뿐만 아니라 강유전체층(154) 내에 생성되는 잔류 분극이 경과해 온 과정 또한 함께 고려하는 PV(polarization-voltage) 히스테리시스(hystresis) 특성에 의해 결정될 수 있다. 생성된 잔류 분극은 강유전체층(154) 내에 저장될 수 있고, 저장된 잔류 분극에 의해 신호 정보가 비휘발적으로 저장될 수 있다. 즉, 강유전체층(154)은 비휘발성 메모리층으로 기능할 수 있다.
게이트 적층 구조물(120) 상에 위치한 채널 패드(144) 및 제2 배선부(180)가 회로 영역(200a)에 인접하여 위치할 수 있다. 그리고 회로 영역(200a)에 대향하는 면에 제2 배선부(180)에 전기적으로 연결되는 제2 접합 구조물(194)이 구비될 수 있다. 제2 접합 구조물(194) 이외의 영역은 절연층(196)에 의하여 덮일 수 있다. 이와 같이 셀 영역(100a)에서 제2 배선부(180) 및 제2 접합 구조물(194)이 회로 영역(200a)에 대향하도록 위치할 수 있다.
예를 들어, 제1 접합 구조물(238) 및/또는 제2 접합 구조물(194)과 회로 영역(200a)의 제1 접합 구조물(238)이 알루미늄, 구리, 텅스텐, 또는 이를 포함하는 합금으로 이루어질 수 있다. 일 예로, 제1 및 제2 접합 구조물(238, 194)이 구리를 포함하여, 셀 영역(100a)과 회로 영역(200a)이 구리-대-구리(copper-to-copper) 접합에 의하여 접합(일 예로, 직접 접촉되어 접합)될 수 있다.
도 12에서는 게이트 적층 구조물(120)이 단일의 게이트 적층 구조물로 구성된 것을 예시하였으나, 도 1에 도시한 바와 같이 복수의 게이트 적층 구조물을 포함할 수도 있다. 별도로 기재한 것을 제외하고는 도 1 내지 도 3 및 도 5 내지 도 10에 을 참조하여 설명한 게이트 적층 구조물(120) 및 채널 구조물(CH)의 구조에 대한 설명이 그대로 적용될 수 있다. 도 11에서 채널 구조물(CH)과 수평 도전층(112, 114) 및/또는 제2 기판(110)과의 전기적 연결 구조가 도 1에서와 동일한 것을 예시하였다. 실시예가 이에 한정되는 것은 아니며, 채널 구조물(CH)과 수평 도전층(112, 114) 및/또는 제2 기판(110)과의 전기적 연결 구조가 다양하게 변형될 수 있다.
일 예에 따른 반도체 장치(20)가 입출력 패드(198) 및 이에 전기적으로 연결되는 입출력 연결 배선(198a)을 포함할 수 있다. 입출력 연결 배선(198a)은 제2 접합 구조물(194) 중 일부와 전기적으로 연결될 수 있다. 입출력 패드(198)는, 예를 들어, 제2 기판(110a)의 외부면을 덮는 절연막(198b) 위에 위치할 수 있다. 실시예에 따라, 회로 영역(200a)에 전기적으로 연결되는 별도의 입출력 패드가 구비될 수도 있다.
일 예로, 회로 영역(200a) 및 셀 영역(100a)은 각기 도 13에 도시된 전자 시스템(1000)에 포함되는 반도체 장치(1100)의 제1 구조물(1100F) 및 제2 구조물(1100S)에 해당하는 부분일 수 있다. 또는, 회로 영역(200a) 및 셀 영역(100a)이 각기 도 16에 도시된 반도체 칩(2200a)의 제1 구조물(4100) 및 제2 구조물(4200)을 포함하는 영역일 수 있다.
다음으로, 도 13를 참조하여 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하기로 한다.
도 13은 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 13에 도시된 바와 같이, 일 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물 (1100S)을 포함할 수 있다. 예시적인 실시예에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인(WL), 제1 및 제2 게이트 상부 라인(UL1, UL2), 제1 및 제2 게이트 하부 라인(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터(UT1, UT2), 및 하부 트랜지스터(LT1, LT2)와 상부 트랜지스터(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 하부 트랜지스터(LT1, LT2)의 개수와 상부 트랜지스터(UT1, UT2)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
예시적인 실시예에서, 하부 트랜지스터(LT1, LT2)는 접지 선택 트랜지스터를 포함할 수 있고, 상부 트랜지스터(UT1, UT2)는 스트링 선택 트랜지스터를 포함할 수 있다. 제1 및 제2 게이트 하부 라인(LL1, LL2)은 각각 하부 트랜지스터(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극일 수 있고, 게이트 상부 라인(UL1, UL2)은 각각 상부 트랜지스터(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인(LL1, LL2), 워드 라인(WL), 및 제1 및 제2 게이트 상부 라인(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터(MCT) 중에서 선택된 적어도 하나의 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예에 따라, 전자 시스템(1000)은 복수의 반도체 장치(1100)를 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치(1100)를 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 엑세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 14는 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 14에 도시된 바와 같이, 일 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 복수의 핀의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩(2200), 반도체 칩(2200) 각각의 하부면에 배치되는 접착층(2300), 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드(2130)를 포함하는 인쇄 회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 13의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩(2200) 각각은 게이트 적층 구조물(3210) 및 채널 구조물(3220)을 포함할 수 있다. 반도체 칩(2200)은 각기 도 1 내지 도 13을 참조하여 설명한 반도체 장치를 포함할 수 있다.
예시적인 실시예에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 실시예에 따라, 각각의 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예에서, 컨트롤러(2002)와 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩(2200)이 서로 연결될 수도 있다.
도 15 및 도 16은 각기 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 15 및 도 16은 각각 도 14의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 14의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 15을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드(2130)와 하부 패드(2125)를 전기적으로 연결하는 내부 배선(2135)을 포함할 수 있다. 상부 패드(2130)는 연결 구조물(2400)과 전기적으로 연결될 수 있다. 하부 패드(2125)는 도전성 연결부(2800)를 통해 도 14와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴(2005)에 연결될 수 있다.
반도체 칩(2200)은 각기 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물(3220)과 분리 구조물(3230), 채널 구조물(3220)과 전기적으로 연결되는 비트라인(3240), 및 게이트 적층 구조물(3210)의 워드라인(도 13의 참조부호 WL)과 전기적으로 연결되는 게이트 연결 배선을 포함할 수 있다.
실시예에 따른 반도체 칩(2200) 또는 반도체 장치에서는, 게이트 전극(130)과 채널층(140) 사이에 강유전체층(154)을 포함하여 동작 전압을 낮춤으로써 HCI(Hot Carrier Injection) 현상을 완화하고, 우수한 동작 속도, 내구성 및 신뢰도를 가질 수 있다.
또한 실시예에 따른 반도체 칩(2200) 또는 반도체 장치에서는, 복수의 게이트 전극들 중 접지 선택 게이트 전극과 인접한 게이트 전극과 접지 선택 게이트 전극 사이의 거리를 서로 인접한 2개의 메모리 셀 게이트 전극들 사이의 거리와 동일하게 함으로써 공정을 단순화하여 공정 비용을 절감할 수 있다.
반도체 칩(2200) 각각은, 제1 구조물(3100)의 주변 배선(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)을 관통할 수 있으며, 게이트 적층 구조물(3210)의 외측에 더 배치될 수 있다. 반도체 칩(2200) 각각은, 제1 구조물(3100)의 주변 배선(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
예시적인 실시예에서 반도체 패키지(2003)에서 복수의 반도체 칩(2200)이 본딩 와이어 형태의 연결 구조물(2400)에 의해 서로 전기적으로 연결될 수 있다. 다른 예로, 복수의 반도체 칩(2200) 또는 이를 구성하는 복수의 부분이 관통 전극(through silicon via, TSV)을 포함하는 연결 구조물에 의하여 전기적으로 연결될 수도 있다.
도 16을 참조하면, 반도체 패키지(2003A)에서, 반도체 칩(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 적층 구조물(4210), 게이트 적층 구조물(4210)을 관통하는 채널 구조물(4220)과 분리 구조물(4230), 및 채널 구조물(4220) 및 게이트 적층 구조물(4210)의 워드라인(도 13의 참조부호 WL, 이하 동일)과 각각 전기적으로 연결되는 제2 접합 구조물(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물(4250)은, 채널 구조물(4220)과 전기적으로 연결되는 비트라인(4240) 및 워드라인(WL)과 전기적으로 연결되는 게이트 연결 배선을 통하여, 각각 채널 구조물(4220) 및 워드라인(WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물(4150) 및 제2 구조물(4200)의 제2 접합 구조물(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물(4150) 및 제2 접합 구조물(4250)의 접합되는 부분은 예를 들어, 구리(Cu)로 형성될 수 있다.
실시예에 따른 반도체 칩(2200a) 또는 반도체 장치에서는, 게이트 전극(130)과 채널층(140) 사이에 강유전체층(154)을 포함하여 동작 전압을 낮춤으로써 HCI(Hot Carrier Injection) 현상을 완화하고, 우수한 동작 속도, 내구성 및 신뢰도를 가질 수 있다.
또한 실시예에 따른 반도체 칩(2200a) 또는 반도체 장치에서는, 복수의 게이트 전극들 중 접지 선택 게이트 전극과 인접한 게이트 전극과 접지 선택 게이트 전극 사이의 거리를 서로 인접한 2개의 메모리 셀 게이트 전극들 사이의 거리와 동일하게 함으로써 공정을 단순화하여 공정 비용을 절감할 수 있다.
반도체 칩(2200a) 각각은, 입출력 패드(2210) 및 입출력 패드(2210) 하부의 입출력 연결 배선(4265)을 더 포함할 수 있다. 입출력 연결 배선(4265)은 제2 접합 구조물(4250) 중 일부와 전기적으로 연결될 수 있다.
일 실시예에서 반도체 패키지(2003)에서 복수의 반도체 칩(2200a)이 본딩 와이어 형태의 연결 구조물(2400)에 의해 서로 전기적으로 연결될 수 있다. 다른 예로, 복수의 반도체 칩(2200a) 또는 이를 구성하는 복수의 부분이 관통 전극을 포함하는 연결 구조물에 의하여 전기적으로 연결될 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 셀 영역
200: 회로 영역
102: 셀 어레이 영역
104: 컨택 영역
110: 제2 기판
120: 게이트 적층 구조물
CH: 채널 구조물
130: 복수의 게이트 전극
132m: 복수의 층간 절연층
130GS: 접지 선택 게이트 전극
130MC: 메모리 셀 게이트 전극
130SS: 스트링 선택 게이트 전극
130DML: 하부 더미 게이트 전극
130DMU: 상부 더미 게이트 전극

Claims (10)

  1. 기판,
    상기 기판 위에 교대로 적층되어 있는 복수의 층간 절연층들 및 복수의 게이트 전극들을 포함하는 게이트 적층 구조물, 및
    상기 게이트 적층 구조물을 관통하여 상기 기판과 연결되어 있는 채널층, 및 상기 채널층의 외측에 위치하는 강유전체층을 포함하는 채널 구조물을 포함하고,
    상기 복수의 게이트 전극들은,
    복수의 메모리 셀 게이트 전극들, 및
    상기 기판과 상기 복수의 메모리 셀 게이트 전극들 사이에 위치하는 접지 선택 게이트 전극을 포함하고,
    상기 복수의 게이트 전극들 중 상기 접지 선택 게이트 전극과 인접한 게이트 전극과 상기 접지 선택 게이트 전극 사이의 제1 거리는 상기 복수의 게이트 전극들 중 상기 접지 선택 게이트 전극 위에 위치하며 서로 인접한 2개의 게이트 전극들 사이의 제2 거리에 대응되는 반도체 장치.
  2. 제1항에서,
    상기 복수의 게이트 전극들은,
    복수의 접지 선택 게이트 전극들, 및
    상기 복수의 메모리 셀 게이트 전극들과 상기 복수의 접지 선택 게이트 전극들 사이에 위치하는 하부 더미 게이트 전극을 더 포함하고,
    상기 제1 거리는 상기 복수의 접지 선택 게이트 전극들 중 상기 하부 더미 게이트 전극에 인접한 제1 접지 선택 게이트 전극과 상기 하부 더미 게이트 전극 사이의 거리이고,
    상기 제1 거리는 상기 제2 거리와 동일한 반도체 장치.
  3. 제1항에서,
    상기 복수의 게이트 전극들은 상기 복수의 메모리 셀 게이트 전극들과 상기 접지 선택 게이트 전극 사이에 위치하는 하부 더미 게이트 전극을 더 포함하고,
    상기 제1 거리는 단일의 상기 접지 선택 게이트 전극과 상기 하부 더미 게이트 전극 사이의 거리이고,
    상기 제1 거리는 상기 제2 거리와 동일한 반도체 장치.
  4. 제1항에서,
    상기 복수의 게이트 전극들은 복수의 접지 선택 게이트 전극들을 포함하고,
    상기 제1 거리는 상기 복수의 접지 선택 게이트 전극들 중 상기 복수의 메모리 셀 게이트 전극들에 인접한 제1 접지 선택 게이트 전극과 상기 복수의 메모리 셀 게이트 전극들 중 최하부에 위치하는 메모리 셀 게이트 전극 사이의 거리이고,
    상기 제1 거리는 상기 제2 거리와 동일한 반도체 장치.
  5. 제1항에서,
    상기 제1 거리는 단일의 상기 접지 선택 게이트 전극과 상기 복수의 메모리 셀 게이트 전극들 중 최하부에 위치하는 메모리 셀 게이트 전극 사이의 거리이고,
    상기 제1 거리는 상기 제2 거리와 동일한 반도체 장치.
  6. 제1항에서,
    상기 복수의 게이트 전극들은,
    상기 복수의 메모리 셀 게이트 전극들 위에 위치하는 단일의 스트링 선택 게이트 전극, 및
    상기 복수의 메모리 셀 게이트 전극들과 상기 단일의 스트링 선택 게이트 전극 사이에 위치하는 상부 더미 게이트 전극을 더 포함하는 반도체 장치.
  7. 제1항에서,
    상기 복수의 게이트 전극들은,
    상기 복수의 메모리 셀 게이트 전극들 위에 위치하는 단일의 스트링 선택 게이트 전극을 더 포함하고,
    상기 단일의 스트링 선택 게이트 전극은 상기 복수의 메모리 셀 게이트 전극들 중 최상부에 위치하는 메모리 셀 게이트 전극과 인접한 반도체 장치.
  8. 기판,
    상기 기판 위에 교대로 적층되어 있는 복수의 층간 절연층들 및 복수의 게이트 전극들을 포함하는 게이트 적층 구조물, 및
    상기 게이트 적층 구조물을 관통하여 상기 기판과 연결되어 있는 채널층, 및 상기 채널층의 외측에 위치하는 강유전체층을 포함하는 채널 구조물을 포함하고,
    상기 복수의 게이트 전극들은,
    복수의 메모리 셀 게이트 전극들, 및
    상기 기판과 상기 복수의 메모리 셀 게이트 전극들 사이에 위치하는 접지 선택 게이트 전극을 포함하고,
    상기 복수의 게이트 전극들 중 상기 접지 선택 게이트 전극과 인접한 게이트 전극과 상기 접지 선택 게이트 전극 사이의 제1 거리는 상기 복수의 게이트 전극들 중 상기 접지 선택 게이트 전극 위에 위치하며 서로 인접한 2개의 게이트 전극들 사이의 제2 거리보다 큰 반도체 장치.
  9. 제8항에서,
    상기 복수의 게이트 전극들은 상기 복수의 메모리 셀 게이트 전극들과 상기 접지 선택 게이트 전극 사이에 위치하는 하부 더미 게이트 전극을 더 포함하고,
    상기 제1 거리는 단일의 상기 접지 선택 게이트 전극과 상기 하부 더미 게이트 전극 사이의 거리이고,
    상기 제1 거리는 상기 제2 거리보다 큰 반도체 장치.
  10. 제8항에서,
    상기 제1 거리는 단일의 상기 접지 선택 게이트 전극과 상기 복수의 메모리 셀 게이트 전극들 중 최하부에 위치하는 메모리 셀 게이트 전극 사이의 거리이고,
    상기 제1 거리는 상기 제2 거리보다 큰 반도체 장치.

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