CN117412604A - 半导体器件及包括该半导体器件的数据存储系统 - Google Patents

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Abstract

本公开提供了用于操作和制造半导体器件的方法、装置和系统。在一些实施例中，一种半导体器件包括：堆叠结构，包括层间绝缘层和栅电极；沟道层，设置在穿透堆叠结构的腔体内部；数据存储层，设置在堆叠结构和沟道层之间；数据存储图案，设置在数据存储层和栅电极之间；以及介电层，设置在数据存储图案和栅电极之间。层间绝缘层和栅电极在第一方向上交替且重复地堆叠。数据存储层的第一材料不同于数据存储图案的第二材料。

Description

半导体器件及包括该半导体器件的数据存储系统
相关申请的交叉引用
本申请要求于2022年7月14日在韩国知识产权局递交的韩国专利申请No.10-2022-0087006的优先权，其全部公开内容通过引用合并于此。
技术领域
本公开涉及半导体器件、操作半导体器件的方法、包括半导体器件的数据存储系统及其制造方法。
背景技术
需要数据存储的电子系统需要能够存储大容量数据的半导体器件。相应地，已经研究了用于增加半导体器件的数据存储容量的方法。例如，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件作为用于增加半导体器件的数据存储容量的方法。
发明内容
在与相关半导体器件相比时，示例实施例提供了一种增加了存储窗口的半导体器件。
示例实施例提供了一种包括该半导体器件的数据存储系统。
示例实施例提供了一种操作该半导体器件的方法。
示例实施例提供了一种形成该半导体器件的方法。
根据本公开的一方面，提供了一种半导体器件。该半导体器件包括：堆叠结构，包括层间绝缘层和栅电极；沟道层，设置在穿透堆叠结构的腔体内部；数据存储层，设置在堆叠结构和沟道层之间；数据存储图案，设置在数据存储层和栅电极之间；以及介电层，设置在数据存储图案和栅电极之间。层间绝缘层和栅电极在第一方向上交替且重复地堆叠。数据存储层的第一材料不同于数据存储图案的第二材料。
根据本公开的一方面，提供了一种半导体器件。该半导体器件包括：芯图案，包括绝缘材料；沟道层，围绕芯图案的侧表面；数据存储层，围绕沟道层的外表面；数据存储图案，围绕数据存储层的外表面；第一介电层，围绕数据存储图案的外表面；以及栅电极，围绕第一介电层的外表面。数据存储层的第一材料不同于数据存储图案的第二材料。
根据本公开的一方面，提供了一种数据存储系统。该数据存储系统包括：半导体器件，包括输入/输出(I/O)焊盘；以及控制器，经由I/O焊盘电耦接到半导体器件，并且被配置为使用I/O焊盘来控制半导体器件。该半导体器件还包括：堆叠结构，包括层间绝缘层和栅电极；沟道层，设置在穿透堆叠结构的腔体内部；数据存储层，设置在堆叠结构和沟道层之间；数据存储图案，设置在数据存储层和栅电极之间；以及介电层，设置在数据存储图案和栅电极之间。层间绝缘层和栅电极交替且重复地堆叠。数据存储层的第一材料不同于数据存储图案的第二材料。
根据本公开的一方面，提供了一种操作半导体器件的方法。该操作半导体器件的方法包括对半导体器件的存储单元晶体管执行写入操作。写入操作包括：通过允许浮置栅极中的第一电子喷射到栅电极来降低存储单元晶体管的阈值电压，以及将存储单元晶体管的阈值电压降低到使存储单元晶体管的铁电层转变到第一极化状态的第一电平。该操作半导体器件的方法包括对存储单元晶体管执行擦除操作。擦除操作包括：通过将第二电子注入到浮置栅极中来增加存储单元晶体管的阈值电压，以及将存储单元晶体管的阈值电压增加到使铁电层转变到第二极化状态的第二电平。第二极化状态不同于第一极化状态。
附加方面部分地将在以下描述中阐述，且部分地将通过以下描述而变得清楚明白，或者可以通过实践所呈现的实施例来获知。
附图说明
根据结合附图的以下描述，本公开的特定实施例的上述和其它方面、特征以及优点将更加显而易见，在附图中：
图1至图2B是示意性地示出了根据本公开的示例实施例的半导体器件的示例的图；
图3是示意性地示出了根据本公开的示例实施例的半导体器件的修改示例的截面图；
图4A是示意性地示出了根据本公开的示例实施例的半导体器件的修改示例的局部放大截面图；
图4B是示意性地示出了根据本公开的示例实施例的半导体器件的修改示例的局部放大截面图；
图4C是示意性地示出了根据本公开的示例实施例的半导体器件的修改示例的局部放大截面图；
图4D是示意性地示出了根据本公开的示例实施例的半导体器件的修改示例的局部放大截面图；
图4E是示意性地示出了根据本公开的示例实施例的半导体器件的修改示例的局部放大截面图；
图5是示意性地示出了根据本公开的示例实施例的半导体器件的修改示例的截面图；
图6是示意性地示出了根据本公开的示例实施例的半导体器件的修改示例的截面图；
图7A至图7D是示意性地示出了根据本公开的示例实施例的形成半导体器件的方法的示例的截面图；
图8是示意性地示出了根据本公开的示例实施例的包括半导体器件的数据存储系统的图；
图9是示意性地示出了根据本公开的示例实施例的包括半导体器件的数据存储系统的透视图；以及
图10是示意性地示出了根据本公开的示例实施例的包括半导体器件的数据存储系统的截面图。
具体实施方式
提供以下参考附图的描述以帮助全面理解由权利要求及其等同物所限定的本公开的实施例。包括各种具体细节以帮助理解，但这些细节仅被认为是示例性的。因此，本领域普通技术人员将认识到，在不背离本公开的范围和精神的情况下，可以对本文所述的实施例进行各种改变和修改。此外，为了清楚和简洁起见，省略了对已知功能和结构的描述。
关于附图的描述，类似的附图标记可以用于指代类似或相关元件。应理解，与项目相对应的名词的单数形式可以包括一个或多个事物，除非相关上下文另有明确指示。如本文中所使用的，诸如“A或B”、“A和B中的至少一个”、“A或B中的至少一个”、“A、B或C”、“A、B和C中的至少一个”和“A、B或C中的至少一个”之类的短语中的每一个可以包括对应的一个短语中一起列举的项目中的任何一个或所有可能的组合。如本文中所使用的，诸如“第1”和“第2”或“第一”和“第二”之类的术语可以用于简单地将对应的组件与其他组件相区分，并且不在其他方面(例如，重要性或顺序)限制组件。应当理解，如果元件(例如，第一元件)被称为在有或没有术语“可操作地”或“通信地”的情况下“与另一元件(例如，第二元件)耦接”、“耦接到另元件(例如，第二元件)”、“与另一元件(例如，第二元件)连接”或者“连接到另一元件(例如，第二元件)”，则这意味着该元件可以直接(例如，有线地)、无线地或经由第三元件与该另一元件耦接。
将理解的是，当一元件或层被称为在另一元件或层“上面”、“上方”、“上”、“下面”、“下方”、“下”、“连接到”或“耦接到”另一元件或层时，其可以直接在该另一元件或层上面、上方、上、下面、下方、下，直接连接到或耦接到该另一元件或层，或者可以存在中间元件或层。相反，当一元件被称为“直接在”另一元件或层“上面”、“上方”、“上”、“下面”、“下方”、“下”、“直接连接到”或“直接耦接到”另一元件或层时，不存在中间元件或层。
术语“上”、“中”、“下”等可以用诸如“第一”、“第二”、“第三”之类的术语替换，以用于描述元件的相对位置。术语“第一”、“第二”、“第三”可以用于描述各种元件，但该元件不受该术语的限制，并且“第一元件”可以称为“第二元件”。备选地或附加地，术语“第一”、“第二”、“第三”等可以用于将组件彼此区分开，并且不限制本公开。例如，术语“第一”、“第二”、“第三”等可以不必涉及任何形式的顺序或数字含义。
贯穿本公开，对“一个实施例”、“实施例”、“示例实施例”或类似语言的提及可以指示结合所指示的实施例所描述的特定特征、结构或特性被包括在本解决方案的至少一个实施例中。因此，贯穿本公开的短语“在一个实施例中”、“在实施例中”、“在示例实施例中”以及类似语言可以但不必全部指代相同的实施例。
参考图1至图2B描述根据本公开的示例实施例的半导体器件。图1是示意性地示出了根据本公开的示例实施例的半导体器件的顶视图，图2A是示意性地示出了沿着图1的线I-I′截取的区域的截面图，并且图2B是示出了图2A的区域‘A’的局部放大截面图。
参考图1、图2A和图2B，根据示例实施例的半导体器件1可以包括下部结构3、设置在下部结构3上的堆叠结构ST和穿透堆叠结构ST的竖直结构VS。
下部结构3可以包括衬底6、在衬底6上限定有源区8a的器件隔离区8s、设置在衬底6上的外围电路11、设置在外围电路11上的电路互连结构12、覆盖设置在衬底6上的外围电路11和电路互连结构12的外围绝缘结构15、以及设置在外围绝缘结构15上的板层18。
衬底6可以是半导体衬底。例如，衬底6可以包括IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。备选地或附加地，衬底6可以是包括硅、碳化硅、锗或硅-锗中的至少一种的半导体衬底。例如，衬底6可以包括硅材料，例如但不限于单晶硅材料。
外围电路11可以包括晶体管，该晶体管包括在有源区8a上的外围栅极9和在外围栅极9的两侧上的外围源极/漏极区10。外围栅极9可以包括外围栅极介电层9a和在外围栅极介电层9a上的外围栅电极9b。
衬底6、外围电路11、电路互连结构12和外围绝缘结构15可以构成外围电路结构。这种外围电路结构可以与堆叠结构ST竖直地重叠。
下部结构3还可以包括设置在板层18上的第一水平图案21和设置在第一水平图案21上的第二水平图案24。
板层18可以包括掺杂多晶硅层和金属层(未示出)中的至少一种。例如，板层18可以包括具有N型导电性的多晶硅层。第一水平图案21可以包括掺杂多晶硅，例如但不限于具有N型导电性的多晶硅。第二水平图案24可以包括掺杂多晶硅，例如但不限于具有N型导电性的多晶硅。
板层18、第一水平图案21和第二水平图案24可以构成源极结构。
堆叠结构ST可以包括交替且重复地堆叠的层间绝缘层33和栅电极75。例如，栅电极75之一可以设置在层间绝缘层33之中的在竖直方向Z上彼此相邻的第一层间绝缘层33(例如，33L)和第二层间绝缘层33(例如，33M)之间。
层间绝缘层33可以包括下层间绝缘层33L、在下层间绝缘层33L上的上层间绝缘层33U、以及在下层间绝缘层33L和上层间绝缘层33U之间的中间层间绝缘层33M。在层间绝缘层33和栅电极75之中，最下层可以是下层间绝缘层33L，并且最上层可以是上层间绝缘层33U。层间绝缘层33可以由绝缘材料形成，例如但不限于氧化硅。
栅电极75可以包括一个或多个下栅电极75L、设置在一个或多个下栅电极75L上的一个或多个上栅电极75U、以及设置在一个或多个下栅电极75L和一个或多个上栅电极75U之间的一个或多个中间栅电极75M。
一个或多个下栅电极75L可以是下选择栅电极，并且一个或多个上栅电极75U可以是上选择栅电极(例如，串选择栅电极)。中间栅电极75M可以是字线。栅电极75可以包括导电材料，例如但不限于以下中的至少一种：掺杂多晶硅、钨(W)、钌(Ru)、钼(Mo)、镍(Ni)、硅化镍(NiSi)、钴(Co)、硅化钴(CoSi)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)。
竖直结构VS可以设置在穿透堆叠结构ST的孔(或腔体)39中。竖直结构VS可以包括孔39中的芯图案54、设置在芯图案54的侧表面上的沟道层52、设置在沟道层52的外表面上的数据存储层48、以及设置在芯图案54上的焊盘图案57。
芯图案54可以包括绝缘材料。例如，芯图案54可以包括但不限于氧化硅。
焊盘图案57可以包括掺杂多晶硅，例如但不限于具有N型导电性的多晶硅。
沟道层52可以设置在芯图案54和堆叠结构ST之间。沟道层52可以从覆盖芯图案54的侧表面的部分延伸，以覆盖芯图案54的下表面。例如，在一些实施例中，沟道层52可以与芯图案54的侧表面和芯图案54的下表面接触。沟道层52可以是半导体层。
例如，沟道层52可以包括硅层。例如，沟道层52可以包括但不限于单晶硅层或多晶硅层。
又例如，沟道层52可以包括氧化物半导体层或具有半导体特性的二维(2D)材料层。例如，氧化物半导体层可以是氧化铟镓锌(IGZO)。然而，示例实施例不限于此。例如，氧化物半导体层可以包括但不限于氧化铟钨(IWO)、氧化铟锡镓(ITGO)、氧化铟铝锌(IAGO)、氧化铟镓(IGO)、氧化铟锡锌(ITZO)、氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓硅(IGSO)、氧化铟(InO)、氧化锡(SnO)、氧化钛(TiO)、氮氧化锌(ZnON)、氧化镁锌(MgZnO)、氧化铟锌(InZnO)、氧化铟镓锌(InGaZnO)、氧化锆铟锌(ZrInZnO)、氧化铪铟锌(HfInZnO)、氧化锡铟锌(SnInZnO)、氧化铝锡铟锌(AlSnInZnO)、氧化硅铟锌(SiInZnO)、氧化锌锡(ZnSnO)、氧化铝锌锡(AlZnSnO)、氧化镓锌锡(GaZnSnO)、氧化锆锌锡(ZrZnSnO)和氧化铟镓硅(InGaSiO)。
数据存储层48可以设置在沟道层52和堆叠结构ST之间。数据存储层48可以包括覆盖沟道层52的外表面的部分和覆盖沟道层52的下表面的部分。例如，在一些实施例中，数据存储层48可以包括与沟道层52的外表面接触的部分和与沟道层52的下表面接触的部分。
沟道层52和数据存储层48可以在竖直方向Z上从低于栅电极75之中的最低栅电极的高度连续延伸到高于栅电极75之中的最高栅电极的高度。
竖直结构VS可以穿透第一水平图案21和第二水平图案24，并延伸到板层18中。竖直结构VS可以接触板层18。
第一水平图案21可以穿透数据存储层48，并接触沟道层52。
半导体器件1还可以包括设置在数据存储层48和栅电极75之间的数据存储图案45、以及设置在数据存储图案45和栅电极75之间的介电层42。
在与中间栅电极75M的高度相同的高度上的顶视图中，例如，在如图1所示的顶视图中，沟道层52可以具有围绕芯图案54的侧表面的环形形状，数据存储层48可以具有围绕沟道层52的外表面的环形形状，数据存储图案45可以具有围绕数据存储层48的外表面的环形形状，并且介电层42可以具有围绕数据存储图案45的外表面的环形形状。
数据存储图案45和介电层42可以设置在数据存储层48和栅电极75之间，并且可以设置在层间绝缘层33之间。数据存储图案45可以设置在层间绝缘层33之间，以与层间绝缘层33竖直地重叠。
数据存储图案45可以是堆叠的，同时沿着竖直结构VS的侧表面在竖直方向Z上彼此间隔开。数据存储图案45可以在竖直方向Z上彼此间隔开。
介电层42可以包括氧化硅和/或掺杂有杂质的氧化硅，但是示例实施例不限于此。例如，介电层42可以包括介电常数高于氧化硅的介电常数的高K介电材料。在一些实施例中，介电层42可以包括氧化硅和高K介电材料中的至少一种。
半导体器件1还可以包括顺序地堆叠在堆叠结构ST和竖直结构VS上的第一上绝缘层60和第二上绝缘层81。
半导体器件1还可以包括穿透第一上绝缘层和堆叠结构ST并接触下部结构3的分离结构78。分离结构78可以穿透第一水平图案21和第二水平图案24，并且可以接触板层18。例如，分离结构78可以由绝缘材料(例如但不限于氧化硅)形成。又例如，分离结构78可以包括导电分离图案和覆盖分离图案的侧表面的绝缘分离间隔物。
半导体器件1还可以包括穿透第一上绝缘层60和第二上绝缘层81并且电连接(例如，耦接)到竖直结构VS的接触插塞84。备选地或附加地，半导体器件1还可以包括位线87，位线87可以在第二上绝缘层81上电连接(例如，耦接)到接触插塞84。
栅电极75可以是堆叠的，同时在垂直于下部结构3的上表面的竖直方向Z上彼此间隔开。栅电极75可以在第一方向Y上延伸，并且位线87可以在垂直于第一方向Y的第二方向X上延伸。第一方向Y和第二方向X可以平行于下部结构3的上表面。
在示例实施例中，半导体器件1可以使用数据存储层48和数据存储图案45来存储信息。相应地，数据存储层48和数据存储图案45可以构成数据存储结构DS。
数据存储层48的材料和数据存储图案45的材料可以彼此不同。
在示例实施例中，数据存储层48可以是铁电层。例如，可以是铁电层的数据存储层48可以具有根据电场的极化特性，并且即使在没有外部电场的情况下也可以由于偶极子而具有残余极化。可以使用铁电层中的极化状态来记录数据。数据存储层48的面向可以是字线的中间栅电极75M的区域可以是用于使用极化状态来存储信息的区域。
数据存储层48的铁电层可以包括铪(Hf)基化合物、锆(Zr)基化合物和/或Hf-Zr基化合物。例如，Hf基化合物可以是氧化铪(HfO)基铁电材料，Zr基化合物可以包括氧化锆(ZrO)基铁电材料，并且Hf-Zr基化合物可以包括氧化铪锆(HZO)基铁电材料。
数据存储层48的铁电层可以包括掺杂有例如但不限于以下之中的杂质的铁电材料：碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、钆(Gd)、镧(La)、钪(Sc)或锶(Sr)中的至少一种。例如，数据存储层48的铁电层可以是通过在HfO2、ZrO2和HZO中的至少一种中掺杂以下杂质中的至少一种而获得的材料：C、Si、Mg、Al、Y、N、Ge、Sn、Gd、La、Sc或Sr。
数据存储层48的铁电层不限于上述材料类型，并且可以包括具有能够存储信息的铁电特性的材料。例如，数据存储层48的铁电层可以包括但不限于以下中的至少一种：BaTiO3、PbTiO3、BiFeO3、SrTiO3、PbMgNdO3、PbMgNbTiO3、PbZrNbTiO3、PbZrTiO3、KNbO3、LiNbO3、GeTe、LiTaO3、KNaNbO3、BaSrTiO3、HF0.5Zr0.5O2、PbZrxTi1-xO3(其中，0＜x＜1)、Ba(Sr，Ti)O3、Bi4-xLaxTi3O12(其中，0＜x＜1)、SrBi2Ta2O9、Pb5Ge5O11、SrBi2Nb2O9或YMnO3。
在示例实施例中，数据存储图案45可以是能够使用电荷注入或电荷俘获来存储数据的图案。数据存储图案45可以包括导电材料和/或电荷俘获材料。
例如，数据存储图案45可以是能够通过电荷注入来存储数据的浮置导电图案。例如，数据存储图案45可以包括掺杂多晶硅或金属(例如，W、Mo等)。数据存储图案45可以称为浮置栅极、浮置金属和/或浮置导电图案。
又例如，数据存储图案45可以包括被配置为通过俘获电荷来存储信息的电荷俘获闪存(CTF)图案。例如，数据存储图案45可以包括能够俘获电荷的材料，例如但不限于氮化硅。
半导体器件1的任何一个存储单元晶体管MCT可以包括一条字线75M、沟道层53、以及设置在字线75M和沟道层53之间的数据存储层48、数据存储图案45和介电层42。
在存储单元晶体管MCT中，介电层42可以是隧穿栅极绝缘层或隧穿栅极介电层。
在存储单元晶体管MCT的操作期间，字线75M和数据存储图案45之间的电场可以大于数据存储图案45和沟道层53之间的电场。以这种方式，为了在存储单元晶体管MCT的操作期间使字线75M和数据存储图案45之间的电场大于数据存储图案45和沟道层53之间的电场，数据存储层48的厚度可以大于介电层42的厚度，并且数据存储图案45的厚度可以大于介电层42的厚度。也就是说，数据存储图案45的厚度可以是数据存储图案45的两侧之间的在X方向上的距离。
在一些实施例中，介电层42的厚度可以在约(例如，近似)10埃至约/>的范围内。备选地或附加地，数据存储层48的厚度可以在约/>至约/>的范围内，并且数据存储图案45的厚度可以在约/>至约/>的范围内。当介电层42的厚度在约/>至约的范围内时，数据存储层48的厚度可以在约/>至约/>的范围内，并且数据存储图案45的厚度可以在约/>至约/>的范围内。结果是，当与相关半导体器件相比较时，可以增加半导体器件1的存储窗口，可以提高半导体器件1的耐久性和保持特性，并且可以降低半导体器件1的操作电压。
下面描述包括存储单元晶体管MCT的半导体器件1的操作方法。
在存储单元晶体管MCT中，写入操作可以包括：将大于0V的编程电压施加到字线75M，以及将位线87和沟道层53接地以降低存储单元晶体管MCT的阈值电压。
在编程操作中，约20V或更大的编程电压可以被施加到字线75M，并且保持位线BL和沟道层53接地，使得数据存储图案45中的电子可以通过介电层42注入到字线75M中。同时，第一极化状态可以由铁电层形成，在该第一极化状态中，正电荷与沟道层53相邻对齐，并且负电荷与数据存储层48中的数据存储图案45相邻对齐。通过编程操作，包括数据存储图案45和数据存储层48的数据存储结构DS可以处于编程状态。
通过编程操作，数据存储图案45中的电子可以被喷射到字线75M，使得可以一次降低存储单元晶体管MCT的阈值电压。备选地或附加地，随着形成第一极化状态，可以二次降低存储单元晶体管MCT的阈值电压。相应地，通过编程操作，可以通过数据存储图案45和数据存储层48来降低存储单元晶体管MCT的阈值电压。
在存储单元晶体管MCT中，擦除操作可以包括将字线75M接地，以及通过位线BL和源极结构(例如，板层18、第一水平图案21和第二水平图案24)将擦除电压施加到沟道层53，以增加存储单元晶体管MCT的阈值电压。例如，通过将字线75M接地并向沟道层53施加约15V或更高的擦除电压，电子可以从字线75M注入到数据存储图案45中，同时，在可以由铁电层形成的数据存储层48中，可以形成第二极化状态。在第二极化状态下，正电荷可以与数据存储图案45相邻对齐，并且负电荷可以与沟道层53相邻对齐。这里，在编程状态下，数据存储层48可以处于第一极化状态，并且随着通过擦除操作将数据存储层48的极化方向从第一极化状态进行切换，数据存储层48可以处于第二极化状态。也就是说，可以通过写入操作和/或擦除操作来切换数据存储层48的极化方向。通过擦除操作，包括数据存储图案45和数据存储层48的数据存储结构DS可以处于擦除状态。
在擦除操作中，电子可以从数据存储图案45注入到字线75M中，使得可以一次增加存储单元晶体管MCT的阈值电压，并且随着形成第二极化状态，可以二次增加存储单元晶体管MCT的阈值电压。相应地，通过擦除操作，可以通过数据存储图案45和数据存储层48来增加存储单元晶体管MCT的阈值电压。
如上所述，数据存储图案45和数据存储层48可以以不同的方式存储信息。如上所述，在包括两个数据存储图案45和数据存储层48的存储单元晶体管MCT中，处于编程状态的存储单元晶体管MCT的阈值电压与处于擦除状态的存储单元晶体管MCT的阈值电压之间的差可以是显著的。如上所述，由于编程状态和擦除状态的阈值电压之间的差是显著的，因此当与相关半导体器件相比较时，可以增加存储窗口。
如上所述，由于数据存储结构DS可以包括能够使用电荷注入或电荷俘获来存储信息的数据存储图案45和能够使用极化状态来存储信息的数据存储层48，因此当与相关半导体器件相比较时，可以增加半导体器件1的存储窗口，可以提高半导体器件1的耐久性和保持性，并且可以降低半导体器件1的操作电压。备选地或附加地，在半导体器件1中，由于可以增加存储窗口，因此可以确保多比特操作。
在下文中，下面描述上述示例实施例的元件的各种修改示例。将主要针对修改元件和/或替换元件来描述下面要描述的上述示例实施例的元件的各种修改示例。此外，可以参考附图来描述下面描述的可以修改和/或替换的元件，但是可以修改和/或替换的元件可以彼此组合和/或可以与上述元件组合，以配置根据本公开的示例实施例的半导体器件。
参考图3描述根据本公开的示例实施例的半导体器件的修改示例。图3是示意性地示出了沿着图1的线I-I′截取的区域的截面图。
在修改示例中，参考图3，可以用在竖直方向(例如，方向Z)上彼此间隔开的多个上栅电极75U1和75U2来替换上面参考图2A描述的一个或多个上栅电极(例如，图2A中的一个或多个上栅电极75U)。例如，多个上栅电极75U1和75U2可以包括一个或多个第一上栅电极75U1和设置在一个或多个第一上栅电极75U1下方的一个或多个第二上栅电极75U2。
例如，一个或多个第一上栅电极75U1可以是擦除控制栅电极，并且一个或多个第二上栅电极75U2可以是串选择栅电极，该擦除控制栅电极可以基于NAND闪存器件中的栅极感应漏极泄漏(GIDL)现象来产生GIDL电流，以用于擦除操作。
可以用与一个或多个第一上栅电极75U1中的至少一些水平地重叠的焊盘图案57′来替换上面参考图2A描述的焊盘图案(例如，图2A中的焊盘图案57)(其可以设置在比一个或多个上栅电极(例如，图2A中的一个或多个上栅电极75U)的高度高的高度上)，以便增加基于GIDL现象来产生GIDL电流的效率。
焊盘图案57′的上表面可以设置在比一个或多个第一上栅电极75U1的高度高的高度上，焊盘图案57′的下表面可以设置在比一个或多个第二上栅电极75U2的高度高的高度上，并且焊盘图案57′的一部分可以设置在与一个或多个第一上栅电极75U1中的至少一些的高度相同的高度上。
分别参考图4A至图4E描述根据本公开的示例实施例的半导体器件的各种修改。图4A至图4E是示意性地示出了图2B的局部放大截面图中的修改元件的局部放大图。
在修改示例中，参考图4A，竖直结构VS还可以包括在数据存储层48和沟道层53之间的缓冲层50。在一些实施例中，缓冲层50可以由氧化物形成。例如，缓冲层50可以包括但不限于氧化硅、氮氧化硅、氮化硅和高K介电材料中的至少一种。高K介电材料可以包括但不限于金属氧化物或金属氮氧化物。例如，高介电材料可以由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合形成，但不限于此。
在修改示例中，参考图4B，可以用介电层42a来替换上述介电层(例如，图4A中的介电层42)，该介电层42a从设置在栅电极75和数据存储图案45之间的部分延伸，以覆盖数据存储图案45的上表面和下表面。介电层42a可以包括设置在栅电极75和数据存储图案45之间的部分、以及设置在层间绝缘层33和数据存储图案45之间的部分。
在修改示例中，参考图4C，可以用介电层42b来替换上述介电层(例如，图4A中的介电层42)，该介电层42b从设置在栅电极75和数据存储图案45之间的部分延伸，以覆盖栅电极75的上表面和下表面。介电层42b可以包括设置在栅电极75和数据存储图案45之间的部分、以及设置在层间绝缘层33和栅电极75之间的部分。
在修改示例中，参考图4D，可以用包括第一介电层42_1和第二介电层42_2的介电层42c来替换上述介电层(例如，图4A中的介电层42)。
第一介电层42_1可以从设置在栅电极75和数据存储图案45之间的部分延伸，以覆盖数据存储图案45的上表面和下表面。第一介电层42_1可以包括设置在栅电极75和数据存储图案45之间的部分、以及设置在层间绝缘层33和数据存储图案45之间的部分。
第二介电层42_2可以从设置在栅电极75和第一介电层42_1之间的部分延伸，以覆盖栅电极75的上表面和下表面。第二介电层42_2可以包括设置在栅电极75和第一介电层42_1之间的部分、以及设置在层间绝缘层33和栅电极75之间的部分。
在修改示例中，参考图4E，可以用包括第一介电层42_1′和第二介电层42_2′的介电层42c′来替换上述介电层(例如，图4A中的介电层42)。
第一介电层42_1′可以设置在栅电极75和数据存储图案45之间，并且可以不覆盖数据存储图案45的上表面和下表面。
第二介电层42_2′可以从设置在栅电极75和第一介电层42_1′之间的部分延伸，以覆盖栅电极75的上表面和下表面。第二介电层42_2′可以包括设置在栅电极75和第一介电层42_1′之间的部分、以及设置在层间绝缘层33和栅电极75之间的部分。
图5是示出了沿着图1的线I-I′截取的区域的截面结构的修改示例的截面图，以便说明根据本公开的示例实施例的半导体器件的修改示例。
在修改示例中，参考图5，修改示例中的半导体器件100可以包括衬底118、设置在衬底118上的堆叠结构ST′和穿透堆叠结构ST′的竖直结构。衬底118可以包括硅。例如，衬底118可以包括但不限于单晶硅衬底和多晶硅衬底中的至少一种。
图5所示的半导体器件100可以包括上面参考图1至图4E描述的半导体器件1，或可以在许多方面类似于上面参考图1至图4E描述的半导体器件1，并且可以包括上面未提及的其他特征。
堆叠结构ST′可以包括交替堆叠的层间绝缘层133和栅电极175。
层间绝缘层133可以包括第一下层间绝缘层133L1、设置在第一下层间绝缘层133L1上的第二下层间绝缘层133L2、设置在第二下层间绝缘层133L2上的中间下层间绝缘层133M、以及设置在中间下层间绝缘层133M上的上层间绝缘层133U。
在层间绝缘层133和栅电极175之中，最下层可以是第一下层间绝缘层133L1，并且最上层可以是上层间绝缘层133U。
栅电极175可以包括下栅电极175L、设置在下栅电极175L上的一个或多个上栅电极175U、以及设置在下栅电极175L和一个或多个上栅电极175U之间的中间栅电极175M。下栅电极175L可以是下选择栅电极，并且一个或多个上栅电极175U可以是上选择栅电极(例如，串选择栅电极)。中间栅电极175M可以是字线。
竖直结构VS′可以设置在穿透堆叠结构ST′的孔(例如，图2B的孔39)中。竖直结构VS′可以包括下沟道层138、设置在下沟道层138上的芯图案154、覆盖芯图案154的侧表面和下表面的上沟道层152、覆盖上沟道层152的外表面的数据存储层148、以及芯图案154上的焊盘图案157。例如，在一些实施例中，上沟道层152可以与芯图案154的侧表面和下表面接触。备选地或附加地，数据存储层148可以与上沟道层152的外表面接触。
下沟道层138从与衬底118接触的部分向上延伸为穿透第一下层间绝缘层133L1和下栅电极75L到绝缘层133L2中。例如，下沟道层138可以是外延硅层。
芯图案154可以设置在下沟道层138上。芯图案154可以包括绝缘材料。焊盘图案157可以设置在芯图案154上。焊盘图案157可以包括掺杂多晶硅，例如但不限于具有N型导电性的多晶硅。
上沟道层152可以设置在芯图案154和堆叠结构ST′之间。上沟道层152可以在芯图案154和下沟道层138之间从覆盖芯图案154的侧表面的部分延伸。
数据存储层148可以设置在上沟道层152和堆叠结构ST′之间。数据存储层148可以覆盖上沟道层152的外表面。
上沟道层152和数据存储层148可以设置为高于下栅电极175L，并且可以从低于中间栅电极175M之中的最下面的中间栅电极的高度连续延伸到高于栅电极175之中的在竖直方向Z上的最上面的栅电极的高度。
竖直结构VS′还可以包括设置在下沟道层138和下栅电极175L之间的栅绝缘层140。栅绝缘层140可以由绝缘材料形成，例如但不限于氧化硅。
半导体器件100还可以包括设置在数据存储层148与中间栅电极175M和上栅电极175U之间的数据存储图案145、以及设置在数据存储图案145与中间栅电极175M和上栅电极175U之间的介电层142。介电层142、数据存储图案145、数据存储层148、上沟道层152和栅电极175可以由与上面参考图1至图2B描述的介电层42、数据存储图案45、数据存储层48、沟道层52和栅电极75的材料相同的材料形成。
如上面参考图1至图2B所描述的，介电层42、数据存储图案45、数据存储层48、沟道层52和中间栅电极75M可以构成存储单元晶体管MCT。类似地，图5的介电层142、数据存储图案145、数据存储层148、上沟道层152和中间栅电极175M可以构成存储单元晶体管MCT。
如上面参考图1至图2B所描述的，半导体器件100可以包括顺序地堆叠在堆叠结构ST′和竖直结构VS′上的第一上绝缘层60和第二上绝缘层81、穿透第一上绝缘层和堆叠结构ST并接触下部结构3的分离结构78、穿透第一上绝缘层60和第二上绝缘层81并电连接到竖直结构VS的接触插塞84、以及在第二上绝缘层81上电连接到接触插塞84的位线87。
图6是示出了沿着图1的线I-I′截取的区域的截面结构的修改示例的截面图，以便说明根据本公开的示例实施例的半导体器件的修改示例。
在修改示例中，参考图6，修改示例中的半导体器件200可以包括下半导体芯片LC和在下半导体芯片LC上接合到下半导体芯片LC的上半导体芯片UC。
图6所示的半导体器件200可以包括图5的半导体器件100和上面参考图1至图4E描述的半导体器件1，或可以在许多方面类似于图5的半导体器件100和上面参考图1至图4E描述的半导体器件1，并且可以包括上面未提及的其他特征。
如图2A和图2B所示，下半导体芯片LC可以包括源极结构(例如，板层18、第一水平图案21和第二水平图案24)、堆叠结构ST、竖直结构VS、数据存储图案45、介电层42、第一上绝缘层60、第二上绝缘层81、分离结构78、接触插塞84和位线87。
下半导体芯片LC还可以包括设置在第二上绝缘层81和位线87上的绝缘结构90。备选地或附加地，下半导体芯片LC还可以包括被绝缘结构90围绕并具有与绝缘结构90的上表面共面的上表面的下接合焊盘93。
上半导体芯片UC还可以包括衬底206、限定设置在衬底206下方的有源区208a的器件隔离区208s、设置在衬底206下方的外围电路211、设置在外围电路211下方的电路互连结构212、覆盖外围电路211和电路互连结构212并设置在衬底206下方的外围绝缘结构215、以及具有被外围绝缘结构215围绕的侧表面并具有与外围绝缘结构215的下表面共面的下表面的上接合焊盘217。
外围电路211可以包括晶体管，该晶体管包括设置在有源区208a下方的外围栅极209和设置在外围栅极209两侧上的外围源极/漏极区210。外围栅极209可以包括外围栅极介电层209a和设置在外围栅极介电层209a上的外围栅电极209b。
衬底206、外围电路211、电路互连结构212和外围绝缘结构215可以构成外围电路结构。这种外围电路结构可以与堆叠结构ST竖直地重叠。
下接合焊盘93和上接合焊盘217可以包括金属材料和/或可以接合。例如，下接合焊盘93和/或上接合焊盘217可以包括铜(Cu)，并且下接合焊盘93的铜和上接合焊盘217的铜可以接合以彼此接触。
参考图7A至图7D描述根据本公开的示例实施例的形成半导体器件的方法。
图7A和图7D是示意性地示出了沿着图1的线I-I′截取的区域的截面图，并且图7B和图7C是示出了图7A的一部分的局部放大截面图。
参考图7A，可以形成下部结构3。下部结构3可以包括衬底6、限定设置在衬底6上的有源区8a的器件隔离区8s、设置在衬底6上的外围电路11、设置在外围电路11上的电路互连结构12、覆盖设置在衬底6上的外围电路11和电路互连结构12的外围绝缘结构15、以及设置在外围绝缘结构15上的板层18。
下部结构3还可以包括设置在板层18上的牺牲水平层20和设置在牺牲水平层20上的第二水平图案24。
可以在下部结构3上形成模制结构30。模制结构30可以包括交替且重复地堆叠的层间绝缘层33和牺牲栅极层36。
牺牲栅极层36可以由与层间绝缘层33的材料不同的材料形成。例如，牺牲栅极层36可以由氮化硅形成，并且层间绝缘层33可以由氧化硅形成。又例如，牺牲栅极层36可以由导电材料形成。
在层间绝缘层33和牺牲栅极层36之中，最下层可以是下层间绝缘层33L，并且最上层可以是上层间绝缘层33U。
参考图7B，可以形成穿透模制结构30并向下延伸以穿透第二水平图案24和牺牲水平层20并暴露板层18的孔39。
可以通过孔39暴露层间绝缘层33和牺牲栅极层36。
可以部分地蚀刻由孔39暴露的牺牲栅极层36，以形成扩大的开口39e。
参考图7C，可以在扩大的开口39e中顺序地形成介电层42和数据存储图案45。介电层42可以接触牺牲栅极层36。
例如，可以在孔39和扩大的开口39e中形成介电层，并且可以部分地蚀刻介电层，以形成保留在扩大的开口39e中的介电层42。可以在形成有介电层42的扩大的开口39e中形成数据存储图案45。
又例如，可以通过氧化被扩大的开口39e暴露的牺牲栅极层36来形成介电层42，并在扩大的开口39e中形成数据存储图案45。
又例如，可以形成至少覆盖每个扩大的开口39e的内壁的介电层42(例如，图4B中的介电层42a)，并且可以在形成有介电层42(例如，图4B中的介电层42a)的扩大的开口39e中形成数据存储图案45。
参考图7D，可以顺序地形成数据存储层48和沟道层52，以共形地覆盖孔39的内壁。例如，数据存储层48可以覆盖扩大的开口39e中的数据存储图案45，并且沟道层52可以覆盖数据存储层48的内表面。
可以在沟道层52上形成部分地填充孔39的芯图案54，并且可以在芯图案54上形成填充孔39的剩余部分的焊盘图案57。
可以在模制结构(例如，图7C中的模制结构30)上形成第一上绝缘层60，并且可以形成分离开口63，分离开口63可以穿透第一上绝缘层60、模制结构(例如，图7C中的模制结构30)和第二水平图案24，以暴露牺牲水平层(例如，图7C中的牺牲水平层20)。可以去除被分离开口63暴露的牺牲水平层(例如，图7C中的牺牲水平层20)，可以蚀刻数据存储层48，使得暴露沟道层52以形成空的空间，并且可以用第一水平图案21来填充空的空间。第一水平图案21可以接触沟道层52。
可以通过去除被分离开口63暴露的牺牲栅极层36来形成开口69。
在示例实施例中，当牺牲栅极层36由导电材料(例如，掺杂多晶硅)形成时，牺牲栅极层36可以作为栅电极保留，而不被去除。
返回参考图1、图2A和图2B，可以通过填充图7D的开口69来形成栅电极75。
例如，在省略上面参考图7C描述的形成介电层42的情况下，可以在形成栅电极75之前通过氧化被开口(例如，图7D中的开口69)暴露的数据存储图案45来形成介电层42。
又例如，在省略上面参考图7C描述的形成介电层42的情况下，可以在形成栅电极75之前形成覆盖每个开口(例如，图7D中的开口69)的内壁的介电层(例如，图4C中的介电层42b)。
又例如，在不省略上面参考图7C描述的形成介电层42的情况下，可以在形成栅电极75之前形成覆盖每个开口(例如，图7D中的开口69)的内壁的介电层(例如，图4D中的第二介电层42_2或图4E中的第二介电层42_2′)。
在一些实施例中，分离结构78可以形成为填充分离开口(例如，图7D中的分离开口63)。
备选地或附加地，可以在第一上绝缘层60上形成第二上绝缘层(例如，图2A的第二上绝缘层81)。可以形成穿透第一上绝缘层60和第二上绝缘层81的接触插塞(例如，图2A的接触插塞84)。接触插塞可以电连接(例如，耦接)到竖直结构VS。可以形成位线(例如，图2A的位线87)，使得位线在第二上绝缘层81上电连接到接触插塞84。
参考图8、图9和图10描述根据本公开的示例实施例的包括半导体器件的数据存储系统。
图8是示意性地示出了根据本公开的示例实施例的包括半导体器件的数据存储系统的图。
参考图8，根据本公开的示例实施例的数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100以控制半导体器件1100的控制器1200。数据存储系统1000可以是包括半导体器件1100的存储设备和/或包括存储设备的电子设备。例如，数据存储系统1000可以是包括半导体器件1100的固态驱动器(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备。
图8所示的半导体器件1100可以包括图6所示的半导体器件200、图5的半导体器件100和上面参考图1至图4E描述的半导体器件1，或可以在许多方面类似于图6所示的半导体器件200、图5的半导体器件100和上面参考图1至图4E描述的半导体器件1，并且可以包括上面未提及的其他特征。
在示例实施例中，数据存储系统1000可以是存储数据的电子系统。
半导体器件1100可以是非易失性存储器件。例如，半导体器件1100可以是根据上面参考图1至图6描述的示例实施例中的任一个的半导体器件。半导体器件1100可以包括第一结构1100F以及第一结构1100F上的第二结构1100S。
第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。例如，第一结构1100F可以包括如上所述的外围电路结构(例如，图2A的衬底6、外围电路11、电路互连结构12和外围绝缘结构15或图6的衬底206、外围电路211、电路互连结构212和外围绝缘结构215)。上述外围电路(例如，图2A的外围电路11或图6的外围电路211)可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的晶体管。
第二结构1100S可以是存储结构，该存储结构包括位线BL、公共源极线CSL、字线WL、第一栅极上线UL1、第二栅极上线UL2、第一栅极下线LL1、第二栅极下线LL2、以及设置在位线BL和公共源极线CSL之间的存储单元串CSTR。
上述源极结构(例如，板层18、第一水平图案21和第二水平图案24)可以包括具有N型导电性的硅层，并且源极结构的至少一部分可以配置公共源极线CSL。
在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。可以根据示例实施例不同地修改下晶体管LT1和LT2的数量(例如，量)以及上晶体管UT1和UT2的数量。
如上面参考图2B所描述的，多个存储单元晶体管MCT可以包括字线75M、沟道层53、数据存储层48、数据存储图案45和设置在字线75M和沟道层53之间的介电层42。
在示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。栅极下线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且栅极上线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
上述栅电极(例如，图2B或图3的栅电极75)可以构成栅极下线LL1和LL2、字线WL以及栅极上线UL1和UL2。例如，中间栅极层(图2B中的75M)可以构成字线WL。
公共源极线CSL、第一栅极下线LL1、第二栅极下线LL2、字线WL、第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F延伸到第二结构1100S的第一连接线1115电连接到解码器电路1110。
位线BL可以通过从第一结构1100F延伸到第二结构1100S的第二连接线1125电连接到页缓冲器1120。位线BL可以是上述图2A的位线87。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT之中的至少一个所选择的存储单元晶体管MCT执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。
半导体器件1100还可以包括输入/输出(I/O)焊盘1101。半导体器件1100可以通过I/O焊盘1101来与控制器1200通信，该I/O焊盘1101可以电连接到逻辑电路1130。I/O焊盘1101可以通过从第一结构1100F延伸到第二结构1100S的I/O连接线1135电连接到逻辑电路1130。相应地，控制器1200可以通过I/O焊盘1101电连接到半导体器件1100，并且可以控制半导体器件1100。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些示例实施例中，数据存储系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括控制器1200在内的数据存储系统1000的整体操作。处理器1210可以根据预定固件进行操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括用于处理与半导体器件1100的通信的NAND控制器接口1221。通过NAND控制器接口1221，NAND控制器1220可以发送用于控制半导体器件1100的控制命令、要写入半导体器件1100的存储单元晶体管MCT的数据和/或要从半导体器件1100的存储单元晶体管MCT读取的数据。主机接口1230可以提供数据存储系统1000和外部主机之间的通信功能。在通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
图9是示意性地示出了根据本公开的示例实施例的包括半导体器件的数据存储系统的透视图。
参考图9，根据本公开的示例实施例的数据存储系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或多个半导体封装2003以及动态随机存取存储器(DRAM)2004。半导体封装2003和DRAM 2004可以通过形成在主板2001上的互连图案2005连接到控制器2002。
主板2001可以包括连接器2006，该连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000与外部主机之间的通信接口而变化。在示例实施例中，数据存储系统2000可以根据接口(例如但不限于通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)和用于通用闪存(UFS)的M-Phy)中的任一种与外部主机通信。在示例实施例中，数据存储系统2000可以通过经由连接器2006从外部主机供应的电力来操作。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装2003的电力管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装2003和/或从半导体封装2003读取数据，并且可以提高数据存储系统2000的操作速度。
DRAM 2004可以是用于减小作为数据存储空间的半导体封装2003与外部主机之间的速度差的缓冲存储器。数据存储系统2000中包括的DRAM 2004也可以作为高速缓冲存储器进行操作和/或可以在对半导体封装2003的控制操作中提供用于临时存储数据的空间。当DRAM 2004包括在数据存储系统2000中时，除了用于控制半导体封装2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器(未示出)。
半导体封装2003可以包括可以彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。每个半导体芯片2200可以包括根据上面参考图1至图6描述的示例实施例中的任一个的半导体器件。
第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、设置在封装衬底2100上的半导体芯片2200、设置在半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200电连接到封装衬底2100的连接结构2400、以及覆盖封装衬底2100上的半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括I/O焊盘2210。
在示例实施例中，连接结构2400可以是将I/O焊盘2210电连接到封装上焊盘2130的接合线。相应地，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。根据一些示例实施例，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过包括硅通孔(TSV)(未示出)的连接结构而不是基于接合线方法的连接结构2400彼此电连接。
在示例实施例中，控制器2002和半导体芯片2200可以包括在一个封装中。例如，控制器2002和半导体芯片2200可以安装在与主板2001不同的分离的中介衬底上，并且控制器2002和半导体芯片2200可以经由形成在中介衬底中的互连部彼此连接。
图10是示意性地示出了根据本公开的示例实施例的半导体封装的截面图。图10示出了图9的半导体封装2003的示例实施例，并且示意性地示出了图9的半导体封装2003的沿着线II-II′截取的区域。
参考图9和图10，在半导体封装2003中，封装衬底2100可以是印刷电路板。封装衬底2100可以包括封装衬底主体部2120、设置在封装衬底主体部2120的上表面上的封装上焊盘2130、设置在封装衬底主体部2120的下表面上或通过封装衬底主体部2120的下表面暴露的下焊盘2125、以及在封装衬底主体部2120内部将上焊盘2130电连接到下焊盘2125的内部互连部2135。上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部2800连接到数据存储系统2000的主板2010的互连图案2005。
每个半导体芯片2200可以包括半导体衬底3010以及顺序地堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括具有外围互连部3110的外围电路区。第二结构3200可以包括公共源极线3205、公共源极线3205上的堆叠结构3210、穿透堆叠结构3210的存储沟道结构3220和分离结构3230、电连接到存储沟道结构3220的位线3240、以及电连接到堆叠结构3210的字线WL的栅极接触插塞(例如，图2A中的接触插塞84)。第一结构3100可以包括图8的第一结构1100F，并且第二结构3200可以包括图8的第二结构1100S。
每个半导体芯片2200可以包括电连接到第一结构3100的外围互连部3110并延伸到第二结构3200中的贯通互连部3245。贯通互连部3245可以穿透堆叠结构3210，并且可以进一步设置在堆叠结构3210外部。
每个半导体芯片2200还可以包括电连接到第一结构3100的外围互连部3110并且延伸到第二结构3200中的I/O连接布线3265、以及电连接到I/O连接布线3265的I/O焊盘2210。
在图10中，由附图标记3300指示的局部放大部分指示图10的半导体芯片2200可以被修改为包括如图2A中的截面结构的局部放大部分。相应地，每个半导体芯片2200可以包括根据上面参考图1至图6描述的示例实施例中的任一个的半导体器件1。
根据示例实施例，可以提供一种包括设置在栅电极和沟道层之间并由不同的材料形成的数据存储层和数据存储图案的半导体器件。由于半导体器件可以包括能够使用电荷注入或电荷俘获来存储数据的数据存储图案和能够使用极化状态来存储数据的数据存储层，因此当与相关半导体器件相比较时，可以增加半导体器件的存储窗口，可以提高半导体器件的耐久性和保持性，并且可以降低半导体器件的操作电压。此外，在半导体器件中，由于可以增加存储窗口，因此可以确保多比特操作。
虽然以上已经示出并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
堆叠结构，包括层间绝缘层和栅电极，其中，所述层间绝缘层和所述栅电极在第一方向上交替且重复地堆叠；
沟道层，设置在穿透所述堆叠结构的腔体内部；
数据存储层，设置在所述堆叠结构和所述沟道层之间；
数据存储图案，设置在所述数据存储层和所述栅电极之间；以及
介电层，设置在所述数据存储图案和所述栅电极之间，
其中，所述数据存储层的第一材料不同于所述数据存储图案的第二材料。
2.根据权利要求1所述的半导体器件，其中，所述数据存储层包括铁电层。
3.根据权利要求2所述的半导体器件，其中，
所述数据存储图案在所述第一方向上彼此间隔开，并且
所述数据存储图案为浮置导电图案。
4.根据权利要求1所述的半导体器件，还包括：
缓冲层，设置在所述沟道层和所述数据存储层之间，
其中，所述缓冲层在第二方向上的第一厚度小于所述沟道层在所述第二方向上的第二厚度，并且
其中，所述第一厚度小于所述数据存储层在所述第二方向上的第三厚度。
5.根据权利要求1所述的半导体器件，其中，
所述数据存储层在第二方向上的第一厚度超过所述介电层中的每个介电层在所述第二方向上的第二厚度，
所述数据存储图案中的每个数据存储图案在所述第二方向上的第三厚度超过所述第二厚度，并且
所述第三厚度是所述数据存储图案中的每个数据存储图案的第一侧表面和第二侧表面之间在所述第二方向上的距离，所述第一侧表面在所述第二方向上与所述第二侧表面相对。
6.根据权利要求1所述的半导体器件，其中，
所述介电层中的每个介电层设置为在第二方向上具有在近似至近似/>之间的第一厚度，
所述数据存储层在所述第二方向上的第二厚度在近似至近似/>之间，并且
所述数据存储图案中的每个数据存储图案设置为在所述第二方向上具有在近似至近似/>之间的第三厚度。
7.根据权利要求1所述的半导体器件，其中，所述数据存储图案设置在所述层间绝缘层之间，并且与所述层间绝缘层竖直地重叠。
8.根据权利要求1所述的半导体器件，还包括：
外围电路结构，
其中，所述外围电路结构与所述堆叠结构竖直地重叠。
9.根据权利要求1所述的半导体器件，还包括：
芯图案，包括绝缘材料，并且设置在所述腔体内部；
焊盘图案，接触所述沟道层，并且设置在所述芯图案上；
接触插塞，设置在所述焊盘图案上；以及
位线，设置在所述接触插塞上，
其中，所述沟道层设置在所述芯图案和所述数据存储层之间。
10.一种半导体器件，包括：
芯图案，包括绝缘材料；
沟道层，围绕所述芯图案的侧表面；
数据存储层，围绕所述沟道层的外表面；
数据存储图案，围绕所述数据存储层的外表面；
第一介电层，围绕所述数据存储图案的外表面；以及
栅电极，围绕所述第一介电层的外表面，
其中，所述数据存储层的第一材料不同于所述数据存储图案的第二材料。
11.根据权利要求10所述的半导体器件，其中，
所述数据存储层包括铁电层，并且
所述数据存储图案包括导电材料和电荷俘获材料中的至少一种。
12.根据权利要求10所述的半导体器件，其中，
所述第一介电层在第一方向上的第一厚度小于所述数据存储层在所述第一方向上的第二厚度，
所述第一厚度小于所述数据存储图案在所述第一方向上的第三厚度，并且
所述第二厚度是所述数据存储图案的第一侧表面和第二侧表面之间的距离，所述第一侧表面在所述第一方向上与所述第二侧表面相对。
13.根据权利要求10所述的半导体器件，还包括：
缓冲层，设置在所述沟道层和所述数据存储层之间，
其中，所述缓冲层在第一方向上的第一厚度小于所述沟道层在所述第一方向上的第二厚度，并且
其中，所述第一厚度小于所述数据存储层在所述第一方向上的第三厚度。
14.根据权利要求10所述的半导体器件，还包括：
第一层间绝缘层；以及
第二层间绝缘层，
其中，所述第一介电层设置在所述第一层间绝缘层和所述第二层间绝缘层之间，并且
所述数据存储图案设置在所述第一层间绝缘层和所述第二层间绝缘层之间。
15.根据权利要求10所述的半导体器件，其中，所述第一介电层从介于所述栅电极和所述数据存储图案之间的部分延伸，以覆盖所述数据存储图案的上表面和下表面。
16.根据权利要求10所述的半导体器件，其中，所述第一介电层从介于所述栅电极和所述数据存储图案之间的部分延伸，以覆盖所述栅电极的上表面和下表面。
17.根据权利要求10所述的半导体器件，还包括设置在所述栅电极和所述第一介电层之间的第二介电层。
18.根据权利要求10所述的半导体器件，还包括与所述栅电极竖直地重叠的外围电路结构。
19.一种数据存储系统，包括：
半导体器件，包括输入/输出I/O焊盘；以及
控制器，经由所述I/O焊盘电耦接到所述半导体器件，并且被配置为使用所述I/O焊盘来控制所述半导体器件，
其中，所述半导体器件还包括：
堆叠结构，包括层间绝缘层和栅电极，其中，所述层间绝缘层和所述栅电极交替且重复地堆叠；
沟道层，设置在穿透所述堆叠结构的腔体内部；
数据存储层，设置在所述堆叠结构和所述沟道层之间；
数据存储图案，设置在所述数据存储层和所述栅电极之间；以及
介电层，设置在所述数据存储图案和所述栅电极之间，并且
其中，所述数据存储层的第一材料不同于所述数据存储图案的第二材料。
20.根据权利要求19所述的数据存储系统，其中，
所述数据存储层包括铁电层，
所述数据存储图案包括导电材料和电荷俘获材料中的至少一种，
所述介电层中的每个介电层在第一方向上的第一厚度小于所述数据存储层在所述第一方向上的第二厚度，
所述第一厚度小于所述数据存储图案中的每个数据存储图案在所述第一方向上的第三厚度，并且
所述第三厚度是所述数据存储图案的第一侧表面和第二侧表面之间在所述第一方向上的距离，所述第一侧表面在所述第一方向上与所述第二侧表面相对。
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