KR20240002975A - 디스플레이 구동 회로 및 디스플레이 장치 - Google Patents

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신 위엔
시우펑 저우
룽룽 리
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몐양 에이치케이씨 옵토일렉트로닉스 테크놀로지 씨오., 엘티디.
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Abstract

본 발명은 디스플레이 구동 회로 및 디스플레이 장치를 개시하고, 상기 디스플레이 구동 회로는 복수개의 픽셀 회로를 포함하며; 각각의 픽셀 회로의 데이터단은 대응되는 데이터 라인에 연결되고, 데이터 라인은 데이터 신호를 제공하며; 각각의 픽셀 회로의 게이트단은 대응되는 게이트 라인에 연결되고, 게이트 라인은 게이트 신호를 제공하며; 복수개의 픽셀 회로 중 N1개의 픽셀 회로의 전원단은 모두 동일한 제1 공통 라인에 연결되고, 제1 공통 라인은 전원 전압 신호를 제공하며, N1은 1보다 크고 제1 공유 개수보다 크지 않으며; 제1 공유 개수는 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터, N1개의 픽셀 회로 중 하나의 픽셀 회로의 전류 및 N1개의 픽셀 회로 중 인접한 픽셀 회로 사이의 전원 전압 신호 라인의 저항과 모두 음의 상관관계를 갖고, 박막 전계 효과 트랜지스터의 특성 파라미터는 박막 전계 효과 트랜지스터의 채널의 종횡비와 양의 상관관계를 갖는다. 상기 방식에 의해, 디스플레이 장치의 디스플레이 효과를 효과적으로 향상시킬 수 있다.

Description

디스플레이 구동 회로 및 디스플레이 장치
본 출원은 2022년 6월 27일에 제출된 발명의 명칭이 "디스플레이 구동 회로 및 디스플레이 장치"인 중국 특허 출원 2022107440219의 우선권을 주장하며, 그 전체 내용은 본 명세서에 참조로 포함된다.
본 발명은 디스플레이 기술 분야에 관한 것으로, 특히 디스플레이 구동 회로 및 디스플레이 장치에 관한 것이다.
선행 기술에서 디스플레이 장치는 통상적으로 여러 개의 픽셀 회로를 구비하는데, 예를 들어 OLED(Organic Light-Emitting Diode, 유기 발광 다이오드) 디스플레이 장치에는 통상적으로 OLED를 포함하는 여러 개의 픽셀 회로가 구비되며, 상기 여러 개의 픽셀 회로가 어레이로 배열되고, 각각의 픽셀 회로의 전원단은 각각 전원 라인에 연결되어 전원 신호를 수신하고, 상이한 픽셀 회로는 상이한 전원 라인에 연결된다.
선행 기술은 각각의 픽셀 회로가 모두 하나의 전원 라인에 별도로 연결되어 있기 때문에 디스플레이 장치의 전원 라인 수가 많고 전원 라인의 배선이 상대적으로 복잡하여 전원 라인 사이에 기생 커패시턴스가 많이 발생하기 쉽고 전원 라인 사이의 신호 간섭이 상대적으로 심각하며, 이 밖에 전원 라인이 너무 많은 공간을 차지하여 디스플레이 장치의 회로 설계에 큰 제약이 따르는 단점이 있다. 따라서 상술한 요인의 영향을 받아 현재 디스플레이 장치는 디스플레이 효과가 좋지 못하다.
본 발명이 해결하고자 하는 주요 기술적 과제는 디스플레이 장치의 디스플레이 효과를 개선하는 것이다.
상기 기술적 과제를 해결하기 위해 본 발명이 채택하는 첫 번째 과제 해결 수단에 따르면, 디스플레이 구동 회로는 복수개의 픽셀 회로를 포함하며; 각각의 픽셀 회로의 데이터단은 대응되는 데이터 라인에 연결되고, 데이터 라인은 데이터 신호를 제공하며; 각각의 픽셀 회로의 게이트단은 대응되는 게이트 라인에 연결되고, 게이트 라인은 게이트 신호를 제공하며; 복수개의 픽셀 회로 중 N1개의 픽셀 회로의 전원단은 모두 동일한 제1 공통 라인에 연결되고, 제1 공통 라인은 전원 전압 신호를 제공하며, N1은 1보다 크고 제1 공유 개수보다 크지 않으며; 제1 공유 개수는 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터, N1개의 픽셀 회로 중 하나의 픽셀 회로의 전류 및 N1개의 픽셀 회로 중 인접한 픽셀 회로 사이의 전원 전압 신호 라인의 저항과 모두 음의 상관관계를 갖고, 박막 전계 효과 트랜지스터의 특성 파라미터는 박막 전계 효과 트랜지스터의 채널의 종횡비와 양의 상관관계를 갖는다.
여기서, 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터는 또한 박막 전계 효과 트랜지스터의 이동도, 박막 전계 효과 트랜지스터의 구조 커패시턴스와 각각 양의 상관관계를 갖는다.
여기서, 박막 전계 효과 트랜지스터의 특성 파라미터는 제4 값을 박막 전계 효과 트랜지스터의 채널의 길이로 나눈 몫이고, 제4 값은 박막 전계 효과 트랜지스터의 이동도, 박막 전계 효과 트랜지스터의 채널의 폭과 박막 전계 효과 트랜지스터의 구조 커패시턴스의 곱이다.
여기서, 제1 공유 개수는 제1 값의 1/4승이고, 제1 값은 제1 기설정 상수를 제2 값으로 나눈 몫이며, 제2 값은 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터와 제3 값의 곱이고, 제3 값은 복수개의 픽셀 회로 중 인접한 픽셀 회로 사이의 전원 전압 신호 라인의 저항과 픽셀 회로의 전류의 곱의 제곱이다.
여기서, 제1 공유 개수는 제1 계산 공식에 따라 결정된 값이고; 제1 계산 공식은
이며;
n1은 제1 공유 개수이고, H1은 제1 기설정 상수이며, K는 박막 전계 효과 트랜지스터의 특성 파라미터이고, I는 픽셀 회로의 전류이며, R1은 복수개의 픽셀 회로 중 인접한 픽셀 회로 사이의 전원 전압 신호 라인의 저항이고, μ는 박막 전계 효과 트랜지스터의 이동도이며, W는 박막 전계 효과 트랜지스터의 채널의 폭이고, L은 박막 전계 효과 트랜지스터의 채널의 길이이며, C는 박막 전계 효과 트랜지스터의 구조 커패시턴스이다.
여기서, 제1 기설정 상수는 픽셀 회로의 전류와 양의 상관관계를 갖고, 인접한 픽셀 회로 사이의 전류 파동 값과 음의 상관관계를 갖는다.
여기서, 복수개의 픽셀 회로 중 N2개의 픽셀 회로의 초기화 신호 수신단은 모두 동일한 제2 공통 라인에 연결되고, 제2 공통 라인은 초기화 신호를 제공하며, N2는 1보다 크고 제2 공유 개수보다 크지 않으며; 제2 공유 개수는 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터, N2개의 픽셀 회로 중 하나의 픽셀 회로의 전류 및 N2개의 픽셀 회로 중 인접한 픽셀 회로 사이의 초기화 신호 라인의 저항과 모두 음의 상관관계를 갖고, 박막 전계 효과 트랜지스터의 특성 파라미터는 박막 전계 효과 트랜지스터의 채널의 종횡비와 양의 상관관계를 갖는다.
여기서, 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터는 또한 박막 전계 효과 트랜지스터의 이동도, 박막 전계 효과 트랜지스터의 구조 커패시턴스와 각각 양의 상관관계를 갖는다.
여기서, 픽셀 회로는 제1 발광 제어 모듈, 구동 모듈, 제2 발광 제어 모듈, 스위치 모듈, 저장 모듈, 초기화 모듈, 데이터 기록 모듈 및 발광 모듈을 포함하고; 데이터 기록 모듈의 입력단은 데이터 신호를 수신하며, 데이터 기록 모듈의 출력단은 제2 발광 제어 모듈의 입력단에 연결되고, 제1 발광 제어 모듈의 입력단은 전원 전압 신호를 수신하며, 제1 발광 제어 모듈의 출력단은 구동 모듈의 입력단에 연결되고, 구동 모듈의 출력단은 제2 발광 제어 모듈의 입력단에 연결되며, 제2 발광 제어 모듈의 출력단은 발광 모듈의 입력단에 연결되고, 발광 모듈의 출력단은 접지 전압 신호를 수신하며, 초기화 모듈의 입력단은 초기화 신호를 수신하고, 초기화 모듈의 제1 출력단은 저장 모듈의 입력단에 연결되며, 초기화 모듈의 제2 출력단은 발광 모듈의 입력단에 연결되고, 저장 모듈의 제1 출력단은 스위치 모듈의 입력단에 연결되며, 저장 모듈의 제2 출력단은 구동 모듈의 구동단에 연결되고, 스위치 모듈의 출력단은 구동 모듈의 입력단에 연결된다.
상기 기술적 과제를 해결하기 위해 본 발명이 채택하는 두 번째 과제 해결 수단에 따르면, 디스플레이 장치는 발광 디스플레이 모듈 및 상기 디스플레이 구동 회로를 포함한다.
본 발명의 유익한 효과는 다음과 같다. 선행기술과 달리, 본 발명의 과제 해결 수단은 복수개의 픽셀 회로에 동일한 제1 공통 라인을 공유하여 전원 전압 신호를 수신하는 N1개의 픽셀 회로가 설치되어, 디스플레이 장치 중 제1 공통 라인의 개수를 감소하고 배선 복잡성 및 라인 사이의 기생 커패시턴스를 감소하며, 라인 사이의 신호 간섭을 감소하고 라인이 차지하는 공간을 감소한다. 이 밖에, 제1 공유 개수가 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터, N1개의 픽셀 회로 중 하나의 픽셀 회로의 전류 및 N1개의 픽셀 회로 중 인접한 픽셀 회로 사이의 전원 전압 신호 라인의 저항과 모두 음의 상관관계를 갖고, 박막 전계 효과 트랜지스터의 특성 파라미터가 박막 전계 효과 트랜지스터의 채널의 종횡비와 양의 상관관계를 갖기에, 상기 각 상관관계에 의해 제1 공유 개수를 결정하고, N1이 2보다 크고 제1 공유 개수보다 크지 않도록 함으로써, 동일한 제1 공통 라인에 연결된 픽셀 회로에서 제1 공통 라인에 연결된 라인 길이 차이가 큰 픽셀 회로가 나타나지 않도록 하여, 라인 길이의 큰 차이로 인해 라인 저항 차이가 커지는 것을 방지하며, 각 픽셀 회로에 의해 수신된 전원 전압 신호가 불균일한 상황이 발생하는 것을 방지할 수 있다. 본 발명은 상기 방식에 의해 제1 공통 라인의 개수를 감소하고 제1 공통 라인의 개수 감소에 따른 다른 부정적인 영향을 방지하여 디스플레이 장치의 디스플레이 효과를 개선한다.
도 1은 본 발명에 따른 디스플레이 구동 회로의 일 실시예의 구조 모식도이다.
도 2는 본 발명에 따른 픽셀 회로의 일 실시예의 구조 모식도이다.
도 3은 본 발명에 따른 디스플레이 장치의 일 실시예의 구조 모식도이다.
도 4는 본 발명에 따른 디스플레이 구동 회로의 일 실시예의 구조 모식도이다.
이하, 본 발명의 실시예의 도면과 참조하여 본 발명의 실시예의 과제 해결 수단을 명확하고 완전하게 설명하며, 여기에서 설명된 실시예는 본 발명의 실시예의 일부일 뿐이지 전부 실시예는 아님은 자명하다. 본 발명의 실시예에 기초하여, 창의적인 노력 없이 당업자에 의해 획득된 다른 모든 실시예는 모두 본 발명의 보호 범위에 속한다.
본 발명에서 "제1" 및 "제2"와 같은 용어는 단지 설명의 목적으로 사용된 것으로서, 상대적인 중요도를 나타내거나 암시하거나 지시된 기술적 특징의 수를 함축적으로 특정하는 것으로 이해하여서는 안된다. 본 발명의 설명에 있어서 "복수개"라 함은 명확하고 구체적으로 한정되지 않는 한 2개, 3개 등 적어도 2개를 의미한다. 이 밖에, "포함하다" 및 "갖는다"와 같은 용어와 이들의 변형은 비배타적 포함을 포함하도록 의도된다. 예를 들어, 일련의 단계 또는 유닛을 포함하는 프로세스, 방법, 시스템, 제품 또는 장치는 나열된 단계 또는 유닛에 제한되지 않고 선택적으로 나열되지 않은 단계 또는 유닛을 포함하거나 선택적으로 이러한 프로세스, 방법, 시스템, 제품 또는 장치의 고유한 다른 단계 또는 유닛을 추가로 포함한다.
먼저, 본 발명에서 언급된 디스플레이 장치 중 복수개의 픽셀 회로를 예를 들어 설명한다. 본 발명의 디스플레이 구동 회로는 복수개의 “2T1C 픽셀 회로”로 구성된 복수개의 픽셀 회로를 포함할 수 있고, 구체적으로 도 4를 참조하면 도 4는 본 발명에 따른 디스플레이 구동 회로의 일 실시예의 구조 모식도이며, 도 4에 도시된 바와 같이, 디스플레이 구동 회로는 복수개의 픽셀 회로(11)를 포함하고, 하나의 픽셀 회로(11)에는 2개의 박막 전계 효과 트랜지스터 및 하나의 커패시턴스가 포함되며, 복수개의 픽셀 회로(11)의 전원단은 모두 동일한 전원 공통 라인(VDD)에 연결되고, 각 픽셀 회로(11)는 또한 전원 음극 라인(VSS), 데이터 라인(DATA) 및 게이트 라인(GATE)에 연결된다. 상기 방식에 의해, 복수개의 픽셀 회로(11)가 모두 동일한 전원 공통 라인에 연결된 디스플레이 구동 회로를 구성할 수 있으며, 이는 후술되는 본 발명에 따른 디스플레이 구동 회로의 기본 구조이기도 하다.
이 밖에, 본 발명에 따른 디스플레이 구동 회로의 픽셀 회로는 “2T1C 픽셀 회로”를 제외한 다른 유형의 픽셀 회로일 수도 있으며,실제 필요에 따라 결정할 수 있으며 여기에서는 이에 대해 한정하지 않는다.
본 발명은 먼저 도 1에 도시된 바와 같은 디스플레이 구동 회로를 제공하며, 도 1은 본 발명에 따른 디스플레이 구동 회로의 일 실시예의 구조 모식도이고, 디스플레이 구동 회로는 복수개의 픽셀 회로(11)를 포함한다.
각각의 픽셀 회로(11)의 데이터단은 대응되는 데이터 라인에 연결되고, 데이터 라인은 데이터 신호를 제공하며, 각각의 픽셀 회로(11)의 게이트단은 대응되는 게이트 라인에 연결되고, 게이트 라인은 게이트 신호를 제공한다.
복수개의 픽셀 회로(11) 중 N1개의 픽셀 회로(11)의 전원단은 각각 동일한 제1 공통 라인에 연결되어, 동일한 제1 공통 라인에 의해 제공되는 전원 전압 신호를 수신하고, 상기 N1개의 픽셀 회로의 총 개수는 2보다 크고 제1 공유 개수보다 크지 않으며, 즉 N1은 2보다 크고 제1 공유 개수보다 크지 않다.
여기서, 제1 공유 개수는 픽셀 회로(11) 중 박막 전계 효과 트랜지스터의 특성 파라미터, N1개의 픽셀 회로(11) 중 하나의 픽셀 회로(11)의 전류 및 N1개의 픽셀 회로(11) 중 인접한 픽셀 회로(11) 사이의 전원 전압 신호 라인의 저항과 모두 음의 상관관계를 갖고, 박막 전계 효과 트랜지스터의 특성 파라미터는 박막 전계 효과 트랜지스터의 채널의 종횡비와 양의 상관관계를 갖는다. 상기 양의 상관관계 및 음의 상관관계에 의해, 제1 공유 개수가 항상 디스플레이 구동 회로의 실제 상황에 적응될 수 있도록 한다.
구체적으로, 도 1에 도시된 바와 같이, 제1 픽셀 회로 세트(20)는 상기 N1개의 픽셀 회로를 포함할 수 있고, 하나의 디스플레이 장치의 디스플레이 구동 회로 중 각 픽셀 회로(11)는 통상적으로 동일한 사양의 픽셀 회로(11)에 속하며, 즉, 복수개의 픽셀 회로(11) 중 각 픽셀 회로(11)에 대응되는 박막 전계 효과 트랜지스터의 특성 파라미터, 복수개의 픽셀 회로(11) 중 인접한 픽셀 회로(11) 사이의 전원 전압 신호 라인의 저항, 하나의 픽셀 회로(11)의 전류는 모두 동일하거나 동일한 것으로 간주할 수 있으므로, 임의의 하나의 픽셀 회로(11)에 대응되는 상기 특성 파라미터 및 상기 저항, 및 임의의 2개의 인접한 픽셀 회로(11) 사이의 전원 전압 신호 라인(111)의 저항에 의해, 상기 제1 공유 개수의 계산 방식에 따라 상기 제1 공유 개수를 결정할 수 있다.
픽셀 회로는 OLED픽셀 회로 또는 다른 유형의 픽셀 회로일 수 있고, 구체적으로 실제 필요에 따라 결정할 수 있으며 여기에서는 이에 대해 한정하지 않는다. 실제 응용에서, 종래의 픽셀 회로의 기초상에서 한 층의 금속 점퍼 와이어를 추가하여 제1 공통 라인에 연결하거나, 다른 방식으로 픽셀 회로를 제1 공통 라인에 연결할 수 있으며 여기에서는 이에 대해 한정하지 않는다.
상기 방식에 의해, 디스플레이 구동 회로 중 각 픽셀 회로(11) 사이의 관련 데이터에 의해, 동일한 제1 공통 라인을 공유하는 픽셀 회로(11)의 최대 개수(즉 상기 제1 공유 개수)를 결정하고, 상기 N1개의 픽셀 회로(11)의 개수가 상기 최대 개수를 초과하지 않도록 함으로써, N1개의 픽셀 회로(11)가 각각 전원 전압 신호 라인(111) 사이의 연결 라인의 총 저항과 모두 큰 차이가 없도록 하여 N1개의 픽셀 회로(11) 중 각각의 픽셀 회로(11)에 의해 수신되는 전원 전압 신호의 진폭의 균일성을 향상시키고, 상기 디스플레이 구동 회로를 포함하는 디스플레이 장치의 디스플레이 효과를 개선할 수 있다.
선행기술과 달리, 본 발명의 과제 해결 수단은 복수개의 픽셀 회로에 동일한 제1 공통 라인을 공유하여 전원 전압 신호를 수신하는 N1개의 픽셀 회로가 설치되어, 디스플레이 장치 중 제1 공통 라인의 개수를 감소하고 배선 복잡성 및 라인 사이의 기생 커패시턴스를 감소하며, 라인 사이의 신호 간섭을 감소하고 라인이 차지하는 공간을 감소한다. 이 밖에, 제1 공유 개수가 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터, N1개의 픽셀 회로 중 하나의 픽셀 회로의 전류 및 N1개의 픽셀 회로 중 인접한 픽셀 회로 사이의 전원 전압 신호 라인의 저항과 모두 음의 상관관계를 갖고, 박막 전계 효과 트랜지스터의 특성 파라미터가 박막 전계 효과 트랜지스터의 채널의 종횡비와 양의 상관관계를 갖기에, 상기 각 상관관계에 의해 제1 공유 개수를 결정하고, N1이 2보다 크고 제1 공유 개수보다 크지 않도록 함으로써, 동일한 제1 공통 라인에 연결된 픽셀 회로에서 제1 공통 라인에 연결된 라인 길이 차이가 큰 픽셀 회로가 나타나지 않도록 하여, 라인 길이의 큰 차이로 인해 라인 저항 차이가 커지는 것을 방지하며, 각 픽셀 회로에 의해 수신된 전원 전압 신호가 불균일한 상황이 발생하는 것을 방지할 수 있다. 본 발명은 상기 방식에 의해 제1 공통 라인의 개수를 감소하고 제1 공통 라인의 개수 감소에 따른 다른 부정적인 영향을 방지하여 디스플레이 장치의 디스플레이 효과를 개선한다.
일 실시예에서, 픽셀 회로(11) 중 박막 전계 효과 트랜지스터의 특성 파라미터는 또한 박막 전계 효과 트랜지스터의 이동도, 박막 전계 효과 트랜지스터의 구조 커패시턴스와 각각 양의 상관관계를 갖는다.
구체적으로, 상기 상관관계에 따르면, 박막 전계 효과 트랜지스터의 채널의 종횡비가 클 수록 상응한 박막 전계 효과 트랜지스터의 특성 파라미터가 커진다. 박막 전계 효과 트랜지스터의 이동도가 클 수록 상응한 박막 전계 효과 트랜지스터의 특성 파라미터가 커진다. 박막 전계 효과 트랜지스터의 구조 커패시턴스가 클 수록 상응한 박막 전계 효과 트랜지스터의 특성 파라미터가 커진다.
상기 방식에 의해, 픽셀 회로(11) 중 박막 전계 효과 트랜지스터의 특성 파라미터의 크기를 보다 정확하게 결정하고, 제1 공유 개수의 합리성을 향상시켜 디스플레이 장치의 디스플레이 효과를 더욱 향상시킬 수 있다.
선택적으로, 박막 전계 효과 트랜지스터의 특성 파라미터는 제4 값을 박막 전계 효과 트랜지스터의 채널의 길이로 나눈 몫이고, 제4 값은 박막 전계 효과 트랜지스터의 이동도, 박막 전계 효과 트랜지스터의 채널의 폭과 박막 전계 효과 트랜지스터의 구조 커패시턴스의 곱이다.
구체적으로, 픽셀 회로(11)는 통상적으로 TFT(Thin Film Transistor, 박막 전계 효과 트랜지스터)를 구비하고, 임의의 하나의 픽셀 회로(11) 중 TFT의 이동도, 채널의 폭, 채널의 길이를 얻을 수 있으며, TFT 중 금속층, 절연층 및 활성층으로 이루어진 커패시터의 커패시턴스 값을 획득하여 구조 커패시턴스로 기록한다.
상기 방식에 의해, 픽셀 회로(11) 중 TFT의 각 파라미터에 따라 TFT의 특성 파라미터를 결정하여, 상기 특성 파라미터에 따라 상기 제1 공유 개수를 결정할 수 있어, 각각의 픽셀 회로(11)에 의해 수신된 전원 전압 신호의 진폭의 균일성을 향상시키고, 디스플레이 장치의 디스플레이 효과를 개선할 수 있다.
일 실시예에서, 제1 공유 개수는 제1 값의 1/4승이고, 제1 값은 제1 기설정 상수를 제2 값으로 나눈 몫이며, 제2 값은 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터와 제3 값의 곱이고, 제3 값은 복수개의 픽셀 회로 중 인접한 픽셀 회로 사이의 전원 전압 신호 라인의 저항과 픽셀 회로의 전류의 곱의 제곱이다.
상기 방식에 의해, 디스플레이 구동 회로 중 각 픽셀 회로(11)의 관련 파라미터를 조합하여 제1 공유 개수를 얻을 수 있다.
선택적으로, 제1 공유 개수는 제1 계산 과정에 따라 결정된 값일 수 있다.
여기서, 제1 계산 과정은 다음을 포함한다.
이동도에 폭을 곱하고 길이로 나눈 다음 구조 커패시턴스를 곱하여 제1 값을 얻는다.
하나의 픽셀 회로의 전류에 인접한 픽셀 회로 사이의 전원 전압 신호 라인의 저항을 곱하여 제2 값을 얻는다.
제2 값의 제곱에 제1 값을 곱하여 제3 값을 얻는다.
기설정 상수를 제3 값으로 나누어 제4 값을 얻는다.
제4 값의 네제곱근을 구하여 제1 공유 개수를 얻는다.
구체적으로, 상기 제1 값이 바로 상기 박막 전계 효과 트랜지스터의 특성 파라미터이다.
또는, 상기 제1 계산 과정은 제1 계산 공식으로 표현될 수 있다. 즉 제1 공유 개수는 제1 계산 공식에 따라 결정된 값일 수 있고, 제1 계산 공식은 다음과 같다.
(1)
식 (1)에서, n1은 제1 공유 개수이고, H1은 제1 기설정 상수이며, K는 박막 전계 효과 트랜지스터의 특성 파라미터이고, I는 픽셀 회로의 전류이며, R1은 복수개의 픽셀 회로 중 인접한 픽셀 회로 사이의 전원 전압 신호 라인의 저항이고, μ는 박막 전계 효과 트랜지스터의 이동도이며, W는 박막 전계 효과 트랜지스터의 채널의 폭이고,L 은 박막 전계 효과 트랜지스터의 채널의 길이이며, C는 박막 전계 효과 트랜지스터의 구조 커패시턴스이다.
상기 방식에 의해, 제1 계산 과정 또는 제1 계산 공식에 따라, 각 파라미터의 계산을 합리적으로 응용하여 상대적으로 합리적인 제1 공유 개수를 얻어 상기 N1개의 픽셀 회로(11)에 포함된 픽셀 회로(11)의 개수를 제한함으로써, 디스플레이 장치의 디스플레이 효과를 개선할 수 있다.
선택적으로, 일 예시에서, 제1 기설정 상수는 픽셀 회로(11)의 전류와 양의 상관관계를 갖고, 인접한 픽셀 회로 사이의 전류 파동 값과 음의 상관관계를 갖는다. 구체적으로, 인접한 픽셀 회로 사이의 전류 파동 값은 인접한 픽셀 회로(11) 사이의 전류 차이 값이다. 디스플레이 장치 중 각 픽셀 회로의 디스플레이 밝기의 균일성을 보장하기 위해, 상기 전류 차이 값은 일반적으로 픽셀 회로(11)의 전류의 2%-3% 이내로 제한된다.
다른 일 예시에서, 제1 기설정 상수는 구체적으로 제1 기설정 상수 범위 내에 있을 수 있고, 상기 기설정 상수 범위는 디스플레이 장치의 실제 동작 하드웨어 조건 및/또는 동작 환경 조건에 의해 결정되며,예를 들어 상기 제1 기설정 상수 범위는 0.08-0.12이거나 다른 범위일 수 있으며, 여기에서는 이에 대해 한정하지 않는다.
일 실시예에서, 복수개의 픽셀 회로(11) 중 N2개의 픽셀 회로의 초기화 신호 수신단은 각각 동일한 제2 공통 라인에 연결되어 동일한 제2 공통 라인에 의해 제공되는 초기화 신호를 수신하고, 상기 N2개의 픽셀 회로의 총 개수는 2보다 크고 제2 공유 개수보다 크지 않으며, 즉 N2는 2보다 크고 제2 공유 개수보다 크지 않다.
여기서, 제2 공유 개수는 픽셀 회로(11) 중 박막 전계 효과 트랜지스터의 특성 파라미터, N2개의 픽셀 회로(11) 중 하나의 픽셀 회로(11)의 전류 및 N2개의 픽셀 회로(11) 중 인접한 픽셀 회로(11) 사이의 초기화 신호 라인의 저항과 모두 음의 상관관계를 갖고, 박막 전계 효과 트랜지스터의 특성 파라미터는 박막 전계 효과 트랜지스터의 채널의 종횡비와 양의 상관관계를 갖는다. 상기 양의 상관관계 및 음의 상관관계에 의해, 제2 공유 개수가 항상 디스플레이 구동 회로의 실제 상황에 적응될 수 있도록 한다.
구체적으로, 도 1에 도시된 바와 같이, 제2 픽셀 회로 세트(30)는 상기 N2개의 픽셀 회로를 포함할 수 있고, 하나의 디스플레이 장치의 디스플레이 구동 회로 중 각 픽셀 회로(11)는 통상적으로 동일한 사양의 픽셀 회로(11)에 속하며, 즉, 복수개의 픽셀 회로(11) 중 각 픽셀 회로(11)에 대응되는 박막 전계 효과 트랜지스터의 특성 파라미터, 복수개의 픽셀 회로(11) 중 인접한 픽셀 회로(11) 사이의 초기화 신호 라인의 저항, 하나의 픽셀 회로(11)의 전류는 모두 동일하거나 동일한 것으로 간주할 수 있으므로, 임의의 하나의 픽셀 회로(11)에 대응되는 상기 특성 파라미터 및 상기 저항, 및 임의의 2개의 인접한 픽셀 회로(11) 사이의 초기화 신호 라인(112)의 저항에 의해, 상기 제2 공유 개수의 계산 방식에 따라 상기 제2 공유 개수를 결정할 수 있다.
상기 방식에 의해, 픽셀 회로(11)와 인접한 픽셀 회로(11) 사이의 관련 데이터에 의해, 동일한 제2 공통 라인을 공유하는 픽셀 회로(11)의 최대 개수(즉 상기 제2 공유 개수)를 결정하고, 상기 N2개의 픽셀 회로(11) 중 픽셀 회로(11)의 개수가 상기 최대 개수를 초과하지 않도록 함으로써, N2개의 픽셀 회로(11) 중 각각의 픽셀 회로(11)가 각각 초기화 신호 라인(112) 사이의 연결 라인의 총 저항과 모두 큰 차이가 없도록 하여 각각의 픽셀 회로(11)에 의해 수신되는 초기화 신호의 진폭의 균일성을 향상시키고, 각 픽셀 회로(11)가 초기화 신호에 의해 초기화 처리를 수행한 결과가 일관되게 유지되도록 하여, 상기 디스플레이 구동 회로를 포함하는 디스플레이 장치의 디스플레이 효과를 개선할 수 있다.
설명해야 할 것은, 하나의 제1 픽셀 회로 세트(20) 및 하나의 제2 픽셀 회로 세트(30)에 포함되는 픽셀 회로(11)는 완전히 동일하거나, 완전히 상이하거나, 부분적으로 동일할 수 있다. 즉 동일한 제1 공통 라인에 연결된 복수개의 픽셀 회로(11)는 모두 동일한 제2 공통 라인에 연결되거나, 부분적으로 동일한 제2 공통 라인에 연결되거나, 모두 상이한 제2 공통 라인에 연결될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 상기 제1 픽셀 회로 세트(20) 및 상기 제2 픽셀 회로 세트(30)에서, 2개의 픽셀 회로(11)만 동일한 제1 공통 라인(12) 및 동일한 제2 공통 라인(13)에 동시에 연결된다.
선택적으로, 픽셀 회로(11) 중 박막 전계 효과 트랜지스터의 특성 파라미터는 또한 박막 전계 효과 트랜지스터의 이동도, 박막 전계 효과 트랜지스터의 구조 커패시턴스와 각각 양의 상관관계를 갖는다.
구체적으로, 상기 상관관계에 따르면, 박막 전계 효과 트랜지스터의 채널의 종횡비가 클 수록 상응한 박막 전계 효과 트랜지스터의 특성 파라미터가 커진다. 박막 전계 효과 트랜지스터의 이동도가 클 수록 상응한 박막 전계 효과 트랜지스터의 특성 파라미터가 커진다. 박막 전계 효과 트랜지스터의 구조 커패시턴스가 클 수록 상응한 박막 전계 효과 트랜지스터의 특성 파라미터가 커진다.
상기 방식에 의해, 픽셀 회로(11) 중 박막 전계 효과 트랜지스터의 특성 파라미터의 크기를 보다 정확하게 결정하고, 제1 공유 개수의 합리성을 향상시켜 디스플레이 장치의 디스플레이 효과를 더욱 향상시킬 수 있다.
또한, 박막 전계 효과 트랜지스터의 특성 파라미터는 제4 값을 박막 전계 효과 트랜지스터의 채널의 길이로 나눈 몫이고, 제4 값은 박막 전계 효과 트랜지스터의 이동도, 박막 전계 효과 트랜지스터의 채널의 폭과 박막 전계 효과 트랜지스터의 구조 커패시턴스의 곱이다.
구체적으로, 픽셀 회로(11)는 통상적으로 TFT(Thin Film Transistor, 박막 전계 효과 트랜지스터)를 구비하고, 임의의 하나의 픽셀 회로(11) 중 TFT의 이동도, 채널의 폭, 채널의 길이를 얻을 수 있으며, TFT 중 금속층, 절연층 및 활성층으로 이루어진 커패시터의 커패시턴스 값을 획득하여 구조 커패시턴스로 기록한다.
상기 방식에 의해, 픽셀 회로(11) 중 TFT의 각 파라미터에 따라 TFT의 특성 파라미터를 결정하여, 상기 특성 파라미터에 따라 상기 제2 공유 개수를 결정할 수 있어, 각각의 픽셀 회로(11)에 의해 수신된 초기화 신호의 진폭의 균일성을 향상시키고, 디스플레이 장치의 디스플레이 효과를 개선할 수 있다.
선택적으로, 제2 공유 개수는 제5 값의 1/4승이고, 제5 값은 제2 기설정 상수를 제6 값으로 나눈 몫이며, 제6 값은 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터와 제7 값의 곱이고, 제7 값은 복수개의 픽셀 회로 중 인접한 픽셀 회로 사이의 초기화 신호 라인의 저항과 픽셀 회로의 전류의 곱의 제곱이다.
상기 방식에 의해, 디스플레이 구동 회로 중 각 픽셀 회로(11)의 관련 파라미터를 조합하여 제2 공유 개수를 얻을 수 있다.
또한, 제2 공유 개수는 제2 계산 과정에 따라 결정된 값일 수 있다.
여기서, 제2 계산 과정은 다음을 포함한다.
이동도에 폭을 곱하고 길이로 나눈 다음 구조 커패시턴스를 곱하여 제5 값을 얻는다.
하나의 픽셀 회로의 전류에 인접한 픽셀 회로 사이의 초기화 신호 라인의 저항을 곱하여 제6 값을 얻는다.
제6 값의 제곱에 제5 값을 곱하여 제7 값을 얻는다.
기설정 상수를 제7 값으로 나누어 제8 값을 얻는다.
제8 값의 네제곱근을 구하여 제2 공유 개수를 얻는다.
구체적으로, 상기 제5 값이 바로 상기 박막 전계 효과 트랜지스터의 특성 파라미터이다.
또는, 상기 제2 계산 과정은 제2 계산 공식으로 표현될 수 있다. 즉 제2 공유 개수는 제2 계산 공식에 따라 결정된 값일 수 있고, 제2 계산 공식은 다음과 같다.
(2)
식 (2)에서, n2는 제2 공유 개수이고, H2는 제2 기설정 상수이며, K는 박막 전계 효과 트랜지스터의 특성 파라미터이고, I는 픽셀 회로의 전류이며, R2는 복수개의 픽셀 회로 중 인접한 픽셀 회로 사이의 초기화 신호 라인의 저항이고, μ는 박막 전계 효과 트랜지스터의 이동도이며, W는 박막 전계 효과 트랜지스터의 채널의 폭이고, L은 박막 전계 효과 트랜지스터의 채널의 길이이며, C는 박막 전계 효과 트랜지스터의 구조 커패시턴스이다.
상기 방식에 의해, 제2 계산 과정 또는 제2 계산 공식에 따라, 각 파라미터의 계산을 합리적으로 응용하여 상대적으로 합리적인 제2 공유 개수를 얻어 상기 N2개의 픽셀 회로(11)에 포함된 픽셀 회로(11)의 개수를 제한함으로써, 디스플레이 장치의 디스플레이 효과를 개선할 수 있다.
또한, 일 예시에서, 제2 기설정 상수는 픽셀 회로(11)의 전류와 양의 상관관계를 갖고, 인접한 픽셀 회로 사이의 전류 파동 값과 음의 상관관계를 갖는다. 구체적으로, 인접한 픽셀 회로 사이의 전류 파동 값은 인접한 픽셀 회로(11) 사이의 전류 차이 값이다. 디스플레이 장치 중 각 픽셀 회로의 디스플레이 밝기의 균일성을 보장하기 위해, 상기 전류 차이 값은 일반적으로 픽셀 회로(11)의 전류의 2%-3% 이내로 제한된다.
다른 일 예시에서, 제2 기설정 상수는 구체적으로 제2 기설정 상수 범위 내에 있을 수 있고, 상기 기설정 상수 범위는 디스플레이 장치의 실제 동작 하드웨어 조건 및/또는 동작 환경 조건에 의해 결정되며,예를 들어 상기 제2 기설정 상수 범위는 0.08-0.12이거나 다른 범위일 수 있으며, 여기에서는 이에 대해 한정하지 않는다.
일 실시예에서, 도 2에 도시된 바와 같이, 도 2는 본 발명에 따른 픽셀 회로의 일 실시예의 구조 모식도이고, 픽셀 회로(11)는 제1 발광 제어 모듈(41), 구동 모듈(42), 제2 발광 제어 모듈(43), 스위치 모듈(44), 저장 모듈(45), 초기화 모듈(46), 데이터 기록 모듈(47) 및 발광 모듈(48)을 포함한다.
데이터 기록 모듈(47)의 입력단은 데이터 신호를 수신하며, 데이터 기록 모듈(47)의 출력단은 제2 발광 제어 모듈(43)의 입력단에 연결되고, 제1 발광 제어 모듈(41)의 입력단은 전원 전압 신호를 수신하며, 제1 발광 제어 모듈(41)의 출력단은 구동 모듈(42)의 입력단에 연결되고, 구동 모듈(42)의 출력단은 제2 발광 제어 모듈(43)의 입력단에 연결되며, 제2 발광 제어 모듈(43)의 출력단은 발광 모듈(48)의 입력단에 연결되고, 발광 모듈(48)의 출력단은 접지 전압 신호를 수신하며, 초기화 모듈(46)의 입력단은 초기화 신호를 수신하고, 초기화 모듈(46)의 제1 출력단은 저장 모듈(45)의 입력단에 연결되며, 초기화 모듈(46)의 제2 출력단은 발광 모듈(48)의 입력단에 연결되고, 저장 모듈(45)의 제1 출력단은 스위치 모듈(44)의 입력단에 연결되며, 저장 모듈(45)의 제2 출력단은 구동 모듈(42)의 구동단에 연결되고, 스위치 모듈(44)의 출력단은 구동 모듈(42)의 입력단에 연결된다.
선택적으로, 도 2에 도시된 바와 같이, 픽셀 회로(11)는 박막 전계 효과 트랜지스터(49)를 더 포함한다.
데이터 기록 모듈(47)의 출력단은 박막 전계 효과 트랜지스터(49)의 제1 단에 연결되고, 박막 전계 효과 트랜지스터(49)의 제2 단은 제2 발광 제어 모듈(43)의 입력단에 연결되며, 박막 전계 효과 트랜지스터(49)의 구동단은 게이트 신호를 수신하고, 제1 발광 제어 모듈(41)의 구동단 및 제2 발광 제어 모듈(43)의 구동단은 모두 발광 제어 신호를 수신한다.
본 발명은 도 3에 도시된 바와 같은 디스플레이 장치를 더 제공하며, 도 3은 본 발명에 따른 디스플레이 장치의 일 실시예의 구조 모식도이고, 디스플레이 장치(50)는 발광 디스플레이 모듈(51) 및 디스플레이 구동 회로(52)를 포함하며, 디스플레이 구동 회로(52)는 전술한 실시예 중 어느 하나에 따른 디스플레이 구동 회로일 수 있다.
상기 디스플레이 장치는 차량 탑재 디스플레이 장치, TV, 모바일 단말 디스플레이 또는 다른 유형의 디스플레이 장치일 수 있으며, 여기에서는 이에 대해 한정하지 않는다.
선행기술과 달리, 본 발명의 과제 해결 수단은 복수개의 픽셀 회로에 동일한 제1 공통 라인을 공유하여 전원 전압 신호를 수신하는 N1개의 픽셀 회로가 설치되어, 디스플레이 장치 중 제1 공통 라인의 개수를 감소하고 배선 복잡성 및 라인 사이의 기생 커패시턴스를 감소하며, 라인 사이의 신호 간섭을 감소하고 라인이 차지하는 공간을 감소한다. 이 밖에, 제1 공유 개수가 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터, N1개의 픽셀 회로 중 하나의 픽셀 회로의 전류 및 N1개의 픽셀 회로 중 인접한 픽셀 회로 사이의 전원 전압 신호 라인의 저항과 모두 음의 상관관계를 갖고, 박막 전계 효과 트랜지스터의 특성 파라미터가 박막 전계 효과 트랜지스터의 채널의 종횡비와 양의 상관관계를 갖기에, 상기 각 상관관계에 의해 제1 공유 개수를 결정하고, N1이 2보다 크고 제1 공유 개수보다 크지 않도록 함으로써, 동일한 제1 공통 라인에 연결된 픽셀 회로에서 제1 공통 라인에 연결된 라인 길이 차이가 큰 픽셀 회로가 나타나지 않도록 하여, 라인 길이의 큰 차이로 인해 라인 저항 차이가 커지는 것을 방지하며, 각 픽셀 회로에 의해 수신된 전원 전압 신호가 불균일한 상황이 발생하는 것을 방지할 수 있다. 본 발명은 상기 방식에 의해 제1 공통 라인의 개수를 감소하고 제1 공통 라인의 개수 감소에 따른 다른 부정적인 영향을 방지하여 디스플레이 장치의 디스플레이 효과를 개선한다.
상기 내용은 본 발명의 실시형태일 뿐이며, 본 발명의 특허 보호 범위를 제한하는 것은 아니며, 본 발명의 명세서 및 도면을 이용하여 이루어진 등가 구조 또는 등가 변환, 또는 기타 관련 기술 분야에서 직간접적으로 사용하는 것은 모두 본 발명의 특허 보호 범위에 포함된다.
11: 픽셀 회로
111: 전원 전압 신호 라인
112: 초기화 신호 라인
12: 제1 공통 라인
13: 제2 공통 라인
20: 제1 픽셀 회로 세트
30: 제2 픽셀 회로 세트
41: 제1 발광 제어 모듈
42: 구동 모듈
43: 제2 발광 제어 모듈
44: 스위치 모듈
45: 저장 모듈
46: 초기화 모듈
47: 데이터 기록 모듈
48: 발광 모듈
49: 박막 전계 효과 트랜지스터
50: 디스플레이 장치
51: 발광 디스플레이 모듈
52: 디스플레이 구동 회로.

Claims (15)

  1. 복수개의 픽셀 회로를 포함하는 디스플레이 구동 회로에 있어서,
    각각의 상기 픽셀 회로의 데이터단은 대응되는 데이터 라인에 연결되고, 상기 데이터 라인은 데이터 신호를 제공하며; 각각의 상기 픽셀 회로의 스캐닝 게이트단은 대응되는 게이트 라인에 연결되고, 상기 게이트 라인은 게이트 신호를 제공하며; 상기 복수개의 픽셀 회로 중 N1개의 픽셀 회로의 전원단은 모두 동일한 제1 공통 라인에 연결되고, 상기 제1 공통 라인은 전원 전압 신호를 제공하며, 상기 N1은 2보다 크고 제1 공유 개수보다 크지 않으며;
    상기 제1 공유 개수는 상기 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터, 상기 N1개의 픽셀 회로 중 하나의 픽셀 회로의 전류 및 상기 N1개의 픽셀 회로 중 인접한 픽셀 회로 사이의 전원 전압 신호 라인의 저항과 모두 음의 상관관계를 갖고, 상기 박막 전계 효과 트랜지스터의 특성 파라미터는 상기 박막 전계 효과 트랜지스터의 채널의 종횡비와 양의 상관관계를 갖는 것을 특징으로 하는 디스플레이 구동 회로.
  2. 제1항에 있어서,
    상기 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터는 또한 상기 박막 전계 효과 트랜지스터의 이동도, 상기 박막 전계 효과 트랜지스터의 구조 커패시턴스와 각각 양의 상관관계를 갖는 것을 특징으로 하는 디스플레이 구동 회로.
  3. 제2항에 있어서,
    상기 구조 커패시턴스는 상응한 상기 박막 전계 효과 트랜지스터 중 금속층, 절연층 및 활성층으로 이루어진 커패시터의 커패시턴스 값인 것을 특징으로 하는 디스플레이 구동 회로.
  4. 제2항에 있어서,
    상기 박막 전계 효과 트랜지스터의 특성 파라미터는 제4 값을 상기 박막 전계 효과 트랜지스터의 채널의 길이로 나눈 몫이고, 상기 제4 값은 상기 박막 전계 효과 트랜지스터의 이동도, 상기 박막 전계 효과 트랜지스터의 채널의 폭과 상기 박막 전계 효과 트랜지스터의 구조 커패시턴스의 곱인 것을 특징으로 하는 디스플레이 구동 회로.
  5. 제1항에 있어서,
    상기 제1 공유 개수는 제1 값의 1/4승이고, 상기 제1 값은 제1 기설정 상수를 제2 값으로 나눈 몫이며, 상기 제2 값은 상기 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터와 제3 값의 곱이고, 상기 제3 값은 상기 복수개의 픽셀 회로 중 인접한 픽셀 회로 사이의 전원 전압 신호 라인의 저항과 상기 픽셀 회로의 전류의 곱의 제곱인 것을 특징으로 하는 디스플레이 구동 회로.
  6. 제5항에 있어서,
    상기 제1 공유 개수는 제1 계산 공식에 따라 결정된 값이고;
    상기 제1 계산 공식:

    상기 식에서, n1은 제1 공유 개수이고, H1은 제1 기설정 상수이며, K는 박막 전계 효과 트랜지스터의 특성 파라미터이고, I는 픽셀 회로의 전류이며, R1은 복수개의 픽셀 회로 중 인접한 픽셀 회로 사이의 전원 전압 신호 라인의 저항이고, μ는 박막 전계 효과 트랜지스터의 이동도이며, W는 박막 전계 효과 트랜지스터의 채널의 폭이고, L은 박막 전계 효과 트랜지스터의 채널의 길이이며, C는 박막 전계 효과 트랜지스터의 구조 커패시턴스인 것을 특징으로 하는 디스플레이 구동 회로.
  7. 제5항에 있어서,
    상기 제1 기설정 상수는 상기 픽셀 회로의 전류와 양의 상관관계를 갖고, 인접한 상기 픽셀 회로 사이의 전류 파동 값과 음의 상관관계를 갖는 것을 특징으로 하는 디스플레이 구동 회로.
  8. 제1항에 있어서,
    상기 복수개의 픽셀 회로 중 N2개의 픽셀 회로의 초기화 신호 수신단은 모두 동일한 제2 공통 라인에 연결되고, 상기 제2 공통 라인은 초기화 신호를 제공하며, 상기 N2는 2보다 크고 제2 공유 개수보다 크지 않으며;
    상기 제2 공유 개수는 상기 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터, 상기 N2개의 픽셀 회로 중 하나의 픽셀 회로의 전류 및 상기 N2개의 픽셀 회로 중 인접한 픽셀 회로 사이의 초기화 신호 라인의 저항과 모두 음의 상관관계를 갖고, 상기 박막 전계 효과 트랜지스터의 특성 파라미터는 상기 박막 전계 효과 트랜지스터의 채널의 종횡비와 양의 상관관계를 갖는 것을 특징으로 하는 디스플레이 구동 회로.
  9. 제8항에 있어서,
    상기 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터는 또한 상기 박막 전계 효과 트랜지스터의 이동도, 상기 박막 전계 효과 트랜지스터의 구조 커패시턴스와 각각 양의 상관관계를 갖는 것을 특징으로 하는 디스플레이 구동 회로.
  10. 제8항에 있어서,
    상기 제2 공유 개수는 제5 값의 1/4승이고, 상기 제5 값은 제2 기설정 상수를 제6 값으로 나눈 몫이며, 상기 제6 값은 상기 픽셀 회로 중 박막 전계 효과 트랜지스터의 특성 파라미터와 제7 값의 곱이고, 상기 제7 값은 상기 복수개의 픽셀 회로 중 인접한 픽셀 회로 사이의 초기화 신호 라인의 저항과 상기 픽셀 회로의 전류의 곱의 제곱인 것을 특징으로 하는 디스플레이 구동 회로.
  11. 제10에 있어서,
    상기 제2 공유 개수는 제2 계산 과정에 따라 결정된 값이고;
    상기 제2 계산 공식:
    :
    상기 식에서, n2는 제2 공유 개수이고, H2는 제2 기설정 상수이며, K는 박막 전계 효과 트랜지스터의 특성 파라미터이고, I는 픽셀 회로의 전류이며, R2는 복수개의 픽셀 회로 중 인접한 픽셀 회로 사이의 초기화 신호 라인의 저항이고, μ는 박막 전계 효과 트랜지스터의 이동도이며, W는 박막 전계 효과 트랜지스터의 채널의 폭이고, L은 박막 전계 효과 트랜지스터의 채널의 길이이며, C는 박막 전계 효과 트랜지스터의 구조 커패시턴스인 것을 특징으로 하는 디스플레이 구동 회로.
  12. 제11항에 있어서,
    상기 제2 기설정 상수는 상기 픽셀 회로의 전류와 양의 상관관계를 갖고, 인접한 상기 픽셀 회로 사이의 전류 파동 값과 음의 상관관계를 갖는 것을 특징으로 하는 디스플레이 구동 회로.
  13. 제1항에 있어서,
    상기 픽셀 회로는 제1 발광 제어 모듈, 구동 모듈, 제2 발광 제어 모듈, 스위치 모듈, 저장 모듈, 초기화 모듈, 데이터 기록 모듈 및 발광 모듈을 포함하고;
    상기 데이터 기록 모듈의 입력단은 데이터 신호를 수신하며, 상기 데이터 기록 모듈의 출력단은 상기 제2 발광 제어 모듈의 입력단에 연결되고, 상기 제1 발광 제어 모듈의 입력단은 전원 전압 신호를 수신하며, 상기 제1 발광 제어 모듈의 출력단은 상기 구동 모듈의 입력단에 연결되고, 상기 구동 모듈의 출력단은 상기 제2 발광 제어 모듈의 입력단에 연결되며, 상기 제2 발광 제어 모듈의 출력단은 상기 발광 모듈의 입력단에 연결되고, 상기 발광 모듈의 출력단은 접지 전압 신호를 수신하며, 상기 초기화 모듈의 입력단은 초기화 신호를 수신하고, 상기 초기화 모듈의 제1 출력단은 상기 저장 모듈의 입력단에 연결되며, 상기 초기화 모듈의 제2 출력단은 상기 발광 모듈의 입력단에 연결되고, 상기 저장 모듈의 제1 출력단은 상기 스위치 모듈의 입력단에 연결되며, 상기 저장 모듈의 제2 출력단은 상기 구동 모듈의 구동단에 연결되고, 상기 스위치 모듈의 출력단은 상기 구동 모듈의 입력단에 연결되는 것을 특징으로 하는 디스플레이 구동 회로.
  14. 제13항에 있어서,
    상기 픽셀 회로는 박막 전계 효과 트랜지스터를 더 포함하고;
    상기 데이터 기록 모듈의 출력단은 상기 박막 전계 효과 트랜지스터의 제1 단에 연결되고, 상기 박막 전계 효과 트랜지스터의 제2 단은 상기 제2 발광 제어 모듈의 입력단에 연결되며, 상기 박막 전계 효과 트랜지스터의 구동단은 게이트 신호를 수신하고, 상기 제1 발광 제어 모듈의 구동단 및 상기 제2 발광 제어 모듈의 구동단은 모두 발광 제어 신호를 수신하는 것을 특징으로 하는 디스플레이 구동 회로.
  15. 디스플레이 장치에 있어서,
    발광 디스플레이 모듈 및 제1항에 따른 디스플레이 구동 회로를 포함하는 것을 특징으로 하는 디스플레이 장치.
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