JP2010019944A - 画像表示装置 - Google Patents
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Abstract
【課題】選択信号供給部の出力回路に要求される高い電流供給能力及び高速動作を実現しつつ、非選択期間の選択線にそれぞれ接続されている各アクティブ素子及び選択信号供給部の出力回路に要求される電流の低減とを実現することができる画像表示装置を提供する。
【解決手段】アクティブマトリックス回路101の複数の選択線121に選択信号を所定のタイミングで順次供給する選択信号供給部102と、同回路101の複数の画素信号線122に画素信号を選択信号が供給されている選択期間中の所定のタイミングで供給する画素信号供給部104とを備える。選択信号供給部の出力回路103は、有機半導体のpチャネルFETが用いられ、そのFETが選択信号の供給されない非選択期間中にオフになるように構成されている。アクティブマトリックス回路の複数のアクティブ素子123は、有機半導体のnチャネルFETで構成されている。
【選択図】図1
【解決手段】アクティブマトリックス回路101の複数の選択線121に選択信号を所定のタイミングで順次供給する選択信号供給部102と、同回路101の複数の画素信号線122に画素信号を選択信号が供給されている選択期間中の所定のタイミングで供給する画素信号供給部104とを備える。選択信号供給部の出力回路103は、有機半導体のpチャネルFETが用いられ、そのFETが選択信号の供給されない非選択期間中にオフになるように構成されている。アクティブマトリックス回路の複数のアクティブ素子123は、有機半導体のnチャネルFETで構成されている。
【選択図】図1
Description
本発明は、表示画面を構成する各画素の表示状態を制御するためのアクティブマトリクス回路を備えた、液晶ディスプレイ、有機EL(Electro Luminescence)ディスプレイ、電子ペーパー、フレキシブル表示装置、電子本、可搬型表示装置などの画像表示装置に関するものである。
従来、この種の画像表示装置として、アクティブマトリクス回路のアクティブ素子として、電界効果トランジスタ(FET:Field Effect Transistor)である薄膜トランジスタ(TFT:Thin Film Transistor)を使用したものが知られている。このアクティブマトリクス回路では、FETからなるアクティブ素子のゲート端子(選択信号入力端子)に入力される選択信号が所定のタイミングで順次供給される複数の選択線が、表示画面の複数の走査線それぞれに沿って配置されている。各選択線には、対応する走査線に沿って配置されている複数のアクティブ素子のゲート端子が接続され、互いに異なるタイミングで、アクティブ素子をアクティブ状態(オン状態)にするための選択信号が所定の選択期間だけ供給される。また、アクティブ素子の例えばソース端子(画素信号入力端子)に入力される信号が所定のタイミングで供給される複数の画素信号線が、上記複数の選択線に交差するように配置されている。各画素信号線には、その画素信号線に沿って位置する複数の画素に対応する複数のアクティブ素子のソース端子(画素信号入力端子)が接続され、画像データに基づいて、上記選択期間にオンされているアクティブ素子から画素構成部材に駆動信号を出力するための画素信号が供給される。このように選択期間にオンされているアクティブ素子の画素信号入力端子に画素信号が入力されると、当該アクティブ素子の駆動信号出力端子から、対応する画素構成部材に駆動信号が出力され、この駆動信号により画素の表示状態が変化する。
また、上記画像表示装置は、上記複数の選択線それぞれに選択信号を所定のタイミングで順次供給する選択信号供給部と、上記複数の画素信号線それぞれに画素信号を所定のタイミングで供給する画素信号供給部とを更に備える。選択信号供給部は、上記複数の選択線それぞれが直接接続された複数の出力回路を有し、各出力回路から対応する選択線に選択信号が出力される。また、画素信号供給部も同様に、上記複数の画素信号線それぞれが直接接続された複数の出力回路を有し、各出力回路から対応する画素信号線に画素信号が出力される。
上記画像表示装置において、特に、上記選択信号供給部の複数の出力回路はそれぞれ、選択対象の選択線に選択信号を供給する選択期間に、その選択線にゲート端子(選択信号入力端子)が接続されている複数のアクティブ素子を同時に且つ速やかにアクティブ状態(オン状態)にするように電流を出力する必要がある。そのため、上記選択信号供給部の出力回路は、高い電流供給能力と高速動作が要求される。
また、上記複数の選択線には選択信号が順次供給されるため、個々の選択線については選択信号が供給されない非選択期間が、上記選択信号が供給される選択期間に比較してかなり長い期間となっている。そのため、上記画像表示装置における消費電力を抑えるには、かかる比較的長い非選択期間の選択線に接続されている各アクティブ素子に不要な電流が流れないようにするとともに、上記選択信号供給部の上記非選択期間の選択線に接続されている出力回路についても、不要な電流が流れないように構成することが要求される。
本発明は、以上の問題に鑑みなされたものであり、その目的とするところは、アクティブマトリックス回路の選択線に選択信号を供給する選択信号供給部の出力回路に要求される高い電流供給能力及び高速動作を実現しつつ、非選択期間の選択線にそれぞれ接続されている各アクティブ素子及び選択信号供給部の出力回路に要求される電流の低減とを実現することができる画像表示装置を提供することである。
上記目的を達成するために、請求項1の発明は、表示画面を構成する複数の画素に対応させて複数の画素構成部材がマトリックス状に配置され該複数の画素構成部材それぞれに印加される駆動信号によって各画素の表示状態が変化する表示部と、該複数の画素ごとに該画素構成部材へ印加する駆動信号を制御するための複数のアクティブ素子が、各画素構成部材に対応するようにマトリックス状に配置されたアクティブマトリクス回路とを備え、該アクティブ素子は、そのアクティブ素子の動作状態を該駆動電圧が出力可能な状態にするための選択信号が入力される選択信号入力端子と、該画素構成部材に印加する該駆動信号を生成するための画素信号が入力される画素信号入力端子と、該画素信号入力端子に画素信号が入力されたときに該駆動信号を該画素構成部材に出力する駆動信号出力端子とを有する画像表示装置において、該表示画面の複数の走査線それぞれに沿って配置された複数の選択線に、該アクティブ素子の選択信号入力端子に入力するための該選択信号を、所定のタイミングで順次供給する選択信号供給部と、該表示画面の該複数の走査線と交差するように配置された複数の画素信号線に、該アクティブ素子の画素信号入力端子に入力するための該画素信号を、該選択信号が供給されている選択期間中の所定のタイミングで供給する画素信号供給部とを更に備え、該選択信号供給部を構成する回路のうち該選択線が直接接続されている出力回路は、チャネルのキャリア移動度及びキャリア極性が互いに異なる2種類の電界効果トランジスタのうち、該キャリア移動度がより高い一方のキャリア極性の電界効果トランジスタが用いられ、その電界効果トランジスタが該選択信号の供給されない非選択期間中にオフになるように構成され、該複数のアクティブ素子は、該2種類の電界効果トランジスタのうち他方のキャリア極性の電界効果トランジスタで構成されていることを特徴とするものである。
また、請求項2の発明は、請求項1の画像表示装置において、上記選択信号供給部の上記出力回路を構成する上記一方の電界効果トランジスタは、pチャネル電界効果トランジスタであり、上記アクティブ素子を構成する上記他方の電界効果トランジスタは、nチャネル電界効果トランジスタであることを特徴とするものである。
また、請求項3の発明は、請求項2の画像表示装置において、上記pチャネル電界効果トランジスタ及び上記nチャネル電界効果トランジスタは、有機半導体からなる電界効果トランジスタであることを特徴とするものである。
また、請求項4の発明は、請求項2又は3の画像表示装置において、上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、上記アクティブ素子を構成するnチャネル電界効果トランジスタの閾値をV(N) thとし、上記選択信号供給部の出力回路から出力される負極性の電圧Voutの出力範囲をVout1≦Vout≦Vout2としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、(Vout1−V(N) th)<V共通<(Vout2−V(N) th)の条件を満たすことを特徴とするものである。
また、請求項5の発明は、請求項2又は3の画像表示装置において、上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、上記アクティブ素子を構成するnチャネル電界効果トランジスタの閾値をV(N) thとし、上記選択信号供給部の出力回路から出力される負極性の電圧Voutの出力範囲をVout1≦Vout≦Vout2とし、該画素構成部材で黒表示する場合の該対向電極に対する該画素電極の電位をV黒(>0)とし、該画素構成部材で白表示する場合の該対向電極に対する該画素電極の電位をV白(<0)としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、(Vout1−V白−V(N) th)<V共通<(Vout2−V黒−V(N) th)の条件を満たすことを特徴とするものである。
また、請求項6の発明は、請求項2又は3の画像表示装置において、上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、上記アクティブ素子を構成するnチャネル電界効果トランジスタの閾値をV(N) thとし、上記選択信号供給部の出力回路から出力される負極性の電圧Voutの出力範囲をVout1≦Vout≦Vout2とし、該画素構成部材で黒表示する場合の該対向電極に対する該画素電極の電位をV黒(<0)とし、該画素構成部材で白表示する場合の該対向電極に対する該画素電極の電位をV白(>0)としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、(Vout1−V黒−V(N) th)<V共通<(Vout2−V白−V(N) th)の条件を満たすことを特徴とするものである。
また、請求項7の発明は、請求項1の画像表示装置において、上記選択信号供給部の上記出力回路を構成する上記一方の電界効果トランジスタは、nチャネル電界効果トランジスタであり、上記アクティブ素子を構成する上記他方の電界効果トランジスタは、pチャネル電界効果トランジスタであることを特徴とするものである。
また、請求項8の発明は、請求項7の画像表示装置において、上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、上記アクティブ素子を構成するpチャネル電界効果トランジスタの閾値をV(P) thとし、上記選択信号供給部の出力回路から出力される正極性の電圧Voutの出力範囲をVout2≦Vout≦Vout1としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、(Vout2−V(P) th)<V共通<(Vout1−V(P) th)の条件を満たすことを特徴とするものである。
また、請求項9の発明は、請求項7の画像表示装置において、上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、上記アクティブ素子を構成するpチャネル電界効果トランジスタの閾値をV(P) thとし、上記選択信号供給部の出力回路から出力される正極性の電圧Voutの出力範囲をVout2≦Vout≦Vout1とし、該画素構成部材で黒表示する場合の該対向電極に対する該画素電極の電位をV黒(>0)とし、該画素構成部材で白表示する場合の該対向電極に対する該画素電極の電位をV白(<0)としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、(Vout2−V黒−V(P) th)<V共通<(Vout1−V白−V(P) th)の条件を満たすことを特徴とするものである。
また、請求項10の発明は、請求項7の画像表示装置において、上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、上記アクティブ素子を構成するpチャネル電界効果トランジスタの閾値をV(P) thとし、上記選択信号供給部の出力回路から出力される正極性の電圧Voutの出力範囲をVout2≦Vout≦Vout1とし、該画素構成部材で黒表示する場合の該対向電極に対する該画素電極の電位をV黒(<0)とし、該画素構成部材で白表示する場合の該対向電極に対する該画素電極の電位をV白(>0)としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、(Vout2−V白−V(P) th)<V共通<(Vout1−V黒−V(P) th)の条件を満たすことを特徴とするものである。
また、請求項11の発明は、請求項1乃至10のいずれかのの画像表示装置において、上記選択信号供給部の上記出力回路は、上記一方の電界効果トランジスタのゲート端子に入力端子が設定され、該電界効果トランジスタのソース端子が接地され、該電界効果トランジスタのドレイン端子が負荷を介して電源回路に接続され該ドレイン端子が出力端子に設定された反転回路であることを特徴とするものである。
また、請求項12の発明は、請求項1乃至11のいずれかの画像表示装置において、上記反転回路における上記負荷は、上記一方の電界効果トランジスタと同じ種類の電界効果トランジスタが用いられ、該電界効果トランジスタのゲート端子とソース端子又はドレイン端子とを短絡させて構成したものであることを特徴とするものである。
また、請求項13の発明は、請求項1乃至12のいずれかの画像表示装置において、上記電界効果トランジスタは薄膜トランジスタであることを特徴とするものである。
また、請求項2の発明は、請求項1の画像表示装置において、上記選択信号供給部の上記出力回路を構成する上記一方の電界効果トランジスタは、pチャネル電界効果トランジスタであり、上記アクティブ素子を構成する上記他方の電界効果トランジスタは、nチャネル電界効果トランジスタであることを特徴とするものである。
また、請求項3の発明は、請求項2の画像表示装置において、上記pチャネル電界効果トランジスタ及び上記nチャネル電界効果トランジスタは、有機半導体からなる電界効果トランジスタであることを特徴とするものである。
また、請求項4の発明は、請求項2又は3の画像表示装置において、上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、上記アクティブ素子を構成するnチャネル電界効果トランジスタの閾値をV(N) thとし、上記選択信号供給部の出力回路から出力される負極性の電圧Voutの出力範囲をVout1≦Vout≦Vout2としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、(Vout1−V(N) th)<V共通<(Vout2−V(N) th)の条件を満たすことを特徴とするものである。
また、請求項5の発明は、請求項2又は3の画像表示装置において、上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、上記アクティブ素子を構成するnチャネル電界効果トランジスタの閾値をV(N) thとし、上記選択信号供給部の出力回路から出力される負極性の電圧Voutの出力範囲をVout1≦Vout≦Vout2とし、該画素構成部材で黒表示する場合の該対向電極に対する該画素電極の電位をV黒(>0)とし、該画素構成部材で白表示する場合の該対向電極に対する該画素電極の電位をV白(<0)としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、(Vout1−V白−V(N) th)<V共通<(Vout2−V黒−V(N) th)の条件を満たすことを特徴とするものである。
また、請求項6の発明は、請求項2又は3の画像表示装置において、上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、上記アクティブ素子を構成するnチャネル電界効果トランジスタの閾値をV(N) thとし、上記選択信号供給部の出力回路から出力される負極性の電圧Voutの出力範囲をVout1≦Vout≦Vout2とし、該画素構成部材で黒表示する場合の該対向電極に対する該画素電極の電位をV黒(<0)とし、該画素構成部材で白表示する場合の該対向電極に対する該画素電極の電位をV白(>0)としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、(Vout1−V黒−V(N) th)<V共通<(Vout2−V白−V(N) th)の条件を満たすことを特徴とするものである。
また、請求項7の発明は、請求項1の画像表示装置において、上記選択信号供給部の上記出力回路を構成する上記一方の電界効果トランジスタは、nチャネル電界効果トランジスタであり、上記アクティブ素子を構成する上記他方の電界効果トランジスタは、pチャネル電界効果トランジスタであることを特徴とするものである。
また、請求項8の発明は、請求項7の画像表示装置において、上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、上記アクティブ素子を構成するpチャネル電界効果トランジスタの閾値をV(P) thとし、上記選択信号供給部の出力回路から出力される正極性の電圧Voutの出力範囲をVout2≦Vout≦Vout1としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、(Vout2−V(P) th)<V共通<(Vout1−V(P) th)の条件を満たすことを特徴とするものである。
また、請求項9の発明は、請求項7の画像表示装置において、上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、上記アクティブ素子を構成するpチャネル電界効果トランジスタの閾値をV(P) thとし、上記選択信号供給部の出力回路から出力される正極性の電圧Voutの出力範囲をVout2≦Vout≦Vout1とし、該画素構成部材で黒表示する場合の該対向電極に対する該画素電極の電位をV黒(>0)とし、該画素構成部材で白表示する場合の該対向電極に対する該画素電極の電位をV白(<0)としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、(Vout2−V黒−V(P) th)<V共通<(Vout1−V白−V(P) th)の条件を満たすことを特徴とするものである。
また、請求項10の発明は、請求項7の画像表示装置において、上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、上記アクティブ素子を構成するpチャネル電界効果トランジスタの閾値をV(P) thとし、上記選択信号供給部の出力回路から出力される正極性の電圧Voutの出力範囲をVout2≦Vout≦Vout1とし、該画素構成部材で黒表示する場合の該対向電極に対する該画素電極の電位をV黒(<0)とし、該画素構成部材で白表示する場合の該対向電極に対する該画素電極の電位をV白(>0)としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、(Vout2−V白−V(P) th)<V共通<(Vout1−V黒−V(P) th)の条件を満たすことを特徴とするものである。
また、請求項11の発明は、請求項1乃至10のいずれかのの画像表示装置において、上記選択信号供給部の上記出力回路は、上記一方の電界効果トランジスタのゲート端子に入力端子が設定され、該電界効果トランジスタのソース端子が接地され、該電界効果トランジスタのドレイン端子が負荷を介して電源回路に接続され該ドレイン端子が出力端子に設定された反転回路であることを特徴とするものである。
また、請求項12の発明は、請求項1乃至11のいずれかの画像表示装置において、上記反転回路における上記負荷は、上記一方の電界効果トランジスタと同じ種類の電界効果トランジスタが用いられ、該電界効果トランジスタのゲート端子とソース端子又はドレイン端子とを短絡させて構成したものであることを特徴とするものである。
また、請求項13の発明は、請求項1乃至12のいずれかの画像表示装置において、上記電界効果トランジスタは薄膜トランジスタであることを特徴とするものである。
本発明において、アクティブマトリックス回路の複数の選択線に選択信号を順次供給する選択信号供給部を構成する回路のうち選択線が直接接続されている出力回路は、チャネルのキャリア移動度及びキャリア極性が互いに異なる2種類の電界効果トランジスタのうち、キャリア移動度がより高い一方のキャリア極性の電界効果トランジスタで構成された回路である。このキャリア移動度がより高い電界効果トランジスタで構成された回路により、比較的短い各選択期間において、複数のアクティブ素子の選択信号入力端子が接続されている選択線に、その複数のアクティブ素子の動作状態を上記駆動電圧が出力可能な状態にするために必要とされる十分な電流量の選択信号を速やかに供給することができる。一方、選択線に選択信号が供給されない比較的長い非選択期間中には、上記出力回路の電界効果トランジスタがオフになり、電界効果トランジスタを流れる貫通電流がほとんどゼロになるので、非選択期間の選択線に接続されている出力回路に流れる電流を低減することができる。
しかも、本発明において、上記選択信号供給部の出力回路から選択線を介して選択信号が供給される複数のアクティブ素子は、上記2種類の電界効果トランジスタのうち、キャリア移動度がより低い他方のキャリア極性の電界効果トランジスタで構成されている。すなわち、選択信号供給部の出力回路の電界効果トランジスタと、その出力回路に選択線を介して接続される各アクティブ素子の電界効果トランジスタは、チャネルのキャリア極性が異なる。そのため、上記非選択期間において、選択信号供給部の出力回路から出力される出力電圧は、その出力回路の電界効果トランジスタのキャリア極性と同じ極性の電源電圧とアース電位(ゼロ電位)との間の電圧になる。この出力電圧は、その出力電圧が印加される各アクティブ素子を構成するキャリア極性が逆極性の電界効果トランジスタがオフになる電圧である。従って、上記非選択期間では、各アクティブ素子の電界効果トランジスタを流れる貫通電流がほとんどゼロになるので、非選択期間の選択線に接続されている各アクティブ素子に流れる電流も低減することができる。
しかも、本発明において、上記選択信号供給部の出力回路から選択線を介して選択信号が供給される複数のアクティブ素子は、上記2種類の電界効果トランジスタのうち、キャリア移動度がより低い他方のキャリア極性の電界効果トランジスタで構成されている。すなわち、選択信号供給部の出力回路の電界効果トランジスタと、その出力回路に選択線を介して接続される各アクティブ素子の電界効果トランジスタは、チャネルのキャリア極性が異なる。そのため、上記非選択期間において、選択信号供給部の出力回路から出力される出力電圧は、その出力回路の電界効果トランジスタのキャリア極性と同じ極性の電源電圧とアース電位(ゼロ電位)との間の電圧になる。この出力電圧は、その出力電圧が印加される各アクティブ素子を構成するキャリア極性が逆極性の電界効果トランジスタがオフになる電圧である。従って、上記非選択期間では、各アクティブ素子の電界効果トランジスタを流れる貫通電流がほとんどゼロになるので、非選択期間の選択線に接続されている各アクティブ素子に流れる電流も低減することができる。
なお、本発明における「画像構成部材」とは、駆動信号が印加されることで各表示画素の表示状態(色や明るさ等)を変化させる部材を意味する。よって、駆動信号の印加によって移動することで各表示画素の色や明るさを変化させる移動材や、駆動信号の印加によって自らの発光量を変化させて各表示画素の色や明るさを変化させる有機EL素子等の自己発光するものも含まれる。また、ここでいう「移動材」は、移動材そのものの色で画素の色を表現する着色材のようなものに限らず、画素の濃度(明るさ)を調整するための移動材(画素の色自体は他の手段により表現する)なども含まれる。また、ここでいう「移動材」は、駆動信号を制御することで移動をコントロールできるものであればよく、駆動信号に応じて変化する電界の作用を受けて移動する移動材や、駆動信号に応じて変化する磁界の作用を受けて移動する移動材などが含まれる。
本発明によれば、アクティブマトリックス回路の選択線に選択信号を供給する選択信号供給部の出力回路に要求される高い電流供給能力及び高速動作を実現しつつ、非選択期間の選択線にそれぞれ接続されている各アクティブ素子及び選択信号供給部の出力回路に流れる電流の低減を実現することができるという優れた効果がある。
以下、本発明を、画像表示装置である電気泳動表示装置としての電子ペーパーに適用した一実施形態について説明する。
図1は、本実施形態に係る電子ペーパーの表示部における表示を制御するためのアクティブマトリクス回路及びその駆動部を含む電装部の概略構成を示す説明図である。図1において、電装部100は、アクティブマトリクス回路101と、選択信号供給部(選択線駆動回路)102と、画素信号供給部(信号線駆動回路)104とを備える。図中縦方向に延びる信号ラインが画素信号線1,2,・・・,n−1,n,n+1,・・・,Nであり、図中横方向に延びる信号ラインが選択線1,2,・・・,m−1,m,m+1,・・・,Mである。
図1は、本実施形態に係る電子ペーパーの表示部における表示を制御するためのアクティブマトリクス回路及びその駆動部を含む電装部の概略構成を示す説明図である。図1において、電装部100は、アクティブマトリクス回路101と、選択信号供給部(選択線駆動回路)102と、画素信号供給部(信号線駆動回路)104とを備える。図中縦方向に延びる信号ラインが画素信号線1,2,・・・,n−1,n,n+1,・・・,Nであり、図中横方向に延びる信号ラインが選択線1,2,・・・,m−1,m,m+1,・・・,Mである。
上記選択信号供給部102は、表示部の表示画面の複数の走査線それぞれに沿って配置された複数の選択線121を駆動する。この選択信号供給部102は、シフトレジスタとラッチ回路を含む論理回路118と、複数の選択線121それぞれに所定の選択信号を出力する複数の出力回路111〜114からなる選択線ドライバー群103とを備える。論理回路118は、図示しないコントローラからの制御信号に基づいて、並列化された出力信号(走査線制御信号)120を出力する。各出力回路111〜114はそれぞれ対応する選択線に接続され、論理回路118からの出力信号120に基づいて、アクティブマトリクス回路101を構成する各アクティブ素子123の選択信号入力端子(ゲート端子)に入力するための選択信号を、所定のタイミングで順次出力する。
上記画素信号供給部104は、表示部の表示画面の複数の走査線と交差するように配置された複数の画素信号線122を駆動する。この画素信号供給部104は、上記選択信号供給部102と同様に、シフトレジスタとラッチ回路を含む論理回路119と、複数の画素信号線122それぞれに所定の画素信号を出力する複数の出力回路115〜117とを備える。論理回路119は、図示しないコントローラからの制御信号に基づいて、並列化された出力信号(信号線制御信号)を出力する。各出力回路115〜117はそれぞれ対応する画素信号線に接続され、論理回路119からの出力信号に基づいて、アクティブマトリクス回路101を構成する各アクティブ素子123の画素信号入力端子(ソース端子)に入力するための画素信号を、上記選択信号が供給されている選択期間中の所定のタイミングで供給する。
上記アクティブマトリクス回路101における一つの画素では、図1中の画素(1,1)で代表されるように、選択線121にはアクティブ素子(FET:電界効果トランジスタ)123のゲート端子が接続され、画素信号線122には、アクティブ素子(FET)123のソース端子が接続される。アクティブ素子(FET)123のドレイン端子には、表示部の画素構成部材124の画素電極126が接続されている。また、画素構成部材124の観察側には透明な対向電極125が設けられている。各画素構成部材124の対向電極125は共通電極130に接続されている。この共通電極130は、上記選択線ドライバー群103における所定の電位(0〜Vdd間の電位)に接続されている。また、各画素構成部材124の画素電極126には、対向電極125(共通電極130)の電位に対して、画素構成部材124内の電界が正負切り替えできる駆動信号を印加できるようになっている。
本実施形態の表示部の画像表示面は、例えば透明基板の一方の面で構成され、その透明基板1の他方の面上には、ITO(酸化インジウムスズ)などの透明電極が対向電極125として形成されている。この透明電極からなる対向電極125と、これに対向して配置される画素電極126との間に、画素構成部材124が配置されている。画素構成部材124は、例えば電気泳動材としての白と黒の2色の着色粒子を内包した複数のカプセルで構成される。このカプセルの寸法は表示画素よりも大きいものであってもよいし、カプセルの寸法が表示画素と同じであったり小さいものであったりしてもよい。互いに逆極性に帯電した各色の着色粒子を電界の作用により移動させることで、画像表示面側の各表示画素の色や濃度(明るさ)などを調整して、画像を表示する。
上記アクティブマトリクス回路101の複数の画素ごとに設けられた複数のアクティブ素子123はそれぞれ、有機半導体からなる電界効果トランジスタ(FET)で構成されている。また、本実施形態におけるアクティブ素子123は薄膜トランジスタ(TFT)の構造をしている。なお、以下の説明では、必要に応じて、薄膜トランジスタの構造をした有機半導体からなる電界効果トランジスタ(FET)を「有機TFT」という。
ここで、現在開発が進んでいる有機半導体によるFETの多くは、チャネルのキャリア極性がプラスであるpチャネルFETである。チャネルのキャリア極性がマイナスであるnチャネルFETを有機半導体で作製できるが、一般に、有機半導体によるnチャネルFETにおけるキャリア移動度は、有機半導体によるpチャネルFETより極めて低い。
従来から多くの有機半導体が見出されているが、代表的なペンタセンの他に、ポルフィリン系、さらにアリルアミン系あるいはそのポリマー、ルブレンなどは、いずれもpチャネルFETが作製される。これらのキャリア移動度は、ペンタセンでは、10−1〜100[cm2/Vs]、ポルフィリン系で100[cm2/Vs]、アリルアミン系で10−1[cm2/Vs]、ルブレンのような結晶性のものであれば、101[cm2/Vs]に達し、またアリルアニン系はポリマーであっても10−2[cm2/Vs]台のものもある。一方、nチャネルFETについては、例えば、C60MC12のようにトップクラスの移動度をもつとされるでも、10−2[cm2/Vs]台、さらに多くは、10−4[cm2/Vs]以下である。
従来から多くの有機半導体が見出されているが、代表的なペンタセンの他に、ポルフィリン系、さらにアリルアミン系あるいはそのポリマー、ルブレンなどは、いずれもpチャネルFETが作製される。これらのキャリア移動度は、ペンタセンでは、10−1〜100[cm2/Vs]、ポルフィリン系で100[cm2/Vs]、アリルアミン系で10−1[cm2/Vs]、ルブレンのような結晶性のものであれば、101[cm2/Vs]に達し、またアリルアニン系はポリマーであっても10−2[cm2/Vs]台のものもある。一方、nチャネルFETについては、例えば、C60MC12のようにトップクラスの移動度をもつとされるでも、10−2[cm2/Vs]台、さらに多くは、10−4[cm2/Vs]以下である。
図1において、アクティブマトリクス回路101の各アクティブ素子123に用いる有機TFTは、すべて、上記2種類の有機TFTのうち、キャリア移動度が相対的に小さなnチャネル有機TFTである。アクティブマトリクス回路101のアクティブ素子123は、1回のフレームでの選択時間内に画素電極126を十分に充電できなくても、画素構成部材124として用いる電気泳動材による表示状態の変化はさらに応答が遅く、しかもいわゆるメモリー性があるため、フレーム間で同じ駆動を数回〜十数回繰り返すことで、徐々に書き込みを行うことができる。したがって、応答速度がTFTに比べ非常に遅い電気泳動材の表示速度にあわせた駆動方法をとることができる。従って、前述のように、各アクティブ素子123には、キャリア移動度が相対的に小さなnチャネル有機TFTを使用することができる。
一方、選択信号供給部(選択線駆動回路)102内で、少なくとも、論理値に基づいて駆動能力(電流供給能力)を大きくとるためのドライバー群103の基幹をなす出力回路111〜114は、すべて、キャリア移動度が相対的に大きなpチャネル有機TFTで構成される。この選択信号供給部102の出力回路111〜114は、選択線121を駆動するため、1回の選択時間内で十分に、アクティブマトリクス回路101のアクティブ素子(TFT)123のゲート端子を、当該アクティブ素子(TFT)123をONにできる電圧まで充電可能にするだけの駆動速度と駆動能力が必要である。従って、前述のように、選択信号供給部102の出力回路111〜114は、すべて、キャリア移動度が相対的に大きなpチャネル有機TFTで構成される。
図2(a)及び(b)はそれぞれ選択信号供給部(選択線駆動回路)102の出力回路111〜114の回路構成例を示している。これらの出力回路は、通常のPMOS回路(pチャネル型MOSFETを用いた回路)による反転回路の基本構成と同じである。但し、画素構成部材の電気泳動による画素表示に必要な電圧を得るために、通常、白黒反転に必要な電圧、又はその電圧に有機TFTによる損失分を上乗せした電圧を、電源電圧Vddとして与える。例えば、論理部118の電源電圧を0〜−5Vに設定し、これに対し、出力回路111〜114の電源電圧は、必要があれば電圧シフタを経て、アース電位を0Vとして、Vdd=−30Vに設定する。さらに、アクティブ素子がオン/オフできるようにアクティブ素子123の有機TFT(FET)の閾値との整合をとるために、図1の共通電極130には適切な電圧が印加される。
図2(a)及び(b)のPMOS回路200、201において、上側の有機TFT(Q2)220、221は負荷インピーダンス素子(負荷抵抗)として機能する。そして、電源電圧Vddをアース231の電位に対し負の電圧(例えば、−15V)に設定したとき、下側の有機TFT(Q1)210、211のゲート入力電圧Vg1が0〜負電位(例えば、−5V)に対し、有機TFT(Q1)210、211がON/OFFし、出力電圧Voutが決定される。ゲート入力電圧Vg1が負電位になると、有機TFT(Q1)はONになるため、出力電圧Voutはアース231の電位に近づく。このとき、図2(a)及び(b)のいずれの回路においても、有機TFT(Q2)220、221を通して、図3に示すようないわゆる貫通電流Id2が流れることになる。しかしながら、図2(a)及び(b)の回路を構成する有機TFTはいずれもpチャネル有機FETで構成され、アクティブマトリクス回路101のnチャネル有機TFTで構成される複数のアクティブ素子123のゲート端子が接続された選択線を駆動する場合、貫通電流Id2が流れる時間は比較的短い選択時間であるため、フレーム期間中における一つの選択線が消費する貫通電流Id2は極めて僅かである。
また、図3は、上記図2(a)及び(b)で例示した出力回路のゲート入力電圧Vg1と出力電圧Vout及び貫通電流Id2それぞれとの関係を示す説明図である。なお、図3中のV2は閾値電圧(<0[V])である。図3に示すように、図2(a)及び(b)の出力回路111〜114は、いずれも、無負荷であっても、入力電圧Vg1が閾値電圧V2より低いとき、出力電圧Voutはアース231電位付近(301)の電圧になり、ゲート入力電圧Vg1が0[V]付近のとき、出力電圧Voutは電源電圧Vdd(232)付近のマイナス側に低い電圧(302)となる。このときに、負荷側の有機TFT(Q2)220、221を流れる電流Id2は、ゲート入力電圧Vg1が低い電圧のとき貫通電流が定常的に流れる。この貫通電流の大きさは、無負荷なので有機TFT(Q1)210、211を流れる電流Id1とほぼ同じなる。そして、ゲート入力電圧Vg1が閾値電圧V2より高いとき、負荷側の有機TFT(Q2)には電流Id2がほとんど流れず、貫通電流は流れない(304)。このような特性を持つ図2(a)又は(b)のpチャネル型の電界効果トランジスタによる回路からなる出力回路111〜114により、二つの論理状態のうち、電位が高い方の論理出力で貫通電流が流れない論理状態のときが選択になるためには、nチャネル型の電界効果トランジスタが適しているため、選択線121を通して、アクティブマトリクス回路101内の複数のアクティブ素子123それぞれを構成する複数のnチャネル型有機TFTを駆動している。
図4は、アクティブマトリクス回路101のアクティブ素子123を駆動しているときの波形の様子を示すタイムチャートである。この図4の波形例は、上記pチャネル有機TFTで構成された出力回路111〜114それぞれにより、選択線121を介してアクティブ素子123を走査駆動している様子を示したものである。なお、図4の出力信号Vaは選択期間及び非選択期間における電圧を相対的大小で表したものであり、アクティブ素子123をオン/オフできるようにするためには、図1の共通端子130の電圧を選択信号供給部102のアース電位に対して適切な電圧にする。
このようにすることによって、出力回路111〜114のゲート入力信号Vg1(図1中の信号120)は、図4中の高い電位区間(非選択期間)501において、非選択のための電圧になっている。このゲート入力信号Vg1は、アクティブマトリクス回路101のnチャネル有機TFTからなるアクティブ素子123のゲート端子群に送られる出力電圧Vout(図4中ではVa)において相対的に低い電圧に対応し、nチャネル有機TFTかなるアクティブ素子123をOFFにして非アクティブ状態にする。
一方、図4中の低い電位区間(選択期間)502では、ゲート入力信号Vg1を低い電位にすることで、出力電圧Vout(図4中ではVa)を相対的に高い電圧とし、nチャネル有機TFTかなるアクティブ素子123をONにしてアクティブ状態にすることができる。
このようにすることによって、出力回路111〜114のゲート入力信号Vg1(図1中の信号120)は、図4中の高い電位区間(非選択期間)501において、非選択のための電圧になっている。このゲート入力信号Vg1は、アクティブマトリクス回路101のnチャネル有機TFTからなるアクティブ素子123のゲート端子群に送られる出力電圧Vout(図4中ではVa)において相対的に低い電圧に対応し、nチャネル有機TFTかなるアクティブ素子123をOFFにして非アクティブ状態にする。
一方、図4中の低い電位区間(選択期間)502では、ゲート入力信号Vg1を低い電位にすることで、出力電圧Vout(図4中ではVa)を相対的に高い電圧とし、nチャネル有機TFTかなるアクティブ素子123をONにしてアクティブ状態にすることができる。
ここで、上記出力回路111〜114として図2(a)又は(b)のpチャネル有機TFTで構成された反転回路を用いた場合は、次のような動作になる。この場合、アクティブ素子123としては、閾値電圧がマイナス側にあってゲート端子の電圧が0Vでもオンになるディプレッション型のFETからなるnチャネル有機TFTが用いられる。また、出力回路111〜114のpチャネル有機TFTには、エンハンスメント型のFETが用いられる。
上記出力回路111〜114において、選択期間502では、出力回路111〜114のゲート入力信号Vg1が相対的に低い電位になり、図2に例示するPMOS回路200、201のスイッチング素子を構成する下側の有機TFT(Q1)がONになり、出力電圧Vout(図4ではVa)はアース231の電位(ゼロ電位)になる。この電位は、pチャネル有機TFTからなる回路では電源電圧がマイナス(Vdd<0)であるため、相対的に高い方の電位になる。従って、アクティブマトリクス回路101の選択線121に沿ったアクティブ素子123をnチャネル有機TFTで構成していれば、この選択線121に接続されているアクティブ素子123のnチャネル有機TFTはすべてONになり、アクティブ素子123がアクティブ状態になる。このとき、図2に例示するPMOS回路200、201の下側の有機TFT(Q1)を流れる電流および上側の有機TFT(Q2)を流れる貫通電流はそれぞれ、図4のId1(504)、Id2(507)のようになる。これらの貫通電流Id1、Id2は、選択時間のときのみ流れる。
一方、非選択期間501では、出力回路111〜114のゲート入力信号Vg1が相対的に高い電位(例えばゼロ電位)になり、スイッチング素子を構成する下側の有機TFT(Q1)は直ちにOFFとなる。一方、上側の有機TFT(Q2)は、負荷に充電されている電位と反対の電位に充電するための貫通電流Id2が一瞬だけ流れる(507)。その後、出力回路の負荷である複数の有機TFTからなるアクティブ素子123のゲート端子の電位がマイナスの電源電圧Vdd(231)の電位に近づくにしたがって、有機TFT(Q2)ドレイン−ソース間の電位差Vdsがほぼ0[V]となるため、貫通電流Id2は急速にほとんど流れなくなる。
以上のように、アクティブマトリクス回路101の各アクティブ素子123をnチャネル有機TFTで構成し、上記出力回路111〜114をpチャネル有機TFTで構成することにより、貫通電流を大幅に減らすことができる。
上記出力回路111〜114において、選択期間502では、出力回路111〜114のゲート入力信号Vg1が相対的に低い電位になり、図2に例示するPMOS回路200、201のスイッチング素子を構成する下側の有機TFT(Q1)がONになり、出力電圧Vout(図4ではVa)はアース231の電位(ゼロ電位)になる。この電位は、pチャネル有機TFTからなる回路では電源電圧がマイナス(Vdd<0)であるため、相対的に高い方の電位になる。従って、アクティブマトリクス回路101の選択線121に沿ったアクティブ素子123をnチャネル有機TFTで構成していれば、この選択線121に接続されているアクティブ素子123のnチャネル有機TFTはすべてONになり、アクティブ素子123がアクティブ状態になる。このとき、図2に例示するPMOS回路200、201の下側の有機TFT(Q1)を流れる電流および上側の有機TFT(Q2)を流れる貫通電流はそれぞれ、図4のId1(504)、Id2(507)のようになる。これらの貫通電流Id1、Id2は、選択時間のときのみ流れる。
一方、非選択期間501では、出力回路111〜114のゲート入力信号Vg1が相対的に高い電位(例えばゼロ電位)になり、スイッチング素子を構成する下側の有機TFT(Q1)は直ちにOFFとなる。一方、上側の有機TFT(Q2)は、負荷に充電されている電位と反対の電位に充電するための貫通電流Id2が一瞬だけ流れる(507)。その後、出力回路の負荷である複数の有機TFTからなるアクティブ素子123のゲート端子の電位がマイナスの電源電圧Vdd(231)の電位に近づくにしたがって、有機TFT(Q2)ドレイン−ソース間の電位差Vdsがほぼ0[V]となるため、貫通電流Id2は急速にほとんど流れなくなる。
以上のように、アクティブマトリクス回路101の各アクティブ素子123をnチャネル有機TFTで構成し、上記出力回路111〜114をpチャネル有機TFTで構成することにより、貫通電流を大幅に減らすことができる。
なお、上記アクティブ素子123を構成するnチャネルの電界効果トランジスタは、デプレション型(すなわち閾値電圧が負電位)でなくエンハンスメント型の電界効果トランジスタであってもよい。アクティブ素子123をエンハンスメント型の電界効果トランジスタで構成する場合、選択信号供給部102のアース電位に対し、適切な電圧を共通電極130に印加して電位を下げることにより、表示部で所定の表示がなされるように最適な動作を行わせることができる。もちろん、アクティブ素子123をデプレション型の電界効果トランジスタで構成した場合も、共通電極130に適切な電圧を印加することにより、表示部で所定の表示がなされるように最適な動作を行わせることができる。
本実施形態において、上記共通電極130を介して各画素構成部材124の対向電極125に印加される共通電圧V共通は、次のように設定される。例えば、選択信号供給部102の出力回路111〜114をpチャンネルFETで構成し、アクティブ素子123をnチャンネルFETで構成した場合、選択信号供給部102の出力回路111〜114から出力される負極性の電圧Voutの出力範囲をVout1≦Vout≦Vout2とし、アクティブ素子123のnチャンネルFETの閾値をV(N) thとしたとき、アクティブ素子123のオン条件及びオフ条件は次のようになる。
オン条件:V(N) th<Vout2−V共通
オフ条件:Vout1−V共通<V(N) th
従って、この場合は、(Vout1−V(N) th)<V共通<(Vout2−V(N) th)の条件を満たすように共通電圧V共通を印加することにより、各アクティブ素子123を確実にオン/オフすることができる。
オン条件:V(N) th<Vout2−V共通
オフ条件:Vout1−V共通<V(N) th
従って、この場合は、(Vout1−V(N) th)<V共通<(Vout2−V(N) th)の条件を満たすように共通電圧V共通を印加することにより、各アクティブ素子123を確実にオン/オフすることができる。
また、画素構成部材124で黒表示する場合の表示電圧をV黒(>0)とし、画素構成部材124で白表示する場合の表示電圧をV白(<0)としたとき、アクティブ素子123のオン条件及びオフ条件は次のようになる。
オン条件:V(N) th<Vout2−V黒−V共通
オフ条件:Vout1−V白−V共通<V(N) th
従って、この場合は、(Vout1−V白−V(N) th)<V共通<(Vout2−V黒−V(N) th)の条件を満たすように共通電圧V共通を印加することにより、各アクティブ素子123を確実にオン/オフするとともに、各画素構成部材124における表示電圧を確実にV黒及びV白にして表示部に所定の表示を行うことができる。
なお、黒表示の表示電圧V黒が負電圧であり白表示の表示電圧V白が正電圧である場合、上記共通電圧V共通の条件は、(Vout1−V黒−V(N) th)<V共通<(Vout2−V白−V(N) th)となる。
オン条件:V(N) th<Vout2−V黒−V共通
オフ条件:Vout1−V白−V共通<V(N) th
従って、この場合は、(Vout1−V白−V(N) th)<V共通<(Vout2−V黒−V(N) th)の条件を満たすように共通電圧V共通を印加することにより、各アクティブ素子123を確実にオン/オフするとともに、各画素構成部材124における表示電圧を確実にV黒及びV白にして表示部に所定の表示を行うことができる。
なお、黒表示の表示電圧V黒が負電圧であり白表示の表示電圧V白が正電圧である場合、上記共通電圧V共通の条件は、(Vout1−V黒−V(N) th)<V共通<(Vout2−V白−V(N) th)となる。
また、本実施形態での組み合わせとは異なり、選択信号供給部102の出力回路111〜114をnチャンネルFETで構成し、アクティブ素子123をpチャンネルFETで構成した場合、選択信号供給部102の出力回路111〜114から出力される正極性の電圧Voutの出力範囲をVout2≦Vout≦Vout1とし、アクティブ素子123のpチャンネルFETの閾値をV(P) thとしたとき、アクティブ素子123のオン条件及びオフ条件は次のようになる。
オン条件:V(P) th>Vout2−V共通
オフ条件:Vout1−V共通>V(P) th
従って、この場合は、(Vout2−V(P) th)<V共通<(Vout1−V(P) th)の条件を満たすように共通電圧V共通を印加することにより、各アクティブ素子123を確実にオン/オフすることができる。
オン条件:V(P) th>Vout2−V共通
オフ条件:Vout1−V共通>V(P) th
従って、この場合は、(Vout2−V(P) th)<V共通<(Vout1−V(P) th)の条件を満たすように共通電圧V共通を印加することにより、各アクティブ素子123を確実にオン/オフすることができる。
また、画素構成部材124で黒表示する場合の表示電圧をV黒(>0)とし、画素構成部材124で白表示する場合の表示電圧をV白(<0)としたとき、アクティブ素子123のオン条件及びオフ条件は次のようになる。
オン条件:V(P) th>Vout2−V黒−V共通
オフ条件:Vout1−V白−V共通>V(P) th
従って、この場合は、(Vout2−V黒−V(P) th)<V共通<(Vout1−V白−V(P) th)の条件を満たすように共通電圧V共通を印加することにより、各アクティブ素子123を確実にオン/オフするとともに、各画素構成部材124における表示電圧を確実にV黒及びV白にして表示部に所定の表示を行うことができる。
なお、黒表示の表示電圧V黒が負電圧であり白表示の表示電圧V白が正電圧である場合、上記共通電圧V共通の条件は、(Vout2−V白−V(P) th)<V共通<(Vout1−V黒−V(P) th)となる。
オン条件:V(P) th>Vout2−V黒−V共通
オフ条件:Vout1−V白−V共通>V(P) th
従って、この場合は、(Vout2−V黒−V(P) th)<V共通<(Vout1−V白−V(P) th)の条件を満たすように共通電圧V共通を印加することにより、各アクティブ素子123を確実にオン/オフするとともに、各画素構成部材124における表示電圧を確実にV黒及びV白にして表示部に所定の表示を行うことができる。
なお、黒表示の表示電圧V黒が負電圧であり白表示の表示電圧V白が正電圧である場合、上記共通電圧V共通の条件は、(Vout2−V白−V(P) th)<V共通<(Vout1−V黒−V(P) th)となる。
以上、本実施形態では、アクティブマトリックス回路101の複数の選択線121に選択信号を順次供給する選択信号供給部102の出力回路111〜114は、nチャネル型有機TFTよりもキャリア移動度が高いpチャネル型有機TFTで構成された回路である。このキャリア移動度がより高いpチャネル型有機TFTで構成された回路により、比較的短い各選択期間において、複数のアクティブ素子123のゲート端子(選択信号入力端子)が接続されている選択線121に、その複数のアクティブ素子123の動作状態を駆動電圧が出力可能な状態にするために必要とされる十分な電流量の選択信号を速やかに供給することができる。一方、選択線121に選択信号が供給されない比較的長い非選択期間中には、上記出力回路111〜114のpチャネル型有機TFTからなる回路がオフになり、そのpチャネル型有機TFTからなる回路を流れる貫通電流がほとんどゼロになる。従って、選択信号供給部102の出力回路111〜114のうち、常に一つの選択線に対応する出力回路のみが貫通電流を流すだけなので、選択信号供給部102の出力回路111〜114に流れる電流を低減することができる。
また、上記選択信号供給部102の各出力回路111〜114から選択線121を介して選択信号が供給される複数のアクティブ素子123は、nチャネル有機TFTで構成されている。すなわち、選択信号供給部102の出力回路111〜114の有機TFTと、その出力回路111〜114に接続される各アクティブ素子123の有機TFTは、チャネルのキャリア極性が異なる。そのため、上記非選択期間において、選択信号供給部102の出力回路111〜114から出力される出力電圧は、その出力回路111〜114のpチャネル型有機TFTのキャリア極性と同じ極性の電源電圧とアース電位(ゼロ電位)との間の電圧になる。この出力電圧は、その出力電圧が印加される各アクティブ素子を構成するnチャネル型有機TFTをオフにする電圧である。従って、上記非選択期間では、各アクティブ素子123のnチャネル型有機TFTを流れる貫通電流がほとんどゼロになるので、各アクティブ素子123に流れる電流も低減することができる。
よって、本実施形態によれば、アクティブマトリックス回路101の選択線121に選択信号を供給する選択信号供給部102の出力回路111〜114に要求される高い電流供給能力及び高速動作速度を実現しつつ、非選択期間の選択線にそれぞれ接続されている各アクティブ素子123及び出力回路111〜114に要求される電流の低減を実現することができる。
また、本実施形態において、上記選択信号供給部102の出力回路111〜114及びアクティブ素子123を構成するFETは、有機半導体からなるFETである。かかる有機半導体からなるFETを用いることにより、無機半導体からなるFETを用いる場合に比して画像表示装置の低コスト化を図ることができる。
また、本実施形態において、上記選択信号供給部102の出力回路111〜114は、pチャネル有機TFTのゲート端子に入力端子が設定され、同有機TFTのソース端子が接地され、同有機TFTのドレイン端子が負荷を介して電源回路に接続されドレイン端子が出力端子に設定された反転回路である。かかるpチャネル有機TFTからなる反転回路により、比較的短い選択期間において、同有機TFTのゲート端子(入力端子)に負電位のゲート入力信号を入力することで、同有機TFTがオンになり、同有機TFTのドレイン端子(出力端子)に、nチャネル有機TFTからなるアクティブ素子123をアクティブ状態(オン状態)にすることができる接地電位(相対的に高い電位)を出力することができる。一方、比較的長い非選択期間においては、同有機TFTのゲート端子(入力端子)に接地電位のゲート入力信号を入力することで、同有機TFTがオフになり、同有機TFTのドレイン端子(出力端子)に、nチャネル有機TFTからなるアクティブ素子123を非アクティブ状態(オフ状態)にすることができる負電位(相対的に低い電位)を出力することができる。このように比較的簡易に構成できる反転回路により、アクティブ素子123のアクティブ状態(オン状態)及び非アクティブ状態(オフ状態)を制御できる。
また、本実施形態において、上記反転回路における負荷インピーダンス(負荷抵抗)を、pチャネル有機TFTのゲート端子とソース端子又はドレイン端子とを短絡させて構成している。これにより、有機TFTを集積回路で構成する場合に、負荷インピーダンス(負荷抵抗)として抵抗素子を形成する場合に比してより集積度を高めることができ、小型化を図ることができる。
また、本実施形態において、上記選択信号供給部102の出力回路111〜114及びアクティブ素子123を構成するFETは薄膜トランジスタ(TFT)である。かかる薄膜トランジスタ(TFT)を用いることにより、画像表示装置の小型化、軽量化、低消費電力化を図ることができる。
また、上記選択信号供給部102の各出力回路111〜114から選択線121を介して選択信号が供給される複数のアクティブ素子123は、nチャネル有機TFTで構成されている。すなわち、選択信号供給部102の出力回路111〜114の有機TFTと、その出力回路111〜114に接続される各アクティブ素子123の有機TFTは、チャネルのキャリア極性が異なる。そのため、上記非選択期間において、選択信号供給部102の出力回路111〜114から出力される出力電圧は、その出力回路111〜114のpチャネル型有機TFTのキャリア極性と同じ極性の電源電圧とアース電位(ゼロ電位)との間の電圧になる。この出力電圧は、その出力電圧が印加される各アクティブ素子を構成するnチャネル型有機TFTをオフにする電圧である。従って、上記非選択期間では、各アクティブ素子123のnチャネル型有機TFTを流れる貫通電流がほとんどゼロになるので、各アクティブ素子123に流れる電流も低減することができる。
よって、本実施形態によれば、アクティブマトリックス回路101の選択線121に選択信号を供給する選択信号供給部102の出力回路111〜114に要求される高い電流供給能力及び高速動作速度を実現しつつ、非選択期間の選択線にそれぞれ接続されている各アクティブ素子123及び出力回路111〜114に要求される電流の低減を実現することができる。
また、本実施形態において、上記選択信号供給部102の出力回路111〜114及びアクティブ素子123を構成するFETは、有機半導体からなるFETである。かかる有機半導体からなるFETを用いることにより、無機半導体からなるFETを用いる場合に比して画像表示装置の低コスト化を図ることができる。
また、本実施形態において、上記選択信号供給部102の出力回路111〜114は、pチャネル有機TFTのゲート端子に入力端子が設定され、同有機TFTのソース端子が接地され、同有機TFTのドレイン端子が負荷を介して電源回路に接続されドレイン端子が出力端子に設定された反転回路である。かかるpチャネル有機TFTからなる反転回路により、比較的短い選択期間において、同有機TFTのゲート端子(入力端子)に負電位のゲート入力信号を入力することで、同有機TFTがオンになり、同有機TFTのドレイン端子(出力端子)に、nチャネル有機TFTからなるアクティブ素子123をアクティブ状態(オン状態)にすることができる接地電位(相対的に高い電位)を出力することができる。一方、比較的長い非選択期間においては、同有機TFTのゲート端子(入力端子)に接地電位のゲート入力信号を入力することで、同有機TFTがオフになり、同有機TFTのドレイン端子(出力端子)に、nチャネル有機TFTからなるアクティブ素子123を非アクティブ状態(オフ状態)にすることができる負電位(相対的に低い電位)を出力することができる。このように比較的簡易に構成できる反転回路により、アクティブ素子123のアクティブ状態(オン状態)及び非アクティブ状態(オフ状態)を制御できる。
また、本実施形態において、上記反転回路における負荷インピーダンス(負荷抵抗)を、pチャネル有機TFTのゲート端子とソース端子又はドレイン端子とを短絡させて構成している。これにより、有機TFTを集積回路で構成する場合に、負荷インピーダンス(負荷抵抗)として抵抗素子を形成する場合に比してより集積度を高めることができ、小型化を図ることができる。
また、本実施形態において、上記選択信号供給部102の出力回路111〜114及びアクティブ素子123を構成するFETは薄膜トランジスタ(TFT)である。かかる薄膜トランジスタ(TFT)を用いることにより、画像表示装置の小型化、軽量化、低消費電力化を図ることができる。
また、有機半導体のようにpチャネル、nチャネルの移動度が2桁以上も異なるFETを組み合わせてCMOS回路を構成する場合は、移動度の不足分を補うためにnチャネル有機FETに対してはチャネル幅Wの巨大なFETを作製しなければならい。そのため、nチャネル有機FETとの間で電流駆動能力を揃えるために行うチャネル幅Wでの調整は事実上不可能であり、有機半導体からなるCMOS回路を選択信号供給部102の出力回路111〜114に用いることによる消費電流の低減は、事実上不可能である。本実施形態では、かかるCMOS回路を用いることなく、選択信号供給部102の出力回路111〜114を、pチャネル型有機TFTを用いた回路で構成することにより、前述のように選択信号供給部102の出力回路111〜114に流れる電流を低減することができる。
なお、上記実施形態において、図2(a)及び(b)に示すような選択信号供給部(選択線駆動回路)102の出力回路111〜114で用いるpチャネル有機TFTや、図1に示すアクティブマトリクス回路101の各アクティブ素子123で用いるnチャネル有機TFTは、特性や構造に若干のばらつきがあってもよい。例えば、上記出力回路111〜114で用いるpチャネル有機TFTでは、図3に示すような類型的な入出力特性を有するものであれば、特性や構造に若干のばらつきがあってもよい。
また、上記実施形態では、有機半導体からなるFETを用いているが、本発明は無機半導体からなるFETを用いた場合にも同様な効果を奏する。無機半導体からなるFETでは、一般的に、nチャネル型FETのキャリア移動度がpチャネル型FETよりも大きい。従って、この場合は、選択信号供給部102の出力回路111〜114にはnチャネル型FETを用い、複数のアクティブ素子123それぞれにはpチャネル型FETを用いる。
また、上記実施形態では、選択信号供給部102の論理回路118に複数の出力回路111〜114が直接接続された構成になっているが、本発明は、論理回路118と各出力回路111〜114との間に、論理回路118と各出力回路111〜114との整合性を図る回路等の他の回路が設けられている場合にも同様に適用できる。
100 電装部
101 アクティブマトリックス回路
102 選択信号供給部(選択線駆動回路)
103 選択線ドライバー群
104 画素信号供給部(信号線駆動回路)
111〜114 出力回路
118 論理回路
121 選択線
122 画素信号線
123 アクティブ素子
124 画素構成部材
125 対向電極
126 画素電極
130 共通電極
101 アクティブマトリックス回路
102 選択信号供給部(選択線駆動回路)
103 選択線ドライバー群
104 画素信号供給部(信号線駆動回路)
111〜114 出力回路
118 論理回路
121 選択線
122 画素信号線
123 アクティブ素子
124 画素構成部材
125 対向電極
126 画素電極
130 共通電極
Claims (13)
- 表示画面を構成する複数の画素に対応させて複数の画素構成部材がマトリックス状に配置され該複数の画素構成部材それぞれに印加される駆動信号によって各画素の表示状態が変化する表示部と、
該複数の画素ごとに該画素構成部材へ印加する駆動信号を制御するための複数のアクティブ素子が、各画素構成部材に対応するようにマトリックス状に配置されたアクティブマトリクス回路とを備え、
該アクティブ素子は、そのアクティブ素子の動作状態を該駆動電圧が出力可能な状態にするための選択信号が入力される選択信号入力端子と、該画素構成部材に印加する該駆動信号を生成するための画素信号が入力される画素信号入力端子と、該画素信号入力端子に画素信号が入力されたときに該駆動信号を該画素構成部材に出力する駆動信号出力端子とを有する画像表示装置において、
該表示画面の複数の走査線それぞれに沿って配置された複数の選択線に、該アクティブ素子の選択信号入力端子に入力するための該選択信号を、所定のタイミングで順次供給する選択信号供給部と、
該表示画面の該複数の走査線と交差するように配置された複数の画素信号線に、該アクティブ素子の画素信号入力端子に入力するための該画素信号を、該選択信号が供給されている選択期間中の所定のタイミングで供給する画素信号供給部とを更に備え、
該選択信号供給部を構成する回路のうち該選択線が直接接続されている出力回路は、チャネルのキャリア移動度及びキャリア極性が互いに異なる2種類の電界効果トランジスタのうち、該キャリア移動度がより高い一方のキャリア極性の電界効果トランジスタが用いられ、その電界効果トランジスタが該選択信号の供給されない非選択期間中にオフになるように構成され、
該複数のアクティブ素子は、該2種類の電界効果トランジスタのうち他方のキャリア極性の電界効果トランジスタで構成されていることを特徴とする画像表示装置。 - 請求項1の画像表示装置において、
上記選択信号供給部の上記出力回路を構成する上記一方の電界効果トランジスタは、pチャネル電界効果トランジスタであり、
上記アクティブ素子を構成する上記他方の電界効果トランジスタは、nチャネル電界効果トランジスタであることを特徴とする画像表示装置。 - 請求項2の画像表示装置において、
上記pチャネル電界効果トランジスタ及び上記nチャネル電界効果トランジスタは、有機半導体からなる電界効果トランジスタであることを特徴とする画像表示装置。 - 請求項2又は3の画像表示装置において、
上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、
上記アクティブ素子を構成するnチャネル電界効果トランジスタの閾値をV(N) thとし、上記選択信号供給部の出力回路から出力される負極性の電圧Voutの出力範囲をVout1≦Vout≦Vout2としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、
(Vout1−V(N) th)<V共通<(Vout2−V(N) th)
の条件を満たすことを特徴とする画像表示装置。 - 請求項2又は3の画像表示装置において、
上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、
上記アクティブ素子を構成するnチャネル電界効果トランジスタの閾値をV(N) thとし、上記選択信号供給部の出力回路から出力される負極性の電圧Voutの出力範囲をVout1≦Vout≦Vout2とし、該画素構成部材で黒表示する場合の該対向電極に対する該画素電極の電位をV黒(>0)とし、該画素構成部材で白表示する場合の該対向電極に対する該画素電極の電位をV白(<0)としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、
(Vout1−V白−V(N) th)<V共通<(Vout2−V黒−V(N) th)
の条件を満たすことを特徴とする画像表示装置。 - 請求項2又は3の画像表示装置において、
上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、
上記アクティブ素子を構成するnチャネル電界効果トランジスタの閾値をV(N) thとし、上記選択信号供給部の出力回路から出力される負極性の電圧Voutの出力範囲をVout1≦Vout≦Vout2とし、該画素構成部材で黒表示する場合の該対向電極に対する該画素電極の電位をV黒(<0)とし、該画素構成部材で白表示する場合の該対向電極に対する該画素電極の電位をV白(>0)としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、
(Vout1−V黒−V(N) th)<V共通<(Vout2−V白−V(N) th)
の条件を満たすことを特徴とする画像表示装置。 - 請求項1の画像表示装置において、
上記選択信号供給部の上記出力回路を構成する上記一方の電界効果トランジスタは、nチャネル電界効果トランジスタであり、
上記アクティブ素子を構成する上記他方の電界効果トランジスタは、pチャネル電界効果トランジスタであることを特徴とする画像表示装置。 - 請求項7の画像表示装置において、
上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、
上記アクティブ素子を構成するpチャネル電界効果トランジスタの閾値をV(P) thとし、上記選択信号供給部の出力回路から出力される正極性の電圧Voutの出力範囲をVout2≦Vout≦Vout1としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、
(Vout2−V(P) th)<V共通<(Vout1−V(P) th)
の条件を満たすことを特徴とする画像表示装置。 - 請求項7の画像表示装置において、
上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、
上記アクティブ素子を構成するpチャネル電界効果トランジスタの閾値をV(P) thとし、上記選択信号供給部の出力回路から出力される正極性の電圧Voutの出力範囲をVout2≦Vout≦Vout1とし、該画素構成部材で黒表示する場合の該対向電極に対する該画素電極の電位をV黒(>0)とし、該画素構成部材で白表示する場合の該対向電極に対する該画素電極の電位をV白(<0)としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、
(Vout2−V黒−V(P) th)<V共通<(Vout1−V白−V(P) th)
の条件を満たすことを特徴とする画像表示装置。 - 請求項7の画像表示装置において、
上記アクティブ素子の駆動信号出力端子から上記画素構成部材の画素電極に上記駆動信号が印加され、該画素構成部材の該画素電極に対向する対向電極に各画素構成部材に共通の電圧が印加されるように構成され、
上記アクティブ素子を構成するpチャネル電界効果トランジスタの閾値をV(P) thとし、上記選択信号供給部の出力回路から出力される正極性の電圧Voutの出力範囲をVout2≦Vout≦Vout1とし、該画素構成部材で黒表示する場合の該対向電極に対する該画素電極の電位をV黒(<0)とし、該画素構成部材で白表示する場合の該対向電極に対する該画素電極の電位をV白(>0)としたとき、上記各画素構成部材の対向電極に共通に印加される電圧V共通は、
(Vout2−V白−V(P) th)<V共通<(Vout1−V黒−V(P) th)
の条件を満たすことを特徴とする画像表示装置。 - 請求項1乃至10のいずれかの画像表示装置において、
上記選択信号供給部の上記出力回路は、上記一方の電界効果トランジスタのゲート端子に入力端子が設定され、該電界効果トランジスタのソース端子が接地され、該電界効果トランジスタのドレイン端子が負荷を介して電源回路に接続され該ドレイン端子が出力端子に設定された反転回路であることを特徴とする画像表示装置。 - 請求項1乃至11のいずれかの画像表示装置において、
上記反転回路における上記負荷は、上記一方の電界効果トランジスタと同じ種類の電界効果トランジスタが用いられ、該電界効果トランジスタのゲート端子とソース端子又はドレイン端子とを短絡させて構成したものであることを特徴とする画像表示装置。 - 請求項1乃至12のいずれかの画像表示装置において、
上記電界効果トランジスタは薄膜トランジスタであることを特徴とする画像表示装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2008178601A JP2010019944A (ja) | 2008-07-09 | 2008-07-09 | 画像表示装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US11749200B1 (en) | 2022-06-27 | 2023-09-05 | Mianyang HKC Optoelectronics Technology Co., Ltd. | Display driving circuit and display device |
-
2008
- 2008-07-09 JP JP2008178601A patent/JP2010019944A/ja not_active Withdrawn
Cited By (2)
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US11749200B1 (en) | 2022-06-27 | 2023-09-05 | Mianyang HKC Optoelectronics Technology Co., Ltd. | Display driving circuit and display device |
WO2024001050A1 (zh) * | 2022-06-27 | 2024-01-04 | 绵阳惠科光电科技有限公司 | 显示驱动电路及显示装置 |
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