CN117729799A - 阵列基板 - Google Patents

Abstract

本申请实施例提供了一种阵列基板，阵列基板包括像素电路组，像素电路组包括沿第一方向排布的至少两个像素电路；沿阵列基板的厚度方向，阵列基板包括衬底和半导体层，半导体层设置有连接半导体部和像素电路的驱动半导体部，驱动半导体部包括第一目标连接端，像素电路包括复位晶体管，复位晶体管的一端与第一目标连接端电连接；连接半导体部用于连接像素电路组中的至少两个像素电路的第一目标连接端。本申请实施例能够改善局部亮斑或者暗斑的问题，提升显示面板的工艺性能和显示效果。

Description

阵列基板

技术领域

本申请属于显示技术领域，尤其涉及一种阵列基板。

背景技术

有机发光二极管(Organic Light Emitting Display，OLED)以及基于发光二极管(Light Emitting Diode，LED)等技术的显示面板因具有高画质、省电、机身薄及应用范围广等优点，而被广泛的应用于手机、电视、笔记本电脑、台式电脑等各种消费性电子产品，成为显示装置中的主流。

但是，目前显示面板的工艺性能有待提升。

发明内容

本申请实施例提供了一种阵列基板，能够提升显示面板的工艺性能。

第一方面，本申请实施例提供了一种阵列基板，阵列基板包括像素电路组，像素电路组包括沿第一方向排布的至少两个像素电路；沿阵列基板的厚度方向，阵列基板包括衬底和半导体层，半导体层设置有连接半导体部和像素电路的驱动半导体部，驱动半导体部包括第一目标连接端，像素电路包括复位晶体管，复位晶体管的一端与第一目标连接端电连接；连接半导体部用于连接像素电路组中的至少两个像素电路的第一目标连接端。

根据本申请第一方面的实施方式，复位晶体管包括第一复位晶体管和第二复位晶体管，第一目标连接端包括第一连接端和第二连接端，第一复位晶体管的一端与第一连接端电连接，第二复位晶体管的一端与第二连接端电连接；连接半导体部包括第一连接半导体部，第一连接半导体部用于连接像素电路组中的至少两个像素电路的第一连接端，和/或，连接半导体部包括第二连接半导体部，第二连接半导体部用于连接像素电路组中的至少两个像素电路的第二连接端。

根据本申请第一方面前述任一实施方式，像素电路与发光元件电连接，像素电路包括驱动晶体管，第一复位晶体管用于对驱动晶体管的栅极进行复位，第二复位晶体管用于对发光元件的第一电极进行复位。

根据本申请第一方面前述任一实施方式，阵列基板包括沿第二方向排布的多个像素电路组，第一方向与第二方向交叉，沿第二方向，相邻两个像素电路组中的像素电路的驱动半导体部之间未电连接。

根据本申请第一方面前述任一实施方式，阵列基板包括沿第一方向延伸且沿第二方向间隔排布的多条第一扫描信号线，一条第一扫描信号线与像素电路组中的至少两个像素电路的第一复位晶体管的栅极电连接，第一方向包括第一扫描信号线的延伸方向。

根据本申请第一方面前述任一实施方式，阵列基板包括沿第一方向延伸且沿第二方向间隔排布的多条第二扫描信号线，一条第二扫描信号线与像素电路组中的至少两个像素电路的第二复位晶体管的栅极电连接。

根据本申请第一方面前述任一实施方式，连接半导体部沿第一方向延伸。

根据本申请第一方面前述任一实施方式，阵列基板包括沿第一方向延伸且沿第二方向间隔排布的多条连接半导体部，一条连接半导体部用于连接一个像素电路组中的至少两个像素电路的第一目标连接端。

根据本申请第一方面前述任一实施方式，一条连接半导体部用于连接一个像素电路组中的全部像素电路的第一目标连接端。

根据本申请第一方面前述任一实施方式，阵列基板包括沿第一方向延伸且沿第二方向间隔排布的多条第一连接半导体部，一条第一连接半导体部用于连接一个像素电路组中的至少两个像素电路的第一连接端；沿第二方向，第i个像素电路组对应连接的第一连接半导体部位于第i-1个像素电路组中的驱动半导体部与第i个像素电路组中的驱动半导体部之间，i＞1且为整数。

根据本申请第一方面前述任一实施方式，阵列基板包括沿第一方向延伸且沿第二方向间隔排布的多条第二连接半导体部，一条第二连接半导体部用于连接一个像素电路组中的至少两个像素电路的第二连接端；沿第二方向，第j个像素电路组对应连接的第二连接半导体部位于第j个像素电路组中的驱动半导体部与第j+1个像素电路组中的驱动半导体部之间，j为正整数。

根据本申请第一方面前述任一实施方式，阵列基板还包括第一导电层，沿阵列基板的厚度方向，第一导电层位于半导体层远离衬底的一侧；第一扫描信号线位于第一导电层。

根据本申请第一方面前述任一实施方式，驱动半导体部还包括第二目标连接端，第二目标连接端与像素电路中的驱动晶体管的栅极电连接；对于任意一个像素电路，沿第二方向，像素电路连接的第一扫描信号线位于像素电路连接的第一连接半导体部与像素电路的第二目标连接端之间。

根据本申请第一方面前述任一实施方式，第二扫描信号线位于第一导电层。

根据本申请第一方面前述任一实施方式，驱动半导体部还包括第三目标连接端，第三目标连接端与发光元件的第一电极电连接；对于任意一个像素电路，沿第二方向，像素电路连接的第二扫描信号线位于像素电路连接的第二连接半导体部与像素电路的第三目标连接端之间。

根据本申请第一方面前述任一实施方式，阵列基板包括第一复位信号线和第二复位信号线；第一复位信号线与第一连接端电连接，第二复位信号线与第二连接端电连接；驱动半导体部还包括第二目标连接端和第三目标连接端，第二目标连接端与像素电路中的驱动晶体管的栅极电连接，第三目标连接端与发光元件的第一电极电连接；第一复位晶体管的控制端与第一扫描信号线电连接，第一复位晶体管的第一端与第一连接端电连接，第一复位晶体管的第二端与第二目标连接端电连接；第二复位晶体管的控制端与第二扫描信号线电连接，第二复位晶体管的第一端与第二连接端电连接，第二复位晶体管的第二端与第三目标连接端电连接。

根据本申请第一方面前述任一实施方式，第一复位信号线与第一连接端位于不同膜层，第一复位信号线通过第一过孔与第一连接端电连接，第二复位信号线与第二连接端位于不同膜层，第二复位信号线通过第二过孔与第二连接端电连接。

根据本申请第一方面前述任一实施方式，沿阵列基板的厚度方向，第一过孔在衬底上的正投影与第一连接端在衬底上的正投影至少部分交叠，和/或，第一过孔在衬底上的正投影与第一连接半导体部在衬底上的正投影至少部分交叠。

根据本申请第一方面前述任一实施方式，沿阵列基板的厚度方向，第二过孔在衬底上的正投影与第二连接端在衬底上的正投影至少部分交叠，和/或，第二过孔在衬底上的正投影与第二连接半导体部在衬底上的正投影至少部分交叠。

根据本申请第一方面前述任一实施方式，阵列基板包括沿第一方向延伸且沿第二方向间隔排布的多条第一复位信号线，一条第一复位信号线与像素电路组中的至少两个像素电路的第一连接端电连接；阵列基板包括沿第一方向延伸且沿第二方向间隔排布的多条第二复位信号线，一条第二复位信号线与像素电路组中的至少两个像素电路的第二连接端电连接。

根据本申请第一方面前述任一实施方式，沿阵列基板的厚度方向，第一复位信号线在衬底上的正投影与第一连接半导体部在衬底上的正投影至少部分交叠。

根据本申请第一方面前述任一实施方式，沿阵列基板的厚度方向，第二复位信号线在衬底上的正投影与第二连接半导体部在衬底上的正投影至少部分交叠。

根据本申请第一方面前述任一实施方式，阵列基板还包括第一导电层和第二导电层，沿阵列基板的厚度方向，第一导电层位于半导体层远离衬底的一侧，第二导电层位于第一导电层远离半导体层的一侧；第一复位信号线和第二复位信号线中的至少一者位于第二导电层。

根据本申请第一方面前述任一实施方式，第一复位信号线沿第二方向延伸，第一复位信号线与至少一个像素电路组中的像素电路的第一连接端电连接。

根据本申请第一方面前述任一实施方式，第二复位信号线沿第二方向延伸，第二复位信号线与至少一个像素电路组中的像素电路的第二连接端电连接。

根据本申请第一方面前述任一实施方式，阵列基板包括多条第一复位信号线和多条第二复位信号线，沿第一方向，第一复位信号线与第二复位信号线交替排布。

根据本申请第一方面前述任一实施方式，阵列基板还包括第一导电层和第三导电层，沿阵列基板的厚度方向，第一导电层位于半导体层远离衬底的一侧，第三导电层位于第一导电层远离半导体层的一侧；第一复位信号线和第二复位信号线中的至少一者位于第三导电层。

根据本申请第一方面前述任一实施方式，同一个像素电路连接的第一扫描信号线和第二扫描信号线传输的扫描信号相同或者不同。

根据本申请第一方面前述任一实施方式，同一个像素电路连接的第一扫描信号线和第二扫描信号线电连接。

根据本申请第一方面前述任一实施方式，对于任意一个像素电路，一帧时间内，像素电路连接的第二扫描信号线传输的使能电平的起始沿晚于像素电路连接的第一扫描信号线传输的使能电平的起始沿。

根据本申请第一方面前述任一实施方式，像素电路组中的至少两个像素电路连接的发光元件的颜色不同，一个像素电路连接一个发光元件。

根据本申请第一方面前述任一实施方式，像素电路组包括第一像素电路、第二像素电路和第三像素电路，第一像素电路与第一颜色的发光元件电连接，第二像素电路与第二颜色的发光元件电连接，第三像素电路与第三颜色的发光元件电连接。

根据本申请第一方面前述任一实施方式，像素电路组中的相邻两个像素电路的结构相同。

根据本申请第一方面前述任一实施方式，像素电路组中的与不同颜色的发光元件连接的像素电路的结构相同。

本申请实施例的阵列基板，阵列基板包括像素电路组，像素电路组包括沿第一方向排布的至少两个像素电路；沿阵列基板的厚度方向，阵列基板包括衬底和半导体层，半导体层设置有连接半导体部和像素电路的驱动半导体部，驱动半导体部包括第一目标连接端，像素电路包括复位晶体管，复位晶体管的一端与第一目标连接端电连接；连接半导体部用于连接像素电路组中的至少两个像素电路的第一目标连接端。通过连接半导体部将像素电路组中的至少两个像素电路的驱动半导体部进行连接，可以将像素电路在制备过程产生的静电进行分散，减小静电对于后续制备像素电路中的电子器件的影响，使得不同像素电路中的电子器件的特性相同或相近，改善局部亮斑或者暗斑的问题，提升显示面板的工艺性能和显示效果。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单的介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的阵列基板的一种电路示意图；

图2为本申请实施例提供的阵列基板的半导体层的一种局部版图；

图3为图2所示的阵列基板沿A1-A2方向的一种局部剖面图；

图4为本申请实施例提供的阵列基板的一种局部版图；

图5为本申请实施例提供的阵列基板的另一种局部版图；

图6为本申请实施例提供的阵列基板的又一种局部版图；

图7为本申请实施例提供的阵列基板中的像素电路的一种电路示意图；

图8为本申请实施例提供的阵列基板的又一种局部版图；

图9为图8所示的阵列基板沿B1-B2方向的一种局部剖面图；

图10为图8所示的阵列基板沿C1-C2方向的一种局部剖面图；

图11为本申请实施例提供的阵列基板的又一种局部版图；

图12为图11所示的阵列基板沿D1-D2方向的一种局部剖面图；

图13为本申请实施例提供的显示装置的一种结构示意图。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

需要说明的是，本申请实施例中的晶体管可以为N型晶体管，也可以为P型晶体管。对于N型晶体管来说，导通电平为高电平，截止电平为低电平。即，N型晶体管的栅极为高电平时，其第一极和第二极之间导通，N型晶体管的栅极为低电平时，其第一极和第二极之间关断。对于P型晶体管来说，导通电平为低电平，截止电平为高电平。即，P型晶体管的控制极为低电平时，其第一极和第二极之间导通，P型晶体管的控制端为高电平时，其第一极和第二极之间关断。在具体实施时，上述各晶体管的栅极作为其控制极，并且，根据各晶体管的栅极的信号以及其类型，可以将其第一极作为源极，第二极作为漏极，或者将其第一极作为漏极，第二极作为源极，在此不做区分，另外本发明实施例中的导通电平和截止电平均为泛指，导通电平是指任何能够使晶体管导通的电平，截止电平是指任何能够使晶体管截止/关断的电平。

在本申请实施例中，术语“电连接”可以是指两个组件直接电连接，也可以是指两个组件之间经由一个或多个其它组件电连接。

在不脱离本申请的精神或范围的情况下，在本申请中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本申请意在覆盖落入所对应权利要求(要求保护的技术方案)及其等同物范围内的本申请的修改和变化。需要说明的是，本申请实施例所提供的实施方式，在不矛盾的情况下可以相互组合。

在阐述本申请实施例所提供的技术方案之前，为了便于对本申请实施例理解，本申请首先对相关技术中存在的问题进行具体说明：

受工艺性能的影响，目前一些显示面板在显示时会出现局部亮斑或者暗斑的现象，如“小白斑”，显示面板的显示效果较差。

为了解决现有技术问题，本申请实施例提供了一种阵列基板。

本申请实施例的技术构思在于：在阵列基板的半导体层设置连接半导体部和像素电路的驱动半导体部，连接半导体部用于连接像素电路组中的至少两个像素电路的第一目标连接端；这样，通过连接半导体部将像素电路组中的至少两个像素电路的驱动半导体部进行连接，可以将像素电路在制备过程产生的静电进行分散，减小静电对于后续制备像素电路中的电子器件的影响，使得不同像素电路中的电子器件的特性相同或相近，改善局部亮斑或者暗斑的问题，提升显示面板的工艺性能和显示效果。

下面对本申请实施例所提供的阵列基板进行介绍。

图1为本申请实施例提供的阵列基板的一种电路示意图。如图1所示，阵列基板10可以包括像素电路组100，像素电路组100可以包括沿第一方向X排布的至少两个像素电路101。像素电路组100中的像素电路101的数量可以根据实际情况灵活调整，本申请实施例对此不作限定。示例性地，第一方向X包括但不限于阵列基板10的行方向。例如，一个像素电路组100可以包括沿阵列基板10的行方向排布的多个像素电路101。在一些具体的示例中，一个像素电路组100可以为一行像素电路101。

图2为本申请实施例提供的阵列基板的半导体层的一种局部版图。图3为图2所示的阵列基板沿A1-A2方向的一种局部剖面图。结合图2和图3所示，沿阵列基板10的厚度方向Z，阵列基板10可以包括衬底01和半导体层02。其中，衬底01包括但不限于聚对苯二甲酸乙二酯(PET)或者聚酰亚胺(PI)等材料的柔性衬底，也可以包括玻璃等材料的硬性衬底。半导体层02的材料包括但不限于非晶硅材料、多晶硅材料或金属氧化物材料等。

半导体层02设置有连接半导体部L和像素电路101的驱动半导体部Q。驱动半导体部Q例如可以包括像素电路的晶体管的沟道区(图中未示出)、源区(图中未示出)和漏区(图中未示出)等。驱动半导体部Q可以包括第一目标连接端X1，像素电路101可以包括复位晶体管(图中未示出)，复位晶体管的一端与第一目标连接端X1电连接。

连接半导体部L可以用于连接像素电路组100中的至少两个像素电路101的第一目标连接端X1。例如，连接半导体部L可以用于连接一个像素电路组100中的全部像素电路101的第一目标连接端X1。

本申请实施例的阵列基板，阵列基板包括像素电路组，像素电路组包括沿第一方向排布的至少两个像素电路；沿阵列基板的厚度方向，阵列基板包括衬底和半导体层，半导体层设置有连接半导体部和像素电路的驱动半导体部，驱动半导体部包括第一目标连接端，像素电路包括复位晶体管，复位晶体管的一端与第一目标连接端电连接；连接半导体部用于连接像素电路组中的至少两个像素电路的第一目标连接端。通过连接半导体部将像素电路组中的至少两个像素电路的驱动半导体部进行连接，可以将像素电路在制备过程产生的静电进行分散，减小静电对于后续制备像素电路中的电子器件(如晶体管)的影响，使得不同像素电路中的电子器件的特性相同或相近，改善局部亮斑或者暗斑的问题，提升显示面板的工艺性能和显示效果。

图4为本申请实施例提供的阵列基板的一种局部版图。如图4所示，根据本申请的一些实施例，可选地，复位晶体管可以包括第一复位晶体管T1和第二复位晶体管T2。第一目标连接端X1可以包括第一连接端X11和第二连接端X12。第一复位晶体管T1的一端与第一连接端X11电连接，第二复位晶体管T2的一端与第二连接端X12电连接。

连接半导体部L可以包括第一连接半导体部L1，第一连接半导体部L1可以用于连接像素电路组100中的至少两个像素电路101的第一连接端X11。和/或，连接半导体部L可以包括第二连接半导体部L2，第二连接半导体部L2用于连接像素电路组100中的至少两个像素电路101的第二连接端X12。图4以连接半导体部L同时包括第一连接半导体部L1和第二连接半导体部L2为例进行示出。

当连接半导体部L既包括第一连接半导体部L1，又包括第二连接半导体部L2时，像素电路的驱动半导体部Q上的静电既可以通过第一连接半导体部L1进行分散，又可以通过第二连接半导体部L2进行分散，较大程度上减小静电对于后续制备像素电路中的电子器件(如晶体管)的影响。

图5为本申请实施例提供的阵列基板的另一种局部版图。如图5所示，根据本申请的另一些实施例，可选地，连接半导体部L也可以仅包括第一连接半导体部L1，第一连接半导体部L1可以用于连接像素电路组100中的至少两个像素电路101的第一连接端X11。

这样，像素电路的驱动半导体部Q上的静电可以通过第一连接半导体部L1进行分散，减小静电对于后续制备像素电路中的电子器件(如晶体管)的影响。

图6为本申请实施例提供的阵列基板的又一种局部版图。如图6所示，根据本申请的又一些实施例，可选地，连接半导体部L也可以仅包括第二连接半导体部L2，第二连接半导体部L2用于连接像素电路组100中的至少两个像素电路101的第二连接端X12。

这样，像素电路的驱动半导体部Q上的静电可以通过第二连接半导体部L2进行分散，减小静电对于后续制备像素电路中的电子器件(如晶体管)的影响。

图7为本申请实施例提供的阵列基板中的像素电路的一种电路示意图。如图7所示，根据本申请的一些实施例，可选地，像素电路101可以与发光元件D电连接。像素电路101可以包括驱动晶体管T0，第一复位晶体管T1可以用于对驱动晶体管T0的栅极进行复位。第二复位晶体管T2可以用于对发光元件D的第一电极进行复位。示例性地，发光元件D的第一电极可以为发光元件D的阳极。

需要说明的是，图7以像素电路101为7T1C像素电路为例进行示出，在其他实施例中，像素电路101也可以为其他类型像素电路，如7T2C像素电路、8T1C像素电路或者9T1C像素电路等，本申请实施例对此不作限定。

如图7所示，在一些具体的实施例中，可选地，第一复位晶体管T1的栅极可以与第一扫描信号线S1电连接，第一复位晶体管T1的第一极与第一复位信号线Vref1电连接，第一复位晶体管T1的第二极与驱动晶体管T0的栅极电连接。第一复位晶体管T1用于在第一扫描信号线S1的控制下导通，将第一复位信号线Vref1的第一复位信号传输至驱动晶体管T0的栅极，以对驱动晶体管T0的栅极进行复位。

第二复位晶体管T2的栅极可以与第二扫描信号线S2电连接，第二复位晶体管T2的第一极与第二复位信号线Vref2电连接，第二复位晶体管T2的第二极与发光元件D的第一电极电连接。第二复位晶体管T2用于在第二扫描信号线S2的控制下导通，将第二复位信号线Vref2的第二复位信号传输至发光元件D的第一电极，以对发光元件D的第一电极进行复位。

在一些具体的实施例中，可选地，像素电路101还可以包括数据写入晶体管T3、阈值补偿晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6和存储电容Cst。

数据写入晶体管T3的栅极与第三扫描信号线S3电连接，数据写入晶体管T3的第一极与数据信号线data电连接，数据写入晶体管T3的第二极与驱动晶体管T0的第一极电连接，数据写入晶体管T3用于写入数据信号。

阈值补偿晶体管T4的栅极与第三扫描信号线S3电连接，阈值补偿晶体管T4的第一极与驱动晶体管T0的栅极电连接，阈值补偿晶体管T4的第二极与驱动晶体管T0的第二极电连接，阈值补偿晶体管T4用于连通驱动晶体管T0的栅极与驱动晶体管T0的第二极，以实现驱动晶体管T0的阈值电压Vth的补偿。

第一发光控制晶体管T5的栅极与发光控制信号线EM电连接，第一发光控制晶体管T5的第一极与第一电源信号线ELVDD电连接，第一发光控制晶体管T5的第二极与驱动晶体管T0的第一极电连接。

第二发光控制晶体管T6的栅极与发光控制信号线EM电连接，第二发光控制晶体管T6的第一极与驱动晶体管T0的第二极电连接，第二发光控制晶体管T6的第二极与发光元件D的第一电极电连接。

存储电容Cst的第一极板与第一电源信号线ELVDD电连接，存储电容Cst的第二极板与驱动晶体管T0的栅极电连接，存储电容Cst用于维持驱动晶体管T0的栅极的电位。

发光元件D的第二电极与第二电源信号线ELVSS电连接。

示例性地，第一电源信号线ELVDD可以传输正性电源电压信号，第二电源信号线ELVSS可以传输负性电源电压信号。

在一些实施例中，第一复位信号线Vref1传输的第一复位信号的电压值与第二复位信号线Vref2传输的第二复位信号的电压值可以不同。即，对于驱动晶体管T0的栅极和发光元件D的第一电极，可以采用不同的复位电压进行复位。

如图4、图5或者图6所示，根据本申请的一些实施例，可选地，阵列基板10可以包括沿第二方向Y排布的多个像素电路组100。其中，第一方向X可以与第二方向Y交叉。示例性地，第一方向X可以为阵列基板的行方向，第二方向Y可以为阵列基板的列方向。沿第二方向Y，相邻两个像素电路组100中的像素电路101的驱动半导体部Q之间未电连接。

图8为本申请实施例提供的阵列基板的又一种局部版图。如图8所示，由于沿第二方向Y，相邻两个像素电路组100中的像素电路101的驱动半导体部Q之间未电连接，所以可以有效避免第一复位信号线Vref1的第一复位信号传输至邻近像素电路连接的发光元件的第一电极，有效避免第二复位信号线Vref2的第二复位信号传输至邻近像素电路的驱动晶体管T0的栅极，保证驱动晶体管T0的栅极和发光元件的第一电极均能够达到预期电位。

此外，由于连接半导体部L将像素电路组100中的沿第一方向X排布的至少两个像素电路的驱动半导体部Q进行连接，所以即便相邻两个像素电路组100中的像素电路101的驱动半导体部Q之间未电连接，也可以将像素电路在制备过程产生的静电进行分散，减小静电对于后续制备像素电路中的电子器件(如晶体管)的影响，使得不同像素电路中的电子器件的特性相同或相近，改善局部亮斑或者暗斑的问题，提升显示面板的工艺性能和显示效果。

继续参见图8，根据本申请的一些实施例，可选地，连接半导体部L可以沿第一方向X延伸，用于连接像素电路组100中的至少两个像素电路101的第一目标连接端X1。

继续参见图8，根据本申请的一些实施例，可选地，阵列基板10可以包括沿第一方向X延伸且沿第二方向Y间隔排布的多条第一扫描信号线S1。一条第一扫描信号线S1可以与像素电路组100中的至少两个像素电路101的第一复位晶体管T1的栅极电连接，第一方向X可以包括第一扫描信号线S1的延伸方向。

阵列基板10可以包括沿第一方向X延伸且沿第二方向Y间隔排布的多条第二扫描信号线S2。一条第二扫描信号线S2可以与像素电路组100中的至少两个像素电路101的第二复位晶体管T2的栅极电连接。

如图4、图5或者图6所示，根据本申请的一些实施例，可选地，阵列基板10可以包括沿第一方向X延伸且沿第二方向Y间隔排布的多条连接半导体部L。一条连接半导体部L可以用于连接一个像素电路组100中的至少两个像素电路101的第一目标连接端X1。例如，一条连接半导体部L可以用于连接一个像素电路组100中的全部像素电路101的第一目标连接端X1。

继续参见图8，根据本申请的一些实施例，可选地，阵列基板10可以包括沿第一方向X延伸且沿第二方向Y间隔排布的多条第一连接半导体部L1。一条第一连接半导体部L1可以用于连接一个像素电路组100中的至少两个像素电路101的第一连接端X1。

沿第二方向Y，第i个像素电路组100对应连接的第一连接半导体部L1位于第i-1个像素电路组100中的驱动半导体部Q与第i个像素电路组100中的驱动半导体部Q之间，i＞1且为整数。

继续参见图8，根据本申请的一些实施例，可选地，阵列基板10可以包括沿第一方向X延伸且沿第二方向Y间隔排布的多条第二连接半导体部L2。一条第二连接半导体部L2可以用于连接一个像素电路组100中的至少两个像素电路101的第二连接端X2。

沿第二方向Y，第j个像素电路组100对应连接的第二连接半导体部L2可以位于第j个像素电路组100中的驱动半导体部Q与第j+1个像素电路组100中的驱动半导体部Q之间，j为正整数。

图9为图8所示的阵列基板沿B1-B2方向的一种局部剖面图。如图9所示，根据本申请的一些实施例，可选地，阵列基板10还可以包括第一导电层M1，沿阵列基板的厚度方向Z，第一导电层M1位于半导体层02远离衬底01的一侧。第一扫描信号线S1可以位于第一导电层M1。

结合图8和图9所示，根据本申请的一些实施例，可选地，驱动半导体部Q还可以包括第二目标连接端X2，第二目标连接端X2可以与像素电路101中的驱动晶体管T0的栅极电连接。

对于任意一个像素电路101，沿第二方向Y，像素电路101连接的第一扫描信号线S1可以位于像素电路101连接的第一连接半导体部L1与像素电路101的第二目标连接端X2之间。

结合图8和图9所示，根据本申请的一些实施例，可选地，第二扫描信号线S2可以位于第一导电层M1。

驱动半导体部Q还可以包括第三目标连接端X3，第三目标连接端X3与发光元件的第一电极(图中未示出)电连接。

对于任意一个像素电路101，沿第二方向Y，像素电路101连接的第二扫描信号线S2可以位于像素电路101连接的第二连接半导体部L2与像素电路101的第三目标连接端X3之间。

如图8所示，根据本申请的一些实施例，可选地，第一复位信号线Vref1与第一连接端X11电连接，第二复位信号线Vref2与第二连接端X12电连接。例如，第一复位信号线Vref1与第一连接端X11可以位于不同膜层，第一复位信号线Vref1可以通过第一过孔k1与第一连接端X11电连接。第二复位信号线Vref2可以与第二连接端X12位于不同膜层，第二复位信号线Vref2可以通过第二过孔k2与第二连接端X12电连接。

驱动半导体部Q还可以包括第二目标连接端X2和第三目标连接端X3。第二目标连接端X2与像素电路101中的驱动晶体管T0的栅极电连接，第三目标连接端X3与发光元件D的第一电极电连接。

第一复位晶体管T1的控制端(即栅极)可以与第一扫描信号线S1电连接，第一复位晶体管T1的第一端与第一连接端X11电连接，第一复位晶体管T1的第二端与第二目标连接端X2电连接。第一复位晶体管T1可以在第一扫描信号线S1的控制下导通，第一复位信号线Vref1的第一复位信号依次通过第一过孔k1、第一连接端X11、第一复位晶体管T1和第二目标连接端X2传输至驱动晶体管T0的栅极。

第二复位晶体管T2的控制端(即栅极)可以与第二扫描信号线S2电连接，第二复位晶体管T2的第一端与第二连接端X12电连接，第二复位晶体管T2的第二端与第三目标连接端X3电连接。第二复位晶体管T2可以在第二扫描信号线S2的控制下导通，第二复位信号线Vref2的第二复位信号可以依次通过第二过孔k2、第二连接端X12、第二复位晶体管T2和第三目标连接端X3传输至发光元件D的第一电极。

如图8所示，根据本申请的一些实施例，可选地，沿阵列基板的厚度方向，第一过孔k1在衬底上的正投影与第一连接端X11在衬底上的正投影可以至少部分交叠，即第一过孔k1可以直接与第一连接端X11接触电连接。和/或，第一过孔k1在衬底上的正投影与第一连接半导体部L1在衬底上的正投影至少部分交叠。即，第一过孔k1可以与第一连接半导体部L1接触电连接，通过第一连接半导体部L1间接与第一连接端X11电连接。

沿阵列基板的厚度方向，第二过孔k2在衬底上的正投影与第二连接端X12在衬底上的正投影至少部分交叠，即第二过孔k2可以直接与第二连接端X12电连接。和/或，第二过孔k2在衬底上的正投影与第二连接半导体部L2在衬底上的正投影至少部分交叠。即，第二过孔k2可以与第二连接半导体部L2接触电连接，通过第二连接半导体部L2间接与第二连接端X12电连接。

如图8所示，根据本申请的一些实施例，可选地，阵列基板10可以包括沿第一方向X延伸且沿第二方向Y间隔排布的多条第一复位信号线Vref1，一条第一复位信号线Vref1可以与像素电路组100中的至少两个像素电路101的第一连接端X11电连接。例如，一条第一复位信号线Vref1可以通过至少一个第一过孔k1与像素电路组100中的至少两个像素电路101的第一连接端X11电连接。

阵列基板10可以包括沿第一方向X延伸且沿第二方向Y间隔排布的多条第二复位信号线Vref2，一条第二复位信号线Vref2可以与像素电路组100中的至少两个像素电路101的第二连接端X12电连接。例如，一条第二复位信号线Vref2可以通过至少一个第二过孔k2与像素电路组100中的至少两个像素电路101的第二连接端X12电连接。

图10为图8所示的阵列基板沿C1-C2方向的一种局部剖面图。结合图8和图10所示，根据本申请的一些实施例，可选地，沿阵列基板10的厚度方向Z，第一复位信号线Vref1在衬底上的正投影可以与第一连接半导体部L1在衬底上的正投影至少部分交叠。

结合图8和图10所示，根据本申请的一些实施例，可选地，沿阵列基板10的厚度方向Z，第二复位信号线Vref2在衬底上的正投影可以与第二连接半导体部L2在衬底上的正投影至少部分交叠。

结合图8和图10所示，根据本申请的一些实施例，可选地，阵列基板10还可以包括第一导电层M1和第二导电层M2。沿阵列基板的厚度方向Z，第一导电层M1位于半导体层02远离衬底01的一侧，第二导电层M2位于第一导电层M1远离半导体层02的一侧。

第一复位信号线Vref1和第二复位信号线Vref2中的至少一者可以位于第二导电层M2。

图11为本申请实施例提供的阵列基板的又一种局部版图。如图11所示，根据本申请的一些实施例，可选地，第一复位信号线Vref1可以沿第二方向Y延伸，例如第一复位信号线Vref1沿阵列基板的列方向延伸。第一复位信号线Vref1可以与至少一个像素电路组100中的像素电路101的第一连接端X11电连接。例如，一条第一复位信号线Vref1可以连接多个第一过孔k1，多个第一过孔k1可以分别连接多个像素电路组100中的其中一个像素电路101的第一连接端X11。

第二复位信号线Vref2也可以沿第二方向Y延伸，第二复位信号线Vref2可以与至少一个像素电路组100中的像素电路101的第二连接端X12电连接。例如，一条第二复位信号线Vref2可以连接多个第二过孔k2，多个第二过孔k2可以分别连接多个像素电路组100中的其中一个像素电路101的第二连接端X12。

如图11所示，根据本申请的一些实施例，可选地，阵列基板10可以包括多条第一复位信号线Vref1和多条第二复位信号线Vref2。沿第一方向X，第一复位信号线Vref1与第二复位信号线Vref2可以交替排布。

图12为图11所示的阵列基板沿D1-D2方向的一种局部剖面图。结合图11和图12所示，根据本申请的一些实施例，可选地，阵列基板10还可以包括第一导电层M1和第三导电层M3。沿阵列基板的厚度方向Z，第一导电层M1位于半导体层02远离衬底01的一侧，第三导电层M3可以位于第一导电层M1远离半导体层02的一侧。

第一复位信号线Vref1和第二复位信号线Vref2中的至少一者可以位于第三导电层M3。

结合图11和图12所示，根据本申请的一些实施例，可选地，阵列基板10还可以包括第二导电层M2，沿阵列基板的厚度方向Z，第二导电层M2可以位于第一导电层M1与第三导电层M3之间。

根据本申请的一些实施例，可选地，同一个像素电路101连接的第一扫描信号线S1和第二扫描信号线S2传输的扫描信号可以相同。即，同一个像素电路101中的第一复位晶体管T1和第二复位晶体管T2可以同时导通，驱动晶体管T0的栅极的复位和发光元件D的第一电极的复位可以同时进行。

例如，在一些具体的实施例中，同一个像素电路101连接的第一扫描信号线S1和第二扫描信号线S2可以电连接，从而使得同一个像素电路101连接的第一扫描信号线S1和第二扫描信号线S2传输的扫描信号相同。

根据本申请的另一些实施例，可选地，同一个像素电路101连接的第一扫描信号线S1和第二扫描信号线S2传输的扫描信号可以不同。即，同一个像素电路101中的第一复位晶体管T1和第二复位晶体管T2可以分时导通，驱动晶体管T0的栅极的复位和发光元件D的第一电极的复位可以分时进行。

例如，在一些具体的实施例中，对于任意一个像素电路101，一帧时间内，像素电路101连接的第二扫描信号线S2传输的使能电平的起始沿可以晚于像素电路101连接的第一扫描信号线S1传输的使能电平的起始沿。即，一帧时间内，第二复位晶体管T2可以晚于第一复位晶体管T1导通，发光元件D的第一电极的复位可以晚于驱动晶体管T0的栅极的复位。

根据本申请的一些实施例，可选地，像素电路组100中的至少两个像素电路101连接的发光元件的颜色可以不同，其中，一个像素电路101连接一个发光元件。

如此，像素电路组中的与不同颜色的发光元件连接的像素电路的驱动半导体部均可以通过连接半导体部连接在一起。

例如，在一些具体的实施例中，像素电路组100可以包括第一像素电路、第二像素电路和第三像素电路。第一像素电路可以与第一颜色的发光元件电连接，第二像素电路可以与第二颜色的发光元件电连接，第三像素电路可以与第三颜色的发光元件电连接。示例性地，第一颜色可以为红色，第二颜色可以为绿色，第三颜色可以为蓝色。

根据本申请的一些实施例，可选地，像素电路组100中的相邻两个像素电路101的结构相同。例如，像素电路组100中的相邻两个像素电路101的驱动半导体部的结构可以相同。

根据本申请的一些实施例，可选地，像素电路组100中的与不同颜色的发光元件连接的像素电路的结构可以相同。例如，像素电路组100中的与不同颜色的发光元件连接的像素电路的驱动半导体部的结构可以相同。

基于上述实施例提供的阵列基板，相应地，本申请还提供了一种显示装置，包括本申请提供的阵列基板。请参考图13，图13为本申请实施例提供的显示装置的一种结构示意图。图13提供的显示装置1000包括本申请上述任一实施例提供的阵列基板10。图13实施例例如以手机为例，对显示装置1000进行说明，可以理解的是，本申请实施例提供的显示装置，可以是可穿戴产品、电脑、电视、车载显示装置等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的阵列基板10的有益效果，具体可以参考上述各实施例对于阵列基板10的具体说明，本实施例在此不再赘述。

应当理解的是，本申请实施例附图提供的电路的具体结构以及阵列基板的剖面结构仅仅是一些示例，并不用于限定本申请。另外，在不矛盾的情况下，本申请提供的上述各实施例可以相互结合。

需要明确的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同或相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

本领域技术人员应能理解，上述实施例均是示例性而非限制性的。在不同实施例中出现的不同技术特征可以进行组合，以取得有益效果。本领域技术人员在研究附图、说明书及权利要求书的基础上，应能理解并实现所揭示的实施例的其他变化的实施例。在权利要求书中，术语“包括”并不排除其他结构；数量涉及“一个”但不排除多个；术语“第一”、“第二”用于标示名称而非用于表示任何特定的顺序。权利要求中的任何附图标记均不应被理解为对保护范围的限制。某些技术特征出现在不同的从属权利要求中并不意味着不能将这些技术特征进行组合以取得有益效果。

Claims (10)

1.一种阵列基板，其特征在于，所述阵列基板包括像素电路组，所述像素电路组包括沿第一方向排布的至少两个像素电路；

沿所述阵列基板的厚度方向，所述阵列基板包括衬底和半导体层，所述半导体层设置有连接半导体部和所述像素电路的驱动半导体部，所述驱动半导体部包括第一目标连接端，所述像素电路包括复位晶体管，所述复位晶体管的一端与所述第一目标连接端电连接；

所述连接半导体部用于连接所述像素电路组中的至少两个像素电路的所述第一目标连接端。

2.根据权利要求1所述的阵列基板，其特征在于，

所述复位晶体管包括第一复位晶体管和第二复位晶体管，所述第一目标连接端包括第一连接端和第二连接端，所述第一复位晶体管的一端与所述第一连接端电连接，所述第二复位晶体管的一端与所述第二连接端电连接；

所述连接半导体部包括第一连接半导体部，所述第一连接半导体部用于连接所述像素电路组中的至少两个像素电路的所述第一连接端，和/或，所述连接半导体部包括第二连接半导体部，所述第二连接半导体部用于连接所述像素电路组中的至少两个像素电路的所述第二连接端；

优选地，所述像素电路与发光元件电连接，所述像素电路包括驱动晶体管，所述第一复位晶体管用于对所述驱动晶体管的栅极进行复位，所述第二复位晶体管用于对所述发光元件的第一电极进行复位。

3.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板包括沿第二方向排布的多个所述像素电路组，所述第一方向与所述第二方向交叉，沿所述第二方向，相邻两个所述像素电路组中的所述像素电路的所述驱动半导体部之间未电连接；

优选地，所述阵列基板包括沿所述第一方向延伸且沿所述第二方向间隔排布的多条第一扫描信号线，一条所述第一扫描信号线与所述像素电路组中的至少两个像素电路的所述第一复位晶体管的栅极电连接，所述第一方向包括所述第一扫描信号线的延伸方向；

优选地，所述阵列基板包括沿所述第一方向延伸且沿所述第二方向间隔排布的多条第二扫描信号线，一条所述第二扫描信号线与所述像素电路组中的至少两个像素电路的所述第二复位晶体管的栅极电连接；

优选地，所述连接半导体部沿所述第一方向延伸。

4.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板包括沿所述第一方向延伸且沿所述第二方向间隔排布的多条所述连接半导体部，一条所述连接半导体部用于连接一个所述像素电路组中的至少两个像素电路的所述第一目标连接端；

优选地，一条所述连接半导体部用于连接一个所述像素电路组中的全部所述像素电路的所述第一目标连接端；

优选地，所述阵列基板包括沿所述第一方向延伸且沿所述第二方向间隔排布的多条所述第一连接半导体部，一条所述第一连接半导体部用于连接一个所述像素电路组中的至少两个像素电路的所述第一连接端；

沿所述第二方向，第i个所述像素电路组对应连接的所述第一连接半导体部位于第i-1个所述像素电路组中的所述驱动半导体部与第i个所述像素电路组中的所述驱动半导体部之间，i＞1且为整数；

优选地，所述阵列基板包括沿所述第一方向延伸且沿所述第二方向间隔排布的多条所述第二连接半导体部，一条所述第二连接半导体部用于连接一个所述像素电路组中的至少两个像素电路的所述第二连接端；

沿所述第二方向，第j个所述像素电路组对应连接的所述第二连接半导体部位于第j个所述像素电路组中的所述驱动半导体部与第j+1个所述像素电路组中的所述驱动半导体部之间，j为正整数。

5.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板还包括第一导电层，沿所述阵列基板的厚度方向，所述第一导电层位于所述半导体层远离所述衬底的一侧；

所述第一扫描信号线位于所述第一导电层；

优选地，所述驱动半导体部还包括第二目标连接端，所述第二目标连接端与所述像素电路中的驱动晶体管的栅极电连接；

对于任意一个所述像素电路，沿所述第二方向，所述像素电路连接的所述第一扫描信号线位于所述像素电路连接的所述第一连接半导体部与所述像素电路的所述第二目标连接端之间；

优选地，所述第二扫描信号线位于所述第一导电层；

优选地，所述驱动半导体部还包括第三目标连接端，所述第三目标连接端与发光元件的第一电极电连接；

对于任意一个所述像素电路，沿所述第二方向，所述像素电路连接的所述第二扫描信号线位于所述像素电路连接的所述第二连接半导体部与所述像素电路的所述第三目标连接端之间。

6.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板包括第一复位信号线和第二复位信号线；

所述第一复位信号线与所述第一连接端电连接，所述第二复位信号线与所述第二连接端电连接；

所述驱动半导体部还包括第二目标连接端和第三目标连接端，所述第二目标连接端与所述像素电路中的驱动晶体管的栅极电连接，所述第三目标连接端与发光元件的第一电极电连接；

所述第一复位晶体管的控制端与所述第一扫描信号线电连接，所述第一复位晶体管的第一端与所述第一连接端电连接，所述第一复位晶体管的第二端与所述第二目标连接端电连接；

所述第二复位晶体管的控制端与所述第二扫描信号线电连接，所述第二复位晶体管的第一端与所述第二连接端电连接，所述第二复位晶体管的第二端与所述第三目标连接端电连接；

优选地，所述第一复位信号线与所述第一连接端位于不同膜层，所述第一复位信号线通过第一过孔与所述第一连接端电连接，所述第二复位信号线与所述第二连接端位于不同膜层，所述第二复位信号线通过第二过孔与所述第二连接端电连接；

优选地，沿所述阵列基板的厚度方向，所述第一过孔在所述衬底上的正投影与所述第一连接端在所述衬底上的正投影至少部分交叠，和/或，所述第一过孔在所述衬底上的正投影与所述第一连接半导体部在所述衬底上的正投影至少部分交叠；

优选地，沿所述阵列基板的厚度方向，所述第二过孔在所述衬底上的正投影与所述第二连接端在所述衬底上的正投影至少部分交叠，和/或，所述第二过孔在所述衬底上的正投影与所述第二连接半导体部在所述衬底上的正投影至少部分交叠。

7.根据权利要求6所述的阵列基板，其特征在于，所述阵列基板包括沿所述第一方向延伸且沿所述第二方向间隔排布的多条所述第一复位信号线，一条所述第一复位信号线与所述像素电路组中的至少两个像素电路的所述第一连接端电连接；

所述阵列基板包括沿所述第一方向延伸且沿所述第二方向间隔排布的多条所述第二复位信号线，一条所述第二复位信号线与所述像素电路组中的至少两个像素电路的所述第二连接端电连接；

优选地，沿所述阵列基板的厚度方向，所述第一复位信号线在所述衬底上的正投影与所述第一连接半导体部在所述衬底上的正投影至少部分交叠；

优选地，沿所述阵列基板的厚度方向，所述第二复位信号线在所述衬底上的正投影与所述第二连接半导体部在所述衬底上的正投影至少部分交叠；

优选地，所述阵列基板还包括第一导电层和第二导电层，沿所述阵列基板的厚度方向，所述第一导电层位于所述半导体层远离所述衬底的一侧，所述第二导电层位于所述第一导电层远离所述半导体层的一侧；

所述第一复位信号线和所述第二复位信号线中的至少一者位于所述第二导电层。

8.根据权利要求6所述的阵列基板，其特征在于，所述第一复位信号线沿所述第二方向延伸，所述第一复位信号线与至少一个所述像素电路组中的像素电路的所述第一连接端电连接；

优选地，所述第二复位信号线沿所述第二方向延伸，所述第二复位信号线与至少一个所述像素电路组中的像素电路的所述第二连接端电连接；

优选地，所述阵列基板包括多条所述第一复位信号线和多条所述第二复位信号线，沿所述第一方向，所述第一复位信号线与所述第二复位信号线交替排布；

优选地，所述阵列基板还包括第一导电层和第三导电层，沿所述阵列基板的厚度方向，所述第一导电层位于所述半导体层远离所述衬底的一侧，所述第三导电层位于所述第一导电层远离所述半导体层的一侧；

所述第一复位信号线和所述第二复位信号线中的至少一者位于所述第三导电层。

9.根据权利要求3所述的阵列基板，其特征在于，同一个所述像素电路连接的所述第一扫描信号线和所述第二扫描信号线传输的扫描信号相同或者不同；

优选地，同一个所述像素电路连接的所述第一扫描信号线和所述第二扫描信号线电连接；

优选地，对于任意一个所述像素电路，一帧时间内，所述像素电路连接的所述第二扫描信号线传输的使能电平的起始沿晚于所述像素电路连接的所述第一扫描信号线传输的使能电平的起始沿。

10.根据权利要求1所述的阵列基板，其特征在于，所述像素电路组中的至少两个像素电路连接的发光元件的颜色不同，一个所述像素电路连接一个所述发光元件；

优选地，所述像素电路组包括第一像素电路、第二像素电路和第三像素电路，所述第一像素电路与第一颜色的发光元件电连接，所述第二像素电路与第二颜色的发光元件电连接，所述第三像素电路与第三颜色的发光元件电连接；

优选地，所述像素电路组中的相邻两个所述像素电路的结构相同；

优选地，所述像素电路组中的与不同颜色的发光元件连接的像素电路的结构相同。