KR20230164313A - 반도체 패키지 - Google Patents

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KR20230164313A
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정민경
권순규
이혜진
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 반도체 패키지는 제1 및 제2 패드를 포함하는 제1 기판; 상기 제1 기판의 상기 제1 패드 상에 배치된 제1 접속부; 상기 제1 접속부 상에 결합된 제2 기판; 상기 제1 기판의 상기 제2 패드 상에 배치된 제2 접속부; 상기 제2 접속부 상에 실장된 소자; 및 상기 제1 기판 상에 배치되고, 상기 소자를 몰딩하는 몰딩층을 포함하는,를 포함하고, 상기 소자는 커패시터 및 인덕터 중 적어도 하나를 포함하고, 상기 제2 기판은 상기 커패시터 및 상기 인덕터 중 상기 소자와 다른 기능을 하는 패턴층을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
실시 예는 반도체 패키지에 관한 것으로, 특히 인덕터 기판을 포함하는 반도체 패키지에 관한 것이다.
현재의 전자제품 시장은 휴대용으로 급격히 그 수요를 눌려가고 있으며, 이를 만족하기 위해서는 이를 시스템에 실장되는 부품들의 경박 단소화가 필수적이다.
상기 부품들의 경박 단소화를 실현하기 위해서는 실장 부품의 개별 사이즈를 줄이는 기술과, 다수개의 개별 소자들을 원 칩(one chip)화하는 SOC(System On Chip) 기술 및 다수개의 개별소자들을 하나의 패키지(package)로 집적하는 SIP(System In Package) 기술 등이 필요하다.
최근 휴대폰, PDA(Personal Digital Assistant), 스마트폰 등의 이동통신단말기, 각종 미디어용 단말기에 대한 다기능화 및 소형화 추세에 따라서, 단말기에 내장되는 각종 부품 또는 핸드셋에 내장되는 모듈들이 소형화 추세로 개발되고 있다. 이러한 모듈의 소형화를 위해 RF(Radio Frequency) 소자, IC 칩 등의 부품을 하나의 패키지로 구현하는 연구가 시도되고 있다.
이에 따라, 종래의 반도체 패키지는 기판상에 집적 수동 소자(IPD: Integrated Passive Device) 실장하여 전체적인 부피를 줄이고 있다. 그러나 하나의 기판상에 다수의 집적 수동 소자가 배치되는 경우, 상호 간의 간섭에 의한 전기적 신뢰성 문제가 발생하고 있다.
(특허문헌 1) KR 10-2008-0058986 A
실시 예는 전기적 신뢰성이 향상된 반도체 패키지를 제공하도록 한다.
또한, 실시 예는 제1 소자가 배치된 제1 기판에 제2 소자의 기능을 하는 제2 기판을 배치하여 상호 간의 간섭을 최소화할 수 있도록 한 반도체 패키지를 제공하도록 한다.
또한, 실시 예는 제2 소자의 기능을 하는 제2 기판의 두께를 획기적으로 줄일 수 있는 반도체 패키지를 제공한다.
또한, 실시 예는 하나의 절연층에 서로 다른 인덕턴스 값을 가지는 복수의 코일 패턴이 형성된 제2 기판을 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 두께를 슬림화할 수 있는 반도체 패키지를 제공한다.
실시 예에서 해결하고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제는 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지는 제1 및 제2 패드를 포함하는 제1 기판; 상기 제1 기판의 상기 제1 패드 상에 배치된 제1 접속부; 상기 제1 접속부 상에 결합된 제2 기판; 상기 제1 기판의 상기 제2 패드 상에 배치된 제2 접속부; 상기 제2 접속부 상에 실장된 소자; 및 상기 제1 기판 상에 배치되고, 상기 소자를 몰딩하는 몰딩층을 포함하는,를 포함하고, 상기 소자는 커패시터 및 인덕터 중 적어도 하나를 포함하고, 상기 제2 기판은 상기 커패시터 및 상기 인덕터 중 상기 소자와 다른 기능을 하는 패턴층을 포함한다.
또한, 상기 제2 기판은, 제2 절연층; 상기 제2 절연층 상에 배치되고 상기 패턴층에 대응하는 제2 회로 패턴; 및 상기 제2 절연층을 관통하는 제2 관통 전극;을 포함한다.
또한, 상기 제2 기판은, 상기 제2 절연층의 상면 및 하면에 배치된 제2 보호층을 더 포함하고, 상기 몰딩층은 상기 제2 기판과 이격된 위치에서 상기 소자를 몰딩한다.
또한, 상기 몰딩층은 상기 제2 기판의 상기 제2 절연층 및 상기 제2 회로 패턴을 몰딩한다.
또한, 상기 제2 기판은 인덕턴스를 형성하는 코일 패턴을 포함하는 인덕터 기판이고, 상기 소자는, 커패시터에 대응하는 제1 소자; 및 상기 제1 소자와 이격되고, 인덕터에 대응하는 제2 소자를 포함한다.
또한, 상기 제2 기판은 커패시터턴스를 형성하는 커패시터 패턴을 포함하는 커패시터 기판이고, 상기 소자는, 커패시터에 대응하는 제1 소자; 및 상기 제1 소자와 이격되고, 인덕터에 대응하는 제2 소자를 포함한다.
또한, 상기 제2 회로 패턴은, 상기 제2 절연층의 상면에 배치된 제1 패턴층과, 상기 제2 절연층의 하면에 배치된 제2 패턴층을 포함하고, 상기 제1 패턴층은 복수의 코일 패턴을 포함하며, 상기 복수의 코일 패턴은, 상기 제2 패턴층과 제1 이격 거리를 가지는 제1 코일 패턴과, 상기 제2 패턴층과 상기 제1 이격 거리와 다른 제2 이격 거리를 가지는 제2 코일 패턴을 포함한다.
또한, 상기 제1 코일 패턴은, 상기 제2 절연층의 상면에 형성된 패턴 홈 내에 배치되고, 상기 제2 코일 패턴은, 상기 제2 절연층의 상면 위로 돌출된다.
또한, 상기 제1 코일 패턴은, 상기 제2 절연층의 상면에 형성된 제1 깊이를 가지는 제1 홈 내에 배치되고, 상기 제2 코일 패턴은, 상기 제2 절연층의 상면에 형성된 상기 제1 깊이와 다른 제2 깊이를 가지는 제2 홈 내에 배치된다.
또한, 상기 제2 절연층은 PID(Photo Imagable Dielectric resin)를 포함한다.
실시 예의 반도체 패키지는 제1 기판 및 제2 기판을 포함한다. 그리고, 반도체 패키지는 상기 제1 기판 상에 실장된 적어도 하나의 소자를 포함한다. 그리고, 상기 제2 기판은 상기 제1 기판 상에 실장되며, 인덕터 기능 또는 커패시터 기능을 할 수 있다.
구체적으로, 실시 예는 인덕터와 커패시터 중 어느 하나는 다이 형태의 소자로 구성하고, 다른 하나는 기판 형태로 구성한다. 이에 따라 실시 예는 반도체 패키지의 설계 공간을 확보할 수 있도록 하고, 이에 따른 디자인 자유도를 확보할 수 있도록 한다. 나아가, 실시 예는 인덕터와 커패시터를 서로 다른 타입으로 구현하여 이들 사이에서 발생할 수 있는 신뢰성 문제를 해결할 수 있도록 한다. 예를 들어, 인덕터와 커패시터는 상호 인접하게 배치되는 경우, 상호 간의 간섭으로 인해 각각의 기능의 특성이 저하되는 문제가 발생할 수 있다. 이에 따라 실시 예는 인덕터와 커패시터를 서로 다른 타입으로 구현하고, 이를 통해 각각의 기능이 특성의 저하 문제를 해결할 수 있다. 나아가 실시 예는 인덕터 기능 및 커패시터 기능의 특성을 극대화할 수 있으며, 이를 통해 제품 신뢰성을 더욱 향상시킬 수 있다.
또한, 실시 예는 복수의 인덕터 또는 복수의 커패시터를 포함한다. 그리고, 상기 복수의 인덕터 중 어느 하나의 인덕터는 다이 형태로 소자로 구성하고, 다른 하나의 인덕터는 기판 형태로 구성한다. 또한, 실시 예는 상기 복수의 커패시터 중 다른 하나의 커패시터는 다이 형태의 소자로 구성하고, 다른 하나의 커패시터는 기판 형태로 구성한다.
이를 통해 실시 예는 인덕터 기능 또는 커패시터 기능을 더욱 극대화할 수 있으며, 이에 따른 제품 성능을 더욱 향상시킬 수 있다.
또한, 실시 예의 제2 기판은 감광성 물질을 포함하는 제2 절연층을 포함한다. 그리고, 제2 기판의 패턴층은 상기 제2 절연층의 홈 내에 삽입되거나, 돌출 구조를 가지도록 한다. 또한, 상기 제2 절연층의 홈은 서로 다른 깊이를 가지는 복수의 홈을 포함할 수 있고, 상기 패턴층은 상기 복수의 홈 내에 각각 배치될 수 있다. 이를 통해 실시 예는 하나의 제2 기판에서 복수의 인덕턴스의 구현이 가능하다. 이를 통해 실시 예는 제품 성능을 더욱 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 2는 제2 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 3a은 도 1 또는 도 2의 제2 기판의 제2 회로 패턴의 제1 패턴층을 나타낸 도면이다.
도 3b은 도 1 또는 도 2의 제2 기판의 제2 회로 패턴의 제2 패턴층을 나타낸 도면이다.
도 3c는 도 1 또는 도 2의 제2 기판의 제2 회로 패턴의 제3 패턴층을 나타낸 도면이다.
도 4는 제1 실시 예에 따른 제2 기판의 구체적인 층 구조를 나타낸 도면이다.
도 5는 제2 실시 예에 따른 제2 기판의 구체적인 층 구조를 나타낸 도면이다.
도 6은 제3 실시 예에 따른 제2 기판의 구체적인 층 구조를 나타낸 도면이다.
도 7은 제4 실시 예에 따른 제2 기판의 구체적인 층 구조를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 칩이 실장될 수 있다. 크게, 상기 반도체 패키지에는, 다양한 소자 또는 칩을 포함할 수 있다. 상기 소자 또는 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등을 포함할 수 있다.
또한, 상기 소자 또는 칩은 능동 소자 및 수동 소자를 포함할 수 있다.
상기 능동 소자는 신호 특성 중 비선형 부분을 적극적으로 이용한 소자를 의미한다. 그리고 수동 소자는 선형 및 비선형 신호 특성이 모두 존재하여도 비선형 신호 특성은 이용하지 않는 소자를 의미한다. 예를 들어, 능동 소자에는 트랜지스터, IC 반도체소자 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 상기 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행할 수 있다. 또한, 상기 칩은 와이파이(wi-fi)나 5G 통신 등에 이용 가능한 무선 통신 칩일 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 1은 제1 실시 예에 따른 반도체 패키지를 나타낸 도면이고, 도 2는 제2 실시 예에 따른 반도체 패키지를 나타낸 도면이며, 도 3a은 도 1 또는 도 2의 제2 기판의 제2 회로 패턴의 제1 패턴층을 나타낸 도면이고, 도 3b은 도 1 또는 도 2의 제2 기판의 제2 회로 패턴의 제2 패턴층을 나타낸 도면이며, 도 3c는 도 1 또는 도 2의 제2 기판의 제2 회로 패턴의 제3 패턴층을 나타낸 도면이다.
도 1 내지 도 3c을 참조하면, 실시 예의 반도체 패키지는 제1 기판(100) 및 제2 기판(200)을 포함한다. 상기 제1 기판(100)은 복수의 패드를 포함한다. 그리고 실시 예의 반도체 패키지는 상기 제1 기판(100)의 복수의 패드 중 적어도 하나의 패드 상에 배치된 소자를 포함할 수 있다. 예를 들어, 실시 예의 반도체 패키지는 상기 제1 기판(100) 상에 실장된 제1 소자(300) 및 제2 소자(400)를 포함할 수 있다.
제1 기판(100)은 복수의 층 구조를 가질 수 있다.
상기 제1 기판(100)은 절연층의 층수를 기준으로 6층 구조를 가질 수 있다. 다만 실시 예는 이에 한정되지 않는다.
예를 들어, 제1 기판(100)은 절연층의 층수를 기준으로 5층 이하의 층 구조를 가질 수 있다. 이와 다르게 제1 기판(100)은 절연층의 층수를 기준으로 7층 이상의 층 구조를 가질 수 있다. 이하에서는 설명의 편의를 위해 제1 기판(100)이 절연층의 층수를 기준으로 6층 구조를 가지는 것으로 하여 설명한다.
제1 기판(100)은 제1 절연층(110)을 포함한다. 상기 제1 절연층(110)은 6층 구조를 가질 수 있다.
예를 들어, 제1 절연층(110)은 하측에서부터 제1-1 절연층(111), 제1-2 절연층(112), 제1-3 절연층(113), 제1-4 절연층(114), 제1-5 절연층(115), 및 제1-6 절연층(116)을 포함할 수 있다. 상기 제1-2 절연층(112), 제1-3 절연층(113), 제1-4 절연층(114), 제1-5 절연층(115)은 상기 제1 기판(100)의 적층 구조에서 내층에 배치된 내층 절연층일 수 있다. 그리고 상기 제1-1 절연층(111)은 상기 제1 기판(100)의 적층 구조에서 최하측에 배치된 제1 외층 절연층일 수 있다. 그리고, 상기 제1-6 절연층(116)은 제1 기판(100)의 적층 구조에서 최상측에 배치된 제2 외층 절연층일 수 있다.
상기 제1 절연층(110)은 배선을 변경할 수 있는 전기 회로가 형성되어 있는 기판으로, 표면에 회로 패턴을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연 기판을 모두 포함할 수 있다.
상기 제1 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 또는, 상기 제1 절연층(110)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 또는 상기 제1 절연층(110)은 사파이어를 포함할 수 있다.
또한, 상기 제1 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 제1 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 상기 제1 절연층(110)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지 내에 실리카, 알루미나 등의 무기 필러가 분산된 구조를 포함할 수 있다. 예를 들어, 상기 제1 절연층(110)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등을 포함할 수 있다.
또한, 제1 절연층(110)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 제1 절연층(110)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1 절연층(110)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 제1 절연층(110)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 제1 절연층(110)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 제1 절연층(110)은 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 제1 절연층(110)은 소자를 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있다. 또한, 제1 절연층(110)은 소자의 전기적 연결기능 외의 소자들을 기계적으로 고정할 수 있다.
상기 제1 절연층(110)의 각각의 층은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(110)의 각각의 층은 12㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 절연층(110)의 각각의 층은 15㎛ 내지 40㎛의 두께를 가질 수 있다.
상기 제1 절연층(110)의 각각의 층 중 적어도 하나의 층의 두께가 10㎛ 미만이면, 제1 기판(100)에 회로 패턴이 안정적으로 보호되지 않을 수 있다. 상기 제1 절연층(110)의 각각의 층 중 적어도 하나의 층의 두께가 60㎛를 초과하면, 제1 기판(100)의 두께 및 이를 포함하는 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 제1 절연층(110)의 각각의 층 중 적어도 하나의 층의 두께가 60㎛를 초과하면, 이에 대응하게 회로 패턴의 두께 및 관통 전극의 두께가 증가할 수 있다. 그리고 상기 회로 패턴의 두께 및 관통 전극의 두께가 증가하는 경우, 신호 전송 손실이 증가할 수 있다.
한편, 제1 기판(100)은 코어리스 기판일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 제1 기판(100)은 코어 기판일 수 있다. 그리고, 상기 제1 기판(100)이 코어 기판일 경우, 상기 제1 절연층(110)의 복수의 내층 절연층 중 적어도 하나의 내층 절연층은 코어층일 수 있다. 그리고, 상기 코어층은 상기 제1 절연층(110)의 다른 층보다 큰 두께를 가질 수 있을 것이다.
제1 기판(100)은 제1 절연층(110) 상에 배치된 제1 회로 패턴(120)을 포함한다. 상기 제1 회로 패턴(120)은 제1 절연층(110)의 각각의 층의 표면에 배치될 수 있다.
상기 제1 회로 패턴(120)은 전기적 신호를 전달하는 배선으로 전기 전도성이 높은 금속 물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로 패턴(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴(120)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴(120)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 제1 회로 패턴(120)은 트레이스 및 패드를 포함한다. 트레이스는 전기적 신호를 전달하는 기다란 라인 형태의 배선을 의미한다. 그리고 상기 패드는 칩과 같은 부품이 실장되는 실장 패드이거나, 외부 보드와의 연결을 위한 단자 패드 또는 코어 패드 또는 BGA 패드이거나, 비아와 연결되는 비아 패드를 의미할 수 있다.
바람직하게, 상기 제1 회로 패턴(120)은 복수의 패드를 포함할 수 있다. 이때, 상기 복수의 패드는 상기 제1 회로 패턴(120) 중 최상측에 배치된 제1 회로 패턴의 일부를 의미할 수 있다.
상기 제1 회로 패턴(120)은 제1 절연층(110)의 상면에 배치된 패드를 포함한다. 예를 들어, 상기 제1 회로 패턴(120)은 제1 절연층(110) 중 최상측에 배치된 제1-6 절연층(116)의 상면에 배치된 패드를 포함한다.
상기 제1 회로 패턴(120)은 제1 패드(123)를 포함한다. 상기 제1 패드(123)는 제1 기판(100) 상에 제2 기판(200)을 결합하기 위한 결합 패드로 기능할 수 있다.
상기 제1 패드(123)는 상기 제1 절연층(110)의 상면에 복수 개 형성될 수 있다. 그리고 상기 복수의 제1 패드(123)는 각각 제2 기판(200)의 패드(미도시)와 전기적으로 연결될 수 있다.
상기 제1 회로 패턴(120)은 상기 제1 절연층(110)의 상면에 배치된 제2 패드(121)를 포함할 수 있다. 상기 제2 패드(121)는 상기 제1 기판(100) 상에 제1 소자(340)를 실장하기 위한 제1 실장 패드로 기능할 수 있다. 상기 제2 패드(121)는 복수 개 포함될 수 있다. 상기 제2 패드(121)의 개수는 상기 제1 소자(340)의 제1 단자(345)의 개수에 대응할 수 있다. 일 예로, 상기 제1 소자(340)는 2개의 제1 단자(345)를 포함할 수 있다. 이에 따라 상기 제2 패드(121)는 2개로 구성될 수 있다.
상기 제1 회로 패턴(120)은 상기 제1 절연층(110)의 상면에 배치된 제3 패드(122)를 포함할 수 있다.상기 제3 패드(122)는 상기 제1 기판(100) 상에 제2 소자(350)를 실장하기 위한 제2 실장 패드로 기능할 수 있다. 상기 제3 패드(122)는 복수 개 포함될 수 있다. 상기 제3 패드(122)의 개수는 상기 제2 소자(350)의 제2 단자(355)의 개수에 대응할 수 있다.
상기 제1 소자(340) 및 제2 소자(355)는 능동 소자일 수 있고, 이와 다르게 수동 소자일 수 있다. 일 예로, 제1 소자(340) 및 제2 소자(355) 중 적어도 하나는 집적 수동 소자(IPD: Integrated Passive Device)를 포함할 수 있다. 예를 들어, 상기 집적 수동 소자는 커패시터를 포함할 수 있다. 예를 들어, 상기 제1 소자(340) 및 제2 소자(355) 중 적어도 하나는 적층 세라믹 콘덴서(MLCC, Multi Layer Ceramic Condenser, Multi Layer Ceramic Capacitor)일 수 있다. 상기 적층 세라믹 콘덴서는 2 단자 구조를 가질 수 있고, 이와 다르게 3 단자 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 소자(340) 및 제2 소자(355) 중 적어도 하나는 인덕터를 포함할 수 있다. 구체적으로, 실시 예는 커패시터 및 인덕터 중 적어도 하나는 다이 형태의 소자로 구성한다. 그리고 실시 예는 상기 커패시터 및 인덕터 중 적어도 다른 하나는 기판 형태로 구성한다.
예를 들어, 상기 제2 기판(200)은 인덕터 기능을 하는 코일 패턴을 포함하는 인덕터 기판일 수 있다. 이 경우, 상기 제1 소자(340) 및 제2 소자(355) 중 적어도 하나는 커패시터를 포함할 수 있다.
또한, 상기 제2 기판(200)은 커패시터 기능을 하는 패턴을 포함하는 커패시터 기판일 수 있다. 이 경우, 상기 제1 소자(340) 및 제2 소자(355) 중 적어도 하나는 인덕터를 포함할 수 있다.
실시 예의 반도체 패키지는 제1 기판 및 제2 기판을 포함한다. 그리고, 반도체 패키지는 상기 제1 기판 상에 실장된 적어도 하나의 소자를 포함한다. 그리고, 상기 제2 기판은 상기 제1 기판 상에 실장되며, 인덕터 기능 또는 커패시터 기능을 할 수 있다.
구체적으로, 실시 예는 인덕터와 커패시터 중 어느 하나는 다이 형태의 소자로 구성하고, 다른 하나는 기판 형태로 구성한다. 이에 따라 실시 예는 반도체 패키지의 설계 공간을 확보할 수 있도록 하고, 이에 따른 디자인 자유도를 확보할 수 있도록 한다. 나아가, 실시 예는 인덕터와 커패시터를 서로 다른 타입으로 구현하여 이들 사이에서 발생할 수 있는 신뢰성 문제를 해결할 수 있도록 한다. 예를 들어, 인덕터와 커패시터는 상호 인접하게 배치되는 경우, 상호 간의 간섭으로 인해 각각의 기능의 특성이 저하되는 문제가 발생할 수 있다. 이에 따라 실시 예는 인덕터와 커패시터를 서로 다른 타입으로 구현하고, 이를 통해 각각의 기능이 특성의 저하 문제를 해결할 수 있다. 나아가 실시 예는 인덕터 기능 및 커패시터 기능의 특성을 극대화할 수 있으며, 이를 통해 제품 신뢰성을 더욱 향상시킬 수 있다.
또한, 실시 예는 복수의 인덕터 또는 복수의 커패시터를 포함한다. 그리고, 상기 복수의 인덕터 중 어느 하나의 인덕터는 다이 형태로 소자로 구성하고, 다른 하나의 인덕터는 기판 형태로 구성한다. 또한, 실시 예는 상기 복수의 커패시터 중 다른 하나의 커패시터는 다이 형태의 소자로 구성하고, 다른 하나의 커패시터는 기판 형태로 구성한다.
이를 통해 실시 예는 인덕터 기능 또는 커패시터 기능을 더욱 극대화할 수 있으며, 이에 따른 제품 성능을 더욱 향상시킬 수 있다.
한편, 상기 제1 회로 패턴(120)은 10㎛ 내지 25㎛의 두께를 가질 수 있다. 바람직하게, 상기 제1 회로 패턴(120)은 12㎛ 내지 23㎛의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 회로 패턴(120)은 15㎛ 내지 20㎛의 두께를 가질 수 있다. 상기 제1 회로 패턴(120)의 두께가 25㎛를 초과하면, 상기 제1 회로 패턴(120)의 선폭 또는 스페이스의 미세화가 어려울 수 있다. 상기 제1 회로 패턴(120)의 두께가 10㎛ 미만이면, 정상적인 회로 구현이 어려울 수 있다.
상기 제1 기판(100)은 제1 관통 전극(130)을 포함할 수 있다. 상기 제1 관통 전극(130)은 상기 제1 절연층(110)을 관통할 수 있다. 예를 들어, 상기 제1 관통 전극(130)은 상기 제1 절연층(110)을 구성하는 복수의 절연층 중 적어도 하나의 절연층을 관통할 수 있다. 상기 제1 관통 전극(130)은 제1 절연층(110)을 구성하는 각각의 절연층을 개별적으로 관통할 수 있다. 이와 다르게, 상기 제1 관통 전극(130)은 제1 절연층(110)을 구성하는 절연층 중 적어도 2개의 절연층을 공통으로 관통할 수 있다.
상기 제1 관통 전극(130)은 상기 제1 절연층(110)을 관통하는 제1 관통 홀을 형성한 하에 상기 형성된 제1 관통 홀을 전도성 물질로 충진하여 형성할 수 있다. 상기 제1 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 제1 관통 홀은 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 기계 가공 방식으로 형성될 수 있다. 또한, 상기 제1 관통 홀은 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 제1 관통 홀은 미노실란, 케톤류 등을 포함하는 약품을 이용한 화학 가공 방식을 사용할 수 있다.
상기 제1 관통 홀이 형성되면, 상기 제1 관통 홀 내부를 전도성 물질로 충진하여 상기 제1 관통 전극(130)을 형성할 수 있다. 상기 제1 관통 전극(130)은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속 물질로 형성될 수 있다. 또한, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
제1 기판(100)은 제1 보호층을 포함할 수 있다. 예를 들어, 상기 제1 기판(100)은 제1 절연층(110)의 하면에 배치된 제1-1 보호층(141)을 포함할 수 있다. 또한, 상기 제1 기판(100)은 제1 절연층(110)의 상면에 배치된 제1-2 보호층(142)을 포함할 수 있다.
상기 제1 보호층은 상기 제1 절연층(110)의 표면 및 제1 회로 패턴(120)의 표면을 덮으며 배치될 수 있다. 그리고, 상기 제1 보호층은 상기 제1 회로 패턴(120) 중 적어도 하나와 두께 방향으로 중첩되는 개구부를 포함할 수 있다.
예를 들어, 상기 제1 보호층은 상기 제1 회로 패턴(120)의 제1 패드(123)와 두께 방향으로 중첩되는 제1 개구를 포함할 수 있다. 또한, 상기 제1 보호층은 상기 제1 회로 패턴(120)의 제2 패드(121)와 두께 방향으로 중첩되는 제2 개구를 포함할 수 있다. 또한, 상기 제1 보호층은 상기 제1 회로 패턴(120)의 제3 패드(122)와 두께 방향으로 중첩되는 제3 개구를 포함할 수 있다.
상기 제1 보호층은 절연성 물질을 포함할 수 있다. 상기 제1 보호층은 제1 절연층(110)의 표면 및 제1 회로 패턴(120)의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 제1 보호층은 레지스트(resist)층일 수 있다. 예를 들어, 제1 보호층(150) 및 제2 보호층(160)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층의 두께가 20㎛를 초과하는 경우, 반도체 패키지의 전체적인 두께가 증가할 수 있다. 또한, 상기 제1 보호층의 두께가 1㎛ 미만이면, 반도체 패키지에 포함된 최외층의 제1 회로 패턴(120)이 안정적으로 보호되지 않을 수 있다.
실시 예는 상기 제1 기판(100) 상에 배치된 제2 기판(200), 제1 소자(340) 및 제2 소자(355)를 포함할 수 있다.
이때, 상기 제1 소자(340) 및 제2 소자(355)는 상기에서 이미 설명하였으므로, 이의 상세한 설명은 생략한다. 구체적으로, 상기 제1 소자(340) 및 제2 소자(355)는 인덕터 및 커패시터 중 어느 하나를 포함하고, 상기 제2 기판(200)은 인덕터 및 커패시터 중 다른 하나를 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않는다.
예를 들어, 실시 예의 반도체 패키지는 복수의 인덕터를 포함할 수 있다. 그리고, 상기 반도체 패키지의 복수의 인덕터 중 적어도 하나는 다이 형태로 제1 기판(100) 상에 실장될 수 있고, 다른 하나는 제2 기판(200)으로 구현될 수 있다.
또한, 실시 예의 반도체 패키지는 복수의 커패시터를 포함할 수 있다. 그리고, 상기 반도체 패키지의 복수의 커패시터 중 적어도 하나는 다이 형태로 제1 기판(100) 상에 실장될 수 있고, 다른 하나는 제2 기판(200)으로 구현될 수 있다.
이하에서는 제2 기판(200)에 대해 구체적으로 설명한다. 상기 제2 기판(200)은 커패시터 기능을 하는 기판일 수 있고, 이와 다르게 인덕터 기능을 하는 기판일 수 있다. 이하에서는 설명의 편의를 위해, 상기 제2 기판(200)이 인덕터 기능을 하는 기판인 것으로 하여 설명한다. 다만, 실시 예가 이에 한정되는 것은 아니다.
도 1을 참조하면, 상기 제2 기판(200)은 제2 절연층(210), 제2 회로 패턴(220), 제2 관통 전극(230) 및 제2 보호층(240)을 포함하는 구조를 가질 수 있다.
상기 제2 절연층(210)은 적어도 하나의 층으로 구성될 수 있다. 바람직하게, 상기 제2 절연층(210)은 2층 이상의 층 구조를 가질 수 있다. 이를 통해 실시 예는 상기 제2 기판(200)에서 다양한 인덕턴스의 구현이 가능하도록 한다.
상기 제2 절연층(210)은 상기 제1 절연층(110)과 동일한 절연물질을 포함할 수 있다. 이와 다르게, 상기 제2 절연층(210)은 상기 제1 절연층(110)과 다른 절연물질을 포함할 수 있다.
상기 제2 기판(200)은 제2 회로 패턴(220)을 포함한다. 상기 제2 회로 패턴(220)은 상기 제2 절연층(210)의 표면에 배치될 수 있다. 상기 제2 회로 패턴(220)은 코일 형상을 가진 패턴일 수 있다.
상기 제2 기판(200)은 제2 관통 전극(230)을 포함한다. 상기 제2 관통 전극(230)은 상기 제2 절연층(210)을 관통한다.
그리고, 도 1의 제1 실시 예의 제2 기판(200)은 제2 보호층(240)을 포함한다. 상기 제2 보호층(240)은 상기 제2 절연층(210)의 상면 및 하면에 각각 배치될 수 있다.
이와 다르게, 도 2의 제2 실시 예의 제2 기판(200a)은 제2 보호층(240)이 생략된 구조를 가질 수 있다.
상기 제2 기판(200)의 기본적인 특징은 상기 제1 기판(100)에서 이미 설명하였으므로, 이에 대한 상세한 설명은 생략한다.
또한, 반도체 패키지는 몰딩층(360)을 포함한다.
상기 몰딩층(360)은 상기 제1 기판(100) 상에 배치될 수 있다.
도 1의 제1 실시 예의 몰딩층(360)은 상기 제1 기판(100) 상에 배치된 제1 소자(340) 및 제2 소자(350)를 몰딩할 수 있다. 이때, 제1 실시 예의 몰딩층(360)은 상기 제2 기판(200)을 커버하지 않을 수 있다. 즉, 상기 제2 기판(200)은 제2 보호층(240)을 포함하며, 이에 따라 상기 몰딩층(360)은 상기 제1 소자(340) 및 제2 소자(350)만을 몰딩할 수 있다.
다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 몰딩층(360)은 상기 제1 소자(340) 및 제2 소자(350)와 함께 상기 제2 기판(200)을 몰딩할 수 있다.
또한, 도 2의 제2 실시 예의 몰딩층(360a)은 제2 기판(200)을 몰딩할 수 있다. 이때, 상기 제2 기판(200)에서는 제2 보호층(240)이 생략될 수 있다. 이에 따라 상기 몰딩층(360)은 상기 제2 기판(200)의 제2 회로 패턴(220) 및 제2 절연층(210)을 몰딩할 수 있다.
상기 몰딩층(360)은 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
상기 몰딩층(360)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(360)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(360)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(360)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(360)이 저유전율을 가지도록 하여, 상기 제1 소자(340) 및 제2 소자(350)의 방열 특성을 향상시키도록 한다.
또한, 반도체 패키지는 복수의 접속부를 포함한다. 예를 들어, 반도체 패키지는 상기 제1 회로 패턴(120)의 제1 패드(123) 상에 배치된 제1 접속부(330)를 포함한다.
또한, 반도체 패키지는 제1 회로 패턴(120)의 제2 패드(121) 상에 배치된 제2 접속부(310)를 포함할 수 있다.
또한, 반도체 패키지는 제1 회로 패턴(120)의 제3 패드(122) 상에 배치된 제3 접속부(320)를 포함할 수 있다.
상기 제1 내지 제3 접속부(310, 320, 330)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 내지 제3 접속부(310, 320, 330)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 내지 제3 접속부(310, 320, 330)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 내지 제3 접속부(310, 320, 330)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 제1 내지 제3 접속부(310, 320, 330)는 솔더볼일 수 있으나, 이에 한정되는 것은 아니다.
이와 다르게, 상기 제1 내지 제3 접속부(310, 320, 330)는 육면체 형상을 가질 수 있다. 예를 들어, 제1 내지 제3 접속부(310, 320, 330)의 단면은 사각형 형상을 포함할 수 있다. 상기 제1 내지 제3 접속부(310, 320, 330)의 단면은 직사각형 또는 정사각형을 포함할 수 있다.
한편, 도 3a 내지 도 3c를 참조하면, 상기 제2 회로 패턴(220)은 복수의 절연층의 표면에 각각 배치된 코일 패턴층을 의미할 수 있다.
도 3a의 (a)는 제1 패턴층(221)의 제1 실시 예를 나타낸 평면도이고, 도 3a의 (b)는 제1 패턴층(221)의 제2 실시 예를 나타낸 평면도이다.
제1 실시 예의 제1 패턴층(221)은 도 3a의 (a)와 같이 상호 이격된 복수의 사각 패턴을 포함할 수 있다.
이와 다르게, 제2 실시 예의 제1 패턴층(221)은 코일 형상을 가질 수 있다.
한편, 상기 제1 패턴층(221)은 제2 관통 전극(230)을 통해 하부의 제2 패턴층(222)과 연결될 수 있다. 상기 제1 패턴층(221)은 패드(221P)를 포함할 수 있다. 그리고, 상기 제1 패턴층(221)의 패드(221P) 상에는 칩(400)이 실장될 수 있다. 상기 칩(400)은 적층 세라믹 콘덴서(MLCC)일 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 3b의 (a)는 상기 제1 실시 예의 제1 패턴층(221)과 연결되는 제1 실시 예의 제2 패턴층(222)을 나타낸 것이고, 도 3b의 (b)는 상기 제2 실시 예의 제1 패턴층(221)과 연결되는 제2 실시 예의 제2 패턴층(222)을 나타낸 것이다.
상기 제2 패턴층(222)은 상기 제2-1 절연층(211)의 하면 또는 제2-2 절연층(212)의 상면에 배치된다. 상기 제2 패턴층(222)은 코일 형상을 가진다. 예를 들어, 상기 제2 패턴층(222)은 상기 제2-1 절연층(211)의 하면 또는 제2-2 절연층(212)의 상면에서 일 방향으로 복수 회 절곡된 패턴을 포함할 수 있다. 상기 제2 패턴층(222)은 상기 관통 전극(230)을 통해 상기 제1 패턴층(221) 및 제3 패턴층(223)과 연결될 수 있다.
한편, 도 3c의 (a)는 상기 제1 실시 예의 제1 패턴층(221) 및 제2 패턴층(222)과 연결되는 제1 실시 예의 제3 패턴층(223)을 나타낸 것이고, 도 3c의 (b)는 상기 제2 실시 예의 제1 패턴층(221) 및 제2 패턴층(222)과 연결되는 제2 실시 예의 제3 패턴층(223)을 나타낸 것이다.
상기 제3 패턴층(223)은 상기 제2-2 절연층(212)의 하면에 배치된다. 상기 제3 패턴층(223)은 제1 접속부(330)와 연결되는 패드부를 포함할 수 있다. 상기 제3 패턴층(223)은 코일 형상을 가진다. 예를 들어, 제3 패턴층은 제2-2 절연층(212)의 하면에서 일 방향으로 복수 회 절곡된 패턴을 포함할 수 있다. 상기 제3 패턴층(223)은 상기 관통 전극(230)을 통해 상기 제1 패턴층(221) 및 제2 패턴층(222)과 연결될 수 있다.
이하에서는, 제2 기판(200)에 대해 구체적으로 설명한다.
도 4는 제1 실시 예에 따른 제2 기판의 구체적인 층 구조를 나타낸 도면이고, 도 5는 제2 실시 예에 따른 제2 기판의 구체적인 층 구조를 나타낸 도면이며, 도 6은 제3 실시 예에 따른 제2 기판의 구체적인 층 구조를 나타낸 도면이고, 도 7은 제4 실시 예에 따른 제2 기판의 구체적인 층 구조를 나타낸 도면이다.
도 4를 참조하면, 상기 제2 기판(200)의 제2 절연층(210)은 제2-1 절연층(211) 및 제2-2 절연층(212)을 포함한다.
그리고, 제2 기판(200)의 제2 회로 패턴(220)은 제2-1 절연층(211)의 상면에 배치된 제1 패턴층(221)을 포함한다. 또한, 상기 제2 회로 패턴(220)은 제2-1 절연층(211)의 하면과 제2-2 절연층(212)의 상면 사이에 배치된 제2 패턴층(222)을 포함한다. 또한, 제2 회로 패턴(220)은 제2-2 절연층(212)의 하면에 배치된 제3 패턴층(223)을 포함한다.
상기 제1 패턴층(221), 제2 패턴층(222) 및 제3 패턴층(223)은 각각 특정 인덕턴스를 형성하는 코일 패턴일 수 있다.
상기 제1 패턴층(221), 제2 패턴층(222) 및 제3 패턴층(223)은 제2 절연층(210) 상에 배치되고, 제2 관통 전극(230)을 통해 서로 연결되어 특정 인덕턴스를 형성할 수 있다.
상기 제1 패턴층(221), 제2 패턴층(222) 및 제3 패턴층(223)이 형성하는 인덕턴스는 상기 제2 절연층(210)이 가지는 유전율(Dk)과, 서로 다른 층에 배치된 회로 패턴들 사이의 거리(δ)와, 각각의 패턴층의 단면적과 길이에 의해 결정될 수 있다.
상기 제1 패턴층(221), 제2 패턴층(222) 및 제3 패턴층(223)은 서로 동일한 두께(t1, t2, t3)를 가질 수 있다. 그리고, 상기 제1 패턴층(221)과 제2 패턴층(222) 사이의 거리(δ1)와, 제2 패턴층(222)과 제3 패턴층(223) 사이의 거리(δ2)도 동일할 수 있다.
이에 따라 도 4에 도시된 제2 기판은 단일 인덕턴스를 가지는 인덕터 기능을 하는 인덕터 기판일 수 있다.
도 5를 참조하면, 제2 실시 예의 제2 기판은 제2-1 절연층(211a) 및 제2-2 절연층(212a)을 포함한다. 또한, 제2 실시 예의 제2 기판은 제2-1 절연층(211a)의 상면에 배치된 제1 패턴층(221a)을 포함한다. 또한, 제2 실시 예의 제2 기판은 제2-1 절연층(211a)의 하면과 제2-2 절연층(212a)의 상면 사이에 배치된 제2 패턴층(222a)을 포함한다. 또한, 제2 실시 예의 제2 기판은 제2-2 절연층(212a)의 하면에 배치된 제3 패턴층(223a)을 포함한다.
이때, 제1 실시 예에서의 제1 패턴층(221) 및 제3 패턴층(223)은 각각 제2-1 절연층(211)의 상면 및 제2-2 절연층(212) 하면에서 돌출된 구조를 가졌다.
이와 다르게, 제2 실시 예의 제1 패턴층(221a) 및 제3 패턴층(223a)은 제2-1 절연층(211a)의 상면 및 제2-2 절연층(212a)의 하면에 매립된 구조를 가질 수 있다.
이를 위해, 상기 제2 실시 예의 제2-1 절연층(211a) 및 제2-2 절연층(212a)은 광경화성 수지 또는 감광성 수지를 포함할 수 있다. 예를 들어, 제2-1 절연층(211a) 및 제2-2 절연층(212a)은 PID(Photoimageable dielectics) 물질로 형성될 수 있다.
이를 위해, 제2-1 절연층(211a) 및 제2-2 절연층(212a)은 에폭시 레진, 광 개시제, 실리콘계 필러(Si filler) 및 경화제 등을 포함할 수 있다. 일 예로, 제2-1 절연층(211a) 및 제2-2 절연층(212a)은 광경화성 수지 필름이 적층되거나 광경화성 수지 페이스트 또는 액상이 도포되어 형성될 수 있다. 이때, 하나의 예에서, 광경화성수지 재질은 광경화성 폴리히드록시스티렌(PHS), 광경화성 폴리벤조옥사졸(PBO), 광경화성 폴리이미드(PI), 광경화성 벤조시클로부텐(BCB), 광경화성 폴리실록산, 광경화성 에폭시, 노볼락(Novolac) 수지 중에서 선택된 어느 하나 이상을 포함할 수 있다.
이를 통해 실시 예는 제2-1 절연층(211a) 및 제2-2 절연층(212a)의 상면 및 하면에 각각 패턴 홈(미도시)을 형성한다. 그리고 실시 예는 상기 형성된 패턴 홈 내에 상기 제1 패턴층(221) 및 제3 패턴층(223)이 매립되도록 한다.
도 6을 참조하면, 제3 실시 예의 제2 기판은 복수의 인덕턴스를 가지는 인덕터 기판일 수 있다.
제3 실시 예의 제2 기판은 제2-1 절연층(211b) 및 제2-2 절연층(212b)을 포함한다. 또한, 제3 실시 예의 제2 기판은 제2-1 절연층(211b)의 상면에 배치된 제1 패턴층(221b)을 포함한다. 또한, 제3 실시 예의 제2 기판은 제2-1 절연층(211b)의 하면과 제2-2 절연층(212b)의 상면 사이에 배치된 제2 패턴층(222b)을 포함한다. 또한, 제3 실시 예의 제2 기판은 제2-2 절연층(212b)의 하면에 배치된 제3 패턴층(223b)을 포함한다.
이때, 상기 제1 패턴층(221b)은 복수의 코일 패턴을 포함할 수 있다.
상기 제1 패턴층(221b)은 제1 코일 패턴(221b1)을 포함한다. 또한, 상기 제1 패턴층(221b)은 제2 코일 패턴(221b2)을 포함한다.
상기 제1 코일 패턴(221b1) 및 제2 코일 패턴(221b2)은 서로 다른 배치 구조를 가질 수 있다.
예를 들어, 상기 제1 코일 패턴(221b1)은 상기 제2-1 절연층(211b)의 상면에 매립된 구조를 가질 수 있다. 또한, 상기 제2 코일 패턴(221b2)은 상기 제2-1 절연층(211b)의 상면 위로 돌출된 구조를 가질 수 있다.
이에 따라, 제3 실시 예의 제2 기판은 상기 제1 코일 패턴(221b1)과 제2 패턴층(222b) 사이의 제1 이격 거리(δ1)는 제2 코일 패턴(221b2)과 제2 패턴층(222b) 사이의 제2 이격 거리(δ2)와 다를 수 있다.
상기 제2 이격 거리(δ2)는 상기 제1 이격 거리(δ1)보다 클 수 있다. 예를 들어, 상기 제2 이격 거리(δ2)는 상기 제1 이격 거리(δ1)보다 상기 제1 코일 패턴(221b1)의 두께만큼 클 수 있다.
이에 따라, 제3 실시 예의 제2 기판에서, 제1 코일 패턴(221b1)과 제2 패턴층(222b)은 제1 인덕턴스를 형성할 수 있다. 그리고, 제2 코일 패턴(221b2)과 제2 패턴층(222b)은 상기 제1 인덕턴스와 다른 제2 인덕턴스를 형성할 수 있다.
도 7을 참조하면, 제4 실시 예의 제2 기판은 복수의 인덕턴스를 가지는 인덕터 기판일 수 있다.
제4 실시 예의 제2 기판은 제2-1 절연층(211c) 및 제2-2 절연층(212c)을 포함한다. 또한, 제4 실시 예의 제2 기판은 제2-1 절연층(211c)의 상면에 배치된 제1 패턴층(221c)을 포함한다. 또한, 제4 실시 예의 제2 기판은 제2-1 절연층(211c)의 하면과 제2-2 절연층(212c)의 상면 사이에 배치된 제2 패턴층(222c)을 포함한다. 또한, 제4 실시 예의 제2 기판은 제2-2 절연층(212c)의 하면에 배치된 제3 패턴층(223c)을 포함한다.
이때, 상기 제1 패턴층(221c)은 복수의 코일 패턴을 포함할 수 있다.
상기 제1 패턴층(221c)은 제1 코일 패턴(221c1), 제2 코일 패턴(221c2), 제3 코일 패턴(221c3) 및 제4 코일 패턴(221c4)을 포함할 수 있다.
그리고, 제4 실시 예는 제1 코일 패턴(221c1), 제2 코일 패턴(221c2), 제3 코일 패턴(221c3) 및 제4 코일 패턴(221c4)에 의해 서로 다른 인덕턴스가 형성될 수 있도록 한다.
제1 코일 패턴(221c1)과 제2 패턴층(222c) 사이는 제1 이격 거리(δ1)를 가질 수 있다. 그리고, 제2 코일 패턴(221c2)과 제2 패턴층(222c) 사이는 제2 이격 거리(δ2)를 가질 수 있다. 그리고, 제3 코일 패턴(221c3)과 제2 패턴층(222c) 사이는 제3 이격 거리(δ3)를 가질 수 있다. 그리고, 제4 코일 패턴(221c4)과 제2 패턴층(222c) 사이는 제4 이격 거리(δ4)를 가질 수 있다.
제1 코일 패턴(221c1), 제2 코일 패턴(221c2) 및 제3 코일 패턴(221c3)은 제2-1 절연층(211c)의 상면에 매립된 구조를 가질 수 있다. 그리고, 제4 코일 패턴(221c4)은 제2-1 절연층(211c)의 상면 위로 돌출된 구조를 가질 수 있다.
이때, 상기 제2-1 절연층(211c)의 상면에는 서로 다른 깊이를 가지는 복수의 홈이 형성될 수 있다. 그리고, 제1 코일 패턴(221c1), 제2 코일 패턴(221c2) 및 제3 코일 패턴(221c3)은 상기 서로 다른 깊이를 가지는 각각의 홈 내에 배치될 수 있다.
이에 따라 실시 예는 상기 제1 내지 제4 이격 거리(δ1, δ2, δ3, δ4)를 서로 다르게 구현 가능하다.
실시 예의 반도체 패키지는 제1 기판 및 제2 기판을 포함한다. 그리고, 반도체 패키지는 상기 제1 기판 상에 실장된 적어도 하나의 소자를 포함한다. 그리고, 상기 제2 기판은 상기 제1 기판 상에 실장되며, 인덕터 기능 또는 커패시터 기능을 할 수 있다.
구체적으로, 실시 예는 인덕터와 커패시터 중 어느 하나는 다이 형태의 소자로 구성하고, 다른 하나는 기판 형태로 구성한다. 이에 따라 실시 예는 반도체 패키지의 설계 공간을 확보할 수 있도록 하고, 이에 따른 디자인 자유도를 확보할 수 있도록 한다. 나아가, 실시 예는 인덕터와 커패시터를 서로 다른 타입으로 구현하여 이들 사이에서 발생할 수 있는 신뢰성 문제를 해결할 수 있도록 한다. 예를 들어, 인덕터와 커패시터는 상호 인접하게 배치되는 경우, 상호 간의 간섭으로 인해 각각의 기능의 특성이 저하되는 문제가 발생할 수 있다. 이에 따라 실시 예는 인덕터와 커패시터를 서로 다른 타입으로 구현하고, 이를 통해 각각의 기능이 특성의 저하 문제를 해결할 수 있다. 나아가 실시 예는 인덕터 기능 및 커패시터 기능의 특성을 극대화할 수 있으며, 이를 통해 제품 신뢰성을 더욱 향상시킬 수 있다.
또한, 실시 예는 복수의 인덕터 또는 복수의 커패시터를 포함한다. 그리고, 상기 복수의 인덕터 중 어느 하나의 인덕터는 다이 형태로 소자로 구성하고, 다른 하나의 인덕터는 기판 형태로 구성한다. 또한, 실시 예는 상기 복수의 커패시터 중 다른 하나의 커패시터는 다이 형태의 소자로 구성하고, 다른 하나의 커패시터는 기판 형태로 구성한다.
이를 통해 실시 예는 인덕터 기능 또는 커패시터 기능을 더욱 극대화할 수 있으며, 이에 따른 제품 성능을 더욱 향상시킬 수 있다.
또한, 실시 예의 제2 기판은 감광성 물질을 포함하는 제2 절연층을 포함한다. 그리고, 제2 기판의 패턴층은 상기 제2 절연층의 홈 내에 삽입되거나, 돌출 구조를 가지도록 한다. 또한, 상기 제2 절연층의 홈은 서로 다른 깊이를 가지는 복수의 홈을 포함할 수 있고, 상기 패턴층은 상기 복수의 홈 내에 각각 배치될 수 있다. 이를 통해 실시 예는 하나의 제2 기판에서 복수의 인덕턴스의 구현이 가능하다. 이를 통해 실시 예는 제품 성능을 더욱 향상시킬 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 및 제2 패드를 포함하는 제1 기판;
    상기 제1 기판의 상기 제1 패드 상에 배치된 제1 접속부;
    상기 제1 접속부 상에 결합된 제2 기판;
    상기 제1 기판의 상기 제2 패드 상에 배치된 제2 접속부;
    상기 제2 접속부 상에 실장된 소자; 및
    상기 제1 기판 상에 배치되고, 상기 소자를 몰딩하는 몰딩층을 포함하는,를 포함하고,
    상기 소자는 커패시터 및 인덕터 중 적어도 하나를 포함하고,
    상기 제2 기판은 상기 커패시터 및 상기 인덕터 중 상기 소자와 다른 기능을 하는 패턴층을 포함하는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 기판은,
    제2 절연층;
    상기 제2 절연층 상에 배치되고 상기 패턴층에 대응하는 제2 회로 패턴; 및
    상기 제2 절연층을 관통하는 제2 관통 전극;을 포함하는
    반도체 패키지.
  3. 제2항에 있어서,
    상기 제2 기판은,
    상기 제2 절연층의 상면 및 하면에 배치된 제2 보호층을 더 포함하고,
    상기 몰딩층은 상기 제2 기판과 이격된 위치에서 상기 소자를 몰딩하는,
    반도체 패키지.
  4. 제1항에 있어서,
    상기 몰딩층은 상기 제2 기판의 상기 제2 절연층 및 상기 제2 회로 패턴을 몰딩하는,
    반도체 패키지.
  5. 제1항에 있어서,
    상기 제2 기판은 인덕턴스를 형성하는 코일 패턴을 포함하는 인덕터 기판이고,
    상기 소자는,
    커패시터에 대응하는 제1 소자; 및
    상기 제1 소자와 이격되고, 인덕터에 대응하는 제2 소자를 포함하는,
    반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 기판은 커패시터턴스를 형성하는 커패시터 패턴을 포함하는 커패시터 기판이고,
    상기 소자는,
    커패시터에 대응하는 제1 소자; 및
    상기 제1 소자와 이격되고, 인덕터에 대응하는 제2 소자를 포함하는,
    반도체 패키지.
  7. 제2항에 있어서,
    상기 제2 회로 패턴은,
    상기 제2 절연층의 상면에 배치된 제1 패턴층과,
    상기 제2 절연층의 하면에 배치된 제2 패턴층을 포함하고,
    상기 제1 패턴층은 복수의 코일 패턴을 포함하며,
    상기 복수의 코일 패턴은,
    상기 제2 패턴층과 제1 이격 거리를 가지는 제1 코일 패턴과,
    상기 제2 패턴층과 상기 제1 이격 거리와 다른 제2 이격 거리를 가지는 제2 코일 패턴을 포함하는,
    반도체 패키지.
  8. 제7항에 있어서,
    상기 제1 코일 패턴은,
    상기 제2 절연층의 상면에 형성된 패턴 홈 내에 배치되고,
    상기 제2 코일 패턴은,
    상기 제2 절연층의 상면 위로 돌출된,
    반도체 패키지.
  9. 제7항에 있어서,
    상기 제1 코일 패턴은,
    상기 제2 절연층의 상면에 형성된 제1 깊이를 가지는 제1 홈 내에 배치되고,
    상기 제2 코일 패턴은,
    상기 제2 절연층의 상면에 형성된 상기 제1 깊이와 다른 제2 깊이를 가지는 제2 홈 내에 배치된,
    반도체 패키지.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 절연층은 PID(Photo Imagable Dielectric resin)를 포함하는,
    반도체 패키지.
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