KR20230155743A - 커패시터 형성 방법 및 이를 이용한 디램 소자의 제조 방법 - Google Patents
커패시터 형성 방법 및 이를 이용한 디램 소자의 제조 방법 Download PDFInfo
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Abstract
커패시터의 형성 방법으로, 제1 금속을 포함하는 하부 전극들을 형성한다. 상기 하부 전극들의 외측벽을 서로 연결하는 지지막 패턴을 형성한다. 상기 하부 전극들 및 지지막 패턴 상에 전도성을 가지는 제1 금속 산화물을 포함하는 제1 계면막을 형성한다. 상기 제1 계면막 상에 전도성을 가지는 제2 금속 산화물을 포함하는제2 계면막을 형성한다. 상기 제2 계면막에 포함되는 제2 금속을 상기 하부 전극 표면으로 확산시켜, 상기 하부 전극 표면 상에는 적어도 상기 제1 금속 및 제2 금속을 포함하는 제1 계면 구조물을 형성하고, 상기 제1 계면막 및 제2 계면막은 제2 계면 구조물로 변환된다. 식각 공정을 통해 적어도 상기 지지막 패턴 상의 제2 계면 구조물을 완전히 제거한다. 상기 제1 계면 구조물 및 지지막 패턴 상에 유전막을 형성한다. 그리고, 상기 유전막 상에 상부 전극을 형성한다.
Description
본 발명은 커패시터 형성 방법 및 이를 이용한 디램 소자의 제조 방법에 관한 것이다. 보다 자세하게, 본 발명은 높은 정전용량 및 낮은 누설 전류를 가지는 커패시터의 형성 방법 및 이를 포함하는 디램 소자의 제조 방법에 관한 것이다.
디램 소자에서, 메모리 셀 내에는 트랜지스터 및 커패시터가 포함될 수 있다. 상기 커패시터는 높은 정전용량 및 낮은 누설 전류를 가지도록 형성될 수 있다.
본 발명의 과제는 높은 정전용량 및 낮은 누설 전류를 가지는 커패시터의 제조 방법을 제공하는데 있다.
본 발명의 과제는 높은 정전용량 및 낮은 누설 전류를 가지는 커패시터를 포함하는 디램 소자의 제조 방법을 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 커패시터의 제조 방법으로, 제1 금속을 포함하는 하부 전극들을 형성한다. 상기 하부 전극들의 외측벽을 서로 연결하는 지지막 패턴을 형성한다. 상기 하부 전극들 및 지지막 패턴 상에 전도성을 가지는 제1 금속 산화물을 포함하는 제1 계면막을 형성한다. 상기 제1 계면막 상에 전도성을 가지는 제2 금속 산화물을 포함하는제2 계면막을 형성한다. 상기 제2 계면막에 포함되는 제2 금속을 상기 하부 전극 표면으로 확산시켜, 상기 하부 전극 표면 상에는 적어도 상기 제1 금속 및 제2 금속을 포함하는 제1 계면 구조물을 형성하고, 상기 제1 계면막 및 제2 계면막은 제2 계면 구조물로 변환된다. 식각 공정을 통해 적어도 상기 지지막 패턴 상의 제2 계면 구조물을 완전히 제거한다. 상기 제1 계면 구조물 및 지지막 패턴 상에 유전막을 형성한다. 그리고, 상기 유전막 상에 상부 전극을 형성한다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 커패시터의 제조 방법으로, 기판 상에 하부 구조물을 형성한다. 상기 하부 구조물 상에 식각 저지막을 형성한다. 상기 식각 저지막을 관통하여 상기 하부 구조물 상에 제1 금속을 포함하는 하부 전극을 형성한다. 상기 하부 전극 및 식각 저지막 상에 전도성을 가지는 제1 금속 산화물을 포함하는 제1 계면막을 형성한다. 상기 제1 계면막 상에 전도성을 가지는 제2 금속 산화물을 포함하는제2 계면막을 형성한다. 상기 제2 계면막에 포함되는 제2 금속을 상기 하부 전극 표면으로 확산시켜, 상기 하부 전극 표면 상에는 적어도 상기 제1 금속 및 제2 금속을 포함하는 제1 계면 구조물을 형성하고 상기 제1 계면막 및 제2 계면막은 제2 계면 구조물로 변환된다. 식각 공정을 통해 적어도 상기 식각 저지막 상의 제2 계면 구조물을 완전히 제거한다. 상기 제1 계면 구조물 및 식각 저지막 상에 유전막을 형성한다. 그리고, 상기 유전막 상에 상부 전극을 형성한다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 디램 소자의 제조 방법은, 기판에 게이트 구조물, 제1 불순물 영역 및 제2 불순물 영역을 포함하는 트랜지스터들을 형성한다. 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물들을 형성한다. 상기 기판 상에 트랜지스터들 및 비트 라인 구조물들을 덮는 층간 절연막을 형성한다. 상기 층간 절연막 내에 상기 제2 불순물 영역과 연결되는 콘택 구조물들을 형성한다. 상기 층간 절연막 및 콘택 구조물들 상에 식각 저지막을 형성한다. 상기 식각 저지막을 관통하여 상기 콘택 구조물들 상에 각각 제1 금속을 포함하는 하부 전극들을 형성한다. 상기 하부 전극들 및 식각 저지막 상에 적어도 티타늄 산화막 및 니오븀 산화막의 적층 구조를 가지는 계면막을 형성한다. 상기 계면막에 포함되는 니오븀을 상기 하부 전극 표면으로 확산시켜, 상기 하부 전극 표면 상에는 적어도 상기 제1 금속 및 니오븀을 포함하는 제1 계면 구조물을 형성하고 상기 계면막은 제2 계면 구조물로 변환된다. 식각 공정을 통해 적어도 상기 식각 저지막 상의 제2 계면 구조물을 완전히 제거한다. 상기 제1 계면 구조물 및 식각 저지막 상에 유전막을 형성한다. 상기 유전막 상에 상부 전극을 형성한다.
예시적인 실시예들에 따른 커패시터는 하부 전극 및 유전막 사이에 서로 다른 금속을 포함하는 계면 구조물이 포함될 수 있다. 따라서, 상기 커패시터는 높은 정전용량 및 낮은 누설 전류를 가질 수 있다. 또한, 상기 식각 저지막, 하부 지지막 패턴 및 상부 지지막 패턴 상에는 상기 계면 구조물이 구비되지 않아서, 상기 하부 전극들이 서로 전기적으로 연결되는 브릿지 불량이 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 디램 소자의 레이아웃을 나타내는평면도이다.
도 2는 예시적인 실시예들에 따른 디램 소자의 단면도이다.
도 3은 예시적인 실시예들에 따른 디램 소자에서 커패시터의 일부를 나타내는 확대된 단면도이다.
도 4a 및 도 4b는 각각 예시적인 실시예들에 따른 디램 소자에서 커패시터의 일부를 나타내는 확대된 단면도들이다.
도 5a는 예시적인 실시예들에 따른 디램 소자에서 커패시터의 일부를 나타내는 확대된 단면도이다.
도 5b는 예시적인 실시예들에 따른 디램 소자에서 커패시터의 일부를 나타내는 확대된 단면도이다.
도 6 내지 도 16은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 19는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 20 및 도 21은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 22 및 도 23은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 예시적인 실시예들에 따른 디램 소자의 단면도이다.
도 3은 예시적인 실시예들에 따른 디램 소자에서 커패시터의 일부를 나타내는 확대된 단면도이다.
도 4a 및 도 4b는 각각 예시적인 실시예들에 따른 디램 소자에서 커패시터의 일부를 나타내는 확대된 단면도들이다.
도 5a는 예시적인 실시예들에 따른 디램 소자에서 커패시터의 일부를 나타내는 확대된 단면도이다.
도 5b는 예시적인 실시예들에 따른 디램 소자에서 커패시터의 일부를 나타내는 확대된 단면도이다.
도 6 내지 도 16은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 19는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 20 및 도 21은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 22 및 도 23은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 디램 소자의 레이아웃을 나타내는평면도이다. 도 2는 예시적인 실시예들에 따른 디램 소자의 단면도이다. 도 3은 예시적인 실시예들에 따른 디램 소자에서 커패시터의 일부를 나타내는 확대된 단면도이다. 도 4a 및 도 4b는 각각 예시적인 실시예들에 따른 디램 소자에서 커패시터의 일부를 나타내는 확대된 단면도들이다.
도 1은 도 2의 I-I' 부위의 단면도이다. 도면의 복잡을 피하기 위하여, 도 2에는 커패시터의 하부 전극 상의 구조는 도시되지 않는다. 도 3은 도 1의 A 부위의 확대된 단면도이다. 도 4a 및 도 4b는 각각 도 1의 B 부위의 확대된 단면도이다. 도 4a 및 도 4b는 지지막 패턴과 접하는 하부 전극 부위를 나타내며, 도면의 복잡을 피하기 위하여 계면 구조물 상의 구조는 도시되지 않는다.
도 1 및 2를 참조하면, 디램 소자는 기판(100) 상에 형성될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함하는 웨이퍼(wafer)일 수 있다. 일부 예시적인 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 웨이퍼 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 웨이퍼일 수 있다.
상기 디램 소자는 선택 트랜지스터들, 커패시터들 및 비트 라인 구조물(120)이 포함될 수 있다. 디램 소자의 단위 메모리 셀에는 하나의 선택 트랜지스터 및 하나의 커패시터를 포함할 수 있다.
상기 기판(100)에는 소자 분리막(102)이 구비될 수 있다. 상기 소자 분리막(102) 사이의 기판(100)은 액티브 영역(104)으로 정의될 수 있다.
상기 기판(100)에는 상기 기판(100) 상부면과 평행한 제1 방향(X)으로 연장되는 게이트 트렌치가 구비될 수 있다. 상기 게이트 트렌치 내부에는 게이트 구조물(106)이 구비될 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(106)은 게이트 절연막, 게이트 전극 및 캡핑 절연 패턴을 포함할 수 있다. 상기 게이트 구조물(106)은 상기 제1 방향(X)으로 연장될 수 있다. 상기 제이트 구조물(106)은 상기 기판(100) 표면과 수평하고 상기 제1 방향(X)과 수직한 제2 방향(Y)을 따라 복수 개로 형성될 수 있다.
상기 게이트 구조물들(106) 사이의 액티브 영역(104)의 상부에는 소오스/드레인 영역으로 제공되는 제1 및 제2 불순물 영역(도시안됨)이 구비될 수 있다. 상기 게이트 구조물(106) 및 제1 및 제2 불순물 영역은 선택 트랜지스터로 제공될 수 있다.
상기 액티브 영역(104), 소자 분리막(102) 및 게이트 구조물(106) 상에, 제1 절연 패턴(110) 및 제2 절연 패턴(112)이 적층될 수 있다. 예를 들어, 상기 제1 절연 패턴(110)은 실리콘 산화물과 같은 산화물이 포함될 수 있고, 상기 제2 절연 패턴(112)은 예를 들어, 실리콘 질화물과 같은 질화물이 포함될 수 있다.
상기 제1 절연 패턴(110) 및 제2 절연 패턴(112)이 형성되지 않는 기판(100)의 일부 부위에는 리세스가 포함될 수 있다. 상기 리세스 저면에는 상기 제1 불순물 영역의 상부면이 노출될 수 있다.
상기 제2 절연 패턴(112) 및 리세스 상에 비트 라인 구조물(120)이 구비될 수 있다. 상기 비트 라인 구조물(120)은 도전 패턴(120a), 베리어 금속 패턴(120b), 금속 패턴(120c) 및 하드 마스크 패턴(120d)을 포함할 수 있다. 상기 도전 패턴(120a)은 예를 들어, 불순물이 도핑된 폴리실리콘이 포함될 수 있다. 상기 비트 라인 구조물(120)은 상기 제2 방향을 따라 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 비트 라인 구조물(120)의 측벽에는 스페이서(122)가 구비될 수 있다. 도시하지는 않았지만, 상기 스페이서는 복수의 스페이서들이 측방으로 적층된 구조를 가질 수 있다.
상기 비트 라인 구조물들(120) 사이를 채우는 제1 층간 절연막(도시안됨)이 구비될 수 있다.
상기 제1 층간 절연막, 제2 절연 패턴(112) 및 제1 절연 패턴(110)을 관통하여 상기 제2 불순물 영역과 접촉하는 콘택 플러그(130) 및 랜딩 패드(132)가 구비될 수 있다. 상기 콘택 플러그(130)는 상기 비트 라인 구조물들(120) 사이에 배치될 수 있다. 상기 랜딩 패드(132)는 상기 콘택 플러그(130) 상에 형성될 수 있다. 상기 랜딩 패드들(132) 사이에는 절연 패턴(134)이 구비될 수 있다.
상기 랜딩 패드(132), 절연 패턴(134) 및 제1 층간 절연막 상에 식각 저지막(200)이 구비될 수 있다. 상기 식각 저지막(200)을 관통하여 상기 랜딩 패드(132)와 접하는 커패시터가 구비될 수 있다.
상기 식각 저지막(200)은 예를들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
상기 커패시터는 하부 전극(220), 제1 계면 구조물(240), 유전막(250), 상부 전극(260)을 포함할 수 있다. 추가적으로, 상기 하부 전극(220)의 측벽 상에 하부 지지막 패턴(204a) 및 상부 지지막 패턴(208a)이 구비될 수 있다. 또한, 상기 상부 전극(260) 상에는 플레이트 전극(262)이 구비될 수 있다.
상기 하부 전극(220)은 원통(pillar) 형상을 가질 수 있다. 상기 하부 전극(220)은 상기 식각 저지막(200)을 관통하여 상기 랜딩 패드(132)와 접할 수 있다.
상기 하부 전극(220)은 제1 금속을 포함할 수 있다. 예시적인 실시예에서, 상기 하부 전극(220)은 티타늄 질화물을 포함할 수 있다. 일부 예시적인 실시예에서, 상기 하부 전극(220)은 Ti, W, Ni, Co 과 같은 금속 또는 TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다.
상기 하부 지지막 패턴(204a)은 상기 하부 전극(220)의 중심 부위의 외측벽을 서로 연결하면서 지지할 수 있다.
상기 상부 지지막 패턴(208a)은 상기 하부 전극(220)의 상부의 외측벽을 서로 연결하면서 지지할 수 있다. 상기 하부 지지막 패턴(204a) 및 상부 지지막 패턴(208a)은 절연 물질을 포함하며, 예를들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 하부 지지막 패턴 및 상부 지지막 패턴 중 어느 하나만이 구비될 수도 있다. 일부 예시적인 실시예에서, 상기 하부 지지막 패턴 및 상부 지지막 패턴은 구비되지 않을 수도 있다.
상기 제1 계면 구조물(240)은 상기 하부 전극(220) 상에 형성될 수 있다. 상기 제1 계면 구조물(240)은 상기 하부 지지막 패턴(204a), 상부 지지막 패턴(208a) 및 식각 저지막(200) 상에는 형성되지 않을 수 있다. 상기 제1 계면 구조물(240)은 상기 하부 전극(220)과 상기 하부 지지막 패턴(204a)이 접하는 표면 및 상기 하부 전극(220)과 상부 지지막 패턴(208a)이 접하는 부위의 표면으로부터 내측에 위치할 수 있다.
예시적인 실시예에서, 도 4a에 도시된 것과 같이, 상기 제1 계면 구조물(240)은 실질적으로 균일한 두께로 형성될 수 있다.
일부 예시적인 실시예에서, 도 4b에 도시된 것과 같이, 상기 제1 계면 구조물(240) 상에는 제2 계면 구조물(242)이 더 포함될 수 있다. 상기 제2 계면 구조물(242)은 상기 제1 계면 구조물(240)과 실질적으로 동일한 물질일 수 있다. 상기 식각 저지막(200), 상부 지지막 패턴(208a) 및 하부 지지막 패턴(204a) 주변에 형성된 제2 계면 구조물(242)은 상대적으로 얇은 두께를 가질 수 있다.
상기 제1 계면 구조물(240)은 상기 하부 전극(220)에 포함되는 제1 금속, 상기 하부 전극(220)에 포함되지 않는 제2 금속, 산소 및 질소를 포함할 수 있다. 상기 제1 계면 구조물(240) 내에 상기 제2 금속이 포함됨에 따라 커패시터의 정전용량이 상승할 수 있다. 상기 제2 금속은 니오븀을 포함할 수 있다. 다른 예로, 상기 제2 금속은 탄탈륨, 텅스텐, 코발트, Sn 또는 인듐 등을 들 수 있다.
예시적인 실시예에서, 상기 제1 계면 구조물(240)은 티타늄, 니오븀, 산소 및 질소를 포함하는 물질일 수 있다.
상기 제1 계면 구조물(240) 내의 상기 제2 금속은 10%(원자%) 보다 높은 농도를 가질 수 있고, 예를들어 10% 내지 30%를 가질 수 있다. 예시적인 실시예에서, 상기 제1 계면 구조물(240) 내에는 10%보다 높은 농도의 니오븀이 포함될 수 있다. 상기 제1 계면 구조물(240) 내에 상기 제2 금속(예를들어 니오븀)이 10% 보다 높게 포함되는 경우, 후속 공정에서 형성되는 커패시터의 정전 용량이 높아질 수 있다.
상기 제1 계면 구조물(240)은 약 5Å 내지 15Å의 두께를 가질 수 있다. 상기 제1 계면 구조물(240)이 5Å보다 얇은 경우, 정전용량의 상승 효과가 작을 수 있다. 상기 제1 계면 구조물(240)이 15Å보다 두꺼운 경우, 상기 제1 계면 구조물(240) 내에 제2 금속의 농도가 감소될 수 있다. 일 예로, 상기 제1 계면 구조물(240)은 약 10Å의 두께를 가질 수 있다.
상기 유전막(250)은 상기 제1 계면 구조물(240), 하부 지지막 패턴(204a), 상부 지지막 패턴(208a) 및 식각 저지막(200)의 외부 표면을 따라 컨포멀하게 형성될 수 있다. 상기 유전막(250)은 금속 산화물을 포함할 수 있다. 상기 유전막(250)은 예를들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및/또는 TiO2을 포함할 수 있다. 상기 유전막(250)은 단일막 또는 2층 이상이 적층된 멀티막을 포함할 수 있다. 예시적인 실시예에서, 상기 유전막(250)은 HfO2막, ZrO2막 또는 이들이 적층된 멀티막일 수 있다.
상기 제1 계면 구조물(240)은 유전막(250)과 직접 접촉할 수 있다. 이와 같이, 상기 유전막(250)이 서로 다른 물질의 금속들와 산소 및 질소를 포함하는 상기 제1 계면 구조물(240)과 직접 접촉하는 경우, 상기 하부 전극(220)과 직접 접촉하는 경우에 비해 정전 용량이 높아질 수 있다. 또한 커패시터의 누설 전류가 감소될 수 있다. 한편, 상기 유전막(250)은 상기 하부 지지막 패턴(204a), 상부 지지막 패턴(208a) 및 식각 저지막(200)과 직접 접촉할 수 있다.
상기 상부 전극(260)은 상기 유전막(250) 상에 형성될 수 있다. 상기 상부 전극(260)은 예를들어, 티타늄 질화물(TiN), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루테늄 (Ru), 텅스텐, 텅스텐 질화물 등을 들 수 있다.
상기 플레이트 전극(262)은 상기 상부 전극(260) 상에 형성될 수 있다. 상기 플레이트 전극(262)은 폴리실리콘을 포함할 수 있다.
상기 커패시터는 제1 계면 구조물이 구비됨에 따라 정전 용량이 높아지고 누설 전류가 감소될 수 있다.
도 5a는 예시적인 실시예들에 따른 디램 소자에서 커패시터의 일부를 나타내는 확대된 단면도이다.
도 5a에 도시된 커패시터는 유전막 및 상부 전극 사이에 상부 계면 구조물이 더 포함되는 것을 제외하고는 도 1 내지 도 4b를 참조로 설명한 것과 동일하다.
도 5a를 참조하면, 커패시터는 하부 전극(220), 제1 계면 구조물(240), 유전막(250), 상부 계면 구조물(256), 상부 전극(260)을 포함할 수 있다. 추가적으로, 상기 하부 전극(220)의 측벽 상에 하부 지지막 패턴(204a) 및 상부 지지막 패턴(208a)이 구비될 수 있다. 또한, 상기 상부 전극(260) 상에는 플레이트 전극(262)이 구비될 수 있다.
상기 상부 계면 구조물(256)은 전도성을 가지는 제1 금속 산화물을 포함하는 제1 상부 계면막((252) 및 전도성을 가지는 제2 금속 산화물을 포함하는 제2 상부 계면막(254)을 포함할 수 있다.
상기 제1 상부 계면막(252) 및 제2 상부 계면막(254) 중 적어도 하나는 이 후에 형성되는 상부 전극에 포함된 금속과는 다른 금속을 포함할 수 있다. 상기 제1 상부 계면막(252) 및 제2 상부 계면막(254) 중 적어도 하나에 포함되는 금속은 예를들어, 니오븀, 탄탈륨, 텅스텐, 코발트, Sn 또는 인듐 등을 들 수 있다.
예시적인 실시예에서, 상기 상부 계면 구조물(256)은 티타늄 산화막 및 니오븀 산화막의 적층 구조를 가질 수 있다. 일부 예시적인 실시예에서, 상기 상부 계면 구조물(256)은 니오븀 산화막 및 티타늄 산화막의 적층 구조를 가질 수도 있다.
도 5b는 예시적인 실시예들에 따른 디램 소자에서 커패시터의 일부를 나타내는 확대된 단면도이다.
도 5b에 도시된 커패시터는 유전막 및 상부 전극 사이에 상부 계면막이 더 포함되는 것을 제외하고는 도 1 내지 도 4b를 참조로 설명한 것과 동일하다.
도 5b를 참조하면, 상기 상부 계면막(258)은 상기 상부 전극(260)에 포함되는 금속과는 다른 금속을 포함하고, 전도성을 가지는 금속 산화물을 포함할 수 있다.
상기 상부 계면막(258)에 포함되는 금속은 예를들어, 니오븀, 탄탈륨, 텅스텐, 코발트, Sn 또는 인듐 등을 들 수 있다. 예시적인 실시예에서, 상기 상부 계면막(258)은 니오븀 산화막일 수 있다.
도 6 내지 도 16은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 기판(100)에 STI(Shallow Trench Isolation) 공정을 수행하여 소자 분리막(102)을 형성한다. 따라서, 상기 기판(100)은 소자 분리막(102)이 형성되는 소자 분리 영역과 소자 분리막(102) 사이의 액티브 영역(104)으로 구분될 수 있다.
상기 기판(100) 및 소자 분리막(102)의 상부를 식각하여 상기 제1 방향으로 연장되는 게이트 트렌치(도시안됨)를 형성한다. 상기 게이트 트렌치 내부에는 게이트 구조물(도시안됨)을 형성한다. 상기 게이트 구조물 양 측의 액티브 영역에는 제1 및 제2 불순물 영역(도시안됨)을 형성한다.
상기 액티브 영역, 소자 분리막(102) 및 게이트 구조물 상에, 제1 절연 패턴(110) 및 제2 절연 패턴(112)을 형성할 수 있다. 상기 제1 절연 패턴(110) 및 제2 절연 패턴(112)이 형성되지 않는 일부 기판에는 리세스(도시안됨)가 형성될 수 있다. 상기 리세스 저면에는 상기 제1 불순물 영역의 상부면이 노출될 수 있다.
상기 제2 절연 패턴(112) 및 리세스 상에 제2 방향으로 연장되는 비트 라인 구조물(120)을 형성한다. 상기 비트 라인 구조물(120)은 도전 패턴(120a), 베리어 금속 패턴(120b), 금속 패턴(120c) 및 하드 마스크 패턴(120d)의 적층 구조를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 비트 라인 구조물(120)의 측벽에는 스페이서(122)를 형성할 수 있다.
상기 비트 라인 구조물들(120)를 덮는 제1 층간 절연막(도시안됨)을 형성한다.
상기 비트 라인 구조물들(120) 사이의 제1 층간 절연막의 일부분을 식각함으로써, 기판의 제2 불순물 영역을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부를 채우도록 콘택 플러그(130) 및 랜딩 패드(132)를 형성한다. 상기 랜딩 패드(132)들 사이에는 절연 패턴(134)을 형성한다. 상기 랜딩 패드(132)는 상기 제2 불순물 영역과 전기적으로 연결될 수 있다.
도 7을 참조하면, 상기 랜딩 패드(132) 및 절연 패턴(134) 상에 식각 저지막(200)을 형성한다. 상기 식각 저지막(200)은 예를들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
상기 식각 저지막(200) 상에 하부 몰드막(202), 하부 지지막(204), 상부 몰드막(206), 상부 지지막(208)을 순차적으로 적층될 수 있다. 상기 하부 몰드막(202)과 상부 몰드막(206)은 상기 하부 지지막(204) 및 상부 지지막(208)과 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예를 들어, 상기 하부 몰드막(202) 및 상부 몰드막(206)은 실리콘 산화물을 포함할 수 있으며, 상기 하부 지지막(204) 및 상부 지지막(208)은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
상기 상부 지지막(208) 상에 커패시터 마스크 패턴(210)을 형성한다. 상기 커패시터 마스크 패턴(210)은 하부 전극들이 형성되는 부위를 노출하는 홀들을 포함할 수 있다. 상기 커패시터 마스크 패턴(210)은 비정질카본 또는 폴리실리콘을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 하부 지지막(204) 및 상부 지지막(208) 중 어느 하나를 형성하지 않을 수도 있다. 일부 예시적인 실시예에서, 상기 하부 지지막(204)과 상부 지지막(208)을 모두 형성하지 않을 수도 있다.
도 8을 참조하면, 상기 커패시터 마스크 패턴(210)을 식각 마스크로 하여 상부 지지막(208), 상부 몰드막(206), 하부 지지막(204), 하부 몰드막(202) 및 식각 저지막(200)을 식각하여 제1 홀을 형성한다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다.
이 후, 상기 제1 홀들의 내부를 채우도록 하부 전극막을 형성하고, 상기 상부 지지막(208)의 상부면이 노출되도록 상기 하부 전극막을 평탄화한다. 따라서, 상기 제1 홀들 내에 하부 전극들(220)이 형성될 수 있다.
상기 하부 전극(220)은 제1 금속을 포함할 수 있다. 예시적인 실시예에서, 상기 하부 전극(220)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 예를들어, 상기 하부 전극(220)은 티타늄 질화물을 포함할 수 있다.
도 9를 참조하면, 상기 상부 지지막(208) 및 하부 전극(220) 상에 제1 마스크 패턴(222)을 형성한다. 상기 제1 마스크 패턴(222)은 비정질 카본 또는 폴리실리콘을 포함할 수 있다.
상기 제1 마스크 패턴(222)을 식각 마스크로 사용하여 상기 상부 지지막(208)을 식각하여 상부 지지막 패턴(208a)을 형성한다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있고, 예를들어 건식 식각 공정을 포함할 수 있다.
상기 상부 지지막 패턴(208a)은 제1 개구부들을 포함할 수 있다.
이 후, 상기 상부 몰드막(206)을 제거한다. 상기 제거 공정은 등방성 식각 공정을 포함하며, 예를들어 습식 식각 공정을 포함할 수 있다. 예를 들어, 상기 상부 몰드막(206)이 실리콘 산화물을 포함하는 경우, HF, NH4F 등을 포함하는 식각액을 이용하여 식각 공정이 진행될 수 있다.
상기 제1 마스크 패턴(222)을 이용하여 상기 하부 지지막(204)을 식각하여 하부 지지막 패턴(204a)을 형성한다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있고, 예를들어 건식 식각 공정을 포함할 수 있다.
상기 하부 지지막 패턴(204a)은 상기 상부 지지막 패턴(208a)과 실질적으로 동일한 형상을 가질 수 있다. 상기 하부 지지막 패턴(204a)은 제2 개구부들을 포함할 수 있다. 상기 제2 개구부들은 상기 제1 개구부들과 동일한 위치에 위치할 수 있다.
이 후, 상기 하부 몰드막(202)을 제거한다. 상기 제거 공정은 등방성 식각 공정을 포함하며, 예를들어 습식 식각 공정을 포함할 수 있다. 예를 들어, 상기 하부 몰드막(202)이 실리콘 산화물을 포함하는 경우, HF, NH4F 등을 포함하는 식각액을 이용하여 식각 공정이 진행될 수 있다.
다음에, 상기 제1 마스크 패턴(222)을 제거한다.
상기 공정을 수행하면, 상기 하부 전극(220)을 지지하는 하부 지지막 패턴(204a) 및 상부 지지막 패턴(208a)이 형성될 수 있다.
도 10을 참조하면, 상기 식각 저지막(200), 하부 전극(220), 하부 지지막 패턴(204a) 및 상부 지지막 패턴(208a)의 표면을 따라 컨포멀하게 제1 계면막(230)을 형성한다.
상기 제1 계면막(230)은 전도성을 가지는 금속 산화물을 포함할 수 있다. 상기 제1 게면막(230)은 동일한 식각 공정을 수행할 때 후속 공정에서 형성되는 제2 계면막보다 높은 식각율을 가지는 물질을 포함할 수 있다. 상기 제1 계면막(230)이 형성됨으로써, 후속 공정에서 형성되는 제3 계면 구조물이 보다 용이하게 제거될 수 있다.
예시적인 실시예에서, 상기 제1 계면막(230)은 상기 하부 전극(220)에 포함된 금속과 동일한 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 계면막(230)은 티타늄 산화물을 포함할 수 있다.
상기 제1 계면막(230)은 7Å이내의 두께를 가질 수 있으며, 예를들어, 3Å내지 7Å의 두께를 가질 수 있다. 상기 제1 계면막(230)이 3Å보다 얇으면, 상기 제3 계면 구조물이 용이하게 제거되지 않을 수 있다. 상기 제1 계면막(230)이 7Å보다 두꺼우면, 상대적으로 제2 계면막이 얇아지게 되어 제2 계면막에 포함되는 금속의 확산이 감소될 수 있다.
상기 제1 계면막(230)은 원자층 증착법, 화학 기상 증착법, 물리 기상 증착법 또는 이온 주입법 등을 수행하여 형성할 수 있다.
상기 제1 계면막(230)을 형성한 이 후에, 상기 제1 계면막(230) 내에 포함된 금속을 상기 하부 전극(220)으로 확산시키기 위한 확산 공정을 수행할 수 있다. 상기 확산 공정은 플라즈마 처리 공정, 열처리 공정, 자외선(UV) 처리 공정 등을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 확산 공정은 상기 제1 계면막(230)의 증착 공정을 수행하는 중에 인시튜로 수행될 수도 있다. 일부 예시적인 실시예에서, 상기 제1 계면막(230)을 형성한 이 후에는 상기 확산 공정을 수행하지 않을 수도 있다.
도 11을 참조하면, 상기 제1 계면막(230) 상에 상기 제1 계면막(230)의 표면을 따라 제2 계면막(232)을 형성한다.
상기 제2 계면막(232)은 전도성을 가지는 금속 산화물을 포함할 수 있고, 상기 제2 계면막(232)에 포함되는 금속은 제2 금속으로 칭할 수 있다. 상기 제2 계면막(232)은 상기 제2 금속을 상기 하부 전극(220) 표면으로 확산시키기 위하여 제공될 수 있다. 상기 제2 계면막(232)에 포함된 제2 금속은 상기 하부 전극(220)에 포함된 제1 금속과는 다른 물질일 수 있다. 상기 제2 금속은 상기 하부 전극(220)에 도핑되었을 때 커패시터의 정전 용량을 상승시킬 수 있는 물질일 수 있다.
예시적인 실시예에서, 상기 제2 금속은 니오븀을 포함할 수 있다. 즉, 상기 제2 계면막(232)은 니오븀 산화물일 수 있다. 일부 예시적인 실시예에서, 상기 제2 금속은 탄탈륨, 텅스텐, 코발트, Sn 또는 인듐 등을 들 수 있고, 상기 제2 계면막(232)은 상기 제2 금속의 산화물일 수 있다.
상기 제2 계면막(232)은 7Å이내의 두께를 가질 수 있으며, 예를들어, 3Å내지 7Å의 두께를 가질 수 있다. 상기 제2 계면막(232)이 3Å보다 얇으면, 상기 제2 금속의 확산이 감소될 수 있다. 상기 제2 계면막(232)이 7Å보다 두꺼우면, 상대적으로 제1 계면막(230)의 두께가 얇아서 후속 공정에서 제3 계면 구조물의 제거가 어려울 수 있다.
상기 제2 계면막(232)은 원자층 증착법, 화학 기상 증착법, 물리 기상 증착법 또는 이온 주입법 등을 수행하여 형성할 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 계면막(230, 232)의 두께의 합은 10Å이내 일 수 있고, 예를들어, 6Å내지 10Å의 두께를 가질 수 있다. 상기 제1 및 제2 계면막(230, 232)의 두께의 합이 6Å보다 얇으면, 하부 전극(220) 표면으로 확산되기 위한 금속의 양이 작을 수 있고, 상기 제1 및 제2 계면막(230, 232)의 두께의 합이 10Å보다 두꺼우면, 커패시터의 집적도가 감소될 수 있다.
도 12를 참조하면, 상기 제2 계면막(232)을 형성한 이 후에, 상기 제2 금속을 상기 제1 계면막(230) 및 하부 전극(220)의 표면으로 확산시키기 위한 확산 공정을 수행할 수 있다. 상기 확산 공정은 플라즈마 처리 공정, 열처리 공정, 자외선(UV) 처리 공정 등을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 확산 공정은 상기 제2 계면막(232)의 증착 공정을 수행하는 중에 인시튜로 수행될 수도 있다.
상기 확산 공정에 의해, 상기 제2 금속(예를들어, 니오븀)은 상기 제1 계면막(230) 및 하부 전극(220)의 표면으로 확산되어 상기 하부 전극(220) 표면 상에는 적어도 상기 제1 금속 및 상기 제2 금속을 포함하는 제1 계면 구조물(240)이 형성될 수 있다. 상기 제1 계면 구조물(240)은 상기 제1 금속, 상기 제1 계면막(230)에 포함되는 금속, 제2 금속, 산소 및 질소를 포함할 수 있다.
구체적으로, 상기 하부 전극(220)의 표면으로 상기 제1 및 제2 계면막(230, 232)에 포함되는 티타늄, 니오븀 및 산소가 확산됨에 따라, 상기 하부 전극(220) 표면은 티타늄, 니오븀, 질소 및 산소를 포함하는 제1 계면 구조물(240)로 변환될 수 있다.
또한, 상기 제1 계면막(230)으로 니오븀이 확산됨에 따라, 상기 제1 및 제2 계면막(230, 232)은 티타늄, 니오븀 및 산소를 포함하는 제2 계면 구조물(242)로 변환될 수 있다. 상기 제2 계면 구조물(242)은 상기 하부 전극으로부터 확산된 질소가 더 포함될 수도 있다. 따라서, 상기 하부 전극(220) 상에는 상기 제1 계면 구조물(240) 및 제2 계면 구조물(242)이 형성될 수 있다.
상기 제1 및 제2 계면 구조물(240, 242)은 설명을 위하여 구분하였으나, 실질적으로 상기 제1 및 제2 계면 구조물(240, 242)은 동일한 물질을 포함할 수 있으며 서로 구분되지 않을 수 있다.
한편, 상기 식각 저지막(200), 상부 지지막 패턴(208a) 및 하부 지지막 패턴(204a) 상에 형성되는 상기 제2 계면막(232)은 제1 계면막(230)으로 확산되지만, 제1 계면막(230)의 하부로 더 확산되지 않을 수 있다. 따라서, 상기 식각 저지막(200), 상부 지지막 패턴(208a) 및 하부 지지막 패턴(204a) 상의 제1 및 제2 계면막(230, 232)은 티타늄, 니오븀 및 산소를 포함하는 제3 계면 구조물(244)로 변환될 수 있다. 즉, 상기 식각 저지막(200), 상부 지지막 패턴(208a) 및 하부 지지막 패턴(204a) 상에는 제3 계면 구조물(244)이 형성될 수 있다.
상기 제1 및 제2 계면 구조물(240, 242)의 두께의 합은 상기 제3 계면 구조물(244)보다 더 두꺼울 수 있다.
설명한 것과 같이, 상기 제1 계면 구조물(240) 내에는 상기 제1 및 제2 금속이 포함되므로, 서로 다른 금속들을 포함할 수 있다.
상기 공정을 수행하면, 상기 하부 전극(220)의 표면으로 확산되는 상기 제2 금속의 농도가 증가될 수 있다. 상기 제1 계면 구조물(240) 내에서, 상기 제2 금속은 10%(원자%) 보다 높은 농도를 가질 수 있고, 예를들어 10% 내지 30%를 가질 수 있다. 예시적인 실시예에서, 상기 제1 계면 구조물(240) 내에는 10%보다 높은 농도의 니오븀이 포함될 수 있다. 상기 제1 계면 구조물(240) 내에 상기 제2 금속(예를들어 니오븀)이 10% 보다 높게 포함되는 경우, 후속 공정에서 형성되는 커패시터의 정전 용량이 높아질 수 있다.
상기 제1 계면 구조물(240)은 약 5Å 내지 15Å의 두께를 가질 수 있다. 일 예로, 상기 제1 계면 구조물은 약 10Å의 두께를 가질 수 있다.
도 13 및 도 14를 참조하면, 상기 제3 계면 구조물(244)을 등방성 식각 공정을 통해 제거한다.
상기 제3 계면 구조물(244)이 전도성을 가지므로, 이웃하는 하부 전극들이 상기 제3 계면 구조물(244)에 의해 전기적으로 연결될 수 있다. 때문에, 상기 제3 계면 구조물(244)은 완전하게 제거되어야 한다. 상기 제3 계면 구조물(244)의 제거 공정에서, 상기 제2 계면 구조물(242)의 적어도 일부가 함께 제거될 수 있다. 그러나, 상기 제거 공정을 수행한 이 후에, 상기 제1 계면 구조물(240)은 남아있을 수 있다.
예시적인 실시예에서, 도 13에 도시된 것과 같이, 상기 제거 공정을 통해 상기 제2 계면 구조물(242)이 모두 제거될 수 있다.
일부 예시적인 실시예에서, 도 14에 도시된 것과 같이, 상기 제거 공정을 수행한 이 후에 상기 제2 계면 구조물의 일부가 남아있을 수 있다. 상기 제3 계면 구조물(244)에 비해 상기 제2 계면 구조물(242)은 접착 특성이 우수하여, 상기 제3 계면 구조물보다 낮은 식각율을 가질 수 있다. 그러므로, 상기 제2 계면 구조물(242)의 일부가 남아있을 수도 있다. 이 경우, 도 4b에 도시된 것과 같이, 상기 식각 저지막, 상부 지지막 패턴 및 하부 지지막 패턴 주변에 형성된 제2 계면 구조물은 상대적으로 얇은 두께를 가질 수 있다.
상기 제3 계면 구조물(244)의 제거 공정은 등방성 식각 공정을 포함한다. 상기 제3 계면 구조물(244)의 식각 공정은 습식 식각, 등방성 건식 식각 또는 원자층 식각에 의해 수행될 수 있다. 상기 공정에 의해 상기 하부 지지막 패턴(204a), 상부 지지막 패턴(208a) 및 식각 저지막(200)의 표면이 노출될 수 있다.
한편, 본 실시예와는 다르게, 상기 식각 저지막(200), 상부 지지막 패턴(208a) 및 하부 지지막 패턴(204a) 상에 제2 계면막을 단독으로 형성하거나 또는 이종 금속을 포함하는 복합막을 증착시켜 형성하는 경우에는 상기 제2 계면막 또는 복합막을 제거하는 것이 매우 어려울 수 있다. 때문에, 상기 제2 계면막 또는 복합막이 잔류함에 따라 하부 전극 간의 브릿지 불량이 발생될 수 있다.
그러나, 높은 식각율을 가지는 상기 제1 계면막(230)을 먼저 형성하고, 상기 제1 계면막(230) 상에 제2 계면막(232)을 순차적으로 증착하고 이를 확산시켜서 형성되는 제3 계면 구조물(244)은 높은 식각율을 가질 수 있다. 이와 같이, 상기 제3 계면 구조물(244)은 등방성 식각 공정을 통해 완전하게 식각될 수 있어서, 상기 제3 계면 구조물(244)의 잔류에 따른 브릿지 불량이 감소될 수 있다.
도 15를 참조하면, 상기 제1 계면 구조물(240), 하부 지지막 패턴(204a), 상부 지지막 패턴(208a) 및 식각 저지막(200) 상에 유전막(250)을 형성한다. 상기 유전막(250)은 금속 산화물을 포함할 수 있다. 상기 유전막(250)은 예를들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및/또는 TiO2을 포함할 수 있다. 상기 유전막(250)은 단일막 또는 2층 이상이 적층된 멀티막을 포함할 수 있다. 예시적인 실시예에서, 상기 유전막(250)은 HfO2막, ZrO2막 또는 이들이 적층된 멀티막일 수 있다.
즉, 상기 유전막(250)은 상기 제1 계면 구조물(240)과 직접 접촉할 수 있다. 따라서, 커패시터의 정전 용량이 높아질 수 있다.
도 16을 참조하면, 상기 유전막(250) 상에 상부 전극(260)을 형성할 수 있다. 상기 상부 전극(260) 상에 플레이트 전극(262)을 형성할 수 있다.
상기 상부 전극은 예를들어, 티타늄 질화물(TiN), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루테늄 (Ru), 텅스텐, 텅스텐 질화물 등을 포함할 수 있다. 상기 플레이트 전극은 폴리실리콘을 포함할 수 있다.
상기 공정을 통해, 하부 전극(220), 제1 계면 구조물(240), 유전막(250) 및 상부 전극(260)을 포함하는 커패시터를 갖는 디램 소자를 제조할 수 있다.
도 17 내지 도 19는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
이하에서 설명하는 커패시터의 제조 방법은 도 6 내지 도 16을 참조로 설명한 것과 동일한 공정을 포함하며, 다만 제3 계면막의 형성 및 확산 공정이 더 추가될 수 있다.
도 17을 참조하면, 먼저 도 6 내지 도 11을 참조로 설명한 공정을 동일하게 수행하여 도 11에 도시된 구조를 형성한다.
이 후, 도 12를 참조로 설명한 것과 같이, 상기 제2 계면막(232)을 형성한 이 후에, 상기 제2 금속을 상기 제1 계면막(230) 및 하부 전극(220)의 표면으로 확산시키기 위한 확산 공정을 수행할 수 있다. 도시하지는 않았으나, 상기 확산 공정에서, 상기 제2 금속이 상기 하부 전극(220) 표면 상에 확산되어 상기 하부 전극(220) 표면 상에 제1 계면 구조물이 일부 형성될 수도 있다. 일부 예시적인 실시예에서, 상기 제2 계면막(232)을 형성한 이 후에는 상기 확산 공정을 수행하지 않을 수도 있다.
다음에, 상기 제2 계면막(232) 상에 제3 계면막(234)을 형성한다. 상기 제3 계면막(234)은 후속 공정에서 형성되는 제3 계면 구조물의 식각율을 높이기 위하여 제공될 수 있다. 따라서, 상기 제3 계면막(234)은 상기 제1 계면막(230)과 실질적으로 동일한 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제3 계면막(234)은 티타늄 산화물을 포함할 수 있다.
상기 제3 계면막(234)은 7Å이내의 두께를 가질 수 있으며, 예를들어, 1Å내지 7Å의 두께를 가질 수 있다. 상기 제3 계면막(234)은 원자층 증착법, 화학 기상 증착법, 물리 기상 증착법 또는 이온 주입법 등을 수행하여 형성할 수 있다.
예시적인 실시예에서, 상기 제1 내지 제3 계면막(230, 232, 234)의 두께의 합은 10Å이내 일 수 있고, 예를들어, 6Å내지 10Å의 두께를 가질 수 있다. 상기 제1 내지 제3 계면막(230, 232, 234)의 두께의 합이 6Å보다 얇으면, 하부 전극(220) 표면으로 확산되기 위한 금속의 양이 작을 수 있고, 상기 제1 내지 제3 계면막(230, 232, 234)의 두께의 합이 10Å보다 두꺼우면, 커패시터의 집적도가 감소될 수 있다.
도 18을 참조하면, 상기 제3 계면막(234)을 형성한 이 후에, 상기 제2 계면막에 포함된 제2 금속을 상기 제1 계면막(230) 및 하부 전극(220)의 표면으로 확산시키기 위한 확산 공정을 수행할 수 있다. 상기 확산 공정은 플라즈마 처리 공정, 열처리 공정, 자외선(UV) 처리 공정 등을 포함할 수 있다. 상기 확산 공정은 도 12를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 확산 공정에 의해, 상기 제2 금속(예를들어, 니오븀)은 상기 제1 계면막(230) 및 하부 전극(220)의 표면으로 확산되어 상기 하부 전극(220) 표면 상에는 적어도 상기 제1 금속 및 상기 제2 금속을 포함하는 제1 계면 구조물(240)이 형성될 수 있다. 상기 제1 계면 구조물(240)은 상기 제1 금속, 상기 제1 계면막(230)에 포함되는 제1 금속, 제2 금속, 산소 및 질소를 포함할 수 있다.
구체적으로, 상기 하부 전극(220)의 표면으로 상기 제1 내지 제3 계면막(230, 232, 234)에 포함되는 티타늄, 니오븀 및 산소가 확산됨에 따라, 상기 하부 전극(220) 표면은 티타늄, 니오븀, 질소 및 산소를 포함하는 제1 계면 구조물(240)로 변환될 수 있다.
또한, 상기 제1 계면막(230)으로 상기 제2 금속이 확산됨에 따라, 상기 제1 내지 제3 계면막(230, 232)은 티타늄, 니오븀, 산소, 질소를 포함하는 제2 계면 구조물(242)로 변환될 수 있다. 따라서, 상기 하부 전극(220) 상에는 상기 제1 계면 구조물(240) 및 제2 계면 구조물(242)이 형성될 수 있다.
한편, 상기 식각 저지막(200), 상부 지지막 패턴(208a) 및 하부 지지막 패턴(204a) 상에 형성되는 상기 제2 계면막(232)은 제1 계면막(230)으로 확산되지만, 제1 계면막(230)의 하부로 더 확산되지 않을 수 있다. 따라서, 상기 식각 저지막(200), 상부 지지막 패턴(208a) 및 하부 지지막 패턴(204a) 상의 제1 및 제2 계면막(230, 232)은 티타늄, 니오븀 및 산소를 포함하는 제3 계면 구조물(244)로 변환될 수 있다. 즉, 상기 식각 저지막(200), 상부 지지막 패턴(208a) 및 하부 지지막 패턴(204a) 상에는 제3 계면 구조물(244)이 형성될 수 있다.
상기 제1 계면 구조물(240) 내에서, 상기 제2 금속은 10%(원자%) 보다 높은 농도를 가질 수 있고, 예를들어 10% 내지 30%를 가질 수 있다. 상기 제1 계면 구조물(240)은 약 5Å 내지 15Å의 두께를 가질 수 있다. 일 예로, 상기 제1 계면 구조물은 약 10Å의 두께를 가질 수 있다.
상기 공정을 수행하면, 도 12를 참조로 설명한 것과 동일한 구조물이 형성될 수 있다.
도 19를 참조하면, 상기 제3 계면 구조물(244)을 등방성 식각 공정을 통해 제거한다. 상기 제거 공정은 도 12 및 도 13을 참조로 설명한 것과 동일할 수 있다.
계속하여, 도 15 및 도 16을 참조로 설명한 공정을 동일하게 수행함으로써, 도 16에 도시된 디램 소자를 제조할 수 있다.
도 20 및 도 21은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
이하에서 설명하는 커패시터의 제조 방법은 도 6 내지 도 16을 참조로 설명한 것과 동일한 공정을 포함하며, 다만 상부 계면 구조물의 형성 공정이 더 추가될 수 있다.
도 20을 참조하면, 먼저 도 6 내지 도 15를 참조로 설명한 공정을 동일하게 수행하여 도 15에 도시된 구조를 형성한다.
이 후, 상기 유전막 상에 전도성을 가지는 제1 금속 산화물을 포함하는 제1 상부 계면막(252) 및 제2 금속 산화물을 포함하는 제2 상부 계면막(254)을 각각 형성하여 상부 계면 구조물(256)을 형성한다.
상기 제1 상부 계면막(252) 및 제2 상부 계면막(254) 중 적어도 하나는 이 후에 형성되는 상부 전극(260)에 포함된 금속과는 다른 금속을 포함할 수 있다. 상기 제1 상부 계면막(252) 및 제2 상부 계면막(254) 중 적어도 하나에 포함되는 금속은 예를들어, 니오븀, 탄탈륨, 텅스텐, 코발트, Sn 또는 인듐 등을 들 수 있다.
예시적인 실시예에서, 상기 상부 계면 구조물(256)은 티타늄 산화막 및 니오븀 산화막을 증착하여 형성할 수 있다. 일부 예시적인 실시예에서, 상기 상부 계면 구조물(256)은 니오븀 산화막 및 티타늄 산화막을 증착하여 형성할 수 있다.
상기 상부 계면 구조물(256)은 약 5Å 내지 15Å의 두께를 가질 수 있다. 일 예로, 상기 상부 계면 구조물(256) 은 약 10Å의 두께를 가질 수 있다.
한편, 상기 상부 계면 구조물(256)을 형성한 이 후에는 확산 공정이 수행되지 않을 수 있다.
도 21을 참조하면, 상기 상부 계면 구조물(256) 상에 상부 전극(260) 및 플레이트 전극(262)을 형성한다. 따라서, 도 5a에 도시된 커패시터가 형성될 수 있다. 상기 공정에 의해, 디램 소자를 제조할 수 있다.
도 22 및 도 23은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
이하에서 설명하는 커패시터의 제조 방법은 도 6 내지 도 16을 참조로 설명한 것과 동일한 공정을 포함하며, 다만 상부 계면막의 형성 공정이 더 추가될 수 있다.
도 22를 참조하면, 먼저 도 6 내지 도 15를 참조로 설명한 공정을 동일하게 수행하여 도 15에 도시된 구조를 형성한다.
이 후, 상기 유전막(250) 상에 전도성을 가지는 제1 금속 산화물을 포함하는 상부 계면막(258)을 형성한다.
상기 상부 계면막(258)은 상부 전극에 포함된 금속과는 다른 금속을 포함할 수 있다. 상기 상부 계면막(258)에 포함되는 금속은 예를들어, 니오븀, 탄탈륨, 텅스텐, 코발트, Sn 또는 인듐 등을 들 수 있다.
예시적인 실시예에서, 상기 상부 계면막(258)은 니오븀 산화막을 증착하여 형성할 수 있다.
상기 상부 계면막(258)은 약 5Å 내지 15Å의 두께를 가질 수 있다. 일 예로, 상기 상부 계면막(258)은 약 10Å의 두께를 가질 수 있다.
한편, 상기 상부 계면막(258)을 형성한 이 후에는 확산 공정이 수행되지 않을 수 있다.
도 23을 참조하면, 상기 상부 계면막(258) 상에 상부 전극(260) 및 플레이트 전극(262)을 형성한다. 따라서, 도 5b에 도시된 커피시터가 형성될 수 있다. 상기 공정에 의해, 디램 소자를 제조할 수 있다.
100 : 기판 102 : 소자 분리막
104 : 액티브 영역 120 : 비트 라인 구조물
130 : 콘택 플러그 132 : 랜딩 패드
200 : 식각 저지막 202 : 하부 몰드막
204 : 하부 지지막 206 : 상부 몰드막
208 : 상부 지지막 220 : 하부 전극
230 : 제1 계면막 232 : 제2 계면막
240 : 제1 계면 구조물 242 : 제2 계면 구조물
244 : 제3 계면 구조물 208a : 상부 지지막 패턴
204a : 하부 지지막 패턴 250 : 유전막
260 : 상부 전극
104 : 액티브 영역 120 : 비트 라인 구조물
130 : 콘택 플러그 132 : 랜딩 패드
200 : 식각 저지막 202 : 하부 몰드막
204 : 하부 지지막 206 : 상부 몰드막
208 : 상부 지지막 220 : 하부 전극
230 : 제1 계면막 232 : 제2 계면막
240 : 제1 계면 구조물 242 : 제2 계면 구조물
244 : 제3 계면 구조물 208a : 상부 지지막 패턴
204a : 하부 지지막 패턴 250 : 유전막
260 : 상부 전극
Claims (10)
- 제1 금속을 포함하는 하부 전극들을 형성하고;
상기 하부 전극들의 외측벽을 서로 연결하는 지지막 패턴을 형성하고;
상기 하부 전극들 및 지지막 패턴 상에 전도성을 가지는 제1 금속 산화물을 포함하는 제1 계면막을 형성하고;
상기 제1 계면막 상에 전도성을 가지는 제2 금속 산화물을 포함하는제2 계면막을 형성하고;
상기 제2 계면막에 포함되는 제2 금속을 상기 하부 전극 표면으로 확산시켜, 상기 하부 전극 표면 상에는 적어도 상기 제1 금속 및 제2 금속을 포함하는 제1 계면 구조물을 형성하고, 상기 제1 계면막 및 제2 계면막은 제2 계면 구조물로 변환되고;
식각 공정을 통해 적어도 상기 지지막 패턴 상의 제2 계면 구조물을 완전히 제거하고;
상기 제1 계면 구조물 및 지지막 패턴 상에 유전막을 형성하고; 그리고,
상기 유전막 상에 상부 전극을 형성하는 것을 포함하는 커패시터의 제조 방법. - 제1항에 있어서, 상기 제1 계면막은 동일한 식각 공정에서 상기 제2 계면막보다 높은 식각율을 가지는 물질을 포함하는 커패시터의 제조 방법.
- 제1항에 있어서, 상기 제2 계면막에 포함되는 상기 제2 금속은 니오븀, 탄탈륨, 텅스텐, 코발트, Sn 또는 인듐을 포함하는 커패시터의 제조 방법.
- 제1항에 있어서, 상기 제1 계면막은 티타늄 산화물을 포함하고, 상기 제2 계면막은 니오븀 산화물을 포함하는 커패시터의 제조 방법.
- 제4항에 있어서, 상기 하부 전극은 티타늄 질화물을 포함하고, 상기 제1 계면 구조물은 티타늄, 니오븀, 산소 및 질소를 포함하는 물질인 커패시터의 제조 방법.
- 제1항에 있어서, 상기 제1 및 제2 계면막은 각각 3Å 내지 7Å의 두께로 형성하고, 상기 제1 및 제2 계면막의 두께의 합은 10Å 이내가 되도록 형성하는 커패시터의 제조 방법.
- 제1항에 있어서, 상기 제1 계면 구조물은 상기 제1 계면 구조물 내에 포함되는 제2 금속이 10% 내지 30%의 농도를 가지도록 형성하는 커패시터의 제조 방법.
- 제1항에 있어서, 상기 제2 계면막 상에 상기 제1 계면막과 실질적으로 동일한 물질을 포함하는 제3 계면막을 형성하는 것을 더 포함하는 커패시터의 제조 방법.
- 제1항에 있어서, 상기 유전막을 형성한 이 후에, 전도성을 가지는 제 금속 산화물을 포함하는 상부 계면막을 형성하는 것을 더 포함하는 커패시터의 제조 방법.
- 제1항에 있어서, 상기 하부 전극들을 형성하기 이 전에, 식각 저지막을 형성하는 공정을 더 포함하고,
상기 하부 전극들은 그 하부가 상기 식각 저지막을 관통하도록 형성되고,
상기 제2 계면 구조물을 제거하는 식각 공정에서, 상기 식각 저지막 상의 제2 계면 구조물을 완전히 제거하는 커패시터의 제조 방법.
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