KR20230155333A - 위상 검출기 - Google Patents

위상 검출기 Download PDF

Info

Publication number
KR20230155333A
KR20230155333A KR1020220102288A KR20220102288A KR20230155333A KR 20230155333 A KR20230155333 A KR 20230155333A KR 1020220102288 A KR1020220102288 A KR 1020220102288A KR 20220102288 A KR20220102288 A KR 20220102288A KR 20230155333 A KR20230155333 A KR 20230155333A
Authority
KR
South Korea
Prior art keywords
delay time
signal
phase detector
total delay
output
Prior art date
Application number
KR1020220102288A
Other languages
English (en)
Inventor
조영균
Original Assignee
공주대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 공주대학교 산학협력단 filed Critical 공주대학교 산학협력단
Publication of KR20230155333A publication Critical patent/KR20230155333A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/097—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a comparator for comparing the voltages obtained from two frequency to voltage converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses

Abstract

위상 검출기가 개시된다. 본 발명의 일 측면에 따른 위상 검출기는, 전압 제어 지연 라인(VCDL)의 총 지연시간을 감지하는 지연시간 감지부, 상기 감지된 총 지연시간에 기초하여 총 지연시간을 계산하는 지연시간 계산부, 상기 계산된 총 지연시간과 기준시간에 기초하여 상태 신호를 생성하는 비교부, 상기 상태 신호와 상기 총 지연시간에 기초하여 상태 결정 신호를 생성하는 상태 결정부, 및 상기 상태 결정 신호에 기초하여 위상차 신호를 출력하는 위상차 신호 출력부를 포함한다.

Description

위상 검출기{PHASE DETECTOR}
본 발명은 위상 검출기에 관한 것으로서, 보다 상세하게는 VCDL(Voltage controlled delay line)의 총 지연시간을 측정하여 위상 검출을 수행함으로써, 지연 고정 루프 회로가 잘못 락킹(false locking)되는 것을 방지할 수 있도록 하는 위상 검출기에 관한 것이다.
일반적으로 반도체 장치는 외부 클록신호를 입력받아 내부 클록신호를 생성하고, 이를 내부 회로의 동작 타이밍을 맞추기 위한 기준으로 사용한다. 이를 위해 반도체 장치는 내부 클록신호를 생성하기 위한 내부 클록신호 생성회로를 구비한다. 이러한 내부 클록신호 생성회로에는 대표적으로 위상 고정 루프(Phase Locked Loop: PLL)와 지연 고정 루프(Delay Locked Loop: DLL)가 있다.
지연 고정 루프 회로는 도 1에 도시된 바와 같이 위상 검출기(Phase detector, PD)에서 기준 신호(REF)와 위상 지연 신호(DLY)간의 위상차를 감지하고, 그 차이를 전하 펌프와 루프 필터를 통해 제어 전압(VCTRL)을 생성하여 전압 제어 지연 라인(Voltage controlled delay line, VCDL)에 인가함으로써, DLL의 출력에서 발생하는 위상차를 최소화시키기 위한 부궤환 피드백 시스템이다.
한편, 위상 검출기는 도 2와 같은 구조로 DLL의 위상차를 감지하기 위해 널리 사용되고 있다. 이 구조에서 출력 UP/DN 신호는 도 3과 같이 REF 신호와 DLY 신호의 상승 에지 트리거에 동기화되어 출력된다.
그러나 종래 위상 검출기는 위상차의 정보만 생성할 뿐, 전압 제어 지연 라인의 총 지연시간(tVCDL)이 기준 시간(tREF) 보다 길거나 짧은지 여부에 대한 정보는 제공할 수 없다. 이러한 문제는 harmonic locking 문제와 가장 빠르고 느린 동작에서 발생하는 오동작에 대한 근본적인 원인이 된다.
도 3을 참조하여 상세히 설명하면, 위상 검출기는 REF 신호와 DLY 신호의 상대적인 위치에 따라서 두 가지 다른 유형의 파형을 제공한다. 첫 번째 유형인 [Case A]에서 UP 신호의 긴 지속시간은 VCTRL 전압을 증가시켜 VCDL의 총 지연시간을 짧게 만든다. 두 번째 유형인 [Case B]에서 DN 신호의 긴 지속시간은 VCTRL 전압을 감소시켜 VCDL의 총 지연시간을 길게 만든다. 위상 검출기에서는 출력 UP/DN 값이 단순히 D-type FlipFlop(D-FF)의 이전 상태에 따라 Case A 또는 Case B 만을 출력하기 때문에, 기준 시간에 대해 총 지연시간이 빠른지 혹은 느린지의 여부를 정확히 판단할 확률은 50%에 불과하다.
본 발명의 배경기술은 대한민국 등록특허 제10-1905097호(위상 검출기)에 개시되어 있다.
본 발명은 상기와 같은 문제점들을 개선하기 위하여 안출된 것으로, 본 발명의 일 측면에 따른 목적은 지연 고정 루프 회로가 잘못 락킹(false locking)되는 것을 방지할 수 있도록 하는 위상 검출기를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제(들)로 제한되지 않으며, 언급되지 않은 또 다른 과제(들)는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 위상 검출기는, 전압 제어 지연 라인(VCDL)의 총 지연시간을 감지하는 지연시간 감지부, 상기 감지된 총 지연시간에 기초하여 총 지연시간을 계산하는 지연시간 계산부, 상기 계산된 총 지연시간과 기준시간에 기초하여 상태 신호를 생성하는 비교부, 상기 상태 신호와 상기 총 지연시간에 기초하여 상태 결정 신호를 생성하는 상태 결정부, 및 상기 상태 결정 신호에 기초하여 위상차 신호를 출력하는 위상차 신호 출력부를 포함한다.
본 발명에서 상기 지연시간 감지부는, 시프트 레지스터(shift register)를 사용하여 상기 전압 제어 지연 라인의 각 셀에서 발생하는 지연시간을 측정할 수 있다.
본 발명에서 상기 시프트 레지스터는, 상기 전압 제어 지연 라인의 수보다 1개 더 많은 개수일 수 있다.
본 발명은 상기 시프트 레지스터에서, 첫번째 시프트 레지스터의 출력값은 지연시간 계산부의 시작 시간으로 이용되고, 마지막 시프트 레지스터의 출력값은 상기 지연시간 계산부의 종료 시간으로 사용될 수 있다.
본 발명에서 상기 마지막 시프트 레지스터의 출력값은, 상기 지연시간 감지부의 시프트 레지스터를 리셋하는 기능을 수행할 수 있다.
본 발명에서 상기 지연시간 계산부는, 상기 총 지연시간 감지부의 첫번째 시프트 레지스터의 출력값과 마지막 시프트 레지스터의 출력값에 기초하여 상기 총 지연시간(tVCDL)을 계산할 수 있다.
본 발명에서 상기 지연시간 계산부는, 상기 첫번째 시프트 레지스터의 출력값과 마지막 시프트 레지스터의 출력값 간의 부정 논리곱 연산을 수행하는 제1 낸드 게이트(NAND gate), 및 상기 제1 낸드 게이트의 출력에 대한 논리 부정 연산을 수행하여 상기 총 지연시간을 출력하는 제1 NOT 게이트를 포함할 수 있다.
본 발명에서 상기 비교부는, 시프트 레지스터로 구현될 수 있다.
본 발명에서 상기 비교부는, 상기 지연시간 계산부에서 출력되는 총 지연시간을 데이터 입력으로 인가하고, 상기 기준신호를 클록 신호로 인가함으로써, 상기 상태 신호(MD)를 출력할 수 있다.
본 발명에서 상기 상태 결정부는, 상기 상태 신호와 상기 총 지연시간 간의 부정 논리곱 연산을 수행하는 제2 낸드 게이트(NAND gate), 상기 상태 신호에 대한 논리 부정 연산을 수행하는 제2 NOT 게이트, 및 상기 제2 NOT 게이트의 출력과 상기 총 지연시간의 반전신호 간의 부정 논리곱 연산을 수행하는 제3 낸드 게이트를 포함할 수 있다.
본 발명에서 상기 위상차 신호 출력부는, 상기 제2 낸드 게이트(NAND gate)에서 출력되는 제1 상태 결정 신호에 대한 논리 부정 연산을 수행함으로써, 업(UP) 신호가 출력되도록 하는 제3 NOT 게이트, 및 상기 제3 낸드 게이트(NAND gate)에서 출력되는 제2 상태 결정 신호에 대한 논리 부정 연산을 수행함으로써, 다운(DN) 신호가 출력되도록 하는 제4 NOT 게이트를 포함할 수 있다.
본 발명은 상기 총 지연시간이 상기 기준시간 미만인 경우, 상기 비교부는, '0'을 상태 신호로 출력하고, 상기 위상차 신호 출력부는 다운(DN) 신호만을 출력할 수 있다.
본 발명은 상기 총 지연시간이 기준 시간을 초과이고 2배의 기준 시간 미만인 경우, 상기 비교부는 '0'과 '1'가 교대로 출력하고, 상기 위상차 신호 출력부는 상기 기준시간의 2주기마다 단일 업(UP) 신호를 출력할 수 있다.
본 발명은 상기 총 지연시간이 2배의 기준시간을 초과하는 경우, 상기 비교부는 '011'을 반복하여 출력하고, 상기 위상차 신호 출력부는 상기 총 지연시간에서 상기 기준시간을 뺀 만큼의 주기 동안 업(UP) 신호를 출력할 수 있다.
본 발명의 일 실시예에 따른 위상 검출기는, 총 지연시간을 정확하게 측정하고 이를 기반으로 UP/DN 신호를 생성하기 때문에 기존의 위상 검출기에서 발생하는 harmonic locking과 멈춤 문제를 동시에 해결할 수 있을 뿐 아니라, 빠른 locking time을 확보할 수 있다.
본 발명의 일 실시예에 따른 위상 검출기는, VCDL 셀보다 1개 더 많은 D-FF을 사용한 shift register를 사용하여 총 지연시간을 계산하고, 이 신호를 기준 시간과 비교하여 UP 또는 DN 신호만을 출력하게 함으로써 위상 검출기의 정확한 동작을 수행할 수 있고, UP 또는 DN 신호 한 가지만을 출력함으로써 빠른 locking time 을 얻을 수 있다.
본 발명의 일 실시예에 따른 위상 검출기는 UP 펄스의 수가 절반으로 줄어들기 때문에 전력 소모 특성을 개선할 수 있다.
한편, 본 발명의 효과는 이상에서 언급한 효과들로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 효과들이 포함될 수 있다.
도 1은 일반적인 지연 고정 루프 회로를 설명하기 위한 도면이다.
도 2는 종래의 위상 검출기를 설명하기 위한 도면이다.
도 3은 종래 위상 검출기의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 VCDL의 지연을 측정하는 위상검출기 기반의 지연고정루프를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 위상 검출기의 구성을 개략적으로 나타낸 블록도이다.
도 6은 본 발명의 일 실시예에 따른 위상 검출기를 설명하기 위한 예시도이다.
도 7은 본 발명의 일 실시예에 따른 총 지연시간이 기준 시간 미만인 경우 위상 검출기의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 총 지연시간이 기준 시간(tREF)을 초과하고 2배의 기준시간 미만인 경우 위상 검출기의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 일 실시예에 따른 총 지연시간이 2배의 기준시간을 초과하는 경우 위상 검출기의 동작을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예에 따른 위상 검출기를 설명한다. 이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다.
또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 4는 본 발명의 일 실시예에 따른 VCDL의 지연을 측정하는 위상검출기 기반의 지연고정루프를 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 VCDL의 지연을 측정하는 위상검출기 기반의 지연고정루프는 VCDL(Voltage controlled delay line, 전압 제어 지연 라인, 100)의 지연을 측정하는 위상 검출기(200), VCDL(100)의 총 지연시간, 기준신호(REF) 및 위상 지연 신호(DLY)에 기초하여 위상차를 감지하고, 그 차이를 전하 펌프(300)와 루프 필터(400)를 통해 제어 전압(VCTRL)을 생성하여 VCDL(100)에 인가할 수 있다.
전하 펌프(300)와 루프 필터(400)는 종래의 구성과 동일하므로, 이에 대한 설명은 생략하고, 위상 검출기(200)는 도 5를 참조하여 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 위상 검출기의 구성을 개략적으로 나타낸 블록도, 도 6은 본 발명의 일 실시예에 따른 위상 검출기를 설명하기 위한 예시도, 도 7은 본 발명의 일 실시예에 따른 총 지연시간이 기준 시간 미만인 경우 위상 검출기의 동작을 설명하기 위한 타이밍도, 도 8은 본 발명의 일 실시예에 따른 총 지연시간이 기준 시간(tREF)을 초과하고 2배의 기준 시간 미만인 경우 위상 검출기의 동작을 설명하기 위한 타이밍도, 도 9는 본 발명의 일 실시예에 따른 총 지연시간이 2배의 기준 시간을 초과하는 경우 위상 검출기의 동작을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 위상 검출기(200)는 지연시간 감지부(210), 지연시간 계산부(220), 비교부(230), 상태 결정부(240) 및 위상차 신호 출력부(250)를 포함한다.
지연시간 감지부(210)는 전압 제어 지연 라인(VCDL)의 총 지연시간을 감지할 수 있다.
지연시간 감지부(210)는 시프트 레지스터(shift register)를 사용하여 전압 제어 지연 라인의 각 셀에서 발생하는 지연시간을 측정할 수 있다. 이때, 시프트 레지스터는 전압 제어 지연 라인의 수보다 1개 더 많은 개수일 수 있다. 첫번째 시프트 레지스터의 출력값은 지연시간 계산부(220)의 시작 시간이 될 수 있다. 마지막 시프트 레지스터의 출력값은 지연시간 계산부(220)의 종료 시간으로 사용될 수 있고, VCDL의 제어 전압이 업데이트된 다음 주기의 지연시간을 측정하기 위해 지연시간 감지부(210)의 시프트 레지스터를 리셋하는 용도로 사용될 수 있다.
지연시간 계산부(220)는 지연시간 감지부(210)에서 감지된 총 지연시간에 기초하여 지연시간을 계산할 수 있다.
지연시간 계산부(220)는 지연시간 감지부(210)의 첫 번째 시프트 레지스터의 출력값과 마지막 시프트 레지스터의 출력값에 기초하여 총 지연시간(tVCDL)을 계산할 수 있다. 예를 들면, 지연시간 계산부(220)는 지연시간 감지부(210)에서 출력된 첫 번째 시프트 레지스터에서 출력되는 Q[1]과 마지막 시프트 레지스터에서 출력되는 QB[N+1]를 합하여 총 지연시간(tVCDL)을 계산할 수 있다. 이에, 지연시간 계산부(220)는 총 지연시간 신호(MD)를 출력할 수 있다.
이러한 지연시간 계산부(220)는 첫 번째 시프트 레지스터의 출력값과 마지막 시프트 레지스터의 출력값 간의 부정 논리곱 연산을 수행하는 제1 낸드 게이트(NAND gate, 222), 및 제1 낸드 게이트(222)의 출력에 대한 논리 부정 연산을 수행하여 총 지연시간(MD)을 출력하는 제1 NOT 게이트(224)를 포함할 수 있다. 제 낸드 게이트(222)는 총 지연시간의 반전신호(MDB)를 출력할 수 있고, 제1 NOT 게이트는 총 지연시간 신호(MD)을 출력할 수 있다.
비교부(230)는 지연시간 계산부(220)에서 계산된 총 지연시간과 기준시간의 차이에 기초하여 상태 신호를 생성할 수 있다. 즉, 비교부(230)는 지연시간 계산부(220)의 출력과 기준시간의 위상을 비교하여 상태 신호(STATE)를 출력할 수 있다.
비교부(230)는 지연시간 계산부(220)에서 계산된 총 지연시간(tVCDL)과 기준시간(tREF)이 얼마나 차이가 있는지의 여부와 총 지연시간(tVCDL)이 기준시간(tREF)에 비해 긴지 혹은 짧은지를 비교할 수 있다. 이때, 비교부(230)는 시프트 레지스터(플립플롭)로 구현될 수 있다. 따라서, 비교부(230)는 지연시간 계산부(220)의 출력인 총 지연시간 신호(MD)를 시프트 레지스터(플립플롭)의 데이터 입력으로 인가하고, 기준시간 값을 클록 신호로 사용하여 측정된 총 지연시간이 기준시간에 비해 짧은지 긴지에 대한 비교를 수행할 수 있다.
상태 결정부(240)는 비교부(230)에서 출력된 상태 신호(STATE)에 기초하여 업(UP) 신호를 출력할 것인지 아니면 다운(DN) 신호를 출력할 것인지를 결정하는 상태 결정 신호를 생성할 수 있다.
즉, 상태 결정부(240)는 비교부(230)에서 출력된 상태 신호(STATE)와 지연시간 계산부(220)에서 출력된 총 지연시간 신호(MD)에 기초하여 상태 결정 신호를 생성할 수 있다.
이러한 상태 결정부(240)는 상태 신호(STATE)와 총 지연시간 신호(MD) 간의 부정 논리곱 연산을 수행하는 제2 낸드 게이트(NAND gate, 242), 상태 신호(STATE)에 대한 논리 부정 연산을 수행하는 제2 NOT 게이트(244), 및 제2 NOT 게이트(244)의 출력과 총 지연시간의 반전신호(MDB) 간의 부정 논리곱 연산을 수행하는 제3 낸드 게이트(246)를 포함할 수 있다. 제2 낸드 게이트(242)는 제1 상태 결정 신호를 출력할 수 있고, 제3 낸드 게이트(246)는 제2 상태 결정 신호를 출력할 수 있다.
위상차 신호 출력부(250)는 상태 결정부(240)에서 출력된 상태 결정 신호에 기초하여 위상차 신호를 출력할 수 있다. 여기서, 위상차 신호는 업(UP) 신호 또는 다운(DN) 신호일 수 있다.
이러한 위상차 신호 출력부(250)는 상태 결정부(240)의 제2 낸드 게이트(242)에서 출력되는 제1 상태 결정 신호에 대한 논리 부정 연산을 수행함으로써, 업(UP) 신호를 출력되도록 하는 제3 NOT 게이트(252), 제3 낸드 게이트(246)에서 출력되는 제2 상태 결정 신호에 대한 논리 부정 연산을 수행함으로써, 다운(DN) 신호를 출력되도록 하는 제4 NOT 게이트(254)를 포함할 수 있다.
예를 들어, VCDL 셀의 개수가 8인 경우 위상 검출기(200)에 대해 도 5를 참조하여 설명하기로 한다. 도 5를 참조하면, VCDL 셀의 개수가 8이므로, 지연시간 감지부(210)는 9개의 D-FF로 구현될 수 있다. 지연시간 감지부(210)의 첫번째 D-FF의 데이터 입력(D)에는 VDD(Logic High) 값이 인가되고, 클록 신호로는 기준 신호(REF)가 인가될 수 있다. 첫 번째 D-FF의 출력 Q[1]은 지연시간 계산부(220)의 시작 시간이 될 수 있다. 두 번째 D-FF부터 마지막 D-FF의 데이터 입력에는 전단의 D-FF의 출력이 인가되고, 클록 신호로는 각 VCDL 셀의 출력값이 사용될 수 있다. VCDL 마지막 셀에 의한 D-FF 출력값인 QB[9]는 지연시간 계산부(220)의 종료 시간으로 사용될 수 있다. 또한 QB[9] 신호는 업(UP)신호 및 다운(DN) 신호에 의해 VCDL(100)의 제어 전압이 업데이트된 다음 주기의 지연시간을 측정하기 위해 D-FF을 리셋하는 기능을 수행할 수 있다. 즉, 마지막 D-FF에서 출력되는 QB[N+1] 신호는 다음 주기의 총 지연시간을 감지하기 위해 지연시간 감지부(210)의 리셋 신호로 사용될 수 있다.
지연시간 계산부(220)는 첫 번째 D-FF의 출력 Q[1]과 마지막 D-FF의 출력 QB[9] 신호의 AND 값을 통해 측정된 지연시간 'MD'를 출력할 수 있다. 'MD'는 VCDL에 의한 총 지연시간을 나타낸다.
비교부(230)는 MD 값을 D-FF의 데이터 입력으로 인가하고, 기준시간 값을 클록 신호로 사용하여 측정된 지연시간이 기준신호에 비해 짧은지 긴지에 대한 비교를 수행할 수 있다. 이 값에 따라 상태 결정부(240)는 업(UP) 신호 혹은 다운(DN) 신호의 출력 여부를 결정하며, 이로써 업(UP) 신호 또는 다운(DN) 신호가 출력될 수 있다.
상기와 같이 구성된 위상 검출기(200)는 VCDL 셀보다 1개 더 많은 시프트레지스터를 사용하여 총 지연시간(tVCDL)을 계산하고, 총 지연시간 신호를 기준 시간과 비교하여 업(UP) 신호 또는 다운(DN) 신호만을 출력하게 함으로써 위상 검출기(200)의 정확한 동작을 수행할 수 있고, 업(UP) 신호 또는 다운(DN) 신호 한 가지만을 출력함으로써 빠른 locking time을 얻을 수 있다.
한편, 상기와 같이 구성된 위상 검출기(200)는 총 3가지 모드를 통해 동작될 수 있다. 여기서, 3가지 모드는 총 지연시간이 기준시간을 초과하는 경우(총 지연시간 (tVCDL) < 기준시간 (tREF)), 총 지연시간이 기준시간(tREF)을 초과하고 2배의 기준 시간 미만인 경우(기준시간 (tREF) < 총 지연시간 (tVCDL) < 2·tREF), 및 총 지연시간이 2배의 기준시간을 초과하는 경우(총 지연시간 (tVCDL) > 2·tREF)를 포함할 수 있고, 각 모드는 아래와 같이 동작할 수 있다.
먼저, 총 지연시간(tVCDL) < 기준시간(tREF)인 경우(CASE 1)로 위상 검출기(200)는 도 7에 도시된 타이밍도와 같이 동작할 수 있다. 이 경우는 총 지연시간이 기준시간보다 짧기 때문에 정상적인 DLL 동작을 위해서는 DN 신호만을 발생시켜 VCTRL 전압을 낮춤으로 지연시간을 길어지도록 동작을 수행하여야 한다. 여기서, VCDL[i]는 i번째 지연 셀의 출력을 의미한다. 모든 VCDL 출력의 상승 에지를 REF의 상승 에지와 함께 표현하면 이 된다. 회색 영역의 전체 길이는 측정된 VCDL(100)의 지연을 나타내고, VCDL(100)의 전체 지연을 나타내는 MD일 수 있다. 시프트 레지스터의 첫 번째 D-FF는 REF에 의해 트리거되어 Q[1]을 '1'로 출력할 수 있다. 여기서 Q[n]은 n번째 D-FF의 출력으로 정의될 수 있다. 다음 번째의 D-FF도 VCDL[i]에 의해 트리거되어 Q[i+1]을 '1'로 순차적으로 출력할 수 있다. MD의 신호 폭은 개념적으로 REF의 상승 에지에서 VCDL[8]의 상승 에지까지의 시간 지속 시간으로 정의되므로, MD는 QB[9]와 Q[1]의 AND 게이트 출력으로 구현될 수 있다. tVCDL < tREF이기 때문에 MD(MDB)의 반전신호와 동일한 더 넓은 DN 신호가 필요하고 UP 신호가 필요하지 않다. REF의 상승 에지에 Q[1] 신호가 출력되고, 최종 VCDL[8]의 상승 에지에서 QB[9]가 생성되기 때문에 MD 신호는 도 7에 도시된 바와 같이 생성된다. 생성된 총 지연시간 신호인 tVCDL 신호는 기준시간 신호(tREF) 보다 짧은 것을 확인할 수 있다.
비교부(230)의 출력 신호인 STATE는 REF의 상승 에지에서 MD값으로 업데이트되고, MD의 상승 에지가 가장 빠른 클록 REF의 첫 번째 상승 에지의 지연된 버전이기 때문에 STATE는 항상 '0'일 수 있다.
따라서 상태 결정부(240)의 MDB 입력을 받는 NAND 게이트만 활성화되며 이로써 DN 신호만을 출력하여 정확한 위상 검출기(200)의 동작을 수행하게 된다.
다음으로, 총 지연시간이 기준시간(tREF)을 초과하고 2배의 기준 시간 미만인 경우(기준시간(tREF) < 총 지연시간(tVCDL) < 2·tREF, CASE 2)로, 위상 검출기(200)는 도 8에 도시된 타이밍도와 같이 동작할 수 있다. 이 경우의 총 지연시간 tVCDL은 tREF보가 길게 출력됨을 확인할 수 있다. 이 때 원하는 업(UP) 신호는 MD 폭에서 tREF의 한 주기 만큼을 뺀 나머지의 시간 동안 형성할 수 있다. REF의 첫 번째 상승 에지에서 STATE는 '0'이지만 REF의 두 번째 상승 에지에서는 tVCDL이 tREF보다 길기 때문에 STATE는 '1'을 출력한다. 즉, STATE는 '0'과 '1'을 교대로 출력하고 업(UP) 신호는 REF의 2주기마다 단일 업(UP) 펄스를 출력할 수 있다. 종래 위상 검출기(200)의 경우 업(UP) 신호는 매 주기마다 발생하기 때문에 스위칭 손실이 크고 복잡한 동작이 수행되어야 하는 반면, 본 발명의 위상 검출기(200)를 이용하면 업(UP) 펄스의 수가 절반으로 줄어들기 때문에 전력 소모 특성을 개선할 수 있다.
마지막으로, 총 지연시간이 2배의 기준시간을 초과하는 경우(총 지연시간 (tVCDL) > 2·tREF, CASE 3)로, 위상 검출기(200)는 도 9에 도시된 타이밍도와 같이 동작할 수 있다. 도 9를 도 8과 비교하면 MD의 펄스폭이 1tREF 보다 길게 발생되고 있음을 확인할 수 있다. 같은 방식으로 REF의 첫 번째 상승 에지에서 STATE는 '0'이 되지만, 지연을 측정하는 두 번째 및 세 번째 에지 동안에는 VCDL[8]의 상승 에지가 나타나지 않기 때문에 MD 값은 '1' 상태를 유지하며 이로써 STATE는 '1'을 출력하게 된다. 따라서 이 경우의 STATE 값은 '011'을 반복하여 출력함으로써 UP 신호는 tVCDL에서 tREF의 값을 뺀 만큼의 주기 동안 인가되게 된다.
본 발명에 따른 STATE의 상태에 따른 세 가지 상태에서의 동작은 아래 표 1과 같을 수 있다.
[표 1]
표 1을 참조하면, Case 1에서는 다운(DN) 신호만 필요하고 Case 2와 3에서는 업(UP) 신호만 필요함을 알 수 있다. 업(UP) 신호 및 다운(DN) 신호의 펄스폭은 측정된 지연에 따라 조정되어야 하며 상태 신호(STATE)는 펄스폭을 조정하는 역할을 한다. 표 1은 업(UP)/다운(DN) 신호와 상태 신호(STATE) 사이의 논리적 관계를 요약한 것이며 도 7 내지 도 9의 타이밍도에 설명되어 있다. STATE='0' 조건에서 업(UP) 신호는 '0', 다운(DN) 신호는 MDB를 출력해야 하고, STATE='1' 조건에서는 업(UP) 신호는 MD, 다운(DN) 신호는 '0'을 출력해야 한다. 표 1의 두 번째 행에서 STATE='0'은 첫 번째 tREF 주기가 tVCDL 측정을 시작한다는 것을 의미한다. 지연시간 측정은 REF의 상승 에지에서 시작된다. 그러나 tREF의 다른 모든 기간은 STATE='1'로 정의된다. Case 1의 경우 1차 측정이 2차 상승 에지 전에 완료되었으므로 2차 측정은 2차 상승 에지에서 시작해야 한다. 따라서 STATE는 항상 '0'일 수 있다. Case 2와 Case 3의 STATE 패턴인 '01'과 '011'의 첫 번째 '0'은 첫 번째 tREF 주기가 tVCDL 측정을 시작한다는 의미일 수 있다.
상술한 바와 같이 본 발명의 일 실시예에 따른 위상 검출기는, 총 지연시간을 정확하게 측정하고 이를 기반으로 UP/DN 신호를 생성하기 때문에 기존의 위상 검출기에서 발생하는 harmonic locking과 멈춤 문제를 동시에 해결할 수 있을 뿐 아니라, 빠른 locking time을 확보할 수 있다.
본 발명의 일 실시예에 따른 위상 검출기는, VCDL 셀보다 1개 더 많은 D-FF을 사용한 shift register를 사용하여 총 지연시간을 계산하고, 이 신호를 기준 시간과 비교하여 UP 또는 DN 신호만을 출력하게 함으로써 위상 검출기의 정확한 동작을 수행할 수 있고, UP 또는 DN 신호 한 가지만을 출력함으로써 빠른 locking time 을 얻을 수 있다.
본 발명의 일 실시예에 따른 위상 검출기는 UP 펄스의 수가 절반으로 줄어들기 때문에 전력 소모 특성을 개선할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
따라서 본 발명의 진정한 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.
100 : VCDL
200 : 위상 검출기
210 : 지연시간 감지부
220 : 지연시간 계산부
230 : 비교부
240 : 상태 결정부
250 : 위상차 신호 출력부
300 : 차지 펌프
400 : 루프 필터

Claims (14)

  1. 전압 제어 지연 라인(VCDL)의 총 지연시간을 감지하는 지연시간 감지부;
    상기 감지된 총 지연시간에 기초하여 총 지연시간을 계산하는 지연시간 계산부;
    상기 계산된 총 지연시간과 기준시간에 기초하여 상태 신호를 생성하는 비교부;
    상기 상태 신호와 상기 계산된 총 지연시간에 기초하여 상태 결정 신호를 생성하는 상태 결정부; 및
    상기 상태 결정 신호에 기초하여 위상차 신호를 출력하는 위상차 신호 출력부
    를 포함하는 위상 검출기.
  2. 제1항에 있어서,
    상기 지연시간 감지부는,
    시프트 레지스터(shift register)를 사용하여 상기 전압 제어 지연 라인의 각 셀에서 발생하는 지연시간을 측정하는 것을 특징으로 하는 위상 검출기.
  3. 제2항에 있어서,
    상기 시프트 레지스터는,
    상기 전압 제어 지연 라인의 개수보다 1개 더 많은 개수인 것을 특징으로 하는 위상 검출기.
  4. 제2항에 있어서,
    상기 시프트 레지스터에서,
    첫번째 시프트 레지스터의 출력값은 지연시간 계산부의 시작 시간으로 이용되고, 마지막 시프트 레지스터의 출력값은 상기 지연시간 계산부의 종료 시간으로 사용되는 것을 특징으로 하는 위상 검출기.
  5. 제4항에 있어서,
    상기 마지막 시프트 레지스터의 출력값은, 상기 지연시간 감지부의 시프트 레지스터를 리셋하는 기능을 수행하는 것을 특징으로 하는 위상 검출기.
  6. 제1항에 있어서,
    상기 지연시간 계산부는,
    상기 총 지연시간 감지부의 첫 번째 시프트 레지스터의 출력값과 마지막 시프트 레지스터의 출력값에 기초하여 상기 총 지연시간(tVCDL)을 계산하는 것을 특징으로 하는 위상 검출기.
  7. 제6항에 있어서,
    상기 지연시간 계산부는,
    상기 첫번째 시프트 레지스터의 출력값과 마지막 시프트 레지스터의 출력값 간의 부정 논리곱 연산을 수행하는 제1 낸드 게이트(NAND gate); 및
    상기 제1 낸드 게이트의 출력에 대한 논리 부정 연산을 수행하여 상기 총 지연시간을 출력하는 제1 NOT 게이트를 포함하는 것을 특징으로 하는 위상 검출기.
  8. 제1항에 있어서,
    상기 비교부는,
    시프트 레지스터로 구현되는 것을 특징으로 하는 위상 검출기.
  9. 제8항에 있어서,
    상기 비교부는,
    상기 지연시간 계산부에서 출력되는 총 지연시간을 데이터 입력으로 인가하고, 상기 기준신호를 클록 신호로 인가함으로써, 상기 상태 신호(STATE)를 출력하는 것을 특징으로 하는 위상 검출기.
  10. 제1항에 있어서,
    상기 상태 결정부는,
    상기 상태 신호와 상기 계산된 총 지연시간 간의 부정 논리곱 연산을 수행하는 제2 낸드 게이트(NAND gate);
    상기 상태 신호에 대한 논리 부정 연산을 수행하는 제2 NOT 게이트; 및
    상기 제2 NOT 게이트의 출력과 상기 총 지연시간의 반전신호 간의 부정 논리곱 연산을 수행하는 제3 낸드 게이트를 포함하는 것을 특징으로 하는 위상 검출기.
  11. 제10항에 있어서,
    상기 위상차 신호 출력부는,
    상기 제2 낸드 게이트(NAND gate)에서 출력되는 제1 상태 결정 신호에 대한 논리 부정 연산을 수행함으로써, 업(UP) 신호가 출력되도록 하는 제3 NOT 게이트; 및
    상기 제3 낸드 게이트(NAND gate)에서 출력되는 제2 상태 결정 신호에 대한 논리 부정 연산을 수행함으로써, 다운(DN) 신호가 출력되도록 하는 제4 NOT 게이트를 포함하는 것을 특징으로 하는 위상 검출기.
  12. 제1항에 있어서,
    상기 총 지연시간이 상기 기준시간 미만인 경우,
    상기 비교부는, '0'을 상태 신호로 출력하고,
    상기 위상차 신호 출력부는 다운(DN) 신호만을 출력하는 것을 특징으로 하는 위상 검출기.
  13. 제1항에 있어서,
    상기 총 지연시간이 기준시간을 초과이고 2배의 기준시간 미만인 경우,
    상기 비교부는 '0'과 '1'가 교대로 출력하고,
    상기 위상차 신호 출력부는 상기 기준시간의 2주기마다 단일 업(UP) 신호를 출력하는 것을 특징으로 하는 위상 검출기.
  14. 제1항에 있어서,
    상기 총 지연시간이 2배의 기준시간을 초과하는 경우,
    상기 비교부는 '011'을 반복하여 출력하고,
    상기 위상차 신호 출력부는 상기 총 지연시간에서 상기 기준시간을 뺀 만큼의 주기 동안 업(UP) 신호를 출력하는 것을 특징으로 하는 위상 검출기.
KR1020220102288A 2022-05-03 2022-08-16 위상 검출기 KR20230155333A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220054791 2022-05-03
KR20220054791 2022-05-03

Publications (1)

Publication Number Publication Date
KR20230155333A true KR20230155333A (ko) 2023-11-10

Family

ID=88742411

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220102288A KR20230155333A (ko) 2022-05-03 2022-08-16 위상 검출기

Country Status (1)

Country Link
KR (1) KR20230155333A (ko)

Similar Documents

Publication Publication Date Title
US8076979B2 (en) Lock detection circuit for phase locked loop
US8081013B1 (en) Digital phase and frequency detector
US7940088B1 (en) High speed phase frequency detector
US7372339B2 (en) Phase lock loop indicator
KR101159401B1 (ko) 온­칩 위상 에러를 측정하여 위상 동기 루프의 지터를 판정하는 방법 및 장치
US6661267B2 (en) Coarse calibration circuit using variable step sizes to reduce jitter and a dynamic course calibration (DCC) circuit for a 2 GHz VCO
US6437616B1 (en) Delay lock loop with wide frequency range capability
JP3904453B2 (ja) スペクトル拡散クロック発生器を自動的に補正する方法と装置
US7236028B1 (en) Adaptive frequency variable delay-locked loop
US8169242B2 (en) Programmable fine lock/unlock detection circuit
KR100918355B1 (ko) 지연 고정 루프 또는 위상 고정 루프를 루프 주파수의함수로서 제어하기 위한 장치 및 방법
US10868562B1 (en) Loop gain auto calibration using loop gain detector
JPH0795060A (ja) ジッタが補償される低電力の位相ロック・ループとその方法
TWI390853B (zh) 鎖住偵測器與其方法，與應用其之鎖相迴路
KR100849211B1 (ko) 락 감지부를 구비하는 주파수 조절기 및 주파수 조절 방법
US7042971B1 (en) Delay-locked loop with built-in self-test of phase margin
KR100630342B1 (ko) 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법
KR20230155333A (ko) 위상 검출기
US6756822B1 (en) Phase detector employing asynchronous level-mode sequential circuitry
KR100825718B1 (ko) 위상 고정 검출 장치
KR100902058B1 (ko) 반도체 집적 회로 및 그의 제어 방법
CN113489488A (zh) 锁相检测电路
KR20220096555A (ko) 기준 클록 생성 회로를 포함하는 듀티 사이클 보정 회로
US6803797B2 (en) System and method for extending delay-locked loop frequency application range
JP4894327B2 (ja) ジッタ測定回路