KR20230144149A - 표시 장치 및 그 제조 방법 - Google Patents

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김근탁
박성호
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되며, 발광 영역 및 상기 발광 영역과 이격된 서브 영역을 구분하는 뱅크층, 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자들, 상기 발광 소자의 일 단부에 연결된 제1 연결 전극 및 상기 발광 소자의 타 단부에 연결된 제2 연결 전극, 및 상기 기판과 상기 뱅크층 사이에 배치되며, 상기 발광 영역 및 상기 서브 영역을 사이에 두고 서로 이격된 보조 전극들을 포함한다.

Description

표시 장치 및 그 제조 방법{Display device and method for manufacturing of the same}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 비발광하는 발광 소자들을 발광하도록 이동 및 정렬시켜 서브 화소의 휘도를 향상시킬 수 있는 표시 장치 및 그 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되며, 발광 영역 및 상기 발광 영역과 이격된 서브 영역을 구분하는 뱅크층, 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자들, 상기 발광 소자의 일 단부에 연결된 제1 연결 전극 및 상기 발광 소자의 타 단부에 연결된 제2 연결 전극, 및 상기 기판과 상기 뱅크층 사이에 배치되며, 상기 발광 영역 및 상기 서브 영역을 사이에 두고 서로 이격된 보조 전극들을 포함할 수 있다.
상기 보조 전극들은 상기 뱅크층과 중첩하며, 상기 발광 영역 및 상기 서브 영역과 비중첩할 수 있다.
상기 보조 전극들은 상기 제1 전극 및 상기 제2 전극과 나란하게 연장되며, 상기 제1 전극 및 상기 제2 전극과 이격될 수 있다.
상기 기판과 상기 뱅크층 사이에 배치되는 제1 뱅크 패턴들을 더 포함하며, 상기 보조 전극들은 상기 제1 뱅크 패턴들과 상기 기판 사이에 배치될 수 있다.
상기 보조 전극들은 상기 제1 뱅크 패턴들에 의해 덮혀질 수 있다.
상기 보조 전극들은 서로 이격된 제1 보조 전극 및 제2 보조 전극을 포함하며, 상기 제1 보조 전극은 상기 제2 보조 전극은 상기 발광 영역을 사이에 두고 서로 이격될 수 있다.
상기 제1 보조 전극은 상기 제1 전극과 나란하게 연장된 제1 보조 연장부, 상기 제1 보조 연장부로부터 제1 방향으로 분기된 제1 분기부, 및 상기 제1 보조 연장부로부터 상기 제1 방향의 반대 방향으로 분기되며 서로 이격된 제2 분기부 및 제3 분기부를 포함하고, 상기 제2 보조 전극은 상기 제1 전극과 나란하게 연장된 제2 보조 연장부, 상기 제2 보조 연장부로부터 제1 방향으로 분기된 제4 분기부, 및 상기 제2 보조 연장부로부터 상기 제1 방향의 반대 방향으로 분기되며 서로 이격된 제5 분기부 및 제6 분기부를 포함할 수 있다.
상기 제1 분기부, 상기 제5 분기부 및 상기 제6 분기부는 상기 제1 보조 전극과 상기 제2 보조 전극 사이에 배치된 상기 발광 영역으로 연장되며, 상기 제5 분기부와 상기 제6 분기부는 상기 제1 분기부를 사이에 두고 서로 이격될 수 있다.
상기 제2 분기부 및 상기 제3 분기부는 상기 발광 영역으로부터 상기 제1 방향의 반대 방향으로 인접한 다른 발광 영역으로 연장되고, 상기 제4 분기부는 상기 발광 영역으로부터 상기 제1 방향으로 인접한 다른 발광 영역으로 연장될 수 있다.
상기 제1 분기부는 상기 제1 전극 및 상기 제2 전극과 비중첩하며, 상기 제5 분기부는 상기 제1 전극 및 상기 제2 전극과 중첩할 수 있다.
상기 기판 상에 배치된 제1 비아층, 상기 제1 비아층 상에 배치된 제2 비아층, 및 상기 제2 비아층 상에 배치되며, 서로 이격된 제1 뱅크 패턴들을 더 포함할 수 있다.
상기 제1 보조 전극 및 상기 제2 보조 전극은 상기 제1 비아층과 상기 제2 비아층 사이에 배치되고, 상기 제1 전극 및 상기 제2 전극은 상기 제2 비아층 상에 배치될 수 있다.
상기 제1 분기부는 상기 제1 뱅크 패턴들과 비중첩하며, 상기 제5 분기부와 상기 제6 분기부는 상기 제1 뱅크 패턴들과 중첩할 수 있다.
상기 제1 보조 전극 및 상기 제2 보조 전극은 평면 형상이 동일할 수 있다.
상기 제1 분기부, 상기 제5 분기부 및 상기 제6 분기부는 상기 발광 영역과 중첩하되 상기 발광 소자들과 비중첩할 수 있다.
또한, 일 실시예에 따른 표시 장치의 제조 방법은 서로 이격된 보조 전극들, 서로 이격된 제1 전극 및 제2 전극, 상기 보조 전극들 상에 배치된 뱅크층이 형성된 기판을 준비하는 단계, 상기 기판 상에 발광 소자들을 포함하는 발광 소자 잉크를 분사하는 단계, 상기 보조 전극들에 교류 신호를 인가하는 단계, 및 상기 제1 전극 및 상기 제2 전극에 정렬 신호를 인가하여 상기 발광 소자들을 정렬시키는 단계를 포함할 수 있다.
상기 보조 전극들에 인가되는 교류 신호는 50 Hz 이하의 저주파 신호일 수 있다.
상기 보조 전극들에 인가되는 교류 신호가 인가되면, 상기 발광 소자 잉크는 교류전기삼투 현상에 의해 유동이 발생할 수 있다.
상기 보조 전극들에 교류 신호를 인가하는 단계와 동시에 상기 발광 소자 잉크를 건조하는 제1 건조 공정을 수행하는 단계를 더 포함할 수 있다.
상기 발광 소자들이 정렬된 후, 상기 발광 소자 잉크를 건조하여 제거하는 제2 건조 공정을 수행하는 단계를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 그 제조 방법에 의하면, 발광 소자들을 발광 영역으로 이동시켜 전극들 상에 배치시킴으로써, 발광하는 발광 소자들의 개수를 증가시켜 서브 화소의 휘도를 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 4는 도 3의 제1 서브 화소를 나타내는 평면도이다.
도 5는 도 4의 Q1-Q1'선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 7은 다른 실시예에 따른 표시 장치의 제1 서브 화소를 나타내는 평면도이다.
도 8은 도 7의 Q2-Q2'선을 따라 자른 단면도이다.
도 9는 도 7의 Q3-Q3'선을 따라 자른 단면도이다.
도 10은 도 7의 보조 전극들의 형상을 나타낸 평면도이다.
도 11 내지 도 15는 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)를 설명하는 도면에서는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향을 나타낸다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변을 포함하는 직사각형 형상을 가질 수 있다. 다른 예로, 표시 장치(10)는 평면상 제2 방향(DR2)이 제1 방향(DR1)보다 긴 장변을 포함하는 직사각형 형상을 가질 수도 있다. 그러나, 이에 제한되지 않으며, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제1 방향(DR1)이 제2 방향(DR2)보다 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 서브 화소의 등가 회로도이다.
도 2를 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 소자(ED) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 소자(ED)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(ED)는 양 단에 연결된 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 소자(ED)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 소자(ED)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 소자(ED)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 제1 트랜지스터(T1)의 소스 전극은 발광 소자(ED)의 일 단에 연결될 수 있다. 제1 트랜지스터(T1)의 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 소자(ED)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 소자(ED)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다. 도면에서는 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)이 구별되어 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 하나의 배선으로 이루어질 수 있고, 이 경우 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 동일한 스캔 신호에 의해 동시에 턴-온될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 2에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3을 참조하면, 표시 장치(10)의 복수의 화소(PX)들을 각각은 복수의 서브 화소(SPXn, n은 1 내지 3)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 다른 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 또한, 도 3에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)들이 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)들이 배치되지 않고, 발광 소자(ED)들에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역(EMA)은 발광 소자(ED)들이 배치된 영역을 포함하여, 발광 소자(ED)들과 인접한 영역으로 발광 소자(ED)들에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(ED)들에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 각각 실질적으로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
또한, 각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)은 발광 영역(EMA)의 제2 방향(DR2)에 배치되어 제2 방향(DR2)으로 이웃하는 서브 화소(SPXn)들의 발광 영역(EMA)들 사이에 배치될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(SA)들은 각각 제2 방향(DR2)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(SA)은 교번하여 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 3과 다른 배열을 가질 수도 있다. 도 3에 도시된 하나의 화소(PX)는 발광 영역(EMA) 및 발광 영역(EMA)의 제2 방향(DR2) 상측에 배치된 서브 영역(SA)이 하나의 서브 화소(SPXn)에 포함되고, 발광 영역(EMA)의 제2 방향(DR2)의 반대 방향에 배치된 부분은 다른 서브 화소(SPXn)의 서브 영역(SA)일 수 있다.
서브 영역(SA)들 및 발광 영역(EMA)들 사이에는 뱅크층(BNL)이 배치되고, 이들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME1, RME2, RME3)들의 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들 중 일부는 서브 영역(SA)의 제1 분리부(ROP1)에서 서로 분리되어 배치될 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
표시 장치(10)는 복수의 전극(RME: RME1, RME2, RME3, RME4)들, 뱅크 패턴(BP1, BP2)들, 발광 소자(ED: ED1, ED2, ED3, ED4)들, 및 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)들을 포함할 수 있다. 이들의 구성에 대해서는 후술하기로 한다.
도 4는 도 3의 제1 서브 화소를 나타내는 평면도이다. 도 5는 도 4의 Q1-Q1'선을 따라 자른 단면도이다.
도 4 및 도 5를 참조하면, 표시 장치(10)는 기판(SUB), 및 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 표시 소자층을 구성할 수 있다.
구체적으로, 기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 도전층은 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(CAS)을 포함하고, 하부 금속층(CAS)은 제1 트랜지스터(T1)의 액티브층(ACT)과 중첩하도록 배치될 수 있다. 하부 금속층(CAS)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT)에 광이 입사되는 것을 방지할 수 있다. 다만, 하부 금속층(CAS)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(CAS) 및 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 트랜지스터들을 보호하기 위해 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치될 수 있다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT)을 포함할 수 있다. 액티브층(ACT)은 후술하는 제2 도전층의 게이트 전극(G1)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
게이트 절연층(GI)은 액티브층(ACT) 상에 배치될 수 있다. 게이트 절연층(GI)은 제1 트랜지스터(T1)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 게이트 절연층(GI) 상에 배치될 수 있다. 제2 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
층간 절연층(IL)은 제2 도전층 상에 배치될 수 있다. 층간 절연층(IL)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 층간 절연층(IL) 상에 배치될 수 있다. 제3 도전층은 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 도전 패턴(CDP1)을 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 층간 절연층(IL)과 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 연결될 수 있다. 또한, 제1 전압 배선(VL1)은 후술하는 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있고, 제2 전압 배선(VL2)은 후술하는 제2 연결 전극(CNE2)과 전기적으로 연결될 수 있다.
제1 도전 패턴(CDP1)은 층간 절연층(IL)과 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 액티브층(ACT)과 접촉할 수 있다. 또한, 제1 도전 패턴(CDP1)은 다른 컨택홀을 통해 하부 금속층(CAS)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 소스 전극(S1)의 역할을 할 수 있다.
보호층(PV)은 제3 도전층 및 층간 절연층(IL) 상에 배치될 수 있다. 보호층(PV)은 제3 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 게이트 절연층(GI), 층간 절연층(IL), 및 보호층(PV)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 게이트 절연층(GI), 층간 절연층(IL), 및 보호층(PV)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 게이트 절연층(GI), 층간 절연층(IL), 및 보호층(PV)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 층간 절연층(IL)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 보호층(PV) 상에 배치될 수 있다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
비아층(VIA) 상에는 표시 소자층으로서, 복수의 전극(RME: RME1, RME2, RME3, RME4)들과 복수의 뱅크 패턴(BP1, BP2)들, 복수의 발광 소자(ED: ED1, ED2, ED3, ED4)들과 복수의 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)들이 배치될 수 있다. 또한, 비아층(VIA) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있다. 복수의 뱅크 패턴(BP1, BP2)들은 제1 뱅크 패턴(BP1)들 및 제2 뱅크 패턴(BP2)을 포함할 수 있다. 제1 뱅크 패턴(BP1)들은 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 제1 뱅크 패턴(BP1)들은 제2 방향(DR2)으로 연장된 형상을 갖고 제1 방향(DR1)으로 서로 이격될 수 있다. 제1 뱅크 패턴(BP1)들은 서로 동일한 폭을 가질 수 있으나, 이에 제한되지 않고 서로 다른 폭을 가질 수도 있다. 제1 뱅크 패턴(BP1)들은 제2 방향(DR2)으로 연장된 길이가 뱅크층(BNL)에 의해 둘러싸인 발광 영역(EMA)의 제2 방향(DR2) 길이보다 작을 수 있다.
제2 뱅크 패턴(BP2)은 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치되고, 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 뱅크 패턴(BP2)은 제1 뱅크 패턴(BP1)들 사이에 배치되어 제1 뱅크 패턴(BP1)들과 서로 이격될 수 있다. 제2 뱅크 패턴(BP2)은 표시 영역(DPA) 전면에서 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 좁은 폭을 갖고 제2 방향(DR2)으로 연장된 섬형의 패턴을 형성할 수 있다.
제2 뱅크 패턴(BP2)은 발광 영역(EMA)의 중심부에서 배치되고, 제1 뱅크 패턴(BP1)들은 제2 뱅크 패턴(BP2)을 사이에 두고 이와 이격되어 배치된다. 제1 뱅크 패턴(BP1)들과 제2 뱅크 패턴(BP2)은 제1 방향(DR1)을 따라 서로 교대로 배치될 수 있다. 제1 뱅크 패턴(BP1)들과 제2 뱅크 패턴(BP2)이 이격된 사이에는 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1)들과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)의 길이가 서로 동일하되, 제1 방향(DR1)으로 측정된 폭은 서로 다를 수 있다. 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분은 제1 뱅크 패턴(BP1)들과 두께 방향(예컨데, 제3 방향(DR3))으로 중첩할 수 있다. 뱅크 패턴(BP1, BP2)들은 표시 영역(DPA) 전면에서 섬형의 패턴으로 배치될 수 있다. 서로 이격된 뱅크 패턴(BP1, BP2)들은 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
뱅크 패턴(BP1, BP2)들은 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP1, BP2)들의 돌출된 부분은 경사지거나 곡률진 측면을 가질 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP1, BP2)들의 각 구성들은 단면도 상 외면이 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치될 수 있다. 복수의 전극(RME)들은 제2 방향(DR2)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있으며, 이들은 서로 제1 방향(DR1)으로 이격되어 배치될 수 있다. 표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1), 제2 전극(RME2), 제3 전극(RME3) 및 제4 전극(RME4)을 포함할 수 있다. 예를 들어, 제1 전극(RME1)은 발광 영역(EMA)의 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제1 방향(DR1)으로 이격되어 발광 영역(EMA)의 중심부에 배치되며, 제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME4) 사이에 배치되고, 제4 전극(RME4)은 발광 영역(EMA)의 우측에 배치될 수 있다.
제1 전극(RME1)은 발광 영역(EMA)의 좌측에 배치된 제1 뱅크 패턴(BP1) 상에 배치되고, 제2 전극(RME2)은 발광 영역(EMA)의 중심에 배치된 제2 뱅크 패턴(BP2)의 일측 상에 배치되며, 제3 전극(RME3)은 제2 뱅크 패턴(BP2)의 타측 상에 배치되고, 제4 전극(RME4)은 발광 영역(EMA)의 우측에 배치된 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 복수의 전극(RME)들은 적어도 각 뱅크 패턴(BP1, BP2)들의 경사진 측면 상에 배치될 수 있다. 각 전극(RME)들은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
제1 전극(RME1) 및 제2 전극(RME2)은 각각 뱅크층(BNL)과 중첩하는 부분에 형성된 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)을 통해 제3 도전층과 연결될 수 있다. 제1 전극(RME1)은 그 하부의 비아층(VIA) 및 보호층(PV)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1) 및 제1 전압 배선(VL1)과 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 제1 전극(RME1)을 제1 도전 패턴(CDP1)과 연결시켜, 제1 트랜지스터(T1)의 제1 전원 전압이 제1 도전 패턴(CDP1)을 통해 제1 전극(RME1)에 인가될 수 있다. 제1 전극(RME1)은 후술하는 바와 같이 발광 소자(ED)의 정렬 후 제1 분리부(ROP1)에서 분리되어 제1 전압 배선(VL1)으로부터 신호를 받지 않고, 제1 전극 컨택홀(CTD)을 통해 제1 트랜지스터(T1)로부터 신호가 인가될 수 있다.
제2 전극(RME2)은 그 하부의 비아층(VIA)과 보호층(PV)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다.
제2 방향(DR2) 또는 제2 방향(DR2)의 반대 방향으로 이웃한 서로 다른 서브 화소(SPXn)에 배치된 제1 전극(RME), 제2 전극(RME2), 제3 전극(RME3) 및 제4 전극(RME4)은 서브 영역(SA)의 제1 분리부(ROP1)에서 서로 이격될 수 있다. 이러한 제1 전극(RME), 제2 전극(RME2), 제3 전극(RME3) 및 제4 전극(RME4)의 배치는 제2 방향(DR2)으로 연장된 하나의 전극 라인으로 형성되었다가 발광 소자(ED)들을 배치한 뒤 후속 공정에서 상기 전극 라인을 분리함으로써 형성될 수 있다. 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 서브 화소(SPXn) 내에 전계를 생성하는 데에 활용될 수 있다.
발광 소자(ED)들을 정렬시킨 뒤 전극 라인을 제1 분리부(ROP1)에서 분리하여 서로 제2 방향(DR2)으로 이격된 제1 전극(RME), 제2 전극(RME2), 제3 전극(RME3) 및 제4 전극(RME4)을 형성할 수 있다. 상기 전극 라인을 분리하는 공정은 제2 절연층(PAS2)을 형성하는 공정 이후에 수행될 수 있고, 제1 분리부(ROP1)에서는 제2 절연층(PAS2)이 배치되지 않을 수 있다. 제2 절연층(PAS2)은 전극 라인을 분리하는 공정에서 마스크 패턴으로 활용될 수 있다.
복수의 전극(RME)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(RME)들은 후술하는 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)을 통해 발광 소자(ED)와 연결될 수 있고, 하부의 도전층으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다.
복수의 전극(RME)들 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극(RME)은 발광 소자(ED)에서 방출되어 뱅크 패턴(BP1, BP2)들의 측면으로 진행하는 광을 각 서브 화소(SPXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 비아층(VIA), 뱅크 패턴(BP1, BP2)들 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 비아층(VIA) 상에서 복수의 전극(RME)들과 뱅크 패턴(BP1, BP2)들을 덮도록 배치될 수 있다. 또한, 제1 절연층(PAS1)은 서브 영역(SA)에서 제2 방향(DR2)으로 이웃한 전극(RME)들이 이격된 제1 분리부(ROP1)에는 배치되지 않을 수 있다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1)은 제1 방향(DR1)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)들이 배치되고, 발광 소자(ED)들과 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다. 상기 공간에는 후술하는 제2 절연층(PAS2)이 채워질 수 있다.
제1 절연층(PAS1)은 각 전극(RME)들의 상면 일부를 노출하는 복수의 컨택부(CT1, CT2, CT3, CT4)들을 포함할 수 있다. 복수의 컨택부(CT1, CT2, CT3, CT4)들은 제1 절연층(PAS1)을 관통하며, 후술하는 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 제3 연결 전극(CNE4) 및 제5 연결 전극(CNE5)이 컨택부(CT1, CT2, CT3, CT4)들을 통해 노출된 전극(RME)들과 각각 접촉할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있고, 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸도록 배치되며, 뱅크층(BNL)이 구획하며 개구하는 영역이 각각 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
뱅크층(BNL)은 일정 높이를 가질 수 있고, 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2)과 같거나 더 클 수 있다. 다만 이에 제한되지 않으며, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2)과 같거나 작을 수도 있고, 그 두께는 뱅크 패턴(BP1, BP2)보다 작을 수도 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 다른 서브 화소(SPXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되는 것을 방지할 수 있다. 뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 같이 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 기판(SUB)의 상면에 평행한 방향으로 배치된 복수의 층들을 포함할 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
복수의 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이, 또는 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치되고, 다른 일부는 다른 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 발광 영역(EMA) 내에서 좌상측에 배치된 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 제1 발광 소자(ED1)와, 발광 영역(EMA) 내에서 우상측에 배치된 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 제2 발광 소자(ED2), 발광 영역(EMA) 내에서 좌하측에 배치된 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 제3 발광 소자(ED3), 및 발광 영역(EMA) 내에서 우하측에 배치된 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 제4 발광 소자(ED4)를 포함할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 제2 전극(RME2) 및 제4 전극(RME4) 상에 배치될 수 있다. 다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
발광 소자(ED)들은 연결 전극(CNE1, CNE2, CNE3, CNE4, CNE5)들과 접촉하여 전기적으로 연결될 수 있다. 발광 소자(ED)들은 연장된 일 방향측 단부면에는 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 연결 전극(CNE)들과 접촉할 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들을 통해 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들 및 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2)들 사이에서 제2 방향(DR2)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함할 수 있다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)들을 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다.
또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다. 예를 들어, 제2 절연층(PAS2)은 발광 소자(ED)들을 완전하게 덮도록 형성되었다가, 발광 소자(ED)들의 양 단부를 노출하도록 패터닝될 수 있고, 제2 절연층(PAS2)은 일 부분이 발광 소자(ED)들과 그 하부의 제1 절연층(PAS1) 사이의 공간을 채울 수 있다.
또한, 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다. 제2 절연층(PAS2)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2, CT3, CT4)들을 포함할 수 있다. 제2 절연층(PAS2)은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2), 제3 전극(RME3)과 중첩하도록 배치된 제3 컨택부(CT4) 및 제4 전극(RME4)과 중첩하도록 배치된 제4 컨택부(CT4)를 포함할 수 있다. 컨택부(CT1, CT2, CT3, CT5)들은 제1 절연층(PAS1)에 더하여 제2 절연층(PAS2)도 관통할 수 있다. 제1 컨택부(CT1), 제2 컨택부(CT2), 제3 컨택부(CT3) 및 제4 컨택부(CT4)는 각각 그 하부의 제1 전극(RME1), 제2 전극(RME2), 제3 전극(RME3) 및 제4 전극(RME4)의 상면 일부를 노출할 수 있다.
복수의 연결 전극(CNE1, CNE2, CNE3, CNE4, CNE5)들은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제2 방향(DR2)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1) 중 제1 뱅크 패턴(BP1) 상에 배치된 부분은 제1 전극(RME1)과 중첩하고, 이로부터 제2 방향(DR2)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 서브 영역(SA)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 컨택부(CT1)를 통해 제1 전극(RME1) 및 제1 도전 패턴(CDP1) 중 적어도 어느 하나와 전기적으로 연결될 수 있다.
제2 연결 전극(CNE2)은 제2 방향(DR2)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2) 중 제2 뱅크 패턴(BP2) 상에 배치된 부분은 제2 전극(RME2)과 중첩하고, 이로부터 제2 방향(DR2)으로 연장되어 뱅크층(BNL)을 넘어 발광 영역(EMA)의 상측에 위치한 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제2 컨택부(CT2)를 통해 제2 전압 배선(VL2)과 접촉할 수 있다.
제1 연결 전극(CNE1)은 제3 연결 전극(CNE3)을 사이에 두고 제2 연결 전극(CNE2)과 서로 이웃하여 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 서로 평행하게 배치되며, 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 연장되어 배치될 수 있다.
제3 연결 전극(CNE3)은 제1 전극(RME1) 및 제3 전극(RME3)과 중첩하여 배치될 수 있다. 구체적으로, 제3 연결 전극(CNE3)은 제2 방향(DR2)으로 연장된 제1 연장부(CN_E1)와 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 내에서 제3 전극(RME3) 상에 배치되고, 제2 연장부(CN_E2)는 발광 영역(EMA) 내에서 제1 전극(RME1) 상에 배치된다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격 대향하고, 제2 연장부(CN_E2)는 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격될 수 있다. 제1 연장부(CN_E1)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 상측에 배치되며, 제2 연장부(CN_E2)는 발광 영역(EMA)의 하측에 배치될 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA) 내에서 제1 방향(DR1)으로 연장되어 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)를 연결할 수 있다. 제3 연결 전극(CNE3)은 대체로 제2 방향(DR2)으로 연장된 형상을 갖되, 제1 방향(DR1)으로 절곡되었다가 다시 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제3 연결 전극(CNE3)은 발광 영역(EMA) 및 서브 영역(SA) 상에 배치되며, 제3 전극(RME3)과 연결될 수 있다. 제3 연결 전극(CNE3)은 발광 소자(ED)들을 통해 인가되는 신호를 전달할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 제3 연결 전극(CNE3)을 통해서만 직렬로 연결될 수 있다.
제4 연결 전극(CNE4)은 제3 전극(RME3) 상에 배치된 제3 연장부(CN_E3), 제4 전극(RME4) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제1 방향(DR1)으로 이격 대향하고, 제4 연장부(CN_E4)는 후술하는 제5 연결 전극(CNE5)의 제5 연장부(CN_E5)와 제1 방향(DR1)으로 이격 대향할 수 있다. 제3 연장부(CN_E3) 및 제4 연장부(CN_E4)는 각각 발광 영역(EMA)의 하측에 배치되고, 제2 연결부(CN_B2)는 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제4 연결 전극(CNE4)은 평면도 상 제5 연결 전극(CNE5)의 제5 연장부(CN_E5)를 둘러싸는 형상으로 배치될 수 있다.
제5 연결 전극(CNE5)은 제2 전극(RME2) 상에 배치된 제5 연장부(CN_E5), 제4 전극(RME4) 상에 배치된 제6 연장부(CN_E6), 및 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)와 제1 방향(DR1)으로 이격 대향하며, 제6 연장부(CN_E6)는 제2 연결 전극(CNE2)과 제1 방향(DR1)으로 이격 대향할 수 있다. 제5 연장부(CN_E5)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제6 연장부(CN_E6)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제6 연장부(CN_E6)는 발광 영역(EMA) 및 서브 영역(SA)에 걸쳐 배치되어 서브 영역(SA)에 형성된 제4 컨택부(CT4)를 통해 제4 전극(RME4)과 연결될 수 있다. 제3 연결부(CN_B3)는 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제5 연결 전극(CNE5)은 대체로 제2 방향(DR2)으로 연장된 형상을 갖되, 제1 방향(DR1)으로 절곡되었다가 다시 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결된 제1 전극(RME1) 및 제2 전극(RME2)과 접촉하는 제1 타입 연결 전극이고, 제3 연결 전극(CNE3), 및 제5 연결 전극(CNE5)은 제3 도전층과 직접 연결되지 않는 제3 전극(RME3) 및 제4 전극(RME4)과 접촉하는 제2 타입 연결 전극이며, 제4 연결 전극(CNE4)은 어떠한 전극(RME)들과 접촉하지 않는 제3 타입 연결 전극일 수 있다.
상술한 연결 전극(CNE)들의 구조에 대응하여, 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)들에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다. 제1 발광 소자(ED1)는 일 단부에 제1 연결 전극(CNE1)이 접촉하고 타 단부에 제3 연결 전극(CNE3)의 일부(제1 연장부(CN_E1))가 접촉할 수 있다. 제2 발광 소자(ED2)는 일 단부에 제2 연결 전극(CNE2)이 접촉하고 타 단부에 제5 연결 전극(CNE5)의 다른 일부(제6 연장부(CN_E6))가 접촉할 수 있다. 제3 발광 소자(ED3)는 일 단부에 제3 연결 전극(CNE3)의 일부(제2 연장부(CN_E2))가 접촉하고 타 단부에 제4 연결 전극(CNE4)의 일부(제3 연장부(CN_E3))가 접촉할 수 있다. 제4 발광 소자(ED4)는 일 단부에 제5 연결 전극(CNE5)의 일부(제5 연장부(CN_E5))가 접촉하고 타 단부에 제4 연결 전극(CNE4)의 일부(제4 연장부(CN_E3))가 접촉할 수 있다.
제1 발광 소자(ED1)의 일 단부는 제3 도전층과 직접 연결된 제1 전극(RME1)과 전기적으로 연결되고, 제2 발광 소자(ED2)의 일 단부도 제3 도전층과 직접 연결된 제2 전극(RME2)과 전기적으로 연결될 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 제3 연결 전극(CNE3)을 통해 서로 전기적으로 연결되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 제4 연결 전극(CNE4)을 통해, 제4 발광 소자(ED4)와 제2 발광 소자(ED2)는 제5 연결 전극(CNE5)을 통해 전기적으로 연결될 수 있다. 제1 발광 소자(ED1), 제3 발광 소자(ED3), 제4 발광 소자(ED4) 및 제2 발광 소자(ED2)는 복수의 연결 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다.
제3 절연층(PAS3)은 제3 연결 전극(CNE3), 제5 연결 전극(CNE5), 제1 절연층(PAS1) 및 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)을 덮도록 배치되어 인접한 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)들로부터 절연시킨다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 제3 절연층(PAS3) 상에 배치될 수 있다.
도면으로 도시하지 않았으나, 제3 절연층(PAS3) 상에는 절연층이 더 배치될 수 있다. 상기 절연층은 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다. 상술한 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다.
한편, 일 실시예에 따르면 서브 화소(SPXn)들 사이에 보조 전극(AXE)이 배치될 수 있다. 보조 전극(AXE)은 제2 방향(DR2)으로 연장될 수 있다. 예를 들어, 보조 전극(AXE)은 각 전극(RME1, RME2, RME3, RME4)들과 나란하게 연장되며, 제1 방향(DR1)으로 이격하여 배치될 수 있다. 각 서브 화소(SPXn)의 발광 영역(EMA)과 서브 영역(SA)을 사이에 두고 제1 방향(DR1)으로 이격하여 배치될 수 있다. 예를 들어, 보조 전극(AXE)과 서브 화소(SPXn)가 제1 방향(DR1)으로 교번하여 배치될 수 있다.
보조 전극(AXE)은 비아층(VIA) 상에 배치될 수 있다. 보조 전극(AXE)은 비아층(VIA)과 제1 뱅크 패턴(BP1) 사이에 배치될 수 있으며, 비아층(VIA)의 상면에 직접 배치될 수 있다. 보조 전극(AXE)은 제1 뱅크 패턴(BP1)에 의해 덮혀, 제1 뱅크 패턴(BP1) 상에 배치된 전극(RME)들과 절연될 수 있다. 보조 전극(AXE)은 평면상 전극(RME)들과 나란하게 배치되며, 전극(RME)들과 이격하여 배치될 수 있다. 또한, 보조 전극(AXE)은 뱅크층(BNL)과 중첩하여 배치될 수 있다.
보조 전극(AXE)은 전도성 물질을 포함할 수 있으며, 예를 들어 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금을 포함할 수 있다. 또한, 보조 전극(AXE)은 투명성 전도성 물질을 포함할 수 있으며, 예를 들어, ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 보조 전극(AXE)은 투명성 전도성 물질과 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 보조 전극(AXE)은 Ag/ITO, ITO/Ag/ITO, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
일 실시예에서, 보조 전극(AXE)은 교류(AC) 신호가 인가되는 전극일 수 있다. 후술하는 바와 같이, 기판(SUB) 상에 발광 소자(ED)를 포함하는 잉크가 분사된 후, 보조 전극(AXE)에 교류 신호를 인가하면, 교류전기삼투 현상에 의해 잉크의 유동을 일으켜 뱅크층(BNL) 상부의 발광 소자(ED)를 발광 영역(EMA)으로 이동시킬 수 있다. 여기서, 교류전기삼투(ACEO; AC electroosmosis)는 불균일한 전기장 내에서 유체 내부의 이온들이 전극 표면과 액체 계면에 얇은 전기 이중층을 형성하고, 전압에 의해 형성된 정접 전기장(tangential electric field)의 영향으로 전극 표면을 따라 유체가 이동하는 현상이다. 이러한 전기삼투 현상은 전기장이 센 방향으로 유체의 유동을 일으킬 수 있다. 보조 전극(AXE)은 저주파 신호가 인가될 수 있으며, 예를 들어 50Hz 이하의 사인파가 인가될 수 있다.
일 실시예에서는 발광 영역(EMA) 주변에 뱅크층(BNL)과 중첩하도록 보조 전극(AXE)을 형성하고, 잉크 도포시 잉크에 교류전기삼투 현상에 의한 유동을 일으킬 수 있다. 잉크의 유동은 뱅크층(BNL) 상부에서 주변 방향으로 소용돌이 칠 수 있으며, 이 소용돌이에 의해 뱅크층(BNL) 상부에 존재하던 발광 소자(ED)들을 발광 영역(EMA)으로 이동시킬 수 있다. 이에 따라, 뱅크층(BNL) 상부에 안착하여 비발광하는 발광 소자(ED)들을 발광 영역(EMA)에 배치시킴으로써, 서브 화소(SPXn)의 휘도를 향상시킬 수 있다. 보다 자세한 설명은 후술하는 제조 방법에서 설명하기로 한다.
도 6은 일 실시예에 따른 발광 소자를 나타낸 사시도이다.
도 6을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Se, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이 방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 다른 실시예들에 대하여 설명하기로 한다.
도 7은 다른 실시예에 따른 표시 장치의 제1 서브 화소를 나타내는 평면도이다. 도 8은 도 7의 Q2-Q2'선을 따라 자른 단면도이다. 도 9는 도 7의 Q3-Q3'선을 따라 자른 단면도이다. 도 10은 도 7의 보조 전극들의 형상을 나타낸 평면도이다.
도 7 내지 도 10을 참조하면, 본 실시예에서는 전극(RME)들의 구조가 일부 상이하고, 보조 전극(AXE)이 제1 방향(DR1)으로 분기된 복수의 분기부(AX_C1, AX_C2, AX_C3)들을 더 포함한다는 점에서 상술한 도 3 내지 도 5의 실시예와 차이가 있다. 이하, 상술한 실시예와 중복되는 설명은 생략하고 차이점에 대해 설명하기로 한다.
일 실시예에 따르면, 표시 장치(10)는 각 서브 화소(SPXn)마다 더 많은 수의 전극(RME1, RME2, RME3, RME4, RME5, RME6, RME7, RME8)들을 포함할 수 있다.
제1 뱅크 패턴(BP1)들은 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 서로 이격되어 배치될 수 있고, 제2 뱅크 패턴(BP2)들도 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 서로 이격되어 배치될 수 있다. 본 실시예의 제1 뱅크 패턴(BP1)들과 제2 뱅크 패턴(BP2)들은 각각 발광 영역(EMA)의 중심부에서 제2 방향(DR2)으로 서로 이격된다는 점에서 상술한 도 4의 실시예와 차이가 있다.
제1 전극(RME1), 제4 전극(RME4), 제5 전극(RME5) 및 제8 전극(RME8)은 대체적으로 제2 방향(DR2)으로 연장되다가 일부에서 절곡되었다가 다시 절곡되어 제2 방향(DR2)으로 연장되는 형상을 가질 수 있다. 반면, 제2 전극(RME2), 제3 전극(RME3), 제6 전극(RME6) 및 제7 전극(RME7)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 전극(RME1), 제4 전극(RME4), 제5 전극(RME5) 및 제8 전극(RME8)은 제1 뱅크 패턴(BP1)들 상에 배치되고, 제2 전극(RME2), 제3 전극(RME3), 제6 전극(RME6) 및 제7 전극(RME7)은 제2 뱅크 패턴(BP2)들 상에 배치될 수 있다.
제1 전극(RME1)은 발광 영역(EMA)의 중심을 기준으로 좌상측에 배치될 수 있다. 제1 전극(RME1)은 일부분이 제1 방향(DR1)의 반대 측으로 이웃한 서브 화소(SPXn)에 걸쳐 배치된 제1 뱅크 패턴(BP1) 중 상측에 배치된 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제2 전극(RME2)은 제2 뱅크 패턴(BP2) 중 상측에 배치된 제2 뱅크 패턴(BP2)의 제1 방향(DR1)의 일측에 배치될 수 있다.
제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되며, 제2 전극(RME2)이 배치된 제2 뱅크 패턴(BP1)의 제1 방향(DR1)의 반대측 상에 배치될 수 있다. 제3 전극(RME3)은 제1 전극(RME1) 및 제2 전극(RME2)과 각각 이격되며, 제1 전극(RME1)과 이격된 사이에는 제1 발광 소자(ED1)가 배치될 수 있다. 제4 전극(RME4)은 발광 영역(EMA)의 중심을 기준으로 우상측에 배치될 수 있다. 제4 전극(RME4)은 일부분이 제1 방향(DR1) 일 측으로 이웃한 서브 화소(SPXn)에 걸쳐 배치된 제1 뱅크 패턴(BP1) 중 상측에 배치된 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제4 전극(RME4)은 제2 전극(RME2)과 이격하여 배치되며, 제2 전극(RME2)과 이격된 사이에는 제2 발광 소자(ED2)가 배치될 수 있다.
제5 전극(RME5)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 배치되고, 발광 영역(EMA)의 중심을 기준으로 좌하측에 배치될 수 있다. 제5 전극(RME5)은 일부분이 제1 방향(DR1)의 반대 측으로 이웃한 서브 화소(SPXn)에 걸쳐 배치된 제1 뱅크 패턴(BP1) 중 하측에 배치된 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제6 전극(RME6)은 제2 전극(RME2)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제6 전극(RME6)은 제2 뱅크 패턴(BP2) 중 하측에 배치된 제2 뱅크 패턴(BP2)의 제1 방향(DR1)의 일측에 배치될 수 있다
제7 전극(RME7)은 제5 전극(RME5)과 제6 전극(RME6) 사이에 배치될 수 있다. 제7 전극(RME7)은 제3 전극(RME3)과 제2 방향(DR2)으로 이격하여 배치될 수 있다. 제7 전극(RME7)은 제2 뱅크 패턴(BP2) 중 하측에 배치된 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제7 전극(RME7)은 제5 전극(RME5)과 마주보며 제1 방향(DR1)으로 이격될 수 있고, 제5 전극(RME5)과 이격된 사이에는 제3 발광 소자(ED3)가 배치될 수 있다. 제8 전극(RME8)은 제6 전극(RME6)과 제1 방향(DR1)으로 이격되어 배치되고, 발광 영역(EMA)의 중심을 기준으로 우하측에 배치될 수 있다. 제8 전극(RME8)은 일부분이 제1 방향(DR1) 측으로 이웃한 서브 화소(SPXn)에 걸쳐 배치된 제1 뱅크 패턴(BP1) 중 하측에 배치된 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제8 전극(RME8)과 제6 전극(RME6)이 이격된 사이에 제4 발광 소자(ED4)가 배치될 수 있다.
발광 영역(EMA)의 중심을 기준으로, 상측에 배치된 제1 전극(RME1), 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)은 각각 하측에 배치된 제5 전극(RME5), 제7 전극(RME7), 제6 전극(RME6) 및 제8 전극(RME8)과 제2 방향(DR2)으로 이격될 수 있다. 이들이 제2 방향(DR2)으로 이격된 영역은 표시 장치(10)의 제조 공정 중 전극 라인이 제2 분리부(ROP2)에서 분리되는 영역일 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)과 중첩된 영역에서 전극 컨택부(CTP1, CTP2)가 형성되고, 전극 컨택홀(CTD, CTS)을 통해 제2 도전층과 직접 연결될 수 있다. 반면, 이들을 제외한 제3 전극(RME3), 제4 전극(RME4), 제5 전극(RME5), 제6 전극(RME6), 제7 전극(RME7) 및 제8 전극(RME8)은 제2 도전층과 직접 연결되지 않을 수 있다.
한편, 일 실시예에 따르면, 각 서브 화소(SPXn)는 발광 영역(EMA) 및 서브 영역(SA)을 사이에 두고 서로 이격되어 배치된 제1 보조 전극(AXE1) 및 제2 보조 전극(AXE2)을 포함할 수 있다. 제1 보조 전극(AXE1) 및 제2 보조 전극(AXE2)은 제2 방향(DR2)으로 연장되며, 각 서브 화소(SPXn)의 발광 영역(EMA)들 및 각 서브 화소(SPXn)의 서브 영역(SA)들을 사이에 두고 서로 이격하여 배치될 수 있다. 예를 들어, 제1 보조 전극(AXE1)은 발광 영역(EMA) 및 서브 영역(SA)의 좌측에 배치되고, 제2 보조 전극(AXE2)은 발광 영역(EMA) 및 서브 영역(SA)의 우측에 배치될 수 있다. 또한, 각 보조 전극(AXE1, AXE2)은 인접한 서브 화소(SPXn)에 공유되는 구조일 수 있다. 예를 들어, 제1 서브 화소(SPX1)의 제1 보조 전극(AXE1)은 제1 서브 화소(SPX1)의 좌측에 배치된 서브 화소(SPXn)의 제2 보조 전극(AXE2)에 해당될 수 있다. 제1 서브 화소(SPX1)의 우측에 배치된 제2 보조 전극(AXE2)은 제1 서브 화소(SPX1)의 우측에 배치된 서브 화소(SPXn)의 제1 보조 전극(AXE1)에 해당될 수 있다. 제1 보조 전극(AXE1)과 제2 보조 전극(AXE2)의 평면 형상은 동일할 수 있다.
제1 보조 전극(AXE1)은 제2 방향(DR2)으로 연장된 제1 보조 연장부(AX_E1), 제1 보조 연장부(AX_E1)로부터 제1 방향(DR1)으로 분기된 제1 분기부(AX_C1), 제1 보조 연장부(AX_E1)로부터 제1 방향(DR1)의 반대 방향으로 분기된 제2 분기부(AX_C2) 및 제3 분기부(AX_C3)를 포함할 수 있다.
제1 보조 연장부(AX_E1)는 상술한 도 3 내지 5의 실시예의 보조 전극(AXE)과 동일하게 이루어질 수 있다. 예를 들어, 제1 보조 연장부(AX_E1)는 각 서브 화소(SPXn) 사이에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제1 보조 연장부(AX_E1)는 제3 방향(DR3)으로 제1 뱅크 패턴(BP1) 및 뱅크층(BNL)과 중첩하여 배치되며, 발광 영역(EMA) 및 서브 영역(SA)과 비중첩하여 배치될 수 있다. 제1 분기부(AX_C1)는 제1 보조 연장부(AX_E1)로부터 제1 방향(DR1)으로 분기되어 발광 영역(EMA)으로 연장될 수 있다. 제1 분기부(AX_C1)는 제1 서브 화소(SPX1)의 발광 영역(EMA) 내에 배치된 제2 분리부(ROP2)와 제3 방향(DR3)으로 중첩하여 배치될 수 있다. 제1 분기부(AX_C1)는 제3 방향(DR3)으로 각 전극(RME1~RME8)들과 비중첩하며, 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)과 중첩하여 배치될 수 있다. 또한, 제1 분기부(AX_C1)는 제1 뱅크 패턴(BP1)과 비중첩하고, 뱅크층(BNL)과 일부가 중첩하여 배치될 수 있다.
제2 분기부(AX_C2) 및 제3 분기부(AX_C3)는 제1 보조 연장부(AX_E1)로부터 제1 방향(DR1)의 반대 방향으로 분기되어 인접한 서브 화소(SPXn)의 발광 영역(EMA)으로 연장될 수 있다. 제2 분기부(AX_C2) 및 제3 분기부(AX_C3)는 제2 방향(DR2)으로 서로 이격하여 배치될 수 있다. 제1 보조 전극(AXE1)의 제2 분기부(AX_C2) 및 제3 분기부(AX_C3)는 후술하는 제2 보조 전극(AXE2)의 제5 분기부(AX_C5) 및 제6 분기부(AX_C6)와 동일한 구조로 이루어지므로, 제5 분기부(AX_C5) 및 제6 분기부(AX_C6)의 설명에서 자세히 설명하기로 한다.
제2 보조 전극(AXE2)은 제2 방향(DR2)으로 연장된 제2 보조 연장부(AX_E2), 제2 보조 연장부(AX_E2)로부터 제1 방향(DR1)으로 분기된 제4 분기부(AX_C4), 제2 보조 연장부(AX_E2)로부터 제1 방향(DR1)의 반대 방향으로 분기된 제5 분기부(AX_C5) 및 제6 분기부(AX_C6)를 포함할 수 있다. 제2 보조 연장부(AX_E2)는 위치만 다를 뿐, 상술한 제1 보조 전극(AXE1)의 제1 보조 연장부(AX_E1)와 동일한 구조로 이루어질 수 있다. 예를 들어, 제2 보조 연장부(AX_E2)는 각 서브 화소(SPXn) 사이에서 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제2 보조 연장부(AX_E2)는 제3 방향(DR3)으로 제1 뱅크 패턴(BP1) 및 뱅크층(BNL)과 중첩하여 배치되며, 발광 영역(EMA) 및 서브 영역(SA)과 비중첩하여 배치될 수 있다.
제4 분기부(AX_C4)는 제2 보조 연장부(AX_E2)로부터 제1 방향(DR1)으로 분기되어 인접한 서브 화소(SPXn)의 발광 영역(EMA)으로 연장될 수 있다. 제4 분기부(AX_C4)는 제1 서브 화소(SPX1)로부터 제1 방향(DR1)으로 인접한 제2 서브 화소의 발광 영역(EMA) 내에 배치된 제2 분리부(ROP2)와 제3 방향(DR3)으로 중첩하여 배치될 수 있다. 제4 분기부(AX_C4)는 상술한 제1 보조 전극(AXE1)의 제1 분기부(AX_C1)와 위치만 다를 뿐 동일한 구조로 이루어질 수 있다. 예를 들어, 제4 분기부(AX_C4)는 제3 방향(DR3)으로 인접한 서브 화소(SPXn)의 각 전극(RME1~RME8)들과 비중첩하며, 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)과 중첩하여 배치될 수 있다. 또한, 제4 분기부(AX_C4)는 제1 뱅크 패턴(BP1)과 비중첩하고, 뱅크층(BNL)과 일부가 중첩하여 배치될 수 있다.
제5 분기부(AX_C5) 및 제6 분기부(AX_C6)는 제2 보조 연장부(AX_E2)로부터 제1 방향(DR1)의 반대 방향으로 분기되어 제1 서브 화소(SPX1)의 발광 영역(EMA)으로 연장될 수 있다. 제5 분기부(AX_C5) 및 제6 분기부(AX_C6)는 제2 방향(DR2)으로 서로 이격하여 배치되고, 제1 보조 전극(AXE1)의 제1 분기부(AX_C1)를 사이에 두고 서로 이격하여 배치될 수 있다. 제5 분기부(AX_C5)는 제1 서브 화소(SPX1)의 발광 영역(EMA)의 상측에 배치되고, 제6 분기부(AX_C6)는 발광 영역(EMA)의 하측에 배치될 수 있다. 제5 분기부(AX_C5) 및 제6 분기부(AX_C6)는 각각 제3 방향(DR3)으로 제1 뱅크 패턴(BP1), 제2 뱅크 패턴(BP2) 및 뱅크층(BNL)과 중첩할 수 있다. 또한, 제5 분기부(AX_C5)는 제1 내지 제4 전극(RME1~4)과 중첩하고, 제6 분기부(AX_C6)는 제5 내지 제8 전극(RME5~8)과 중첩하여 배치될 수 있다. 앞에서 설명되지 않은 제1 보조 전극(AXE1)의 제2 분기부(AX_C2) 및 제3 분기부(AX_C3)는 상술한 제5 분기부(AX_C5) 및 제6 분기부(AX_C6)와 동일한 배치로 이루어질 수 있다.
제1 보조 전극(AXE1)의 제1 분기부(AX_C1), 제2 보조 전극(AXE2)의 제5 분기부(AX_C5) 및 제6 분기부(AX_C6)는 제1 보조 전극(AXE1)과 제2 보조 전극(AXE2) 사이에 배치된 발광 영역(EMA)으로 연장될 수 있다. 발광 영역(EMA)에서 제2 보조 전극(AXE2)의 제5 분기부(AX_C5) 및 제6 분기부(AX_C6)는 제1 보조 전극(AXE1)의 제1 분기부(AX_C1)를 사이에 두고 제2 방향(DR2)으로 서로 이격하여 배치될 수 있다.
또한, 제1 보조 전극(AXE1)의 제2 분기부(AX_C2) 및 제3 분기부(AX_C3)는 발광 영역(EMA)으로부터 제1 방향(DR1)의 반대 방향으로 인접한 다른 서브 화소(SPXn)의 발광 영역(EMA)으로 연장될 수 있다. 제2 보조 전극(AXE2)의 제4 분기부(AX_C4)는 발광 영역(EMA)으로부터 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)의 발광 영역(EMA)으로 연장될 수 있다.
일 실시예에 따르면, 제1 보조 전극(AXE1)과 제2 보조 전극(AXE2)은 각 발광 소자(ED)들과 비중첩하여 배치될 수 있다. 즉, 제1 보조 전극(AXE1)의 제1 보조 연장부(AX_E1)와 제2 보조 전극(AXE2)의 제2 보조 연장부(AX_E2)는 발광 소자(ED)들이 배치된 발광 영역(EMA)과 비중첩하여 배치되고, 서브 화소(SPXn)의 발광 영역(EMA)으로 연장된 제1 보조 전극(AXE1)의 제1 분기부(AX_C1), 제2 보조 전극(AXE2)의 제5 분기부(AX_C5) 및 제6 분기부(AX_C6)는 발광 영역(EMA)과 중첩하되 발광 소자(ED)들과 비중첩하여 배치될 수 있다.
상술한 제1 보조 전극(AXE1)과 제2 보조 전극(AXE2)은 제1 비아층(VIA1) 상에 배치될 수 있다. 제1 비아층(VIA1)은 도 5의 실시예에서 비아층(VIA)에 해당될 수 있다. 본 실시예에서 제1 보조 전극(AXE1)과 제2 보조 전극(AXE2) 상에 제2 비아층(VIA2)이 배치될 수 있다. 제2 비아층(VIA2)은 제1 보조 전극(AXE1)과 제2 보조 전극(AXE2)을 다른 전극들 예를 들어, 제2 분리부(ROP2)에서 중첩되는 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)로부터 절연시키는 역할을 할 수 있다. 제2 비아층(VIA2)은 제1 비아층(VIA1)과 동일한 재료로 이루어질 수 있다.
일 실시예에서, 제1 보조 전극(AXE1)과 제2 보조 전극(AXE2)은 교류(AC) 신호가 인가되는 전극일 수 있다. 후술하는 바와 같이, 기판(SUB) 상에 발광 소자(ED)를 포함하는 잉크가 분사된 후, 보조 전극(AXE1, AXE2)들에 교류 신호를 인가하면, 교류전기삼투 현상에 의해 잉크의 유동을 일으켜 뱅크층(BNL) 상부의 발광 소자(ED)를 발광 영역(EMA)으로 이동시킬 수 있다. 특히, 본 실시예에서는 발광 영역(EMA)의 중심에 배치된 제2 분리부(ROP2), 발광 영역(EMA)의 상측 및 하측에 발광 소자(ED)들이 배치되지 않도록 제1 보조 전극(AXE1)과 제2 보조 전극(AXE2)을 형성함으로써, 발광 소자(ED)들을 발광 영역(EMA)으로 이동시킬 수 있다. 이에 따라, 비발광하는 발광 소자(ED)들을 발광 영역(EMA)에 배치시킴으로써, 서브 화소(SPXn)의 휘도를 향상시킬 수 있다.
이하, 상술한 일 실시예에 따른 표시 장치의 제조 방법을 설명하기로 한다.
도 11 내지 도 15는 일 실시예에 따른 표시 장치의 제조 방법을 공정별로 나타낸 도면들이다. 도 11 내지 도 15는 기판 상에 발광 소자들을 정렬시키는 공정을 순차적으로 나타내었다.
도 11을 참조하면, 보조 전극(AXE), 제1 뱅크 패턴(BP1) 및 제2 뱅크 패턴(BP2), 각 전극(RME1, RME2, RME3, RME4)들, 제1 절연층(PAS1) 및 뱅크층(BNL)이 형성된 기판(SUB)을 준비한다. 그리고 발광 소자(ED) 및 발광 소자 용매(220)를 포함하는 발광 소자 잉크(200)를 준비한다. 도면에서는 기판(SUB) 상에 4개의 전극이 배치된 것을 도시하고 있으나, 기판(SUB) 상에는 더 많거나 더 적은 수의 전극들이 배치될 수 있다. 한편, 기판(SUB)은 상술한 표시 장치(10)의 기판(SUB)에 더하여 그 상부에 배치되는 복수의 회로 소자들을 포함할 수 있다. 이하에서는 설명의 편의를 위해 이들은 생략하여 도시하기로 한다.
발광 소자 잉크(200)는 발광 소자 용매(220), 이에 분산된 발광 소자(ED)를 포함할 수 있다. 발광 소자 잉크(200)는 발광 소자(ED)와 발광 소자 용매(220)를 혼합하는 분산 공정을 통해 준비될 수 있다. 분산 공정은 발광 소자 용매(220)에 발광 소자(ED)를 혼합하고, 이를 5분 이상의 혼합 공정을 통해 수행된다. 발광 소자(ED)는 발광 소자 잉크(200) 전체 100 중량부에 대하여 0.01 내지 10 중량부로 포함될 수 있다. 상기 혼합 공정은 소니케이션(Sonication) 공정, 스터어링(Stirring) 공정, 밀링(Milling) 공정 등으로 수행될 수 있다.
이어, 기판(SUB) 상의 전극(RME1, RME2, RME3, RME4)들 상에 발광 소자 잉크(200)를 분사한다. 일 실시예에서, 발광 소자 잉크(200)는 잉크젯 프린팅 장치를 이용한 프린팅 공정을 통해 분사될 수 있다. 발광 소자 잉크(200)는 잉크젯 프린팅 장치에 포함된 잉크젯 헤드의 노즐(nozzle)을 통해 분사될 수 있다. 발광 소자 잉크(200)는 잉크젯 헤드에 구비된 노즐을 통해 기판(SUB) 상에 토출될 수 있다. 노즐에서 토출된 발광 소자 잉크(200)는 기판(SUB) 상에 배치된 전극(RME1, RME2, RME3, RME4)들 상에 안착될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 발광 소자 잉크(200) 내에서 연장된 방향이 무작위의 배향 방향을 가진 상태로 분산될 수 있다.
다음, 도 12 및 도 13을 참조하면, 1차 건조 공정을 수행함과 동시에 보조 전극(AXE)에 교류(AC) 신호를 인가하여 발광 소자 잉크(200) 내에 교류전기삼투(ACEO)를 발생시킨다. 건조 공정은 기판(SUB)에 열을 조사하는 공정으로 내부 압력 조절이 가능한 챔버 내에서 수행될 수 있다. 일 실시예에 따르면, 건조 공정은 10-4Torr 내지 1Torr의 압력에서, 100℃ 내지 400℃의 온도 범위에서 수행될 수 있다. 상기 압력 범위 내에서 열처리 공정을 수행할 경우, 발광 소자 용매(220)의 자체적인 끓는점도 낮아져 더 쉽게 건조될 수 있다. 챔버 내에서 수행되는 열처리 공정은 1분 내지 30분동안 수행될 수 있다. 다만, 이에 제한되지 않는다.
보조 전극(AXE)에 교류(AC) 신호를 인가하고, 보조 전극(AXE)과 인접한 전극들 예를 들어 제1 전극(RME1)과 제4 전극(RME4)은 접지 상태로 유지한다. 보조 전극(AXE)에 교류 신호가 인가되면, 교류전기삼투 현상에 의해 발광 소자 잉크 내에 유동이 발생한다. 교류전기삼투 현상은 전기장이 센 방향으로 유체의 유동을 일으킬 수 있다. 이 경우, 보조 전극(AXE) 상부로부터 주변으로 발광 소자 잉크(200)의 유동이 발생하고 이 유동에 의해 발광 소자(ED)들이 보조 전극(AXE) 상부로부터 주변으로 이동하게 된다. 즉, 발광 소자 잉크(200)의 유동은 보조 전극(AXE)과 중첩하는 뱅크층(BNL) 상부에서 주변 방향으로 소용돌이 칠 수 있으며, 이 소용돌이에 의해 뱅크층(BNL) 상부에 존재하던 발광 소자(ED)들을 발광 영역(EMA)으로 이동시킬 수 있다.
도 13에 도시된 바와 같이, 발광 소자 잉크(200)의 건조 공정에 의해 발광 소자 잉크(200)의 체적이 감소되고, 발광 소자(ED)들은 전극(RME1, RME2, RME3, RME4)들 상부로 모여들게 된다. 이어, 보조 전극(AXE)에 인가되는 교류 신호를 중단한다.
다음, 도 14를 참조하면, 제1 전극(RME1) 및 제2 전극(RME2)에 정렬 신호를 인가하여 발광 소자(ED)를 정렬시킨다. 제1 전극(RME1) 및 제2 전극(RME2)에 교류(AC) 신호를 인가하여, 전극(RME1, RME2, RME3, RME4)들 상에 전계(electric field)를 생성한다. 발광 소자 잉크(200)의 용매(220) 내에 분산된 발광 소자(ED)들은 전계에 의해 유전영동힘을 받을 수 있고, 위치가 변하면서 전극(RME1, RME2, RME3, RME4)들 상에 배치될 수 있다.
구체적으로, 제1 전극(RME1) 및 제2 전극(RME2)에 교류 전기 신호를 인가하여 전계를 생성하면, 발광 소자(ED)들은 유전영동힘을 받을 수 있다. 유전영동은 전하를 띄지 않는 입자의 움직임도 제어가 가능하다. 구체적으로, 유전체에 교류 전계가 가해지면, 유전체에 유도 쌍극자(induced dipole)가 생성되고 전기장의 밀도가 높은 방향으로 알짜힘(Net force)이 유도되어 유전체의 움직임을 제어할 수 있다. 전극(RME1, RME2, RME3, RME4)들 상에 생성되는 전계가 기판(SUB)의 상면에 생성되는 경우, 발광 소자(ED)들은 유전영동힘에 의해 초기 분산된 위치로부터 각각 전극(RME1, RME2, RME3, RME4)들을 향해 이동할 수 있다. 발광 소자(ED)들은 전계에 의해 위치가 변하면서 전극(RME1, RME2, RME3, RME4)들 상에 정렬 및 배치될 수 있다.
다음, 도 15를 참조하면, 발광 소자(ED)들이 정렬된 후, 발광 소자 잉크(200)에 열을 조사하여 용매(220)를 제거하는 2차 건조 공정을 수행한다. 2차 건조 공정은 상술한 1차 건조 공정과 동일한 조건에서 수행될 수 있다. 그러나, 이에 제한되지 않으며, 1차 건조 공정보다 더 높은 온도 및 더 많은 시간 동안 수행될 수 있다.
이어, 상술한 도 5와 같이, 복수의 절연층과 복수의 연결 전극들을 형성하여 표시 장치를 제조할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 SUB: 기판
VIA1, 2: 제1 및 제2 비아층 ED: 발광 소자
AXE1, 2: 제1 및 제2 보조 전극 RME1~8: 제1 내지 제8 전극
CNE1~5: 제1 내지 제5 연결 전극 AX_E1~2: 제1 및 제2 보조 연장부
AX_C1~6: 제1 내지 제6 분기부 BNL: 뱅크층
BP1, 2: 제1 및 제2 뱅크 패턴

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되며, 발광 영역 및 상기 발광 영역과 이격된 서브 영역을 구분하는 뱅크층;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자들;
    상기 발광 소자의 일 단부에 연결된 제1 연결 전극 및 상기 발광 소자의 타 단부에 연결된 제2 연결 전극; 및
    상기 기판과 상기 뱅크층 사이에 배치되며, 상기 발광 영역 및 상기 서브 영역을 사이에 두고 서로 이격된 보조 전극들을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 보조 전극들은 상기 뱅크층과 중첩하며, 상기 발광 영역 및 상기 서브 영역과 비중첩하는 표시 장치.
  3. 제1 항에 있어서,
    상기 보조 전극들은 상기 제1 전극 및 상기 제2 전극과 나란하게 연장되며, 상기 제1 전극 및 상기 제2 전극과 이격된 표시 장치.
  4. 제1 항에 있어서,
    상기 기판과 상기 뱅크층 사이에 배치되는 제1 뱅크 패턴들을 더 포함하며,
    상기 보조 전극들은 상기 제1 뱅크 패턴들과 상기 기판 사이에 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 보조 전극들은 상기 제1 뱅크 패턴들에 의해 덮혀지는 표시 장치.
  6. 제1 항에 있어서,
    상기 보조 전극들은 서로 이격된 제1 보조 전극 및 제2 보조 전극을 포함하며,
    상기 제1 보조 전극은 상기 제2 보조 전극은 상기 발광 영역을 사이에 두고 서로 이격된 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 보조 전극은 상기 제1 전극과 나란하게 연장된 제1 보조 연장부, 상기 제1 보조 연장부로부터 제1 방향으로 분기된 제1 분기부, 및 상기 제1 보조 연장부로부터 상기 제1 방향의 반대 방향으로 분기되며 서로 이격된 제2 분기부 및 제3 분기부를 포함하고,
    상기 제2 보조 전극은 상기 제1 전극과 나란하게 연장된 제2 보조 연장부, 상기 제2 보조 연장부로부터 제1 방향으로 분기된 제4 분기부, 및 상기 제2 보조 연장부로부터 상기 제1 방향의 반대 방향으로 분기되며 서로 이격된 제5 분기부 및 제6 분기부를 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 분기부, 상기 제5 분기부 및 상기 제6 분기부는 상기 제1 보조 전극과 상기 제2 보조 전극 사이에 배치된 상기 발광 영역으로 연장되며,
    상기 제5 분기부와 상기 제6 분기부는 상기 제1 분기부를 사이에 두고 서로 이격된 표시 장치.
  9. 제7 항에 있어서,
    상기 제2 분기부 및 상기 제3 분기부는 상기 발광 영역으로부터 상기 제1 방향의 반대 방향으로 인접한 다른 발광 영역으로 연장되고,
    상기 제4 분기부는 상기 발광 영역으로부터 상기 제1 방향으로 인접한 다른 발광 영역으로 연장되는 표시 장치.
  10. 제7 항에 있어서,
    상기 제1 분기부는 상기 제1 전극 및 상기 제2 전극과 비중첩하며, 상기 제5 분기부는 상기 제1 전극 및 상기 제2 전극과 중첩하는 표시 장치.
  11. 제7 항에 있어서,
    상기 기판 상에 배치된 제1 비아층;
    상기 제1 비아층 상에 배치된 제2 비아층; 및
    상기 제2 비아층 상에 배치되며, 서로 이격된 제1 뱅크 패턴들을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 보조 전극 및 상기 제2 보조 전극은 상기 제1 비아층과 상기 제2 비아층 사이에 배치되고, 상기 제1 전극 및 상기 제2 전극은 상기 제2 비아층 상에 배치되는 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 분기부는 상기 제1 뱅크 패턴들과 비중첩하며, 상기 제5 분기부와 상기 제6 분기부는 상기 제1 뱅크 패턴들과 중첩하는 표시 장치.
  14. 제7 항에 있어서,
    상기 제1 보조 전극 및 상기 제2 보조 전극은 평면 형상이 동일한 표시 장치.
  15. 제7 항에 있어서,
    상기 제1 분기부, 상기 제5 분기부 및 상기 제6 분기부는 상기 발광 영역과 중첩하되 상기 발광 소자들과 비중첩하는 표시 장치.
  16. 서로 이격된 보조 전극들, 서로 이격된 제1 전극 및 제2 전극, 상기 보조 전극들 상에 배치된 뱅크층이 형성된 기판을 준비하는 단계;
    상기 기판 상에 발광 소자들을 포함하는 발광 소자 잉크를 분사하는 단계;
    상기 보조 전극들에 교류 신호를 인가하는 단계; 및
    상기 제1 전극 및 상기 제2 전극에 정렬 신호를 인가하여 상기 발광 소자들을 정렬시키는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 보조 전극들에 인가되는 교류 신호는 50 Hz 이하의 저주파 신호인 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 보조 전극들에 인가되는 교류 신호가 인가되면, 상기 발광 소자 잉크는 교류전기삼투 현상에 의해 유동이 발생하는 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 보조 전극들에 교류 신호를 인가하는 단계와 동시에 상기 발광 소자 잉크를 건조하는 제1 건조 공정을 수행하는 단계를 더 포함하는 표시 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 발광 소자들이 정렬된 후, 상기 발광 소자 잉크를 건조하여 제거하는 제2 건조 공정을 수행하는 단계를 더 포함하는 표시 장치의 제조 방법.
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