KR20230136158A - 서미스터층, 전지용 전극, 전지 및 서미스터 - Google Patents
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Abstract
본 발명의 서미스터층은 전류 패스에 배치되도록 설치된 서미스터층으로서, 상기 서미스터층은 감열입자와, 상기 감열입자의 표면을 덮는 복수의 도전성 입자와, 복수의 도전성 입자를 접착하는 바인더를 포함하고, 복수의 도전성 입자는 도전 네트워크를 형성하고, 상기 감열입자는 적어도 그 표면층이 열가소성 수지인 입자이고, 상기 열가소성 수지는 상기 바인더보다도 낮은 온도에서 연화되는 수지이고, 상기 서미스터층은 상기 열가소성 수지가 연화되어 변형하는 것에 의해 고저항화되도록 설치된 것을 특징으로 한다.
Description
본 발명은 서미스터층, 전지용 전극, 전지 및 서미스터에 관한 것이다.
전기기기나 전지 등에서 어떠한 고장이 발생했을 경우, 전류가 계속해서 흘러서 이상 발열이 발생하는 경우가 있다. 이러한 이상 발열이 발생했을 때에 고저항화되어 흐르는 전류를 작게 하는 PTC 서미스터 등이 알려져 있다(예를 들면, 특허문헌 1 참조). PTC 서미스터 가운데, 수지층에 도전성 필러를 혼합한 도전성 수지층을 사용한 폴리머계 PTC 서미스터 등이 알려져 있다. 서미스터 뿐만 아니라, 전지의 전극이나 면상 발열체나 열 센서 등에 응용되는 예가 있다.
PTC 서미스터의 전기저항이 급격하게 상승하는 온도(스위칭 온도)는 사용하는 결정성 폴리머의 융점에 의해서 거의 결정된다. 그 때문에, 스위칭 온도의 설계 자유도가 작다. 또, 결정성 폴리머의 융점보다도 낮은 온도로 스위칭 온도를 설정할 수 없다.
본 발명은 이러한 사정을 고려하여 이루어진 것으로, 고저항화하는 온도를 높은 자유도로 설계ㆍ변경하는 것이 가능하고, 동시에, 뛰어난 서미스터 특성을 가지는 서미스터층을 제공한다.
본 발명은 전류 패스에 배치되도록 설치된 서미스터층을 제공한다. 상기 서미스터층은 감열입자와, 상기 감열입자의 표면을 덮는 복수의 도전성 입자와, 복수의 도전성 입자를 접착하는 바인더를 포함하고, 복수의 도전성 입자는 도전 네트워크를 형성하고, 상기 감열입자는 적어도 그 표면층이 열가소성 수지인 입자이고, 상기 열가소성 수지는 상기 바인더보다도 낮은 온도에서 연화되는 수지이고, 상기 서미스터층은 상기 열가소성 수지가 연화되어 변형하는 것에 의해 고저항화되도록 설치된다.
본 발명의 서미스터층은 감열입자의 표면을 덮는 복수의 도전성 입자를 포함하고, 복수의 도전성 입자는 도전 네트워크를 형성한다. 이 도전 네트워크에 의해 서미스터층은 뛰어난 도전성을 가질 수 있고, 전류 패스가 될 수 있다.
상기 감열입자의 표면층 또는 전체는 열가소성 수지이다. 이 때문에, 서미스터층의 온도가 열가소성 수지의 연화점보다도 높아지면, 감열입자의 표면층 또는 전체의 열가소성 수지가 연화ㆍ변형하고, 열가소성 수지가 서미스터층의 틈(예를 들면, 인접하는 도전성 입자 사이)에 들어가거나, 감열입자의 일부가 움푹 들어가게 된다. 그 결과, 감열입자의 표면 상의 복수 도전성 입자에 의해 형성된 도전 네트워크가 변화되거나 또는 파손되고, 서미스터층의 고저항화가 발생된다. 또는, 감열입자의 표면층 또는 전체가 연화되어 변형하면, 서미스터층과, 서미스터층에 접속하는 전류 패스 사이의 계면에서의 접촉점이 감소한다(예를 들면, 서미스터층의 도전성 입자와 도전층의 계면에 박리가 발생한다. 또, 예를 들면, 서미스터층의 도전성 입자와 도전층의 계면에 연화된 감열성 수지가 침입한다). 이 때문에, 이 계면에서의 전기저항이 커져 서미스터층은 고저항화된다.
이렇게, 서미스터층이 고저항화하는 것에 의해, 전류 패스를 흐르는 전류를 작게 할 수 있고, 이상발열을 억제할 수 있다. 따라서 본 발명의 서미스터층을 과열 보호 구조로 이용할 수 있다. 또, 서미스터층은 감열입자의 표면층 또는 전체의 열가소성 수지가 연화되어 변형하는 온도에서 고저항화되기 때문에, 본 발명의 서미스터층이 고저항화한 것을 감지하는 것에 의해, 서미스터층이 그 온도에 도달한 것을 검지할 수 있다. 따라서 본 발명의 서미스터층은 열센서로 이용할 수 있다.
또, 서미스터층에 포함되는 열가소성 수지의 종류나 분자량을 변경하는 것에 의해, 열가소성 수지가 연화되는 온도를 변경할 수 있기 때문에, 서미스터층이 고저항화하는 온도를 높은 자유도로 설계ㆍ변경하는 것이 가능하다. 또, 열가소성 수지가 연화되는 온도는 열가소성 수지의 융점에 비해 낮기 때문에, 서미스터층이 고저항화하는 온도를 비교적 낮은 온도로 설정하는 것이 가능하게 된다.
상기 열가소성 수지는 바인더보다도 낮은 온도에서 연화되는 수지이기 때문에, 열가소성 수지가 연화ㆍ변형하는 온도보다도 낮은 온도에서, 바인더가 연화되어 도전성 입자에 의해 형성된 도전 네트워크가 변화되는 것을 억제할 수 있다. 이 때문에, 서미스터층은 열가소성 수지의 연화점보다 낮은 온도에서 뛰어난 도전 특성을 가질 수 있고, 서미스터층에서 전력손실이 발생하는 것을 억제할 수 있다. 또, 서미스터층의 온도가 열가소성 수지의 연화점보다 높아지면, 상술한 바와 같이 서미스터층의 전기 저항값은 급격하게 높아진다. 이렇게, 본 발명의 서미스터층은 뛰어난 서미스터 특성을 가진다.
도 1의 (a)는 본 발명에 1실시형태의 서미스터층을 포함하는 서미스터의 개략적인 단면도이고, (b)는 복수의 도전성 입자로 덮인 감열입자의 개략 평면도이다.
도 2의 (a)는 열가소성 수지가 연화되어 변형한 후의 서미스터의 개략적인 단면도이고, (b)는 복수의 도전성 입자로 덮인 감열입자의 개략 평면도이다.
도 3은 본 발명에 1실시형태의 서미스터층을 포함하는 서미스터의 개략적인 단면도이다.
도 4의 (a)는 본 발명에 1실시형태의 서미스터층을 포함하는 전지용 양극의 개략적인 평면도이고, (b)는 (a)의 파선 A-A에서의 양극의 개략적인 단면도이다.
도 5의 (a)는 본 발명에 1실시형태의 서미스터층을 포함하는 전지용 음극의 개략적인 평면도이고, (b)는 (a)의 파선B-B에서의 음극의 개략적인 단면도이다.
도 6은 본 발명에 1실시형태의 서미스터층을 포함하는 전지의 개략적인 단면도이다.
도 7은 본 발명에 1실시형태의 서미스터층을 포함하는 컨덴서의 개략적인 단면도이다.
도 2의 (a)는 열가소성 수지가 연화되어 변형한 후의 서미스터의 개략적인 단면도이고, (b)는 복수의 도전성 입자로 덮인 감열입자의 개략 평면도이다.
도 3은 본 발명에 1실시형태의 서미스터층을 포함하는 서미스터의 개략적인 단면도이다.
도 4의 (a)는 본 발명에 1실시형태의 서미스터층을 포함하는 전지용 양극의 개략적인 평면도이고, (b)는 (a)의 파선 A-A에서의 양극의 개략적인 단면도이다.
도 5의 (a)는 본 발명에 1실시형태의 서미스터층을 포함하는 전지용 음극의 개략적인 평면도이고, (b)는 (a)의 파선B-B에서의 음극의 개략적인 단면도이다.
도 6은 본 발명에 1실시형태의 서미스터층을 포함하는 전지의 개략적인 단면도이다.
도 7은 본 발명에 1실시형태의 서미스터층을 포함하는 컨덴서의 개략적인 단면도이다.
본 발명의 서미스터층은 전류 패스에 배치되도록 설치된 서미스터층이다. 상기 서미스터층은 감열입자와, 상기 감열입자의 표면을 덮는 복수의 도전성 입자와, 복수의 도전성 입자를 접착하는 바인더를 포함하고, 복수의 도전성 입자는 도전 네트워크를 형성하고, 상기 감열입자는 적어도 그 표면층이 열가소성 수지인 입자이고, 상기 열가소성 수지는 상기 바인더보다도 낮은 온도에서 연화되는 수지이고, 상기 서미스터층은 상기 열가소성 수지가 연화되어 변형하는 것에 의해 고저항화되도록 설치된다.
복수의 도전성 입자는 감열입자의 표면을 덮는 표면 코팅층을 형성하는 것이 바람직하고, 표면 코팅층은 도전 네트워크가 형성된 층이고, 동시에, 감열입자의 평균 입경보다도 얇은 두께를 가지는 것이 바람직하다. 이것에 의해, 열가소성 수지가 연화되는 온도부근에서 서미스터층의 전기저항을 급격하게 크게 할 수 있고, 서미스터층의 서미스터 특성을 향상시킬 수 있다.
상기 감열입자는 팽창제를 상기 열가소성 수지로 코팅한 것, 열팽창성 마이크로 캡슐, 또는 열가소성 수지 입자인 것이 바람직하다. 이것에 의해, 서미스터층의 서미스터 특성을 향상시킬 수 있다.
복수의 도전성 입자의 평균 입경은 20nm 이상 100㎛ 이하인 것이 바람직하고, 상기 감열입자의 평균 입경은 2㎛ 이상 1000㎛ 이하인 것이 바람직하다. 이것에 의해, 서미스터층이 뛰어난 서미스터 특성을 가질 수 있다.
본 발명은 본 발명의 서미스터층과, 집전시트와, 집전시트 상에 설치된 전극 활물질층을 구비하는 전지용 전극도 제공한다. 상기 서미스터층은 집전시트와 전극 활물질층 사이에 배치된다.
본 발명은 본 발명의 전지용 전극과, 전해질과, 전지용 전극 및 전해질을 수용하는 용기를 구비한 전지도 제공한다.
본 발명은 본 발명의 서미스터층과, 제1 도전층과, 제2 도전층을 구비하는 서미스터도 제공한다. 상기 서미스터층은 제1 도전층으로부터 서미스터층을 경유해서 제2 도전층으로 전류가 흐르도록 또는 제2 도전층으로부터 서미스터층을 경유해서 제1 도전층으로 전류가 흐르도록 배치된다.
이하, 복수의 실시형태를 참조해서 본 발명을 더 상세하게 설명한다. 도면이나 이하의 설명으로 나타내는 구성은 예시이며, 본 발명의 범위는 도면이나 이하의 설명으로 나타내는 것에 한정되지 않는다.
제1 실시형태
도 1(a)는 본 발명의 서미스터층을 포함하는 서미스터의 개략적인 단면도이고, 도 1(b)는 복수의 도전성 입자로 덮인 감열입자의 개략 평면도이다.
본 실시형태에서는 본 발명의 서미스터층(4)을 포함하는 서미스터(10)에 대해서 설명한다.
본 실시형태의 서미스터(10)는 제1 도전층(2)과, 서미스터층(4)과, 제2 도전층(3)을 구비하고, 전류가 제1 도전층(2)으로부터 서미스터층(4)을 경유해서 제2 도전층(3)으로 흐르도록, 또는 전류가 제2 도전층(3)으로부터 서미스터층(4)을 경유해서 제1 도전층(2)으로 흐르도록 구성된다. 이렇게 서미스터층(4)은 전류 패스에 배치할 수 있다.
서미스터층(4)은 감열입자(5)와, 감열입자(5)의 표면을 덮는 복수의 도전성 입자(6)와, 복수의 도전성 입자(6)를 접착하는 바인더를 포함하고, 복수의 도전성 입자(6)는 도전 네트워크를 형성하고, 감열입자(5)는 적어도 그 표면층이 열가소성 수지인 입자이고, 상기 열가소성 수지는 상기 바인더보다도 낮은 온도에서 연화되는 수지이고, 서미스터층(4)은 상기 열가소성 수지가 연화되어 변형하는 것에 의해 고저항화되도록 설치된다.
서미스터(10)는 온도가 높아지면 전기저항이 커지는 서미스터다. 서미스터(10)는 서미스터 소자일 수도 있고, 전지용 전극, 컨덴서, 열센서, 화재 경보기, 면상 발열체 등에 내장된 서미스터일 수도 있다.
제1 도전층(2) 또는 제2 도전층(3)은 전류 패스를 구성한다. 제1 도전층(2)과 제2 도전층(3)은 직접 접촉하지 않도록 설치할 수 있다. 제1 도전층(2) 또는 제2 도전층(3)은 금속층일 수도 있고, 반도체층일 수도, 탄소층일 수도 있고, 도전성 산화물층일 수도 있다. 또, 제1 도전층(2) 또는 제2 도전층(3)은 입자의 표면 피복층일 수도 있고, 도전 보조제일 수도 있다. 또, 제1 도전층(2)은 예를 들면 금속박(두께: 5㎛∼5mm) 등이고, 서미스터(10)의 기재가 된다.
제2 도전층(3)은 서미스터층(4) 상에 금속박 등의 도전체층을 겹치는 것에 의해 형성할 수 있다. 이 경우, 서미스터층(4)과 동일한 성분의 페이스트를 서미스터층(4) 상에 도포한 후 서미스터층(4)과 도전체층을 접착할 수도 있다. 또, 제2 도전층(3)은 서미스터층(4) 상에 도포법이나 증착법 등에 의해 도전체를 적층하는 것에 의해 형성할 수 있다.
서미스터층(4)은 온도가 높아지면 전기저항이 커지는 층이다. 서미스터층(4)은 감열입자(5)와, 감열입자(5)의 표면을 덮는 복수의 도전성 입자(6)와, 복수의 도전성 입자(6)를 접착하는 바인더를 포함한다. 또, 서미스터층(4)은 발포제, 가소제 등을 포함할 수 있다.
서미스터층(4)의 두께는 예를 들면, 0.1 ㎛ 이상 300㎛ 이하이다. 서미스터층(4)은 두께가 불균일한 층일 수도 있다. 이 경우, 서미스터층(4)은 감열입자(5)가 존재하는 부분이 볼록부가 되고, 인접하는 2개의 감열입자(5) 사이 부분이 오목부가 되도록 설치할 수 있다. 또, 서미스터층(4)은 감열입자(5)가 실질적으로 겹치지 않도록 설치할 수 있다. 또, 감열입자(5)의 일부가 서미스터층(4)으로부터 돌출해서 있을 수 있다.
예를 들면, 서미스터층(4)이 전지용 전극에 내장되는 경우(후술하는 제2 실시형태를 참조), 서미스터층(4)의 두께는 0.1 ㎛ 이상 10㎛ 이하로 할 수 있다. 또, 서미스터층(4)이 서미스터 소자에 내장되는 경우, 서미스터층(4)의 두께는 50㎛ 이상 300㎛ 이하로 할 수 있다.
수은 압입법에 의해 측정되는 서미스터층(4)의 기공율은 5% 이상 65% 이하인 것이 바람직하다. 기공율이 너무 낮으면, 도전성 입자에 의한 도전 네트워크가 조밀해져서, 저항상승이 늦어지므로 바람직하지 못하다. 또, 기공율이 너무 높으면, 서미스터층의 초기저항이 높아지므로 바람직하지 못하다.
감열입자(5)는 소정의 온도를 넘으면 연화되어 변형하는 입자이고, 적어도 그 표면층이 열가소성 수지인 입자이다. 감열입자(5)는 열가소성 수지로 이루어지는 입자 일 수도 있고, 열가소성 수지에서 코팅된 입자일 수도 있고, 열가소성 수지로 만들어진 캡슐일 수도 있다. 예를 들면, 도 1(a)에 나타내는 서미스터층(4)에 포함되는 감열입자(5)는 열가소성 수지로 이루어지는 입자(단일 소재입자)이고, 도 3(c)에 나타내는 서미스터층(4)에 포함되는 감열입자(5)에서는 팽창제(7)가 열가소성 수지의 외피막(8)으로 코팅되어 있다.
감열입자(5)의 형상은 예를 들면, 입상, 섬유상, 판상, 구상, 다공체, 면상체, 응집체, 괴상체 등이다. 감열입자(5)에 대해서는 1종류일 수도 있고, 2종류 이상의 조합일 수도 있다.
서미스터층(4)에 포함되는 감열입자(5)의 평균 입경은 예를 들면, 2 ㎛ 이상 1000㎛ 미만이다. 감열입자(5)의 평균 입경이 2㎛ 미만의 경우, 서미스터 특성을 향상시키기 위해서 서미스터층(4)에 포함되는 감열입자(5)의 양(첨가 부수)을 늘릴 필요가 있으며, 이 감열입자(5)의 양 증가는 저온 시에서의 서미스터층(4)의 전기 저항값을 증가시킬 경우가 있다. 또, 감열입자(5)의 평균 입경이 1000 ㎛ 이상의 경우, 서미스터층(4)이 뛰어난 서미스터 특성을 나타내지 않을 경우가 있다.
감열입자(5)의 평균 입경은 서미스터층(4)의 평균 두께보다도 크거나 작을 수 있다. 감열입자(5)의 평균 입경이 서미스터층(4)의 평균 두께보다도 큰 경우, 서미스터층(4)의 표면에 요철이 생성되고, 이 요철이 제2 도전층(3)과의 밀착성을 향상시킬 수 있다.
열가소성 수지는 소정의 온도(예를 들면, 연화점)보다도 높은 온도가 되면 반응이 일어나지 않고 연화되어 소성을 나타내고, 냉각하면 고화하는 수지이다. 열가소성 수지는 예를 들면, 폴리올레핀, 폴리에틸렌, 폴리프로필렌, 폴리염화비닐, 폴리스티렌, 폴리염화비닐리덴, 불소수지, 폴리메타크릴산메틸, 폴리아미드, 폴리에스테르, 폴리카보네이트, 폴리페닐렌옥시드, 폴리우레탄, 폴리아세탈, 아크릴계 수지 등이다. 감열입자(5)에 포함되는 열가소성 수지가 연화되는 온도는 열가소성 수지의 종류나 분자량을 변경하는 것에 의해 조정할 수 있다. 이 열가소성 수지가 연화되는 온도는 서미스터층(4)의 고저항화가 개시되는 온도가 되기 때문에, 서미스터층(4)이 소망의 서미스터 특성을 가지도록 적합한 열가소성 수지가 선택된다. 열가소성 수지의 연화점(열가소성 수지가 연화되는 온도)은 JISㆍK2235 또는 JISㆍK0129 또는 ASTMㆍD127 등에 기재된 측정방법에 따라서 측정된다.
또, 감열입자(5)에 포함되는 열가소성 수지는 단일 종의 열가소성 수지일 수도 있고, 복수 종의 열가소성 수지를 혼합한 수지일 수도 있다.
또, 감열입자(5)에 포함되는 열가소성 수지는 바인더로서의 작용을 가질 수 있다.
또, 감열입자(5)에 포함되는 열가소성 수지에는 서미스터층(4)에 포함되는 바인더가 연화되는 온도보다도 낮은 온도에서 연화되는 수지가 선택된다.
감열입자(5)는 그 표면층의 열가소성 수지가 연화되면 팽창하는 입자일 수도 있다.
예를 들면, 감열입자(5)는 열분해형 화학 발포제(팽창제(7))를 열가소성 수지의 외피막(8)으로 코팅한 입자이다. 열분해형 화학 발포제는 열에 의해 화학 분해해서 가스를 발생하는 물질이다. 열분해형 화학 발포제는 예를 들면, 디니트로소펜타메틸렌테트라민(DPT), 아조다이카본아마이드(ADCA), p-p’-옥시비스벤젠설포닐히드라지드(OBSH), 무기계 발포제(탄산수소나트륨을 포함한다), 복합 발포제 등이다.
감열입자(5)에서의 열가소성 수지와 열분해형 화학 발포제는 열가소성 수지가 연화되는 온도보다도 열분해형 화학 발포제로부터 가스가 발생하는 온도가 낮아지도록 조합시킬 수 있다. 이러한 감열입자(5)의 온도가 높아져서 열분해형 화학 발포제에서 가스가 발생하는 온도에 도달하면, 감열입자(5)의 내부에서 가스가 발생한다. 그러나, 발포제는 열가소성 수지에서 코팅되고 있기 때문에, 감열입자(5)의 내압은 커지지만, 감열입자(5)의 형상은 거의 변함없다. 감열입자(5)의 온도가 더욱 높아져서 열가소성 수지가 연화되는 온도에 도달하면, 감열입자(5)는 그 내압에 의해 팽창한다.
감열입자(5)의 열가소성 수지 외피막(8)의 두께는 예를 들면, 0.05 ㎛ 이상 40㎛ 이하로 할 수 있다.
또, 감열입자(5)는 예를 들면, 열팽창성 마이크로 캡슐이다. 열팽창성 마이크로 캡슐은 이소부탄, 펜탄, 석유 에테르, 헥세인, 헵탄, 저비점 할로겐화 탄화수소, 메틸실란 등의 휘발성 유기용제(팽창제(7))를 열가소성 수지의 캡슐(외피막(8))에 봉입한 것이다. 팽창제, 탄화수소계의 것이 바람직하다.
이러한 감열입자(5)의 온도가 높아지고, 휘발성 유기용제가 휘발 또는 기화하면 감열입자(5)의 내압이 높아진다. 감열입자(5)의 온도가 더욱 높아져서 열가소성 수지가 연화되는 온도에 도달하면, 감열입자(5)는 그 내압에 의해 팽창한다. 열가소성 수지로 이루어지는 캡슐 쉘(외피막(8))의 두께는 예를 들면, 0.05 ㎛ 이상 40㎛ 이하로 할 수 있다.
또, 감열입자(5)는 다공체나 면상체의 내부에 구상체나 괴상체 등을 내포하는 것이나 표면에 섬유상의 것이 부착된 것(코어셸 구조)일 수도 있다.
도전성 입자(6)는 도전성을 가지는 입자라면 특별하게 한정되지 않지만, 예를 들면, 탄소 입자(하드 카본, 소프트 카본, 흑연, 카본 블랙), 금속입자, 도전성 유리 입자, 산화물 도전체 입자(예를 들면, ITO 입자) 등이다.
도전성 입자(6)의 평균 입경은 20nm이상 100㎛ 이하로 할 수 있다. 도전성 입자(6)의 평균 입자경이 20nm 미만의 경우, 감열입자(5)가 연화되어 형상이 변화되어도 전기 저항의 상승이 적고, 또, 100㎛ 보다도 큰 경우, 고온도 시 효과(우수한 서미스터 특성)가 나오는 첨가 부수에서는 서미스터층(4)의 저온시의 전기저항이 높아지는 경우가 있다.
또, 도전성 입자(6)는 감열입자(5)의 표면을 덮도록 설치된다. 또, 서미스터층(4)은 도전성 입자(6)가 감열입자(5)의 표면을 덮을 수 있는 양의 도전성 입자(6)를 포함한다. 감열입자(5)의 표면 전체가 도전성 입자(6)로 덮일 수 있고, 감열입자(5)의 표면 일부가 도전성 입자(6)로 덮일 수 있다. 또, 감열입자(5)의 일부가 서미스터층(4)로부터 돌출하고 있는 경우에는, 적어도 서미스터층(4) 내에서 감열입자(5)의 표면은 도전성 입자(6)로 덮여 있다.
또, 감열입자(5)의 평균 입경은 도전성 입자(6)의 평균 입경 0.1배 이상 10000배 이하로 할 수 있다.
서미스터층(4)에 포함되는 감열입자(5)의 양은 100질량부의 도전성 입자(6)에 대하여, 5질량부 이상 1000질량부 이하인 것이 바람직하다(도전성 입자: 감열입자=1:0.05∼10). 이 혼합비율은 서미스터층(4)을 적용하는 디바이스에 따라서 다르다.
서미스터층(4)을 전지용 전극에 적용하는 경우(제2 실시형태 참조), 서미스터층(4)에 포함되는 감열입자(5)의 양은 100질량부의 도전성 입자(6)에 대하여, 5질량부 이상 300질량부 이하인 것이 바람직하다(도전성 입자:감열입자=1:0.05∼3).
서미스터층(4)을 면상 발열체에 적용하는 경우, 서미스터층(4)에 포함되는 감열입자(5)의 양은 100질량부의 도전성 입자(6)에 대하여, 5질량부 이상 1000질량부 이하인 것이 바람직하다(도전성 입자:감열입자=1:0.05∼10).
서미스터층(4)에 포함되는 감열입자(5)의 양이 100질량부의 도전성 입자(6)에 대하여 5질량부 이하인 경우, 열가소성 수지가 연화되어 변형했을 때의 서미스터층(4)의 전기저항 상승이 작고, 서미스터층(4)이 뛰어난 서미스터 특성을 나타내지 않을 경우가 있다. 또, 서미스터층(4)에 포함되는 감열입자(5)의 양이 100질량부의 도전성 입자(6)에 대하여 1000질량부 이상인 경우, 서미스터층(4)의 전기저항이 커지고, 서미스터층(4)에서 전류 패스의 전력손실이 발생하는 경우가 있다.
서미스터층(4)에 포함되는 바인더는 복수의 도전성 입자(6)를 접착하는 바인더이다. 바인더는 예를 들면, 폴리올레핀, PVP(폴리비닐피롤리돈), 아크릴 수지, CMC(카복시메틸셀룰로오스), SBR(스티렌부다티엔 고무) 등이다. 또, 바인더는 도전성 입자(6)와 감열입자(5)를 접착할 수도 있다. 또, 바인더는 서미스터층(4)과 제1 도전층(2)을 접착할 수도 있다.
이러한 바인더에 의해 복수의 도전성 입자(6)를 접착하는 것에 의해, 서미스터층(4) 중에서 도전성 입자(6)의 다공체를 형성할 수 있고, 도전성 입자(6)의 도전 네트워크를 형성할 수 있다. 이것에 의해, 서미스터층(4)이 높은 도전성을 가질 수 있다.
서미스터층(4)에 포함되는 바인더의 양은 감열입자(5)와 도전성 입자(6)의 합계 100질량부에 대하여, 20질량부 이상 1000질량부 이하인 것이 바람직하다. 이것에 의해, 서미스터층(4)에 포함되는 도전성 입자(6)를 접착해서 도전 네트워크를 형성할 수 있다. 이 바인더의 양은 서미스터층(4)이 내장되는 장치에 따라서 적당하게 변경할 수 있다. 또, 바인더가 20질량부 보다 적은 경우, 서미스터층(4)과 기재와의 밀착성이 나빠지고, 바인더가 1000질량부보다 많은 경우, 서미스터층(4)의 초기저항이 너무 높아진다.
서미스터층(4)에 포함되는 바인더에는 감열입자(5)에 포함되는 열가소성 수지가 연화되는 온도보다도 낮은 온도에서는 연화되지 않는 것이 선택된다. 이것에 의해, 열가소성 수지가 연화되는 온도보다도 낮은 온도에서 도전성 입자(6)의 도전 네트워크가 파괴되는 것을 억제할 수 있고, 서미스터층(4)이 높은 도전성을 가질 수 있다. 따라서 제1 도전층(2)과 제2 도전층(3) 사이의 서미스터층(4)을 경유하는 전류 패스에서의 전력손실을 작게 할 수 있다.
또, 열가소성 수지가 연화되는 온도가 바인더가 연화되는 온도보다도 낮아지기 때문에, 바인더보다도 먼저 열가소성 수지(감열입자(5))가 연화되기 시작하고, 서미스터층(4)의 도전성 입자(6)의 접촉에 의해 형성되어 있는 도전 네트워크가 열가소성 수지의 연화에 수반하는 감열입자(5)의 변형에 의해 파괴된다. 이것에 의해, 열가소성 수지가 연화되는 온도부근에서, 서미스터층(4)의 전기저항을 급격하게 높게 할 수 있다.
서미스터층(4)에 포함되는 열가소성 수지(감열입자(5))와 바인더와의 조합은 서미스터층(4)이 소망의 온도에서 작동(고저항화한다)하도록 적당하게 선택할 수 있다.
열가소성 수지가 연화되는 온도는 바인더가 연화되는 온도보다도 50℃ 이상 낮은 온도인 것이 바람직하다.
예를 들면, 서미스터층(4)이 리튬이온 전지의 전지용 전극에 내장되는 경우(제2 실시형태 참조), 세퍼레이터의 셧 다운 기능이 작동하는 온도가 약 180℃ 이기 때문에, 감열입자(5)에 포함되는 열가소성 수지가 연화되는 온도가 130℃∼150℃가 되도록 열가소성 수지를 선택할 수 있다. 또, 서미스터층(4)에 포함되는 바인더에는 200℃∼220℃에서 연화되는 바인더를 선택할 수 있다.
서미스터층(4)이 면상 발열체 또는 화재 경보용 열센서에 내장되는 경우, 서미스터층(4)의 소망 작동 온도가 70℃∼150℃이기 때문에, 감열입자(5)에 포함되는 열가소성 수지가 연화되는 온도가 50℃∼130℃가 되도록 열가소성 수지를 선택할 수 있다. 또, 서미스터층(4)에 포함되는 바인더에는 100℃∼200℃에서 연화되는 바인더를 선택할 수 있다.
서미스터층(4)이 감열입자(5)의 열가소성 수지가 연화되는 온도보다도 낮은 온도인 경우, 예를 들면, 도 1(a)와 같이, 감열입자(5)의 표면은 도전성 입자(6)로 덮여 있고, 복수의 도전성 입자(6)는 도전 네트워크를 형성한다. 또, 감열입자(5)의 표면 상에서도, 도 1(b)와 같이, 복수의 도전성 입자(6)는 도전 네트워크를 형성한다.
서미스터층(4)에 포함되는 도전성 입자(6)는 감열입자(5)의 표면을 덮는 표면 코팅층(11)을 형성할 수 있다. 표면 코팅층(11)은 도전 네트워크를 형성하는 복수의 도전성 입자(6)로 형성된 층이며, 감열입자(5)의 평균 입경보다도 얇은 두께를 가질 수 있다. 표면 코팅층(11)은 감열입자(5)의 표면을 따르는 형상을 가질 수 있고, 표면 코팅층(11)의 외측 표면은 제2 도전층(3)과 접촉하도록 설치할 수 있다. 도전성 입자(6)가 이러한 표면 코팅층(11)을 형성하는 것에 의해, 감열입자(5)가 연화되어 변형되었을 때에 도전성 입자(6)의 도전 네트워크가 용이하게 파괴되고, 서미스터층(4)을 고저항화 할 수 있다.
서미스터층(4)이 감열입자(5)의 열가소성 수지가 연화되는 온도보다도 높은 온도가 되면, 도 2(a)와 같이, 감열입자(5)는 연화되어 변형하고, 열가소성 수지가 입자 사이의 틈이나 공극에 들어가거나, 감열입자(5)가 움푹 패여 공극(9)이 발생하거나 한다. 또, 감열입자(5)가 변형하면, 도 2(b)와 같이, 감열입자(5)의 표면 상에서의 도전성 입자(6)의 도전 네트워크가 파괴된다. 이 결과, 서미스터층(4)이 고저항화하고, 제1 도전층(2)과 제2 도전층(3) 사이의 서미스터층(4)을 경유하는 전류 패스에 흐르는 전류가 적어진다.
도 3에 나타낸 서미스터(10)와 같이, 서미스터층(4)에 포함되는 감열입자(5)가 그 표면층의 열가소성 수지(외피막(8))가 연화되면 팽창하는 입자인 경우, 서미스터층(4)이 감열입자(5)의 열가소성 수지가 연화되는 온도보다도 높은 온도가 되면, 감열입자(5)의 내압에 의해 열가소성 수지의 외피막(8)은 팽창하고, 입자 사이의 틈이나 공극에 들어간다. 인접하는 도전성 입자(6)의 사이에 들어간 열가소성 수지는 도전성 입자(6) 사이의 도전적 접촉을 절단하고, 도전성 입자(6)의 도전 네트워크를 파괴한다. 또, 감열입자(5)의 표면 상에서의 도전성 입자(6)의 도전 네트워크도 파괴된다. 이 결과, 서미스터층(4)이 고저항화되고, 제1 도전층(2)과 제2 도전층(3) 사이의 서미스터층(4)을 경유하는 전류 패스에 흐르는 전류가 적어진다.
서미스터층(4)은 감열입자(5)와는 별도로, 열분해형 화학 발포제를 포함할 수 있다. 이 경우, 서미스터층(4)의 온도가 높아져서 열분해형 화학 발포제에서 가스가 발생하는 온도에 도달하면, 발포제에서 발생한 가스로 서미스터층(4)이 팽창하고, 서미스터층(4)의 내부에 공극이 발생한다. 서미스터층(4)의 온도가 더욱 높아지고 열가소성 수지가 연화되는 온도에 도달하면, 공극에 감열입자(5)가 연화된 열가소성 수지가 흘러 들어가고, 도전 네트워크가 파괴된다. 이것에 의해, 서미스터층(4)을 고저항화 할 수 있다.
서미스터층(4)은 예를 들면, 다음과 같이 형성할 수 있다.
도전성 입자(6), 바인더, 분산제를 용매에 분산시킨 후, 이 슬러리에 감열입자(5)를 첨가한다. 그 후에 슬러리의 점도ㆍ고형분의 양을 조정하고, 코팅용 슬러리를 조제한다. 이 코팅용 슬러리를 제1 도전층(2) 상에 코팅하고, 코팅막을 건조시키는 것에 의해 서미스터층(4)이 형성된다.
제2 실시형태
제2 실시형태는 본 발명의 서미스터층(4)이 내장된 전지용 전극(전지용 양극 또는 전지용 음극) 및 이 전지용 전극이 내장된 전지에 관한 것이다. 도 4(a)는 전지용 양극의 개략적인 평면도이고, 도 4(b)는 도 4(a)의 파선 A-A에서의 전지용 양극의 개략적인 단면도이다. 도 5(a)는 전지용 음극의 개략적인 평면도이고, 도 5(b)는 도 5(a)의 파선B-B에서의 전지용 음극의 개략적인 단면도이다. 도 6은 도 4(a), (b)에 나타내는 전지용 양극과, 도 5(a), (b)에 나타내는 전지용 음극이 내장된 전지의 개략적인 단면도이다. 또, 도 6에서는 서미스터층(4)을 생략하고 있다.
전지(30)는 열폭주할 가능성이 있는 전지라면 특별하게 한정되지 않지만, 예를 들면, 비수전해질 이차전지(예를 들면, 리튬이온 이차전지 등)이다.
서미스터층(4)에 대해서는, 제1 실시형태와 동일하다. 서미스터층(4)에 포함되는 열가소성 수지는 서미스터층(4)이 전지(30)의 정상적인 충방전을 방해하지 않고, 전지(30)의 열폭주를 방지할 수 있도록 선택된다. 예를 들면, 리튬이온 이차전지에서는 130℃∼150℃에서 서미스터층(4)이 고저항화되도록 열가소성 수지를 선택할 수 있다.
전지용 양극(18)에서는 서미스터층(4)은 양극 집전시트(13)와 양극 활물질층(15) 사이에 배치된다. 서미스터층(4)은 양극 집전시트(13)를 코팅하도록 설치할 수 있다. 또, 서미스터층(4)은 양극 집전시트(13)와 양극 활물질층(15)이 접촉하지 않도록 설치할 수 있다. 이것에 의해, 과충전이나 내부 단락 등에 의해 전지(30)가 이상 발열했을 경우, 서미스터층(4)을 고저항화할 수 있고, 이 고저항화된 서미스터층(4)에 의해, 양극 집전시트(13)와 양극 활물질층(15) 사이에 흐르는 전류를 적게 할 수 있다. 이것에 의해, 전지(30)가 열폭주하는 것을 방지할 수 있다.
또, 양극 집전시트(13)가 제1 실시형태의 제1 도전층(2)에 상당하고, 양극 활물질층(15)(또는 양극 활물질층(15)에 포함되는 도전성 피막이나 도전 보조제)이 제1 실시형태의 제2 도전층(3)에 상당한다.
전지용 음극(19)에서는 서미스터층(4)은 음극 집전시트(14)와 음극 활물질층(16) 사이에 배치된다. 서미스터층(4)은 음극 집전시트(14)룰 코팅하도록 설치할 수 있다. 또, 서미스터층(4)은 음극 집전시트(14)와 음극 활물질층(16)이 접촉하지 않도록 설치할 수 있다. 이것에 의해, 과충전이나 내부 단락 등에 의해 전지(30)가 이상 발열했을 경우, 서미스터층(4)을 고저항화할 수 있고, 이 고저항화된 서미스터층(4)에 의해, 음극 집전시트(14)와 음극 활물질층(16) 사이에 흐르는 전류를 적게 할 수 있다. 이것에 의해, 전지(30)가 열폭주하는 것을 방지할 수 있다.
또, 음극 집전시트(14)가 제1 실시형태의 제1 도전층(2)에 상당하고, 음극 활물질층(16)이 제1 실시형태의 제2 도전층(3)에 상당한다.
도 6에 나타낸 전지(30)에서는 전지용 양극(18)과 전지용 음극(19)의 양쪽에 서미스터층(4)을 설치하고 있지만, 전지용 양극(18)과 전지용 음극(19) 가운데 어느 한쪽에만 서미스터층(4)을 형성할 수 있다.
제3 실시형태
제3 실시형태는 본 발명의 서미스터층(4)이 내장된 알루미늄 전기분해 컨덴서에 관한 것이다. 도 7은 본 실시형태의 컨덴서(50)의 개략적인 단면도이다.
알루미늄 전기분해 컨덴서(50)(알루미늄 전기분해 커패시터(50))는 양극 알루미늄 전극(41)의 표면에 형성한 산화 피막(43)을 유전체층으로 사용한다. 이 산화 피막(43)은 매우 얇기 때문에, 알루미늄 전기분해 컨덴서(50)는 큰 용량을 가지고 있다. 그러나, 전기화학반응에 의해 산화 피막(43)이 파괴되었을 경우, 종래의 알루미늄 전기분해 컨덴서는 사용 불능과 함께, 파열ㆍ발연하는 경우가 있다.
본 실시형태의 컨덴서(50)에서는 양극 알루미늄 전극(41)과 양극 리드(48) 사이에 서미스터층(4)을 설치하고 있다. 또, 음극 알루미늄 전극(42)과 음극 리드(49) 사이에도 서미스터층(4)을 설치하고 있다. 서미스터층(4)에 대해서는, 제1 실시형태와 동일하다. 서미스터층(4)에 포함되는 열가소성 수지는 서미스터층(4)이 컨덴서(50)의 정상인 작용을 방해하지 않고, 컨덴서(50)의 파열ㆍ발연을 방지할 수 있도록 선택된다.
컨덴서(50)의 산화 피막(43)이 전기화학반응에 의해 파괴되었을 경우, 컨덴서(50)는 이상 발열하는 경우가 있다. 이 이상 발열에 의해, 서미스터층(4)을 고저항화할 수 있고, 이 고저항화된 서미스터층(4)에 의해, 양극 알루미늄 전극(41)과 양극 리드(48) 사이에 흐르는 전류 및 음극 알루미늄 전극(42)과 음극 리드(49) 사이에 흐르는 전류를 적게 할 수 있다. 이것에 의해, 컨덴서(50)가 파열ㆍ발연되는 것을 방지할 수 있다.
또, 양극 리드(48) 또는 음극 리드(49)가 제1 실시형태의 제1 도전층(2)에 상당하고, 양극 알루미늄 전극(41) 또는 음극 알루미늄 전극(42)이 제1 실시형태의 제2 도전층(3)에 상당한다.
전기 저항율 측정
다음 시료 1∼9를 제작했다.
(시료 1)
10질량부의 고순도 흑연입자(일본흑연공업 주식회사 제품 UP-5α(평균 입경 약 5.5㎛)) (도전성 입자)와, 5질량부의 수용성 아크릴 수지(바인더)를 100질량부의 이온 교환수에 넣고, 혼합하는 것에 의해 균일한 슬러리를 조제했다. 이 슬러리에 5질량부의 구상 폴리올레핀 A(평균 입경: 약 7㎛, 연화점: 약 135℃, 시판품) (감열입자)를 첨가해 균일하게 분산시키는 것에 의해, 도포용 페이스트를 조제했다. 또, 수용성 아크릴 수지의 연화점은 약 205℃이었다.
그라비아 도포기를 사용해서 조제한 도포용 페이스트를 코팅하고 건조시키는 것에 의해, 알루미늄박(두께: 약 15㎛) (제1 도전층) 상에 두께 약 3㎛의 서미스터층을 형성했다.
탄소피막으로 코팅된 인산철 리튬 입자(90질량부)와, 아세틸렌 블랙(도전제) (3질량부)과, PVDF(폴리불화비닐리덴) (7질량부)를 포함하는 양극 활물질층용 페이스트를 조제했다. 이 양극 활물질층용 페이스트를 서미스터층 상에 코팅하고 건조시키는 것에 의해, 양극 활물질층(두께: 약 50㎛) (제2 도전층)을 형성했다.
롤러 프레스기를 사용해서 알루미늄박, 서미스터층, 제2 도전층의 적층체(서미스터(10))를 압축해서 두께를 약 50㎛로 했다. 그 후에 압축한 서미스터(10)를 80℃의 건조기 중에 5분간 방치한 후, 실온의 데시케이터 중에 10분간 방치했다. 그 후에 서미스터(10)로부터 직경 15mm의 시험편을 펀칭하는 것에 의해 시료 1을 제작했다.
(시료 2)
감열입자에, 3질량부의 구상 폴리올레핀 A(평균 입경: 약 7㎛, 연화점: 약 135℃, 시판품)와, 2질량부의 열팽창성 마이크로 캡슐(평균 입경: 20㎛, 발포개시온도: 135℃, 시판품)의 양쪽을 사용한 것 이외는, 시료 1과 동일한 방법으로 시료 2를 제작했다.
(시료 3)
감열입자에, 5질량부의 구상 폴리올레핀B(평균 입경: 4.5㎛, 연화점: 115℃, 시판품)을 사용한 것 이외는, 시료 1과 동일한 방법으로 시료 3을 제작했다.
(시료 4)
바인더로 CMC(카복시메틸셀룰로오스)를 사용한 것 이외는, 시료 2와 동일한 방법으로 시료 4를 제작했다.
(시료 5)
감열입자를 첨가하지 않은 것 이외는, 시료 1과 동일한 방법으로 시료 5를 제작했다.
(시료 6)
감열입자에, 35질량부의 구상 폴리올레핀 A(평균 입경: 7㎛, 연화점:135℃)를 사용한 것 이외는, 시료 1과 동일한 방법으로 시료 6을 제작했다.
(시료 7)
감열입자에 5질량부의 섬유상 폴리올레핀(평균길이 1000㎛, 시판품)을 사용한 것 이외는 시료 1과 동일한 방법으로 시료 7을 제작했다.
(시료 8)
서미스터(10)의 제2 도전층(3)에 두께 10㎛의 스테인리스박을 사용하고, 알루미늄박, 서미스터층, 제2 도전층의 적층체를 롤 프레스기로 두께 30㎛로 한 이외는, 시료 1과 동일한 방법으로 시료 8을 제작했다.
(시료 9)
실리카 입자(85질량부)와, 고순도 흑연입자와 아세틸렌 블랙(도전제)(5질량부)과, SBR(스티렌부다티엔 고무)(10질량부)을 포함하는 페이스트를 조제하고, 이 페이스트를 서미스터층 상에 코팅하고 건조시키는 것에 의해, 제2 도전층을 형성한 것 이외는 시료 1과 동일한 방법으로 시료 9을 제작했다.
(가열처리)
시료 1∼9에 대해서 후술하는 저항율 측정을 종료한 후, 시료 1∼9를 180℃의 건조기 중에 2시간 방치했다.
(저항율 측정)
가열처리 전의 시료 1, 2, 3, 4, 5, 6, 7, 8 또는 9, 또는 가열처리 후의 시료 1, 2, 3, 4, 5, 6, 7, 8 또는 9를, 2개의 금 도금한 동제의 원주(직경: 11.3mm) 사이에 두고, 0.98MPa의 압력을 가한 상태에서 가열처리 전의 시료 1∼9 또는 가열처리 후의 시료 1∼9의 전기 저항율을 측정했다. 측정결과를 표 1에 나타낸다.
감열입자를 첨가한 시료(시료 1∼4, 6∼9)에서는 가열처리 후의 시료의 전기 저항율은 가열처리 전의 시료의 전기 저항율보다도 커졌다. 이 때문에, 감열입자가 연화되어 변형하는 것에 의해 서미스터층이 고저항화되는 것이 확인되었다. 또, 시료 1, 2, 3, 8, 9에서는 가열처리 후의 시료의 전기 저항율은 가열처리 전의 시료에 비해 300Ωㆍcm 이상 크다는 것이 확인되었다.
전지 네일 침투 실험(battery nail penetration test)
(리튬이온 전지의 제작)
10질량부의 고순도 흑연입자(일본흑연공업 주식회사 제품 UP-5α(평균 입경 약 5.5㎛))(도전성 입자)와, 5질량부의 수용성 아크릴 수지(바인더)를 100질량부의 이온 교환수에 넣고, 혼합하는 것에 의해 균일한 슬러리를 조제했다. 이 슬러리에 10질량부의 구상 폴리올레핀 입자(평균 입경: 약 7㎛, 연화점: 약 135℃, 시판품) (감열입자)을 첨가하고 균일하게 분산시키는 것에 의해, 도포용 페이스트를 조제했다. 또, 수용성 아크릴 수지의 연화점은 약 205℃이었다.
그라비아 도포기를 사용해서 조제한 도포용 페이스트를 코팅하고 건조시키는 것에 의해, 알루미늄박(두께: 약 15㎛) 양면 상에 각각 두께 약 3㎛의 서미스터층을 형성했다.
탄소피막으로 코팅된 인산철 리튬 입자(90질량부)와, 아세틸렌 블랙(도전제)(3질량부)과, PVDF(폴리불화 비닐리덴)(7질량부)를 포함하는 양극 활물질층용 페이스트를 조제했다. 이 양극 활물질층용 페이스트를, 알루미늄박의 양면 서미스터층 상에 각각 코팅하고 건조시키는 것에 의해, 양극 활물질층(두께: 약 20㎛)을 형성했다. 이렇게 해서 실시예의 양극을 제작했다.
또, 서미스터층을 설치하고 있지 않은 것 이외는 동일한 방법으로 제작한 비교예의 양극도 제작했다.
음극 활물질인 비정질 탄소와 바인더인 PVDF를 포함하는 음극 활물질층용 페이스트를 조제하고, 이 음극 활물질층용 페이스트를 구리박의 양면 상에 각각 코팅하고 건조시키는 것에 의해 음극 활물질층을 형성했다. 이렇게 해서, 음극을 제작했다.
복수 매의 실시예의 양극과, 복수 매의 음극을 세퍼레이터를 통해서 교대로 적층하고, 테이프로 고정하는 것에 의해 전극 적층체를 제작했다. 이 전극 적층체를 각형의 알루미늄 케이스에 삽입하고, 양극 및 음극에 도전 접속을 실시하고, 전해액을 주입하고, 뚜껑을 하고 실시예의 리튬이온 전지를 제작했다. 전해액에는 70질량부의 에틸렌카보네이트와 30질량부의 디에틸카보네이트를 혼합한 것에, 6불화 인산 리튬을 지지 전해질로서 녹인 것을 사용했다. 또, 뚜껑에는 안전밸브가 설치되어 있다.
또, 비교예의 양극을 사용한 것 이외는 실시예의 리튬이온 전지와 동일한 방법으로 비교예의 리튬이온 전지를 제작했다.
(네일 침투 시험)
실시예의 리튬이온 전지 또는 비교예의 리튬이온 전지를 전류 30A, 전압 3.60V에서 4시간 충전(CCCV충전) 후, 각형 알루미늄 케이스에 열전대를 장착하고, 직경 5mm의 못을 각형 알루미늄 케이스의 측면에 찔러 전지를 관통시키고, 내부 단락을 강제적으로 발생시켰다. 이 내부 단락에 의해 발생하는 발열에 의한 알루미늄 케이스의 온도상승을 열전대를 사용해서 모니터링했다. 또, 뚜껑의 안전밸브 개폐 및 발연의 유무를 관찰했다. 측정결과를 표 2에 나타낸다.
실시예의 리튬이온 전지에서는 최고온도가 94.7℃이고, 안전밸브가 열리지 않고, 발연도 관찰되지 않았다. 이에 대하여 비교예의 리튬이온 전지에서는 최고온도가 147.7℃에 달하고, 안전밸브가 열리고, 발연도 관찰되었다.
이 결과에 의해, 양극의 서미스터층은 내부 단락에 수반하는 발열에 의해 고저항화하고, 단락 전류에 의한 발열을 억제하는 것을 확인할 수 있었다.
2: 제1 도전층
3: 제2 도전층
4: 서미스터층
5: 감열입자
6: 도전성 입자
7: 팽창제
8: 외피막
9: 공극
10: 서미스터
11: 표면 코팅층
13: 양극 집전시트
14: 음극 집전시트
15: 양극 활물질층
16: 음극 활물질층
18: 전지용 양극
19: 전지용 음극
22: 세퍼레이터
23: 전해질
24: 용기
26: 양극단자
27: 음극단자
30: 전지
41: 양극 알루미늄 전극
42: 음극 알루미늄 전극
43: 산화피막
45: 전해액
46: 전해지
48: 양극 리드
49: 음극 리드
50: 알루미늄 전기분해 컨덴서
3: 제2 도전층
4: 서미스터층
5: 감열입자
6: 도전성 입자
7: 팽창제
8: 외피막
9: 공극
10: 서미스터
11: 표면 코팅층
13: 양극 집전시트
14: 음극 집전시트
15: 양극 활물질층
16: 음극 활물질층
18: 전지용 양극
19: 전지용 음극
22: 세퍼레이터
23: 전해질
24: 용기
26: 양극단자
27: 음극단자
30: 전지
41: 양극 알루미늄 전극
42: 음극 알루미늄 전극
43: 산화피막
45: 전해액
46: 전해지
48: 양극 리드
49: 음극 리드
50: 알루미늄 전기분해 컨덴서
Claims (7)
- 전류 패스에 배치되도록 설치된 서미스터층으로서,
상기 서미스터층은 감열입자와, 상기 감열입자의 표면을 덮는 복수의 도전성 입자와, 복수의 도전성 입자를 접착하는 바인더를 포함하고,
복수의 도전성 입자는 도전 네트워크를 형성하고,
상기 감열입자는 적어도 그 표면층이 열가소성 수지인 입자이고,
상기 열가소성 수지는 상기 바인더보다도 낮은 온도에서 연화되는 수지이고,
상기 서미스터층은 상기 열가소성 수지가 연화되어 변형하는 것에 의해 고저항화되도록 설치된 것을 특징으로 하는 서미스터층. - 제1 항에 있어서,
복수의 도전성 입자는 상기 감열입자의 표면을 덮는 표면 코팅층을 형성하고,
상기 표면 코팅층은 상기 도전 네트워크가 형성된 층이고, 동시에 상기 감열입자의 평균 입경보다도 얇은 두께를 가지는 서미스터층. - 제1 항 또는 제2 항에 있어서,
상기 감열입자는 팽창제를 상기 열가소성 수지로 코팅한 것, 열팽창성 마이크로 캡슐, 또는 열가소성 수지 입자인 서미스터층. - 제1 항 내지 제3 항 중 어느 한 항에 있어서,
복수의 도전성 입자의 평균 입경은 20nm 이상 100㎛ 이하이고,
상기 감열입자의 평균 입경은 2㎛ 이상 1000㎛ 이하인 서미스터층. - 제1 항 내지 제4 항 중 어느 한 항에 기재된 서미스터층과, 집전시트와, 상기 집전시트 상에 설치된 전극 활물질층을 구비하고,
상기 서미스터층은 상기 집전시트와 상기 전극 활물질층 사이에 배치된 전지용 전극. - 제5 항에 기재된 전지용 전극과, 전해질과, 상기 전지용 전극 및 상기 전해질을 수용하는 용기를 구비한 전지.
- 제1 항 내지 제4 항 중 어느 한 항에 기재된 서미스터층과, 제1 도전층과, 제2 도전층을 구비하고,
상기 서미스터층은 제1 도전층으로부터 상기 서미스터층을 경유해서 제2 도전층으로 전류가 흐르도록 또는 제2 도전층으로부터 상기 서미스터층을 경유해서 제1 도전층으로 전류가 흐르도록 배치된 서미스터.
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