KR20230132578A - 실리콘 웨이퍼의 제조 방법 및 실리콘 웨이퍼 - Google Patents

실리콘 웨이퍼의 제조 방법 및 실리콘 웨이퍼 Download PDF

Info

Publication number
KR20230132578A
KR20230132578A KR1020237028590A KR20237028590A KR20230132578A KR 20230132578 A KR20230132578 A KR 20230132578A KR 1020237028590 A KR1020237028590 A KR 1020237028590A KR 20237028590 A KR20237028590 A KR 20237028590A KR 20230132578 A KR20230132578 A KR 20230132578A
Authority
KR
South Korea
Prior art keywords
silicon wafer
condition
thermal
thermal budget
heat treatment
Prior art date
Application number
KR1020237028590A
Other languages
English (en)
Inventor
스스무 마에다
하루오 수도
히사시 마츠무라
타츠히코 아오키
토루 야마시타
Original Assignee
글로벌웨어퍼스 재팬 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 글로벌웨어퍼스 재팬 가부시키가이샤 filed Critical 글로벌웨어퍼스 재팬 가부시키가이샤
Publication of KR20230132578A publication Critical patent/KR20230132578A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67109Apparatus for thermal treatment mainly by convection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67115Apparatus for thermal treatment mainly by radiation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Silicon Compounds (AREA)

Abstract

열 처리한 실리콘 웨이퍼의 표면의 디바이스 활성 영역에 미소 결함이 없는 DZ층이 형성되고, 벌크층에 고게터링 능력의 IG층이 형성되며, 또한 웨이퍼 표면에 있어서의 중금속 오염이 적고, 청정한 실리콘 웨이퍼를 제조한다. 실리콘 웨이퍼를 로 내에서 급속 승강 온열 처리하는 실리콘 웨이퍼의 제조 방법으로서, 온도와 시간의 서멀 버짓에 있어서, 최대 온도가 1350℃인 열 처리를 소정의 최대 시간 계속하는 서멀 버짓의 조건을 100%로 했을 때, 53% 이상 65% 이하의 서멀 버짓으로 급속 승강 온열 처리한다.

Description

실리콘 웨이퍼의 제조 방법 및 실리콘 웨이퍼
본 발명은, 실리콘 웨이퍼의 제조 방법 및 실리콘 웨이퍼에 관한 것으로, 급속 승강 온열 처리(RTP 처리)에 의해 표층에 무결함층(DZ층)을 가지고, 벌크층에 산소 석출물에 의한 인트린식 게터링층(IG층)을 갖는 실리콘 웨이퍼의 제조 방법 및 실리콘 웨이퍼에 관한 것이다.
반도체 디바이스의 제조 프로세스에 있어서, 웨이퍼의 디바이스 활성 영역(웨이퍼 표면으로부터 깊이 10㎛ 정도) 내에 존재하는 COP(Crystal Originated Particle: 공동(空洞) 결함)가, 반도체 디바이스의 특성 및 신뢰성 열화의 원인이 되는 경우가 있다.
웨이퍼 표층의 COP를 소거하는 방법으로서, 특허문헌 1에 개시되어 있는 바와 같이 실리콘 웨이퍼에 대하여 급속 승강 온열 처리(RTP)를 행하는 방법이 있다.
RTP란, 실리콘 웨이퍼를 수 초(秒) 또는 그 이하의 시간 스케일로 1000℃ 이상의 고온으로 가열하는 프로세스이다. 이러한 고속의 가열은, 고강도의 램프 등에 의해 행해진다. 냉각 공정에 있어서는, 열 응력에 의한 전위나 웨이퍼 파괴를 방지하기 위해서, 일반적으로는 웨이퍼 온도를 천천히 낮추는 제어가 행해진다.
이 방법에 의하면, 실리콘 웨이퍼를 고온 열 처리하는 것에 의해, 웨이퍼 표면의 산소를 바깥쪽으로 확산시켜 격자간 산소를 감소시키고, COP의 내벽 산화막이나 결정의 산소 석출물 등의 산소가 관련된 결함을 산소의 비포화 상태에 의해 용해하여, 웨이퍼 표면의 디바이스 활성 영역에 미소 결함이 없는 무결함층(DZ층)을 형성시킨다.
또한, DZ층 이하의 깊은 영역(벌크부)에서는, 포함되어 있는 과잉의 격자간 산소가 고온 열 처리에 의해 석출하고, 미소한 SiO2 석출물로 대표되는 BMD(Bulk Micro-Defect)를 생성한다. 이들 BMD가 벌크부의 실리콘 매트릭스에 변형을 일으켜 이차적인 전위나 적층 결함을 야기하여, 금속 불순물을 게터링한다(인트린식 게터링층(IG층)이 형성된다).
특허문헌 1: 일본 공개특허공보 2003-273049호
그러나, 실리콘 웨이퍼에 대한 급속 승강 온열 처리(RTP)에 있어서의 서멀 버짓(thermal budget: 열 처리 공정의 총합)이 커지면, 웨이퍼 표면에 있어서 고온에서의 열 처리 중에 로(爐)체로부터 발생하는 Fe 등의 중금속 오염이 현저해져, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서(CIS) 등의 고성능 센서를 이용하는 경우에 백색 흠집 등의 품질 열화의 원인이 된다고 하는 과제가 있었다.
또한, 서멀 버짓이 크면, RTP의 가열원인 램프의 열 부하가 커져, 램프가 파손될 위험이 있었다.
상기한 과제를 감안하면, RTP에 있어서의 서멀 버짓은, 가능한 한 작게 하고 싶지만, 그 경우에는 웨이퍼 표면에 COP가 잔류하거나, 또는 벌크층의 BMD의 형성이 부족하여, RTP의 이점을 향수할 수 없다는 과제가 있었다.
본 발명의 목적은, 실리콘 웨이퍼를 급속 승강 온열 처리(RTP)할 때에, RTP 장치를 파손시키지 않고 열 처리를 완료함과 함께, 열 처리한 실리콘 웨이퍼의 표면의 디바이스 활성 영역에 미소 결함이 없는 DZ층이 형성되고, 벌크층에 높은 게터링 능력의 IG층이 형성되며, 또한 웨이퍼 표면에 있어서의 중금속 오염이 적어, 청정한 실리콘 웨이퍼를 제조할 수 있는 실리콘 웨이퍼의 제조 방법 및 실리콘 웨이퍼를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해 이루어진, 본 발명에 따른 실리콘 웨이퍼의 제조 방법은,
실리콘 웨이퍼를 로 내에 있어서 급속 승강 온열 처리하는 실리콘 웨이퍼의 제조 방법으로서,
온도와 시간의 서멀 버짓(thermal budget)에 있어서,
최대 온도가 1350℃의 열 처리를 소정의 최대 시간 계속하는 서멀 버짓의 조건을 100%로 하였을 때,
53% 이상 65% 이하의 서멀 버짓으로 급속 승강 온열 처리하는 것에 특징을 갖는다.
또한, 상기 급속 승강 온열 처리에 사용하는 실리콘 웨이퍼는, 기판의 산소 농도를 0.6×1018atoms/cm3 이상 1.0×1018atoms/cm3 이하(ASTM'79)가 되도록 제어하는 것이 바람직하다.
또한, 최대 온도가 1350℃의 열 처리를 소정의 최대 시간 계속하는 공정에 있어서, 상기 소정의 최대 시간은, 20sec인 것이 바람직하다.
이와 같이, 본 발명에 따른 실리콘 웨이퍼의 제조 방법에서는, 급속 승강 온열 처리에 있어서, 최대 가열 온도인 1350℃에서의 가열 시간이 예를 들어, 20sec인 경우를 100%의 서멀 버짓(열 처리 공정의 총합)으로 하면, 53% 이상 65% 이하의 서멀 버짓으로 실리콘 웨이퍼를 열 처리한다.
이에 의해, RTP 장치(램프 등)를 파손시키지 않고 열 처리를 완료함과 함께, 열 처리한 실리콘 웨이퍼의 표면의 디바이스 활성 영역에 미소 결함이 없는 DZ층이 형성되고, 벌크층에 높은 게터링 능력의 IG층이 형성되며, 또한 웨이퍼 표면에 있어서의 중금속 오염이 적고, 청정한 실리콘 웨이퍼를 제조할 수 있다.
또한, 상기 과제를 해결하기 위해 이루어진, 본 발명에 따른 실리콘 웨이퍼는, 표층에 있어서의 LSTD의 수(number)가 0.3numbers/cm2 이하이고, 또한 벌크층의 BMD 밀도가 5×1010cm-3 이상인 것에 특징을 갖는다.
또한, 기판의 산소 농도가 0.6×1018atoms/cm3 이상 1.0×1018atoms/cm3 이하(ASTM'79)인 것이 바람직하다.
본 발명에 따르면, 실리콘 웨이퍼를 급속 승강 온열 처리(RTP)할 때에, RTP 장치를 파손시키지 않고 열 처리를 완료함과 함께, 열 처리한 실리콘 웨이퍼의 표면의 디바이스 활성 영역에 미소 결함이 없는 DZ층이 형성되고, 벌크층에 높은 게터링 능력의 IG층이 형성되며, 또한 웨이퍼 표면에 있어서의 중금속 오염이 적고, 청정한 실리콘 웨이퍼를 제조할 수 있는 실리콘 웨이퍼의 제조 방법을 제공할 수 있다.
도 1은, 본 발명의 실리콘 웨이퍼의 제조 방법이 적용되는 급속 승강 온열 처리 장치(RTP 장치)의 일 형태를 나타내는 단면도이다.
도 2는, 도 1의 급속 승강 온열 처리 장치(RTP 장치)에 있어서 적용되는 실리콘 웨이퍼의 열 이력의 예를 나타내는 그래프이다.
도 3은, 실시예의 조건 No.1의 열 이력을 나타내는 그래프이다.
도 4는, 실시예의 조건 No.2의 열 이력을 나타내는 그래프이다.
도 5는, 실시예의 조건 No.3의 열 이력을 나타내는 그래프이다.
도 6은, 실시예의 조건 No.4의 열 이력을 나타내는 그래프이다.
도 7은, 실시예의 조건 No.5의 열 이력을 나타내는 그래프이다.
도 8은, 실시예의 조건 No.6의 열 이력을 나타내는 그래프이다.
도 9는, 실시예의 조건 No.7의 열 이력을 나타내는 그래프이다.
도 10은, 실시예의 조건 No.8의 열 이력을 나타내는 그래프이다.
도 11은, 실시예의 조건 No.9의 열 이력을 나타내는 그래프이다.
도 12는, 실시예의 조건 No.10의 열 이력을 나타내는 그래프이다.
도 13은, 실시예의 조건 No.11의 열 이력을 나타내는 그래프이다.
도 14는, 실시예의 조건 No.12의 열 이력을 나타내는 그래프이다.
도 15는, 실시예의 실험 1, 실험 2의 결과를 나타내는 그래프이다.
도 16은, 실시예의 실험 3의 결과를 나타내는 그래프이다.
도 17은, 실시예의 실험 4, 실험 5의 결과를 나타내는 그래프이다.
이하, 본 발명의 바람직한 실시 형태에 대하여 도면을 참조하여 설명한다. 도 1은, 본 발명의 실리콘 웨이퍼의 제조 방법이 적용되는 급속 승강 온열 처리 장치(RTP 장치)의 일 형태를 나타낸 단면도이다.
도 1에 나타내는 바와 같이, RTP 장치(1)는, 분위기 가스 도입구(20a) 및 분위기 가스 배출구(20b)를 구비한 챔버(반응관)(20)와, 챔버(20)의 상부에 이격하여 배치된 복수의 램프(30)와, 챔버(20) 내의 반응 공간(25)에 실리콘 웨이퍼(W)를 지지하는 기판 지지부(40)를 구비한다. 또한, 도시하지 않으나, 실리콘 웨이퍼(W)를 그 중심축 둘레로 소정 속도로 회전시키는 회전 수단을 구비하고 있다.
기판 지지부(40)는, 실리콘 웨이퍼(W)의 외주부를 지지하는 링(10)과, 링(10)을 지지하는 스테이지(40a)를 구비한다. 챔버(20)는, 예를 들어, 석영으로 구성되어 있다. 램프(30)는, 예를 들면, 할로겐 램프로 구성되어 있다. 스테이지(40a)는, 예를 들어, 석영으로 구성되어 있다. 이 RTP 장치(1)는 10~300℃/초의 승온·강온(降溫)의 온도 구배로 실리콘 웨이퍼(W)의 전체를 균일하게 가열하여 처리할 수 있으나, 상세한 서멀 버짓은 후술한다.
또한, 본 실시 형태의 RTP 장치(1)에 있어서는, 기판 지지부(40)의 스테이지(40a)에 매립된 복수의 방사 온도계에 의해 실리콘 웨이퍼(W)의 하부의 기판 직경 방향에 있어서의 기판면 내 다점(예를 들어, 9점)의 평균 온도를 측정하고, 그 측정된 온도에 기초하여 복수의 할로겐 램프(30)의 제어(각 램프의 개별적인 ON-OFF 제어나, 발광하는 광의 발광 강도의 제어 등)를 행하는 것에 의해, 반응 공간(25) 내의 온도 제어가 행해진다.
계속해서, 이 실시 형태에 따른 실리콘 웨이퍼의 제조 방법에 대해서, 도 1의 RTP 장치(1)를 이용하여 설명한다.
우선, 링(10)에 실리콘 웨이퍼(W)를 재치하고 고정한다. 이 링(10)을, 산화 분위기 하의 반응 공간(25) 내에 설치된 스테이지(40a)의 상부에 실리콘 웨이퍼(W)의 상면이 대략 평행해지도록, 고정한다.
또한, 분위기 가스 도입구(20a)로부터 프로세스 가스를 도입함과 함께 분위기 가스 배출구(20b)로부터 반응 공간(25) 내의 가스를 배기하여, 실리콘 웨이퍼(W) 상에 소정의 기류를 형성한다.
계속해서, 등간격으로 배치된 할로겐 램프(30)를, 스테이지(40a)에 매립한 복수의 방사 온도계로부터의 피드백에 의해, 즉, 실리콘 웨이퍼(W)의 하부의 온도에 기초하여, 개개로 제어한다. 그리고, 실리콘 웨이퍼(W)의 온도를 제어하면서 반응 공간(25) 내를 급속히 가열하여 실리콘 웨이퍼(W)의 가열 처리를 행한다.
여기서, 본 실시 형태의 RTP 장치(1)에 있어서는, 최대 가열 온도인 1350℃에서의 가열 처리를 예를 들어, 20sec(최대 시간) 계속하는 경우를 100%의 서멀 버짓(열 처리 공정의 총합)으로 하면, 예를 들어, 53% 이상 65% 이하의 서멀 버짓으로 급속 승강 온열 처리가 행해진다.
예를 들면, 도 2의 그래프에 나타내는 바와 같이, 가열 개시 후 10sec까지 웨이퍼 표면 온도를 1300℃까지 가열한다.
계속해서, 가열 개시 후 27~32sec까지 웨이퍼 표면 온도를 1350℃까지 가열하고, 그 상태를 0~6sec 계속한다.
그 후, 로 내를 급랭하여, 급속 승강 온열 처리를 완료한다.
또한, 이 급속 승강 온열 처리 공정에 사용하는 실리콘 웨이퍼는, 기판의 산소 농도를 0.6×1018atoms/cm3 이상 1.0×1018atoms/cm3 이하(ASTM'79)가 되도록 제어한다.
이러한 급속 승강 온열 처리에 있어서는, 가열 온도를 1350℃까지 승온시키는 것에 의해, 웨이퍼 표면의 COP를 소거하여, DZ층을 형성할 수 있다. 또한, 도입되는 공공(空孔) 농도가 높아져, 벌크층의 게터링 능력을 충분하게 할 만큼의 높은 BMD 밀도를 얻을 수 있다. 가열 온도가 1350℃까지 도달하지 않으면(서멀 버짓이 불충분), 웨이퍼 표층에 보이드 결함이 잔류하고, 또한, 벌크층의 BMD 밀도가 감소하여, 게터링 능력이 저하되게 된다.
또한, 최고 가열 온도인 1350℃에서의 가열 시간을 길게 유지하지 않음으로써, SPV(Surface Photovoltage)법에 의한 Fe-B 농도를 낮게(1×109cm-3 미만) 할 수 있어, 실리콘 웨이퍼를 청정하게 할 수 있다. 1350℃에서의 가열 시간이 지나치게 길어, 서멀 버짓이 지나치게 커지면, Fe 오염(중금속 오염)이 현저해지고, 또한 RTP 장치(1)로의 열 부하가 커지기 때문에, 램프 파손 등의 우려가 있어 바람직하지 않다.
이상과 같이 본 발명에 따른 실시 형태에 의하면, RTP 장치(1)에 있어서의 급속 승강 온열 처리에 있어서, 최대 가열 온도인 1350℃에서의 가열 시간이 예를 들어, 20sec인 경우를 100%의 서멀 버짓(열 처리 공정의 총합)으로 하면, 53% 이상 65% 이하의 서멀 버짓으로 실리콘 웨이퍼를 열 처리한다.
이에 의해, RTP 장치를 파손시키지 않고 열 처리를 완료함과 함께, 열 처리한 실리콘 웨이퍼의 표면의 디바이스 활성 영역에 미소 결함이 없는 DZ층이 형성되고, 벌크층에 높은 게터링 능력의 IG층이 형성되며, 또한 웨이퍼 표면에 있어서의 중금속 오염이 적어, 청정한 실리콘 웨이퍼를 제조할 수 있다.
또한, 상기 실시 형태에 있어서는, 최고 온도인 1350℃를 수 초(秒) 유지하고, 서멀 버짓의 바람직한 비율을 조정하도록 하였지만, 본 발명에 있어서는, 그 형태에 한정되는 것이 아니라, 최고 온도인 1350℃의 계속 시간이 없어도 서서히 냉각하는 등을 행하여 서멀 버짓의 비율을 상기 53% 이상 65% 이하로 조정하도록 해도 된다.
또한, 상기 실시 형태에 있어서는, 급속 승강 온열 처리에 있어서 최대 온도에서의 계속 시간을 20sec로 했지만, 본 발명에 있어서는 그것에 한정되지 않고, 20sec보다 긴 시간을 최대 계속 시간으로 해도 된다.
실시예
본 발명에 따른 실리콘 웨이퍼의 제조 방법 및 실리콘 웨이퍼에 대해서, 실시예에 기초하여 더 설명한다. 본 실시예에서는, 상기 실시 형태에 기초하여 이하의 실험을 행하였다.
(실험 1)
실험 1에서는, 실리콘 웨이퍼에 대한 급속 승강 온열 처리의 조건을 바꾸어, LSTD(레이저 광 확산광에 의해 검출되는 COP 등의 미소 결함)의 수(number)를 측정하였다. 또한, 이 급속 승강 온열 처리 공정에 사용하는 실리콘 웨이퍼는, 기판의 산소 농도가 약 1.0×1018atoms/cm3(ASTM'79)이다.
조건 No.1에서는, 도 3에 나타내는 바와 같은 열 이력으로 하고, 최고 온도를 1350℃, 최고 온도 계속 시간을 20sec로 하였다. 또한, 이 조건을 서멀 버짓 100%로 하였다.
조건 No.2에서는, 도 4에 나타내는 바와 같은 열 이력으로 하고, 최고 온도를 1350℃, 최고 온도 계속 시간을 15sec로 하였다. 또한, 이 조건의 서멀 버짓은 92.9%로 하였다.
조건 No.3에서는, 도 5에 나타내는 바와 같은 열 이력으로 하고, 최고 온도를 1350℃, 최고 온도 계속 시간을 13sec로 하였다. 또한, 이 조건의 서멀 버짓은 85.1%로 하였다.
조건 No.4에서는, 도 6에 나타내는 바와 같은 열 이력으로 하고, 최고 온도를 1350℃, 최고 온도 계속 시간을 10sec로 하였다. 또한, 이 조건의 서멀 버짓은 75.2%로 하였다.
조건 No.5에서는, 도 7에 나타내는 바와 같은 열 이력으로 하고, 최고 온도를 1350℃, 최고 온도 계속 시간을 8sec로 하였다. 또한, 이 조건의 서멀 버짓은 65.4%로 하였다.
조건 No.6에서는, 도 8에 나타내는 바와 같은 열 이력으로 하고, 최고 온도를 1350℃, 최고 온도 계속 시간을 2sec로 하였다. 또한, 이 조건의 서멀 버짓은 59.4%로 하였다.
조건 No.7에서는, 도 9에 나타내는 바와 같은 열 이력으로 하고, 최고 온도를 1350℃, 최고 온도 계속 시간을 0.1sec로 하였다. 또한, 이 조건의 서멀 버짓은 52.8%로 하였다.
조건 No.8에서는, 도 10에 나타내는 바와 같은 열 이력으로 하고, 최고 온도를 1340℃, 최고 온도 계속 시간을 0.1sec로 하였다. 또한, 이 조건의 서멀 버짓은 42.3%로 하였다.
조건 No.9에서는, 도 11에 나타내는 바와 같은 열 이력으로 하고, 최고 온도를 1330℃, 최고 온도 계속 시간을 0.1sec로 하였다. 또한, 이 조건의 서멀 버짓은 31.7%로 하였다.
조건 No.10에서는, 도 12에 나타내는 바와 같은 열 이력으로 하고, 최고 온도를 1320℃, 최고 온도 계속 시간을 0.1sec로 하였다. 또한, 이 조건의 서멀 버짓은 21.1%로 하였다.
조건 No.11에서는, 도 13에 나타내는 바와 같은 열 이력으로 하고, 최고 온도를 1310℃, 최고 온도 계속 시간을 0.1sec로 하였다. 또한, 이 조건의 서멀 버짓은 10.5%로 하였다.
조건 No.12에서는, 도 14에 나타내는 바와 같은 열 이력으로 하고, 최고 온도를 1300℃, 최고 온도 계속 시간을 22sec로 하였다. 또한, 이 조건의 서멀 버짓은 0%로 하였다.
도 15의 그래프 조건 No.1~12의 결과를 나타낸다. 도 15의 그래프의 세로축(좌측)은, 예측 LSTD(numbers/cm2), 가로축은, 조건 No이다.
이 그래프에 나타내는 바와 같이, LSTD는 조건 No.1부터 No.12까지, 서멀 버짓의 감소와 함께 증가했다. 조건 No.8 이후는, LSTD의 수(number)가 0.3numbers/cm2를 초과하여 값이 나빠졌다. 따라서, 웨이퍼 표층의 COP를 소거하는 열 처리 조건으로서는, 조건 No.1~No.7이 바람직한 것을 알 수 있었다.
(실험 2)
실험 2에서는, 실험 1과 동일한 급속 승강 온열 처리의 조건에 의해, 벌크층의 BMD 밀도를 측정하였다.
도 15의 그래프에 조건 No.1~12의 결과를 나타낸다. 도 15의 그래프의 세로축(우측)은, 벌크층의 BMD 밀도(cm-3), 가로축은, 조건 No이다.
이 그래프에 나타내는 바와 같이, 조건 No.1부터 No.7까지는, 벌크층의 BMD 밀도는, 대략 일정하고 충분히 높은 값(5×1010cm-3 이상)이 얻어졌다.
그러나, 조건 No.8 이후는, 서멀 버짓의 감소에 수반하여, 벌크층의 BMD 밀도는 저하되었다. 이것은, 급속 승강 온열 처리에서 도입되는 공공 농도가, 서멀 버짓과 함께 저하되기 때문이다.
따라서, 벌크층의 게터링 성능을 충분히 하는 열 처리 조건으로서는, 조건 No.1~No.7이 바람직한 것을 알 수 있었다.
(실험 3)
실험 3에서는, 실험 1과 동일한 급속 승강 온열 처리의 조건에 의해, 열 처리 후의 실리콘 웨이퍼의 FeB 농도를 SPV법에 의해 측정하였다.
도 16의 그래프에 조건 No.1~12의 결과를 나타낸다. 도 16의 그래프의 세로축은, FeB 농도(cm-3), 가로축은, 조건 No이다.
이 그래프에 나타내는 바와 같이 FeB 농도는, 조건 No.1~No.8까지 점감(漸減)하고, 조건 No.8 이후는 측정 하한값 이하가 되었다. 양호한 FeB 농도는 1×109cm-3으로 하면, 이것을 하회하는 조건 No.는 조건 No.5~No.12이다.
따라서, 실리콘 웨이퍼를 청정하게 처리하기 위해서는, 조건 No.5~No.12가 바람직한 것을 알 수 있었다.
이상의 실험 1 내지 3의 결과에 의해, 기판의 산소 농도가 약 1.0×1018atoms/cm3(ASTM'79)인 경우, 웨이퍼 표층의 COP를 소거할 수 있고, 벌크층의 게터링 성능을 충분하게 하여, 실리콘 웨이퍼를 청정하게 처리할 수 있는 열 처리 조건 No.는, 조건 No.5(서멀 버짓 65%)~조건 No.7(서멀 버짓 53%)인 것을 알 수 있었다.
또한, 이들 조건 No.5~No.7의 범위이면, 최고 온도 지속 시간이 너무 길지 않아, 충분한 서멀 버짓을 확보할 수 있어, 장치에 대한 악영향을 억제할 수 있다.
(실험 4)
실험 4에서는, 실험 1과 동일하게 실리콘 웨이퍼에 대한 급속 승강 온열 처리의 조건을 바꾸어, LSTD(레이저 광 확산광에 의해 검출되는 COP 등의 미소 결함)의 수를 측정하였다.
이 실험 4에서는 실험 1과는 급속 승강 온열 처리 공정에 사용하는 실리콘 웨이퍼 기판의 산소 농도만이 다르며, 그 값은 약 0.6×1018atoms/cm3(ASTM'79)이다.
도 17의 그래프에 조건 No.1~12의 결과를 나타낸다. 도 17의 그래프의 세로축(좌측)은, 예측 LSTD(numbers/cm2), 가로축은, 조건 No이다.
이 그래프에 나타내는 바와 같이, LSTD의 수(number)는 조건 No.1로부터 No.12까지 목표값인 0.3numbers/cm2 이하가 되었다.
(실험 5)
실험 5에서는, 실험 4와 동일한 급속 승강 온열 처리의 조건에 의해, 벌크층의 BMD 밀도를 측정하였다.
도 17의 그래프에 조건 No.1~12의 결과를 나타낸다. 도 17의 그래프의 세로축(우측)은, 벌크층의 BMD 밀도(cm-3), 가로축은, 조건 No이다.
이 그래프에 나타내는 바와 같이, 조건 No.1부터 No.7까지는, 벌크층의 BMD 밀도는, 대략 일정하고 충분히 높은 값(5×1010cm-3 이상)이 얻어졌다.
그러나, 조건 No.8 이후는, 서멀 버짓의 감소에 수반하여, 벌크층의 BMD 밀도는 저하되었다.
따라서, 벌크층의 게터링 성능을 충분히 하는 열 처리 조건으로서는, 조건 No.1~No.7이 바람직한 것을 알 수 있었다.
이상, 실험 4, 5의 결과에 의해, 기판의 산소 농도가 약 0.6×1018atoms/cm3(ASTM'79)인 경우도, 조건 No.1~No.7의 경우에 웨이퍼 표층에 있어서의 LSTD의 수를 억제하여, 벌크층의 게터링 성능을 충분히 할 수 있다고 확인하였다. 따라서, 기판의 산소 농도는, 0.6×1018atoms/cm3 이상 약 1.0×1018atoms/cm3 이하(ASTM'79)인 것이 바람직하다.
이상과 같이, 본 발명에 따른 실리콘 웨이퍼의 제조 방법은, 높은 품질이 요구되는 실리콘 웨이퍼에 유용하고, 특히, 실리콘 웨이퍼에 대하여 급속 승강 온열 처리(RTP)를 행하는 경우에 적합하다.
1: RTP 장치
20: 챔버(로)
25: 반응 공간
30: 할로겐 램프
40: 기판 지지부
40a: 스테이지
W: 실리콘 웨이퍼

Claims (5)

  1. 실리콘 웨이퍼를 로(爐) 내에 있어서 급속 승강 온열 처리하는 실리콘 웨이퍼의 제조 방법으로서,
    온도와 시간의 서멀 버짓(thermal budget)에 있어서,
    최대 온도가 1350℃의 열 처리를 미리 정해진 최대 시간 계속하는 서멀 버짓의 조건을 100%로 하였을 때,
    53% 이상 65% 이하의 서멀 버짓으로 급속 승강 온열 처리하는 것을 특징으로 하는, 실리콘 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    상기 급속 승강 온열 처리에 사용하는 실리콘 웨이퍼는, 기판의 산소 농도를 0.6×1018atoms/cm3 이상 1.0×1018atoms/cm3 이하(ASTM'79)가 되도록 제어하는 것을 특징으로 하는, 실리콘 웨이퍼의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    최대 온도가 1350℃의 열 처리를 미리 정해진 최대 시간 계속하는 공정에 있어서,
    상기 미리 정해진 최대 시간은, 20sec인 것을 특징으로 하는, 실리콘 웨이퍼의 제조 방법.
  4. 표층에 있어서의 LSTD의 수(number)가 0.3numbers/cm2 이하이고, 또한 벌크층의 BMD 밀도가 5×1010cm-3 이상인 것을 특징으로 하는, 실리콘 웨이퍼.
  5. 제4항에 있어서,
    기판의 산소 농도가 0.6×1018atoms/cm3 이상 1.0×1018atoms/cm3 이하(ASTM'79)인 것을 특징으로 하는, 실리콘 웨이퍼.
KR1020237028590A 2021-02-25 2022-02-15 실리콘 웨이퍼의 제조 방법 및 실리콘 웨이퍼 KR20230132578A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2021028234A JP2022129531A (ja) 2021-02-25 2021-02-25 シリコンウェーハの製造方法およびシリコンウェーハ
JPJP-P-2021-028234 2021-02-25
PCT/JP2022/005929 WO2022181391A1 (ja) 2021-02-25 2022-02-15 シリコンウェーハの製造方法およびシリコンウェーハ

Publications (1)

Publication Number Publication Date
KR20230132578A true KR20230132578A (ko) 2023-09-15

Family

ID=83049319

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237028590A KR20230132578A (ko) 2021-02-25 2022-02-15 실리콘 웨이퍼의 제조 방법 및 실리콘 웨이퍼

Country Status (4)

Country Link
JP (1) JP2022129531A (ko)
KR (1) KR20230132578A (ko)
TW (1) TWI805242B (ko)
WO (1) WO2022181391A1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273049A (ja) 2002-03-18 2003-09-26 Toshiba Ceramics Co Ltd ウエハの真空貼付装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284362A (ja) * 2000-03-31 2001-10-12 Toshiba Ceramics Co Ltd シリコンウェーハの製造方法
EP1195455B1 (en) * 2000-01-25 2011-04-13 Shin-Etsu Handotai Co., Ltd. Method for determining condition under which silicon single crystal is produced, and method for producing silicon wafer
JP5217245B2 (ja) * 2007-05-23 2013-06-19 株式会社Sumco シリコン単結晶ウェーハ及びその製造方法
JP2011222842A (ja) * 2010-04-13 2011-11-04 Shin Etsu Handotai Co Ltd エピタキシャルウェーハの製造方法、エピタキシャルウェーハ及び撮像用デバイスの製造方法
JP5495920B2 (ja) * 2010-04-23 2014-05-21 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
JP5572569B2 (ja) * 2011-02-24 2014-08-13 信越半導体株式会社 シリコン基板の製造方法及びシリコン基板
JP5984448B2 (ja) * 2012-03-26 2016-09-06 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273049A (ja) 2002-03-18 2003-09-26 Toshiba Ceramics Co Ltd ウエハの真空貼付装置

Also Published As

Publication number Publication date
TWI805242B (zh) 2023-06-11
TW202240034A (zh) 2022-10-16
WO2022181391A1 (ja) 2022-09-01
JP2022129531A (ja) 2022-09-06

Similar Documents

Publication Publication Date Title
JP5239155B2 (ja) シリコンウエーハの製造方法
JP3746153B2 (ja) シリコンウエーハの熱処理方法
KR100562438B1 (ko) 실리콘 웨이퍼의 열처리방법 및 이에 의해 열처리된 실리콘 웨이퍼
JP3451908B2 (ja) Soiウエーハの熱処理方法およびsoiウエーハ
KR20010083771A (ko) 실리콘 웨이퍼의 열처리 방법 및 실리콘 웨이퍼
JPH0232535A (ja) 半導体デバイス用シリコン基板の製造方法
JP5470769B2 (ja) シリコンウェーハの熱処理方法
JP4552415B2 (ja) シリコンウエーハの製造方法
KR20230132578A (ko) 실리콘 웨이퍼의 제조 방법 및 실리콘 웨이퍼
JP5590644B2 (ja) シリコンウェーハの熱処理方法
US6333279B1 (en) Method for producing silicon wafer and silicon wafer
US8999864B2 (en) Silicon wafer and method for heat-treating silicon wafer
JP5427636B2 (ja) シリコンウェーハの熱処理方法
JP5512137B2 (ja) シリコンウェーハの熱処理方法
WO2002045141A1 (fr) Procédé de fabrication de plaquettes à semi-conducteur
JP4609029B2 (ja) アニールウェーハの製造方法
JP5530856B2 (ja) ウエーハの熱処理方法及びシリコンウエーハの製造方法並びに熱処理装置
JP7252884B2 (ja) シリコンウェーハの熱処理方法
JP2010040806A (ja) シリコンウェーハの熱処理方法
JP7282019B2 (ja) シリコンウェーハ及びその熱処理方法
JPS63271922A (ja) 熱処理装置
JP5441261B2 (ja) シリコンウェーハの熱処理方法
JP2011014645A (ja) シリコンウエハの熱処理方法
JP2022129531A5 (ko)
JP2007134450A (ja) 半導体製造方法及び半導体製造装置