KR20230128543A - 세라믹 전자부품의 제조 방법 - Google Patents
세라믹 전자부품의 제조 방법 Download PDFInfo
- Publication number
- KR20230128543A KR20230128543A KR1020237026895A KR20237026895A KR20230128543A KR 20230128543 A KR20230128543 A KR 20230128543A KR 1020237026895 A KR1020237026895 A KR 1020237026895A KR 20237026895 A KR20237026895 A KR 20237026895A KR 20230128543 A KR20230128543 A KR 20230128543A
- Authority
- KR
- South Korea
- Prior art keywords
- chip
- jig
- shaped ceramic
- ceramic body
- ceramic
- Prior art date
Links
- 239000000919 ceramic Substances 0.000 title claims abstract description 365
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 71
- 238000012545 processing Methods 0.000 claims abstract description 40
- 238000002360 preparation method Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 70
- 230000008569 process Effects 0.000 claims description 51
- 238000010304 firing Methods 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 29
- 239000002003 electrode paste Substances 0.000 claims description 19
- 238000007747 plating Methods 0.000 claims description 14
- 238000005520 cutting process Methods 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 61
- 239000003985 ceramic capacitor Substances 0.000 description 32
- 230000004048 modification Effects 0.000 description 17
- 238000012986 modification Methods 0.000 description 17
- 230000035699 permeability Effects 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 12
- 238000003860 storage Methods 0.000 description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 229910052759 nickel Inorganic materials 0.000 description 7
- 239000000615 nonconductor Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000003786 synthesis reaction Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- 230000004308 accommodation Effects 0.000 description 3
- 239000011230 binding agent Substances 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005238 degreasing Methods 0.000 description 3
- -1 etc. are prepared Substances 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 239000000843 powder Substances 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 239000004743 Polypropylene Substances 0.000 description 2
- XECAHXYUAAWDEL-UHFFFAOYSA-N acrylonitrile butadiene styrene Chemical compound C=CC=C.C=CC#N.C=CC1=CC=CC=C1 XECAHXYUAAWDEL-UHFFFAOYSA-N 0.000 description 2
- 239000004676 acrylonitrile butadiene styrene Substances 0.000 description 2
- 229920000122 acrylonitrile butadiene styrene Polymers 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 229910052863 mullite Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 2
- 239000004810 polytetrafluoroethylene Substances 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910001233 yttria-stabilized zirconia Inorganic materials 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 229910000952 Be alloy Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 229920006015 heat resistant resin Polymers 0.000 description 1
- 229910001026 inconel Inorganic materials 0.000 description 1
- 238000007641 inkjet printing Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229920001155 polypropylene Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
- H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
- H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
- H01G13/006—Apparatus or processes for applying terminals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/008—Selection of materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
- H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Materials Engineering (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Ceramic Capacitors (AREA)
Abstract
동시에 복수개 제조된 세라믹 전자부품의 품질 불균일를 억제한다.
복수개의 칩 형상 세라믹 소체(21)를 제작하는 칩 형상 세라믹 소체 제작 공정과, 칩 형상 세라믹 소체(21)를 하방으로부터 지지하는 바닥부(8b)와, 상방이 개구된 측벽부(8c)를 가지는, 복수개의 칩수납부(8)가 형성된 지그(1000)를 준비하는 지그 준비 공정과, 지그(1000)의 하나의 칩수납부(8)에 칩 형상 세라믹 소체(21)를 하나씩 수납하는 칩 형상 세라믹 소체 수납 공정과, 지그(1000)의 칩수납부(8)에 수납된 칩 형상 세라믹 소체(21)를 가공하는 칩 형상 세라믹 소체 가공 공정과, 칩 형상 세라믹 소체(21)를 지그(1000)의 칩수납부(8)로부터 꺼내는 칩 형상 세라믹 소체 꺼냄 공정을 포함한 것으로 한다.
복수개의 칩 형상 세라믹 소체(21)를 제작하는 칩 형상 세라믹 소체 제작 공정과, 칩 형상 세라믹 소체(21)를 하방으로부터 지지하는 바닥부(8b)와, 상방이 개구된 측벽부(8c)를 가지는, 복수개의 칩수납부(8)가 형성된 지그(1000)를 준비하는 지그 준비 공정과, 지그(1000)의 하나의 칩수납부(8)에 칩 형상 세라믹 소체(21)를 하나씩 수납하는 칩 형상 세라믹 소체 수납 공정과, 지그(1000)의 칩수납부(8)에 수납된 칩 형상 세라믹 소체(21)를 가공하는 칩 형상 세라믹 소체 가공 공정과, 칩 형상 세라믹 소체(21)를 지그(1000)의 칩수납부(8)로부터 꺼내는 칩 형상 세라믹 소체 꺼냄 공정을 포함한 것으로 한다.
Description
본 발명은 세라믹 전자부품의 제조 방법에 관한 것이다.
본 발명의 제조 대상이 되는 세라믹 전자부품에는 적층 세라믹 콘덴서, 적층 세라믹 인덕터, 적층 세라믹 서미스터, 적층 세라믹 LC 부품, 적층 세라믹 기판 등의 적층형 세라믹 전자부품이 포함된다. 또한, 본 발명의 제조 대상이 되는 세라믹 전자부품에는 세라믹 공진기, 세라믹 필터, 세라믹 저항, 세라믹 서미스터, 세라믹 기판 등의 비적층형 세라믹 전자부품이 포함된다.
특허문헌 1(일본 공개특허공보 특개평11-233364호)에 적층 세라믹 콘덴서(세라믹 전자부품)의 제조 방법이 개시되어 있다.
특허문헌 1의 적층 세라믹 콘덴서의 제조 방법은 세라믹 그린시트와 내부전극층이 적층된 성형체를 제작하는 공정과, 성형체를 소성하여, 소결체를 얻는 공정을 포함하고 있다.
이들 공정 중에 성형체를 소성하는 공정은 일반적으로 세라믹제 갑발(匣鉢) 상에 복수개의 성형체를 거치하고, 소성로에서 소성하는 방법이 널리 채용되고 있다.
상술한 종래의 세라믹 전자부품의 제조 방법에서의 성형체(적층형 성형체에 한정되지 않고 이른바 벌크형 성형체를 포함함)를 소성하는 공정에는, 얻어진 소결체마다 특성(전기적 특성 등)이나 형상 등에 불균일이 발생하는 문제가 있었다. 즉, 갑발 상에 거치된 위치나, 거치된 상태 등에 따라 얻어진 소결체마다 특성이나 형상 등에 불균일이 발생하여 제조된 세라믹 전자부품의 특성이나 형상 등에 불균일이 발생한다는 문제가 있었다.
또한, 소성 공정을 거친 복수개의 소결체끼리가 서로 부착되는 등 하여 불량품이 발생하기 쉽다는 문제가 있었다. 즉, 세라믹 전자부품의 생산성이 저하된다는 문제가 있었다.
또한, 소성 공정에 한정되지 않고 다른 가공 공정에서도 사용하는 지그(jig)의 구조 등에 기인하여, 제조된 세라믹 전자부품의 특성 및 형상 등에 불균일이 발생하는 경우가 있었다.
본 발명은 상술한 종래의 문제를 해결하기 위해 이루어진 것으로, 그 수단으로서 본 발명의 한 실시형태에 따른 세라믹 전자부품의 제조 방법은, 복수개의 칩 형상 세라믹 소체를 제작하는 칩 형상 세라믹 소체 제작 공정과, 칩 형상 세라믹 소체를 하방으로부터 지지하는 바닥부와, 상방이 개구된 측벽부를 가지는 복수개의 칩수납부가 형성된 지그를 준비하는 지그 준비 공정과, 지그의 하나의 칩수납부에 칩 형상 세라믹 소체를 하나씩 수납하는 칩 형상 세라믹 소체 수납 공정과, 지그의 칩수납부에 수납된 칩 형상 세라믹 소체를 가공하는 칩 형상 세라믹 소체 가공 공정과, 칩 형상 세라믹 소체를 지그의 칩수납부로부터 꺼내는 칩 형상 세라믹 소체 꺼냄 공정을 포함한 것으로 한다.
본 발명의 세라믹 전자부품의 제조 방법에 따르면, 세라믹 전자부품의 품질(특성 및 형상 등)에서의 불균일 발생을 억제할 수 있다.
또한, 본 발명의 세라믹 전자부품의 제조 방법에 따르면, 칩 형상 세라믹 소체 가공 공정을 거친 복수개의 칩 형상 세라믹 소체끼리가 서로 부착되는 것이 억제된다. 따라서, 세라믹 전자부품의 생산성을 향상시킬 수 있다.
도 1은 적층 세라믹 콘덴서(100)의 단면도이다.
도 2(A), (B)는 각각 적층 세라믹 콘덴서(100)의 제조 방법의 일례에서의 하나의 공정을 나타내는 설명도이다.
도 3(C)~(F)는 도 2(B)에 계속되는 것이며, 각각 적층 세라믹 콘덴서(100)의 제조 방법의 일례에서의 하나의 공정 혹은 제조 중인 적층 세라믹 콘덴서를 나타내는 설명도이다.
도 4(G), (H)는 도 3(F)에 계속되는 것이며, 각각 적층 세라믹 콘덴서(100)의 제조 방법의 일례에서의 하나의 공정을 나타내는 설명도이다.
도 5(I), (J)는 도 4(H)에 계속되는 것이며, 각각 적층 세라믹 콘덴서(100)의 제조 방법의 일례에서의 제조 중인 적층 세라믹 콘덴서를 나타내는 설명도이다.
도 6은 지그(1000)의 평면도이다.
도 7(A)~(D)는 각각 지그(1000)의 단면도이다.
도 8(A)는 지그(1000)의 주요부 평면도이다. 도 8(B), (C)는 각각 지그(1000)의 주요부 단면도이다.
도 9(A)는 지그(1000)에서의 칩수납부(8)의 측벽부(8c)의 내접원의 직경 치수 (P)를 나타내는 설명도이다. 도 9(B)는 지그(1000)에서의 칩수납부(8)의 깊이 치수 (Q)를 나타내는 설명도이다.
도 10(A), (B)는 각각 변형예 2에 따른 지그(1000)를 나타내는 설명도이다.
도 11은 변형예 3에 따른 지그(1000)를 나타내는 설명도이다.
도 12(A), (B)는 각각 변형예 4에 따른 지그(1000)의 단면도이다.
도 13(A)는 지그(2000)의 평면도이다. 도 13(B)는 지그(2000)의 단면도이다.
도 2(A), (B)는 각각 적층 세라믹 콘덴서(100)의 제조 방법의 일례에서의 하나의 공정을 나타내는 설명도이다.
도 3(C)~(F)는 도 2(B)에 계속되는 것이며, 각각 적층 세라믹 콘덴서(100)의 제조 방법의 일례에서의 하나의 공정 혹은 제조 중인 적층 세라믹 콘덴서를 나타내는 설명도이다.
도 4(G), (H)는 도 3(F)에 계속되는 것이며, 각각 적층 세라믹 콘덴서(100)의 제조 방법의 일례에서의 하나의 공정을 나타내는 설명도이다.
도 5(I), (J)는 도 4(H)에 계속되는 것이며, 각각 적층 세라믹 콘덴서(100)의 제조 방법의 일례에서의 제조 중인 적층 세라믹 콘덴서를 나타내는 설명도이다.
도 6은 지그(1000)의 평면도이다.
도 7(A)~(D)는 각각 지그(1000)의 단면도이다.
도 8(A)는 지그(1000)의 주요부 평면도이다. 도 8(B), (C)는 각각 지그(1000)의 주요부 단면도이다.
도 9(A)는 지그(1000)에서의 칩수납부(8)의 측벽부(8c)의 내접원의 직경 치수 (P)를 나타내는 설명도이다. 도 9(B)는 지그(1000)에서의 칩수납부(8)의 깊이 치수 (Q)를 나타내는 설명도이다.
도 10(A), (B)는 각각 변형예 2에 따른 지그(1000)를 나타내는 설명도이다.
도 11은 변형예 3에 따른 지그(1000)를 나타내는 설명도이다.
도 12(A), (B)는 각각 변형예 4에 따른 지그(1000)의 단면도이다.
도 13(A)는 지그(2000)의 평면도이다. 도 13(B)는 지그(2000)의 단면도이다.
이하에 도면과 함께 본 발명을 실시하기 위한 형태에 대해 설명한다.
한편, 각 실시형태는 본 발명의 실시형태를 예시적으로 나타내는 것이며, 본 발명이 실시형태의 내용에 한정되는 것은 아니다. 또한, 다른 실시형태에 기재된 내용을 조합하여 실시하는 것도 가능하고, 그 경우의 실시내용도 본 발명에 포함된다. 또한, 도면은 명세서의 이해를 돕기 위한 것으로 모식적으로 묘화된 경우가 있고, 묘화된 구성 요소 또는 구성 요소 사이의 치수의 비율이 명세서에 기재된 그들 치수의 비율과 일치하지 않는 경우가 있다. 또한, 명세서에 기재된 구성 요소가 도면에서 생략된 경우나 개수를 생략하여 묘화된 경우 등이 있다.
[제1 실시형태]
제1 실시형태에는 후에 설명할 지그(1000)를 사용하여 적층 세라믹 콘덴서(100)를 제조한다. 단, 제조하는 세라믹 전자부품은 적층 세라믹 콘덴서에 한정되지는 않고, 적층 세라믹 인덕터, 적층 세라믹 서미스터, 적층 세라믹 LC 부품, 적층 세라믹 기판 등의 다른 적층형 세라믹 전자부품이나, 세라믹 공진기, 세라믹 필터, 세라믹 저항, 세라믹 서미스터, 세라믹 기판 등의 비적층형 세라믹 전자부품이어도 된다. 또한, 제조에 사용하는 지그는 지그(1000)에 한정되지 않고, 다른 지그를 사용해도 된다.
(적층 세라믹 콘덴서(100))
도 1에, 제1 실시형태에서 제조하는 적층 세라믹 콘덴서(100)를 나타낸다. 단, 도 1은 적층 세라믹 콘덴서(100)의 단면도이다.
적층 세라믹 콘덴서(100)는 직방체 형상으로 이루어지는 칩 형상 세라믹 소체(11)를 포함하고 있다. 칩 형상 세라믹 소체(11)는 복수개의 비도전체층(11a)과, 복수개의 제1 내부전극층(12)과, 복수개의 제2 내부전극층(13)이 적층된 것을 포함하여 이루어진다.
칩 형상 세라믹 소체(11)(비도전체층(11a))의 재질은 임의인데, 예를 들면 BaTiO3을 주성분으로 하는 유전체 세라믹을 사용할 수 있다. 단, BaTiO3 대신 CaTiO3, SrTiO3, CaZrO3 등 다른 재질을 주성분으로 하는 유전체 세라믹을 사용해도 된다.
비도전체층(11a)의 두께는 임의인데, 예를 들면 제1 내부전극층(12), 제2 내부전극층(13)이 형성된 용량 형성의 실효 영역에서 0.3㎛~2.0㎛ 정도로 할 수 있다.
비도전체층(11a)의 층수는 임의인데, 예를 들면 제1 내부전극층(12), 제2 내부전극층(13)이 형성된 용량 형성의 실효 영역에서 1층~6000층 정도로 할 수 있다.
칩 형상 세라믹 소체(11)의 적층방향의 양단에 제1 내부전극층(12), 제2 내부전극층(13)이 형성되지 않고, 비도전체층(11a)만으로 구성된 외층(보호층)이 마련되어 있다. 외층 영역의 비도전체층(11a)의 두께는 제1 내부전극층(12), 제2 내부전극층(13)이 형성된 용량 형성의 실효 영역의 비도전체층(11a)의 두께와 달라도 된다. 또한, 외층 영역의 비도전체층(11a)의 재질은, 실효 영역의 비도전체층(11a)의 재질과 달라도 된다.
제1 내부전극층(12)은 칩 형상 세라믹 소체(11)의 한쪽 단면(端面)(적층방향과 직교하는 임의의 외면(外面))으로 인출되어 있다. 제2 내부전극층(13)은 칩 형상 세라믹 소체(11)의 다른 쪽 단면(한쪽 단면과 등을 맞대는 외면(外面))으로 인출되어 있다. 한편, 제1 내부전극층(12)과 제2 내부전극층(13)은 원칙적으로 교대로 적층되어 있다.
제1 내부전극층(12), 제2 내부전극층(13)의 주성분(금속 성분)의 재질은 임의이고, 예를 들면 Ni, Cu, Ag, Pd, Au 등을 사용할 수 있다. 또한, Ni, Cu, Ag, Pd, Au 등은 다른 금속과의 합금이어도 된다. 제1 내부전극층(12), 제2 내부전극층(13)은 금속 성분 이외에 세라믹 등의 다른 성분을 포함하고 있어도 된다.
제1 내부전극층(12), 제2 내부전극층(13)의 두께는 임의인데, 예를 들면 0.3㎛~1.5㎛ 정도로 할 수 있다.
칩 형상 세라믹 소체(11) 외표면의 한쪽 단면에 제1 외부전극(14)이 형성되어 있다. 칩 형상 세라믹 소체(11) 외표면의 다른 쪽 단면에 제2 외부전극(15)이 형성되어 있다. 제1 내부전극층(12)이 제1 외부전극(14)과 전기적으로 접속되어 있다. 제2 내부전극층(13)이 제2 외부전극(15)과 전기적으로 접속되어 있다.
제1 외부전극(14), 제2 외부전극(15)의 구조는 임의이다. 제1 외부전극(14), 제2 외부전극(15)의 외표면에 1층 또는 복수층의 도금 전극층을 형성하는 것도 바람직하다. 단, 도 1에서는 도금 전극층의 도시를 생략하고 있다.
제1 외부전극(14), 제2 외부전극(15)의 주성분(금속 성분)의 재질은 임의이고, 예를 들면 Ni, Cu, Ag, Pd, Au 등을 사용할 수 있다. 또한, Ni, Cu, Ag, Pd, Au 등은, 다른 금속과의 합금이어도 된다. 하부전극층은 금속 성분 이외에 세라믹 등의 다른 성분을 포함하고 있어도 된다.
도금 전극층의 종류 및 층수도 임의이고, 예를 들면 Cu도금 전극층, Ni도금 전극층, Sn도금 전극층 등을 형성할 수 있다.
(적층 세라믹 콘덴서(100)의 제조 방법의 일례)
이하에, 도 2(A)~도 5(J)를 참조하여, 본 실시형태에 따른 적층 세라믹 콘덴서(100)의 제조 방법에 대해 설명한다. 한편, 본 실시형태의 적층 세라믹 콘덴서(100)의 제조 방법에서는 후에 설명할 지그(1000)를 사용한다.
(1) 세라믹 슬러리의 제작
도시는 생략하지만 유전체 세라믹의 분말, 바인더 수지, 용제 등을 준비하고, 이들을 습식 혼합하여 세라믹 슬러리를 제작한다.
(2) 세라믹 그린시트의 제작
도 2(A)에 나타내는 비도전체층(11a)을 제작하기 위한 세라믹 그린시트(21a)를 제작한다. 세라믹 그린시트(21a)는 복수개의 세라믹 전자부품을 일괄적으로 제조하기 위해, 복수개의 세라믹 그린시트(21a)를 포함하는 마더(mother) 세라믹 그린시트(31a)로하여 준비하는 것이 바람직하다. 도 2(A)에는 마더 세라믹 그린시트(31a)를 나타내고, 하나의 세라믹 전자부품이 되는 세라믹 그린시트(21a)를 일점쇄선으로 구분하여 나타내고 있다.
우선 캐리어 필름(도시하지 않음)을 준비한다. 다음으로 캐리어 필름 상에 세라믹 슬러리를, 예를 들면 다이 코터, 그라비어 코터, 마이크로 그라비어 코터 등을 이용하여 시트 형상으로 도포하고 건조시켜서, 세라믹 그린시트(21a)를 제작한다. 제작한 세라믹 그린시트(21a)는 후 공정에서 적절하게 캐리어 필름으로부터 박리시켜 떼어낸다.
(3) 내부전극용 페이스트/외부전극용 페이스트의 제작
도시는 생략하지만 금속 분말, 바인더 수지, 용제 등을 준비하고, 이들을 습식 혼합하여 내부전극용 페이스트 및 외부전극용 페이스트를 제작한다. 내부전극용 페이스트와 외부전극용 페이스트는 서로 재질, 재질의 비율, 점도 등이 달라도 된다.
(4) 내부전극용 페이스트의 도포
도 2(B)에 나타내는 바와 같이, 소정의 세라믹 그린시트(21a)의 주면(主面)에 제1 내부전극층(12)을 형성하기 위한 내부전극용 페이스트(22)와, 제2 내부전극층(13)을 형성하기 위한 내부전극용 페이스트(23)를 각각 원하는 패턴 형상으로 도포한다. 한편, 외층이 되는 세라믹 그린시트(21a)에는 내부전극용 페이스트는 도포하지 않는다. 내부전극용 페이스트의 도포는 예를 들면 스크린 인쇄, 잉크젯 인쇄, 오목판 인쇄, 볼록판 인쇄 등에 의해 실시할 수 있다. 내부전극용 페이스트(22, 23)를 도포한 후에 건조 처리를 실시한다.
(5) 마더 세라믹 그린시트 적층체의 제작
우선 도 2(B)에 나타내는 마더 세라믹 그린시트(31a)를 소정의 순서대로 적층한다. 마더 세라믹 그린시트(31a)에는 내부전극용 페이스트(22)가 도포된 세라믹 그린시트(21a), 내부전극용 페이스트(23)가 도포된 세라믹 그린시트(21a), 내부전극용 페이스트가 도포되지 않은 세라믹 그린시트(21a)가 포함되어 있다. 한편 이 시점에서 세라믹 그린시트(21a)는 캐리어 필름으로부터 박리되어 떼어져 있다.
다음으로 도 3(C)에 나타내는 바와 같이, 적층된 복수개의 마더 세라믹 그린시트(31a)를 압착하여 일체화시켜, 마더 세라믹 그린시트 적층체(31)를 제작한다. 마더 세라믹 그린시트 적층체(31)는 복수개의 미(未)소성 칩 형상 세라믹 소체(21)를 포함하고 있다.
(6) 마더 세라믹 그린시트 적층체의 커팅
도 3(D)에 나타내는 바와 같이, 마더 세라믹 그린시트 적층체(31)를 예를 들면 커팅날(50)에 의해 커팅하여 도 3(E)에 나타내는 바와 같이 복수개의 각각의 미소성 칩 형상 세라믹 소체(21)를 얻는다.
(7) 배럴 연마
필요에 따라, 미소성 칩 형상 세라믹
소체(21)를 배럴 연마하여 도 3(F)에 나타내는 바와 같이 미소성 칩 형상 세라믹 소체(21)의 모서리부나 능선부를 라운드형(R)으로 형성한다.
(8) 지그 준비 공정
지그(1000)를 준비한다. 보다 구체적으로는 미소성 칩 형상 세라믹 소체(21)를 하방으로부터 지지하는 바닥부와, 상방이 개구된 측벽부를 가지는 복수개의 칩수납부(8)가 형성된 지그(1000)를 준비한다. 지그(1000)에 대해서는 후에 정리하여 설명하겠으므로 여기서의 설명은 생략한다.
(9) 칩 형상 세라믹 소체 수납 공정
다음으로 도 4(G)에 나타내는 바와 같이, 지그(1000)의 윗면에 복수개의 미소성 칩 형상 세라믹 소체(21)를 위치 및 상태를 불규칙하게 거치한다. 그리고 지그(1000)에 진동을 주어 도 4(H)에 나타내는 바와 같이 미소성 칩 형상 세라믹 소체(21)를 각각 지그(1000)의 하나의 칩수납부(8)에 하나씩 수납한다. 한편, 수납이 완료된 후, 더 진동을 주거나, 지그(1000)를 기울이거나, 진동을 주면서 지그(1000)를 기울이는 등의 방법으로 여분의 미소성 칩 형상 세라믹 소체(21)를 지그(1000)로부터 제거하는 것도 바람직하다.
한편, 미소성 칩 형상 세라믹 소체(21)의 칩수납부(8)로의 수납은 지그(1000)에 진동을 주는 대신에 지그(1000)를 기울임으로써 실시해도 된다. 한편, 지그(1000)의 윗면에 미소성 칩 형상 세라믹 소체(21)를 거치하지 않고, 자동기를 사용하는 등 해서 미소성 칩 형상 세라믹 소체(21)를 칩수납부(8)에 직접 수납하도록 해도 된다.
(10) 소성(칩 형상 세라믹 소체 가공 공정 중 하나)
도 4(H)에 나타내는 바와 같이, 미소성 칩 형상 세라믹 소체(21)를 지그(1000)의 하나의 칩수납부(8)에 하나씩 수납한 상태로 지그(1000)와 함께 가열하고 소성한다. 한편, 세라믹 그린시트(21a)에 수지 성분이 포함되는 경우에는 소성 공정에 앞서 가열 등에 의해, 그 수지 성분을 삭감 혹은 제거하는 탈지 공정을 실시해도 된다.
소성은 원하는 온도 프로파일에서 실시한다. 소성에 의해 세라믹 그린시트(21a)가 비도전체층(11a)이 되고, 내부전극용 페이스트(22)가 제1 내부전극층(12)이 되며, 내부전극용 페이스트(23)가 제2 내부전극층(13)이 된다. 그리고 미소성 칩 형상 세라믹 소체(21)가 소성이 완료된 칩 형상 세라믹 소체(11)가 된다.
(11) 칩 형상 세라믹 소체의 꺼냄
도 5(I)에 나타내는 바와 같이 소성이 완료된 칩 형상 세라믹 소체(11)를 지그(1000)의 칩수납부(8)로부터 꺼낸다.
(12) 외부전극의 형성
도 5(J)에 나타내는 바와 같이 칩 형상 세라믹 소체(11)의 한쪽 단부에 제1 외부전극(14)을 형성하고, 다른 쪽 단부에 제2 외부전극(15)을 형성한다.
구체적으로는 칩 형상 세라믹 소체(11)의 외표면의 양단에 외부전극용 페이스트를 도포한다. 다음으로 외부전극용 페이스트가 도포된 칩 형상 세라믹 소체(11)를 가열하고, 외부전극용 페이스트를 칩 형상 세라믹 소체(11)의 외표면에 베이킹하여, 제1 외부전극(14) 및 제2 외부전극(15)을 형성한다.
(13) 도금
다음으로 제1 외부전극(14) 및 제2 외부전극(15)의 외표면에 예를 들면 전해 도금을 실시하고 1층 또는 복수층으로 이루어지는 도금층을 형성한다.
이상에 의해, 적층 세라믹 콘덴서(100)가 완성된다.
(적층 세라믹 콘덴서(100)의 제조 방법의 변형예 1)
상술한 적층 세라믹 콘덴서(100)의 제조 방법에서는 복수개의 마더 세라믹 그린시트(31a)를 적층하고 압착하여, 일체화시켜서 마더 세라믹 그린시트 적층체(31)를 제작한 후에, 마더 세라믹 그린시트 적층체(31)를 각각의 미소성 칩 형상 세라믹 소체(21)로 커팅했다. 변형예 1에서는 이 방법을 변경한다.
구체적으로 변형예 1에서는 우선 복수개의 세라믹 그린시트(21a)를 포함하는 마더 세라믹 그린시트(31a)를 각각의 세라믹 그린시트(21a)로 커팅한다. 그리고 커팅한 복수개의 세라믹 그린시트(21a)을 적층하고 압착하여, 일체화시켜서 미소성 칩 형상 세라믹 소체(21)를 제작한다.
이와 같이 미소성 칩 형상 세라믹 소체(21)를 제작하는 공정은 공정의 순서를 바꿔도 된다.
(적층 세라믹 콘덴서(100)의 제조 방법의 변형예 2)
상술한 적층 세라믹 콘덴서(100)의 제조 방법에서는 미소성 칩 형상 세라믹 소체(21)를 소성하고, 소성이 완료된 칩 형상 세라믹 소체(11)를 얻은 후에 칩 형상 세라믹 소체(11)의 양단에 외부전극용 페이스트를 도포하고 베이킹하여, 제1 외부전극(14) 및 제2 외부전극(15)을 형성했다. 변형예 2에서는 이 방법을 변경한다.
구체적으로 변형예 2에서는 우선, 소성 공정 전에 미소성 칩 형상 세라믹 소체(21)의 양단에 외부전극용 페이스트를 도포한다. 그리고 소성 공정에서 외부전극용 페이스트를 베이킹하여, 칩 형상 세라믹 소체(11)의 양단에 제1 외부전극(14) 및 제2 외부전극(15)을 각각 형성한다.
이와 같이 제1 외부전극(14), 제2 외부전극(15)의 형성 방법을 변경해도 된다.
(지그(1000))
다음으로 상술한 적층 세라믹 콘덴서(100)의 제조 방법에서 사용한 지그(1000)에 대해 설명한다.
도 6, 도 7(A)~(D), 도 8(A)~(C)에 지그(1000)를 나타낸다. 단, 도 6은 지그(1000)의 평면도이다. 도 7(A)~(D)는 각각 지그(1000)의 단면도이다. 도 7(A)는 도 6의 일점쇄선 화살표 S-S 부분을 나타낸다. 도 7(B)는 도 6의 일점쇄선 화살표 T-T 부분을 나타낸다. 도 7(C)는 도 6의 일점쇄선 화살표 U-U 부분을 나타낸다. 도 7(D)는 도 6의 일점쇄선 화살표 V-V 부분을 나타낸다. 도 8(A)는 지그(1000)의 주요부 평면도이다. 도 8(B), (C)는 각각 지그(1000)의 주요부 단면도이다. 한편 도 8(A)는 도 6에서의 지그(1000)의 우측 위 가장자리 부분을 나타낸다. 도 8(B)는 도 6의 일점쇄선 화살표 S-S 부분을 나타낸다. 도 8(C)는 도 6의 일점쇄선 화살표 U-U 부분을 나타낸다.
한편, 지그(1000)는 세로방향(X), 세로방향(X)에 직교하는 가로방향(Y), 세로방향(X) 및 가로방향(Y)에 각각 직교하는 높이방향(Z)을 가지고 있고, 이하의 설명에서 이들 방향을 언급하는 경우가 있다. 또한 세로방향(X) 및 가로방향(Y)을 포함하는 평면을 기준 평면이라고 부르는 경우가 있고, 이하의 설명에서 기준 평면을 언급하는 경우가 있다.
지그(1000)는 높이방향(Z)으로, 아래부터 위로 순서대로 적층된 제1 선상 부재군(1G), 제2 선상 부재군(2G), 제3 선상 부재군(3G), 제4 선상 부재군(4G), 제5 선상 부재군(5G), 제6 선상 부재군(6G), 제7 선상 부재군(7G)을 가지고 있다. 단, 선상 부재군의 수는 7개에 한정되지는 않고, 7개에서 증감시키는 것이 가능하다.
본 실시형태에서는 제1 선상 부재군(1G)은 세로방향(X)으로 연장되는 7개의 직선상의 선상 부재(1)를 포함하고 있다. 7개의 선상 부재(1)는 서로 평행하게, 배치 피치(D)로 배치되어 있다. 배치 피치란, 이간하여 배치된 인접하는 2개의 선상 부재의 중심간 거리를 말한다.
제2 선상 부재군(2G)은 가로방향(Y)으로 연장되는 7개의 직선상의 선상 부재(2)를 포함하고 있다. 7개의 선상 부재(2)는 서로 평행하게, 배치 피치(E)로 배치되어 있다. 한편, 피치(E)는 피치(D)와 동일한 크기이어도 되고, 피치(D)와 다른 크기이어도 된다.
제3 선상 부재군(3G)은 세로방향(X)으로 연장되는 8개의 직선상의 선상 부재(3)를 포함하고 있다. 8개의 선상 부재(3)는 서로 평행하게, 배치 피치(D)로 배치되어 있다. 제3 선상 부재군(3G)의 선상 부재(3)는 제1 선상 부재군(1G)의 선상 부재(1)에 대하여, 높이방향(Z)으로 보았을 때, 선상 부재(1)와 선상 부재(3)의 피치가 모든 부분에서 균등해지도록 배치되어 있다. 한편 도 6의 평면도에서는 제3 선상 부재군(3G)의 선상 부재(3)는 후술할 제7 선상 부재군(7G)의 선상 부재(7)의 바로 아래에 배치되기 때문에 보이지 않는다.
제4 선상 부재군(4G)은 가로방향(Y)으로 연장되는 8개의 직선상의 선상 부재(4)를 포함하고 있다. 8개의 선상 부재(4)는 서로 평행하게, 배치 피치(E)로 배치되어 있다. 제4 선상 부재군(4G)의 선상 부재(4)는 제2 선상 부재군(2G)의 선상 부재(2)에 대하여, 높이방향(Z)으로 보았을 때, 선상 부재(2)와 선상 부재(4)의 피치가 모든 부분에서 균등해지도록 배치되어 있다. 한편 도 6의 평면도에서는 제4 선상 부재군(4G)의 선상 부재(4)는 후술할 제6 선상 부재군(6G)의 선상 부재(6)의 바로 아래에 배치되기 때문에 보이지 않는다.
제5 선상 부재군(5G)은 세로방향(X)으로 연장되는 8개의 직선상의 선상 부재(5)를 포함하고 있다. 8개의 선상 부재(5)는 서로 평행하게, 배치 피치(D)로 배치되어 있다. 제5 선상 부재군(5G)의 선상 부재(5)는 각각 제3 선상 부재군(3G)의 선상 부재(3)의 바로 위에 배치되어 있다. 그리고 도 6의 평면도에서는 제5 선상 부재군(5G)의 선상 부재(5)는 후술할 제7 선상 부재군(7G)의 선상 부재(7)의 바로 아래에 배치되기 때문에 보이지 않는다.
제6 선상 부재군(6G)은 가로방향(Y)으로 연장되는 8개의 직선상의 선상 부재(6)를 포함하고 있다. 8개의 선상 부재(6)는 서로 평행하게, 배치 피치(E)로 배치되어 있다. 제6 선상 부재군(6G)의 선상 부재(6)는 각각 제4 선상 부재군(4G)의 선상 부재(4)의 바로 위에 배치되어 있다.
제7 선상 부재군(7G)은 세로방향(X)으로 연장되는 8개의 직선상의 선상 부재(7)를 포함하고 있다. 8개의 선상 부재(7)는 서로 평행하게, 배치 피치(D)로 배치되어 있다. 제7 선상 부재군(7G)의 선상 부재(7)는 각각, 제5 선상 부재군(5G)의 선상 부재(5)의 바로 위에 배치되어 있다.
선상 부재(1~7)의 개수는 각각 임의이고, 증감시킬 수 있다.
본 실시형태에서는 선상 부재(1, 3, 5, 7)와 선상 부재(2, 4, 6)가 직교하고 있다. 즉, 90°의 각도에서 교차하고 있다. 단, 선상 부재(1, 3, 5, 7)와 선상 부재(2, 4, 6)가 교차하는 각도는 90°에 한정되지는 않고 90°에서 증감시킬 수 있다.
본 실시형태에서는 선상 부재(1~7)에 각각 절단면의 형상이 원형이고 면적 및 직경이 동일한 크기인 것을 사용했다. 단, 선상 부재(1~7)의 절단면 형상, 면적, 직경 등은 임의이고, 자유롭게 선택할 수 있다. 또한, 선상 부재(1~7)의 절단면 형상, 면적, 직경 등은 선상 부재마다 달라도 된다.
본 실시형태에서는 선상 부재(1~7)의 재질(소재)에 세라믹을 사용했다. 세라믹으로는 예를 들면, SiC, 지르코니아, 이트리아 안정화 지르코니아, 알루미나, 멀라이트 등을 사용할 수 있다. 단, 선상 부재(1~7)의 재질은 임의이고, 세라믹 대신 니켈, 알루미늄, 인코넬(등록상표), SUS 등의 금속이나, 폴리테트라플루오로에틸렌(PTFE; polytetrafluoroethylene), 폴리프로필렌(ＰP; polypropylene), 아크릴 수지, ABS(Acrylonitrile butadiene styrene)-라이크 수지, 기타 내열 수지 등의 수지 재료나, 카본이나, 금속과 세라믹으로 이루어지는 복합 재료 등을 사용해도 된다.
선상 부재(1~7)의 표면은 SiC, 지르코니아, 이트리아 안정화 지르코니아, 알루미나, 멀라이트 등의 세라믹이나 니켈 등의 금속에 의해 더 코팅되어 있어도 된다.
지그(1000)는 예를 들면, 세라믹의 분말, 바인더 수지, 용제 등을 습식 혼합한 것을 성형하여 미소성 세라믹 선상 부재를 제작하고, 그 미소성 세라믹 선상 부재를 사용하여 미소성 구조체를 제작하고, 그 구조체를 소성함으로써 제작할 수 있다.
상기 구성으로 이루어지는 지그(1000)는 복수개의 칩수납부(8)를 포함하고 있다. 칩수납부(8)는 상방에 개구(8a)를 가진다. 칩수납부(8)는 칩 형상 세라믹 소체를 수납하기 위한 것이다.
복수개의 칩수납부(8)는 지그(1000)에 규칙성을 가져서 형성되어 있다. 본 실시형태에서는 복수개의 칩수납부(8)는 지그(1000)의 주면에, 매트릭스 형상(바둑판의 눈형상)으로 형성되어 있다. 단, 칩수납부(8)의 배치는 매트릭스 형상에 한정되지는 않는다.
칩수납부(8)는 각각 칩 형상 세라믹 소체를 하방으로부터 지지하는 바닥부(8b)와 개구(8a)에 의해 개구된 측벽부(8c)를 가진다. 본 실시형태에서는 하나의 칩수납부(8)가 하나의 바닥부(8b)와 4개의 측벽부(8c)를 가지고 있다. 단, 측벽부(8c)의 수는 4개에 한정되지는 않고 4개에서 증감시킬 수 있다.
칩수납부(8)는 칩 형상 세라믹 소체를 제한없이 수납한다.
도 8(A)에 나타내는 바와 같이 칩수납부(8)의 바닥부(8b)는 선상 부재(2)의 윗면(능선)에 의해 구성되어 있다. 바닥부(8b)는 서로 인접하는 2개의 선상 부재(2) 사이의 간극에 의해 구성된, 바닥부(8b)의 이면에 연통되는 바닥부 스루홀(through hole)(8d)을 가지고 있다.
도 8(B), (C)에 나타내는 바와 같이 칩수납부(8)의 측벽부(8c)는 선상 부재(4, 6) 또는 선상 부재(3, 5, 7)에 의해 형성되어 있다. 측벽부(8c)는 선상 부재(4)와 선상 부재(6) 사이의 간극, 선상 부재(3)와 선상 부재(5) 사이의 간극, 선상 부재(5)와 선상 부재(7) 사이의 간극 등에, 인접하는 다른 칩수납부(8)에 측벽부 스루홀(8e)을 가지고 있다.
(지그(1000)의 특징 1)
상술한 구조로 이루어지는 지그(1000)를 사용하면 칩 형상 세라믹 소체를 하나씩 독립적으로 칩수납부(8)에 수납한 상태로 칩 형상 세라믹 소체 가공 공정(예를 들면 소성 공정)을 실시할 수 있기 때문에 칩 형상 세라믹 소체별 가공 조건의 불균일을 저감할 수 있다. 따라서, 지그(1000)를 사용하여 제조된 세라믹 전자부품은 품질(특성 및 형상 등)의 불균일이 억제된다.
또한, 지그(1000)를 사용하면 칩 형상 세라믹 소체 가공 공정(예를 들면 소성 공정) 시에 칩 형상 세라믹 소체끼리 접촉하지 않기 때문에 칩 형상 세라믹 소체 가공 공정을 거친 칩 형상 세라믹 소체끼리가 서로 부착되기 어렵다. 또한 칩 형상 세라믹 소체가 무른 경우에도 서로 충돌하여 파손되기 어렵다. 따라서, 지그(1000)를 사용하면 세라믹 전자부품의 불량품률을 저감할 수 있다.
또한, 지그(1000)를 사용하면 칩 형상 세라믹 소체를 단시간에 용이하게 칩수납부(8)에 수납할 수 있기 때문에 세라믹 전자부품을 높은 생산성으로 제조할 수 있다.
또한, 지그(1000)의 재질(소재)에 세라믹을 사용한 경우에는 다른 재질과 비교하여 내열성이 높기 때문에, 가공 공정이 합성 공정이나 소성 공정 등 가열을 수반하는 것이어도, 지그(1000)의 파손이나 변형을 억제할 수 있다. 또한, 지그(1000)의 재질이 세라믹이면, 합성 분위기나 소성 분위기에 대한 주위를 기울이는 것을 경감시킬 수 있다. 예를 들면, 지그(1000)의 재질이 니켈이면, 분위기 중의 산소를 흡수하여 분위기를 변화시켜버릴 우려가 있지만, 지그(1000)의 재질이 세라믹이면, 그와 같은 문제는 일어나기 어렵다. 또한, 지그(1000)의 재질이 세라믹이면, 칩 형상 세라믹 소체와의 반응에 대한 주위를 기울이는 것을 경감시킬 수 있다. 예를 들면, 지그(1000)의 재질이 철이면, 칩 형상 세라믹 소체와 반응해버릴 우려가 있지만, 지그(1000)의 재질이 세라믹이면, 그와 같은 문제는 일어나기 어렵다.
또한, 지그(1000)는 선상 부재(1~7)가 대략 직선상이고 굴곡부가 없기 때문에, 물리적 충격에 강하다. 또한, 온도 변화에 의해 스트레스가 가해져도 파손되기 어렵다. 따라서, 지그(1000)는 재질에 세라믹 등의 충격에 약한 것을 사용한 경우에도 파손되기 어렵다.
(지그(1000)의 특징 2)
높은 생산성으로 세라믹 전자부품을 제조하기 위해 소성 공정 등의 칩 형상 세라믹 소체 가공 공정에서 칩 형상 세라믹 소체를 수납한 복수개의 지그를 복수단으로 쌓아 겹쳐서 사용하는 경우가 있다. 그러나 종래의 지그에는 복수단으로 쌓아 겹쳐서 사용하면, 수납부의 통기성이 악화된다는 문제가 있었다.
이에 반해, 지그(1000)는 칩수납부(8)의 상방에 마련된 개구(8a) 외에, 측벽부(8c)에 측벽부 스루홀(8e)이 형성되고, 바닥부(8b)에 바닥부 스루홀(8d)이 형성되어 있다. 한편, 측벽부 스루홀(8e)이나 바닥부 스루홀(8d)은 칩 형상 세라믹 소체가 통과할 수 없는 크기, 형상으로 하는 것이 바람직하다.
지그(1000)는 개구(8a) 외에, 가스가 통과할 수 있는 측벽부 스루홀(8e) 및 바닥부 스루홀(8d)을 포함하고 있기 때문에 양호한 통기성을 포함하고 있다. 따라서, 지그(1000)를 사용하면 통기성이 나쁜 것에 기인하는 가공 불량을 억제할 수 있다.
(지그(1000)의 칩수납부(8)의 치수에 대해)
지그(1000)는 하나의 칩수납부(8)에 하나의 칩 형상 세라믹 소체가 수납되는 것으로 설계되어 있다. 본 실시형태에서 칩수납부(8)에는 직방체 형상의 칩 형상 세라믹 소체를 세운 상태(칩 형상 세라믹 소체의 긴쪽 변을 높이방향(Z)과 평행하게 한 상태)로 수납하는 것을 상정하고 있다.
본 실시형태에서의 요건을 더 상세하게 설명하자면, 칩수납부(8)의 치수는 칩 형상 세라믹 소체가 들어가기 쉽도록 여유를 가진 치수인 것이 필요하다. 그러나, 칩수납부(8)의 치수는 칩 형상 세라믹 소체가 눕혀진 상태로 수용되는 것이어서는 안 된다. 또한, 칩수납부(8)의 치수는 2개 이상의 칩 형상 세라믹 소체가 세워진 상태로 나란히 수용되는 것이어서는 안 된다. 또한, 칩수납부(8)의 치수는 일단 칩수납부(8)에 수용된 칩 형상 세라믹 소체가 진동을 가함으로써 간단히 밖으로 튀어나오는 것이어서는 안 된다. 또한, 칩수납부(8)의 치수는 2개 이상의 칩 형상 세라믹 소체가 세워진 상태로 상하로 겹쳐서 수용되는 것이어서도 안 된다.
이상의 요건을 충족하기 위해, 칩수납부(8)의 치수는 도 9(A)에 나타내는 높이방향으로 상방에서 본 칩수납부(8)의 측벽부(8c)의 내접원의 직경 치수(P) 및, 도 9(B)에 나타내는 높이방향에 직교하는 측면방향으로 본 칩수납부(8)의 바닥부(8b)부터 개구(8a)까지의 치수로 규정되는 깊이 치수 (Q)가 다음 식(1)을 만족하는 것이 바람직하다.
(P/2)＜Q＜(3√2/2)P···(1)
이하에, 칩수납부(8)의 치수가 식(1)을 만족하는 것이 바람직한 이유에 대해 설명한다. 단, 칩수납부(8)에 수납하는 칩 형상 세라믹 소체의 치수는 많은 세라믹 전자부품에서 채용되고 있는 형상인 폭 치수를 a로 했을 때, 두께 치수가 a이고 길이 치수가 2a인 것을 상정한다.
칩수납부(8)의 치수는 칩 형상 세라믹 소체가 들어가기 쉽도록 여유를 가진 치수인 것이 필요한데, 세워진 상태로 칩수납부(8)에 수용된 칩 형상 세라믹 소체가 칩수납부(8) 내에서 주회방향으로 회전할 수 있으면, 여유를 가진 치수라고 할 수 있다. 그러기 위해서는 다음 식(2)를 만족할 필요가 있다. 식(2)는 높이방향으로 본 칩 형상 세라믹 소체의 대각선 치수인 (√2)a가 내접원의 직경 치수 (P)보다도 작은 것을 규정하고 있으며, 칩 형상 세라믹 소체가 칩수납부(8) 내에서 회전 가능한 것임을 규정하고 있다.
(√2)a＜P···(2)
칩수납부(8)의 치수는 하나의 칩 형상 세라믹 소체가 눕혀진 상태로 수용되는 것이어서는 안 된다. 또한, 칩수납부(8)의 치수는, 2개 이상의 칩 형상 세라믹 소체가 세워진 상태로 나란히 수용되는 것이어서도 안 된다. 그러기 위해서는 폭 치수 a의 2배의 치수이고 두께 치수 a의 2배의 치수이며, 길이 치수이기도 한 2a가 내접원의 직경 치수 (P)보다도 크면 된다. 즉, 다음 식(3)을 만족하면 된다.
P＜2a···(3)
칩수납부(8)의 치수는 일단 칩수납부(8)에 적정하게 수용된 칩 형상 세라믹 소체가 진동을 가함으로써 간단히 밖으로 튀어나오는 것이어서는 안 된다. 그러기 위해서는 칩수납부(8)의 깊이 (Q)가 칩 형상 세라믹 소체의 길이 치수 2a의 0.5배(절반)보다도 크면 된다. 즉, 2a×0.5＜Q이면 되고, 다음 식(4)를 만족하면 된다.
a＜Q···(4)
칩수납부(8)에 2개 이상의 칩 형상 세라믹 소체가 세워진 상태로 상하로 겹쳐서 수용되지 않기 위해서는, 칩수납부(8)의 깊이 (Q)가 칩 형상 세라믹 소체의 길이 치수 2a의 1.5배보다도 작으면 된다. 불필요한 칩 형상 세라믹 소체가 위에 수용되었다고 해도 진동을 가하거나, 지그를 기울이거나, 진동을 가하면서 지그를 기울임으로써 위에 수용된 불필요한 칩 형상 세라믹 소체가 용이하게 칩수납부(8)의 외부로 제거된다. 따라서, Q＜2a×1.5이면 되고, 다음 식(5)를 만족하면 된다.
Q＜3a···(5)
식(3)과 식(4)로부터 (P/2)＜a＜Q가 성립하고, 추가로 다음 식(6)이 성립한다.
(P/2)＜Q···(6)
또한, 식(2)와 식(5)로부터 Q＜3a＜(3√2/2)P가 성립하고, 추가로 다음 식(7)이 성립한다.
Q＜(3√2/2)P···(7)
그리고 식(6)과 식(7)을 조합함으로써, 식(1)이 성립한다.
(P/2)＜Q＜(3√2/2)P···(1)
지그(1000)는 칩수납부(8)의 치수가 높이방향으로 상방에서 본 칩수납부(8)의 측벽부(8c)의 내접원 직경 치수를 P, 높이방향에 직교하는 측면방향으로 본, 칩수납부(8)의 바닥부(8b)부터 개구(8a)까지의 치수로 규정되는 깊이 치수를 Q로 했을 때, 식(1)을 만족하는 것이 바람직하다.
지그(1000)의 칩수납부(8)의 치수가 식(2) 및 식(3)을 만족하는 것을 전제로 하여 식(1)을 만족할 때, 칩수납부(8)는 칩 형상 세라믹 소체를 수납하는 충분한 여유가 있고, 칩수납부(8)에 칩 형상 세라믹 소체가 눕혀진 상태로 수용되지 않으면서, 2개 이상의 칩 형상 세라믹 소체가 세워진 상태로 나란히 수용되지 않고, 일단 칩수납부(8)에 적정하게 수용된 칩 형상 세라믹 소체에 진동을 가함으로써 간단히 밖으로 튀어나오지 않고, 또한 칩수납부(8)에 2개 이상의 칩 형상 세라믹 소체가 세워진 상태로 상하로 겹쳐 수용되지 않는다.
(지그(1000)의 변형예 1)
복수개의 세라믹 전자부품을 제조하는 공장이나 동일한 종류의 세라믹 전자부품이라도, 크기 등이 다른 복수개의 제품을 제조하는 공장에서는 예를 들면, 칩수납부(8)의 크기, 형상 등이 다른 복수 종류의 지그(1000)를 포함하여 사용하는 것이 필요해지는 경우가 있다.
이 경우에는, 지그(1000)의 종류를 용이하게 분별하는 것이 중요하다. 지그(1000) 선별에 시간이 소요된다면 세라믹 전자부품의 생산성이 저하되기 때문이다. 또한, 지그(1000)의 종류를 잘못 사용한 경우에는, 제조된 세라믹 전자부품의 특성이나 형상에 불량이 발생할 우려가 있기 때문이다. 예를 들면, 작은 칩 형상 세라믹 소체를 큰 칩수납부(8)를 포함한 지그(1000)를 사용해서 가공하거나, 큰 칩 형상 세라믹 소체를 작은 칩수납부(8)를 포함한 지그(1000)를 사용해서 가공한 경우이다.
따라서 지그(1000)의 종류를 용이하게 분별할 수 있도록 지그(1000)의 일부분에, 다른 부분과 상이한 특이한 특징을 포함하는 것도 바람직하다. 상이한 특이한 특징이란 예를 들면, 색이다. 지그(1000)의 일부분에, 다른 부분과 상이한 색을 준 경우, 지그(1000)의 통기성이나 내열성, 물리적 충격에 대한 내성 등을 저하시키지 않을 것으로 생각되어 적합하다. 단, 상이한 특이한 특징은 색에 한정되지는 않고, 지그(1000)의 형상을 변경하거나, 표식이 되는 부재를 추가해도 된다.
다음과 같은 구체예를 생각할 수 있다. 상술한 지그(1000)는 선상 부재(1~7)에 의해 구성되어 있는데, 그 중 1종류의 선상 부재를 다른 선상 부재와 상이한 색으로 하는 방법을 생각할 수 있다. 예를 들면, 칩수납부(8)의 크기(예를 들면, 대, 중, 소)에 따라 지그(1000)별로 선상 부재(1)의 색을 적색계통의 색, 청색계통의 색, 녹색계통의 색 등으로 구분하는 방법이다. 또한, 어느 지그(1000)에서도 나머지 선상 부재(2~7)의 색은 선상 부재(1)와 다른 색으로 한다. 이 방법에 따르면, 지그(1000) 종류의 분별이 용이해진다.
한편, 선상 부재의 색을 변경하는 방법으로는 예를 들면, 선상 부재(1)의 재료에 내열 잉크나, 컬러 지르코니아 등을 첨가하는 방법이 있다. 이 방법이면, 특히 지그(1000)의 소재에 세라믹을 포함하는 경우에도 지그(1000)의 내열성을 저하시키지 않아 적합하다. 한편, 이 경우에는 제1 선상 부재군(1G)에 속하는 선상 부재(1)에 착색하는 것이 보다 바람직하다. 제1 선상 부재군(1G)에 속하는 선상 부재(1)는 칩수납부(8)에 수용된 칩 형상 세라믹 소체와 접하지 않기 때문에, 착색에 의한 칩 형상 세라믹 소체로의 영향을 없애거나 혹은 최소한으로 할 수 있다고 생각되기 때문이다.
변형예 1에 따른 지그(1000)는 지그 종류의 분별이 용이하게 되어 있다.
(지그(1000)의 변형예 2)
지그(1000)를 높이방향(Z)에서 복수개의 부분으로 분리 가능하게 하는 것도 바람직하다.
도 10(A), (B)에, 지그(1000)를 하부분(1000A)과 상부분(1000B)으로 분리 가능하게 한 변형예 2를 나타낸다. 또한, 도 10(A)는 하부분(1000A)과 상부분(1000B)을 분리시킨 상태를 나타내고, 도 10(B)는 하부분(1000A)과 상부분(1000B)을 합체시킨 상태를 나타낸다. 하부분(1000A)은 선상 부재(1~5)에 의해 형성되어 있다. 상부분(1000B)은 선상 부재(6, 7)에 의해 형성되어 있다.
하부분(1000A)은 하측벽부(8ca)를 가지는 하부 칩수납부(8f)를 포함하고 있다. 상부분(1000B)은 상측벽부(8cb)를 가지는 상부 칩수납부(8g)를 포함하고 있다. 하부분(1000A)과 상부분(1000B)을 합체시킨 경우, 칩수납부(8)는 하부 칩수납부(8f)와 상부 칩수납부(8g)로 구성된다. 또한, 측벽부(8c)는 하측벽부(8ca)와 상측벽부(8cb)로 구성된다.
지그(1000)는 칩수납부(8)에 수납된 칩 형상 세라믹 소체(200)의 머리가 개구(8a)로부터 칩수납부(8) 밖으로 나온 편이 좋은 경우와, 나오지 않은 편이 좋은 경우가 있다.
예를 들면, 칩수납부(8)로부터 칩 형상 세라믹 소체(200)를 꺼낼 때에는 일반적으로 칩 형상 세라믹 소체(200)의 머리가 칩수납부(8) 밖으로 나온 편이 좋다. 칩수납부(8)의 깊이가 작을수록 칩 형상 세라믹 소체(200)를 꺼내기 쉽기 때문이다. 이 경우에는 지그(1000)는 상부분(1000B)을 떼어내고, 칩 형상 세라믹 소체(200)의 머리를 칩수납부(8) 밖으로 꺼낼 수 있다. 즉, 칩수납부(8)의 깊이를 작게 할 수 있다.
한편, 칩수납부(8)에 칩 형상 세라믹 소체(200)를 수납할 때에는 일반적으로 칩 형상 세라믹 소체(200)의 머리가 칩수납부(8) 밖으로 나와 있지 않은 편이 좋다. 칩 형상 세라믹 소체(200)의 머리가 칩수납부(8) 밖으로 나와 있으면, 칩수납부(8)에 우선 수납된 칩 형상 세라믹 소체(200)에 의해 아직 수납되지 않은 다른 칩 형상 세라믹 소체가 다른 칩수납부(8)에 수납되는 것이 저해될 우려가 있기 때문이다. 이 경우에는 하부분(1000A)과 상부분(1000B)을 합체시켜 칩 형상 세라믹 소체(200)의 머리가 칩수납부(8) 밖으로 나오지 않게 할 수 있다. 즉, 칩수납부(8)의 깊이를 크게 할 수 있다.
한편, 상부분(1000B)은 칩수납부(8)에 수용된 칩 형상 세라믹 소체(200)의 머리를 외부로 꺼낼지 여부를 위해 떼어내거나 떼어내지 않기 위한 것이므로 하부분(1000A)의 높이방향의 크기를, 상부분(1000B)의 높이방향의 크기보다 크게 하는 것도 바람직하다.
한편 지그(1000)는 높이방향(Z)에서 3개 이상의 부분으로 분리 가능하게 해도 된다.
변형예 2의 지그(1000)는 지그(1000)를 높이방향(Z)에서 복수개의 부분으로 분리 가능하기 때문에 칩수납부(8)의 깊이를 변경할 수 있다.
(지그(1000)의 변형예 3)
지그(1000)에서 칩수납부(8)를 하방으로부터 상방을 향함에 따라 측벽부(8c)에 둘러싸인 면적이 커지도록 하는 것도 바람직하다. 칩 형상 세라믹 소체의 수납 및 꺼냄이 용이해지기 때문이다.
도 11에 칩수납부(8)를 하방으로부터 상방을 향함에 따라 측벽부(8c)에 둘러싸인 면적이 커지도록 한, 지그(1000)의 변형예 3을 나타낸다. 변형예 3에서는 선상 부재(1)의 직경=선상 부재(2)의 직경=선상 부재(3)의 직경＜선상 부재(4)의 직경=선상 부재(5)의 직경＜선상 부재(6)의 직경=선상 부재(7)의 직경으로 함으로써, 칩수납부(8)의 개구 크기를 하측에서 상측을 향해 크게 하고 있다. 단, 각 선상 부재(1~7)의 직경은 적절히 변경해도 된다. 또한, 칩수납부(8)의 개구 크기를 하측에서 상측을 향해 크게 하는 방법은 선상 부재(1~7)의 직경의 크기를 조정하는 방법에 한정되지는 않고, 다른 방법을 취해도 된다.
(지그(1000)의 변형예 4)
도 12(A), (B)에 변형예 4에 따른 지그(1000)를 나타낸다. 단, 도 12(A), (B)는 각각 지그(1000)의 단면도이다.
변형예 4에 따른 지그(1000)는 선상 부재의 배치 피치에 변경을 가했다. 즉, 상술한 지그(1000)에서는 세로방향(X)으로 연장되는 복수개의 선상 부재(3)가 가로방향(Y)에 배치 피치(D)로 평행하게 배치되어 있었다. 가로방향(Y)으로 연장되는 복수개의 선상 부재(4)가 세로방향(X)에 배치 피치(E)로 평행하게 배치되어 있었다. 세로방향(X)으로 연장되는 복수개의 선상 부재(5)가 가로방향(Y)에 배치 피치(D)로 평행하게 배치되어 있었다. 가로방향(Y)으로 연장되는 복수개의 선상 부재(6)가 세로방향(X)에 배치 피치(E)로 평행하게 배치되어 있었다. 세로방향(X)으로 연장되는 복수개의 선상 부재(7)가 가로방향(Y)에 배치 피치(D)로 평행하게 배치되어 있었다. 그리고 지그(1000)의 주면의 전체 면에 칩수납부(8)가 매트릭스 형상으로 형성되어 있었다.
변형예 4는 이를 변경하여 선상 부재(3, 4, 5, 6, 7)에서 이간하여 배치된, 인접하는 2개의 선상 부재의 중심간 거리인 배치 피치를 부분적으로 다르게 했다. 구체적으로는 선상 부재(3, 5, 7)에 대해서는, 큰 배치 피치(DB)와 작은 배치 피치(DS)를 교대로 반복했다. 선상 부재(4, 6)에 대해서는, 큰 배치 피치(EB)와 작은 배치 피치(ES)를 교대로 반복했다. 한편 다음에 설명하는 통기성 향상을 위해서는, 큰 배치 피치(DB)의 크기는 작은 배치 피치(DS)의 120% 이상인 것이 바람직하다. 또한, 큰 배치 피치(EB)의 크기는 작은 배치 피치(ES)의 120% 이상인 것이 바람직하다.
이 결과, 변형예 4에 따른 지그(1000)의 주면에는 칩 형상 세라믹 소체를 수납 할 수 있는 칩수납부(8)와, 칩 형상 세라믹 소체를 수납할 수 없는 비(非)-칩수납부(38)가 형성된다.
지그의 주면의 전체 면에 칩수납부(8)를 형성하면, 수용된 칩 형상 세라믹 소체에 의해 통기성이 저하되는 경우가 있다. 이에 반해, 변형예 4에 따른 지그(1000)에서는 칩 형상 세라믹 소체를 수납할 수 없는 비-칩수납부(38)를 마련하고 있기 때문에 통기성이 향상된다.
(제1 실시형태에 따른 세라믹 전자부품(적층 세라믹 콘덴서(100))의 제조 방법의 우위점)
본 실시형태의 세라믹 전자부품의 제조 방법에는 칩 형상 세라믹 소체(21)를 지그(1000)의 칩수납부(8)에 수용한 상태로 칩 형상 세라믹 소체 가공 공정(예를 들면 소성 공정)을 실시하기 위해 가공 후의 칩 형상 세라믹 소체(11)는 품질(전기적 특성이나 형상 등)의 불균일이 억제되어 있다. 즉, 어느 칩수납부(8)에 수용되어 가공된 칩 형상 세라믹 소체(11)이어도 극히 가까운 품질을 포함할 수 있다.
따라서, 본 실시형태의 세라믹 전자부품의 제조 방법에 따르면, 제조된 세라믹 전자부품(적층 세라믹 콘덴서(100))의 품질에서 불균일의 발생이 억제된다.
또한, 본 실시형태의 세라믹 전자부품의 제조 방법에 따르면 칩 형상 세라믹 소체 가공 공정(예를 들면 소성 공정)을 거친 칩 형상 세라믹 소체(11)끼리가 서로 부착되는 것이 억제되어 있다.
또한, 본 실시형태의 세라믹 전자부품의 제조 방법에 따르면 통기성이 높은 지그(1000)를 사용함으로써 예를 들면, 탈지 공정 등의 반응 관계 공정에서는 가공시간(처리시간)을 단축할 수 있는 경우가 있다.
따라서, 본 실시형태의 세라믹 전자부품의 제조 방법에 따르면 불량품률은 낮고, 높은 생산성으로 세라믹 전자부품을 제조할 수 있다.
[제2 실시형태]
제2 실시형태는 제1 실시형태로부터 칩 형상 세라믹 소체 가공 공정에서 사용하는 지그를 변경했다. 즉, 제1 실시형태에서는 상술한 지그(1000)를 사용하여 칩 형상 세라믹 소체 가공 공정(예를 들면 소성 공정)을 실시했으나, 제2 실시형태에서는 이를 변경하여, 도 13(A), (B)에 나타내는 지그(2000)를 사용하여 칩 형상 세라믹 소체 가공 공정을 실시한다. 단, 도 13(A)는 지그(2000)의 평면도이다. 도 13(B)는 지그(2000)의 단면도이며, 도 13(A)의 일점쇄선 화살표 R-R부분을 나타낸다.
지그(2000)는 높이방향에서 상방으로부터 보았을 때 직사각형이고, 상측 주면과 하측 주면을 가지고 있다.
지그(2000)는 상측 주면에 복수개의 칩수납부(28)가 매트릭스 형상으로 형성되어 있다. 높이방향에서 상부으로부터 보았을 때 칩수납부(28)의 형상은 각각 직사각형이다.
각 칩수납부(28)는 높이방향의 상방이 개구(28a)에 의해 개구되어 있다. 각 칩수납부(28)는 칩 형상 세라믹 소체를 하방으로부터 지지하는 바닥부(28b)를 가지고 있다. 각 칩수납부(28)는 인접하는 칩수납부(28)와 구획되는 측벽부(28c)를 가지고 있다. 바닥부(28b) 및 측벽부(28c)중 적어도 한쪽에, 칩 형상 세라믹 소체가 통과할 수 없는 크기, 형상의 스루홀이 형성되어 있어도 된다.
지그(2000)의 재질은 임의인데, 예를 들면 세라믹을 주성분으로 할 수 있다.
지그(2000)를 사용하여 제1 실시형태와 동일한 방법으로 적층 세라믹 콘덴서(100)(세라믹 전자부품)를 제조했다.
지그(2000)를 사용한 제2 실시형태에서도 품질의 불균일이 억제된 적층 세라믹 콘덴서(100)(세라믹 전자부품)를 제조할 수 있다.
또한, 소성 공정 등의 칩 형상 세라믹 소체 가공 공정을 거쳐도 가공 공정을 거친 칩 형상 세라믹 소체끼리가 서로 부착되는 것이 억제된다.
이상, 제1 실시형태 및 제2 실시형태에 따른 세라믹 전자부품의 제조 방법에 대해 설명했다. 그러나 본 발명이 상술한 내용에 한정되지는 않으며, 발명의 취지를 따라 다양한 변경을 이룰 수 있다.
예를 들면, 상기의 실시형태에서는 세라믹 전자부품으로서 적층 세라믹 콘덴서를 제조했지만, 제조하는 세라믹 전자부품은 적층 세라믹 콘덴서에 한정되지는 않고, 이 대신에 적층 세라믹 인덕터, 적층 세라믹 서미스터, 적층 세라믹 LC 부품, 적층 세라믹 기판 등의 적층형 세라믹 전자부품이나, 세라믹 공진기, 세라믹 필터, 세라믹 저항, 세라믹 서미스터, 세라믹 기판 등의 비적층형 세라믹 전자부품 등이어도 된다.
또한, 실시형태에 따른 세라믹 전자부품의 제조 방법에서는 칩 형상 세라믹 소체 가공 공정이 가열에 의한 소성 공정이었으나, 가공 공정은 가열에 의한 합성 공정에 한정되지는 않는다. 칩 형상 세라믹 소체 가공 공정은, 예를 들면 합성 공정, 탈지 공정, 세정 공정, 건조 공정, 외부전극 형성 공정(페이스트 도포, 도금, 스퍼터나 증착 등의 진공 성막 등), 외형 가공 공정(에지(edge)부 라운딩, 내부전극 단부의 노출, 기계가공, 기계연마, 샌드 블라스트, 액상 혹은 기체상에 의한 화학 에칭, 레이저나 플라즈마에 의한 가공 등), 어닐 공정, 에이징 공정, 분극 공정, 특성선별 공정, 외관선별 공정, 환경시험 공정(스트레스 인가를 포함해도 됨)등이어도 된다. 특히, 가열을 포함하는 공정에는 소재에 세라믹을 포함하는 지그를 이용하면 내열성이 높기 때문에 적합하다. 또한, 칩 형상 세라믹 소체를 기체나 액체에 폭로하는 공정에는, 칩수납부의 바닥부 및 측벽부 중 적어도 한쪽에 스루홀을 가지는 지그를 이용하면 통기성 및 통액성이 높기 때문에 적합하다.
본 발명의 실시형태에 따른 세라믹 전자부품의 제조 방법은, "과제의 해결 수단"에 기재한 바와 같다.
본 세라믹 전자부품의 제조 방법에서 칩 형상 세라믹 소체 가공 공정이 소성 공정인 것이 바람직하다. 이 경우에는 소성된 복수개의 소성이 완료된 칩 형상 세라믹 소체끼리가 서로 부착되기 어려워 불량품 발생이 억제된다.
칩 형상 세라믹 소체 수납 공정이 지그 상에 복수개의 칩 형상 세라믹 소체를 위치 및 상태를 불규칙하게 거치하고, 지그에 진동을 주는 및/또는 지그를 기울임으로써 지그 상에 거치된 복수개의 칩 형상 세라믹 소체를 칩수납부에 수납하는 것인 것도 바람직하다. 이 경우에는 용이하게, 단시간에, 칩 형상 세라믹 소체를 칩수납부에 수납할 수 있다.
칩 형상 세라믹 소체 제작 공정이, 복수개의 세라믹 그린시트가 포함된 마더 세라믹 그린시트를 제작하는 마더 세라믹 그린시트 제작 공정과, 복수개의 마더 세라믹 그린시트를 적층하고 일체화시켜, 마더 세라믹 그린시트 적층체를 제작하는 마더 세라믹 그린시트 적층체 제작 공정과, 마더 세라믹 그린시트 적층체를 각각의 칩 형상 세라믹 소체로 커팅하는 마더 세라믹 그린시트 적층체 커팅 공정을 포함하는 것이 바람직하다. 이 경우에는 품질(특성이나 형상 등)의 불균일이 억제된 적층형 세라믹 전자부품을 제조할 수 있다.
칩 형상 세라믹 소체 제작 공정이, 소정의 세라믹 그린시트의 주면에 내부전극용 페이스트를 도포하는 내부전극용 페이스트 도포 공정을 포함하는 것도 바람직하다. 이 경우에는 적층형 세라믹 전자부품의 내부에 용이하게 내부전극을 형성할 수 있다.
칩 형상 세라믹 소체 가공 공정 전에 미소성 칩 형상 세라믹 소체의 외표면에 외부전극용 페이스트를 도포하는 외부전극용 페이스트 도포 공정을 포함하는 것도 바람직하다. 혹은, 칩 형상 세라믹 소체 가공 공정 후에 소성 후 칩 형상 세라믹 소체의 외표면에 외부전극용 페이스트를 도포하는 외부전극용 페이스트 도포 공정과, 외부전극용 페이스트를 칩 형상 세라믹 소체의 외표면에 베이킹하는 외부전극용 페이스트 베이킹 공정을 포함하는 것도 바람직하다. 이들의 경우에는, 세라믹 전자부품의 외표면에 용이하게 외부전극을 형성할 수 있다.
칩 형상 세라믹 소체의 외표면에 형성된 외부전극의 외표면에 적어도 1층의 도금 전극층을 형성하는 도금 공정을 포함하는 것도 바람직하다. 이 경우에는, 도금 전극층으로 외부전극을 보호하거나, 외부전극의 솔더 젖음성을 향상시킬 수 있다.
지그가 소재에 세라믹을 포함하는 것도 바람직하다. 이 경우에는, 다른 재질과 비교하여 내열성이 높기 때문에 가공 공정이 합성 공정이나 소성 공정 등, 가열을 수반하는 것이어도 지그의 파손이나 변형을 억제할 수 있다. 또한, 지그의 재질이 세라믹이면, 합성 분위기나 소성 분위기에 대한 주위를 기울이는 것을 경감시킬 수 있다. 또한, 칩 형상 세라믹 소체와의 반응에 대한 주위를 기울이는 것을 경감시킬 수 있다.
지그가 복수개의 선상 부재에 의해 제작되는 것도 바람직하다. 이 경우에는, 구성 부재에 굴곡부가 없기 때문에 물리적 충격에 강한 지그를 얻을 수 있다. 또한, 온도 변화에 의해 스트레스가 가해져도 파손되기 어려운 지그를 얻을 수 있다.
지그는 세로방향과, 세로방향에 직교하는 가로방향과, 세로방향 및 가로방향에 직교하는 높이방향을 가지며, 복수개의 선상 부재는 복수개의 선상 부재군 중 어느 하나에 속하고, 복수개의 선상 부재군은 높이방향으로 적층되고, 하나의 선상 부재군에 속하는 복수개의 선상 부재는 각각 서로 평행하게 이간하여 배치되며, 높이방향으로 보았을 때, 소정의 층에 적층된 선상 부재군에 속하는 선상 부재와, 인접하는 다른 층에 적층된 다른 선상 부재군에 속하는 선상 부재가 서로 교차하고 있는 것도 바람직하다. 이 경우에는 선상 부재가 대략 직선상이며 굴곡부가 없기 때문에 물리적 충격에 강한 지그를 얻을 수 있다. 또한, 온도 변화에 의해 스트레스가 가해져도 파손되기 어려운 지그를 얻을 수 있다.
지그는, 바닥부가 하나의 선상 부재군에 속하는 1개 이상의 선상 부재에 의해 구성되고, 측벽부가 하나의 선상 부재군에 속하는 1개의 선상 부재이거나 또는 2개 이상의 선상 부재군에 각각 속하는 2개 이상의 선상 부재에 의해 구성되며, 바닥부가 바닥부의 이면에 연통되는 바닥부 스루홀을 가지며, 측벽부가 인접하는 다른 칩수납부에 연통되는 측벽부 스루홀을 가지고, 바닥부 스루홀이 바닥부를 구성하는 선상 부재군에서 서로 인접하는 2개의 선상 부재 사이의 간극에 의해 구성되고, 측벽부 스루홀이 측벽부를 구성하는 선상 부재의 상호간 간극에 의해 구성되는 것도 바람직하다. 이 경우에는 양호한 통기성을 포함한 지그를 얻을 수 있다. 따라서, 상기 지그를 사용하면 통기성이 나쁜 것에 기인하는 가공 불량을 억제할 수 있다.
적어도 하나의 선상 부재군에서 이간하여 배치된 인접하는 2개의 선상 부재의 중심간 거리인 배치 피치가 부분적으로 다른 것도 바람직하다. 이 경우에는 칩수납부 외에 칩 형상 세라믹 소체가 수납되지 않는 비-칩수납부를 마련할 수 있기 때문에 통기성을 향상시킬 수 있다.
칩수납부가 지그의 주면에 매트릭스 형상으로 형성되는 것도 바람직하다. 이 경우에는 지그에 다수개의 칩수납부를 마련할 수 있어 높은 생산성으로 세라믹 전자부품을 제조할 수 있다.
지그가 높이방향에서 복수개의 부분으로 분리 가능한 것도 바람직하다. 이 경우에는 칩 형상 세라믹 소체 수납 공정이나 칩 형상 세라믹 소체 가공 공정이나 칩 형상 세라믹 소체 꺼냄 공정 등에서 필요에 따라 칩 형상 세라믹 소체의 머리를 칩수납부로부터 꺼낼지 여부를 선택할 수 있다.
칩수납부가 하측으로부터 상측을 향함에 따라 개구 면적이 커지는 것도 바람직하다. 이 경우에는 칩 형상 세라믹 소체 수납 공정이나 칩 형상 세라믹 소체 꺼냄 공정의 효율이 향상된다.
상방에서 본 칩수납부의 측벽부의 내접원의 직경 치수를 P, 칩수납부의 깊이 치수를 Q로 했을 때, 하기 식(1)을 만족하는 것도 바람직하다.
(P/2)＜Q＜(3√2/2)P···(1)
이 경우에는 칩수납부는 칩 형상 세라믹 소체를 수납하는 충분한 여유가 있고, 칩수납부에 칩 형상 세라믹 소체가 눕혀진 상태로 수용되지 않으면서 2개 이상의 칩 형상 세라믹 소체가 세워진 상태로 나란히 수용되지 않고, 일단 칩수납부에 적정하게 수용된 칩 형상 세라믹 소체가 진동을 가함으로써 간단히 밖으로 튀어나오지 않고, 또한 칩수납부에 2개 이상의 칩 형상 세라믹 소체가 세워진 상태로 상하로 겹쳐서 수용되는 일이 없다.
1~7: 선상 부재
1G: 제1 선상 부재군
2G: 제2 선상 부재군
3G: 제3 선상 부재군
4G: 제4 선상 부재군
5G: 제5 선상 부재군
6G: 제6 선상 부재군
7G: 제7 선상 부재군
8: 칩수납부
8a: 개구
8b: 바닥부
8c: 측벽부
8d: 바닥부 스루홀
8e: 측벽부 스루홀
11: 칩 형상 세라믹 소체
11a: 비도전체층
12: 제1 내부전극층
13: 제2 내부전극층
14: 제1 외부전극
15: 제2 외부전극
21: 미소성 칩 형상 세라믹 소체
21a: 세라믹 그린시트
22, 23: 내부전극용 페이스트
31: 마더 세라믹 그린시트 적층체
31a: 마더 세라믹 그린시트
100: 적층 세라믹 콘덴서(세라믹 전자부품)
1000: 지그
1G: 제1 선상 부재군
2G: 제2 선상 부재군
3G: 제3 선상 부재군
4G: 제4 선상 부재군
5G: 제5 선상 부재군
6G: 제6 선상 부재군
7G: 제7 선상 부재군
8: 칩수납부
8a: 개구
8b: 바닥부
8c: 측벽부
8d: 바닥부 스루홀
8e: 측벽부 스루홀
11: 칩 형상 세라믹 소체
11a: 비도전체층
12: 제1 내부전극층
13: 제2 내부전극층
14: 제1 외부전극
15: 제2 외부전극
21: 미소성 칩 형상 세라믹 소체
21a: 세라믹 그린시트
22, 23: 내부전극용 페이스트
31: 마더 세라믹 그린시트 적층체
31a: 마더 세라믹 그린시트
100: 적층 세라믹 콘덴서(세라믹 전자부품)
1000: 지그
Claims (17)
- 복수개의 칩 형상 세라믹 소체를 제작하는 칩 형상 세라믹 소체 제작 공정과,
상기 칩 형상 세라믹 소체를 하방으로부터 지지하는 바닥부와, 상방이 개구된 측벽부를 가지는 복수개의 칩수납부가 형성된 지그(jig)를 준비하는 지그 준비 공정과,
상기 지그의 하나의 상기 칩수납부에 상기 칩 형상 세라믹 소체를 하나씩 수납하는 칩 형상 세라믹 소체 수납 공정과,
상기 지그의 상기 칩수납부에 수납된 상기 칩 형상 세라믹 소체를 가공하는 칩 형상 세라믹 소체 가공 공정과,
상기 칩 형상 세라믹 소체를 상기 지그의 상기 칩수납부로부터 꺼내는 칩 형상 세라믹 소체 꺼냄 공정을 포함한, 세라믹 전자부품의 제조 방법. - 제1항에 있어서,
상기 칩 형상 세라믹 소체 가공 공정이 소성 공정인, 세라믹 전자부품의 제조 방법. - 제1항 또는 제2항에 있어서,
상기 칩 형상 세라믹 소체 수납 공정이,
상기 지그 상에 복수개의 상기 칩 형상 세라믹 소체를, 위치 및 상태를 불규칙하게 거치하고,
상기 지그에 진동을 주는 및/또는 상기 지그를 기울임으로써 상기 지그 상에 거치된 복수개의 상기 칩 형상 세라믹 소체를 상기 칩수납부에 수납하는 것인, 세라믹 전자부품의 제조 방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 칩 형상 세라믹 소체 제작 공정이,
복수개의 세라믹 그린시트가 포함된 마더(mother) 세라믹 그린시트를 제작하는 마더 세라믹 그린시트 제작 공정과,
복수개의 상기 마더 세라믹 그린시트를 적층하고 일체화시켜, 마더 세라믹 그린시트 적층체를 제작하는 마더 세라믹 그린시트 적층체 제작 공정과,
상기 마더 세라믹 그린시트 적층체를 각각의 상기 칩 형상 세라믹 소체로 커팅하는 마더 세라믹 그린시트 적층체 커팅 공정을 포함하는, 세라믹 전자부품의 제조 방법. - 제4항에 있어서,
상기 칩 형상 세라믹 소체 제작 공정이,
소정의 상기 세라믹 그린시트의 주면(主面)에 내부전극용 페이스트를 도포하는 내부전극용 페이스트 도포 공정을 포함하는, 세라믹 전자부품의 제조 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 칩 형상 세라믹 소체 가공 공정 전에,
미(未)소성 상기 칩 형상 세라믹 소체의 외표면에 외부전극용 페이스트를 도포하는 외부전극용 페이스트 도포 공정을 포함한, 세라믹 전자부품의 제조 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 칩 형상 세라믹 소체 가공 공정 후에,
소성 후의 상기 칩 형상 세라믹 소체의 외표면에 외부전극용 페이스트를 도포하는 외부전극용 페이스트 도포 공정과,
상기 외부전극용 페이스트를 상기 칩 형상 세라믹 소체의 외표면에 베이킹하는 외부전극용 페이스트 베이킹 공정을 포함한, 세라믹 전자부품의 제조 방법. - 제6항 또는 제7항에 있어서,
상기 칩 형상 세라믹 소체의 외표면에 형성된 외부전극의 외표면에,
적어도 1층의 도금 전극층을 형성하는 도금 공정을 포함한, 세라믹 전자부품의 제조 방법. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 지그는 소재에 세라믹을 포함하는, 세라믹 전자부품의 제조 방법. - 제1항 내지 제9항 중 어느 한 항에 있어서,
상기 지그가 복수개의 선상 부재에 의해 제작된, 세라믹 전자부품의 제조 방법. - 제10항에 있어서,
상기 지그는 세로방향과, 상기 세로방향에 직교하는 가로방향과, 상기 세로방향 및 상기 가로방향에 직교하는 높이방향을 가지며,
복수개의 상기 선상 부재는 복수개의 선상 부재군 중 어느 하나에 속하고,
복수개의 상기 선상 부재군은 상기 높이방향으로 적층 되며,
하나의 상기 선상 부재군에 속하는 복수개의 상기 선상 부재는 각각 서로 평행하게 이간하여 배치되며,
상기 높이방향으로 보았을 때, 소정의 층에 적층된 상기 선상 부재군에 속하는 상기 선상 부재와, 인접하는 다른 층에 적층된 다른 상기 선상 부재군에 속하는 상기 선상 부재가 서로 교차하는, 세라믹 전자부품의 제조 방법. - 제11항에 있어서,
상기 지그는,
상기 바닥부가 하나의 상기 선상 부재군에 속하는 1개 이상의 상기 선상 부재에 의해 구성되고,
상기 측벽부가 하나의 상기 선상 부재군에 속하는 1개의 상기 선상 부재이거나 또는 2개 이상의 상기 선상 부재군에 각각 속하는 2개 이상의 상기 선상 부재에 의해 구성되며,
상기 바닥부가 상기 바닥부의 이면에 연통되는 바닥부 스루홀(through hole)을 가지며,
상기 측벽부가 인접하는 다른 상기 칩수납부에 연통되는 측벽부 스루홀을 가지며,
상기 바닥부 스루홀이 상기 바닥부를 구성하는 상기 선상 부재군에서 서로 인접하는 2개의 상기 선상 부재 사이의 간극에 의해 구성되고,
상기 측벽부 스루홀이 상기 측벽부를 구성하는 상기 선상 부재의 상호간 간극에 의해 구성된, 세라믹 전자부품의 제조 방법. - 제10항 내지 제12항 중 어느 한 항에 있어서,
적어도 하나의 상기 선상 부재군에서,
이간하여 배치된 인접하는 2개의 상기 선상 부재의 중심간 거리인 배치 피치가 부분적으로 다른, 세라믹 전자부품의 제조 방법. - 제1항 내지 제13항 중 어느 한 항에 있어서,
상기 지그는 상기 지그의 주면에 상기 칩수납부가 매트릭스 형상으로 형성되는, 세라믹 전자부품의 제조 방법. - 제1항 내지 제14항 중 어느 한 항에 있어서,
상기 지그가 상기 높이방향에서 복수개의 부분으로 분리 가능한, 세라믹 전자부품의 제조 방법. - 제1항 내지 제15항 중 어느 한 항에 있어서,
상기 칩수납부가, 상기 지그의 하방으로부터 상방을 향함에 따라 상기 측벽부에 둘러싸인 면적이 커지는, 세라믹 전자부품의 제조 방법. - 제1항 내지 제16항 중 어느 한 항에 있어서,
상방에서 본 상기 칩수납부의 상기 측벽부의 내접원의 직경 치수를 P, 상기 칩수납부의 깊이 치수를 Q로 했을 때 하기 식(1)을 만족하는, 세라믹 전자부품의 제조 방법.
(P/2)＜Q＜(3√2/2)P···(1)
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021026199 | 2021-02-22 | ||
| JPJP-P-2021-026199 | 2021-02-22 | ||
| PCT/JP2021/042702 WO2022176296A1 (ja) | 2021-02-22 | 2021-11-20 | セラミック電子部品の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230128543A true KR20230128543A (ko) | 2023-09-05 |
Family
ID=82931355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020237026895A KR20230128543A (ko) | 2021-02-22 | 2021-11-20 | 세라믹 전자부품의 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20230326679A1 (ko) |
| JP (1) | JPWO2022176296A1 (ko) |
| KR (1) | KR20230128543A (ko) |
| CN (1) | CN116648764A (ko) |
| WO (1) | WO2022176296A1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11233364A (ja) | 1998-02-13 | 1999-08-27 | Murata Mfg Co Ltd | 積層セラミックコンデンサおよびその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235221A (ja) * | 1988-03-15 | 1989-09-20 | Murata Mfg Co Ltd | 電子部品の製造方法 |
| JPH06290916A (ja) * | 1993-03-31 | 1994-10-18 | Taiyo Yuden Co Ltd | 電子部品熱処理用保持体及び熱処理方法 |
| JP3062441U (ja) * | 1999-02-25 | 1999-10-08 | コーア株式会社 | 振込治具 |
| JP3629007B2 (ja) * | 2001-06-21 | 2005-03-16 | Ｔｄｋ株式会社 | セラミック電子部品の端子電極焼付方法及び装置 |
| JP2007194510A (ja) * | 2006-01-20 | 2007-08-02 | Tdk Corp | セラミック電子部品用冶具、及び、それを用いたセラミック電子部品の製造方法 |
| JP4737440B2 (ja) * | 2007-01-16 | 2011-08-03 | Ｔｄｋ株式会社 | チップ状電子部品用冶具 |
| JP2012144433A (ja) * | 2012-04-20 | 2012-08-02 | Tdk Corp | 脱脂用治具 |
| JP6462102B2 (ja) * | 2017-12-11 | 2019-01-30 | 三井金属鉱業株式会社 | セラミックス格子体 |
| KR102554646B1 (ko) * | 2019-08-23 | 2023-07-12 | 가부시키가이샤 무라타 세이사쿠쇼 | 칩형상 전자부품용 지그 |
-
2021
- 2021-11-20 KR KR1020237026895A patent/KR20230128543A/ko unknown
- 2021-11-20 JP JP2023500541A patent/JPWO2022176296A1/ja active Pending
- 2021-11-20 WO PCT/JP2021/042702 patent/WO2022176296A1/ja active Application Filing
- 2021-11-20 CN CN202180086273.0A patent/CN116648764A/zh active Pending
-
2023
- 2023-06-15 US US18/210,137 patent/US20230326679A1/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11233364A (ja) | 1998-02-13 | 1999-08-27 | Murata Mfg Co Ltd | 積層セラミックコンデンサおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2022176296A1 (ko) | 2022-08-25 |
| US20230326679A1 (en) | 2023-10-12 |
| WO2022176296A1 (ja) | 2022-08-25 |
| CN116648764A (zh) | 2023-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101337275B1 (ko) | 적층 세라믹 콘덴서 | |
| KR101729295B1 (ko) | 세라믹 전자부품 및 연속 테이핑 전자부품 | |
| KR101565640B1 (ko) | 적층 세라믹 커패시터 및 그 제조방법 | |
| US9418789B2 (en) | Multilayer ceramic electronic component | |
| JP5313289B2 (ja) | 積層セラミックコンデンサ | |
| KR101634598B1 (ko) | 적층 세라믹 전자부품, 연속 테이핑 전자부품 및 적층 세라믹 전자부품의 제조방법 | |
| CN103219150A (zh) | 多层陶瓷电子部件及其制造方法 | |
| KR100370670B1 (ko) | 인덕터 소자 및 그 제조방법 | |
| JP2006237078A (ja) | 積層電子部品及び積層セラミックコンデンサ | |
| JP2014187216A (ja) | 積層セラミックコンデンサの製造方法 | |
| CN113539681B (zh) | 层叠陶瓷电容器 | |
| KR101950715B1 (ko) | 적층 세라믹 콘덴서 | |
| JP4670856B2 (ja) | セラミック電子部品の梱包方法 | |
| JP2015154044A (ja) | 積層セラミックコンデンサの製造方法及び積層セラミックコンデンサ | |
| US20140126111A1 (en) | Multilayered ceramic electronic component and fabricating method thereof | |
| KR100676035B1 (ko) | 적층 세라믹 콘덴서 | |
| US9961815B2 (en) | Series of electronic components stored in a tape, manufacturing method for series of electronic components stored in a tape, and electronic component | |
| KR20230128543A (ko) | 세라믹 전자부품의 제조 방법 | |
| JP2004071852A (ja) | 積層基板 | |
| JP2015109409A (ja) | 電子部品 | |
| KR102504064B1 (ko) | 적층형 커패시터 | |
| KR101565725B1 (ko) | 적층 세라믹 커패시터 및 그 제조방법 | |
| WO2022176297A1 (ja) | 電子部品製造用のジグおよび電子部品の製造方法 | |
| JPH09153430A (ja) | チップ状回路部品とその製造方法 | |
| KR102724083B1 (ko) | 전자부품 제조용 지그 및 전자부품의 제조 방법 |