KR20230088600A - 전자 장치 - Google Patents

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KR20230088600A
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복승룡
강은혜
강주현
권오준
조규진
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 전자 장치는 베이스층, 상기 베이스층 위에 배치되는 복수의 제1 전극들, 상기 복수의 제1 전극들 위에 배치되며 상기 복수의 제1 전극들 각각의 일부를 노출하는 복수의 개구부들이 정의되는 화소 정의막, 상기 복수의 제1 전극들 위에 각각 배치된 복수의 발광층들, 상기 화소 정의막 위에 배치된 복수의 패턴들, 상기 복수의 발광층들 위에 배치된 제2 전극, 및 상기 복수의 패턴들 및 상기 제2 전극 위에 배치되는 봉지층을 포함하고, 평면 상에서 보았을 때, 상기 복수의 패턴들은 상기 복수의 발광층들 사이에 배치되고, 상기 복수의 패턴들 각각의 폭은 3μm 내지 4μm일 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은 발광 소자층 및 봉지층 사이의 박리 현상을 최소화할 수 있는 전자 장치에 관한 것이다.
사용자에게 영상을 제공하는 텔레비전, 모니터, 스마트폰, 및 태블릿 등과 같은 전자 장치는 영상을 표시하는 표시 패널을 포함한다. 표시 패널로서 액정 표시 패널(liquid crystal display panel), 유기 발광 표시 패널(organic light emitting display panel), 전기 습윤 표시 패널(electro Wetting display panel), 및 전기 영동 표시 패널(Electrophoretic Display panel) 등 다양한 표시 패널이 개발되고 있다.
그 중 유기 발광 표시 패널은 별도의 광원이 필요하지 않으므로 커브드(Curved) 및 플렉서블(Flexible)한 전자 장치로서 활용 가능한 유리한 장점이 있다.
유기 발광 표시 패널의 발광 소자층은 특히 수분과 산소에 민감하여 투습 및 투산소를 방지하기 위해 유기 발광 소자 상부에 하나 이상의 층으로 구성된 봉지층을 포함할 수 있다.
그러나, 봉지층은 유기 발광 표시 패널을 구성하는 다른 구성 요소에 비하여 접착력이 낮은 경향이 있어 휘어짐에 따라 박리 현상이 발생할 수 있다.
본 발명은 발광 소자층 및 봉지층 사이의 박리 현상을 최소화할 수 있는 전자 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 베이스층, 상기 베이스층 위에 배치되는 복수의 제1 전극들, 상기 복수의 제1 전극들 위에 배치되며 상기 복수의 제1 전극들 각각의 일부를 노출하는 복수의 개구부들이 정의되는 화소 정의막, 상기 복수의 제1 전극들 위에 각각 배치된 복수의 발광층들, 상기 화소 정의막 위에 배치된 복수의 패턴들, 상기 복수의 발광층들 위에 배치된 제2 전극, 및 상기 복수의 패턴들 및 상기 제2 전극 위에 배치되는 봉지층을 포함하고, 평면 상에서 보았을 때, 상기 복수의 패턴들은 상기 복수의 발광층들 사이에 배치될 수 있다.
상기 복수의 패턴들 각각의 폭은 3μm 내지 4μm일 수 있다.
상기 복수의 패턴들 각각의 두께는 1μm 내지 2μm일 수 있다.
상기 복수의 패턴들 사이의 간격은 1.5μm 내지 4.5μm일 수 있다.
상기 베이스층에는 형상이 변형되는 제1 영역 및 상기 제1 영역과 인접한 제2 영역이 정의되고, 상기 평면 상에서 보았을 때, 상기 복수의 패턴들은 상기 제1 영역과 중첩하며, 상기 제2 영역과 비중첩할 수 있다.
상기 베이스층에는 제1 방향으로 연장된 폴딩축을 기준으로 폴딩 및 언폴딩되 는 제1 영역 및 상기 제1 영역과 인접한 제2 영역이 정의되고, 상기 복수의 패턴들 각각은 상기 제1 방향과 교차하는 제1 교차 방향으로 연장되고, 상기 복수의 패턴들은 상기 제1 교차 방향과 교차하는 제2 교차 방향으로 이격될 수 있다.
상기 봉지층은 상기 제2 전극 및 상기 복수의 패턴들을 커버할 수 있다.
상기 제2 전극은 상기 복수의 패턴들 각각의 상면에 배치된 제1 전극 부분 및 상기 제1 전극 부분과 이격되며 상기 복수의 발광층들 위에 배치된 제2 전극 부분을 포함할 수 있다.
상기 복수의 패턴들 각각은 역테이퍼 형상을 가질 수 있다.
상기 제2 전극은 제1 전극 부분 및 복수의 제2 전극 부분들을 포함하고, 상기 제1 전극 부분은 상기 발광층 위에 배치되고, 상기 제1 전극 부분에는 상기 평면 상에서 보았을 때 상기 복수의 패턴들과 각각 비중첩하는 복수의 개구부들이 정의되며, 상기 복수의 제2 전극 부분들은 상기 평면 상에서 보았을 때 상기 복수의 개구부들과 각각 중첩할 수 있다.
상기 평면 상에서 보았을 때, 상기 복수의 패턴들 및 상기 복수의 발광층들 사이에 배치되는 스페이서를 더 포함하고, 상기 스페이서는 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분 각각의 폭은 9μm 내지 13μm일 수 있다.
상기 제1 부분 및 상기 제2 부분 사이의 간격은 1.5μm 내지 4.5μm일 수 있다.
상기 제1 부분 및 상기 제2 부분 각각의 두께는 2.3μm 내지 3.3μm일 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 제1 방향으로 연장된 폴딩축을 기준으로 폴딩 또는 언폴딩되는 폴딩 영역 및 상기 폴딩 영역을 사이에 두고 이격된 복수의 비폴딩 영역들이 정의된 베이스층, 상기 베이스층 위에 배치되며, 트랜지스터 및 절연층을 포함하는 회로층, 상기 회로층 위에 배치되고, 제1 전극, 발광층, 및 제2 전극을 포함하는 발광 소자, 화소 정의막, 및 상기 화소 정의막 위에 배치되는 복수의 패턴들을 포함하는 발광 소자층, 및 상기 발광 소자층 위에 배치되는 봉지층을 포함하고, 평면 상에서 보았을 때 상기 복수의 패턴들은 상기 폴딩 영역과 중첩하며, 상기 복수의 패턴들 각각의 두께는 1μm 내지 2μm일 수 있다.
상기 평면 상에서 보았을 때 상기 복수의 패턴들 각각의 폭은 3μm 내지 4μm일 수 있다.
상기 복수의 패턴들 사이의 간격은 1.5μm 내지 4.5μm일 수 있다.
상기 평면 상에서 보았을 때, 상기 복수의 패턴들은 상기 복수의 비폴딩 영역들과 비중첩할 수 있다.
상기 복수의 패턴들 각각은 상기 제1 방향과 교차하는 제1 교차 방향으로 연장되고, 복수의 패턴들은 상기 제1 교차 방향과 교차하는 제2 교차 방향으로 이격될 수 있다.
상기 봉지층은 상기 제2 전극 및 상기 복수의 패턴들을 커버할 수 있다.
상기 복수의 패턴들 각각의 측면은 상기 제2 전극과 이격될 수 있다.
상기 복수의 패턴들 각각은 역테이퍼 형상을 가질 수 있다.
상술된 바에 따르면, 복수의 패턴들에 의해 제2 전극의 일부가 끊기게 될 수 있다. 제2 전극의 저항이 증가될 수 있다. 제2 전극을 통한 누설 전류가 방지될 수 있다. 따라서, 신뢰성이 향상된 전자 장치를 제공할 수 있다.
또한, 상술된 바에 따르면, 복수의 패턴들은 박리 현상을 방지하기 위한 최적의 형상을 가질 수 있다. 복수의 패턴들 각각의 폭, 복수의 패턴들 각각의 두께, 및 복수의 패턴들 사이의 간격에 의해 봉지층의 박리가 방지될 수 있다. 따라서, 신뢰성이 향상된 전자 장치를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 펼쳐진 상태를 도시한 시시도이다.
도 1b는 본 발명의 일 실시예에 따른 도 1a에 도시된 전자 장치의 인-폴딩 과정을 도시한 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치의 펼쳐진 상태를 나타낸 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 도 2a에 도시된 전자 장치의 인-폴딩 과정을 나타낸 사시도이다.
도 2c는 본 발명의 일 실시예에 따른 도 2a에 도시된 전자 장치의 인-폴딩된 상태를 나타낸 평면도이다.
도 2d는 본 발명의 일 실시예에 따른 전자 장치의 아웃-폴딩 과정을 나타낸 사시도이다.
도 3은 본 발명의 일 실시예에 따른 도 1a의 I-I'를 따라 절단한 전자 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널을 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 도 1a의 AA' 영역을 도시한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 도 5의 BB' 영역들 도시한 평면도이다.
도 7은 본 발명의 일 실시예에 따른 도 6의 II-II'를 따라 절단한 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 도 7의 CC' 영역을 확대하여 도시한 단면도이다.
도 8b는 본 발명의 일 실시예에 따른 도 7의 CC' 영역과 대응되는 영역을 확대하여 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 도 5의 DD' 영역을 도시한 평면도이다.
도 10은 본 발명의 일 실시예에 따른 도 9의 III-III'를 따라 절단한 단면도이다.
도 11a 내지 도 11h는 본 발명의 일 실시예에 따른 도 1a의 AA' 영역에 대응되는 영역을 도시한 평면도들이다.
도 12a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 12b는 본 발명의 일 실시예에 따른 도 12a에 도시된 전자 장치의 확장 모드를 설명하기 위한 도면이다.
도 12c는 본 발명의 일 실시예에 따른 도 12a에 도시된 전자 장치의 사시도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 펼쳐진 상태를 도시한 시시도이고, 도 1b는 본 발명의 일 실시예에 따른 도 1a에 도시된 전자 장치의 인-폴딩 과정을 도시한 사시도이다.
도 1a 및 도 1b를 참조하면, 전자 장치(1000)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(1000)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(1000)는 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등을 포함할 수 있다. 본 실시예에서는 전자 장치(1000)가 폴딩 가능한 스마트폰인 경우를 예시적으로 도시하였다.
전자 장치(1000)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(FS)으로 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)이 표시되는 표시면(FS)은 전자 장치(1000)의 전면(front surface)과 대응될 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1a에서는 영상(IM)의 일 예로 인터넷 검색 창 및 시계 창이 도시되었다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 구성들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다.
제3 방향(DR3)에서의 전면과 배면 사이의 이격 거리는 전자 장치(1000)의 제3 방향(DR3)에서의 두께/높이와 대응될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수도 있다.
전자 장치(1000)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 전자 장치(1000)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다. 예를 들어, 외부 입력은 사용자의 손 등 신체의 일부에 의한 접촉은 물론 전자 장치(1000)와 근접하거나, 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 또한, 힘, 압력, 온도, 광 등 다양한 형태를 가질 수 있다.
본 실시예에 따른 전자 장치(1000)는 제1 표시면(FS) 및 제2 표시면(RS)을 포함할 수 있다. 제1 표시면(FS)은 제1 액티브 영역(F-AA) 및 제1 주변 영역(F-NAA)을 포함할 수 있다.
액티브 영역(F-AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 액티브 영역(F-AA)은 영상(IM)이 표시되고, 다양한 형태의 외부 입력을 감지할 수 있는 영역이다. 주변 영역(F-NAA)은 액티브 영역(F-AA)에 인접할 수 있다. 주변 영역(F-NAA)은 소정의 컬러를 가질 수 있다. 주변 영역(F-NAA)은 액티브 영역(F-AA)을 에워쌀 수 있다. 이에 따라, 액티브 영역(F-AA)의 형상은 실질적으로 주변 영역(F-NAA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 주변 영역(F-NAA)은 액티브 영역(F-AA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치(1000)는 다양한 형상의 액티브 영역을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제2 표시면(RS)은 제1 표시면(FS)의 적어도 일부와 대향하는 면으로 정의될 수 있다. 즉, 제2 표시면(RS)은 전자 장치(1000)의 배면(rear surface)의 일부분으로 정의될 수 있다. 제2 표시면(RS)은 전자 모듈 영역(EMA)을 포함할 수 있다.
전자 모듈 영역(EMA)은 다양한 전자 모듈들이 배치될 수 있다. 예를 들어, 전자 모듈은 카메라, 스피커, 광 감지 센서, 및 열 감지 센서 중 적어도 어느 하나를 포함할 수 있다. 전자 모듈 영역(EMA)은 제1 또는 제2 표시면들(FS, RS)을 통해 수신되는 외부 피사체를 감지할 수 있다. 전자 모듈은 복수의 구성들을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
전자 장치(1000)는 폴딩축(AX1)을 기준으로 인-폴딩 또는 아웃-폴딩될 수 있다. 폴딩축(AX1)은 제2 방향(DR2)을 따라 연장될 수 있다. 즉, 폴딩축(AX1)은 전자 장치(1000)의 단축 방향을 따라 연장될 수 있다.
전자 장치(1000)에는 동작 형태에 따라 복수의 영역들이 정의될 수 있다. 복수의 영역들은 폴딩 영역(FA1) 및 적어도 하나의 비폴딩 영역(NFA1, NFA2)을 포함할 수 있다. 폴딩 영역(FA1)은 두 비폴딩 영역들(NFA1, NFA2) 사이에 배치될 수 있다.
폴딩 영역(FA1)은 폴딩축(AX1)에 기초하여 폴딩되는 영역으로 실질적으로 곡률을 형성하는 영역일 수 있다. 폴딩 영역(FA1)은 플렉서블한 영역일 수 있다. 폴딩 영역(FA1)은 베이스층(110, 도 7 참조)에 정의된 제1 영역과 중첩할 수 있다.
비폴딩 영역들(NFA1, NFA2)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)을 포함할 수 있다. 제1 비폴딩 영역(NFA1)은 폴딩 영역(FA1)의 일측에 인접하고, 제2 비폴딩 영역(NFA2)은 폴딩 영역(FA1)의 타측에 인접할 수 있다. 비폴딩 영역들(NFA1, NFA2) 각각은 베이스층(110, 도 7 참조)에 정의된 제2 영역과 중첩할 수 있다.
본 실시예에서는 전자 장치(1000)에 하나의 폴딩 영역(FA1)이 정의되나, 본 발명은 이에 제한되지 않는다. 예를 들어, 본 발명의 일 실시예에 따른 전자 장치(1000)에는 복수의 폴딩 영역들이 정의될 수도 있다.
전자 장치(1000)는 비폴딩된 상태에서 제1 표시면(FS)이 사용자에기 시인되고, 인-폴딩된 상태에서 제2 표시면(RS)이 사용자에게 시인될 수 있다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치의 펼쳐진 상태를 나타낸 사시도이고, 도 2b는 본 발명의 일 실시예에 따른 도 2a에 도시된 전자 장치의 인-폴딩 과정을 나타낸 사시도이며, 도 2c는 본 발명의 일 실시예에 따른 도 2a에 도시된 전자 장치의 인-폴딩된 상태를 나타낸 평면도이고, 도 2d는 본 발명의 일 실시예에 따른 전자 장치의 아웃-폴딩 과정을 나타낸 사시도이다. 도 2a 내지 도 2d를 설명함에 있어서, 도 1a 및 도 1b를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 2a를 참조하면, 전자 장치(1000-1)는 적어도 하나의 폴딩 영역(FA2) 및 폴딩 영역(FA2)으로부터 연장된 복수의 비폴딩 영역들(NFA3, NFA4)을 포함할 수 있다. 비폴딩 영역들(NFA3, NFA4)은 폴딩 영역(FA2)을 사이에 두고 서로 이격되어 배치될 수 있다.
도 2b를 참조하면, 전자 장치(1000-1)는 제2 방향(DR2)으로 연장된 가상의 폴딩축(AX2)을 포함할 수 있다. 폴딩축(AX2)은 제1 표시면(FS) 상에서 제2 방향(DR2)을 따라 연장될 수 있다. 즉, 폴딩축(AX2)은 전자 장치(1000-1)의 장축 방향을 따라 연장될 수 있다. 도 1a 및 도 1b에서 폴딩축(AX1)은 전자 장치(1000)의 단축 방향을 따라 연장된 반면, 도 2a 내지 도 2d에서 폴딩축(AX2)은 전자 장치(1000-1)의 단축 방향을 따라 연장될 수 있다.
본 실시예에서 비폴딩 영역들(NFA3, NFA4)은 폴딩 영역(FA2)을 사이에 두고 폴딩 영역(FA2)에 인접하여 배치될 수 있다. 예를 들어, 제1 비폴딩 영역(NFA3)은 폴딩 영역(FA2)의 일 측에 배치되고, 제2 비폴딩 영역(NFA4)은 폴딩 영역(FA2)의 타 측에 배치될 수 있다.
전자 장치(1000-1)는 폴딩축(AX2)을 기준으로 폴딩되어 제1 표시면(FS) 중 제1 비폴딩 영역(NFA3)과 중첩하는 일 영역 및 제2 비폴딩 영역(NFA4)과 중첩하는 타 영역이 서로 마주하는 인-폴딩 상태로 변형될 수 있다.
도 1c를 참조하면, 일 실시예에 따른 전자 장치(1000-1)는 인-폴딩된 상태에서 제2 표시면(RS)이 사용자에게 시인될 수 있다. 이 때, 제2 표시면(RS)은 영상을 표시하는 제2 액티브 영역(R-AA) 및 제2 액티브 영역(R-AA)에 인접한 제2 주변 영역(R-NAA)을 포함할 수 있다. 제2 액티브 영역(R-AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 제2 액티브 영역(R-AA)은 영상이 표시되고, 다양한 형태의 외부 입력을 감지할 수 있는 영역이다. 제2 주변 영역(R-NAA)은 소정의 컬러를 가질 수 있다. 제2 주변 영역(R-NAA)은 제2 액티브 영역(R-AA)을 에워쌀 수 있다. 또한, 도시되지 않았으나, 제2 표시면(RS)은 다양한 구성들을 포함하는 전자 모듈이 배치되는 전자 모듈 영역을 더 포함할 수도 있으며, 어느 하나의 실시예로 제한되지 않는다.
도 1d를 참조하면, 일 실시예에 따른 전자 장치(1000-1)는 폴딩축(AX2)을 기준으로 폴딩되어 제2 표시면(RS) 중 제1 비폴딩 영역(NFA3)과 중첩하는 일 영역 및 제2 비폴딩 영역(NFA4)과 중첩하는 타 영역이 서로 마주하는 아웃-폴딩 상태로 변형될 수 있다.
다만, 이에 한정되는 것은 아니며, 복수개의 폴딩축들을 기준으로 폴딩되어 제1 표시면(FS) 및 제2 표시면(RS) 각각의 일부가 마주하도록 폴딩될 수 있으며, 폴딩 축의 개수 및 이에 따른 비폴딩 영역의 개수는 특별히 한정되지 않는다.
도 3은 본 발명의 일 실시예에 따른 도 1a의 I-I'를 따라 절단한 전자 장치의 단면도이고, 도 4는 본 발명의 일 실시예에 따른 표시 패널을 도시한 단면도이다.
도 3 및 도 4를 참조하면, 전자 장치(1000)는 표시 패널(DP), 지지 플레이트(300), 제1 쿠션층(CS1), 제2 쿠션층(CS2), 제1 플레이트(400), 제2 플레이트(500), 및 윈도우(600)를 포함할 수 있고, 그 외에 다양한 기능층들을 더 포함할 수 있다.
표시 패널(DP)은 플렉서블한 패널일 수 있다. 표시 패널(DP)은 표시층(100) 및 센서층(200)을 포함할 수 있다. 이에 대해서는 후술된다. 표시 패널(DP)은 약 40μm의 두께를 가질 수 있다.
본 발명의 일 실시예에 따른 표시층(100)은 발광형 표시층일 수 있고, 특별히 제한되지 않는다. 예를 들어, 표시층(100)은 유기 발광 표시층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층 등을 포함할 수 있다. 유기 발광 표시층의 발광층은 유기 발광 물질을 포함할 수 있다. 퀀텀닷 표시층의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 마이크로 엘이디 표시층의 발광층은 마이크로 엘이디를 포함할 수 있다. 나노 엘이디 표시층의 발광층은 나노 엘이디를 포함할 수 있다.
표시층(100)은 베이스층(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 면을 제공하는 부재일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판일 수 있다. 하지만, 실시예가 이에 제한되는 것은 아니며, 베이스층(110)은 무기층, 유기층, 또는 복합 재료층일 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 “~~” 계 수지는 “~~” 의 작용기를 포함하는 것을 의미한다.
회로층(120)은 베이스층(110) 위에 배치될 수 있다. 회로층(120)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(110) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이 후, 회로층(120)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다.
센서층(200)은 연속된 공정을 통해 표시층(100) 위에 형성될 수 있다. 이 경우, 센서층(200)은 표시층(100) 위에 직접 배치된다고 표현될 수 있다. 직접 배치된다는 것은 센서층(200)과 표시층(100) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(200)과 표시층(100) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 또는, 센서층(200)은 표시층(100)과 접착 부재를 통해 서로 결합될 수 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다.
광학층(OPL)은 표시 패널(DP) 위에 배치될 수 있다. 광학층(OPL)은 외부광의 반사율을 감소시킬 수 있다. 광학층(OPL)은 연신형 합성수지 필름을 포함할 수 있다. 예를 들어, 광학층(OPL)은 폴리비닐알콜필름(PVA 필름)에 요오드 화합물을 염착하여 제공될 수 있다. 또는, 광학층(OPL)은 컬러 필터를 포함할 수도 있다. 광학층(OPL)은 외부 광의 반사율을 저하시킬 수 있다면 다양한 층들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
광학층(OPL) 및 윈도우(600)는 소정의 접착층(AD1)에 의해 결합될 수 있다. 접착층(AD1)은 광학 투명 접착제(Optical clear adhesive, OCA), 광학 투명 레진(Optical clear resin, OCR), 또는 감압 접착제(Pressure sensitive adhesive, PSA)를 포함할 수 있다. 이하에서 설명되는 접착층들은 접착층(AD1)과 동일한 물질을 포함할 수 있고, 통상의 접착제 또는 점착제를 포함할 수 있다. 예를 들어, 접착층(AD1)은 약 50μm의 두께를 가질 수 있다.
지지 플레이트(300)는 표시 패널(DP) 아래에 배치될 수 있다. 지지 플레이트(300)는 표시 패널(DP)을 지지할 수 있다. 지지 플레이트(300)는 제1 지지부(310), 제2 지지부(320), 및 폴딩부(330)를 포함할 수 있다. 제1 지지부(310) 및 제2 지지부(320)는 폴딩부(330)를 사이에 두고 제1 방향(DR1)으로 서로 이격될 수 있다. 지지 플레이트(300)의 두께는 표시 패널(DP)의 두께보다 클 수 있다. 예를 들어, 지지 플레이트(300)의 두께는 약 150μm일 수 있다.
평면 상에서 보았을 때, 제1 지지부(310)는 제2 비폴딩 영역(NFA2)과 중첩할 수 있다.
평면 상에서 보았을 때, 제2 지지부(320)는 제1 비폴딩 영역(NFA1)과 중첩할 수 있다.
제1 지지부(310) 및 제2 지지부(320) 각각은 절연성을 가질 수 있다. 예를 들어, 제1 지지부(310) 및 제2 지지부(320) 각각은 플라스틱 또는 유리로 형성될 수 있다.
폴딩부(330)는 폴딩 영역(FA1)과 중첩할 수 있다. 폴딩부(330)에는 관통되는 복수의 개구부들(HA)이 정의될 수 있다. 복수의 개구부들(HA)은 제1 방향(DR1)으로 이격될 수 있다. 이에 따라 폴딩부(330)는 평면 상에서 보았을 때, 격자 형상(lattice shape)을 가질 수 있다. 복수의 개구부들(HA) 각각의 크기가 변형됨에 따라 폴딩 영역(FA)에서의 지지 플레이트(300)의 형상 변형이 용이하게 이루어질 수 있다. 한편, 도시되지 않았으나, 복수의 개구부들(HA)에는 높은 연성을 갖는 물질이 충진될 수도 있다.
복수의 개구부들(HA)에 의해 폴딩부(330)의 형상은 폴딩될 때 용이하게 변형될 수 있다. 폴딩부(330)는 제1 지지부(310) 및 제2 지지부(320)와 동일한 물질로 형성될 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 폴딩부(330)는 제1 지지부(310) 및 제2 지지부(320)와 상이한 물질을 포함할 수도 있다. 예를 들어, 폴딩부(330)는 단일 금속 또는 합금을 포함할 수 있다. 이에 따라 폴딩부(330)는 폴딩된 상태에서도 표시 패널(DP)의 폴딩 영역을 안정적으로 보호할 수 있다.
표시 패널(DP)과 지지 플레이트(300) 사이에는 패널 보호 필름(PFL) 및 하부 보호 필름(CPL)이 배치될 수 있다.
패널 보호 필름(PFL)은 표시 패널(DP)의 하측에 배치될 수 있다. 패널 보호 필름(PFL)은 표시 패널(DP)의 하부를 보호할 수 있다. 패널 보호 필름(PFL)은 가요성 플라스틱 물질을 포함할 수 있다. 예를 들어, 패널 보호 필름(PFL)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET)를 포함할 수 있다. 패널 보호 필름(PFL)은 표시 패널(DP)의 두께보다 클 수 있다. 예를 들어, 패널 보호 필름(PFL)은 약 68μm의 두께를 가질 수 있다.
하부 보호 필름(CPL)은 패널 보호 필름(PFL)의 하측에 배치될 수 있다. 하부 보호 필름(CPL)은 소정의 컬러를 가질 수 있다. 하부 보호 필름(CPL)은 표시 패널(DP)의 배면을 보호하면서, 광에 의한 표시 패널(DP)의 배면 비침 문제를 방지할 수 있다. 하부 보호 필름(CPL)은 광 흡수율이 높은 물질로 형성될 수 있다.
한편, 하부 보호 필름(CPL)에는 폴딩 영역(FA1)에 중첩하는 소정의 함몰부(CPL_G)가 형성될 수 있다. 함몰부(CPL_G)는 하부 보호 필름(CPL)의 폴딩 영역(FA)에서의 두께를 감소시켜 폴딩 스트레스를 저감시킬 수 있다. 또한, 함몰부(CPL_G)에 점착층을 더 추가함으로써 지지 플레이트(300)와의 결합력이 향상될 수도 있다.
제1 플레이트(400)는 지지 플레이트(300) 아래에 배치될 수 있다. 제1 플레이트(400)는 표시 패널(DP)을 지지할 수 있다. 평면 상에서 보았을 때, 제1 플레이트(400)는 제1 비폴딩 영역(NFA1)과 중첩할 수 있다.
제1 플레이트(400) 및 제2 플레이트(500)는 서로 마주할 수 있다. 제1 플레이트(400) 및 제2 플레이트(500)는 제1 방향(DR1)으로 이격될 수 있다. 평면 상에서 보았을 때, 제1 플레이트(400) 및 제2 플레이트(500)는 서로 비중첩할 수 있다.
제1 플레이트(400)는 지지 플레이트(300)보다 높은 모듈러스를 가질 수 있다. 이에 따라 제1 플레이트(400)는 외부에서 발생되는 충격으로부터 표시 패널(DP)을 안정적으로 보호할 수 있다. 예를 들어, 제1 플레이트(400)는 알루미늄 합금이나 탄소 섬유 강화 플라스틱 등을 포함할 수 있다.
제1 플레이트(400) 아래에는 제1 쿠션층(CS1) 및 절연층(TP)이 배치될 수 있다. 평면 상에서 보았을 때, 제1 쿠션층(CS1)은 제1 플레이트(400)와 중첩할 수 있다.
제1 쿠션층(CS1)은 외부의 충격을 흡수하여 표시 패널(DP)을 보호할 수 있다. 제1 쿠션층(CS1)은 소정의 탄성력을 갖는 발포(foam) 시트를 포함할 수 있다. 제1 쿠션층(CS1)은 스펀지 또는 폴리 우레탄을 포함할 수 있다.
제1 쿠션층(CS1) 아래에는 절연층(TP)이 배치될 수 있다. 절연층(TP)은 절연 필름을 포함할 수 있다. 절연층(TP)은 정전기의 유입을 방지할 수 있다.
제2 플레이트(500)는 지지 플레이트(300) 아래에 배치될 수 있다. 제2 플레이트(500)는 표시 패널(DP)을 지지할 수 있다. 평면 상에서 보았을 때, 제2 플레이트(500)는 제2 비폴딩 영역(NFA2)과 중첩할 수 있다.
제2 플레이트(500)는 지지 플레이트(300)보다 높은 모듈러스를 가질 수 있다. 이에 따라, 제2 플레이트(500)는 외부에서 발생되는 충격으로부터 표시 패널(DP)을 안정적으로 보호할 수 있다. 예를 들어, 제2 플레이트(500)는 알루미늄 합금이나 탄소 섬유 강화 플라스틱 등을 포함할 수 있다.
제2 플레이트(500) 아래에는 제2 쿠션층(CS2) 및 절연층(TP)이 배치될 수 있다. 평면 상에서 보았을 때, 제2 쿠션층(CS2)은 제2 영역(RE2)과 중첩할 수 있다.
제2 쿠션층(CS2)은 외부의 충격을 흡수하여 표시 패널(DP)을 보호할 수 있다. 제2 쿠션층(CS2)은 소정의 탄성력을 갖는 발포(foam) 시트를 포함할 수 있다. 제2 쿠션층(CS2)은 스펀지 또는 폴리 우레탄을 포함할 수 있다.
제2 쿠션층(CS2)의 아래에는 절연층(TP)이 배치될 수 있다. 절연층(TP)은 절연 필름을 포함할 수 있다. 절연층(TP)은 정전기의 유입을 방지할 수 있다.
윈도우(600)는 표시 패널(DP) 위에 배치될 수 있다. 윈도우(600)는 표시 패널(DP)의 액티브 영역에 중첩하고, 광학적으로 투명한 영역을 제공할 수 있다. 윈도우(600)는 전자 장치(1000)의 표시면(FS, 도 1a 참조)을 제공할 수 있다. 표시 패널(DP)에 표시되는 영상(IM, 도 1a 참조)은 윈도우(600)를 통해 사용자에게 시인될 수 있다.
윈도우(600)는 박막 글라스 또는 합성수지 필름을 포함할 수 있다. 윈도우(600)가 박막 글라스를 포함하는 경우, 윈도우(600)의 두께는 100㎛ 이하일 수 있으며, 예를 들어, 30㎛일 수 있으나, 윈도우(600)의 두께는 이에 제한되는 것은 아니다. 윈도우(600)가 합성수지 필름을 포함하는 경우, 윈도우(600)는 폴리이미드(polyimide, PI) 필름 또는 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET) 필름을 포함할 수 있다.
윈도우(600)는 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(600)는 점착제로 결합된 복수 개의 합성수지 필름들을 포함하거나, 점착제로 결합되는 유리 기판과 합성수지 필름을 포함할 수 있다. 윈도우(600)는 연성 재질로 이루어질 수 있다. 이에 따라 윈도우(600)는 폴딩축(AX1, 도 1a 참조)을 중심으로 접히거나 펼쳐질 수 있다. 즉, 표시 패널(DP)의 형상 변형 시 윈도우(600)의 형상도 표시 패널(DP)의 형상에 대응하여 변형될 수 있다.
윈도우(600)는 표시 패널(DP)로부터의 영상(IM, 도 1a 참조)을 투과시킴과 동시에 외부의 충격을 완화시킴으로써, 외부의 충격에 의해 표시 패널(DP)이 파손되거나 오작동하는 것을 방지할 수 있다. 외부로부터의 충격이라 함은 압력, 스트레스 등으로 표현할 수 있는 외부로부터의 힘으로써 표시 패널(DP)에 결함을 야기할 수 있는 힘을 의미할 수 있다.
윈도우(600)와 표시 패널(DP) 사이에는 광학층(OPL) 및 접착층(AD1)이 배치될 수 있다. 윈도우(600)는 제1 층(610), 제2 층(620), 및 베젤 패턴(BZ)을 포함할 수 있다. 제1 층(610)은 유리를 포함할 수 있다. 예를 들어, 제1 층(610)은 10μm 이하의 두께를 가질 수 있다. 이에 따라, 제1 층(610)은 용이하게 폴딩될 수 있다.
제2 층(620)은 제1 층(610) 상에 배치될 수 있다. 제2 층(620)은 제1 층(610)에 비해 상대적으로 낮은 모듈러스를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 층(620)은 유기물을 포함하는 필름일 수 있다. 제2 층(620)은 제1 층(610)에 비해 상대적으로 큰 두께를 가질 수 있다. 예를 들어, 제2 층(620)은 105μm 이하의 두께를 가질 수 있다. 제2 층(620)은 제1 층(610)의 상면을 보호할 수 있다.
한편, 베젤 패턴(BZ)은 제2 층(620) 내에 삽입될 수 있다. 다만, 이는 예시적으로 도시한 것으로, 베젤 패턴(BZ)은 제2 층(620)의 하면 또는 상면에 배치될 수도 있다. 베젤 패턴(BZ)은 소정의 컬러를 가진 착색 패턴이거나 반사 패턴일 수 있다. 베젤 패턴(BZ)은 상술한 제1 주변 영역(F-NAA, 도 1a 참조)을 정의할 수 있다. 한편, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 윈도우(600)에 있어서, 베젤 패턴(BZ)은 생략될 수도 있다. 또한, 본 발명의 일 실시예에 따른 윈도우(600)는 단일의 층으로 형성되거나, 또 다른 기능층들을 더 포함할 수도 있으며, 어느 하나의 실시예로 제한되지 않는다.
한편 도 3에 도시되지 않았으나, 전자 장치(1000)는 윈도우(600) 상에 배치된 보호층을 더 포함할 수도 있다. 보호층은 윈도우(600)의 내충격성을 향상시키고, 파손시 비산을 방지하기 위한 층일 수 있다. 보호층은 우레탄계 수지, 에폭시계 수지, 폴리에스테르계 수지, 폴리에테르계 수지, 아크릴레이트계 수지, ABS 수지(acrylonitrile-butadiene-styrene resin), 및 고무로부터 선택되는 적어도 하나를 포함할 수 있다. 본 발명의 일 예로, 보호층은 페닐렌(phenylene), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate, PET), 폴리 이미드(polyimide, PI), 폴리 아마이드(polyamide, PAI), 폴리에틸렌나프탈레이트(polyethylene naphthalate, PEN) 및 폴리카보네이트(polycarbonate, PC) 중 적어도 하나를 포함할 수 있다.
또는 도시되지는 않았으나, 전자 장치(1000)는 표시 패널(DP)과 윈도우(600) 사이에 배치된 하나 이상의 기능층을 더 포함할 수 있다. 예를 들어, 기능층은 외광 반사를 차단하는 반사방지층일 수 있다. 반사방지층은 전자 장치(1000)의 전면에 입사되는 외광에 의해 표시 패널(DP)을 구성하는 소자들이 외부에서 시인되는 문제를 방지할 수 있다. 반사방지층은 위상 지연자(retarder), 편광자(polarizer), 또는 컬러 필터를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 1a의 AA' 영역을 도시한 평면도이다.
도 1a 및 도 5를 참조하면, 도 5의 AA' 영역은 도 1a의 폴딩 영역(FA1)의 일 영역일 수 있다. 표시 패널(DP, 도 4 참조)은 복수의 제1 발광 영역들(PXA1), 복수의 제2 발광 영역들(PXA2), 복수의 제3 발광 영역들(PXA3), 및 비발광 영역(NPXA)을 포함할 수 있다. 표시 패널(DP, 도 4 참조)은 복수의 제1 발광 영역들(PXA1)을 통해 제1 색광을 제공하고, 복수의 제2 발광 영역들(PXA2)을 통해 제2 색광을 제공하며, 복수의 제3 발광 영역들(PXA3)을 통해 제3 색광을 제공할 수 있다. 상기 제1 색광, 상기 제2 색광, 및 상기 제3 색광을 서로 상이한 색의 광일 수 있다. 예를 들어, 상기 제1 색광은 녹색광이고, 상기 제2 색광은 청색광이며, 상기 제3 색광은 적색광일 수 있다.
복수의 제1 발광 영역들(PXA1)은 복수의 제2 발광 영역들(PXA2) 각각을 사이에 두고 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제1 교차 방향(DRa)으로 이격될 수 있다.
복수의 제1 발광 영역들(PXA1)은 복수의 제3 발광 영역들(PXA3) 각각을 사이에 두고 제1 교차 방향(DRa)과 교차하는 제2 교차 방향(DRb)으로 이격될 수 있다.
복수의 제1 발광 영역들(PXA1) 각각의 면적은 복수의 제2 발광 영역들(PXA2) 및 복수의 제3 발광 영역들(PXA3) 각각의 면적보다 작을 수 있다.
복수의 제2 발광 영역들(PXA2) 각각은 4개의 제1 발광 영역들(PXA1) 사이에 배치될 수 있다.
복수의 제2 발광 영역들(PXA2) 각각의 면적은 복수의 제1 발광 영역들(PXA1) 및 복수의 제3 발광 영역들(PXA3) 각각의 면적보다 클 수 있다.
복수의 제3 발광 영역들(PXA3) 각각은 4개의 제1 발광 영역들(PXA1) 사이에 배치될 수 있다.
복수의 제3 발광 영역들(PXA3) 각각의 면적은 복수의 제1 발광 영역들(PXA1) 각각의 면적보다 크고, 복수의 제2 발광 영역들(PXA2) 각각의 면적보다 작을 수 있다.
비발광 영역(NPXA)은 복수의 제1 발광 영역들(PXA1), 복수의 제2 발광 영역들(PXA2), 및 복수의 제3 발광 영역들(PXA3)에 인접하여 배치된 영역일 수 있다. 비발광 영역(NPXA)은 복수의 제1 발광 영역들(PXA1), 복수의 제2 발광 영역들(PXA2), 및 복수의 제3 발광 영역들(PXA3)의 경계를 설정할 수 있다.
복수의 패턴들(PT)은 복수의 제1 내지 제3 발광 영역들(PXA1, PXA2, PXA3) 사이에 배치될 수 있다. 복수의 패턴들(PT)은 비발광 영역(NPXA)에 배치될 수 있다.
복수의 패턴들(PT)은 폴딩 영역(FA1)에 배치될 수 있다. 즉, 복수의 패턴들(PT)은 폴딩 영역(FA1)과 중첩할 수 있다. 복수의 패턴들(PT)은 복수의 비폴딩 영역들(NFA1, NFA2)에 배치되지 않을 수 있다. 즉, 복수의 패턴들(PT)은 복수의 비폴딩 영역들(NFA1, NFA2)과 비중첩할 수 있다.
복수의 스페이서들(SP1, SP2)은 복수의 패턴들(PT) 및 복수의 발광 영역들(PXA1, PXA2, PXA3) 사이에 배치될 수 있다.
복수의 스페이서들(SP1, SP2)은 제1 스페이서(SP1) 및 제2 스페이서(SP2)를 포함할 수 있다.
제1 스페이서(SP1)는 복수의 패턴들(PT)과 이격되어 배치될 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 제1 스페이서(SP1)의 구성은 이에 제한되지 않는다. 예를 들어, 본 발명의 일 실시예에 따른 제1 스페이서(SP1)는 복수의 패턴들(PT)과 일체로 제공될 수도 있다.
제2 스페이서(SP2)는 제1 부분(SPa) 및 제2 부분(SPb)을 포함할 수 있다. 제2 스페이서(SP2)는 nXm 배열(n, m은 양의 정수)을 가질 수 있다. 도 5에서는 예시적으로 2X2 배열을 갖는 제1 부분(SPa) 및 제2 부분(SPb)을 도시하였다.
도 6은 본 발명의 일 실시예에 따른 도 5의 BB' 영역들 도시한 평면도이다. 도 6을 설명함에 있어서, 도 5를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 6을 참조하면, 복수의 패턴들(PT)은 제1 발광 영역(PXA1) 및 제3 발광 영역(PXA3) 사이에 배치될 수 있다. 제1 발광 영역(PXA1) 및 제3 발광 영역(PXA3) 사이의 거리(WD-PXA)는 27 μm(micrometer) 내지 32μm일 수 있다.
복수의 패턴들(PT) 각각은 제1 교차 방향(DRa)으로 연장될 수 있다. 복수의 패턴들(PT)은 서로 제2 교차 방향(DRb)으로 이격될 수 있다. 복수의 패턴들(PT)은 서로 제1 교차 방향(DRa)으로 이격될 수 있다. 복수의 패턴들(PT)은 aXb 배열(a, b는 양의 정수)을 가질 수 있다. 도 6에서는 예시적으로 2X3 배열을 갖는 복수의 패턴들(PT)을 도시하였다.
복수의 패턴들(PT)은 서로 간격(GAP)만큼 이격될 수 있다. 간격(GAP)은 1.5μm 내지 4.5μm일 수 있다.
도 7은 본 발명의 일 실시예에 따른 도 6의 II-II'를 따라 절단한 단면도이다.
도 7을 참조하면, 표시층(100)은 베이스층(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다. 베이스층(110)은 플렉서블할 수 있다. 도 7에 도시된 베이스층(110)은 제1 영역으로 지칭될 수 있다. 베이스층(110)의 제1 영역은 전자 장치(1000, 도 1 참조)의 형상이 변형되는 영역일 수 있다. 도 7에 도시되지는 않았으나, 베이스층(110)에는 제1 영역과 인접한 제2 영역이 더 정의될 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다.
베이스층(110)의 상면에 적어도 하나의 무기층이 형성된다. 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시층(100)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스층(110)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘옥사이드층과 실리콘나이트라이드층이 교대로 적층된 구조를 포함할 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘, 저온다결정실리콘, 또는 산화물반도체를 포함할 수도 있다.
도 7은 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 영역 또는 드레인 영역일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가회로를 가질 수 있으며, 화소의 등가회로도는 다양한 형태로 변형될 수 있다. 도 7에서는 화소에 포함되는 하나의 트랜지스터(100PC) 및 발광 소자(100PE)를 예시적으로 도시하였다.
트랜지스터(100PC)의 소스 영역(SC), 액티브 영역(AL), 및 드레인 영역(DR)이 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SC) 및 드레인 영역(DR)은 단면 상에서 액티브 영역(AL)로부터 서로 반대 방향으로 연장될 수 있다. 도 7에는 반도체 패턴으로부터 형성된 연결 신호 배선(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 배선(SCL)은 평면 상에서 트랜지스터(100PC)의 드레인 영역(DR)에 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터(100PC)의 게이트(GT)는 제1 절연층(10) 위에 배치된다. 게이트(GT)는 금속 패턴의 일부분일 수 있다. 게이트(GT)는 액티브 영역(AL)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GT)는 마스크로 기능할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT)를 커버할 수 있다. 제2 절연층(20)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제3 절연층(30) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(10, 20, 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 배선(SCL)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 유기층일 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자(100PE)를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다. 이하에서, 발광 소자(100PE)가 유기 발광 소자인 것을 예로 들어 설명하나, 특별히 이에 제한되는 것은 아니다.
발광 소자(100PE)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다.
제1 전극(AE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 접속될 수 있다. 제1 전극(AE)은 복수로 제공되고, 평면 상에서 보았을 때, 복수의 제1 전극들(AE)은 복수의 발광 영역들(PXA1, PXA2, PXA3, 도 5 참조)에 각각 중첩할 수 있다.
화소 정의막(70)은 제6 절연층(60) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(70)에는 개구부(70-OP)가 정의된다. 화소 정의막(70)의 개구부(70-OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
액티브 영역(1000A, 도 1 참조)은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광 영역(PXA)은 개구부(70-OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(70-OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
예를 들어, 제1 발광 영역(PXA1, 도 5 참조)에 배치된 발광층(EL)은 녹색의 광을 발광할 수 있고, 제2 발광 영역(PXA2, 도 5 참조)에 배치된 발광층(EL)은 청색의 광을 발광할 수 있으며, 제3 발광 영역(PXA3, 도 5 참조)에 배치된 발광층(EL)은 적색의 광을 발광할 수 있다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(70-OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다.
제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 공통 전극(CE)으로 지칭될 수 있다.
복수의 패턴들(PT)은 화소 정의막(70) 위에 배치될 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치되어 발광 소자층(130)을 커버할 수 있다. 봉지층(140)은 제2 전극(CE) 및 복수의 패턴들(PT)을 커버할 수 있다. 봉지층(140)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 무기층, 유기층, 및 제2 무기층을 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 봉지층(140)은 이에 제한되지 않는다. 예를 들어, 본 발명의 일 실시예에 따른 봉지층(140)은 복수의 무기층들 및 복수의 유기층들을 더 포함할 수 있다.
센서층(200)은 베이스층(201), 제1 도전층(202), 감지 절연층(203), 제2 도전층(204), 및 커버 절연층(205)을 포함할 수 있다.
베이스층(201)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스층(201)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스층(201)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(202) 및 제2 도전층(204) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
평면 상에서 보았을 때, 제1 도전층(202) 또는 제2 도전층(204)은 복수의 패턴들(PT)과 중첩할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 8a는 본 발명의 일 실시예에 따른 도 7의 CC' 영역을 확대하여 도시한 단면도이다.
도 8a를 참조하면, 복수의 발광층들(EL, 도 7 참조) 사이의 화소 정의막(70)의 폭(WD-70)은 27μm 내지 32μm일 수 있다. 화소 정의막(70)의 폭(WD-70)은 발광 영역들(PXA1, PXA2, PXA3, 도 5 참조) 사이의 거리(WD-PXA)와 실질적으로 동일할 수 있다.
복수의 패턴들(PT)은 화소 정의막(70) 위에 배치될 수 있다. 복수의 패턴들(PT)은 2개로 제공될 수 있다. 복수의 패턴들(PT) 각각은 역테이퍼 형상을 가질 수 있다.
제2 전극(CE)은 화소 정의막(70) 및 복수의 패턴들(PT) 위에 배치될 수 있다. 제2 전극(CE)은 제1 전극 부분(CE-1) 및 복수의 제2 전극 부분들(CE-2)을 포함할 수 있다.
제1 전극 부분(CE-1)은 발광층(EL, 도 7 참조) 및 화소 정의막(70) 위에 배치될 수 있다. 제1 전극 부분(CE-1)에는 평면 상에서 보았을 때 복수의 패턴들(PT)과 각각 비중첩하는 복수의 개구부들(OP-CE)이 정의될 수 있다.
평면 상에서 보았을 때, 복수의 제2 전극 부분들(CE-2)은 복수의 개구부들(OP-CE)과 각각 중첩할 수 있다. 복수의 제2 전극 부분들(CE-2)은 복수의 패턴들(PT) 위에 각각 배치될 수 있다.
제2 전극(CE)을 구성하는 도전성 물질의 스텝커버리지는 역테이퍼 형상을 갖는 복수의 패턴들(PT) 각각의 경사를 커버하지 못하고 배치될 수 있다. 역테이퍼의 측면은 오픈될 수 있다. 복수의 패턴들(PT) 각각의 측면에는 제2 전극(CE)이 배치되지 않을 수 있다.
복수의 패턴들(PT) 각각의 측면은 제1 무기층(141)과 직접 접촉될 수 있다. 복수의 패턴들(PT) 각각의 측면과 제1 무기층(141) 사이의 접착력은 제2 전극(CE) 및 제1 무기층(141) 사이의 접착력보다 작을 수 있다. 따라서, 봉지층(140)이 외력에 의해 박리되는 현상을 방지할 수 있다.
본 발명과 달리, 인접한 발광 영역들(PXA1, PXA2, PXA3, 도 5 참조) 사이에서 발광층(EL, 도 7 참조) 및 제2 전극(CE)이 서로 연결되어 있는 구조에서 전류가 누설되어 인접한 발광층들(EL, 도 7 참조)은 서로 영향을 줄 수 있다. 이 경우, 발광층(EL, 도 7 참조)은 누설 전류로 인해 원하는 색을 발광하지 못하므로 전자 장치(1000, 도 1a 참조)의 색 재현율이 저하될 수 있다. 하지만, 본 발명에 따르면, 복수의 개구부들(OP-CE)에 의해 제2 전극(CE)의 일부가 끊기게 될 수 있다. 제2 전극(CE)의 저항이 증가될 수 있다. 제2 전극(CE)을 통한 누설 전류가 방지될 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1a 참조)를 제공할 수 있다.
봉지층(140)은 제1 무기층(141), 유기층(142), 및 제2 무기층(143)을 포함할 수 있다.
제1 무기층(141)은 외부 수분이나 산소가 발광 소자층(130, 도 7 참조)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 무기층(141)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 무기층(141)은 제2 전극(CE) 및 복수의 패턴들(PT)을 커버할 수 있다.
유기층(142)은 제1 무기층(141) 상에 배치되어 평탄면을 제공할 수 있다. 제1 무기층(141) 상면에 형성된 굴곡이나 제1 무기층(141) 상에 존재하는 파티클 등은 유기층(142)에 의해 커버될 수 있다. 예를 들어, 유기층(142)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
제2 무기층(143)은 유기층(142) 상에 배치되어 유기층(142)을 커버할 수 있다. 제2 무기층(143)은 유기층(142)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지할 수 있다. 제2 무기층(143)은 실리콘 질화물, 실리콘 산화물, 또는 이들의 조합된 화합물을 포함할 수 있다.
평면 상에서 보았을 때 복수의 패턴들(PT) 각각의 폭은 3μm 내지 4μm일 수 있다. 상기 역테이퍼 형상의 하면의 제1 폭(WD1-PT)은 3μm 내지 3.3μm일 수 있다. 예를 들어, 제1 폭(WD1-PT)은 3.15μm일 수 있다. 상기 역테이퍼 형상의 상면의 제2 폭(WD2-PT)은 3.5μm 내지 4μm일 수 있다. 예를 들어, 제2 폭(WD2-PT)은 3.9μm일 수 있다.
본 발명과 달리, 복수의 패턴들(PT) 각각의 폭이 3μm 미만인 경우, 전자 장치(1000, 도 1a 참조)가 폴딩되는 상태에서 봉지층(140)이 용이하게 박리될 수 있다. 복수의 패턴들(PT) 각각의 폭이 4μm 초과인 경우, 복수의 패턴들(PT)이 발광 영역 사이에 배치되는 것에 어려움이 발생할 수 있다. 플렉서블한 전자 장치(1000, 도 1a 참조)의 환경에서 구성 요소들 사이의 접합력이 감소하여 박리되는 현상이 발생될 수 있다. 하지만, 본 발명에 따르면, 복수의 패턴들(PT)은 역테이퍼 형상을 가질 수 있다. 복수의 패턴들(PT)은 박리 현상을 방지하기 위한 최적의 형상을 가질 수 있다. 봉지층(140)이 외력에 의해 박리되는 현상을 방지할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1a 참조)를 제공할 수 있다.
복수의 패턴들(PT) 각각의 두께(HT-PT)는 1μm 내지 2μm일 수 있다. 예를 들어, 두께(HT-PT)는 1.5μm일 수 있다.
두께(HT-PT)가 1μm 미만인 경우, 전자 장치(1000, 도 1a 참조)가 폴딩되는 상태에서 복수의 패턴들(PT) 각각의 측면이 충분히 확보되지 않아 봉지층(140)이 용이하게 박리될 수 있다. 두께(HT-PT)가 2μm 초과인 경우, 봉지층(140)의 두께가 두꺼워질 수 있다. 하지만, 본 발명에 따르면, 복수의 패턴들(PT)은 박리 현상을 방지하기 위한 최적의 형상을 가질 수 있다. 봉지층(140)이 외력에 의해 박리되는 현상이 방지될 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1a 참조)를 제공할 수 있다.
복수의 패턴들 사이의 간격(WD3-PT)은 1.5μm 내지 4.5μm일 수 있다. 예를 들어, 간격(WD3-PT)은 3.5μm일 수 있다. 본 발명에 따르면, 복수의 패턴들(PT) 각각의 폭(WD1-PT, WD2-PT), 복수의 패턴들(PT) 각각의 두께(HT-PT), 및 복수의 패턴들(PT) 사이의 간격(WD3-PT)에 의해 봉지층(140)의 박리가 방지될 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1a 참조)를 제공할 수 있다.
도 8b는 본 발명의 일 실시예에 따른 도 7의 CC' 영역과 대응되는 영역을 확대하여 도시한 단면도이다. 도 8b를 설명함에 있어서 도 8a를 통해 설명된 구성요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 8b를 참조하면, 복수의 패턴들(PT)은 화소 정의막(70) 위에 배치될 수 있다. 복수의 패턴들(PT)은 3개로 제공될 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 복수의 패턴들(PT)의 개수는 이에 제한되지 않는다. 복수의 패턴들(PT)의 개수는 복수의 발광층들(EL, 도 7 참조) 사이의 화소 정의막(70)의 폭(WD-70, 도 8a 참조)을 근거로 제공될 수 있다. 복수의 패턴들(PT) 각각은 역테이퍼 형상을 가질 수 있다.
본 발명에 따르면, 복수의 패턴들(PT)의 개수가 증가할수록 봉지층(140)이 외력에 의해 박리되는 현상이 방지될 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1a 참조)를 제공할 수 있다.
도 9는 본 발명의 일 실시예에 따른 도 5의 DD' 영역을 도시한 평면도이고, 도 10은 본 발명의 일 실시예에 따른 도 9의 III-III'를 따라 절단한 단면도이다. 도 10을 설명함에 있어서 도 8a를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 9 및 도 10을 참조하면, 제2 스페이서(SP2)는 제1 부분(SPa) 및 제2 부분(SPb)을 포함할 수 있다.
제1 부분(SPa) 및 제2 부분(SPb)은 nXm 배열(n, m은 양의 정수)을 가질 수 있다. 도 9에서는 예시적으로 2X2 배열을 갖는 제2 스페이서(SP2)를 도시하였다.
제1 부분(SPa) 및 제2 부분(SPb) 각각의 폭(WD1-SP, WD2-SP)은 9μm 내지 13μm일 수 있다.
제1 부분(SPa) 및 제2 부분(SPb) 사이의 간격(WD3-SP)은 1.5μm 내지 4.5μm일 수 있다.
제1 부분(SPa) 및 제2 부분(SPb) 각각의 두께(HT-SP)는 2.3μm 내지 3.3μm일 수 있다.
본 발명에 따르면, 제2 스페이서(SP2)는 박리 현상을 방지하기 위한 최적의 형상을 가질 수 있다. 제1 무기층(141)이 외력에 의해 박리되는 현상이 방지될 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1a 참조)를 제공할 수 있다.
도 11a는 본 발명의 일 실시예에 따른 도 1a의 AA' 영역에 대응되는 영역을 도시한 평면도이다. 도 11a를 설명함에 있어서 도 5를 통해 설명된 구성 요소에 대해서는 유사한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 11a를 참조하면, 표시 패널(DP, 도 4 참조)에는 제1 발광 영역(PXA1a), 제2 발광 영역(PXA2a), 제3 발광 영역(PXA3a), 및 비발광 영역(NPXAa)을 포함할 수 있다. 표시 패널(DP, 도 4 참조)은 제1 발광 영역(PXA1a)을 통해 제1 색광을 제공하고, 제2 발광 영역(PXA2a)을 통해 제2 색광을 제공하며, 제3 발광 영역(PXA3a)을 통해 제3 색광을 제공할 수 있다. 상기 제1 색광, 상기 제2 색광, 및 상기 제3 색광을 서로 상이한 색의 광일 수 있다. 예를 들어, 상기 제1 색광은 녹색광이고, 상기 제2 색광은 청색광이며, 상기 제3 색광은 적색광일 수 있다.
제1 발광 영역(PXA1a) 및 제3 발광 영역(PXA3a) 각각은 사각형 형상을 가질 수 있고, 제2 발광 영역(PXA2a)은 직사각형 형상을 가질 수 있다.
제1 발광 영역(PXA1a)은 제2 발광 영역(PXA2a)과 제2 방향(DR2)으로 이격될 수 있다. 제1 발광 영역(PXA1a)은 제3 발광 영역(PXA3a)과 제1 방향(DR1)으로 이격될 수 있다. 제2 발광 영역(PXA2a)은 제1 방향(DR1)으로 연장될 수 있다.
제1 발광 영역(PXA1a) 및 제3 발광 영역(PXA3a) 사이의 제1 폭(WD-1a)은 15μm 내지 20μm 일 수 있다. 제1 발광 영역(PXA1a) 및 제3 발광 영역(PXA3a) 각각과 제2 발광 영역(PXA2a) 사이의 제2 폭(WD-2a)은 12μm 내지 15μm일 수 있다.
제1 발광 영역(PXA1a) 및 제3 발광 영역(PXA3a) 각각과 제2 발광 영역(PXA2a) 사이에는 복수의 패턴들이 배치될 수 있다. 복수의 패턴들 각각은 폴딩축(AX1, 도 1a 참조)과 교차하는 방향으로 연장될 수 있다.
복수의 패턴들은 복수의 제1 패턴들(PT1a) 및 복수의 제2 패턴들(PT2a)을 포함할 수 있다. 복수의 제1 패턴들(PT1a) 각각은 제1 방향(DR1)으로 연장될 수 있다. 복수의 제1 패턴들(PT1a)은 제2 방향(DR2)으로 서로 이격될 수 있다. 도 11a에서는 예시적으로 제2 방향(DR2)으로 이격된 2 개의 제1 패턴들(PT1a)을 도시하였으나, 본 발명의 일 실시예에 따른 제1 패턴들(PT1a)의 개수는 이에 제한되지 않는다. 복수의 제2 패턴들(PT2a) 각각은 제1 방향(DR1) 및 제2 방향(DR2) 각각과 교차하는 방향으로 연장될 수 있다.
복수의 스페이서들은 제2 발광 영역(PXA2a)과 인접하게 배치될 수 있다. 복수의 스페이서들은 제1 스페이서(SP1a) 및 제2 스페이서(SP2a)를 포함할 수 있다. 제2 스페이서(SP2a)는 nXm 배열(n, m은 양의 정수)을 가질 수 있다.
본 발명에 따르면, 제1 패턴(PT1a), 제2 패턴(PT2a), 및 제2 스페이서(SP2a)는 봉지층(140, 도 4 참조)이 외력에 의해 박리되는 현상을 방지할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1a 참조)를 제공할 수 있다.
도 11b는 본 발명의 일 실시예에 따른 도 1a의 AA' 영역에 대응되는 영역을 도시한 평면도이다. 도 11b를 설명함에 있어서 도 5를 통해 설명된 구성 요소에 대해서는 유사한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 11b를 참조하면, 표시 패널(DP, 도 4 참조)에는 제1 발광 영역(PXA1b), 제2 발광 영역(PXA2b), 제3 발광 영역(PXA3b), 및 비발광 영역(NPXAb)을 포함할 수 있다. 표시 패널(DP, 도 4 참조)은 제1 발광 영역(PXA1b)을 통해 제1 색광을 제공하고, 제2 발광 영역(PXA2b)을 통해 제2 색광을 제공하며, 제3 발광 영역(PXA3b)을 통해 제3 색광을 제공할 수 있다. 상기 제1 색광, 상기 제2 색광, 및 상기 제3 색광을 서로 상이한 색의 광일 수 있다. 예를 들어, 상기 제1 색광은 녹색광이고, 상기 제2 색광은 청색광이며, 상기 제3 색광은 적색광일 수 있다.
제1 발광 영역(PXA1b) 및 제3 발광 영역(PXA3b) 각각은 다각형 형상을 가질 수 있고, 제2 발광 영역(PXA2b)은 육각형 형상을 가질 수 있다. 제1 발광 영역(PXA1b) 및 제3 발광 영역(PXA3b) 각각의 면적은 제2 발광 영역(PXA2b)의 면적보다 작을 수 있다.
제1 발광 영역(PXA1b)은 제2 발광 영역(PXA2b)과 제1 교차 방향(DRa)으로 이격될 수 있다. 제1 발광 영역(PXA1b)은 제3 발광 영역(PXA3b)과 제1 방향(DR1)으로 이격될 수 있다. 제3 발광 영역(PXA3b)은 제2 발광 영역(PXA2b)과 제2 교차 방향(DRb)으로 이격될 수 있다.
제1 발광 영역(PXA1b) 및 제2 발광 영역(PXA2b) 사이의 제1 폭(WD1b)은 27μm 내지 28μm일 수 있다. 제3 발광 영역(PXA3b) 및 제2 발광 영역(PXA2b) 사이의 제2 폭(WD-2b)은 제1 폭(WD1b)과 실질적으로 동일할 수 있다. 제2 발광 영역(PXA2b)은 복수로 제공되고, 복수의 제2 발광 영역들(PXA2b) 사이의 제3 폭(WD3b)은 60μm 내지 66μm일 수 있다.
제1 발광 영역(PXA1b) 및 제3 발광 영역(PXA3b) 각각과 제2 발광 영역(PXA2b) 사이에는 복수의 패턴들(PTb)이 배치될 수 있다. 복수의 패턴들(PTb) 각각은 폴딩축(AX1, 도 1a 참조)과 교차하는 방향으로 연장될 수 있다.
본 발명에 따르면, 복수의 패턴들(PTb)은 봉지층(140, 도 4 참조)이 외력에 의해 박리되는 현상을 방지할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1a 참조)를 제공할 수 있다.
도 11c는 본 발명의 일 실시예에 따른 도 1a의 AA' 영역에 대응되는 영역을 도시한 평면도이다. 도 11c를 설명함에 있어서 도 5를 통해 설명된 구성 요소에 대해서는 유사한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 11c를 참조하면, 표시 패널(DP, 도 4 참조)에는 제1 발광 영역(PXA1c), 제2 발광 영역(PXA2c), 제3 발광 영역(PXA3c), 및 비발광 영역(NPXAc)을 포함할 수 있다. 표시 패널(DP, 도 4 참조)은 제1 발광 영역(PXA1c)을 통해 제1 색광을 제공하고, 제2 발광 영역(PXA2c)을 통해 제2 색광을 제공하며, 제3 발광 영역(PXA3c)을 통해 제3 색광을 제공할 수 있다. 상기 제1 색광, 상기 제2 색광, 및 상기 제3 색광을 서로 상이한 색의 광일 수 있다. 예를 들어, 상기 제1 색광은 녹색광이고, 상기 제2 색광은 청색광이며, 상기 제3 색광은 적색광일 수 있다.
제1 발광 영역(PXA1c), 제2 발광 영역(PXA2c), 및 제3 발광 영역(PXA3c) 각각은 육각형 형상을 가질 수 있다. 제1 발광 영역(PXA1c), 제2 발광 영역(PXA2c), 및 제3 발광 영역(PXA3c) 각각의 면적은 동일할 수 있다.
제1 발광 영역(PXA1c), 제2 발광 영역(PXA2c), 및 제3 발광 영역(PXA3c) 각각은 복수로 제공될 수 있다. 제1 발광 영역(PXA1c)은 서로 이격된 복수의 제2 발광 영역들(PXA2c) 및 복수의 제3 발광 영역들(PXA3c)에 의해 에워싸일 수 있다. 제2 발광 영역(PXA2c)은 서로 이격된 복수의 제1 발광 영역(PXA1c) 및 복수의 제3 발광 영역들(PXA3c)에 의해 에워싸일 수 있다. 제3 발광 영역(PXA3c)은 서로 이격된 복수의 제1 발광 영역들(PXA1c) 및 복수의 제2 발광 영역들(PXA2c)에 의해 에워싸일 수 있다.
제1 발광 영역(PXA1c), 제2 발광 영역(PXA2c), 및 제3 발광 영역(PXA3c) 중 두 개의 발광 영역들 사이에는 적어도 하나의 패턴(PTc)이 배치될 수 있다. 패턴(PTc)은 복수로 제공될 수 있고, 복수의 패턴들(PTc) 각각은 폴딩축(AX1, 도 1a 참조)과 교차하는 방향으로 연장될 수 있다.
본 발명에 따르면, 복수의 패턴들(PTc)은 봉지층(140, 도 4 참조)이 외력에 의해 박리되는 현상을 방지할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1a 참조)를 제공할 수 있다.
도 11d는 본 발명의 일 실시예에 따른 도 1a의 AA' 영역에 대응되는 영역을 도시한 평면도이다. 도 11d를 설명함에 있어서 도 5를 통해 설명된 구성 요소에 대해서는 유사한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 11d를 참조하면, 표시 패널(DP, 도 4 참조)에는 제1 발광 영역(PXA1d), 제2 발광 영역(PXA2d), 제3 발광 영역(PXA3d), 및 비발광 영역(NPXAd)을 포함할 수 있다. 표시 패널(DP, 도 4 참조)은 제1 발광 영역(PXA1d)을 통해 제1 색광을 제공하고, 제2 발광 영역(PXA2d)을 통해 제2 색광을 제공하며, 제3 발광 영역(PXA3d)을 통해 제3 색광을 제공할 수 있다. 상기 제1 색광, 상기 제2 색광, 및 상기 제3 색광을 서로 상이한 색의 광일 수 있다. 예를 들어, 상기 제1 색광은 녹색광이고, 상기 제2 색광은 청색광이며, 상기 제3 색광은 적색광일 수 있다.
제1 발광 영역(PXA1d), 제2 발광 영역(PXA2d), 및 제3 발광 영역(PXA3d) 각각은 직사각형 형상을 가질 수 있다.
제1 발광 영역(PXA1d)은 서로 제2 방향(DR2)으로 이격된 제2 발광 영역(PXA2d) 및 제3 발광 영역(PXA3d) 사이에 배치될 수 있다. 제2 발광 영역(PXA2d) 및 제3 발광 영역(PXA3d)은 제1 방향(DR1)으로 이격될 수 있다.
제1 발광 영역(PXA1d), 제2 발광 영역(PXA2d), 및 제3 발광 영역(PXA3d) 각각의 사이에는 복수의 패턴들(PT1d)이 배치될 수 있다. 복수의 패턴들(PT1d) 각각은 폴딩축(AX1, 도 1a 참조)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 복수의 패턴들(PT1d)은 제1 방향(DR1)으로 연장될 수 있다.
본 발명에 따르면, 복수의 패턴들(PT1d)은 봉지층(140, 도 4 참조)이 외력에 의해 박리되는 현상을 방지할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1a 참조)를 제공할 수 있다.
도 11e는 본 발명의 일 실시예에 따른 도 1a의 AA' 영역에 대응되는 영역을 도시한 평면도이다. 도 11e를 설명함에 있어서, 도 5를 통해 설명된 구성 요소에 대해서는 유사한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 11e를 참조하면, 표시 패널(DP, 도 4 참조)에는 제1 발광 영역(PXA1e), 제2 발광 영역(PXA2e), 제3 발광 영역(PXA3e), 및 비발광 영역(NPXAe)을 포함할 수 있다. 표시 패널(DP, 도 4 참조)은 제1 발광 영역(PXA1e)을 통해 제1 색광을 제공하고, 제2 발광 영역(PXA2e)을 통해 제2 색광을 제공하며, 제3 발광 영역(PXA3e)을 통해 제3 색광을 제공할 수 있다. 상기 제1 색광, 상기 제2 색광, 및 상기 제3 색광을 서로 상이한 색의 광일 수 있다. 예를 들어, 상기 제1 색광은 녹색광이고, 상기 제2 색광은 청색광이며, 상기 제3 색광은 적색광일 수 있다.
제1 발광 영역(PXA1e)은 복수로 제공될 수 있다. 2 개의 제1 발광 영역들(PXA1e)은 제1 방향(DR1)으로 서로 이격되어 인접하게 배치될 수 있다. 제2 발광 영역(PXA2e)은 2 개의 제1 발광 영역들(PXA1e)과 제2 방향(DR2)으로 이격될 수 있다. 제3 발광 영역(PXA3e)은 2 개의 제1 발광 영역들(PXA1e)과 제2 방향(DR2)으로 이격될 수 있다.
제1 발광 영역(PXA1e) 및 제3 발광 영역(PXA3e) 사이의 제1 폭(WD-1e)은 23μm 내지 24μm일 수 있다. 제2 발광 영역(PXA2e) 및 제3 발광 영역(PXA3e) 사이의 제2 폭(WD-2e)은 28μm 내지 29μm일 수 있다. 2 개의 제1 발광 영역들(PXA1e) 사이의 제3 폭(WD-3e)은 14μm 내지 15μm일 수 있다.
제2 발광 영역(PXA2a) 및 제3 발광 영역(PXA3a) 각각과 제1 발광 영역(PXA1a) 사이에는 복수의 패턴들(PTe)이 배치될 수 있다. 복수의 패턴들(PTe) 각각은 폴딩축(AX1, 도 1a 참조)과 교차하는 방향으로 연장될 수 있다.
본 발명에 따르면, 복수의 패턴들(PTe)은 봉지층(140, 도 4 참조)이 외력에 의해 박리되는 현상을 방지할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1a 참조)를 제공할 수 있다.
도 11f는 본 발명의 일 실시예에 따른 도 1a의 AA' 영역에 대응되는 영역들 도시한 평면도이다. 도 11f를 설명함에 있어서 도 5를 통해 설명된 구성 요소에 대해서는 유사한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 11f를 참조하면, 표시 패널(DP, 도 4 참조)에는 제1 발광 영역(PXA1f), 제2 발광 영역(PXA2f), 제3 발광 영역(PXA3f), 및 비발광 영역(NPXAf)을 포함할 수 있다. 표시 패널(DP, 도 4 참조)은 제1 발광 영역(PXA1f)을 통해 제1 색광을 제공하고, 제2 발광 영역(PXA2f)을 통해 제2 색광을 제공하며, 제3 발광 영역(PXA3f)을 통해 제3 색광을 제공할 수 있다. 상기 제1 색광, 상기 제2 색광, 및 상기 제3 색광을 서로 상이한 색의 광일 수 있다. 예를 들어, 상기 제1 색광은 녹색광이고, 상기 제2 색광은 청색광이며, 상기 제3 색광은 적색광일 수 있다.
제1 발광 영역(PXA1e), 제2 발광 영역(PXA2e), 및 제3 발광 영역(PXA3e) 각각은 사각형 형상을 가질 수 있다.
제1 발광 영역(PXA1e)은 제2 발광 영역(PXA2e) 및 제3 발광 영역(PXA3e)과 제2 방향(DR2)으로 이격될 수 있다.
복수의 패턴들(PTf) 각각은 제1 발광 영역(PXA1e), 제2 발광 영역(PXA2e), 및 제3 발광 영역(PXA3e) 각각 사이에 배치될 수 있다. 복수의 패턴들(PTf) 각각은 폴딩축(AX1, 도 1a 참조)과 교차하는 방향으로 연장될 수 있다. 복수의 패턴들(PTf)은 제1 방향(DR1)으로 연장될 수 있다.
본 발명에 따르면, 복수의 패턴들(PTf)은 봉지층(140, 도 4 참조)이 외력에 의해 박리되는 현상을 방지할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1a 참조)를 제공할 수 있다.
도 11g는 본 발명의 일 실시예에 따른 도 1a의 AA' 영역에 대응되는 영역들 도시한 평면도이다. 도 11g를 설명함에 있어서 도 5를 통해 설명된 구성 요소에 대해서는 유사한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 11g를 참조하면, 표시 패널(DP, 도 4 참조)에는 제1 발광 영역(PXA1g), 제2 발광 영역(PXA2g), 제3 발광 영역(PXA3g), 및 비발광 영역(NPXAg)을 포함할 수 있다. 표시 패널(DP, 도 4 참조)은 제1 발광 영역(PXA1g)을 통해 제1 색광을 제공하고, 제2 발광 영역(PXA2g)을 통해 제2 색광을 제공하며, 제3 발광 영역(PXA3g)을 통해 제3 색광을 제공할 수 있다. 상기 제1 색광, 상기 제2 색광, 및 상기 제3 색광을 서로 상이한 색의 광일 수 있다. 예를 들어, 상기 제1 색광은 녹색광이고, 상기 제2 색광은 청색광이며, 상기 제3 색광은 적색광일 수 있다.
제1 발광 영역(PXA1g), 제2 발광 영역(PXA2g), 및 제3 발광 영역(PXA3g)은 제1 교차 방향(DRa) 및 제2 교차 방향(DRb)으로 서로 이격될 수 있다.
제1 발광 영역(PXA1g) 및 제3 발광 영역(PXA3g) 사이의 제1 교차 방향(DRa)으로 연장된 제1 폭(WD-1g)은 23μm 내지 24μm일 수 있다. 제1 폭(WD-1g)은 제1 발광 영역(PXA1g) 및 제2 발광 영역(PXA2g) 사이의 제2 교차 방향(DRb)으로 연장된 폭과 동일할 수 있다.
제2 발광 영역(PXA2g) 및 제3 발광 영역(PXA3g) 사이의 제2 폭(WD-2g)은 27μm 내지 28μm일 수 있다.
제1 발광 영역(PXA1g)은 복수로 제공될 수 있고, 인접한 2 개의 제1 발광 영역들(PXA1g) 사이의 제3 폭(WD-3g)은 44μm 내지 45μm일 수 있다.
제1 발광 영역(PXA1g), 제2 발광 영역(PXA2g), 및 제3 발광 영역(PXA3g) 사이에는 복수의 패턴들(PTg)이 배치될 수 있다. 복수의 패턴들(PTg) 각각은 폴딩축(AX1, 도 1a 참조)과 교차하는 방향으로 연장될 수 있다. 복수의 패턴들(PTg) 각각은 제1 교차 방향(DRa) 또는 제2 교차 방향(DRb)으로 연장될 수 있다.
본 발명에 따르면, 복수의 패턴들(PTg)은 봉지층(140, 도 4 참조)이 외력에 의해 박리되는 현상을 방지할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1a 참조)를 제공할 수 있다.
도 11h는 본 발명의 일 실시예에 따른 도 1a의 AA' 영역에 대응되는 영역을 도시한 평면도이다. 도 11h를 설명함에 있어서 도 5를 통해 설명된 구성 요소에 대해서는 유사한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 11h를 참조하면, 표시 패널(DP, 도 4 참조)에는 제1 발광 영역(PXA1h), 제2 발광 영역(PXA2h), 제3 발광 영역(PXA3h), 및 비발광 영역(NPXAh)을 포함할 수 있다. 표시 패널(DP, 도 4 참조)은 제1 발광 영역(PXA1h)을 통해 제1 색광을 제공하고, 제2 발광 영역(PXA2h)을 통해 제2 색광을 제공하며, 제3 발광 영역(PXA3h)을 통해 제3 색광을 제공할 수 있다. 상기 제1 색광, 상기 제2 색광, 및 상기 제3 색광을 서로 상이한 색의 광일 수 있다. 예를 들어, 상기 제1 색광은 녹색광이고, 상기 제2 색광은 청색광이며, 상기 제3 색광은 적색광일 수 있다.
제1 발광 영역(PXA1h)은 마름모 형상을 가질 수 있고, 제2 발광 영역(PXA2h) 및 제3 발광 영역(PXA3h) 각각은 육각형 형상을 가질 수 있다.
제1 발광 영역(PXA1h)은 복수로 제공될 수 있다. 2 개의 제1 발광 영역들(PXA1h)은 제2 방향(DR2)으로 이격될 수 있다. 제2 발광 영역(PXA2h) 및 제3 발광 영역(PXA3h)은 2 개의 제1 발광 영역들(PXA1h) 사이에 배치될 수 있다. 제2 발광 영역(PXA2h) 및 제3 발광 영역(PXA3h)은 제1 방향(DR1)으로 이격될 수 있다.
제2 발광 영역(PXA2h) 및 제3 발광 영역(PXA3h) 각각과 제1 발광 영역(PXA1h) 사이에는 복수의 패턴들(PTh)이 배치될 수 있다. 복수의 패턴들(PTh) 각각은 폴딩축(AX1, 도 1a 참조)과 교차하는 방향으로 연장될 수 있다.
본 발명에 따르면, 복수의 패턴들(PTh)은 봉지층(140, 도 4 참조)이 외력에 의해 박리되는 현상을 방지할 수 있다. 따라서, 신뢰성이 향상된 전자 장치(1000, 도 1a 참조)를 제공할 수 있다.
도 12a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이고, 도 12b는 본 발명의 일 실시예에 따른 도 12a에 도시된 전자 장치의 확장 모드를 설명하기 위한 도면이며, 도 12c는 본 발명의 일 실시예에 따른 도 12a에 도시된 전자 장치의 사시도이다.
도 12a 내지 도 12c를 참조하면, 전자 장치(1000-2)는 표시 모듈(100-2) 및 표시 모듈(100-2)이 수용된 케이스(CS)를 포함할 수 있다. 표시 모듈(100-2)은 케이스(CS)의 상부에 정의된 표시 개구부(S_OP)를 통해 외부에 노출될 수 있다.
케이스(CS)는 제1 케이스(CS1) 및 제2 케이스(CS2)를 포함할 수 있다. 제1 케이스(CS1) 및 제2 케이스(CS2)는 서로 결합되어 표시 모듈(100-2)을 수용할 수 있다. 제2 케이스(CS2)는 제1 방향(DR1)으로 이동하도록 제1 케이스(CS1)에 결합될 수 있다.
표시 모듈(100-2)의 노출면의 면적은 제2 케이스(CS2)의 이동에 따라 조절될 수 있다. 예를 들어, 표시 모듈(100-2)은 플렉서블 표시 모듈일 수 있으며, 표시 모듈(100-2) 아래에 배치된 지지 플레이트(SPc, SPd, SB)에 의해 지지될 수 있다. 지지 플레이트(SPc, SPd, SB)은 제1 및 제2 케이스(CS1, CS2)에 연결되고, 제2 케이스(CS2)가 제1 방향(DR1)으로 이동할 때, 지지 플레이트(SPc, SPd, SB)도 제1 방향(DR1)으로 이동할 수 있다.
도시하지 않았으나, 표시 개구부(S_OP)를 통해 노출된 표시 모듈(100-2)의 부분(즉, 표시면) 외에 외부에 노출되지 않은 표시 모듈(100-2)의 부분이 제1 케이스(CS1) 내에 배치될 수 있다. 제2 케이스(CS2)의 이동에 따라 표시 개구부(S_OP)의 사이즈가 제1 방향(DR1)으로 증가한다. 또한, 지지 플레이트(SPc, SPd, SB) 상에 배치된 표시 모듈(DM)은 제2 케이스(CS2)의 이동에 따라 지지 플레이트(SPc, SPd, SB)와 함께 제1 방향(DR1)으로 이동하여, 표시 개구부(S_OP)를 통해 노출된 표시 모듈(DM)의 노출면 역시 확장될 수 있다. 따라서, 사용자는 보다 확대된 화면을 통해 영상을 시인할 수 있다.
표시 모듈(100-2)의 표시면(DS)은 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 비표시 영역(NDA)을 포함할 수 있다. 표시면(DS)의 제1 표시 영역(DA1)은 기본 모드에서 표시 개구부(S_OP)에 대응하는 크기로 제공되어, 기본 모드에서의 화면 사이즈를 결정한다. 즉, 기본 모드에서, 표시 개구부(S_OP)는 표시면(DS)의 제1 표시 영역(DA1)을 노출시키고, 제2 표시 영역(DA2) 및 비표시 영역(NDA)은 표시 개구부(S_OP)를 통해 노출되지 않는다. 다른 일 예로, 기본 모드에서 표시 개구부(S_OP)는 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)의 일부를 노출시킬 수 있다.
제2 표시 영역(DA2)은 제1 표시 영역(DA1)에 인접하고, 전자 장치(1000-2)가 확장 모드로 동작할 경우, 제1 표시 영역(DA1) 뿐만 아니라 제2 표시 영역(DA2)의 일부가 표시 개구부(S_OP)에 의해 노출될 수 있다. 즉, 노출된 제2 표시 영역(DA2)의 일부분의 면적만큼 전자 장치(1000-2)의 화면 사이즈가 증가할 수 있다.
비표시 영역(NDA)은 제2 표시 영역(DA2)에 인접한다. 즉, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)과 비표시 영역(NDA) 사이에 정의된다. 비표시 영역(NDA)은 전자 장치(1000-2)의 화면으로 활용되지 않는 비유효 영역이다.
표시 모듈(100-2) 아래에 지지 플레이트(SPc, SPd, SB)가 배치될 수 있다. 지지 플레이트(SPc, SPd, SB)는 표시 모듈(100-2) 아래에 배치되어 표시 모듈(100-2)을 지지할 수 있다. 지지 플레이트(SPc, SPd, SB)는 표시 모듈(100-2)의 표시면(DS)의 반대면인 후면에 배치될 수 있다. 지지 플레이트(SPc, SPd, SB)는 제1 지지 플레이트(SPc), 제2 지지 플레이트(SPd) 및 복수의 지지바(SB)를 포함할 수 있다.
제1 지지 플레이트(SPc)는 제1 및 제2 방향들(DR1, DR2)에 의해 정의된 평면과 평행한 판 형상을 가질 수 있다. 제1 지지 플레이트(SPc)는 표시 모듈(100-2)의 제1 표시 영역(DA1)에 대응하는 사이즈로 제공될 수 있다. 제1 지지 플레이트(SPc)는 표시 모듈(100-2)의 표시면(DS)과 반대하는 후면에 배치되어 표시 모듈(100-2)의 제1 표시 영역(DA1)을 지지할 수 있다. 제2 지지 플레이트(SPd)는 제2 방향(DR2)으로 연장할 수 있다. 제2 지지 플레이트(SPd)는 제2 방향(DR2)으로 연장된 장변들 및 제1 방향(DR1)으로 연장된 단변들을 갖는 직사각형 형상을 가질 수 있다. 제2 지지 플레이트(SPd)는 표시 모듈(DM)의 비표시 영역(NDA)에 대응하는 사이즈로 제공될 수 있다. 복수의 지지바들(SB) 및 제2 지지 플레이트(SPd)은 표시 모듈(100-2)의 후면에 배치되어, 제2 표시 영역(DA2) 및 비표시 영역(NDA)을 각각 지지할 수 있다.
기본 모드에서 제2 표시 영역(DA2)의 표시 모듈(100-2)은 벤딩되어 제1 지지 플레이트(SPc)의 후면에 배치될 수 있다. 즉, 제1 표시 영역(DA1)은 비벤딩 영역으로 정의되고, 제2 표시 영역(DA2)의 전체 또는 일부는 벤딩 영역으로 정의될 수 있다. 제1 지지 플레이트(SPc)는 비벤딩 영역에 대응하여 배치되고, 지지바들(SB)은 벤딩 영역에 대응하여 배치될 수 있다.
복수의 지지바들(SB)은 제1 지지 플레이트(SPc)와 제2 지지 플레이트(SPd) 사이에 배치될 수 있다. 복수개의 지지바들(SB)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 배열될 수 있다. 복수개의 지지바들(SB)은 제1 방향(DR1)으로 서로 이격될 수 있다. 제2 방향(DR2)에서 바라봤을 때, 복수개의 지지바들(S) 각각은 표시 모듈(100-2)의 표시면(DS)을 기준으로 역사다리꼴 형상을 가질 수 있다.
예시적으로 제1 방향(DR1)으로 서로 이격된 지지바들(SB)이 도시되었으나, 지지바들(SB)의 구조는 이에 한정되지 않는다. 예를 들어, 지지바들(SB)은 서로 회전하도록 결합된 관절 구조로 구현될 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
1000: 전자 장치 DP: 표시 패널
CE: 제2 전극 70: 화소 정의막
PT: 복수의 패턴들 140: 봉지층

Claims (20)

  1. 베이스층;
    상기 베이스층 위에 배치되는 복수의 제1 전극들;
    상기 복수의 제1 전극들 위에 배치되며 상기 복수의 제1 전극들 각각의 일부를 노출하는 복수의 개구부들이 정의되는 화소 정의막;
    상기 복수의 제1 전극들 위에 각각 배치된 복수의 발광층들;
    상기 화소 정의막 위에 배치된 복수의 패턴들;
    상기 복수의 발광층들 위에 배치된 제2 전극; 및
    상기 복수의 패턴들 및 상기 제2 전극 위에 배치되는 봉지층을 포함하고,
    평면 상에서 보았을 때, 상기 복수의 패턴들은 상기 복수의 발광층들 사이에 배치되는 전자 장치.
  2. 제1 항에 있어서,
    상기 복수의 패턴들 각각의 폭은 3μm 내지 4μm인 전자 장치.
  3. 제1 항에 있어서,
    상기 복수의 패턴들 사이의 간격은 1.5μm 내지 4.5μm이고,
    상기 복수의 패턴들 각각의 두께는 1μm 내지 2μm인 전자 장치.
  4. 제1 항에 있어서,
    상기 베이스층에는 형상이 변형되는 제1 영역 및 상기 제1 영역과 인접한 제2 영역이 정의되고, 상기 평면 상에서 보았을 때, 상기 복수의 패턴들은 상기 제1 영역과 중첩하며, 상기 제2 영역과 비중첩하는 전자 장치.
  5. 제1 항에 있어서,
    상기 베이스층에는 제1 방향으로 연장된 폴딩축을 기준으로 폴딩 및 언폴딩되는 제1 영역 및 상기 제1 영역과 인접한 제2 영역이 정의되고,
    상기 복수의 패턴들 각각은 상기 제1 방향과 교차하는 제1 교차 방향으로 연장되고, 상기 복수의 패턴들은 상기 제1 교차 방향과 교차하는 제2 교차 방향으로 이격된 전자 장치.
  6. 제1 항에 있어서,
    상기 봉지층은 상기 제2 전극 및 상기 복수의 패턴들을 커버하는 전자 장치.
  7. 제1 항에 있어서,
    상기 제2 전극은 상기 복수의 패턴들 각각의 상면에 배치된 제1 전극 부분 및 상기 제1 전극 부분과 이격되며 상기 복수의 발광층들 위에 배치된 제2 전극 부분을 포함하는 전자 장치.
  8. 제1 항에 있어서,
    상기 복수의 패턴들 각각은 역테이퍼 형상을 갖는 전자 장치.
  9. 제1 항에 있어서,
    상기 제2 전극은 제1 전극 부분 및 복수의 제2 전극 부분들을 포함하고,
    상기 제1 전극 부분은 상기 발광층 위에 배치되고,
    상기 제1 전극 부분에는 상기 평면 상에서 보았을 때 상기 복수의 패턴들과 각각 비중첩하는 복수의 개구부들이 정의되며,
    상기 복수의 제2 전극 부분들은 상기 평면 상에서 보았을 때 상기 복수의 개구부들과 각각 중첩하는 전자 장치.
  10. 제1 항에 있어서,
    상기 평면 상에서 보았을 때, 상기 복수의 패턴들 및 상기 복수의 발광층들 사이에 배치되는 스페이서를 더 포함하고,
    상기 스페이서는 제1 부분 및 제2 부분을 포함하고,
    상기 제1 부분 및 상기 제2 부분 각각의 폭은 9μm 내지 13μm인 전자 장치.
  11. 제10 항에 있어서,
    상기 제1 부분 및 상기 제2 부분 사이의 간격은 1.5μm 내지 4.5μm인 전자 장치.
  12. 제10 항에 있어서,
    상기 제1 부분 및 상기 제2 부분 각각의 두께는 2.3μm 내지 3.3μm인 전자 장치.
  13. 제1 방향으로 연장된 폴딩축을 기준으로 폴딩 또는 언폴딩되는 폴딩 영역 및 상기 폴딩 영역을 사이에 두고 이격된 복수의 비폴딩 영역들이 정의된 베이스층;
    상기 베이스층 위에 배치되며, 트랜지스터 및 절연층을 포함하는 회로층;
    상기 회로층 위에 배치되고, 제1 전극, 발광층, 및 제2 전극을 포함하는 발광 소자, 화소 정의막, 및 상기 화소 정의막 위에 배치되는 복수의 패턴들을 포함하는 발광 소자층; 및
    상기 발광 소자층 위에 배치되는 봉지층을 포함하고,
    평면 상에서 보았을 때 상기 복수의 패턴들은 상기 폴딩 영역과 중첩하며,
    상기 복수의 패턴들 각각의 두께는 1μm 내지 2μm인 전자 장치.
  14. 제13 항에 있어서,
    상기 평면 상에서 보았을 때 상기 복수의 패턴들 각각의 폭은 3μm 내지 4μm인 전자 장치.
  15. 제13 항에 있어서,
    상기 복수의 패턴들 사이의 간격은 1.5μm 내지 4.5μm인 전자 장치.
  16. 제13 항에 있어서,
    상기 평면 상에서 보았을 때, 상기 복수의 패턴들은 상기 복수의 비폴딩 영역들과 비중첩하는 전자 장치.
  17. 제13 항에 있어서,
    상기 복수의 패턴들 각각은 상기 제1 방향과 교차하는 제1 교차 방향으로 연장되고, 상기 복수의 패턴들은 상기 제1 교차 방향과 교차하는 제2 교차 방향으로 이격된 전자 장치.
  18. 제13 항에 있어서,
    상기 봉지층은 상기 제2 전극 및 상기 복수의 패턴들을 커버하는 전자 장치.
  19. 제13 항에 있어서,
    상기 복수의 패턴들 각각의 측면은 상기 제2 전극과 이격된 전자 장치.
  20. 제13 항에 있어서,
    상기 복수의 패턴들 각각은 역테이퍼 형상을 갖는 전자 장치.
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