KR20230131352A - 표시 패널, 이의 제조 방법 및 표시 패널을 포함하는 전자 장치 - Google Patents

표시 패널, 이의 제조 방법 및 표시 패널을 포함하는 전자 장치 Download PDF

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Abstract

본 발명은 표시 패널, 이를 포함하는 전자 장치 및 표시 패널을 제조하는 제조 방법에 관한 것이다. 표시 패널은 관통하는 홀이 정의된 베이스 기판; 베이스 기판 상에 홀과 이격되어 배치되는 박막 트랜지스터; 홀과 이격되고 박막 트랜지스터에 연결된 화소 전극을 포함하는 발광 소자; 베이스 기판과 화소 전극 사이에 배치되고, 평면 상에서 화소 전극과 홀 사이에 정의된 그루브 패턴을 포함하는 제1 절연층; 화소 전극으로부터 이격되고 그루브 패턴에 중첩하는 제1 패턴 홀을 정의하는 팁부를 포함하는 제1 도전 패턴; 및 화소 전극으로부터 이격되고 평면 상에서 제1 패턴 홀에 중첩하는 제2 패턴 홀이 정의된 제2 도전 패턴을 포함할 수 있다.

Description

표시 패널, 이의 제조 방법 및 표시 패널을 포함하는 전자 장치{DISPLAY PANEL, METHOD OF MANUFACTURING THE SAME, AND ELECTRONIC APPARATUS INCLUDING DISPLAN PANEL}
본 발명은 표시 패널, 이의 제조 방법 및 이를 포함하는 전자 장치에 관한 발명이며, 보다 상세하게는 홀을 포함하는 표시 패널에 관한 것이다.
텔레비전, 휴대전화, 태블릿, 컴퓨터, 네비게이션, 게임기 등과 같이 사용자에게 영상을 제공하기 위한 전자 장치는 영상을 생성하고 표시하는 표시 패널을 포함할 수 있다. 전자 장치는 표시 패널뿐 아니라, 입력 센서, 전자 모듈과 같은 다양한 전자 부품들로 구성될 수 있다. 예를 들어, 전자 모듈은 카메라, 적외선 감지 센서, 근접 센서 등을 포함할 수 있다.
최근, 사용자에게 넓은 표시면을 제공하기 위해, 표시 영역의 면적을 넓히고 비표시 영역의 면적을 좁히는 방안에 대한 연구가 지속되고 있다. 예를 들어, 전자 모듈은 표시 패널 아래 배치될 수 있고, 표시 패널에는 전자 모듈을 노출시키기 위한 홀이 제공될 수 있다.
본 발명의 목적은 간소화된 공정을 이용하여, 표시 패널 내의 팁부가 소정의 길이를 갖도록 제어함과 동시에 팁부의 손상을 방지하는데 있다. 본 발명의 목적은 팁부를 통해 표시 패널의 발광 소자들로 수분이나 산소가 유입되는 것을 방지하여 신뢰성이 향상된 표시 패널을 제공하는데 있다.
일 실시예는 관통하는 홀이 정의된 베이스 기판; 상기 베이스 기판 상에 상기 홀과 이격되어 배치된 박막 트랜지스터; 상기 홀과 이격되고 상기 박막 트랜지스터에 연결된 화소 전극을 포함하는 발광 소자; 상기 베이스 기판과 상기 화소 전극 사이에 배치되고, 평면 상에서 상기 화소 전극과 상기 홀 사이에 정의된 그루브 패턴을 포함하는 제1 절연층; 상기 화소 전극으로부터 이격되고, 상기 그루브 패턴에 중첩하는 제1 패턴 홀을 정의하는 팁부를 포함하는 제1 도전 패턴; 및 상기 화소 전극으로부터 이격되고 상기 제1 패턴 홀에 중첩하는 제2 패턴 홀이 정의된 제2 도전 패턴을 포함하는 표시 패널을 제공한다.
상기 제2 도전 패턴은 상기 화소 전극과 동일한 층에 배치될 수 있다.
상기 제2 도전 패턴은 상기 화소 전극과 동일한 물질을 포함할 수 있다.
상기 제2 도전 패턴은 상기 제1 도전 패턴과 상이한 물질을 포함할 수 있다.
상기 제1 패턴 홀을 정의하는 상기 팁부의 측면은 상기 그루브 패턴을 정의하는 상기 제1 절연층의 내측면 보다 돌출될 수 있다.
상기 제1 도전 패턴은 복수의 도전층들을 포함하고, 상기 팁부의 측면은 상기 복수의 도전층들의 측면들로 정의될 수 있다.
평면 상에서 상기 제2 패턴 홀의 폭은 상기 제1 패턴 홀의 폭보다 클 수 있다.
평면 상에서 상기 그루브 패턴은 상기 홀을 둘러쌀 수 있다.
상기 표시 패널은 상기 박막 트랜지스터와 상기 화소 전극을 연결하는 연결 전극을 더 포함할 수 있고, 상기 제1 도전 패턴은 상기 연결 전극과 동일한 층에 배치될 수 있다.
상기 제1 도전 패턴은 상기 연결 전극과 동일 물질을 포함할 수 있다.
상기 표시 패널은 상기 화소 전극의 적어도 일부를 노출시키는 발광 개구부 및 상기 제2 도전 패턴의 적어도 일부를 노출시키는 제1 개구부가 정의된 화소 정의막을 더 포함할 수 있다.
상기 제2 도전 패턴은 상기 제2 패턴 홀을 정의하는 일 측면 및 상기 일 측면과 대향되는 타 측면을 포함하고, 상기 일 측면은 상기 제1 개구부에 의해 노출되고, 상기 타 측면은 상기 화소 정의막에 의해 커버될 수 있다.
상기 표시 패널은 상기 발광 소자 상에 배치되고, 복수의 무기막들 및 상기 복수의 무기막들 사이에 배치되는 유기막을 포함하는 봉지층을 더 포함하고, 상기 복수의 무기막들 중 적어도 하나는 상기 그루브 패턴을 정의하는 상기 제1 절연층의 내측면을 커버할 수 있다.
상기 복수의 무기막들 중 적어도 하나는 상기 제1 패턴 홀을 정의하는 상기 팁부의 측면을 커버할 수 있다.
상기 그루브 패턴은 복수로 제공되고, 상기 복수의 그루브 패턴들 중 적어도 하나는 상기 유기막에 중첩하고, 상기 복수의 그루브 패턴들 중 적어도 다른 하나는 상기 유기막과 이격 될 수 있다.
상기 표시 패널은 상기 화소 전극과 상기 제1 절연층 사이에 배치되는 제2 절연층을 더 포함하고, 상기 제2 절연층은 상기 제1 도전 패턴과 상기 제2 도전 패턴 사이에 배치되며, 상기 제1 패턴 홀에 중첩하는 제2 개구부가 정의될 수 있다.
일 실시예는 평면 상에서 홀 영역, 상기 홀 영역의 적어도 일부를 둘러싸는 표시 영역, 및 상기 표시 영역에 인접한 비표시 영역을 포함하고, 상기 홀 영역에 홀이 정의된 베이스 기판; 상기 베이스 기판 상에 상기 홀과 이격되어 배치된 박막 트랜지스터; 상기 표시 영역 상에 배치되고 상기 박막 트랜지스터에 전기적으로 연결된 화소 전극을 포함하는 발광 소자; 상기 베이스 기판과 상기 발광 소자 사이에 배치되고, 상기 홀 영역에 중첩하는 그루브 패턴을 포함하는 제1 절연층, 상기 제1 절연층 상에 상기 홀 영역에 중첩하여 배치되고, 상기 그루브 패턴에 중첩하는 제1 패턴 홀을 정의하는 팁부를 포함하는 제1 도전 패턴; 상기 제1 도전 패턴과 상이한 층 상에 상기 홀 영역에 중첩하여 배치되고, 상기 제1 패턴 홀에 중첩하는 제2 패턴 홀이 정의된 제2 도전 패턴; 및 상기 홀 영역에 중첩하여 배치된 전자 모듈을 포함하는 전자 장치를 제공한다.
또 다른 일 실시예는 홀 영역 및 상기 홀 영역을 둘러싸는 표시 영역을 포함하는 베이스 기판, 및 상기 베이스 기판 상에 배치된 제1 절연층을 포함하는 대상 기판 제공 단계; 상기 홀 영역에 중첩하는 상기 제1 절연층의 일부를 노출시키는 제1 패턴 홀을 포함하는 제1 도전 패턴 형성 단계; 상기 표시 영역, 상기 제1 도전 패턴 및 상기 제1 절연층의 상기 일부를 커버하는 도전층 형성 단계, 상기 도전층으로부터, 상기 제1 패턴 홀에 중첩하는 예비 제2 도전 패턴 및 상기 예비 제2 도전 패턴과 이격된 화소 전극을 형성하는 단계; 상기 예비 제2 도전 패턴으로부터 상기 제1 패턴 홀에 중첩하는 제2 패턴 홀을 포함하는 제2 도전 패턴을 형성하는 단계; 및 상기 제1 절연층에 상기 제1 패턴 홀에 중첩하는 그루브 패턴을 형성하는 단계를 포함하고, 상기 예비 제2 도전 패턴은 상기 제1 패턴 홀을 정의하는 상기 제1 도전 패턴의 측면을 커버하는 표시 패널 제조 방법을 제공한다.
상기 제2 예비 도전 패턴 및 상기 화소 전극은 상기 도전층을 습식 식각하여 형성되고, 상기 그루브 패턴은 상기 제1 절연층을 건식 식각하여 형성될 수 있다.
상기 제1 패턴 홀을 정의하는 상기 제1 도전 패턴의 측면은 상기 그루브 패턴을 정의하는 상기 제1 절연층의 내측면 보다 돌출될 수 있다.
본 발명의 일 실시예의 팁부는 소정의 길이를 갖도록 형성되며, 표시 패널의 홀 영역 내에서 기능층의 연속성을 효과적으로 차단할 수 있다. 본 발명의 일 실시예의 팁부 및 그루브 패턴 내에는 무기층이 잘 증착될 수 있다. 이에 따라, 표시 패널의 홀 영역을 통해 수분이나 산소가 유입되는 경로를 차단할 수 있다.
본 발명의 일 실시예의 팁부는 형성 공정에서 도전 패턴에 의해 보호될 수 있고, 이에 따라 팁부는 손상이 방지되며 소정의 길이를 갖도록 형성될 수 있다. 또한, 형성 공정에서, 팁부는 도전 패턴에 의해 보호됨에 따라, 팁부의 노출에 의한 부가적인 오염이 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4는 본 발명의 일 실시예의 표시 패널의 일 영역을 확대 도시한 평면도이다.
도 5는 도 4의 선I-I'에 대응하는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 표시 패널의 일 영역을 확대 도시한 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 제조 방법에 관한 순서도이다.
도 8a 내지 도 8k는 본 발명의 일 실시예의 표시 패널의 제조 방법의 일 단계에 대응되는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 표시 패널 및 이를 포함하는 전자 장치에 대하여 설명한다.
도 1은 일 실시예에 따른 전자 장치의 사시도이다. 도 2는 일 실시예에 따른 전자 장치의 분해 사시도이다.
전자 장치(DD)는 전기적 신호에 따라 활성화되며 영상을 표시하는 장치일 수 있다. 전자 장치(DD)는 사용자에게 영상을 제공하는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(DD)는 텔레비전, 외부 광고판 등과 같은 대형 장치를 비롯하여, 모니터, 휴대 전화, 컴퓨터, 태블릿, 네비게이션, 게임기 등과 같은 중소형 장치 일 수 있다. 한편, 전차 장치(DD)의 실시예들은 예시적인 것으로, 본 발명의 개념에 벗어나지 않는 이상 어느 하나에 한정되지 않는다. 본 실시예에서 전자 장치(DD)의 일 예로 휴대 전화를 도시하였다.
도 1을 참조하면, 전자 장치(DD)는 평면 상에서 제1 방향(DR1)으로 연장된 단변들을 갖고, 제2 방향(DR2)으로 연장된 장변들을 갖는 직사각형 형상일 수 있다. 그러나 이에 한정되지 않고, 전자 장치(DD)는 원형, 다각형 등의 다양한 형상을 가질 수 있다.
전자 장치(DD)는 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면에 평행한 표시면(IS)을 통해 제3 방향(DR3)으로 영상(IM)을 표시할 수 있다. 제3 방향(DR3)은 표시면(IS)의 법선 방향에 실질적으로 평행할 수 있다. 전자 장치(DD)의 표시면(IS)은 전자 장치(DD)의 전면(front surface)에 대응될 수 있다.
전자 장치(DD)에서 표시되는 영상(IM)은 동적인 영상은 물론, 정지 영상을 포함할 수 있다. 도 1은 영상(IM)의 일 예로 시계창 및 복수의 아이콘들을 도시하였다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)이 정의될 수 있다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)될 수 있고, 전면과 배면 각각의 법선 방향은 실질적으로 제3 방향(DR3)에 평행할 수 있다. 제3 방향(DR3)을 따라 정의되는 전면과 배면 사이의 이격 거리는 부재(또는 유닛)의 두께에 대응될 수 있다.
본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다. 본 명세서에서 "단면 상에서"는 제1 방향(DR1) 또는 제2 방향(DR2)에서 바라본 상태로 정의될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
전자 장치(DD)는 플렉서블(flexible)한 것 일 수 있다. “플렉서블”이란 휘어질 수 있는 특성을 의미하며, 완전히 접히는 구조에서부터 수 나노미터 수준으로 휠 수 있는 구조까지 모두 포함하는 것 일 수 있다. 예를 들어, 플렉서블한 전자 장치(DD)는 커브드(curved) 장치 또는 폴더블(foldable) 장치일 수 있다. 이에 한정되지 않고, 전자 장치(DD)는 리지드(rigid)한 것 일 수 있다.
도 1은 평면형 표시면(IS)을 갖는 전자 장치(DD)를 예시적으로 도시하였다. 그러나 전자 장치(DD)의 표시면(IS) 형태는 이에 제한되지 않고, 곡면형이거나 입체형 일 수 있다.
전자 장치(DD)의 표시면(IS)은 표시부(AA-DD) 및 비표시부(NAA-DD)를 포함할 수 있다. 표시부(AA-DD)는 전자 장치(DD)의 전면 내에서 영상(IM)이 표시되는 부분일 수 있고, 사용자는 표시부(AA-DD)를 통해 영상(IM)을 시인할 수 있다. 본 실시예는 평면 상에서 사각형 형상을 갖는 표시부(AA-DD)를 예시적으로 도시하였으나, 표시부(AA-DD)는 표시 장치(DD)의 디자인에 따라 다양한 형상을 가질 수 있다.
비표시부(NAA-DD)는 전자 장치(DD)의 전면 내에서 영상(IM)이 표시되지 않는 부분일 수 있다. 비표시부(NAA-DD)는 소정의 컬러를 가지며 광을 차단하는 부분일 수 있다. 비표시부(NAA-DD)는 표시부(AA-DD)에 인접할 수 있다. 예를 들어, 비표시부(NAA-DD)는 표시부(AA-DD)의 외측에 배치되어 표시부(AA-DD)를 둘러쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 비표시부(NAA-DD)는 표시부(AA-DD)의 일 측에만 인접하거나, 전자 장치(DD)의 전면이 아닌 측면에 배치될 수 있다. 이에 한정되지 않고, 비표시부(NAA-DD)는 생략될 수도 있다.
일 실시예의 전자 장치(DD)의 표시부(AA-DD)는 센싱 영역(SA-DD)을 포함할 수 있다. 센싱 영역(SA-DD)은 도 2의 전자 모듈(EM)이 중첩하는 영역에 대응될 수 있다. 전자 모듈(EM, 도 2 참조)은 센싱 영역(SA-DD)을 통해 전달되는 외부 입력을 수신하거나, 센싱 영역(SA-DD)을 통해 신호를 출력할 수 있다. 도 1은 표시부(AA-DD) 내에 배치된 하나의 센싱 영역(SA-DD)을 예시적으로 도시하였으나, 이에 한정되지 않고, 센싱 영역(SA-DD)은 표시부(AA-DD) 내에 복수로 제공될 수도 있다.
일 실시예의 전자 장치(DD)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 외부에서 제공되는 압력, 온도, 광 등과 같은 다양한 형태를 가질 수 있다. 외부 입력은 전자 장치(DD)에 접촉(예를 들어, 사용자의 손 또는 펜에 의한 접촉)하는 입력뿐 아니라, 전자 장치(DD)와 근접하여 인가되는 입력(예를 들어, 호버링)을 포함할 수 있다.
도 1 및 도 2를 참조하면, 전자 장치(DD)는 윈도우(WP) 및 하우징(HU)을 포함할 수 있다. 윈도우(WP)와 하우징(HU)은 결합하여 전자 장치(DD)의 외관을 구성할 수 있고, 전자 장치(DD)의 구성들을 수용할 수 있는 내부 공간을 제공할 수 있다. 전자 장치(DD)는 윈도우(WP)와 하우징(HU) 사이에 배치된 표시 모듈(DM), 반사 방지 부재(ARP) 및 전자 모듈(EM)을 포함할 수 있다.
전자 모듈(EM)은 표시 모듈(DM) 아래 배치될 수 있다. 전자 모듈(EM)은 표시 모듈(DM)에 중첩하여 배치될 수 있다. 전자 모듈(EM)은 광 신호를 출력하거나 수신하는 전자 부품일 수 있다. 예를 들어, 전자 모듈(EM)은 외부이미지를 촬영하는 카메라 모듈일 수 있다. 이에 한정되지 않고, 전자 모듈(EM)은 근접 센서 또는 적외선 발광 센서와 같은 센서 모듈일 수 있다.
표시 모듈(DM)은 전자 모듈(EM) 상에 배치될 수 있다. 표시 모듈(DM)은 후술할 표시 패널(DP, 도 3 참조)을 포함할 수 있다. 표시 패널(DP, 도 3 참조)은 전기적 신호에 따라 영상을 생성할 수 있다. 표시 패널(DP, 도 3 참조)은 발광형 표시 패널 일 수 있으나 이에 한정되지 않는다.
일 실시예의 표시 모듈(DM)은 표시 패널(DP, 도 3 참조) 상에 배치된 입력 센서를 더 포함할 수 있다. 입력 센서는 전자 장치(DD)의 외부에서 인가되는 외부 입력의 좌표 정보를 획득할 수 있다. 입력 센서는 정전용량 방식, 저항막 방식, 적외선 방식 또는 압력 방식과 같은 다양한 방식으로 구동될 수 있고, 어느 하나로 한정되지 않는다.
입력 센서는 표시 패널(DP, 도 3 참조) 상에 직접 배치될 수 있다. 입력 센서와 표시 패널(DP, 도 3 참조)은 별도의 접착 부재 없이 서로 결합된 것일 수 있다. 즉, 입력 센서는 표시 패널(DP, 도 3 참조)이 제공하는 베이스 면 상에 연속 공정을 통해 형성되는 것일 수 있다. 그러나 이에 한정되지 않고, 입력 센서는 표시 패널(DP, 도 3 참조)의 제조 공정과 별도의 공정으로 형성된 후, 접착 부재를 통해 표시 패널(DP, 도 3 참조)과 결합될 수 있다.
표시 모듈(DM)은 액티브 영역(DM-AA) 및 액티브 영역(DM-AA)에 인접한 주변 영역(DM-NAA)을 포함할 수 있다. 액티브 영역(DM-AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 주변 영역(DM-NAA)은 액티브 영역(DM-AA)을 에워쌀 수 있다. 주변 영역(DM-NAA)에는 액티브 영역(DM-AA)에 배치된 소자를 구동하기 위한 구동 회로나 구동 배선, 소자에 전기적 신호를 제공하는 각종 신호 라인들이나 패드들 등이 배치될 수 있다.
표시 모듈(DM)은 액티브 영역(DM-AA) 내 위치하는 홀 영역(HA)을 포함할 수 있다. 홀 영역(HA)은 전술한 센싱 영역(SA-DD)에 대응하는 것일 수 있다. 한편, 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 "서로 중첩한다"는 것을 의미하고 동일한 면적 및/또는 동일한 형상을 갖는 것으로 제한되지 않는다.
홀 영역(HA)은 전자 모듈(EM)에 중첩하는 영역일 수 있다. 홀 영역(HA)의 적어도 일부는 액티브 영역(DM-AA)에 의해 둘러싸일 수 있다. 일 실시예에서, 홀 영역(HA)은 액티브 영역(DM-AA) 내에 완전히 둘러싸일 수 있다. 그러나, 이에 한정되지 않고, 홀 영역(HA)의 일 부분은 액티브 영역(DM-AA)에 의해 둘러싸이고, 나머지 일 부분은 주변 영역(DM-NAA)에 접할 수 있다.
홀 영역(HA)에는 표시 패널(DP, 도 3 참조)을 관통하는 홀(HH)이 정의될 수 있다. 홀(HH)은 전자 모듈(EM)에 중첩할 수 있다. 일 실시예에서 홀(HH) 내부에는 전자 모듈(EM)의 일부가 삽입될 수 있다.
반사 방지 부재(ARP)는 표시 모듈(DM)과 윈도우(WP) 사이에 배치될 수 있다. 반사 방지 부재(ARP)는 전자 장치(DD) 외부에서 입사되는 광의 반사를 감소시킬 수 있다. 즉, 반사 방지 부재(ARP)는 전자 장치(DD)의 외광 반사율을 감소 시킬 수 있다. 일 실시예의 반사 방지 부재(ARP)는 편광층, 위상자, 상쇄 간섭 구조물 또는 복수의 컬러 필터들을 포함할 수 있다.
홀 영역(HA)에 중첩하는 반사 방지 부재(ARP)의 일 부분은 상대적으로 높은 광 투과율을 가질 수 있다. 예를 들어, 반사 방지 부재(ARP)는 홀 영역(HA)에 중첩하는 투과부를 포함하거나, 이에 한정되지 않고, 반사 방지 부재(ARP)는 홀 영역(HA)에 중첩하며 반사 방지 부재(ARP)를 관통하여 형성되는 관통홀을 포함할 수도 있다.
윈도우(WP)는 반사 방지 부재(ARP) 상에 배치될 수 있다. 윈도우(WP)는 윈도우(WP) 하부에 배치된 표시 모듈(DM) 및 반사 방지 부재(ARP)를 보호할 수 있다.
윈도우(WP)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WP)는 유리, 사파이어, 또는 플라스틱 등을 포함할 수 있다. 윈도우(WP)는 단층 또는 다층 구조를 가질 수 있다. 윈도우(WP)는 광학적으로 투명한 기판 상에 배치된 지문 방지층, 위상 제어층, 하드 코팅층과 같은 기능층을 더 포함할 수 있다.
윈도우(WP)의 전면(FS)은 전술한 전자 장치(DD)의 표시면(IS)에 대응될 수 있다. 윈도우(WP)의 전면(FS)은 투과 영역(TA) 및 베젤 영역(BZA)을 포함할 수 있다.
윈도우(WP)의 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 투과 영역(TA)은 전자 장치(DD)의 표시부(AA-DD)에 대응될 수 있다. 투과 영역(TA)은 표시 모듈(DM)의 액티브 영역(DM-AA)의 적어도 일부에 중첩할 수 있다. 윈도우(WP)는 투과 영역(TA)을 통해 표시 모듈(DM)이 제공하는 영상을 투과 시킬 수 있고, 사용자는 해당 영상을 시인할 수 있다.
윈도우(WP)의 투과 영역(TA)은 센싱 영역(SA)을 포함할 수 있다. 윈도우(WP)의 센싱 영역(SA)은 전자 장치(DD)의 센싱 영역(SA-DD)에 대응될 수 있다. 윈도우(WP)의 센싱 영역(SA)은 홀 영역(HA) 및 전자 모듈(EM)에 중첩할 수 있다. 윈도우(WP)의 센싱 영역(SA)은 상대적으로 높은 광 투과율을 가질 수 있다. 이에 따라, 전자 모듈(EM)은 센싱 영역(SA)을 통해 효과적으로 외부 입력을 수신하거나, 신호를 출력할 수 있다.
윈도우(WP)의 베젤 영역(BZA)은 투명한 기판 상에 소정의 컬러를 갖는 물질이 증착, 코팅 또는 인쇄되어 제공되는 영역일 수 있다. 베젤 영역(BZA)은 전자 장치(DD)의 비표시부(NAA-DD)에 대응될 수 있다. 베젤 영역(BZA)은 표시 모듈(DM)의 주변 영역(DM-NAA)의 적어도 일부에 중첩할 수 있다. 윈도우(WM)의 베젤 영역(BZA)은 표시 모듈(DM)의 주변 영역(DM-NAA)을 커버함으로써, 주변 영역(DM-NAA)에 배치된 표시 모듈(DM)의 일 구성이 외부에서 시인 되는 것을 방지할 수 있다.
하우징(HU)은 표시 모듈(DM) 아래 배치될 수 있다. 하우징(HU)은 하우징(HU)에 수용된 구성들을 보호할 수 있다. 하우징(HU)은 외부로부터 표시 모듈(DM) 및 반사 방지 부재(ARP)에 침투되는 이물질이나 수분 등을 방지할 수 있다. 하우징(HU)은 상대적으로 강성이 높은 물질을 포함할 수 있고, 하우징(HU)의 외부로부터 가해지는 충격을 흡수할 수 있다. 하우징(HU)은 복수의 수납 부재들이 결합된 형태로 제공될 수 있다.
도 3은 일 실시예에 따른 표시 패널의 평면도이다. 도 3은 평면 상에서 바라본 표시 패널(DP)의 일 구성들을 간략히 도시하였다.
표시 패널(DP)은 발광형 표시 패널일 수 있다. 예를 들어, 표시 패널(DP)은 유기 발광 표시 패널, 무기 발광 표시 패널 또는 퀀텀닷(quantum dot) 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기발광 물질을 포함할 수 있고, 무기 발광 표시 패널의 발광층은 무기발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기 발광 표시 패널로 설명된다.
도 3을 참조하면, 표시 패널(DP)은 베이스 기판(SUB), 복수의 화소들(PX), 화소들(PX)에 전기적으로 연결된 복수의 신호 라인들(SL1 ~ SLm, DL1 ~ DLn, EL1 ~ ELm, CSL1, CSL2, PL), 주사 구동부(SDV)(scan driver), 데이터 구동부(DDV)(data driver), 발광 구동부(EDV) (emission driver) 및 패드들(PD)을 포함할 수 있다.
베이스 기판(SUB)은 표시 패널(DP)을 구성하는 소자들이나 라인들이 배치되는 베이스 면을 제공할 수 있다. 도 3은 평면 상에서 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 직사각형 형상을 갖는 베이스 기판(SUB)을 예시적으로 도시하였으나, 베이스 기판(SUB)의 형상은 이에 한정되지 않고 전자 장치(DD, 도 1 참조)의 디자인에 따라 다양한 형상으로 제작 될 수 있다.
베이스 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 전술한 표시 모듈(DM)의 액티브 영역(DM-AA)에 대응될 수 있다. 비표시 영역(NDA)은 전술한 표시 모듈(DM)의 주변 영역(DM-NAA)에 대응될 수 있다. 표시 영역(DA)은 영상이 표시되는 영역일 수 있고, 비표시 영역(NDA)은 영상이 표시되지 않는 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)에 배치된 발광 소자를 구동하기 위한 구동부, 라인 등이 배치되는 영역일 수 있다.
베이스 기판(SUB)은 표시 영역(DA)에 의해 적어도 일부가 둘러싸인 홀 영역(HA)을 포함할 수 있다. 홀 영역(HA) 내에는 표시 패널(DP)을 관통하는 홀(HH)이 정의될 수 있다. 홀(HH)은 베이스 기판(SUB)을 관통하여 형성될 수 있다. 홀(HH) 내에는 전자 모듈(EM, 도 2 참조)의 일 부분이 삽입될 수 있다.
화소들(PX)은 홀 영역(HA)으로부터 이격되어 표시 영역(DA)에 배치될 수 있다. 구체적으로는, 화소들(PX)을 구성하는 발광 소자(OL, 도 5 참조)의 화소 전극(AE, 도 5 참조)이 홀 영역(HA)으로부터 이격되어 배치될 수 있다. 홀 영역(HA)을 통해서 전자 모듈(EM, 도 2 참조)로부터 제공되거나, 외부로부터 전자 모듈(EM, 도 2 참조)로 제공되는 광 신호가 이동할 수 있다. 홀 영역(HA)은 화소들(PX)이 배치된 표시 영역(DA) 보다 상대적으로 광 투과율이 높을 수 있다.
복수의 신호 라인들(SL1 ~ SLm, DL1 ~ DLn, EL1 ~ ELm, CSL1, CSL2, PL) 중 일부 신호 라인은 표시 영역(DA) 내에서 홀 영역(HA)을 경유하여 연장될 수 있다. 이에 따라, 상기 일부 신호 라인은 홀(HH)의 가장 자리를 따라 연장되는 곡선을 포함할 수 있다. 이에 한정되지 않고, 일 실시예에서 상기 일부 신호 라인과 구별되는 별도의 브릿지 패턴이 홀 영역(HA)에 배치될 수 있고, 상기 일부 신호 라인은 상기 브릿지 패턴에 접속될 수 있다. 이때, 상기 일부 신호 라인은 별도의 브릿지 패턴과 동일 층 상에 배치되어 직접 접속되거나, 상이한 층 상에 배치되어 컨택홀을 통해 접속될 수 있다.
본 발명 일 실시예에 따른 신호 라인들(SL1 ~ SLm, DL1 ~ DLn, EL1 ~ ELm, CSL1, CSL2, PL)은 다양한 방식을 통해 홀 영역(HA)을 경유할 수 있으며, 어느 하나의 실시예로 한정되지 않는다. 본 발명 일 실시예에 따르면 신호 라인들(SL1 ~ SLm, DL1 ~ DLn, EL1 ~ ELm, CSL1, CSL2, PL)은 홀 영역(HA)을 경유하여 전기적 신호를 전달함으로써, 홀(HH)에 의한 끊김 없이 표시 영역(DA)의 전 영역에 전기적 신호를 제공할 수 있다.
본 발명의 표시 패널(DP)은 홀 영역(HA)에 배치되며, 화소들(PX)과 이격된 도전 패턴들 및 그루브 패턴을 포함할 수 있다. 이에 따라, 홀(HH)을 통해 화소들(PX)로 유입되는 수분이나 산소를 방지할 수 있고, 표시 패널(DP)의 신뢰성을 향상 시킬 수 있다. 이에 관한여는 이후 도면들을 참조하여 자세히 설명하도록 한다.
화소들(PX) 각각은 발광 소자, 발광 소자에 연결된 트랜지스터들(예를 들어, 스위칭 트랜지스터, 구동 트랜지스터 등) 및 적어도 하나의 커패시터로 구성되는 화소 구동 회로를 포함할 수 있다. 화소들(PX) 각각은 표시 영역(DA)에 배치되어 인가되는 전기적 신호에 따라 광을 발광할 수 있다. 그러나, 이에 한정되지 않고, 화소들(PX) 중 일부는 비표시 영역(NDA)에 배치된 박막 트랜지스터를 포함할 수도 있다.
주사 구동부(SDV), 데이터 구동부(DDV) 및 발광 구동부(EDV) 각각은 비표시영역(NDA)에 배치될 수 있다. 그러나 이에 한정되지 않고, 일 실시예에서 주사 구동부(SDV), 데이터 구동부(DDV), 및 발광 구동부(EDV) 중 적어도 일부는 표시 영역(DA)에 중첩할 수 있다.
데이터 구동부(DDV)는 구동칩으로 정의되는 집적 회로 칩 형태로 제공되어, 표시 패널(DP)의 비표시 영역(NDA)에 실장 될 수 있다. 그러나 이에 한정되지 않고, 데이터 구동부(DDV)는 표시 패널(DP)에 연결되는 별도의 연성 회로 기판에 실장 될 수도 있다.
복수의 신호 라인들(SL1 ~ SLm, DL1 ~ DLn, EL1 ~ ELm, CSL1, CSL2, PL)은 복수의 주사 라인들(SL1 ~ SLm), 복수의 데이터 라인들(DL1 ~ DLn), 복수의 발광 라인들(EL1 ~ ELm), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인(PL)을 포함할 수 있다. 여기서, m 및 n은 자연수를 나타낸다.
주사 라인들(SL1~SLm)은 제1 방향(DR1)으로 연장되어 주사 구동부(SDV)에 연결될 수 있다. 데이터 라인들(DL1~DLn)은 제2 방향(DR2)으로 연장되어, 데이터 구동부(DDV)에 연결될 수 있다. 발광 라인들(EL1~ELm)은 제1 방향(DR1)으로 연장되어 발광 구동부(EDV)에 연결될 수 있다.
전원 라인(PL)은 제2 방향(DR2)으로 연장되어 비표시 영역(NDA) 상에 배치될 수 있다. 전원 라인(PL)은 표시 영역(DA)과 발광 구동부(EDV) 사이에 배치될 수 있으나, 이는 예시적인 것이며 전원 라인(PL)의 배치 위치가 이에 한정되는 것은 아니다. 전원 라인(PL)은 화소들(PX)에 연결된 연결 라인들을 통해 화소들(PX)에 전기적으로 연결될 수 있고, 화소들(PX)에 소정의 전압을 인가할 수 있다. 전원 라인(PL)은 연결 라인들과 다른 층 상에 배치되어 컨택홀들을 통해 연결되거나, 동일 층 상에서 일체로 연결될 수도 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결될 수 있다.
패드들(PD)은 비표시 영역(NDA)의 하단에 인접하게 배치될 수 있다. 패드들(PD)은 데이터 구동부(DDV) 보다 표시 패널(DP)의 하단에 더 인접하게 배치될 수 있다. 패드들(PD)은 제1 방향(DR1)을 따라 배열될 수 있다. 전자 장치(DD, 도 1 참조)는 주사 구동부(SDV), 데이터 구동부(DDV), 및 발광 구동부(EDV)의 동작을 제어하기 위한 타이밍 컨트롤러 및 전압을 생성하기 위한 전압 생성부를 포함하는 회로 기판을 포함할 수 있고, 패드들(PD)은 상기 회로 기판이 연결되는 부분일 수 있다.
패드들(PD)은 각각 복수의 신호 라인들(SL1 ~ SLm, DL1 ~ DLn, EL1 ~ ELm, CSL1, CSL2, PL) 중 대응하는 신호 라인에 연결될 수 있다. 예를 들어, 데이터 라인들(DL1~DLn), 전원 라인(PL), 및 제1 및 제2 제어 라인들(CSL1, CSL2)은 패드들(PD)에 전기적으로 연결될 수 있다. 일 실시예에서 데이터 라인들(DL1~DLn)은 데이터 구동부(DDV)에 연결되고, 데이터 구동부(DDV)는 데이터 라인들(DL1~DLn) 각각에 대응하는 패드들(PD)에 전기적으로 연결될 수 있다.
주사 구동부(SDV)는 주사 제어 신호에 응답하여 주사 신호들을 생성할 수 있다. 주사 신호들은 주사 라인들(SL1~SLm)을 통해 화소들(PX)에 인가될 수 있다. 데이터 구동부(DDV)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 데이터 전압들을 생성할 수 있다. 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 인가될 수 있다. 발광 구동부(EDV)는 발광 제어 신호에 응답하여 발광 신호들을 생성할 수 있다. 발광 신호들은 발광 라인들(EL1~ELm)을 통해 화소들(PX)에 인가될 수 있다.
화소들(PX)은 주사 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도의 광을 발광함으로써 영상을 표시할 수 있다. 화소들(PX)의 발광 시간은 발광 신호들에 의해 제어 될 수 있다. 따라서, 표시 패널(DP)은 화소들(PX)에 의해 표시 영역(DA)을 통해 영상을 출력할 수 있다.
도 4는 일 실시예의 표시 패널의 일 영역(AA')을 확대 도시한 확대 평면도이다. 도 5는 도 4의 선I-I'에 대응하는 일 실시예의 표시 패널의 단면도이다. 도 6a 및 도 6b는 일 실시예의 표시 패널의 일 영역을 확대 도시한 단면도들이다. 도 4의 일 영역(AA')은 홀 영역(HA)을 포함하는 표시 영역(DA)의 일 부분에 대응되며, 홀 영역(HA) 및 홀 영역(HA)에 인접하게 배치된 표시 패널(DP)의 일 구성들을 간략히 도시하였다.
도 4 및 도 5를 참조하면, 표시 패널(DP)은 홀 영역(HA)에 배치된 제1 도전 패턴(CP1), 제2 도전 패턴(CP2) 및 적어도 하나의 그루브 패턴을 포함할 수 있다. 도 4는 제1 그루브 패턴(GR1)의 평면 상에서의 형상을 예시적으로 도시하였고, 도 5는 제1 및 제2 그루브 패턴들(GR1, GR2)의 단면을 예시적으로 도시하였다.
도 5를 참조하면, 표시 패널(DP)은 베이스 기판(SUB), 회로 소자층(DP-CL) 및 표시 소자층(DP-OL)을 포함할 수 있다. 회로 소자층(DP-CL) 및 표시 소자층(DP-OL)은 순차적으로 베이스 기판(SUB) 상에 적층 될 수 있다.
베이스 기판(SUB)은 유리 기판, 금속 기판, 고분자 기판 또는 유/무기 복합재료 기판을 포함할 수 있다. 일 실시예에서 베이스 기판(SUB)은 합성 수지층을 포함할 수 있다. 예를 들어, 합성 수지층은 아크릴계 수지, 메타크릴계 수지, 폴리아이소프렌계 수지, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지, 페릴렌계 수지 및 폴리이미드계 수지 중 적어도 하나를 포함 할 수 있다. 그러나 베이스 기판(SUB)의 물질이 상기 예에 제한되는 것은 아니다.
회로 소자층(DP-CL)은 베이스 기판(SUB) 상에 배치된 트랜지스터(TR) 및 복수의 절연층들(10, 20, 30, 40, 50)을 포함할 수 있다. 도 5는 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 포함하는 회로 소자층(DP-CL)을 예시적으로 도시하였다. 회로 소자층(DP-CL)은 화소들(PX)에 연결된 신호 라인들을 포함할 수 있다.
회로 소자층(DP-CL)은 절연층들(10, 20, 30, 40, 50) 사이에 배치되는 도전 패턴 및 반도체 패턴을 포함할 수 있고, 도전 패턴 및 반도체 패턴은 트랜지스터(TR) 및 이에 연결된 전극, 신호 라인을 형성할 수 있다. 코팅, 증착 등의 방식으로 베이스 기판(SUB) 상에 절연층, 반도체층 및 도전층을 형성한 후, 포토리소그래피의 방식으로 절연층, 반도체층 및 도전층을 선택적으로 패터닝하여 회로 소자층(DP-CL)의 반도체 패턴, 도전 패턴 등을 형성할 수 있다.
제1 절연층(10)은 베이스 기판(SUB) 상에 배치될 수 있다. 제1 절연층(10)은 배리어층 및/또는 버퍼층으로 제공될 수 있다. 제1 절연층(10)은 외부로부터 트랜지스터(TR)에 이물질이 유입되는 것을 방지하거나, 베이스 기판(SUB)과 트랜지스터(TR)의 반도체 패턴(SP) 사이의 결합력을 향상 시킬 수 있다.
제1 절연층(10)은 무기층을 포함할 수 있다. 예를 들어, 제1 절연층(10)은 실리콘옥사이드층 및 실리콘나이트라이드층 중 적어도 하나를 포함할 수 있다. 제1 절연층(10)은 교번하게 적층된 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다.
제2 내지 제5 절연층들(20, 30, 40, 50)은 베이스 기판(SUB) 상에 순차적으로 적층 될 수 있다. 제2 내지 제5 절연층들(20, 30, 40, 50)은 무기층 또는 유기층을 포함할 수 있다. 예를 들어, 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 유기층은 페놀계 고분자, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들을 조합한 고분자를 포함할 수 있다. 그러나, 제2 내지 제5 절연층들(20, 30, 40, 50)의 물질이 상기 예에 제한되는 것은 아니다.
트랜지스터(TR)는 제1 절연층(10) 상에 배치될 수 있다. 트랜지스터(TR)는 반도체 패턴(SP) 및 게이트 전극(GE)을 포함할 수 있다.
반도체 패턴(SP)은 제1 절연층(10) 상에 배치될 수 있다. 반도체 패턴(SP)은 실리콘 반도체를 포함할 수 있고, 예를 들어, 단결정 실리콘 반도체, 폴리 실리콘 반도체, 또는 비정질 실리콘 반도체를 포함할 수 있다. 이에 한정되지 않고, 반도체 패턴(SP)은 산화물 반도체를 포함할 수도 있다. 본 발명의 일 실시예에 따른 반도체 패턴(SP)은 반도체 성질을 가진다면 다양한 물질로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
반도체 패턴(SP)은 소스 영역(Sa), 드레인 영역(Da) 및 채널 영역(Ca)을 포함할 수 있다. 반도체 패턴(SP)은 전도성에 따라 복수의 영역들로 구분될 수 있다. 예를 들어, 반도체 패턴(SP)은 도핑 여부 또는 금속 산화물 환원 여부에 따라 전기적 성질이 달라질 수 있다. 반도체 패턴(SP) 중 전도성이 큰 영역은 전극 또는 신호 라인 역할을 할 수 있고, 트랜지스터(TR)의 소스 영역(Sa) 및 드레인 영역(Da)에 해당할 수 있다. 비-도핑 되거나 비-환원 되어 상대적으로 전도성이 작은 영역은 트랜지스터(TR)의 채널 영역(Ca)(또는 액티브 영역)에 해당할 수 있다.
제2 절연층(20)은 제1 절연층(10) 상에 배치되어 트랜지스터(TR)의 반도체 패턴(SP)을 커버할 수 있다. 일 실시예에서, 제2 절연층(20)은 단층 또는 다층 구조를 갖는 무기층을 포함할 수 있다.
게이트 전극(GE)은 제2 절연층(20) 상에 배치될 수 있다. 게이트 전극(GE)은 평면 상에서 채널 영역(Ca)에 중첩할 수 있다. 일 실시예에서 게이트 전극(GE)은 반도체 패턴(SP)을 도핑하는 공정에서 마스크로써 기능할 수 있다.
제3 절연층(30)은 제2 절연층(20) 상에 배치되어 게이트 전극(GE)을 커버할 수 있다. 일 실시예에서 제3 절연층(30)은 단층 또는 다층 구조를 갖는 무기층을 포함할 수 있다. 그러나, 실시예가 반드시 이에 한정되는 것은 아니다.
소스 전극(SE) 및 드레인 전극(DE)은 제3 절연층(30) 상에 배치될 수 있다. 소스 전극(SE)은 제2 및 제3 절연층들(20, 30)을 관통하는 컨택홀을 통해 반도체 패턴(SP)의 소스 영역(Sa)에 연결될 수 있다. 드레인 전극(DE)은 제2 및 제3 절연층들(20, 30)을 관통하는 컨택홀을 통해 반도체 패턴(SP)의 드레인 영역(Da)에 연결될 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 제3 절연층(30) 상에서 서로 이격되어 배치될 수 있다.
제4 절연층(40)은 제3 절연층(30) 상에 배치되어 소스 전극(SE) 및 드레인 전극(DE)을 커버할 수 있다. 일 실시예에서 제4 절연층(40)은 유기층을 포함할 수 있다. 유기층을 포함하는 제4 절연층(40)은 하부에 배치된 구성들의 단차를 커버하며 평탄한 면을 제공할 수 있다.
연결 전극(CNE)은 제4 절연층(40) 상에 배치될 수 있다. 연결 전극(CNE)은 트랜지스터(TR)와 발광 소자(OL)를 전기적으로 연결 시킬 수 있다. 일 실시예에서 연결 전극(CNE)은 제4 절연층(40)을 관통하는 컨택홀을 통해 드레인 전극(DE)에 연결될 수 있다.
제5 절연층(50)은 제4 절연층(40) 상에 배치되어 연결 전극(CNE)을 커버할 수 있다. 일 실시예에서 제5 절연층(50)은 유기층을 포함할 수 있다. 유기층을 포함하는 제5 절연층(50)은 평탄한 면을 제공할 수 있다.
한편, 회로 소자층(DP-CL)은 도시된 실시예에 한정되지 않고, 절연층을 더 포함할 수 있다. 절연층은 적어도 하나 이상 구비되어 제1 내지 제5 절연층들(10, 20, 30, 40, 50) 사이에 배치되거나, 제1 절연층(10)의 하부 또는 제5 절연층(50)의 상부에 추가로 배치될 수도 있다. 회로 소자층(DP-CL)은 회로 설계에 따라 다양한 단면상의 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
표시 소자층(DP-OL)은 회로 소자층(DP-CL) 상에 배치될 수 있다. 표시 소자층(DP-OL)은 발광 소자(OL), 화소 정의막(PDL) 및 봉지층(TFE)을 포함할 수 있다.
발광 소자(OL)는 표시 영역(DA)에 배치될 수 있다. 발광 소자(OL)는 화소 전극(AE), 발광층(EML) 및 공통 전극(CE)을 포함할 수 있다. 도 5에는 도시를 생략하였지만, 발광 소자(OL)는 화소 전극(AE)과 발광층(EML) 사이에 배치된 정공 제어층(HCL, 도 6a 참조) 및 발광층(EML)과 공통 전극(CE) 사이에 배치된 전자 제어층(ECL, 도 6a 참조)을 더 포함할 수 있다.
일 실시예에서 화소 전극(AE)은 애노드 전극일 수 있으며, 공통 전극(CE)은 캐소드 전극일 수 있다. 일 예로 발광 소자(OL)는 유기 발광 소자, 퀀텀닷 발광 소자, 마이크로 엘이디(micro LED) 발광 소자, 또는 나노 엘이디(nano LED) 발광 소자를 포함하는 것일 수 있다. 하지만, 이에 한정되는 것은 아니며, 발광 소자(OL)는 전기적 신호에 따라 광이 발생되거나 광량이 제어될 수 있다면 다양한 실시예들을 포함할 수 있다.
화소 전극(AE)은 제5 절연층(50) 상에 배치될 수 있다. 화소 전극(AE)은 제5 절연층(50)을 관통하는 컨택홀을 통해 연결 전극(CNE)에 연결될 수 있다. 화소 전극(AE)은 연결 전극(CNE) 및 드레인 전극(DE)을 통해 트랜지스터(TR)의 드레인 영역(Da)과 전기적으로 연결될 수 있다.
화소 정의막(PDL)은 제5 절연층(50) 상에 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(AE)의 일 부분을 노출시키는 발광 개구부(OP-PX)를 포함할 수 있다. 발광 개구부(OP-PX)에 의해 노출되는 화소 전극(AE)의 일 부분은 발광 영역에 대응될 수 있다.
화소 정의막(PDL)은 고분자 수지로 형성될 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리아크릴레이트계 수지 또는 폴리이미드계 수지를 포함할 수 있다. 화소 정의막(PDL)은 고분자 수지 이외에 무기물을 더 포함하여 형성될 수 있다. 또한, 화소 정의막(PDL)은 무기물로 형성될 수 있다. 예를 들어, 화소 정의막(PDL)은 질화규소(SiNx), 산화규소(SiOx), 또는 질산화규소(SiOxNy)와 같은 무기물로 형성될 수 있다.
일 실시예에서 화소 정의막(PDL)은 광 흡수 물질을 포함할 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다. 그러나, 화소 정의막(PDL)의 실시예가 이에 한정되는 것은 아니다.
발광층(EML)은 화소 전극(AE) 상에 배치될 수 있다. 발광층(EML)은 발광 개구부(OP-PX)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들(PX, 도 4 참조) 각각에 대응하여 제공될 수 있고, 화소들(PX, 도 4 참조)의 발광층들(EML)은 평면 상에서 서로 분리된 발광 패턴 형태로 형성될 수 있다. 그러나, 발광층(EML)의 실시예가 이에 한정되는 것은 아니다.
발광층(EML)은 소정의 색광을 제공할 수 있다. 발광층(EML)은 적색, 녹색, 및 청색 중 어느 하나의 광을 생성할 수 있다. 그러나 이에 한정되지 않고, 발광층(EML)은 적색, 녹색, 및 청색을 생성하는 발광 물질들의 조합에 의해 백색광을 생성할 수도 있다.
발광층(EML)은 유기 발광 물질 및/또는 무기 발광 물질을 포함할 수 있다. 예를 들어, 발광층(EML)은 형광 또는 인광 물질, 금속 유기 착체 발광 물질 또는 양자점을 포함할 수 있다. 일 실시예에서 발광층(EM)은 다층 구조를 가질 수 있다. 예를 들어, 발광층(EML)은 주 발광층 및 주 발광층 상에 배치된 보조 발광층을 포함할 수 있다. 주 발광층과 보조 발광층은 방출하는 광의 파장에 따라 다른 두께로 제공될 수 있고, 보조 발광층을 배치함으로써 발광 소자(OL)의 공진 거리를 조절할 수 있다. 또한, 보조 발광층을 배치함으로써 발광층(EML)에서 출력되는 광의 색 순도를 향상 시킬 수 있다.
공통 전극(CE)은 발광층(EML) 상에 배치될 수 있다. 공통 전극(CE)은 화소들(PX)에 공통으로 배치되어 공통 전압을 제공할 수 있다. 공통 전극(CE) 표시 영역(DA)으로부터 연장되어 홀 영역(HA)에 중첩하게 배치될 수 있다. 공통 전극(CE)은 그루브 패턴들(GR1, GR2)에 의해 홀 영역(HA) 내에서 층의 연속성이 차단될 수 있다.
트랜지스터(TR)를 통해 화소 전극(AE)에 제1 전압이 인가될 수 있고, 공통 전압을 제공하는 신호 라인을 통해 공통 전극(CE)에 공통 전압이 인가될 수 있다. 발광층(EML)에 주입된 정공과 전자가 결합하여 여기자(exciton)가 형성되고, 여기자가 바닥 상태로 전이하면서, 발광 소자(OL)가 표시 영역(DA)을 통해 발광할 수 있다.
화소 전극(AE) 및 공통 전극(CE) 각각은 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다. 투과형 전극은 투명 금속 산화물, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등을 포함할 수 있다. 반투과형 전극 또는 반사형 전극은 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca(LiF와 Ca의 적층 구조), LiF/Al(LiF와 Al의 적층 구조), Mo, Ti, Yb, W 또는 이들을 포함하는 화합물이나 혼합물(예를 들어, AgMg, AgYb, 또는 MgYb)을 포함할 수 있다.
화소 전극(AE)과 공통 전극(CE)은 상기 물질로 형성된 반사막이나 반투과막 및 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 형성된 투명 도전막을 포함하는 복수의 층 구조일 수 있다. 예를 들어, 복수의 층 구조의 전극은 ITO/Ag/ITO의 3층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
봉지층(TFE)은 발광 소자(OL) 상에 배치되어, 발광 소자(OL)를 밀봉할 수 있다. 봉지층(TFE)은 적어도 하나의 절연막을 포함할 수 있다. 일 실시예에서 봉지층(TFE)은 복수의 무기막들(IOL1, IOL2) 및 무기막들(IOL1, IOL2) 사이에 배치된 적어도 하나의 유기막(MN)을 포함할 수 있다. 제1 무기막(IOL1)은 공통 전극(CE) 상에 배치될 수 있다. 유기막(MN) 및 제2 무기막(IOL2)은 제1 무기막(IOL1) 상에 순차적 배치될 수 있다.
제1 및 제2 무기막들(IOL1, IOL2)은 수분 및/또는 산소로부터 발광 소자(OL)를 보호할 수 있다. 제1 및 제2 무기막들(IOL1, IOL2)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 그러나, 제1 및 제2 무기막들(IOL1, IOL2)의 물질이 상기 예에 제한되는 것은 아니다.
유기막(MN)은 먼지 입자와 같은 이물질로부터 발광 소자(OL)를 보호할 수 있다. 예를 들어, 유기막(MN)은 아크릴 계열 수지를 포함할 수 있다. 그러나, 유기막(MN)의 물질이 상기 예에 제한되는 것은 아니다.
도 4 및 도 5를 참조하면, 홀 영역(HA)은 표시 영역(DA)에 의해 에워싸일 수 있다. 표시 영역(DA) 내에는 화소들(PX)이 배치될 수 있고, 홀 영역(HA)에는 화소들(PX)이 배치되지 않을 수 있다. 홀 영역(HA)에는 홀 영역(HA)을 사이에 두고 이격되는 화소들(PX)을 서로 전기적으로 연결시키는 신호 라인이 배치될 수 있다.
홀 영역(HA) 내에는 홀(HH)이 정의될 수 있다. 도 4는 홀 영역(HA) 내에 하나의 홀(HH)이 정의된 것을 예시적으로 도시하였다. 그러나, 이에 한정되지 않고, 하나의 홀 영역(HA) 내에 홀(HH)이 복수로 제공될 수 있다. 또는 일 실시예에서 표시 영역(DA) 내에 서로 이격된 복수의 홀 영역들(HA)이 제공될 수 있고, 홀 영역들(HA) 각각에 홀(HH)이 정의될 수도 있다.
홀(HH)은 평면 상에서 원 형상을 가질 수 있다. 그러나, 홀(HH)의 형상이 반드시 이에 한정되는 것은 아니며 다각형 형상이나 비정형 형상을 가질 수도 있다.
홀(HH)은 표시 패널(DP) 전체를 관통하는 관통홀 일 수 있다. 도 5를 참조하면, 홀(HH)은 표시 소자층(DP-OL)의 상면으로부터 베이스 기판(SUB)의 배면까지 관통하여 정의될 수 있다.
일 실시예에서 그루브 패턴(GR1, GR2)은 복수로 제공될 수 있고, 그루브 패턴들(GR1, GR2)은 홀 영역(HA) 내에 배치될 수 있다. 표시 패널(DP)의 홀 영역(HA)에 배치되는 그루브 패턴들(GR1, GR1)의 수는 도시된 것에 한정되지 않으며, 더 많을 수도 있다.
도 5를 참조하면, 제1 및 제2 그루브 패턴들(GR1, GR2)은 서로 이격되며 배치될 수 있다. 제1 및 제2 그루브 패턴들(GR1, GR2)은 평면 상에서 홀(HH)로부터 표시 영역(DA)을 향하는 방향을 따라 순차적으로 배치될 수 있다. 즉, 제1 그루브 패턴(GR1)은 제2 그루브 패턴(GR2) 보다 홀(HH)에 인접하게 배치될 수 있다.
제1 그루브 패턴(GR1)은 평면 상에서 홀(HH)을 둘러 쌀 수 있다. 제2 그루브 패턴(GR2)은 평면 상에서 홀(HH) 및 제1 그루브 패턴(GR1)을 둘러쌀 수 있다. 제1 및 제2 그루브 패턴들(GR1, GR2)은 홀(HH)을 에워싸는 폐 라인(closed line) 형상을 가질 수 있다. 예를 들어, 홀(HH)은 평면 상에서 원 형상을 가질 수 있고, 제1 및 제2 그루브 패턴들(GR1, GR2)은 평면 상에서 원형 고리 형상을 가질 수 있다. 그러나, 제1 및 제2 그루브 패턴들(GR1, GR2)의 형상은 홀(HH)을 둘러싸며 정의된다면 어느 하나로 한정되지 않는다.
제1 및 제2 그루브 패턴들(GR1, GR2)은 표시 패널(DP)의 상면으로부터 함몰되도록 표시 패널(DP)의 구성들 중 일부를 제거하여 형성될 수 있다. 제1 및 제2 그루브 패턴들(GR1, GR2)은 표시 패널(DP)에 포함된 적어도 하나의 절연층이 제3 방향(DR3)에 나란한 두께 방향을 따라 함몰되거나, 관통되어 형성된 것일 수 있다. 따라서, 제1 및 제2 그루브 패턴들(GR1, GR2)은 홀(HH)과 달리 표시 패널(DP)을 관통하지 않을 수 있다. 이에 따라, 제1 및 제2 그루브 패턴들(GR1, GR2)은 베이스 기판(SUB)의 배면을 오픈 시키지 않을 수 있다.
도 5를 참조하면, 제1 및 제2 그루브 패턴들(GR1, GR2)은 제4 절연층(40)을 관통하여 형성될 수 있다. 제1 및 제2 그루브 패턴들(GR1, GR2)에 의해 제3 절연층(30)의 상면 일 부분이 노출될 수 있다. 제1 및 제2 그루브 패턴들(GR1, GR2)에 의해 관통되는 제4 절연층(40)은 유기층을 포함하는 것일 수 있고, 제1 및 제2 그루브 패턴들(GR1, GR2)에 의해 노출되는 제3 절연층(30)은 무기층을 포함하는 것일 수 있다. 그러나 이에 한정되지 않고, 제1 및 제2 그루브 패턴들(GR1, GR2)은 제4 절연층(40)의 상면으로부터 제3 절연층(30)을 향해 제4 절연층(40)이 함몰되어 형성되는 것일 수 있다.
한편, 이는 예시적으로 도시한 것이고, 제1 및 제2 그루브 패턴들(GR1, GR2)은 제3 절연층(30) 상부라면 다양한 위치에 형성될 수 있다. 제1 및 제2 그루브 패턴들(GR1, GR2)은 제1 도전 패턴(CP1)의 하부에 배치된 절연층에 형성될 수 있다. 즉, 회로 소자층(DP-CL)의 설계 변경에 따라 제1 도전 패턴(CP1)의 배치된 위치가 달라지는 경우, 제1 및 제2 그루브 패턴들(GR1, GR2)은 제4 절연층(40) 외의 다른 절연층에 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
봉지층(TFE)의 유기막(MN)은 표시 영역(DA)으로부터 홀 영역(HA)까지 연장될 수 있고, 제1 및 제2 그루브 패턴들(GR1, GR2) 중 적어도 하나는 봉지층(TFE)의 유기막(MN)에 중첩할 수 있다. 예를 들어, 제1 및 제2 그루브 패턴들(GR1, GR2) 중 표시 영역(DA)에 더 인접하게 배치된 제2 그루브 패턴(GR2)의 내부는 유기막(MN)에 의해 충진 될 수 있다.
유기막(MN)에 의해 내부가 충진된 제2 그루브 패턴(GR2)의 내구성은 제1 그루브 패턴(GR1) 대비 향상될 수 있다. 유기막(MN)은 제2 그루브 패턴(GR2) 상에 배치된 팁부(TP)를 커버할 수 있다. 유기막(MN)이 팁부(TP)를 커버함으로써, 돌출된 형상으로 인해 상대적으로 충격에 취약할 수 있는 팁부(TP)의 손상을 방지할 수 있고, 표시 패널(DP)의 신뢰성 및 내구성을 향상 시킬 수 있다.
제1 및 제2 그루브 패턴들(GR1, GR2) 중 적어도 하나는 유기막(MN)과 이격될 수 있다. 예를 들어, 제1 및 제2 그루브 패턴들(GR1, GR2) 중 홀(HH)에 더 인접하게 배치된 제1 그루브 패턴(GR1)은 유기막(MN)으로부터 이격 될 수 있다.
유기막(MN)은 액상의 유기 수지가 경화되어 형성되는 것일 수 있고, 그루브 패턴들(GR1, GR2)은 액상의 유기 수지가 홀 영역(HA) 전체에 유동되는 것을 방지할 수 있다. 즉, 그루브 패턴들(GR1, GR2)은 홀 영역(HA) 내에서 유기막(MN)의 연속성을 차단할 수 있다. 이에 따라, 유기막(MN)의 연속성을 차단함으로써, 홀 영역(HA)으로 침투된 외부 오염 등이 표시 영역(DA)으로 진입하는 경로가 용이하게 차단될 수 있다.
유기막(MN)은 그루브 패턴들(GR1, GR2)에 의해 홀(HH)과 이격되어 형성될 수 있다. 이로 인해, 유기막(MN)의 단면이 홀(HH)에 의해 노출되지 않을 수 있고, 홀(HH) 통해 유입된 수분이나 산소가 유기막(MN)으로 유입되는 것이 방지될 수 있고, 표시 영역(DA) 내에 배치된 유기막(MN) 및 발광 소자(OL)로 이동하는 것을 방지할 수 있다. 이로써, 표시 패널(DP)의 신뢰성이 향상될 수 있다.
봉지층(TFE)의 무기막들(IOL1, IOL2)은 표시 영역(DA)으로부터 홀 영역(HA)까지 연장될 수 있고, 무기막들(IOL1, IOL2) 중 적어도 하나의 무기막은 제1 및 제2 그루브 패턴들(GR1, GR2)의 내면을 커버할 수 있다.
도 5를 참조하면, 제1 무기막(IOL1)은 홀 영역(HA)으로 연장되어, 제1 및 제2 그루브 패턴들(GR1, GR2)의 내면에 접촉할 수 있다. 유기막(MN)은 제2 그루브 패턴(GR2)의 내면 상에 배치된 제1 무기막(IOL1)을 커버할 수 있다. 제1 그루브 패턴(GR1)의 내면 상에 배치된 제1 무기막(IOL1)은 유기막(MN)으로부터 이격될 수 있다. 이에 따라, 제2 무기막(IOL2)은 제1 그루브 패턴(GR1)의 내면 상에 배치된 제1 무기막(IOL1)에 접촉할 수 있다. 제1 및 제2 그루브 패턴들(GR1, GR2)의 내면이 제1 무기막(IOL1)에 의해 커버됨으로써, 그루브 패턴들(GR1, GR2)을 통해 수분이나 산소가 유입되는 것이 차단될 수 있다.
도 6a는 제1 그루브 패턴(GR1)에 대응하는 단면을 확대 도시하였다. 한편, 도 6a에 도시된 하부 절연층(INS)은 그루브 패턴들(GR1, GR2)이 정의된 절연층의 하부에 배치된 절연층들 및 베이스 기판(SUB)에 대응 될 수 있다. 도 5에 도시된 실시예를 기준으로 하부 절연층(INS)은 베이스 기판(SUB) 및 제1 내지 제3 절연층들(10, 20, 30)을 포함할 수 있고, 도 6a는 설명의 편의를 위해 하부 절연층(INS)의 최상부 층인 제3 절연층(30)을 도시하였다.
도 6a를 참조하면, 제1 그루브 패턴(GR1, GR2)의 내면은 내부 바닥면(BS) 및 내부 바닥면(BS)으로부터 경사진 내측면(SS)을 포함할 수 있다. 도 6a는 내부 바닥면(BS)에 실질적으로 수직한 내측면(SS)을 도시하였으나, 내부 바닥면(BS)과 내측면(SS) 사이의 각도가 이에 한정되는 것은 아니다.
일 실시예에서 내측면(SS)은 제4 절연층(40)이 관통되어 노출된 내측면으로 정의될 수 있고, 내부 바닥면(BS)은 제4 절연층(40)이 관통되어 노출된 제3 절연층(30)의 상면으로 정의될 수 있다. 제4 절연층(40)의 내측면은 유기층의 측면에 대응될 수 있고, 제4 절연층(40)으로부터 노출된 제3 절연층(30)의 상면은 무기층의 상면에 대응될 수 있다. 그러나, 이에 한정되지 않고, 내부 바닥면(BS) 및 내측면(SS)은 제4 절연층(40)의 일 부분이 함몰되어 형성되며 일체로 연결된 면들일 수 있다.
제1 무기막(IOL1)은 제1 그루브 패턴(GR1)을 정의하는 내부 바닥면(BS) 및 내측면(SS)을 커버할 수 있다. 제1 무기막(IOL1)은 내부 바닥면(BS) 및 내측면(SS)에 접촉할 수 있다.
제1 무기막(IOL1)은 제1 그루브 패턴(GR1)의 형상을 유지하며, 제1 그루브 패턴(GR1)을 커버할 수 있다. 제1 그루브 패턴(GR1)은 제4 절연층(40)의 상면으로부터 함몰된 형상을 가질 수 있고, 제1 무기막(IOL1)은 제1 그루브 패턴(GR1)의 형상에 대응하여 제1 그루브 패턴(GR1) 내부에 증착될 수 있다. 이에 따라, 제1 그루브 패턴(GR1)에 중첩하는 제1 무기막(IOL1)의 상면은 함몰된 형상을 가질 수 있다. 제1 그루브 패턴(GR1)을 기준으로 설명하였으나, 이에 관한 설명은 제2 그루브 패턴(GR2, 도 5 참조)에도 동일하게 적용할 수 있다.
제2 무기막(IOL2)은 봉지층(TFE)의 유기막(MN)이 미 배치된 영역 상에서 제1 무기막(IOL1)과 접촉하며, 유기막(MN)을 밀봉 시킬 수 있다. 이에 따라, 제1 무기막(IOL1)과 제2 무기막(IOL2)은 유기막(MN)으로 수분이나 산소가 유입되는 것을 방지할 수 있다.
제2 무기막(IOL2)은 제1 그루브 패턴(GR1) 상에 배치된 제1 무기막(IOL1)에 접촉할 수 있다. 제2 무기막(IOL2)은 제1 그루브 패턴(GR1) 및 제1 무기막(IOL1)의 형상에 대응하여 제1 그루브 패턴(GR1)의 내부에 증착될 수 있다. 이에 따라, 제1 그루브 패턴(GR1)에 중첩하는 제2 무기막(IOL2)의 상면은 함몰된 형상을 가질 수 있다.
도 4 및 도 5를 참조하면, 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)은 홀 영역(HA) 내에 배치될 수 있고, 화소들(PX)과 이격될 수 있다. 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)은 화소들(PX)과 전기적으로 절연된 도전 패턴일 수 있다. 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)은 평면 상에서 홀(HH)을 둘러쌀 수 있다.
제1 도전 패턴(CP1)은 그루브 패턴(GR1, GR2)이 형성된 절연층 상에 배치될 수 있다. 도 5에 도시된 실시예를 기준으로, 제1 도전 패턴(CP1)은 제4 절연층(40) 상에 배치될 수 있다. 제1 도전 패턴(CP1)은 복수의 제1 패턴부들(PA1-1, PA1-2, PA1-3)을 포함할 수 있다.
복수의 제1 패턴부들(PA1-1, PA1-2, PA1-3)은 동일 층 상에 배치되며 평면 상에서 서로 이격 될 수 있다. 복수의 제1 패턴부들(PA1-1, PA1-2, PA1-3)은 홀(HH)과 표시 영역(DA) 사이의 홀 영역(HA) 내에 배치될 수 있다. 복수의 제1 패턴부들(PA1-1, PA1-2, PA1-3)은 평면 상에서 홀(HH)의 중심으로부터 멀어지는 방향을 따라 서로 이격 되며 배치 될 수 있다. 복수의 제1 패턴부들(PA1-1, PA1-2, PA1-3) 중 서로 인접한 제1 패턴부들은 평면 상에서 그루브 패턴을 사이에 두고 서로 이격될 수 있다.
복수의 제1 패턴부들(PA1-1, PA1-2, PA1-3) 각각은 평면 상에서 홀(HH)을 에워쌀 수 있다. 복수의 제1 패턴부들(PA1-1, PA1-2, PA1-3) 각각은 평면 상에서 폐 라인 형상을 가질 수 있다. 도 4는 원형 고리 형상을 갖는 제1 패턴부들(PA1-1, PA1-2)을 예시적으로 도시하였으나, 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 형상이 이에 한정되는 것은 아니다.
복수의 제1 패턴부들(PA1-1, PA1-2, PA1-3) 중 홀(HH)에 가장 인접한 제1 패턴부(PA1-1)의 내측면은 홀(HH)을 정의한다. 서로 인접한 복수의 제1 패턴부들(PA1-1, PA1-2, PA1-3) 사이의 이격된 공간들은 각각 제1 패턴 홀들(HO1)을 정의한다.
제1 도전 패턴(CP1)은 회로 소자층(DP-CL)의 연결 전극(CNE)과 동일 층 상에 배치될 수 있다. 제1 도전 패턴(CP1)은 연결 전극(CNE) 형성 과정에서 동시에 형성되는 것일 수 있다. 따라서, 별도의 추가 공정 없이 제1 도전 패턴(CP1)을 형성할 수 있다.
제1 도전 패턴(CP1)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전 패턴(CP1)은 금속 물질을 포함할 수 있다. 제1 도전 패턴(CP1)은 연결 전극(CNE)과 동일한 물질을 포함할 수 있다. 연결 전극(CNE)에 포함된 물질은 상대적으로 전기 저항이 작은 도전성 물질일 수 있고, 제1 도전 패턴(CP1)은 이와 동일하게 전기 저항이 작은 도전성 물질을 포함할 수 있다.
제1 도전 패턴(CP1)의 제1 패턴부들(PA1-1, PA1-2, PA1-3) 각각은 연결 전극(CNE)과 동일한 구조를 갖는 것일 수 있다. 예를 들어, 도 6a에 도시된 것처럼 복수의 제1 패턴부들(PA1-1, PA1-2, PA1-3) 각각은 복수의 도전층들(M1, M2, M3)을 포함할 수 있다. 복수의 도전층들(M1, M2, M3)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1, 제2 및 제3 도전층들(M1, M2, M3)을 포함할 수 있다.
제1 도전층(M1)은 제2 도전층(M2)과 상이한 물질을 포함할 수 있다. 제1 도전층(M1)은 제3 도전층(M3)과 동일한 물질을 포함할 수 있다. 그러나 실시예가 반드시 이에 한정되는 것은 아니다.
제1 도전층(M1) 및 제3 도전층(M3) 각각은 내부식성을 갖는 금속 물질을 포함할 수 있다. 제1 도전층(M1) 및 제3 도전층(M3)은 각각 제2 도전층(M2)의 하면 및 상면 상에 배치되어 공정 과정에서 발생하는 스크래치로부터 제2 도전층(M2)을 보호할 수 있다. 또한 제1 도전층(M1) 및 제3 도전층(M3)은 수분 투과에 의한 제2 도전층(M2)의 부식을 방지할 수 있다. 예를 들어, 제1 도전층(M1) 및 제3 도전층(M3)은 몰리브덴, 티타늄 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 그러나, 제1 도전층(M1) 및 제3 도전층(M3)의 물질이 상기 예에 제한되는 것은 아니다.
제2 도전층(M2)은 제1 도전층(M1) 상에 배치될 수 있다. 제2 도전층(M2)은 저항성이 낮은 금속 물질을 포함할 수 있다. 예를 들어, 제2 도전층(M2)은 금, 은, 구리, 알루미늄, 백금 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 그러나 제2 도전층(M2)의 물질이 상기 예에 제한되는 것은 아니다.
제2 도전층(M2)은 제1 도전층(M1) 및 제3 도전층(M3) 각각의 두께 보다 큰 두께를 가질 수 있다. 제1 도전 패턴(CP1)과 동일 구조를 갖는 연결 전극(CNE)은 제2 도전층(M2)과 동일 물질 및 동일 두께로 형성된 도전층을 포함할 수 있고, 상대적으로 저항성이 낮은 물질을 포함하는 도전층이 큰 두께를 가짐으로써 연결 전극(CNE)은 작은 저항을 가질 수 있다.
제1 패턴 홀(HO1)은 그루브 패턴(GR1, GR2)에 중첩할 수 있다. 복수의 제1 패턴부들(PA1-1, PA1-2, PA1-3) 중 서로 인접하게 배치되며, 이격된 두 개의 제1 패턴부들은 하나의 제1 패턴 홀(HO1)을 정의할 수 있다. 홀 영역(HA) 내에 복수의 그루브 패턴들(GR1, GR2)이 제공되는 경우, 제1 도전 패턴(CP1)에는 그루브 패턴들(GR1, GR2) 각각에 대응하는 복수의 제1 패턴 홀들(HO1)이 정의 될 수 있다. 따라서, 복수의 제1 패턴 홀들(HO1)은 각각 그루브 패턴들(GR1, GR2) 중 대응하는 그루브 패턴에 중첩할 수 있다.
도 5 및 도 6a를 참조하면, 복수의 제1 패턴부들(PA1-1, PA1-2, PA1-3) 각각은 제1 패턴 홀(HO1)을 정의하는 팁부(TP)를 포함할 수 있다. 즉, 팁부(TP)의 측면(S-1)은 제1 패턴 홀(HO1)을 정의할 수 있다. 복수의 제1 패턴부들(PA1-1, PA1-2, PA1-3) 중 서로 인접하게 배치된 제1 패턴부들의 팁부들(TP)의 측면들(S-1)은 제1 방향(DR1)에서 서로 마주할 수 있다. 하나의 제1 패턴 홀(HO1)은 제1 방향(DR1)에서 서로를 향해 돌출된 팁부들(TP)에 의해 정의될 수 있다.
제1 방향(DR1)에서 팁부(TP)의 측면(S-1)은 그루브 패턴(GR1, GR2)의 내측면(SS) 보다 더 돌출될 수 있다. 이에 따라, 팁부(TP)는 제1 방향(DR1)에서 소정의 길이(D-T)를 가질 수 있다. 팁부(TP)의 길이(D-T)는 평면 상에서 그루브 패턴(GR1, GR2)의 내측면(SS)으로부터 그루브 패턴(GR1, GR2)의 중심을 향해 돌출된 길이로 정의될 수 있다.
제5 절연층(50)은 제1 도전 패턴(CP1) 상에 배치될 수 있다. 제5 절연층(50)은 제1 패턴 홀(HO1) 및 그루브 패턴(GR1, GR2)에 중첩하는 제1 개구부(OP-1)를 포함할 수 있다. 제1 패턴 홀(HO1)이 복수로 제공되는 경우, 제5 절연층(50)은 제1 패턴 홀들(HO1) 각각에 대응하는 복수의 제1 개구부들(OP-1)을 포함할 수 있다. 복수의 제1 개구부들(OP-1)은 각각 그루브 패턴들(GR1, GR2) 중 대응하는 그루브 패턴에 중첩할 수 있다.
제1 방향(DR1)에서 제1 개구부(OP1)의 폭은 제1 패턴 홀(HO1)의 폭 보다 클 수 있다. 이로 인해, 제1 개구부(OP-1)는 제1 도전 패턴(CP1)의 팁부들(TP) 및 팁부들(TP) 사이에 정의되는 제1 패턴 홀(HO1)을 노출시킬 수 있다.
일 실시예에서 발광 소자(OL)는 도 6a에 도시된 정공 제어층(HCL) 및 전자 제어층(ECL)을 포함할 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층 중 적어도 하나를 포함할 수 있고, 전자 제어층(ECL)은 전자 수송층 및 전자 주입층 중 적어도 하나를 포함할 수 있다. 도 6a은 홀 영역(HA) 내에 배치된 정공 제어층(HCL) 및 전자 제어층(ECL)을 예시적으로 도시하였다. 정공 제어층(HCL) 및 전자 제어층(ECL)은 화소들(PX)에 공통으로 배치되는 층일 수 있다. 즉, 정공 제어층(HCL), 및 전자 제어층(ECL) 각각은 공통 전극(CE)처럼 공통층으로 제공될 수 있다.
정공 제어층(HCL)은 화소 전극(AE) 및 화소 정의막(PDL) 상에 배치되고, 표시 영역(DA)으로부터 홀 영역(HA)까지 연장되어 배치될 수 있다. 전자 제어층(ECL)은 발광층(EML) 상에 배치되고, 표시 영역(DA)으로부터 홀 영역(HA)까지 연장되어 배치될 수 있다. 따라서, 정공 제어층(HCL) 및 전자 제어층(ECL) 각각은 그루브 패턴(GR1, GR2)에 인접하는 영역에 배치될 수 있다.
일 실시예에서 공통층으로 제공되는 정공 제어층(HCL), 전자 제어층(ECL) 및 공통 전극(CE)은 제5 절연층(50)을 관통하는 제1 개구부(OP-1)에 의해 노출된 제5 절연층(50)의 측면을 커버할 수 있다. 정공 제어층(HCL), 전자 제어층(ECL) 및 공통 전극(CE)은 팁부(TP) 상에 배치될 수 있다. 그러나, 공통층으로 제공되는 층의 구성이 도시된 것에 한정되는 것은 아니다.
제2 도전 패턴(CP2)은 제5 절연층(50) 상에 배치될 수 있다. 제2 도전 패턴(CP2)은 복수의 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4)을 포함할 수 있다.
복수의 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4)은 동일 층 상에 배치되며 평면 상에서 서로 이격 될 수 있다. 복수의 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4)은 홀(HH)과 표시 영역(DA) 사이의 홀 영역(HA) 내에 배치될 수 있다. 복수의 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4)은 평면 상에서 홀(HH)의 중심으로부터 멀어지는 방향을 따라 서로 이격 되며 배치될 수 있다. 복수의 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4)은 평면 상에서 제1 도전 패턴(CP1)에 중첩할 수 있다.
복수의 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4) 각각은 평면 상에서 홀(HH)을 에워쌀 수 있다. 복수의 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4) 각각은 평면 상에서 폐 라인 형상을 가질 수 있다. 도 4는 원형 고리 형상을 갖는 제2 패턴부들(PA2-1, PA2-2)을 예시적으로 도시하였으나, 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4)의 형상이 이에 한정되는 것은 아니다.
복수의 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4) 중 홀(HH)에 가장 인접한 제2 패턴부(PA2-1)의 내측면은 홀(HH)에 중첩하며 홀(HH)보다 평면적이 큰 관통홀을 정의할 수 있다. 이에 한정되지 않고, 복수의 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4) 중 홀(HH)에 가장 인접한 제2 패턴부(PA2-1)의 내측면은 홀(HH)을 정의할 수도 있다. 서로 인접한 복수의 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4) 사이의 이격된 공간은 각각 제2 패턴 홀들(HO2)을 정의한다.
제2 도전 패턴(CP2)은 화소 전극(AE)과 동일한 물질을 포함할 수 있다. 제2 도전 패턴(CP2)은 도전성 물질을 포함할 수 있다. 예를 들어, 제2 도전 패턴(CP2)은 금속 물질을 포함할 수 있다. 제2 도전 패턴(CP2)은 화소 전극(AE)과 동일한 구조를 가질 수 있다. 예를 들어, 화소 전극(AE)이 ITO/Ag/ITO의 3층 구조를 갖는 경우, 제2 도전 패턴(CP2)도 동일한 ITO/Ag/ITO의 3층 구조를 가질 수 있다.
제2 도전 패턴(CP2)은 표시 소자층(DP-OL)의 화소 전극(AE)과 동일 층 상에 배치될 수 있다. 제2 도전 패턴(CP2)은 화소 전극(AE)과 평면 상에서 이격될 수 있다. 제2 도전 패턴(CP2)은 화소 전극(AE)의 형성 과정에서 형성되는 것일 수 있다. 화소 전극(AE)을 형성하는 과정에서, 제2 패턴 홀들(HO2)을 정의하는 복수의 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4)이 형성되기 전, 예비 제2 도전 패턴(P-CP2, 도 8c 참조)은 제1 도전 패턴(SP1)의 팁부(TP)의 측면(S-1)을 커버할 수 있다. 이로써, 화소 전극(AE) 형성 과정에서 팁부(TP)가 손상되거나, 팁부(TP)에 부산물이 형성되는 것을 방지하고, 팁부(TP)가 소정의 길이(D-T)를 가지며 형성될 수 있도록 한다. 예를 들어, 팁부(TP)의 길이(D-T)는 약 1.2㎛ 이상일 수 있고, 보다 바람직하게는 약 1.5㎛ 이상일 수 있다. 그러나, 팁부(TP)의 길이(D-T)가 상기 수치 예에 한정되는 것은 아니다.
팁부(TP)가 소정의 길이(D-T)를 가짐으로써, 팁부(TP)에 의해 홀 영역(HA) 내에 배치되는 정공 제어층(HCL), 전자 제어층(ECL) 및 공통 전극(CE)의 연속성이 차단될 수 있다. 이로 인해, 정공 제어층(HCL), 전자 제어층(ECL) 또는 공통 전극(CE)을 통해 표시 영역(DA)으로 진입하는 수분, 산소, 외부 오염 등의 경로가 차단될 수 있고, 표시 패널(DP)의 신뢰성이 향상될 수 있다.
제2 패턴 홀(HO2)은 제1 패턴 홀(HO1) 및 그루브 패턴(GR1, GR2)에 중첩할 수 있다. 복수의 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4) 중 서로 인접하게 배치되며 이격된 두 개의 제2 패턴부들은 하나의 제2 패턴 홀(HO2)을 정의할 수 있다. 홀 영역(HA) 내에 복수의 그루브 패턴들(GR1, GR2)이 제공되는 경우, 제2 도전 패턴(CP2)은 그루브 패턴들(GR1, GR2) 각각에 대응하는 복수의 제2 패턴 홀들(HO2)을 정의 할 수 있다. 일 실시예에서 복수의 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4)에 의해 정의되는 제2 패턴 홀들(HO2)은 홀 영역(HA) 내에 제공되는 그루브 패턴들(GR1, GR2)의 수 보다 더 많을 수 있다. 이로 인해, 복수의 제2 패턴 홀들(HO2) 중 일부는 그루브 패턴(GR1, GR2)에 중첩할 수 있고, 나머지 일부는 제4 절연층(40)에 중첩할 수 있다. 그러나, 이에 한정되지 않고, 복수의 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4)에 의해 정의되는 제2 패턴 홀들(HO2)의 수는 그루브 패턴들(GR1, GR2)의 수와 동일할 수 있고, 이 경우, 제2 패턴홀들(HO2)은 각각 그루브 패턴들(GR1, GR2)에 중첩할 수 있다.
제1 방향(DR1)에서 제2 패턴 홀(HO2)의 폭은 제1 패턴 홀(HO1)의 폭 보다 클 수 있다. 제2 패턴 홀들(HO2)을 정의하는 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4)의 측면들은 팁부(TP)와 이격 될 수 있다. 이로 인해, 제2 패턴 홀(HO2)은 제1 도전 패턴(CP1)의 팁부(TP) 및 제1 패턴 홀(HO1)을 노출 시킬 수 있다.
화소 정의막(PDL)은 제2 도전 패턴(CP2) 상에 배치될 수 있다. 화소 정의막(PDL)은 제2 패턴 홀(HO2)에 중첩하는 제2 개구부(OP-2)를 포함할 수 있다. 제2 개구부(OP-2)는 제2 패턴 홀(HO2)을 정의하는 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4)의 측면들을 노출 시킬 수 있다. 제2 패턴 홀들(HO2) 중 그루브 패턴(GR1, GR2)과 중첩하는 제2 패턴 홀(HO2)은 화소 정의막(PDL)으로부터 노출될 수 있고, 그루브 패턴(GR1, GR2)에 비중첩하는 제2 패턴 홀(HO2)은 화소 정의막(PDL)에 의해 커버될 수 있다. 따라서, 화소 정의막(PDL)은 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4)의 측면들 중 일부를 커버할 수 있다. 제2 패턴 홀(HO2)과 이격되는 제2 도전 패턴(CP2)의 끝 단은 화소 정의막(PDL)에 의해 커버될 수 있다.
일 실시예에서 공통층으로 제공되는 정공 제어층(HCL), 전자 제어층(ECL) 및 공통 전극(CE)은 화소 정의막(PDL)을 관통하는 제2 개구부(OP-2)에 의해 노출된 화소 정의막(PDL)의 측면을 커버할 수 있다.
공통 전극(CE) 상에 배치된 제1 및 제2 무기막들(IOL1, IOL2)은 공통 전극(CE)을 커버할 수 있다. 팁부(TP)에 의해 홀 영역(HA) 내에서 연속성이 차단된 정공 제어층(HCL), 전자 제어층(ECL) 및 공통 전극(CE)의 측면들(S-2)은 제1 및 제2 무기막들(IOL1, IOL2)에 의해 커버될 수 있다. 또한, 팁부(TP)의 측면(S-1)은 제1 및 제2 무기막들(IOL1, IOL2)에 의해 커버될 수 있다. 즉, 제1 및 제2 무기막들(IOL1, IOL2)은 공통 전극(CE)의 상면으로부터 연장되어, 정공 제어층(HCL), 전자 제어층(ECL) 및 공통 전극(CE)의 측면들(S-2), 팁부(TP)의 측면(S-1) 및 그루브 패턴(GR1, GR2)의 내면을 커버하는 일체의 막일 수 있다. 이를 통해, 정공 제어층(HCL), 전자 제어층(ECL), 공통 전극(CE) 및 제1 도전 패턴(CP1)을 통해 유입되는 수분이나 산소가 차단될 수 있다.
도 6a를 참조하면, 제1 패턴 홀(HO1)을 정의하는 팁부(TP)의 측면(S-1)은 복수의 도전층들(M1, M2, M3)의 측면들에 의해 정의 될 수 있다. 복수의 도전층들(M1, M2, M3)의 측면들은 실질적으로 제3 방향(DR3)을 따라 정렬될 수 있다. 이에 따라, 복수의 도전층들(M1, M2, M3)의 측면들 상에 배치되는 제1 및 제2 무기막들(IOL1, IOL2)은 손상되거나 크랙이 발생되는 부분 없이 복수의 도전층들(M1, M2, M3)의 측면들을 커버할 수 있다.
도 6b의 표시 패널(DP)은 도 6a에 도시된 표시 패널(DP)과 실질적으로 동일한 구성들을 포함하며, 전술한 설명이 동일하게 적용될 수 있다. 이하, 도 6b에 도시된 표시 패널(DP)의 실시예의 차이점을 중심으로 설명하도록 한다.
도 6b를 참조하면, 일 실시예에서 표시 패널(DP)은 제1 그루브 패턴(GR1) 내에 배치된 증착 패턴(EP)을 더 포함할 수 있다. 증착 패턴(EP)은 홀 영역(HA) 내에서 팁부(TP)에 의해 연속성이 차단된 공통층의 일 부분에 대응될 수 있다. 예를 들어, 일 실시예에서 증착 패턴(EP)은 순차적으로 적층된 정공 제어층(HCL), 전자 제어층(ECL) 및 공통 전극(CE)과 동일한 물질을 포함하며 동일한 순서로 적층된 층들을 포함할 수 있다. 증착 패턴(EP)과 팁부(TP) 상에 배치된 정공 제어층(HCL), 전자 제어층(ECL) 및 공통 전극(CE)은 서로 이격될 수 있다.
증착 패턴(EP)은 제1 그루브 패턴(GR1) 및 팁부(TP)가 형성된 후, 공통층으로 제공되는 정공 제어층(HCL), 전자 제어층(ECL) 및 공통 전극(CE)을 증착하는 과정에서 일 부분이 제1 그루브 패턴(GR1)의 내부 바닥면(BS) 상에 증착됨으로써 형성될 수 있다. 팁부(TP)의 길이(D-T)를 제어함으로써, 도 6a에 도시된 것처럼 증착 패턴(EP)이 제1 그루브 패턴(GR1)의 내측면(SS) 상에 증착되지 않거나, 도 6b에 도시된 것처럼, 증착 패턴(EP)이 팁부(TP) 상에 배치된 정공 제어층(HCL), 전자 제어층(ECL) 및 공통 전극(CE)과 이격되어 연속성이 차단될 수 있다.
한편, 도 6b에 도시된 제1 그루브 패턴(GR1)을 기준으로 설명하였으나, 전술한 설명은 제2 그루브 패턴(GR2)에도 동일하게 적용될 수 있으며, 일 실시예에서 증착 패턴(EP)은 제2 그루브 패턴(GR2) 내에도 배치될 수 있다.
도 7은 일 실시예에 따른 표시 패널의 제조 방법에 관한 순서도이다. 도 8a 내지 도 8k는 일 실시예의 표시 패널의 제조 방법의 일 단계에 대응되는 단면도들이다.
도 7을 참조하면, 일 실시예에 따른 표시 패널 제조 방법은 대상 기판 제공 단계(S10), 제1 도전 패턴 형성 단계(S11), 도전층 형성 단계(S12), 예비 제2 도전 패턴 및 화소 전극 형성 단계(S13), 제2 도전 패턴 형성 단계(S14) 및 그루브 패턴 형성 단계(S15)를 포함할 수 있다. 각 단계에 대해서는 이후 도 8a 내지 도 8k를 참조하여 보다 자세히 설명하도록 한다.
도 8a는 대상 기판(M-SUB)를 제공(S10, 도 7 참조)한 후, 제1 도전 패턴(CP1)을 형성하는 단계(S11, 도 7 참조)에 대응될 수 있다. 도 8a는 대상 기판(M-SUB) 상에 제1 도전 패턴(CP1) 및 제5 절연층(50)이 형성된 패널 기판(M-DP)의 단면을 도시하였다. 본 명세서에서 패널 기판(M-DP)은 표시 패널(DP, 도 5 참조)의 제조 단계에서 표시 패널(DP, 도 5 참조)이 완성 되기 전 가공 대상이 되는 중간 단계의 기판으로 정의될 수 있다.
도 8a를 참조하면, 대상 기판(M-SUB)은 베이스 기판(SUB), 복수의 절연층들(10, 20, 30, 40), 및 트랜지스터(TR)를 포함할 수 있다. 각 구성들에 관하여는 전술한 설명이 동일하게 적용될 수 있다.
제1 도전 패턴(CP1)은 대상 기판(M-SUB)의 제4 절연층(40) 상에 형성될 수 있고, 제5 절연층(50)은 제1 도전 패턴(CP1) 상에 형성될 수 있다.
제1 도전 패턴(CP1)은 서로 이격된 제1 패턴부들(PA1-1, PA1-2, PA1-3)을 포함할 수 있다. 제1 패턴부들(PA1-1, PA1-2, PA1-3) 사이의 이격 공간에 의해 제1 패턴 홀들(HO1)이 정의될 수 있다. 제1 패턴 홀들(HO1)이 정의된 영역은 이후 형성될 그루브 패턴들(GR1, GR1)이 형성되는 영역에 대응될 수 있다.
제1 도전 패턴(CP1)은 표시 영역(DA) 내에 배치된 연결 전극(CNE)과 동일 층 상에 배치될 수 있다. 일 실시예에서 제1 도전 패턴(CP1) 및 연결 전극(CNE)은 제4 절연층(40) 상에 배치될 수 있다. 제1 도전 패턴(CP1)은 연결 전극(CNE)과 동일 물질을 포함할 수 있다.
제1 도전 패턴(CP1)과 연결 전극(CNE)은 동일한 공정을 통해 동시에 형성된 것일 수 있다. 예를 들어, 제4 절연층(40) 상에 제1 도전 패턴(CP1) 및 연결 전극(CNE)을 구성하는 복수의 도전층들을 적층한 후, 패터닝을 하여 서로 이격된 제1 도전 패턴(CP1) 및 연결 전극(CNE)을 형성할 수 있다. 따라서, 추가적인 별도의 공정 없이 홀 영역(HA) 내에 제1 도전 패턴(CP1)을 형성할 수 있다.
제5 절연층(50)은 제5 절연층(50)을 관통하며, 제1 패턴 홀(HO1)에 중첩하는 제1 개구부(OP-1)를 포함할 수 있다. 제1 방향(DR1)에서 제1 개구부(OP-1)의 폭은 제1 패턴 홀(HO1)의 폭 보다 클 수 있다. 이에 따라, 제1 개구부(OP-1)는 제1 패턴 홀(HO1)에 인접한 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 상면을 노출시킬 수 있다. 제1 패턴 홀들(HO1)이 복수로 제공되는 경우, 제1 개구부(OP-1) 또한 각각 제1 패턴 홀들(HO1)에 대응되도록 복수로 제공될 수 있다.
도 8b는 도 8a의 패널 기판(M-DP) 상에 도전층(CL)을 형성하는 단계(S12, 도 7 참조)에 대응하는 단면을 도시하였다. 도 8b를 참조하면, 도전층(CL)은 제5 절연층(50) 상에 배치될 수 있다. 도전층(CL)은 표시 영역(DA) 및 홀 영역(HA) 내에 증착된 일체의 층일 수 있다.
도전층(CL)은 연결 전극(CNE) 및 제1 도전 패턴(CP1)에 중첩할 수 있다. 도전층(CL)은 제1 개구부(OP-1)에 의해 노출된 제5 절연층(50)의 측면 및 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)을 커버할 수 있다. 도전층(CL)을 패터닝 하여 도 8c에 도시된 예비 제2 도전 패턴(P-CP2) 및 화소 전극(AE)을 형성할 수 있다.
도 8c는 도 8b의 도전층(CL)으로부터 예비 제2 도전 패턴(P-CP2) 및 화소 전극(AE)을 형성하는 단계(S13, 도 7 참조)에 대응하는 단면을 도시하였다. 도 8c를 참조하면, 화소 전극(AE)은 표시 영역(DA) 내에 발광 영역으로 정의되는 영역에 형성될 수 있다. 화소 전극(AE)은 제5 절연층(50)을 관통하는 컨택홀을 통해 연결 전극(CNE)에 연결될 수 있다.
예비 제2 도전 패턴(P-CP2)은 제1 도전 패턴(CP1)의 제1 패턴 홀(HO1)을 커버하도록 홀 영역(HA) 내에 형성될 수 있다. 제1 도전 패턴(CP1)에 복수의 제1 패턴 홀들(HO1)이 정의되는 경우, 예비 제2 도전 패턴(P-CP2)은 복수로 제공되어, 각각 복수의 제1 패턴 홀들(HO1)을 커버할 수 있다. 그러나 이에 한정되지 않고, 예비 제2 도전 패턴(P-CP2)은 복수의 제1 패턴 홀들(HO1)을 모두 커버하는 일체의 패턴으로 제공될 수도 있다. 예비 제2 도전 패턴(P-CP2)의 실시예는 제1 패턴 홀(HO1)을 정의하는 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)을 커버할 수 있다면 어느 하나로 한정되지 않는다.
예비 제2 도전 패턴(P-CP2) 및 화소 전극(AE)은 패터닝 된 도전층(CL)으로부터 형성될 수 있다. 일 실시예에서 예비 제2 도전 패턴(P-CP2) 및 화소 전극(AE)은 도전층(CL)을 습식 식각하여 동시에 형성될 수 있다. 만약 예비 제2 도전 패턴(P-CP2)이 형성되지 않도록, 제1 패턴 홀(HO1)에 인접하는 제1 패턴부들(PA1-1, PA1-2, PA1-3) 상에 증착된 도전층(CL)을 식각하는 경우, 식각 과정에서 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)은 식각액에 노출될 수 있다. 그러나, 도전층(CL)을 식각하는 공정에서, 화소 전극(AE)과 함께 예비 제2 도전 패턴(P-CP2)을 형성 시킴으로써, 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)이 식각액에 노출되지 않을 수 있다. 이에 따라, 식각액으로부터 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)을 보호할 수 있다.
전술한 것처럼, 제1 도전 패턴(CP1)의 제1 패턴부들(PA1-1, PA1-2, PA1-3) 각각은 복수의 도전층들(M1, M2, M3, 도 6a 참조)을 포함할 수 있다. 만약, 화소 전극(AE)을 형성하기 위한 식각 공정에서, 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)이 노출되는 경우 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)은 식각 될 수 있다. 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)을 정의하는 복수의 도전층들(M1, M2, M3, 도 6a 참조) 간에는 동일한 식각액에 대한 식각률 차이가 있을 수 있다. 예를 들어, 중심에 배치된 제2 도전층(M2, 도 6a 참조)이 제1 및 제3 도전층들(M1, M3) 보다 상대적으로 빠르게 식각 될 수 있고, 이 경우 제1 패턴부들(PA1-1, PA1-2, PA1-3)은 제2 도전층(M2, 도 6a 참조)의 측면이 움푹 들어간 언더컷(under cut) 형상을 가질 수 있다. 그러나, 예비 제2 도전 패턴(P-CP2)이 식각액으로부터 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)을 보호함으로써 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)에 언더컷 형상이 생기는 것을 방지할 수 있다.
또한, 화소 전극(AE)을 형성하기 위한 식각 공정에서, 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)이 노출되는 경우, 패터닝 된 도전층(CL, 도 8b 참조)의 입자가 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1) 상에 증착될 수 있고, 제1 패턴부들(PA1-1, PA1-2, PA1-3)을 구성하는 물질과 반응을 일으킬 수 있다. 이로 인해, 파티클과 같은 부산물이 형성될 수 있고, 표시 패널의 공정 신뢰성이 저하될 수 있다. 그러나, 예비 제2 도전 패턴(P-CP2)이 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)을 보호함으로써, 부산물이 형성되는 것을 방지할 수 있고, 공정 신뢰성을 향상 시킬 수 있다.
예비 제2 도전 패턴(P-CP2)이 제1 개구부(OP-1)에 의해 노출된 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 상면들을 커버함으로써, 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 노출된 상면들이 식각액과 접촉하는 것을 방지할 수 있다. 이에 따라, 제1 패턴부들(PA1-1, PA1-2, PA1-3)이 식각액에 의해 도전층(CL, 도 8b 참조)과 함께 식각되는 것을 방지할 수 있고, 제1 개구부(OP-1)에 의해 노출된 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 상면들의 길이가 소정의 길이(D-PA)을 유지할 수 있도록 한다.
도 8d는 예비 화소 정의막(P-PDL)을 형성하는 단계에 대응하는 단면을 도시하였다. 도 8d를 참조하면, 예비 화소 정의막(P-PDL)은 예비 제2 도전 패턴(P-CP2) 및 화소 전극(AE) 상에 형성될 수 있다. 예비 화소 정의막(P-PDL)은 표시 영역(DA) 및 홀 영역(HA) 내에 증착된 일체의 절연막일 수 있다. 예비 화소 정의막(P-PDL)은 유기물 또는 무기물을 포함할 수 있고, 이에 한정되지 않고, 무기물이 분산된 유기물을 포함하는 것일 수도 있다.
도 8e는 도 8d의 예비 화소 정의막(P-PDL)을 패터닝 하여, 예비 화소 정의막(P-PDL)을 관통하는 발광 개구부(OP-PX) 및 제2 개구부(OP-2)를 형성하는 단계에 대응하는 단면을 도시하였다. 도 8e에 도시된 것처럼, 예비 화소 정의막(P-PDL)로부터 발광 개구부(OP-PX) 및 제2 개구부(OP-2)를 형성한 절연막은 화소 정의막(PDL)으로 정의할 수 있다.
발광 개구부(OP-PX)는 표시 영역(DA)에 중첩하며, 화소 전극(AE)의 적어도 일부를 노출 시킬 수 있다. 발광 개구부(OP-PX)에 의해 노출되는 화소 전극(AE)의 일 부분은 표시 영역(DA) 내에서 광이 발광하는 발광 영역으로 정의될 수 있다. 발광 개구부(OP-PX)에 인접한 화소 정의막(PDL)은 화소 전극(AE)의 끝 단을 커버할 수 있다.
제2 개구부(OP-2)는 홀 영역(HA)에 중첩하며 예비 제2 도전 패턴(P-CP2)의 적어도 일부를 노출 시킬 수 있다. 제2 개구부(OP-2)는 제1 도전 패턴(CP1)의 제1 패턴 홀(HO1)에 중첩할 수 있다. 제2 개구부(OP-2)에 의해 노출된 예비 제2 도전 패턴(P-CP2)은 후속 공정을 통해 패터닝 될 수 있다. 제2 개구부(OP-2)에 인접한 화소 정의막(PDL)은 제1 패턴 홀(HO1)과 이격된 예비 제2 도전 패턴(P-CP2)의 끝 단을 커버할 수 있다.
도 8f는 예비 제2 도전 패턴(P-CP2)을 패터닝 하기 위한 일 단계에 대응하는 단면을 도시하였다. 도 8f를 참조하면, 화소 정의막(PDL)이 형성된 패널 기판(M-DP) 상에 보호층(PL)을 형성할 수 있다. 보호층(PL)은 표시 영역(DA) 및 홀 영역(HA)에 중첩할 수 있다. 보호층(PL)은 식각 공정에서 보호층(PL)에 중첩하여 배치된 하부 구성들을 보호하는 층일 수 있다. 예를 들어, 보호층(PL)은 인듐-갈륨-아연 산화물(IGZO)을 포함할 수 있다. 그러나, 보호층(PL)의 물질이 상기 예에 제한되는 것은 아니다.
보호층(PL) 상에 포토레지스트층(PR)이 배치될 수 있다. 포토레지스트층(PR)은 마스크를 이용한 노광 및 현상 공정에 의해 포토 개구부(PR-OP)가 형성될 수 있다. 포토레지스트층(PR)은 마스크의 개구부에 대응하는 부분이 제거되는 포지티브(Positive) 포토 공정으로 패터닝 될 수 있고, 이에 한정되지 않고, 마스크의 개구부에 대응하는 패턴이 형성되는 네거티브(Negative) 포토 공정으로 패터닝 될 수도 있다.
포토 개구부(PR-OP)는 예비 제2 도전 패턴(P-CP2) 상에 배치된 보호층(PL)의 상면 일 부분을 노출시킬 수 있다. 포토 개구부(PR-OP)는 제1 패턴 홀(HO1) 및 예비 제2 도전 패턴(P-CP2)에 중첩할 수 있다. 포토 개구부(PR-OP)는 패터닝을 통해 제거되는 보호층(PL) 및 예비 제2 도전 패턴(P-CP2)의 영역을 설정한 것일 수 있다.
도 8g는 예비 제2 도전 패턴(P-CP2)으로부터 제2 도전 패턴(CP2)을 형성하는 일 단계(S14, 도 7 참조)에 대응하는 단면을 도시하였다. 도 8g를 참조하면, 포토 개구부(PR-OP)에 의해 노출된 보호층(PL, 도 8f 참조) 및 예비 제2 도전 패턴(P-CP2, 도 8f 참조)의 상면 일 부분은 식각될 수 있다. 이에 따라, 예비 제2 도전 패턴(P-CP2, 도 8f 참조)으로부터 제2 도전 패턴(CP2)이 형성될 수 있다.
제2 도전 패턴(CP2)은 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4)을 포함할 수 있다. 제2 패턴부들(PA2-1, PA2-2, PA2-3, PA2-4)에 의해 제2 패턴 홀들(HO2)이 정의될 수 있다. 제2 패턴 홀들(HO2) 중 적어도 일부는 제1 패턴 홀(HO1)에 중첩할 수 있다. 제1 방향(DR1)에서 제2 패턴 홀(HO2)의 폭은 제1 패턴 홀(HO1)의 폭 보다 클 수 있다. 일 실시예에 따라 제1 패턴 홀(HO1)에 중첩하는 제2 패턴 홀(HO2)의 제1 방향(DR1)에서의 폭은 제5 절연층(50)의 제1 개구부(OP-1)의 폭 보다 클 수 있다. 이로 인해, 제2 패턴 홀(HO2)은 제1 개구부(OP-1)에 의해 노출된 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 상면 일부 및 제1 패턴 홀(HO1)을 노출 시킬 수 있다.
제2 도전 패턴(CP2)은 제5 절연층(50) 상에 형성될 수 있다. 제2 도전 패턴(CP2)은 화소 전극(AE)과 동일 층 상에 배치될 수 있다. 제2 도전 패턴(CP2)은 화소 전극(AE)과 동일 물질을 포함할 수 있다.
도 8h는 포토레지스트층(PR, 도 8g 참조)을 제거하는 단계에 대응하는 단면을 도시하였다. 도 8h를 참조하면, 보호층(PL) 상에 배치된 포토레지스트층(PR, 도 8g 참조)은 제거될 수 있다. 보호층(PL)은 예비 제2 도전 패턴(P-CP2, 도 8f 참조)과 함께 포토 개구부(PR-OP)에 대응하는 일 부분이 제거 됨에 따라, 제2 패턴 홀(HO2)에 중첩하는 관통홀을 포함할 수 있다. 이로 인해, 제1 패턴 홀(HO1)에 중첩하는 제4 절연층(40)의 상면 일 부분이 노출될 수 있다.
포토레지스트층(PR, 도 8g 참조)에 의해 커버된 보호층(PL)은 포토레지스트층(PR, 도 8g 참조)을 제거한 후에도 패널 기판(M-DP) 내에 남아 있을 수 있다. 보호층(PL)은, 그루브 패턴(GR1, GR2, 도 8i)을 형성하기 위한 식각 공정에서, 그루브 패턴(GR1, GR2, 도 8i)이 형성되는 영역 외의 나머지 영역에 배치된 패널 기판(M-DP)의 구성들을 보호할 수 있다.
도 8i는 그루브 패턴(GR1, GR2)을 형성하는 단계(S15, 도 7 참조)에 대응하는 단면을 도시하였다. 도 8i는 전술한 제1 및 제2 그루브 패턴들(GR1, GR2)을 형성하는 단계를 예시적으로 도시하였다.
도 8i를 참조하면, 제1 및 제2 그루브 패턴들(GR1, GR2)은 제1 도전 패턴(CP1) 하부에 배치된 적어도 하나의 절연층을 식각하여 형성될 수 있다. 도 8i에 도시된 실시예처럼, 제1 및 제2 그루브 패턴들(GR1, GR2)은 제4 절연층(40)을 관통하여 형성될 수 있다. 제1 및 제2 그루브 패턴들(GR1, GR2)의 내면은 제4 절연층(40)의 내측면(SS) 및 제4 절연층(40)으로부터 노출된 제3 절연층(30)의 상면에 의해 정의될 수 있다. 그러나, 이에 한정되지 않고, 제1 및 제2 그루브 패턴들(GR1, GR2)은 제3 방향(DR3)에서 제4 절연층(40)의 일 부분만 식각하여 형성되는 것일 수 있다.
제1 및 제2 그루브 패턴들(GR1, GR2)은 제4 절연층(40)을 건식 식각하여 형성될 수 있다. 보호층(PL)은 제4 절연층(40)을 건식 식각하는 과정에서 보호층(PL)에 중첩하게 배치된 패널 기판(M-DP)의 일 구성들을 보호할 수 있다.
제1 패턴 홀(HO1)을 정의하는 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)은 각각 제1 및 제2 그루브 패턴들(GR1, GR2)을 정의하는 제4 절연층(40)의 내측면들(SS) 보다 그루브 패턴(GR1, GR2)의 중심을 향해 더 돌출될 수 있다. 이에 따라, 제1 도전 패턴(CP1)에는 제1 패턴 홀(HO1)에 인접하는 팁부(TP)가 형성될 수 있다. 팁부(TP)는 제1 방향(DR1)에서 제4 절연층(40)의 내측면(SS)과 제1 패턴부(PA1-1, PA1-2, PA1-3)의 측면(S-1) 사이의 간격에 대응되는 소정의 길이(D-T)를 가질 수 있다.
만약, 제1 도전 패턴(CP1)의 제1 패턴부들(PA1-1, PA1-2, PA1-3)을 보호하기 위해 예비 제2 도전 패턴(P-CP2, 도 8f 참조)이 아닌 유기층을 포함하는 제5 절연층(50)을 이용하는 경우, 제5 절연층(50)은 제1 패턴부(PA1-1, PA1-2, PA1-3)들의 측면들(S-1)을 커버할 수 있다. 이 경우 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)을 노출시키면서 팁부(TP)를 형성하기 위해서는 제4 절연층(40) 뿐 아니라, 제1 패턴 홀(HO1)에 인접한 제5 절연층(50)을 함께 식각 해야 한다. 그러나, 이 경우 제5 절연층(50)의 두께에 의해 제5 절연층(50)을 충분하게 식각 되는데 소요되는 시간이 길어지거나, 제4 및 제5 절연층들(40, 50)이 불충분하게 식각되어 팁부(TP)의 길이(D-T)가 짧게 형성될 수 있다.
그러나, 본 발명의 일 실시예와 같이 예비 제2 도전 패턴(P-CP2, 도 8f 참조)을 이용하여 제1 도전 패턴(CP1)을 보호하고, 보호가 끝난 후 예비 제2 도전 패턴(P-CP2, 도 8f 참조)으로부터 제2 도전 패턴(CP2)을 형성하는 경우, 식각이 요구되는 제4 절연층(40)의 상면 일 부분을 완전히 노출시킬 수 있다. 이에 따라, 제4 절연층(40)은 충분히 식각될 수 있고, 요구되는 규격의 그루브 패턴들(GR1, GR2)을 형성할 수 있다. 이로 인해, 팁부(TP) 또한 요구되는 길이(D-T)를 갖도록 형성될 수 있다.
도 8j는 보호층(PL)을 제거하는 단계에 대응하는 단면을 도시하였다. 그루브 패턴들(GR1, GR2)을 형성한 후, 패널 기판(M-DP) 상에 배치된 보호층(PL)은 완전히 제거될 수 있다. 따라서, 화소 정의막(PDL)의 상면은 외부로 노출될 수 있다.
도 8k는 제1 및 제2 도전 패턴들(CP1, CP2) 및 그루브 패턴들(GR1, GR2)이 형성된 패널 기판(M-DP) 상에 발광 소자(OL) 및 봉지층(TFE)을 형성하는 단계에 대응하는 단면을 도시하였다. 도 8k는 일 실시예의 표시 패널 제조 방법을 이용하여 제조된 표시 패널(DP)의 일부 단면을 도시한 것이다.
도 8k를 참조하면, 발광 소자(OL)는 화소 전극(AE), 공통 전극(CE) 및 화소 전극(AE)과 공통 전극(CE) 사이에 배치된 정공 제어층(HCL), 발광층(EML) 및 전자 제어층(ECL)을 포함할 수 있다. 정공 제어층(HCL)은 화소 전극(AE) 상에 형성될 수 있다.
발광층(EML)은 정공 제어층(HCL) 상에 형성될 수 있다. 예를 들어, 발광층(EML)은 발광 개구부(OP-PX)에 대응하는 개구부를 갖는 증착 마스크를 이용하여 발광 개구부(OP-PX)에 대응하는 영역에 발광 물질이 증착 시켜 형성될 수 있다.
전자 제어층(ECL)은 발광층(EML) 상에 형성될 수 있다. 공통 전극(CE)은 전자 제어층(ECL) 상에 형성 될 수 있다. 발광 소자(OL)의 정공 제어층(HCL) 및 전자 제어층(ECL)과 공통 전극(CE)은 화소들에 중첩하는 공통층으로 제공될 수 있다. 예를 들어, 정공 제어층(HCL) 및 전자 제어층(ECL)과 공통 전극(CE)은 오픈 마스크를 이용한 증착 공정을 통해 형성될 수 있다. 이에 따라, 정공 제어층(HCL), 전자 제어층(ECL) 및 공통 전극(CE)은 표시 영역(DA)으로부터 연장되어 홀 영역(HA) 내에도 배치될 수 있다
홀 영역(HA) 내에 배치된 정공 제어층(HCL), 전자 제어층(ECL) 및 공통 전극(CE)은 제1 도전 패턴(CP1)의 팁부(TP)에 의해 연속성이 차단될 수 있다. 이에 따라, 홀 영역(HA) 내에 유입된 수분이나 오염 물질이 정공 제어층(HCL), 전자 제어층(ECL) 및 공통 전극(CE)을 통해 표시 영역(DA)으로 이동하는 경로가 차단될 수 있고, 표시 패널(DP)의 신뢰성이 향상될 수 있다.
발광 소자(OL)를 형성한 후, 봉지층(TFE)이 형성될 수 있다. 봉지층(TFE)은 제1 무기막(IOL1), 유기막(MN) 및 제2 무기막(IOL2)을 순차적으로 증착하여 형성될 수 있다. 제1 무기막(IOL1) 및 제2 무기막(IOL2)은 화학기상 증착 방식을 이용하여 표시 영역(DA) 및 홀 영역(HA) 내에 형성될 수 있다. 그러나, 제1 및 제2 무기막들(IOL1, IOL2)의 형성 공정이 이에 한정되는 것은 아니다.
제1 무기막(IOL1)은 발광 소자(OL)를 밀봉할 수 있다. 또한, 제1 무기막(IOL1)은 노출된 화소 정의막(PDL), 제5 절연층(50), 제1 도전 패턴(CP1), 제2 도전 패턴(CP2) 및 그루브 패턴들(GR1, GR2)의 면들을 밀봉할 수 있다. 이로써, 표시 패널(DP)의 일 구성들에 수분이 유입되는 것을 방지하여 표시 패널(DP)의 신뢰성을 향상 시킬 수 있다.
전술한 예비 제2 도전 패턴(P-CP2, 도 8f 참조)이 팁부(TP)를 구성하는 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 도전층들 사이에 단차가 발생되는 것을 방지하여 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1)이 언더컷 형상을 갖는 것을 방지함으로써, 제1 패턴부들(PA1-1, PA1-2, PA1-3)의 측면들(S-1) 상에 증착되는 제1 무기막(IOL1)이 끊어지거나 크랙이 발생하는 것을 방지할 수 있다. 이로 인해, 공정 신뢰성이 향상되며, 제1 무기막(IOL1)은 효과적으로 수분이나 산소의 유입을 방지할 수 있다.
유기막(MN)은 액상의 유기 수지를 잉크젯 방식으로 표시 영역(DA) 내에 도포하여 형성할 수 있다. 그러나, 유기막(MN)의 형성 공정이 이에 한정되는 것은 아니다. 액상 유기 수지는 홀 영역(HA)에 배치된 그루브 패턴들(GR1, GR2)에 의해 유동이 제어될 수 있고, 유기막(MN)은 그루브 패턴들(GR1, GR2) 중 적어도 일부 그루브 패턴들로부터 이격되어 형성될 수 있다. 유기막(MN)은 제1 및 제2 무기막들(IOL1, IOL2)에 의해 밀봉되어 수분 유입이 방지될 수 있다.
별도로 도시하지 않았지만, 후속 공정을 통해 홀 영역(HA) 중 그루브 패턴들(GR1, GR2)에 의해 둘러싸인 일 영역 내에 표시 패널(DP)을 관통하는 홀(HH, 도 5 참조)을 형성할 수 있다. 예를 들어, 홀(HH, 도 5 참조)은 레이저를 이용하여 형성될 수 있으나, 홀(HH, 도 5 참조)이 형성 공정이 이에 한정되는 것은 아니다.
본 발명 일 실시예의 제1 도전 패턴은 홀 영역 내에 배치되며, 그루브 패턴 상에 배치된 팁부를 포함할 수 있다. 팁부가 소정의 길이를 가짐에 따라, 표시 영역으로부터 연장되어 홀 영역 내에 증착되는 기능층의 연속성을 차단 시킬 수 있고, 홀 영역 내에서 기능층의 연속성이 차단됨으로써 홀 영역 내에 유입되는 수분이나, 오염 물질이 표시 영역으로 유입되는 경로가 차단될 수 있다.
본 발명 일 실시예의 표시 패널 제조 방법에 따르면, 제1 도전 패턴 및 그루브 패턴을 형성하는 과정에서, 제1 도전 패턴의 팁부가 소정의 길이로 충분히 형성되도록 제어할 수 있다. 또한, 화소 전극을 형성하기 위한 식각 공정에서 제1 도전 패턴의 노출된 측면들이 식각액에 노출되지 않도록 하여, 부산물이 형성되는 것을 방지하고 팁부가 손상되는 것을 방지할 수 있다. 또한, 팁부 및 그루브 패턴 내에 무기층이 잘 증착될 수 있도록 함으로써, 수분이나 산소의 유입을 효과적으로 차단할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 전자 장치 DP: 표시 패널
EM: 전자 모듈 PX: 화소
TR: 트랜지스터 OL: 발광 소자
AE: 화소 전극 CE: 공통 전극
10, 20, 30, 40, 50: 절연층 GR1, GR2: 그루브 패턴
SUB: 베이스 기판 DA: 표시 영역
HA: 홀 영역 HH: 홀
CP1: 제1 도전 패턴 CP2: 제2 도전 패턴
PA1-1, PA1-2, PA1-3: 제1 패턴부
PA2-1, PA2-2, PA2-3, PA2-4: 제2 패턴부
HO1: 제1 패턴 홀 HO2: 제2 패턴 홀
TP: 팁부 M-SUB: 대상 기판
CL: 도전층 P-CP2: 예비 제2 도전 패턴
PDL: 화소 정의막 OP-PX: 발광 개구부
OP-1: 제1 개구부 OP-2: 제2 개구부

Claims (20)

  1. 관통하는 홀이 정의된 베이스 기판;
    상기 베이스 기판 상에 상기 홀과 이격되어 배치된 박막 트랜지스터;
    상기 홀과 이격되고 상기 박막 트랜지스터에 연결된 화소 전극을 포함하는 발광 소자;
    상기 베이스 기판과 상기 화소 전극 사이에 배치되고, 평면 상에서 상기 화소 전극과 상기 홀 사이에 정의된 그루브 패턴을 포함하는 제1 절연층;
    상기 화소 전극으로부터 이격되고, 상기 그루브 패턴에 중첩하는 제1 패턴 홀을 정의하는 팁부를 포함하는 제1 도전 패턴; 및
    상기 화소 전극으로부터 이격되고 상기 제1 패턴 홀에 중첩하는 제2 패턴 홀이 정의된 제2 도전 패턴을 포함하는 표시 패널.
  2. 제1 항에 있어서,
    상기 제2 도전 패턴은 상기 화소 전극과 동일한 층에 배치되는 표시 패널.
  3. 제1 항에 있어서,
    상기 제2 도전 패턴은 상기 화소 전극과 동일한 물질을 포함하는 표시 패널.
  4. 제1 항에 있어서,
    상기 제2 도전 패턴은 상기 제1 도전 패턴과 상이한 물질을 포함하는 표시 패널.
  5. 제1 항에 있어서,
    상기 제1 패턴 홀을 정의하는 상기 팁부의 측면은 상기 그루브 패턴을 정의하는 상기 제1 절연층의 내측면 보다 돌출된 표시 패널.
  6. 제5 항에 있어서,
    상기 제1 도전 패턴은 복수의 도전층들을 포함하고, 상기 팁부의 측면은 상기 복수의 도전층들의 측면들로 정의되는 표시 패널.
  7. 제1 항에 있어서,
    평면 상에서 상기 제2 패턴 홀의 폭은 상기 제1 패턴 홀의 폭보다 큰 표시 패널.
  8. 제1 항에 있어서,
    평면 상에서 상기 그루브 패턴은 상기 홀을 둘러싸는 표시 패널.
  9. 제1 항에 있어서,
    상기 박막 트랜지스터와 상기 화소 전극을 연결하는 연결 전극을 더 포함하고, 상기 제1 도전 패턴은 상기 연결 전극과 동일한 층에 배치되는 표시 패널.
  10. 제9 항에 있어서,
    상기 제1 도전 패턴은 상기 연결 전극과 동일 물질을 포함하는 표시 패널.
  11. 제1 항에 있어서,
    상기 화소 전극의 적어도 일부를 노출시키는 발광 개구부 및 상기 제2 도전 패턴의 적어도 일부를 노출시키는 제1 개구부가 정의된 화소 정의막을 더 포함하는 표시 패널.
  12. 제11 항에 있어서,
    상기 제2 도전 패턴은 상기 제2 패턴 홀을 정의하는 일 측면 및 상기 일 측면과 대향되는 타 측면을 포함하고,
    상기 일 측면은 상기 제1 개구부에 의해 노출되고, 상기 타 측면은 상기 화소 정의막에 의해 커버되는 표시 패널.
  13. 제1 항에 있어서,
    상기 발광 소자 상에 배치되고, 복수의 무기막들 및 상기 복수의 무기막들 사이에 배치되는 유기막을 포함하는 봉지층을 더 포함하고,
    상기 복수의 무기막들 중 적어도 하나는 상기 그루브 패턴을 정의하는 상기 제1 절연층의 내측면을 커버하는 표시 패널.
  14. 제13 항에 있어서,
    상기 복수의 무기막들 중 적어도 하나는 상기 제1 패턴 홀을 정의하는 상기 팁부의 측면을 커버하는 표시 패널.
  15. 제13 항에 있어서,
    상기 그루브 패턴은 복수로 제공되고, 상기 복수의 그루브 패턴들 중 적어도 하나는 상기 유기막에 중첩하고, 상기 복수의 그루브 패턴들 중 적어도 다른 하나는 상기 유기막과 이격되는 표시 패널.
  16. 제1 항에 있어서,
    상기 화소 전극과 상기 제1 절연층 사이에 배치되는 제2 절연층을 더 포함하고,
    상기 제2 절연층은 상기 제1 도전 패턴과 상기 제2 도전 패턴 사이에 배치되며 평면 상에서 상기 제1 패턴 홀에 중첩하는 제2 개구부가 정의되는 표시 패널.
  17. 평면 상에서 홀 영역, 상기 홀 영역의 적어도 일부를 둘러싸는 표시 영역, 및 상기 표시 영역에 인접한 비표시 영역을 포함하고, 상기 홀 영역에 홀이 정의된 베이스 기판;
    상기 베이스 기판 상에 상기 홀과 이격되어 배치된 박막 트랜지스터;
    상기 표시 영역 상에 배치되고 상기 박막 트랜지스터에 전기적으로 연결된 화소 전극을 포함하는 발광 소자;
    상기 베이스 기판과 상기 발광 소자 사이에 배치되고, 상기 홀 영역에 중첩하는 그루브 패턴을 포함하는 제1 절연층;
    상기 제1 절연층 상에 상기 홀 영역에 중첩하여 배치되고, 상기 그루브 패턴에 중첩하는 제1 패턴 홀을 정의하는 팁부를 포함하는 제1 도전 패턴;
    상기 제1 도전 패턴과 상이한 층 상에 상기 홀 영역에 중첩하여 배치되고, 상기 제1 패턴 홀에 중첩하는 제2 패턴 홀이 정의된 제2 도전 패턴; 및
    상기 홀 영역에 중첩하여 배치된 전자 모듈을 포함하는 전자 장치.
  18. 홀 영역 및 상기 홀 영역을 둘러싸는 표시 영역을 포함하는 베이스 기판, 및 상기 베이스 기판 상에 배치된 제1 절연층을 포함하는 대상 기판 제공 단계;
    상기 홀 영역에 중첩하는 상기 제1 절연층의 일부를 노출시키는 제1 패턴 홀을 포함하는 제1 도전 패턴 형성 단계;
    상기 표시 영역, 상기 제1 도전 패턴 및 상기 제1 절연층의 상기 일부를 커버하는 도전층 형성 단계;
    상기 도전층으로부터, 상기 제1 패턴 홀에 중첩하는 예비 제2 도전 패턴 및 상기 예비 제2 도전 패턴과 이격된 화소 전극을 형성하는 단계;
    상기 예비 제2 도전 패턴으로부터 상기 제1 패턴 홀에 중첩하는 제2 패턴 홀을 포함하는 제2 도전 패턴을 형성하는 단계; 및
    상기 제1 절연층에 상기 제1 패턴 홀에 중첩하는 그루브 패턴을 형성하는 단계를 포함하고,
    상기 예비 제2 도전 패턴은 상기 제1 패턴 홀을 정의하는 상기 제1 도전 패턴의 측면을 커버하는 표시 패널 제조 방법.
  19. 제18 항에 있어서,
    상기 제2 예비 도전 패턴 및 상기 화소 전극은 상기 도전층을 습식 식각하여 형성되고, 상기 그루브 패턴은 상기 제1 절연층을 건식 식각하여 형성되는 표시 패널 제조 방법.
  20. 제18 항에 있어서,
    상기 제1 패턴 홀을 정의하는 상기 제1 도전 패턴의 측면은 상기 그루브 패턴을 정의하는 상기 제1 절연층의 내측면 보다 돌출된 표시 패널 제조 방법.
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