KR20230077451A - 정전용량 향상 및 조절 가능한 실리콘 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 기판에 천공을 형성시키는 트렌치 형성단계; 상기 천공구조의 반도체 기판에 절연물질을 적층하는 절연물 형성단계;상기 절연물질이 적층된 천공구조의 전극물질로 주전극 및 부가전극으로 구분된 하부전극을 적층시키는 하부전극 형성단계;상기 하부전극 형성 기판위에 제1유전물질을 적층시키는 단계;상기 제1유전물질 위에 전극물질을 적층시키는 제1상부전극 형성단계;상기 제1상부전극 형성 기판위에 제2유전물질을 적층시키는 단계;상기 제2유전물질 위에 하부전극과 동일한 크기 및 위치에 전극물질을 적층시키는 제2상부전극 형성단계;상기 제2상부전극 형성 기판위에 제3유전물질을 적층시키는 단계;상기 제3유전물질 위에 전극물질을 적층시키는 제3상부전극 형성단계;상기 제3상부전극 형성 기판위에 보호막물질을 적층하는 보호막 형성단계;상기 반도체 기판위에 적층된 구조물 일면에 하부전극 및 제2상부전극과의 전기적 연결을 위한 제1패드 형성단계; 및 상기 반도체 기판위에 적층된 구조물 이면의 제1상부전극 및 제3상부전극과의 전기적 연결을 위한 제2패드 형성단계;를 포함한 실리콘 커패시터 제조방법에 관련된 것이다.
Description
본 발명은 정전용량 향상 및 조절 가능한 실리콘 커패시터 및 그 제조방법에 관한 것으로, 실리콘 기판에 하부전극용으로 트렌치를 제작한 후 그 위에 유전체 및 상부전극을 적층한 것으로 하부전극의 주전극과 부가전극을 활용하여 정전용량 향상 및 조절 가능한 실리콘 커패시터 및 그 제조방법에 관한 것이다.
바이패스 커패시터(By-pass Capacitor) 또는 디커플링 커패시터(Decoupling Capacitor) 등으로 응용되는 대용량 커패시터의 IC 집적화는 중요한 과제로서, 대용량 커패시터를 구현하기 위한 일환으로서 MLCC(Multi Layer Ceramic Capacitor) 및 SLC(Single Layer Capacitor)의 수요가 증가함과 함께, MLCC 및 SLC 대비 축전 성능 및 신뢰도가 뛰어나고 집적화가 가능한 트렌치 커패시터의 연구 개발이 지속적으로 진행되고 있다.
트렌치 커패시터는 반도체 기판 상에 형성되는 트렌치를 통해 커패시터를 구현하는 점에서 스택 커패시터 대비 단차의 문제없이 충분한 정전 용량을 확보할 수 있는 장점이 있어, 최근에는 단차의 문제없이 충분한 정전 용량을 확보할 수 있는 트렌치 커패시터가 주로 이용되고 있다.
트렌치 커패시터의 용량을 증가시키는 방법으로서, 유전율이 큰 유전체(예: BaTiO3, PZT, Al2O3, Ta2O3, HfO2 등)를 사용하는 방법, ALD(Atomic Layer Deposition) 공정을 이용하여 두께가 작고 균일하며 신뢰성 있는 유전체를 형성시키는 방법, 및 전극의 표면적을 증가시키기 위해 딥 트렌치(Deep Trench)를 사용하는 방법 등이 적용되고 있다.
일반적으로 트렌치 커패시터의 용량 증대를 위하여 딥 트렌치를 사용함에 있어서, 트렌치가 50μm~100μm 이상의 깊이를 갖는 고단차(high aspect ratio)로 형성될 경우, 반도체 공정상의 여러가지 문제가 야기된다.
대표적으로, 반도체 기판 상에 트렌치를 에칭(Etching)한 후 트렌치를 형성하는 반도체 기판의 측벽이 쓰러지는 스틱킹(Sticking) 문제, 유전체 위에 전극층을 증착시킬 때 전극층이 증착되지 않는 공간이 발생하는 보이드(Void) 문제, 및 딥 트렌치 구조에 기인한 반도체 기판의 왜곡(Warpage)와 그에 따른 기판 크랙(Crack) 문제가 있으며, 상기와 같은 문제점은 딥 트렌치 구조로 인해 반도체 기판에 인가되는 스트레스에 기인한다.
나아가, 커패시터의 용량을 증가시키기 위해 반도체 기판 상에서 획일적인 반복 패턴으로 형성된 복수의 트렌치의 길이를 증가시킬 경우, 트렌치 에칭 후 및 전극층 증착 후 반도체 기판에 인가되는 스트레스가 가중되어 상기의 문제점이 심화됨으로써 후속 공정의 진행에 어려움을 야기하는 요인이 되고 있다.
일반적으로 실리콘 커패시터의 경우 사용가능 온도 범위가 넓고 안정성이 우수하며 초소형이 가능하나 기존 세라믹 커패시터의 대비 낮은 정전용랑을 갖고 있다.
따라서, 본 발명은 실리콘 기관을 사용하여 우선 트렌치형 커패시터를 제작한 후 그 위에 적층형 커패시터를 제작함으로써 종래기술보다 높은 정전용량을 갖는 실리콘 커패시터에 대한 연구하였으며
또한 하부전극을 주전극 및 부가전극으로 나누고 정전용량 조절은 와이어 본딩이나 솔더볼을 이용하여 선택적으로 가능하게 하여 최종 정전용량을 조절할 수 있는 초소형 및 고용량 실리콘 커패시터를 제안한다.
상기한 문제점을 해결하여 본 발명은 실리콘 기판을 사용하고 트렌치형 커패시터를 제작한 후 그 위에 적층형 커패시터를 제작함으로써 종래기술보다 높은 정전용량을 갖는 실리콘 커패시터 제공을 목적으로 한다.
또한 하부전극을 주전극 및 부가전극으로 나누고 정전용량 조절은 와이어 본딩이나 솔더볼을 이용하여 선택적으로 가능하게 하여 최종 정전용량을 조절할 수 있는 실리콘 커패시터 제공을 목적으로 한다.
상기와 같은 문제를 해결하기 위하여 본 발명은 반도체 기판에 천공을 형성시키는 트렌치 형성단계; 상기 천공구조의 반도체 기판에 절연물질을 적층하는 절연물 형성단계;상기 절연물질이 적층된 천공구조의 전극물질로 주전극 및 부가전극으로 구분된 하부전극을 적층시키는 하부전극 형성단계;상기 하부전극 형성 기판위에 제1유전물질을 적층시키는 단계;상기 제1유전물질 위에 전극물질을 적층시키는 제1상부전극 형성단계;상기 제1상부전극 형성 기판위에 제2유전물질을 적층시키는 단계;상기 제2유전물질 위에 하부전극과 동일한 크기 및 위치에 전극물질을 적층시키는 제2상부전극 형성단계;상기 제2상부전극 형성 기판위에 제3유전물질을 적층시키는 단계;상기 제3유전물질 위에 전극물질을 적층시키는 제3상부전극 형성단계;상기 제3상부전극 형성 기판위에 보호막물질을 적층하는 보호막 형성단계;상기 반도체 기판위에 적층된 구조물 일면에 하부전극 및 제2상부전극과의 전기적 연결을 위한 제1패드 형성단계; 및 상기 반도체 기판위에 적층된 구조물 이면의 제1상부전극 및 제3상부전극과의 전기적 연결을 위한 제2패드 형성단계;를 포함한 실리콘 커패시터 제조방법을 제공한다.
또한 본 발명의 상기 제1패드 형성단계는 에칭에 의한 관통전극에 범프가 형성된 것으로 상기 관통전극은 3개로 구성된 것으로 양옆에 두개의 부가전극 및 중간의 제1주전극인 것에 특징이 있는 실리콘 커패시터 제조방법을 제공한다.
또한 본 발명의 상기 제2패드 형성단계는 에칭에 의한 관통전극에 범프가 형성된 것으로 상기 관통전극은 1개로 제2주전극인 것에 특징이 있는 실리콘 커패시터 제조방법을 제공한다.
또한 본 발명의 상기 트렌치 형성단계에서 천공은 에칭공정을 이용하는 것에 특징이 있는 실리콘 커패시터 제조방법을 제공한다.
또한 본 발명의 상기 트렌치 형성단계에서 천공구조는 직경 1~20㎛, 깊이는 3~50㎛인 것에 특징이 있는 실리콘 커패시터 제조방법을 제공한다.
또한 본 발명의 상기 적층방법은 화학적층방법으로 CVD, 전기로를 이용한 산화막, 또는 ALD(Atomic Layer Deposition) 어느 하나를 이용하는 것에 특징이 있는 실리콘 커패시터 제조방법을 제공한다.
또한 본 발명의 상기 하부전극, 제1~3 상부전극은 W, Ti, TiN, Ta, TaN, Al, Au, Cu, Ni, Ru, Co, Mo 중 어느 하나로 구성된 단독, 동종의 다중막 또는 이종의 다중막 중 어느 하나인 것에 특징이 있는 실리콘 커패시터 제조방법을 제공한다.
또한 본 발명의 각 단계별 전극물질, 유전물질 및 절연물질의 표면은 평탄화 단계가 추가되는 것에 특징이 있는 실리콘 커패시터 제조방법을 제공한다.
또한 본 발명의 상기 반도체 기판은 실리콘이 포함된 것에 특징이 있는 실리콘 커패시터 제조방법을 제공한다.
또한 본 발명은 천공이 있는 트렌치 구조의 반도체 기판; 상기 천공구조에 일정한 두께로 적층된 절연물;상기 천공구조 절연물 위에 적층된 주전극 및 부가전극으로 구분된 하부전극;상기 하부전극 형성 기판위에 적층된 제1유전물질;상기 제1유전물질 위에 전극물질이 적층된 제1상부전극;상기 제1상부전극 형성 기판위에 적층된 제2유전물질;상기 제2유전물질 위에 하부전극의 동일한 크기 및 위치에 전극물질이 적층된 제2상부전극;상기 제2상부전극 형성 기판위에 적층된 제3유전물질;상기 제3유전물질 위에 전극물질을 적층된 제3상부전극;상기 제3상부전극 형성 기판위에 보호막물질이 적층된 보호막;상기 반도체 기판위에 적층된 구조물 일면에 하부전극 및 제2상부전극과의 전기적으로 연결된 제1범프 및상기 반도체 기판위에 적층된 구조물 이면의 제1상부전극 및 제3상부전극과전기적으로 연결된 제2범프;를 포함한 실리콘 커패시터를 제공한다.
또한 본 발명의 상기 제1범프는 하부전극과 제2상부전극을 연결하는 3개의 관통전극으로 양옆에 두개의 부가전극 및 중간의 주전극의 기능을 하는 것에 특징이 있는 실리콘 커패시터를 제공한다.
또한 본 발명의 상기 제2범프는 제1상부전극과 제3상부전극을 연결하는 관통전극으로 주전극의 기능을 하는 것에 특징이 있는 실리콘 커패시터를 제공한다.
또한 본 발명의 상기 하부전극, 제1~3 상부전극은 W, Ti, TiN, Ta, TaN, Al, Au, Cu, Ni, Ru, Co, Mo 중 어느 하나로 구성된 단독, 동종의 다중막 또는 이종의 다중막 중 어느 하나인 것에 특징이 있는 실리콘 커패시터를 제공한다.
또한 본 발명의 상기 전극물질, 유전물질 및 절연물질의 표면은 평탄화된 것에 특징이 있는 실리콘 커패시터 제조방법를제공한다.
또한 본 발명의 상기 트렌치 구조는 직경 1~20㎛, 깊이는 3~50㎛인 것에 특징이 있는 실리콘 커패시터를 제공한다.
또한 본 발명의 상기 반도체 기판은 실리콘이 포함된 것에 특징이 있는 실리콘 커패시터을 제공한다.
본 발명은 실리콘 기관을 사용하고 트렌치형 커패시터를 제작한 후 그 위에 적층형 커패시터를 제작함으로써 종래기술보다 높은 정전용량을 갖는 특징이 있다.
또한 본 발명은 하부전극을 주전극 및 부가전극으로 나누고 정전용량 조절은 와이어 본딩이나 솔더볼을 이용하여 선택적으로 가능하게 하여 최종 정전용량을 조절할 수 있는 효과가 있다.
도 1은 본 발명인 실리콘 커패시터의 개념도이다.
도 2는 본 발명인 실리콘 커패시터의 제조방법 순서도1이다.
도 3은 본 발명인 실리콘 커패시터의 제조방법 순서도2이다.
도 4는 본 발명인 실리콘 커패시터의 제조방법 순서도3이다.
도 5는 본 발명인 실리콘 커패시터의 제1범프 위치(A) 및 제조방법에 대한 설명도이다.
도 6은 본 발명인 실리콘 커패시터의 제2범프 위치(A) 및 제조방법에 대한 설명도이다..
도 2는 본 발명인 실리콘 커패시터의 제조방법 순서도1이다.
도 3은 본 발명인 실리콘 커패시터의 제조방법 순서도2이다.
도 4는 본 발명인 실리콘 커패시터의 제조방법 순서도3이다.
도 5는 본 발명인 실리콘 커패시터의 제1범프 위치(A) 및 제조방법에 대한 설명도이다.
도 6은 본 발명인 실리콘 커패시터의 제2범프 위치(A) 및 제조방법에 대한 설명도이다..
이하 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 우선, 본 발명을 설명함에 있어, 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하지 않게 하기 위하여 생략한다.
본 명세서에서 사용되는 정도의 용어 '약', '실질적으로' 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본 발명의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
본 발명의 실리콘 커패시터의 경우 사용 가능 온도 범위가 넓고 안정성이 우수하며 초소형이 가능하나 기존 세라믹 커패시터의 대비 낮은 정전용량을 갖고 있는 문제점이 있다.
본 발명에서는 반도체 기판(10)을 사용하여 우선 트렌치(11)형 커패시터를 제작한 후 그 위에 적층형 커패시터를 제작함으로써 종래기술보다 높은 정전용량을 갖는 실리콘 커패시터 제작을 가능하게 할 수 있도록 하였으며, 또한 하부전극(20)을 메인전극 및 부가전극(23)으로 나누어서 최종 정전용량을 조절할 수 있도록 하였다.
본 발명에서 정전용량 조절은 와이어 본딩이나 솔더볼을 이용하여 선택적으로 가능하며 이를 통해 초소형 및 고용량 실리콘 커패시터의 제작을 가능하게 할 수 있다.
도 1은 본 발명인 실리콘 커패시터의 개념도이다. 주전극(21)의 한쪽 전극(21a)의 양쪽에 각각 부가전극(23)을 구분하여 필요시 주전극(21)에 부가전극(23) 하나 또는 두개를 추가 연결하여 커패시터의 정전용량을 조절할 수 있다.
도 2, 3 및 4는 본 발명인 실리콘 커패시터의 제조방법 순서도 1, 2 및 3에 대한 설명도이다. 도 1의 A-A'의 단면 기준에서 설명한다.
본 발명의 반도체 기판(10)에 천공을 형성시키는 트렌치(11) 형성단계는 실리콘(Silicon)을 포함한 반도체 기판(10)에 플라즈마 또는 습식 등의 에칭 공정 조합을 통해 실리콘 관통 전극(TSV, through-silicon-via) 구조 형성을 형성하는 것으로 TSV 의 직경은 1~20um, 깊이는 3~50um가 바람직하다.
다음으로 상기 천공구조의 반도체 기판(10)에 절연물질을 적층하는 절연물(13) 형성단계는 TSV 형성된 기판위에 화학증착법을 이용하여 절연물질을 증착하는 것으로 절연물질의 종류는 SiO2를 기본으로 고유전물질 증착한다. 상기 증착방법은 CVD, 전기로를 이용한 산화막, 또는 ALD(Atomic Layer Deposition) 어느 하나를 이용할 수 있으며, TSV 벽면을 따라 일정하게 증착되는게 중요하다. 증착 두께는 0.1~2um가 바람직하며 TSV내에 증착되는 전극 물질 두께에 따라 조절가능하다.
다음으로 상기 절연물질이 적층된 천공구조의 전극물질로 주전극(21) 및 부가전극(23)으로 구분된 하부전극(20)을 적층시키는 하부전극(20) 형성단계는 하부전극이 TSV 절연물(13)질안에 완전히 증착된 것으로 하부전극(20)은 가운데 주전극(21)과 양쪽으로 부가전극(23)으로 포토(photo) 에칭을 이용해 구분된다.
증착방법은 CVD, 전기로를 이용한 산화막, 또는 ALD(Atomic Layer Deposition), E-beam, 스퍼터링(Sputter), 도금 등으로 증착할 수 있다.
TSV 벽면을 따라 일정하게 증착되는게 관건이며, 증착 두께는 0.1~20um가 바람직하다. 전극물질은 W, WN, Ti, TiN, Ta, TaN, Al 중 어느 하나로 단독 및 다중막으로 형성가능하며 상기 다중막은 동일한 금속 또는 서로 다른 금속물질로도 가능하다.
다음으로 하부전극(20) 형성 기판위에 제1유전물질(30)을 적층시키는 단계는 하부전극(20)이 형성된 기판위에 화학증착법을 이용하여 제1유전물질(30)을 증착하는 것으로, 유전물질의 종류는 SiO2를 기본으로 고유전물질 증착한는 것이 바람직하다.
증착방법은 CVD, 전기로를 이용한 산화막, 또는 ALD(Atomic Layer Deposition) 어느 하나를 적용할 수 있다.
전극물질을 완전히 감싸게 증착되는게 관건이며 표면을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 기술등으로 평탄화 필요가 있다. 증착 두께는 0.5~3um가 바람직하며 전극물질 두께에 따라 조절가능하다.
다음으로 제1유전물질(30) 위에 전극물질을 적층시키는 제1상부전극(40) 형성단계로, 제1상부전극(40)은 제1유전물질(30)위에 증착하는 것으로 제1상부전극(40)은 하부전극(20) 크기에 맞춰 증착하는 것이 중요하다.
증착방법은 CVD, 전기로를 이용한 산화막, 또는 ALD(Atomic Layer Deposition), E-beam, 스퍼터링(Sputter), 도금 등으로 증착할 수 있다.
패터닝 방법은 photo 에칭 및 리프트 오프(lift-off) 방법 등을 이용하며 필요에 따라 표면을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 기술 등으로 평탄화시킬 수 있다. 증착 두께는 0.1~2um가 적당하다.
전극물질은 W, WN, Ti, TiN, Ta, TaN, Al 중 어느 하나로 단독 및 다중막으로 형성가능하며 상기 다중막은 동일한 금속 또는 서로 다른 금속물질로도 가능하다.
다음으로 상기 제1상부전극(40) 형성 기판위에 제2유전물질(50)을 적층시키는 단계로 제1상부전극(40)이 형성된 기판위에 화학증착법을 이용하여 제2유전물질(50)을 증착하는 것이다. 유전물질의 종류는 SiO2를 기본으로 고유전물질 증착하는 것으로
증착방법은 CVD, 전기로를 이용한 산화막, 또는 ALD(Atomic Layer Deposition)이 가능하다. 전극물질을 완전히 감싸게 증착되는게 관건이며 표면을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 등 으로 평탄화 필요가 있다. 증착 두께는 0.5~3um이며 전극물질 두께에 따라 조절가능하다.
다음으로 제2유전물질(50) 위에 하부전극(20)의 동일한 크기 및 위치에 전극물질을 적층시키는 제2상부전극(60) 형성단계는 제2유전물질(50)위에 증착하는 것으로, 제2상부전극(60)은 하부전극(20)과 동일한 크기 및 위치에 맞춰 증착하는 것이 중요하다.
증착방법은 CVD, 전기로를 이용한 산화막, 또는 ALD(Atomic Layer Deposition), E-beam, 스퍼터링(Sputter), 도금 등으로 증착할 수 있다.
패터닝 방법은 photo 에칭 및 리프트 오프(lift-off) 방법 등을 이용하며 필요에 따라 표면을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 기술 등으로 평탄화시킬 수 있다. 증착 두께는 0.1~2um가 적당하다.
전극물질은 W, WN, Ti, TiN, Ta, TaN, Al 중 어느 하나로 단독 및 다중막으로 형성가능하며 상기 다중막은 동일한 금속 또는 서로 다른 금속물질로도 가능하다.
다음으로 제2상부전극(60) 형성 기판위에 제3유전물질(70)을 적층시키는 단계는 제2상부전극(60)이 형성된 기판위에 화학증착법을 이용하여 제2유전물질(50)을 증착하는 것이다. 유전물질의 종류는 SiO2를 기본으로 고유전물질 증착하는 것으로
증착방법은 CVD, 전기로를 이용한 산화막, 또는 ALD(Atomic Layer Deposition)이 가능하다. 전극물질을 완전히 감싸게 증착되는게 관건이며 표면을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 등 으로 평탄화 필요가 있다. 증착 두께는 0.5~3um이며 전극물질 두께에 따라 조절가능하다.
다음으로 제3유전물질 위에 전극물질을 적층시키는 제3상부전극(80) 형성단계는제3유전물질위에 증착하는 것으로, 제3상부전극은 제1상부전극(40)과 동일한 크기 및 위치에 맞춰 증착하는 것이 중요하다.
증착방법은 CVD, 전기로를 이용한 산화막, 또는 ALD(Atomic Layer Deposition), E-beam, 스퍼터링(Sputter), 도금 등으로 증착할 수 있다.
패터닝 방법은 photo 에칭 및 lift-off 방법 등을 이용하며 필요에 따라 표면을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 기술 등으로 평탄화시킬 수 있다. 증착 두께는 0.1~2um가 적당하다.
전극물질은 W, WN, Ti, TiN, Ta, TaN, Al 중 어느 하나로 단독 및 다중막으로 형성가능하며 상기 다중막은 동일한 금속 또는 서로 다른 금속물질로도 가능하다.
다음으로 제3상부전극 형성 기판위에 보호막물질을 적층하는 보호막(90) 형성단계는 유전물질의 SiO2를 기본으로 고유전물질 증착하는 것으로 증착방법은 CVD, 전기로를 이용한 산화막, 또는 ALD(Atomic Layer Deposition)이 가능하다. 전극물질을 완전히 감싸게 증착되는게 관건이며 표면을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 등 으로 평탄화 필요가 있다. 증착 두께는 0.5~3um이며 전극물질 두께에 따라 조절가능하다.
도 5 및 6은 본 발명인 실리콘 커패시터의 제1범프(B-B'), 제2범프(C-C') 및이의 제조방법에 대한 설명도이다.
반도체 기판(10) 위에 적층된 구조물 일면에 하부전극(20) 및 제2상부전극(60)과의 전기적 연결을 위한 제1패드 형성단계는 도 5의 B-B'의 단면으로 설명가능하며, B-B'의 단면은 아래쪽전극(하부전극(20), 제2상부전극(60))에 전기적 연결을 위한 제1패드(솔더 범프 및 와이어 본딩용)에 해당되는것으로, 상기 제1패드 형성단계는 박막 형성 단계별로 패드 형성용 관통 전극 공정시 수율(저항 증가) 및 공정 난이도 증가 문제 발생으로 이 문제를 해결하기 위해 RIE 등 건식 일괄 에칭 공정으로 모든 박막을 에칭하는 것이 바람직하다.
에칭된 관통 전극에 도금용 시드(seed) 메탈을 증착한 후 메탈 도금한 후 제1범프(100) 형성 또는 메탈 도금한 후 와이어 본딩용 패드 형성하여도 가능하다.
다음으로 반도체 기판(10) 위에 적층된 구조물 이면의 제1상부전극(40) 및 제3상부전극과의 전기적 연결을 위한 제2패드 형성단계는 도 6의 C-C'의 단면으로 설명가능하다.
도 6의 왼쪽전극(하부전극(20), 제2상부전극(60))과 오른쪽전극(제1상부전극(40), 제3상부전극(80))에 전기적 연결을 위한 제2패드(솔더 범프 및 와이어 본딩용) 형성하는 것으로, 박막 형성 단계별로 패드 형성용 관통 전극 공정시 수율(저항 증가) 및 공정 난이도 증가 문제 발생으로 이 문제를 해결하기 위해 일괄 에칭 공정으로 모든 박막을 에칭할 수 있다. 에칭된 관통 전극에 도금용 시드(seed) 메탈을 증착한 후 메탈 도금한 후 제2범프(200) 형성 또는 메탈 도금한 후 와이어 본딩용 제2패드 형성하여 사용할 수 있다.
여기서 제2범프 중 왼쪽전극은 제1범프의 중앙 전극인 주전극a(21a)와 동일하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어서 명백할 것이다.
10 : 반도체 기판
11 : 트렌치
13 : 절연물 20 : 하부전극
21 : 주전극 21a : 주전극a
21b : 주전극b 23 : 부가전극
30 : 제1유전물질 40 : 제1상부전극
50 : 제2유전물질 60 : 제2상부전극
70 : 제3유전물질 80 : 제3상부전극
90 : 보호막 100 : 제1범프
200 : 제2범프
13 : 절연물 20 : 하부전극
21 : 주전극 21a : 주전극a
21b : 주전극b 23 : 부가전극
30 : 제1유전물질 40 : 제1상부전극
50 : 제2유전물질 60 : 제2상부전극
70 : 제3유전물질 80 : 제3상부전극
90 : 보호막 100 : 제1범프
200 : 제2범프
Claims (16)
- 반도체 기판에 천공을 형성시키는 트렌치 형성단계;
상기 천공구조의 반도체 기판에 절연물질을 적층하는 절연물 형성단계;
상기 절연물질이 적층된 천공구조의 전극물질로 주전극 및 부가전극으로 구분된 하부전극을 적층시키는 하부전극 형성단계;
상기 하부전극 형성 기판위에 제1유전물질을 적층시키는 단계;
상기 제1유전물질 위에 전극물질을 적층시키는 제1상부전극 형성단계;
상기 제1상부전극 형성 기판위에 제2유전물질을 적층시키는 단계;
상기 제2유전물질 위에 하부전극과 동일한 크기 및 위치에 전극물질을 적층시키는 제2상부전극 형성단계;
상기 제2상부전극 형성 기판위에 제3유전물질을 적층시키는 단계;
상기 제3유전물질 위에 전극물질을 적층시키는 제3상부전극 형성단계;
상기 제3상부전극 형성 기판위에 보호막물질을 적층하는 보호막 형성단계;
상기 반도체 기판위에 적층된 구조물 일면에 하부전극 및 제2상부전극과의 전기적 연결을 위한 제1패드 형성단계; 및
상기 반도체 기판위에 적층된 구조물 이면의 제1상부전극 및 제3상부전극과의 전기적 연결을 위한 제2패드 형성단계;
를 포함한 실리콘 커패시터 제조방법.
- 제1항에 있어서,
상기 제1패드 형성단계는 에칭에 의한 관통전극에 범프가 형성된 것으로
상기 관통전극은 3개로 구성된 것으로 양옆에 두개의 부가전극 및 중간의 제1주전극인 것에 특징이 있는 실리콘 커패시터 제조방법.
- 제1항에 있어서,
상기 제2패드 형성단계는 에칭에 의한 관통전극에 범프가 형성된 것으로
상기 관통전극은 1개로 제2주전극인 것에 특징이 있는 실리콘 커패시터 제조방법.
- 제1항에 있어서,
상기 트렌치 형성단계에서 천공은 에칭공정을 이용하는 것에 특징이 있는 실리콘 커패시터 제조방법.
- 제1항에 있어서,
상기 트렌치 형성단계에서 천공구조는 직경 1~20㎛, 깊이는 3~50㎛인 것에 특징이 있는 실리콘 커패시터 제조방법.
- 제1항에 있어서,
상기 적층방법은 화학적층방법으로 CVD, 전기로를 이용한 산화막, 또는 ALD(Atomic Layer Deposition) 어느 하나를 이용하는 것에 특징이 있는 실리콘 커패시터 제조방법.
- 제1항에 있어서,
상기 하부전극, 제1~3 상부전극은 W, Ti, TiN, Ta, TaN, Al, Au, Cu, Ni, Ru, Co, Mo 중 어느 하나로 구성된 단독, 동종의 다중막 또는 이종의 다중막 중 어느 하나인 것에 특징이 있는 실리콘 커패시터 제조방법.
- 제1항에 있어서,
각 단계별 전극물질, 유전물질 및 절연물질의 표면은 평탄화 단계가 추가되는 것에 특징이 있는 실리콘 커패시터 제조방법.
- 제1항에 있어서,
상기 반도체 기판은 실리콘이 포함된 것에 특징이 있는 실리콘 커패시터 제조방법.
- 천공이 있는 트렌치 구조의 반도체 기판;
상기 천공구조에 일정한 두께로 적층된 절연물;
상기 천공구조 절연물 위에 적층된 주전극 및 부가전극으로 구분된 하부전극;
상기 하부전극 형성 기판위에 적층된 제1유전물질;
상기 제1유전물질 위에 전극물질이 적층된 제1상부전극;
상기 제1상부전극 형성 기판위에 적층된 제2유전물질;
상기 제2유전물질 위에 하부전극과 동일한 크기 및 위치에 전극물질이 적층된 제2상부전극;
상기 제2상부전극 형성 기판위에 적층된 제3유전물질;
상기 제3유전물질 위에 전극물질이 적층된 제3상부전극;
상기 제3상부전극 형성 기판위에 보호막물질이 적층된 보호막;
상기 반도체 기판위에 적층된 구조물 일면에 하부전극 및 제2상부전극과의 전기적으로 연결된 제1범프 및
상기 반도체 기판위에 적층된 구조물 이면의 제1상부전극 및 제3상부전극과전기적으로 연결된 제2범프;
를 포함한 실리콘 커패시터.
- 제10항에 있어서,
상기 제1범프는 하부전극과 제2상부전극을 연결하는 3개의 관통전극으로 양옆에 두개의 부가전극 및 중간의 주전극의 기능을 하는 것에 특징이 있는 실리콘 커패시터.
- 제10항에 있어서,
상기 제2범프는 제1상부전극과 제3상부전극을 연결하는 관통전극으로 주전극의 기능을 하는 것에 특징이 있는 실리콘 커패시터.
- 제10항에 있어서,
상기 하부전극, 제1~3 상부전극은 W, Ti, TiN, Ta, TaN, Al, Au, Cu, Ni, Ru, Co, Mo 중 어느 하나로 구성된 단독, 동종의 다중막 또는 이종의 다중막 중 어느 하나인 것에 특징이 있는 실리콘 커패시터.
- 제10항에 있어서,
상기 전극물질, 유전물질 및 절연물질의 표면은 평탄화된 것에 특징이 있는 실리콘 커패시터 제조방법.
- 제10항에 있어서,
상기 트렌치 구조는 직경 1~20㎛, 깊이는 3~50㎛인 것에 특징이 있는 실리콘 커패시터.
- 제10항에 있어서,
상기 반도체 기판은 실리콘이 포함된 것에 특징이 있는 실리콘 커패시터.
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|---|---|---|---|
| KR1020210164730A KR102629890B1 (ko) | 2021-11-25 | 2021-11-25 | 정전용량 향상 및 조절 가능한 실리콘 커패시터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020210164730A KR102629890B1 (ko) | 2021-11-25 | 2021-11-25 | 정전용량 향상 및 조절 가능한 실리콘 커패시터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| KR1020210164730A KR102629890B1 (ko) | 2021-11-25 | 2021-11-25 | 정전용량 향상 및 조절 가능한 실리콘 커패시터 및 그 제조방법 |
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|---|---|
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-
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- 2021-11-25 KR KR1020210164730A patent/KR102629890B1/ko active IP Right Grant
Non-Patent Citations (2)
| Title |
|---|
| Catherine Bunel, Integrated Passive Devices Technology Breakthrough, Conference, 05/10/12, Albuquerque, New Mexico - High Temperature Electronics (HITEC) -IMAPS* * |
| Ye Lin et al., Through-substrate via (TSV) with embedded capacitor as an on-chip energy storage element, 2016 IEEE International 3D Systems Integration Conference (3DIC)* * |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102629890B1 (ko) | 2024-01-30 |
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