KR20230071986A - 뉴로모픽 장치 - Google Patents
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Abstract
본 발명은 뉴로모픽 장치 및 이의 구동 방법에 관한 것으로, 쓰기 구동 트랜지스터를 통해 비트라인에 연결된 제1 단자 및 소스라인에 연결된 제2 단자를 포함하는 전극, 전극 상에 배치된 자유층, 자유층 상에 배치된 터널 장벽층 및 터널 장벽층 상에 배치된 고정층을 각각 포함하고, 시냅스 가중치의 각 비트에 대응하며, 서로 다른 저항 값을 갖는 복수의 단위 가중치 소자, 및 복수의 읽기 구동 트랜지스터를 통해 비트라인에 각각 연결되고, 복수의 단위 가중치 소자 각각의 자유층과 고정층 사이에 제어 전압을 인가하는 복수의 제어 전극을 포함한다.
Description
본 발명은 뉴로모픽 장치에 관한 것으로, 보다 상세하게는 시냅스 가중치의 각 비트 별로 선택하여 데이터를 저장할 수 있고, 멀티 레벨의 데이터를 한번에 독출할 수 있는 뉴로모픽 장치에 관한 것이다.
최근 폰 노이만(Von Neumann) 아키텍처에 기반한 컴퓨터의 한계를 극복하기 위해 다양한 형태의 반도체 소자가 개발 중이다. 폰 노이만 방식은 빠른 CPU(Central processing unit)를 중심으로 컴퓨팅 동작이 이루어진다. 현재 CPU는 폰 노이만 방식의 핵심 소자로 이용되며, 통상 프로세서 또는 중앙 처리 장치로 불린다. 이러한 CPU는 빅데이터나 인공지능 시스템 등과 같이 많은 데이터를 처리할 때 메모리와 프로세서 사이에서 데이터가 이동하는 시간과 에너지가 많이 소모되어 전반적으로 시스템의 성능이 저하된다.
이에, GPU(Graphics processing unit)나 TPU(Tensor Processing Unit) 등과 같은 하드웨어 가속기를 이용하여 메모리와 프로세서 사이에서 데이터가 이동하는 시간을 감소시키는 방식이 개발되었다. GPU나 TPU 등은 CMOS 기반의 보조 프로세서로, 병렬 연산 처리에 특화되어 있다. 이러한 하드웨어 가속기는 메모리에 근접하게 배치되어 데이터가 이동하는 시간을 감소시킬 수 있으나, 궁극적으로 데이터 이동이 필요하므로 시스템의 성능 저하를 해결하는데 한계가 있다.
이를 극복하기 위해 두뇌를 모방한 두뇌 모방형 반도체 소자가 개발되고 있다. 두뇌 모방형 반도체 소자는 두뇌처럼 뉴런(neuron)과 시냅스(synapse)를 모방하는 디지털/아날로그 소자를 이용하여 컴퓨팅 동작을 수행하며, 비 폰 노이만 방식의 대표적인 컴퓨팅 방식이다. 두뇌 모방형 반도체 소자는 에너지 소비는 크게 감소시키면서 인지, 학습 및 의사 결정 등의 광범위한 기능을 처리할 수 있다. 현재 두뇌 모방형 반도체 소자로는 메모리 기능과 연산 작업을 수행하는 프로세서 기능을 합친 PIM(Processing in memory) 소자가 많이 이용되고 있다.
뉴런의 기본 기능은 임계치 이상의 자극을 받았을 경우 전기적 스파이크를 발생시켜 다른 세포에 정보를 전달하는 것이다. 이와 같이 발생한 전기 신호를 활동전위(action potential)라고 한다. 뉴런은 크게 신경 세포체(soma), 수상 돌기(dendrite) 및 축삭 돌기(axon)의 세 가지로 구분될 수 있다. 신경 세포체는 핵이 있는 세포 부분이고, 수상 돌기는 다른 세포로부터 신호를 전달받는 부분이며, 축삭 돌기는 다른 세포에 신호를 전달하는 부분이다. 돌기 사이에서 신호를 전달하는 부분을 시냅스라 한다.
시냅스는 가중치 값을 가지며, 뉴런과 뉴런의 연결 정도를 나타낸다. 가중치 값에 따라 신호가 더 증폭되거나 억제될 수 있다. 즉, 시냅스는 가중치로 정보를 저장하는 동시에 신호를 처리하는 역할을 수행한다. 시냅스의 가중치 값을 저장하기 위해서는 메모리가 필요하다.
최근에는 RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory), PCM(Phase Change Memory) 등의 차세대 메모리 소자를 크로스 포인트 어레이(cross-point array)로 구현해 시냅스의 가중치 값을 저장하는 방식이 개발되고 있다. 크로스 포인트 어레이는 복수의 입력단과 복수의 출력단으로 이루어져 있으며, 각각의 입력단과 출력단의 교차 지점에 단위 셀이 위치하는 구조를 갖는다. 크로스 포인트 어레이는 병렬 연산이 가능하고, 메모리의 면적이 적게 들며, 소비 전력이 매우 낮은 장점을 갖는다.
두뇌를 모방하기 위한 이상적인 시냅스는 아날로그한 가중치 변화를 보이고, 가중치의 변화가 선형적으로 이루어질 필요가 있다. 현재 디지털 소자는 0과 1을 이용하는 이진법으로 표현하기 때문에 0과 1 사이의 아날로그한 가중치를 표현하는데 한계가 있다. 따라서, 아날로그한 가중치 변화를 구현하기 위해서는 많은 레벨을 저장할 수 있는 멀티 레벨(multi-level) 특성을 갖는 소자 개발이 필요하다.
본 발명의 일 실시예는 시냅스 가중치의 각 비트 별로 선택하여 데이터를 저장할 수 있고, 멀티 레벨의 데이터를 한번에 독출할 수 있는 뉴로모픽 장치를 제공하고자 한다.
실시예들 중에서, 뉴로모픽 장치는 비트라인에 공통으로 연결되고, 소스라인에 각각 연결되며, 자화 방향이 고정된 고정층, 상기 자화 방향이 상기 고정층과 평행 또는 반평행으로 변하는 자유층 및 상기 고정층과 상기 자유층 사이에 배치된 터널 장벽층을 각각 포함하는 복수의 단위 가중치 소자; 및 복수의 비트 선택 신호에 따라 선택적으로 턴 온되어 상기 복수의 단위 가중치 소자 중 대응하는 단위 가중치 소자를 구동하는 복수의 구동 트랜지스터를 포함하고, 상기 복수의 단위 가중치 소자 각각은 시냅스 가중치의 각 비트에 대응하여 서로 다른 저항 값을 갖는다.
여기에서, 상기 복수의 단위 가중치 소자 각각은 2n배의 저항비를 갖는다.
여기에서, 상기 복수의 단위 가중치 소자 각각은 상기 저항 값에 따라 면적이 변한다.
여기에서, 상기 복수의 단위 가중치 소자 각각은 상기 저항 값에 따라 상기 터널 장벽층의 두께가 변한다.
여기에서, 상기 복수의 단위 가중치 소자 중 상기 저항 값이 가장 작은 단위 가중치 소자는 상기 시냅스 가중치의 최상위 비트에 대응하고, 상기 저항 값이 가장 큰 단위 가중치 소자는 상기 시냅스 가중치의 최하위 비트에 대응한다.
여기에서, 상기 복수의 구동 트랜지스터 각각은 상기 복수의 단위 가중치 소자 각각과 상기 소스라인 사이에 연결되고, 게이트 단자가 복수의 워드라인 각각에 연결된다.
여기에서, 상기 복수의 단위 가중치 소자 각각은 상기 비트 선택 신호에 따라 상기 복수의 구동 트랜지스터 중 대응하는 구동 트랜지스터가 턴 온된 상태로 상기 비트라인과 상기 소스라인 사이에 흐르는 쓰기 전류에 의해 상기 자유층의 자화 방향이 제어되어 상기 시냅스 가중치를 저장한다.
여기에서, 상기 시냅스 가중치는 상기 복수의 구동 트랜지스터가 턴 온되고, 상기 자유층과 상기 고정층 사이에 동일한 크기의 읽기 제어 전압이 인가된 상태로 상기 복수의 단위 가중치 소자 각각의 상기 자유층과 상기 고정층 사이에 흐르는 전류의 합으로 독출된다.
여기에서, 상기 복수의 단위 가중치 소자 각각은 상기 자유층에 스핀 궤도 토크를 인가하는 전극층을 더 포함하고, 상기 전극층은 일단이 상기 비트라인에 연결되고, 타단이 상기 소스라인에 연결된다.
여기에서, 상기 복수의 구동 트랜지스터 각각은 상기 비트라인과 상기 전극층의 일단 사이에 연결되고, 게이트 단자가 복수의 워드라인 각각과 연결된다.
상기 복수의 단위 가중치 소자 각각은 상기 비트 선택 신호에 따라 상기 복수의 구동 트랜지스터 중 대응하는 구동 트랜지스터가 턴 온된 상태로 상기 비트라인과 상기 소스라인 사이에 흐르는 쓰기 전류에 의해 상기 자유층의 자화 방향이 제어되어 상기 시냅스 가중치를 저장한다.
여기에서, 뉴로모픽 장치는 상기 비트라인과 상기 복수의 단위 가중치 소자 사이에 공통으로 연결되어 읽기 구동 신호에 따라 선택적으로 턴 온되는 공통 구동 트랜지스터를 더 포함한다.
여기에서, 상기 시냅스 가중치는 상기 공통 구동 트랜지스터가 턴 온된 상태로 상기 복수의 단위 가중치 소자 각각의 상기 자유층과 상기 고정층 사이에 흐르는 전류의 합으로 독출된다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 뉴로모픽 장치는 시냅스 가중치의 각 비트 별로 선택하여 데이터를 저장할 수 있고, 멀티 레벨의 데이터를 한번에 독출할 수 있다.
도 1은 본 발명의 일 실시예에 따른 뉴로모픽 장치를 도시한 도면이다.
도 2는 도 1에 도시된 제1 내지 제4 단위 가중치 소자의 저항을 다르게 설정하는 방법을 설명하기 위해 도시한 도면이다.
도 3a 및 도 3b는 도 1에 도시된 제1 내지 제4 단위 가중치 소자의 쓰기 동작을 설명하기 위해 도시한 도면이다.
도 4 및 도 5는 도 1에 도시된 제1 내지 제4 단위 가중치 소자의 읽기 동작을 설명하기 위해 도시한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 뉴로모픽 장치를 도시한 도면이다.
도 7은 도 6에 도시된 제1 내지 제4 단위 가중치 소자의 쓰기 동작을 설명하기 위해 도시한 도면이다.
도 8은 도 6에 도시된 제1 내지 제4 단위 가중치 소자의 읽기 동작을 설명하기 위해 도시한 도면이다.
도 2는 도 1에 도시된 제1 내지 제4 단위 가중치 소자의 저항을 다르게 설정하는 방법을 설명하기 위해 도시한 도면이다.
도 3a 및 도 3b는 도 1에 도시된 제1 내지 제4 단위 가중치 소자의 쓰기 동작을 설명하기 위해 도시한 도면이다.
도 4 및 도 5는 도 1에 도시된 제1 내지 제4 단위 가중치 소자의 읽기 동작을 설명하기 위해 도시한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 뉴로모픽 장치를 도시한 도면이다.
도 7은 도 6에 도시된 제1 내지 제4 단위 가중치 소자의 쓰기 동작을 설명하기 위해 도시한 도면이다.
도 8은 도 6에 도시된 제1 내지 제4 단위 가중치 소자의 읽기 동작을 설명하기 위해 도시한 도면이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 본 발명의 일 실시예에 따른 뉴로모픽 장치를 도시한 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 뉴로모픽 장치(100)는 비트라인(BL), 제1 내지 제4 워드라인(WL1~WL4), 소스라인(SL), 시냅스 가중치 소자(110) 및 제1 내지 제4 구동 트랜지스터(DT1~DT4)를 포함할 수 있다. 여기에서, 비트라인(BL)은 제1 내지 제4 워드라인(WL1~WL4) 각각과 서로 교차하여 배치되고, 소스라인(SL)은 비트라인(BL)과 평행하게 배치될 수 있다.
시냅스 가중치 소자(110)는 시냅스 가중치의 각 비트 별로 데이터를 저장할 수 있다. 시냅스 가중치 소자(110)는 제1 내지 제4 단위 가중치 소자(112a~112d)를 포함할 수 있다. 제1 내지 제4 단위 가중치 소자(112a~112d) 각각은 자기 터널 접합체(Magnetic Tunnel Junction Structure, MTJ)로서, 시냅스 가중치의 각 비트에 대응한다.
본 발명의 일 실시예는 시냅스 가중치가 4비트인 경우를 예를 들어 설명하나, 본 발명의 일 실시예는 이에 한정되지 않고, 시냅스 가중치가 n비트의 데이터인 경우 시냅스 가중치 소자(110)는 n개의 단위 가중치 소자를 포함할 수 있다.
제1 내지 제4 단위 가중치 소자(112a~112d) 각각은 비트라인(BL)에 공통으로 연결되고, 제1 내지 제4 구동 트랜지스터(DT1~DT4) 중 대응하는 구동 트랜지스터를 통해 소스라인(SL)에 연결된다. 제1 내지 제4 단위 가중치 소자(112a~112d) 각각은 자유층(1121), 터널 장벽층(1123), 고정층(1125) 및 캡핑층(1127)을 포함할 수 있다. 자유층(1121)은 전극(114) 상에 배치되고, 고정층(1125)의 자화 방향과 평행(parallel)하거나 반 평행(anti-parallel)하게 변한다. 자유층(1121)은 강자성체 물질, 예를 들어 Fe, Co, Ni, B, Si, Zr, Pt, Tb, Pd, Cu, W, Ta 및 Mn 중 어느 하나를 포함할 수 있다.
터널 장벽층(1123)은 자유층(1121) 상에 배치되고, 터널 장벽 역할을 수행할 수 있다. 터널 장벽층(1123)은 비 자성체 물질, 예를 들어 MgO, MgAlO, MgTiO, Al2O3, HfO2, TiO2, Y2O3 및 Yb2O3 중 적어도 어느 하나를 포함할 수 있다.
고정층(1125)은 터널 장벽층(1123) 상에 배치되고, 자화 방향이 일정 방향으로 고정된다. 고정층(1125)은 강자성체 물질, 예를 들어 Fe, Co, Ni, B, Si, Zr, Pt, Tb, Pd, Cu, W 및 Ta 중 어느 하나를 포함할 수 있다.
캡핑층(1127)은 고정층(1125) 상에 배치되고, 고정층(1125)이 산화되는 것을 방지하는 역할을 수행할 수 있다. 캡핑층(1127)은 산화막으로 형성될 수 있다. 여기에서, 캡핑층(1127)은 금속 물질을 포함할 수 있다. 예를 들어, 캡핑층(1127)은 Ta, Ru, W, Mo, Co, Fe, Ni, TiN, CoFe, FeNi, CoNi, CoFeB, CoFeBMo, CoFeBW 등을 포함할 수 있다.
본 발명의 일 실시예에 따른 제1 내지 제4 단위 가중치 소자(112a~112d) 각각은 서로 다른 저항 값을 갖는다. 제1 내지 제4 단위 가중치 소자(112a~112d) 각각은 2n배의 저항 비를 갖도록 저항 값이 설정될 수 있다. 예를 들어, 제1 내지 제4 단위 가중치 소자(112a~112d) 각각은 1(=20):2(=21):4(=22):8(=23)의 저항 비를 갖도록 설정될 수 있다. 제1 내지 제4 단위 가중치 소자(112a~112d) 각각의 저항 값을 다르게 설정하는 방법은 도 2를 참조하여 자세히 설명한다.
제1 내지 제4 단위 가중치 소자(112a~112d) 중 저항 값이 가장 작은 단위 가중치 소자는 시냅스 가중치의 최상위 비트에 대응하고, 저항 값이 가장 큰 단위 가중치 소자는 시냅스 가중치의 최하위 비트에 대응할 수 있다. 본 발명의 일 실시예에서는 제1 내지 제4 단위 가중치 소자(112a~112d) 중 제1 단위 가중치 소자(112a)가 시냅스 가중치의 최상위 비트에 대응하고, 제4 단위 가중치 소자(112d)가 시냅스 가중치의 최하위 비트에 대응하는 경우를 예를 들어 설명한다.
제1 내지 제4 구동 트랜지스터(DT1~DT4) 각각은 제1 내지 제4 단위 가중치 소자(112a~112d) 각각과 소스라인(SL) 사이에 연결되고, 게이트 단자가 제1 내지 제4 워드라인(WL1~WL4)에 각각 연결될 수 있다. 제1 내지 제4 구동 트랜지스터(DT1~DT4) 각각은 NMOS 트랜지스터로 형성될 수 있고, 제1 내지 제4 비트 선택 신호(BS1~BS4)에 따라 선택적으로 턴 온될 수 있다.
도 2는 도 1에 도시된 제1 내지 제4 단위 가중치 소자의 저항을 다르게 설정하는 방법을 설명하기 위해 도시한 도면이다.
도 2의 (a)를 참조하면, 제1 내지 제4 단위 가중치 소자(112a~112d) 각각의 단면이 원형인 경우 면적은 반지름의 제곱에 비례한다. 제1 내지 제4 단위 가중치 소자(112a~112d) 각각의 저항 값은 2배씩 변화되어야 하므로 면적도 2배씩 변화되어야 한다. 따라서, 반지름을 
의 배수로 변화시키면 면적이 2의 배수로 변화될 수 있다. 예를 들어, 제1 단위 가중치 소자(112a)의 반지름이 r이고, 면적이 S1일 때 제2 단위 가중치 소자(112b)의 반지름(r')을 
r로 변화시키면 면적(S2)이 S1보다 2배로 증가할 수 있다.
반면, 제1 내지 제4 단위 가중치 소자(112a~112d) 각각의 단면이 타원형인 경우 도 2의 (b)에 도시된 바와 같이, 면적은 장축(a)과 단축(b)의 곱에 비례한다. 따라서, 장축(a)과 단축(b)의 곱을 2배로 증가시키면 저항 값을 2배로 증가시킬 수 있다. 제1 내지 제4 단위 가중치 소자(112a~112d) 각각의 면적이 증가할수록 저항 값은 감소되므로, 제1 내지 제4 단위 가중치 소자(112a~112d) 중 저항 값이 가장 작은 자기 터널 접합체의 면적이 가장 크고, 저항 값이 가장 큰 자기 터널 접합체의 면적이 가장 작게 형성될 수 있다. 이러한 방법은 포토리쏘그래피 공정이 한번만 수행될 수 있는 장점이 있다.
한편, 제1 내지 제4 단위 가중치 소자(112a~112d) 각각의 면적을 변경하는 방법 이외에 터널 장벽층(1123)의 두께를 다르게 변경하여 저항 값을 변화시키는 방법이 있다. 통상 터널 장벽층(1123)의 두께가 증가되면 저항과 면적의 곱인 RA(resistance-area) 값이 기하 급수적으로 증가하고, 이와 반대로 터널 장벽층(1123)의 두께가 감소되면 RA 값이 기하 급수적으로 감소한다.
즉, 터널 장벽층(1123)의 두께와 RA 값은 일정한 관계를 갖기 때문에, 이러한 관계를 기반으로 제1 내지 제4 단위 가중치 소자(112a~112d) 각각의 저항 값을 2배씩 변화시킬 수 있다. 이와 같은 방법은 제1 내지 제4 단위 가중치 소자(112a~112d)의 면적을 동일하게 구현할 수 있는 장점이 있다.
도 3a 및 도 3b는 도 1에 도시된 제1 내지 제4 단위 가중치 소자의 쓰기 동작을 설명하기 위해 도시한 도면이다.
도 3a을 참조하면, 쓰기 동작 시 선택된 비트에 대응하는 제1 내지 제4 비트 선택 신호(BS1~BS4)를 하이 레벨로 인가하여 제1 내지 제4 구동 트랜지스터(DT1~DT4) 중 대응하는 구동 트랜지스터를 턴 온시킨다. 이때, 비트라인(BL)에는 쓰기 제어 전압(Vw)이 인가된다. 그러면, 해당 구동 트랜지스터를 통해 제1 내지 제4 단위 가중치 소자(112a~112d) 중 대응하는 단위 가중치 소자의 양단에 쓰기 전류(Iw)가 흐른다.
예를 들어, 제4 구동 트랜지스터(DT4)가 턴 온되면 제4 단위 가중치 소자(112d)의 양단에 쓰기 전류(Iw)가 흐른다. 이때, 제4 단위 가중치 소자(112d)의 자유층(1121)은 쓰기 전류(Iw)의 방향에 따라 고정층(1125)의 자화 방향과 평행(P) 또는 반평행(AP) 상태로 스위칭될 수 있다.
예를 들어, 제1 내지 제4 단위 가중치 소자(112a~112d)의 자유층(1121)의 자화 방향이 고정층(1125)의 자화 방향과 모두 반평행인 상태에서 비트라인(BL)에서 소스라인(SL) 방향으로 양(+)의 쓰기 전류(+Iw)가 흐르면 제4 단위 가중치 소자(112d)의 자유층(1121)이 고정층(1125)의 자화 방향과 평행(화살표 표시)하게 자화 반전된다.
제1 내지 제4 단위 가중치 소자(112a~112d) 각각은 자유층(1121)과 고정층(1125)의 자화 방향이 반평행(AP)일 때 고저항 상태이므로 전류가 가장 낮게 흐르고, 자유층(1121)과 고정층(1125)의 자화 방향이 평행(P)일 때 저저항 상태이므로 전류가 가장 높게 흐른다.
이에, 본 발명의 일 실시예에서는 제1 내지 제4 단위 가중치 소자(112a~112d) 각각이 반평행 상태일 때 0의 데이터를 저장하는 것으로 정의하고, 평행 상태일 때 1의 데이터를 저장하는 것으로 정의하여 설명한다. 따라서, 제4 단위 가중치 소자(112d)의 자유층(1121)이 고정층(1125)과 평행하게 자화 반전되면 시냅스 가중치는 '0001'로 저장될 수 있다.
이러한 방식으로 제1 내지 제4 구동 트랜지스터(DT1~DT4)를 통해 제1 내지 제4 단위 가중치 소자(112a~112d) 각각을 선택하여 시냅스 가중치를 저장할 수 있다. 따라서, 3b에 도시된 바와 같이, 4개의 구동 트랜지스터(DT1~DT4) 및 단위 가중치 소자(112a~112d)를 이용하여 '0000' 부터 '1111'까지 16개의 레벨로 시냅스 가중치를 저장할 수 있다.
도 4 및 도 5는 도 1에 도시된 제1 내지 제4 단위 가중치 소자의 읽기 동작을 설명하기 위해 도시한 도면이다.
도 4를 참조하면, 읽기 동작 시 제1 내지 제4 비트 선택 신호(BS1~BS4) 각각은 하이 레벨로 인가되고, 제1 내지 제4 구동 트랜지스터(DT1~DT4)는 모두 턴 온된다. 이에 따라, 제1 내지 제4 단위 가중치 소자(112a~112d)는 비트라인(BL)과 소스라인(SL) 사이에 병렬 연결된다. 이때, 비트라인(BL)에 읽기 제어 전압(Vr)이 인가되면 제1 내지 제4 단위 가중치 소자(112a~112d) 각각에 읽기 제어 전압(Vr)에 대응하는 전류가 흐른다.
여기에서, 제1 내지 제4 단위 가중치 소자(112a~112d)는 서로 다른 저항 값을 가지므로 제1 내지 제4 단위 가중치 소자(112a~112d) 양단에 동일한 크기의 읽기 제어 전압(Vr)을 인가하기 위해서는 다음과 같은 방법이 필요하다.
예를 들어, 제1 내지 제4 읽기 구동 트랜지스터(RT1~RT4)를 동일한 트랜지스터로 구현할 경우 게이트에 인가되는 제1 내지 제4 비트 선택 신호(SR1~SR4) 각각의 전압 레벨을 다르게 인가할 수 있다.
구체적으로, 제1 내지 제4 단위 가중치 소자(112a~112d)의 저항에 따라 제1 내지 제4 비트 선택 신호(BS1~BS4) 각각의 전압 레벨을 다르게 인가할 수 있다. 제1 내지 제4 구동 트랜지스터(DT1~DT4) 각각은 비트라인(BL)과 소스라인(SL) 사이에서 대응하는 제1 내지 제4 단위 가중치 소자(112a~112d)와 직렬 연결된 구조이므로, 제1 내지 제4 구동 트랜지스터(DT1~DT4) 각각의 드레인과 소스 단자 사이의 전압은 제1 내지 제4 단위 가중치 소자(112a~112d) 각각의 저항에 따라 분배될 수 있다.
제1 내지 제4 구동 트랜지스터(DT1~DT4) 각각은 게이트 단자에 인가되는 전압에 따라 비선형적으로 저항 값이 변하기 때문에, 제1 내지 제4 단위 가중치 소자(112a~112d) 각각의 저항이 클수록 대응하는 제1 내지 제4 구동 트랜지스터(DT1~DT4)의 게이트 단자에 인가되는 전압을 낮은 레벨로 인가하면 읽기 동작 시 제1 내지 제4 단위 가중치 소자(112a~112d)의 양단에 인가되는 전압을 동일하게 할 수 있다.
이러한 방법 외에 제1 내지 제4 구동 트랜지스터(DT1~DT4) 각각의 크기를 다르게 제조하여 제1 내지 제4 단위 가중치 소자(112a~112d)의 양단에 인가되는 전압을 동일하게 할 수 있다. MOSFET의 온(on) 저항은 면적이 커질수록 작아지므로, 제1 내지 제4 단위 가중치 소자(112a~112d)의 저항이 클수록 대응하는 제1 내지 제4 구동 트랜지스터(DT1~DT4)의 폭(width; W)과 길이(length; L) 간의 비율, 즉 W/L을 작게 제조하면 제1 내지 제4 단위 가중치 소자(112a~112d)의 양단에 인가되는 전압을 동일하게 할 수 있다.
이와 같이, 제1 내지 제4 단위 가중치 소자(112a~112d) 양단에 동일한 크기의 읽기 제어 전압(Vr)이 인가된 상태에서 제1 내지 제4 단위 가중치 소자(112a~112d)에 흐르는 전류를 측정한다.
만약, 전류가 아닌 저항이나 전압을 측정할 경우 시냅스 가중치는 등간격으로 판독되기 어렵다. 즉, 제1 내지 제4 단위 가중치 소자(112a~112d) 각각의 저항을 Ra, Rb, Rc 및 Rd라고 하면, 전체 저항의 합(Rtot)은 아래의 [수학식 1]과 같다.
이에 반해, 제1 내지 제4 단위 가중치 소자(112a~112d) 각각에 흐르는 전류는 컨덕턴스, 즉 1/R에 비례하므로, 제1 내지 제4 단위 가중치 소자(112a~112d) 각각에 흐르는 전류의 합(Itot)은 아래의 [수학식 2]와 같다.
이때, 제1 내지 제4 단위 가중치 소자(112a~112d) 각각의 TMR(Tunnel magnetoresistance)은 아래의 [수학식 3]과 같다.
여기에서, RAP는 자화 방향이 반평행 상태일 때의 저항 값이고, Rp는 자화 방향이 평행 상태일 때의 저항 값이다. 따라서, 자화 방향이 반평행 상태일 때의 저항 값은 아래의 [수학식 4]와 같다.
본 발명의 일 실시예에 따른 제1 내지 제4 단위 가중치 소자(112a~112d) 각각은 서로 다른 저항 값을 가지므로, 자화 방향에 따른 제1 내지 제4 단위 가중치 소자(112a~112d) 각각에 흐르는 전류는 아래의 [표 1]과 같다.
여기에서, 시냅스 가중치를 n비트로 확장할 경우, 즉 단위 가중치 소자를 n개로 구성할 경우 n개의 단위 가중치 소자 각각에 흐르는 전류는 아래의 [표 2]와 같다.
따라서, 제1 내지 제4 단위 가중치 소자(112a~112d) 각각에 흐르는 전류의 합은 자화 방향에 따라 도 5와 같이 나타낼 수 있다. 즉, 제1 내지 제4 단위 가중치 소자(112a~112d) 각각에 흐르는 전류의 합은 아래의 [수학식 5]와 같이 정의할 수 있다.
여기에서, x는 2진수를 10진수로 변환한 값이다. 예를 들어, 시냅스 가중치가 '0010'일 경우 10진수로 3이므로, x는 3에 해당한다. 이를 n비트로 확장하면 n개의 단위 가중치 소자 각각에 흐르는 전류의 합은 아래의 [수학식 6]과 같다.
따라서, 제1 내지 제4 단위 가중치 소자(112a~112d) 각각에 흐르는 전류의 합으로 시냅스 가중치를 판독하면 등간격으로 판독될 수 있다. 그리고, 시냅스 가중치를 0부터 2n-1까지의 2n개의 레벨로 표현할 수 있고, 제1 내지 제4 단위 가중치 소자(112a~112d)에 저장된 시냅스 가중치를 한번에 독출할 수 있기 때문에 각 비트 별 데이터를 순차적으로 독출하여 하나의 워드(word)로 합치기 위한 시프트 레지스트 등의 복잡한 회로가 불필요하고, 고속으로 읽기 동작을 수행할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 뉴로모픽 장치(100)는 1T-1MTJ를 단위 셀로 하는 STT-MRAM 구조를 확장하여 시냅스 가중치의 각 비트 별로 쓰기 동작을 수행하고, 한번의 읽기 동작으로 시냅스 가중치를 독출할 수 있다.
이하에서는 SOT-MRAM 구조를 이용하여 STT-MRAM 구조와 같이 시냅스 가중치의 각 비트 별로 쓰기 동작을 수행하고, 한번의 읽기 동작으로 시냅스 가중치를 독출할 수 있는 본 발명의 다른 실시예를 설명한다.
도 6은 본 발명의 다른 실시예에 따른 뉴로모픽 장치를 도시한 도면이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 뉴로모픽 장치(200)는 비트라인(BL), 제1 내지 제4 워드라인(WL1~WL4), 소스라인(SL), 시냅스 가중치 소자(210), 제1 내지 제4 구동 트랜지스터(DT11~DT14) 및 공통 구동 트랜지스터(CDT)를 포함할 수 있다. 여기에서, 비트라인(BL)은 제1 내지 제4 워드라인(WL1~WL4) 각각과 서로 교차하여 배치되고, 소스라인(SL)은 비트라인(BL)과 평행하게 배치될 수 있다.
시냅스 가중치 소자(210)는 시냅스 가중치의 각 비트 별로 데이터를 저장할 수 있다. 시냅스 가중치 소자(210)는 제1 내지 제4 단위 가중치 소자(212a~212d) 및 제1 내지 제4 전극층(214a~214d)을 포함할 수 있다. 제1 내지 제4 단위 가중치 소자(212a~212d) 각각은 자기 터널 접합체(Magnetic Tunnel Junction Structure, MTJ)로서, 시냅스 가중치의 각 비트에 대응한다.
제1 내지 제4 단위 가중치 소자(212a~212d) 각각은 제1 내지 제3 전극 단자(T1~T3)를 포함한다. 제1 전극 단자(T1)는 공통 구동 트랜지스터(CDT)를 통해 비트라인(BL)에 공통으로 연결되고, 제2 전극 단자(T2)는 소스라인(SL)에 공통으로 연결된다. 제3 전극 단자(T3)는 제1 내지 제4 구동 트랜지스터(DT1~DT4) 각각을 통해 비트라인(BL)에 연결된다.
제1 내지 제4 단위 가중치 소자(212a~212d) 각각은 제1 내지 제4 전극층(214a~214d) 상에 배치되고, 자유층(2121), 터널 장벽층(2123), 고정층(2125) 및 캡핑층(1127)을 포함할 수 있다. 여기에서, 자유층(2121)은 고정층(2125)의 자화 방향과 평행(parallel)하거나 반 평행(anti-parallel)하게 변한다. 자유층(2121)은 강자성체 물질, 예를 들어 Fe, Co, Ni, B, Si, Zr, Pt, Tb, Pd, Cu, W, Ta 및 Mn 중 어느 하나를 포함할 수 있다.
터널 장벽층(2123)은 자유층(2121) 상에 배치되고, 터널 장벽 역할을 수행할 수 있다. 터널 장벽층(2123)은 비 자성체 물질, 예를 들어 MgO, MgAlO, MgTiO, Al2O3, HfO2, TiO2, Y2O3 및 Yb2O3 중 적어도 어느 하나를 포함할 수 있다.
고정층(2125)은 터널 장벽층(2123) 상에 배치되고, 자화 방향이 일정 방향으로 고정된다. 고정층(2125)은 강자성체 물질, 예를 들어 Fe, Co, Ni, B, Si, Zr, Pt, Tb, Pd, Cu, W 및 Ta 중 어느 하나를 포함할 수 있다.
캡핑층(2127)은 고정층(2125) 상에 배치되고, 고정층(2125)이 산화되는 것을 방지하는 역할을 수행할 수 있다. 캡핑층(2127)은 산화막으로 형성될 수 있다. 여기에서, 캡핑층(2127)은 금속 물질을 포함할 수 있다. 예를 들어, 캡핑층(2127)은 Ta, Ru, W, Mo, Co, Fe, Ni, TiN, CoFe, FeNi, CoNi, CoFeB, CoFeBMo, CoFeBW 등을 포함할 수 있다.
본 발명의 다른 실시예에 따른 제1 내지 제4 단위 가중치 소자(212a~212d) 각각은 본 발명의 일 실시예와 같이 서로 다른 저항 값을 갖는다. 제1 내지 제4 단위 가중치 소자(212a~212d) 각각은 2n배의 저항 비를 갖도록 저항 값이 설정될 수 있다. 예를 들어, 제1 내지 제4 단위 가중치 소자(212a~212d) 각각은 1(=20):2(=21):4(=22):8(=23)의 저항 비를 갖도록 설정될 수 있다.
제1 내지 제4 전극층(214a~214d) 각각은 일단이 제2 전극 단자(T2)에 연결되고, 타단이 제3 전극 단자(T3)에 연결된다. 제1 내지 제4 전극층(214a~214d) 각각은 제2 전극 단자(T2)와 제3 전극 단자(T3) 사이에 흐르는 쓰기 전류(Iw)에 의해 대응하는 자유층(2121)의 자화 방향을 제어하는 스핀 분극 전류를 생성할 수 있다. 제1 내지 제4 전극층(214a~214d) 내에 흐르는 스핀 분극 전류에 의해 대응하는 자유층(2121)에 스핀 궤도 토크(spin-orbit torque; SOT)가 인가되고, 자유층(2121)의 자화 방향이 변화될 수 있다.
제1 내지 제4 구동 트랜지스터(DT11~DT14) 각각은 제1 내지 제4 단위 가중치 소자(212a~212d) 각각의 제2 전극 단자(T2)와 비트라인(BL) 사이에 연결되고, 게이트 단자가 제1 내지 제4 워드라인(WL1~WL4)에 각각 연결될 수 있다. 제1 내지 제4 구동 트랜지스터(DT11~DT14) 각각은 NMOS 트랜지스터로 형성될 수 있고, 제1 내지 제4 비트 선택 신호(BS11~BS14)에 따라 선택적으로 턴 온될 수 있다.
공통 구동 트랜지스터(CDT)는 제1 내지 제4 단위 가중치 소자(212a~212d) 각각의 제1 전극 단자(T1)와 비트라인(BL) 사이에 연결되고, 게이트 단자가 제5 워드라인(WL5)에 연결될 수 있다. 여기에서, 공통 구동 트랜지스터(CDT)는 NMOS 트랜지스터로 형성될 수 있고, 읽기 구동 신호(RS)에 따라 선택적으로 턴 온될 수 있다.
도 7은 도 6에 도시된 제1 내지 제4 단위 가중치 소자의 쓰기 동작을 설명하기 위해 도시한 도면이다.
도 7을 참조하면, 쓰기 동작 시 선택된 비트에 대응하는 제1 내지 제4 비트 선택 신호(BS1~BS4)를 하이 레벨로 인가하여 제1 내지 제4 구동 트랜지스터(DT11~DT14) 중 대응하는 구동 트랜지스터를 턴 온시킨다. 이때, 공통 구동 트랜지스터(CDT)는 턴 오프 상태를 유지한다.
그 다음, 비트라인(BL)에 쓰기 제어 전압(Vw)이 인가되면 해당 구동 트랜지스터를 통해 제1 내지 제4 단위 가중치 소자(212a~212d) 중 대응하는 단위 가중치 소자의 제2 전극 단자(T2)와 제3 전극 단자(T3) 사이에 쓰기 제어 전압(Vw)에 대응하는 쓰기 전류(Iw)가 흐른다.
예를 들어, 제4 구동 트랜지스터(DT14)가 턴 온되면 제4 전극층(214d)의 제2 전극 단자(T2)와 제3 전극 단자(T3) 사이에 쓰기 전류(Iw)가 흐른다. 이때, 제4 단위 가중치 소자(212d)의 자유층(2121)은 쓰기 전류(Iw)의 방향에 따라 고정층(2125)의 자화 방향과 평행(P) 또는 반평행(AP) 상태로 스위칭될 수 있다.
즉, 제1 내지 제4 단위 가중치 소자(212a~212d)의 자유층(2121)의 자화 방향이 고정층(2125)의 자화 방향과 모두 반평행인 상태에서 제2 전극 단자(T2)에서 제3 전극 단자(T3)의 방향으로 양(+)의 쓰기 전류(+Iw)가 흐르면 제4 전극층(214d) 내에 양(+)의 z축 방향으로 스핀 궤도 토크가 발생하고, 스핀 궤도 토크에 의해 제4 단위 가중치 소자(212d)의 자유층(2121)이 고정층(1125)의 자화 방향과 평행(화살표 표시)하게 자화 반전된다. 따라서, 시냅스 가중치는 '0001'로 저장될 수 있다.
이러한 방식으로 제1 내지 제4 구동 트랜지스터(DT11~DT14)를 통해 제1 내지 제4 단위 가중치 소자(212a~212d) 각각을 선택하여 시냅스 가중치를 저장할 수 있다. 따라서, '0000' 부터 '1111'까지 16개의 레벨로 시냅스 가중치를 저장할 수 있다.
도 8은 도 6에 도시된 제1 내지 제4 단위 가중치 소자의 읽기 동작을 설명하기 위해 도시한 도면이다.
도 8을 참조하면, 읽기 동작 시 읽기 구동 신호(RS)가 하이 레벨로 인가되면 공통 구동 트랜지스터(CDT)가 턴 온된다. 이때, 제1 내지 제4 구동 트랜지스터(DT11~DT14)는 턴 오프 상태를 유지한다. 이에 따라, 제1 내지 제4 단위 가중치 소자(212a~212d)는 비트라인(BL)과 소스라인(SL) 사이에 병렬 연결된다.
이때, 비트라인(BL)에 읽기 제어 전압(Vr)이 인가되면 제1 내지 제4 단위 가중치 소자(212a~212d) 각각에 읽기 제어 전압(Vr)에 대응하는 전류가 흐른다. 본 발명의 다른 실시예는 하나의 공통 구동 트랜지스터(CDT)를 이용하여 제1 내지 제4 단위 가중치 소자(212a~212d)에 읽기 제어 전압(Vr)을 인가하므로 본 발명의 일 실시예와 달리 제1 내지 제4 단위 가중치 소자(212a~212d) 양단에 동일한 크기의 읽기 제어 전압(Vr)이 인가된다. 따라서, 본 발명의 일 실시예와 같이 동일한 크기의 읽기 제어 전압(Vr)을 인가하기 위한 별도의 제어나 설계 변경이 필요 없다.
제1 내지 제4 단위 가중치 소자(212a~212d) 각각에 흐르는 전류의 합은 상기한 [수학식 5]와 같고, 제1 내지 제4 단위 가중치 소자(212a~212d) 각각에 흐르는 전류의 합으로 시냅스 가중치를 판독할 수 있다.
즉, 본 발명의 다른 실시예에 따른 뉴로모픽 장치(200)는 SOT-MRAM 구조를 기반으로 시냅스 가중치를 0부터 2n-1까지의 2n개의 레벨로 표현할 수 있고, 제1 내지 제4 단위 가중치 소자(212a~212d)에 저장된 시냅스 가중치를 한번에 독출할 수 있기 때문에 고속으로 읽기 동작을 수행할 수 있다.
100, 200: 뉴로모픽 장치
110, 210: 시냅스 가중치 소자
110, 210: 시냅스 가중치 소자
Claims (13)
- 비트라인에 공통으로 연결되고, 소스라인에 각각 연결되며, 자화 방향이 고정된 고정층, 상기 자화 방향이 상기 고정층과 평행 또는 반평행으로 변하는 자유층 및 상기 고정층과 상기 자유층 사이에 배치된 터널 장벽층을 각각 포함하는 복수의 단위 가중치 소자; 및
복수의 비트 선택 신호에 따라 선택적으로 턴 온되어 상기 복수의 단위 가중치 소자 중 대응하는 단위 가중치 소자를 구동하는 복수의 구동 트랜지스터를 포함하고,
상기 복수의 단위 가중치 소자 각각은 시냅스 가중치의 각 비트에 대응하여 서로 다른 저항 값을 갖는 뉴로모픽 장치. - 제1항에 있어서, 상기 복수의 단위 가중치 소자 각각은
2n배의 저항비를 갖는 뉴로모픽 장치. - 제2항에 있어서, 상기 복수의 단위 가중치 소자 각각은
상기 저항 값에 따라 면적이 변하는 뉴로모픽 장치. - 제2항에 있어서, 상기 복수의 단위 가중치 소자 각각은
상기 저항 값에 따라 상기 터널 장벽층의 두께가 변하는 뉴로모픽 장치. - 제1항에 있어서,
상기 복수의 단위 가중치 소자 중 상기 저항 값이 가장 작은 단위 가중치 소자는 상기 시냅스 가중치의 최상위 비트에 대응하고, 상기 저항 값이 가장 큰 단위 가중치 소자는 상기 시냅스 가중치의 최하위 비트에 대응하는 뉴로모픽 장치. - 제1항에 있어서, 상기 복수의 구동 트랜지스터 각각은
상기 복수의 단위 가중치 소자 각각과 상기 소스라인 사이에 연결되고, 게이트 단자가 복수의 워드라인 각각에 연결된 뉴로모픽 장치. - 제6항에 있어서, 상기 복수의 단위 가중치 소자 각각은
상기 비트 선택 신호에 따라 상기 복수의 구동 트랜지스터 중 대응하는 구동 트랜지스터가 턴 온된 상태로 상기 비트라인과 상기 소스라인 사이에 흐르는 쓰기 전류에 의해 상기 자유층의 자화 방향이 제어되어 상기 시냅스 가중치를 저장하는 뉴로모픽 장치. - 제6항에 있어서, 상기 시냅스 가중치는
상기 복수의 구동 트랜지스터가 턴 온되고, 상기 자유층과 상기 고정층 사이에 동일한 크기의 읽기 제어 전압이 인가된 상태로 상기 복수의 단위 가중치 소자 각각의 상기 자유층과 상기 고정층 사이에 흐르는 전류의 합으로 독출되는 뉴로모픽 장치. - 제1항에 있어서, 상기 복수의 단위 가중치 소자 각각은
상기 자유층에 스핀 궤도 토크를 인가하는 전극층을 더 포함하고,
상기 전극층은 일단이 상기 비트라인에 연결되고, 타단이 상기 소스라인에 연결된 뉴모모픽 장치. - 제9항에 있어서, 상기 복수의 구동 트랜지스터 각각은
상기 비트라인과 상기 전극층의 일단 사이에 연결되고, 게이트 단자가 복수의 워드라인 각각과 연결된 뉴로모픽 장치. - 제10항에 있어서, 상기 복수의 단위 가중치 소자 각각은
상기 비트 선택 신호에 따라 상기 복수의 구동 트랜지스터 중 대응하는 구동 트랜지스터가 턴 온된 상태로 상기 비트라인과 상기 소스라인 사이에 흐르는 쓰기 전류에 의해 상기 자유층의 자화 방향이 제어되어 상기 시냅스 가중치를 저장하는 뉴로모픽 장치. - 제10항에 있어서,
상기 비트라인과 상기 복수의 단위 가중치 소자 사이에 공통으로 연결되어 읽기 구동 신호에 따라 선택적으로 턴 온되는 공통 구동 트랜지스터를 더 포함하는 뉴로모픽 장치. - 제12항에 있어서, 상기 시냅스 가중치는
상기 공통 구동 트랜지스터가 턴 온된 상태로 상기 복수의 단위 가중치 소자 각각의 상기 자유층과 상기 고정층 사이에 흐르는 전류의 합으로 독출되는 뉴로모픽 장치.
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