KR20230065347A - 단일의 웨이퍼 상에 통합되는 3 컬러 광원들 - Google Patents

단일의 웨이퍼 상에 통합되는 3 컬러 광원들 Download PDF

Info

Publication number
KR20230065347A
KR20230065347A KR1020237012601A KR20237012601A KR20230065347A KR 20230065347 A KR20230065347 A KR 20230065347A KR 1020237012601 A KR1020237012601 A KR 1020237012601A KR 20237012601 A KR20237012601 A KR 20237012601A KR 20230065347 A KR20230065347 A KR 20230065347A
Authority
KR
South Korea
Prior art keywords
light source
light sources
semiconductor layer
wavelength
light
Prior art date
Application number
KR1020237012601A
Other languages
English (en)
Inventor
마이클 추드직
에롤 안토니오 씨. 산체스
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20230065347A publication Critical patent/KR20230065347A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)
  • Semiconductor Lasers (AREA)

Abstract

예시적인 디바이스들은 기판, 기판 상에 형성된 유전체 층, 제1 파장에 의해 특성화되는 제1 광을 방출하도록 구성되는 제1 광원, 제1 파장과는 상이한 제2 파장에 의해 특성화되는 제2 광을 방출하도록 구성되는 제2 광원, 및 제1 파장 및 제2 파장과는 상이한 제3 파장에 의해 특성화되는 제3 광을 방출하도록 구성되는 제3 광원을 포함할 수 있다. 제1 광원은 기판의 제1 영역 상에 기본적으로 형성될 수 있고 유전체 층의 제1 개구 내에 배열될 수 있다. 제2 광원은 기판의 제2 영역 상에 기본적으로 형성될 수 있고 유전체 층의 제2 개구 내에 배열될 수 있다. 제3 광원은 기판의 제3 영역 상에 기본적으로 형성될 수 있고 유전체 층의 제3 개구 내에 배열될 수 있다.

Description

단일의 웨이퍼 상에 통합되는 3 컬러 광원들
[0001] 본 출원은 2020년 9월 15일자로 출원된 발명의 명칭이 "THREE COLOR LIGHT SOURCES INTEGRATED ON A SINGLE WAFER"인 미국 정규 출원 번호 제17/021,391호의 이익 및 우선권을 주장하는데, 상기 정규 출원은 이로써 그 전체가 인용에 의해 본원에 통합된다.
[0002] 본 기술은 동일한 기판 상에 세 개의 상이한 방출 파장들을 갖는 광원들을 형성하는 방법들에 관한 것이다. 보다 구체적으로, 본 기술은 원하는 방출 파장들을 달성하기 위해 다양한 광원들의 속성들을 맞추는 방법들에 관한 것이다.
[0003] 다양한 디스플레이 기술들은 풀 컬러 디스플레이들을 제공하기 위해 상이한 방출 파장들, 예컨대 레드, 그린 및 블루를 갖는 광원들을 사용한다. 예를 들면, 발광 다이오드(light emitting diode; LED들)들은 텔레비전의 디스플레이 패널 상에 배열될 수 있다. LED들은 약 10 ㎛ 이하인 최대 선형 치수를 갖는 마이크로 LED들일 수 있다. 동일한 기판 상에 상이한 방출 파장들을 갖는 LED들을 제공하는 것은 어렵고, 비용이 많이 들고, 시간 소모적이며, 대개 LED들은 허용 가능한 속성들에 의해 특성화되지 않는다.
[0004] 따라서, 동일한 기판 상에 상이한 방출 파장들을 갖는 고품질 LED들을 생성하기 위해 사용될 수 있는 개선된 방법들에 대한 필요성이 존재한다. 이들 및 다른 필요성들은 본 기술에 의해 해결된다.
[0005] 예시적인 디바이스들은 기판, 기판 상에 형성된 유전체 층, 제1 파장에 의해 특성화되는 제1 광을 방출하도록 구성되는 제1 광원, 제1 파장과는 상이한 제2 파장에 의해 특성화되는 제2 광을 방출하도록 구성되는 제2 광원, 및 제1 파장 및 제2 파장과는 상이한 제3 파장에 의해 특성화되는 제3 광을 방출하도록 구성되는 제3 광원을 포함할 수 있다. 제1 광원은 기판의 제1 영역 상에 기본적으로(natively) 형성될 수 있고 유전체 층의 제1 개구 내에 배열될 수 있다. 제2 광원은 기판의 제2 영역 상에 기본적으로 형성될 수 있고 유전체 층의 제2 개구 내에 배열될 수 있다. 제3 광원은 기판의 제3 영역 상에 기본적으로 형성될 수 있고 유전체 층의 제3 개구 내에 배열될 수 있다.
[0006] 일부 실시예들에서, 제1 광원은 반극성(semi-polar) 및/또는 비극성(non-polar)인 극성을 갖는 방출 표면을 포함할 수 있다. 제1 광원은 제1 완화도(degree of relaxation)를 갖는 제1 활성 영역을 포함할 수 있고, 제2 광원은 제2 완화도를 갖는 제2 활성 영역을 포함할 수 있고, 제1 완화도는 제2 완화도와는 상이할 수 있다.
[0007] 제1 광원은 제1 백분율의 In을 갖는 제1 활성 영역을 포함할 수 있고, 제2 광원은 제2 백분율의 In을 갖는 제2 활성 영역을 포함할 수 있고, In의 제1 백분율은 In의 제2 백분율과는 상이하다. 제1 광원은 제1 형상을 가질 수 있고, 제2 광원은 제2 형상을 가질 수 있으며, 제1 형상은 제2 형상과는 상이할 수 있다.
[0008] 상기 제1 광원은 GaN 및/또는 InGaN을 포함하는 제1 반도체 층을 포함할 수 있다. 제1 광원은 제1 반도체 층 상에 형성되는 제1 다공성 반도체 층 및 제1 다공성 반도체 층 상에 형성되는 제1 완화된 반도체 층(relaxed semiconductor layer)을 또한 포함할 수 있고, 제1 다공성 반도체 층은 제1 공극률을 갖는 GaN을 포함할 수 있으며, 제1 완화된 반도체 층은 제1 완화도를 갖는 InGaN을 포함할 수 있다.
[0009] 제2 광원은 GaN 및/또는 InGaN을 포함하는 제2 반도체 층을 포함할 수 있고, 제2 광원은 제2 반도체 층 상에 형성되는 제2 다공성 반도체 층 및 제2 다공성 반도체 층 상에 형성되는 제2 완화된 반도체 층을 또한 포함할 수 있고, 제2 다공성 반도체 층은 제2 공극률을 갖는 GaN을 포함할 수 있고, 제2 완화된 반도체 층은 제2 완화도를 갖는 InGaN을 포함할 수 있다. 제1 공극률은 제2 공극률과는 상이할 수 있고, 제1 완화도는 제2 완화도와는 상이할 수 있다.
[0010] 제1 광원의 제1 완화된 반도체 층 내의 InGaN은 제1 백분율의 In을 가질 수 있고, 제2 광원의 제2 완화된 반도체 층 내의 InGaN은 제2 백분율의 In을 가질 수 있으며, In의 제1 백분율은 In의 제2 백분율과는 상이할 수 있다. 제1 광원은 제1 임계 치수에 의해 특성화될 수 있고, 제2 광원은 제2 임계 치수에 의해 특성화될 수 있으며, 제1 임계 치수는 제2 임계 치수와는 상이할 수 있다.
[0011] 본 기술의 일부 실시예들은 제1 파장에 의해 특성화되는 제1 광을 방출하도록 구성되는 복수의 제1 광원들, 제2 파장에 의해 특성화되는 제2 광을 방출하도록 구성되는 복수의 제2 광원들, 및 제3 파장에 의해 특성화되는 제3 광을 방출하도록 구성되는 복수의 제3 광원들을 구비하는 디바이스들을 포괄할 수 있다. 복수의 제1 광원들 중 각각의 제1 광원은 기판의 제1 영역 상에 기본적으로 형성될 수 있다. 제1 파장은 제2 파장 및 제3 파장과는 상이할 수 있고, 제2 파장은 제3 파장과는 상이할 수 있다. 복수의 제2 광원들 중 각각의 제2 광원은 기판의 제2 영역 상에 기본적으로 형성될 수 있고, 복수의 제3 광원들 중 각각의 제3 광원은 기판의 제3 영역 상에 기본적으로 형성될 수 있다.
[0012] 일부 실시예들에서, 복수의 제1 광원들은 복수의 제1 광원들 중 인접한 제1 광원들 사이에 제1 거리를 갖도록 이격될 수 있고, 복수의 제2 광원들은 복수의 제2 광원들 중 인접한 제2 광원들 사이에 제2 거리를 갖도록 이격될 수 있으며, 제1 거리는 제2 거리와는 상이할 수 있다. 복수의 제1 광원들 중 각각의 제1 광원은 제1 임계 치수에 의해 특성화될 수 있고, 복수의 제2 광원들 중 각각의 제2 광원은 제2 임계 치수에 의해 특성화될 수 있으며, 제1 임계 치수는 제2 임계 치수와는 상이할 수 있다.
[0013] 복수의 제1 광원들은 복수의 제1 광원들 중 인접한 제1 광원들 사이에 제1 거리를 갖도록 이격될 수 있고, 복수의 제2 광원들은 복수의 제2 광원들 중 인접한 제2 광원들 사이에 제2 거리를 갖도록 이격될 수 있으며, 제1 거리는 제2 거리보다 더 클 수 있고, 제1 임계 치수는 제2 임계 치수보다 더 작을 수 있다. 제1 개수의 제1 광원들이 기판의 제1 영역 상에 형성될 수 있고, 제2 개수의 제2 광원들이 기판의 제2 영역 상에 형성될 수 있으며, 제1 광원들의 제1 개수는 제2 광원들의 제2 개수보다 더 적을 수 있고, 제1 임계 치수는 제2 임계 치수보다 더 작을 수 있다.
[0014] 기판의 제1 영역은 기판의 복수의 제1 부분들을 포함할 수 있고, 기판의 제2 영역은 기판의 복수의 제2 부분들을 포함할 수 있으며, 기판의 제3 영역은 기판의 복수의 제3 부분들을 포함할 수 있다. 기판의 제1 부분들의 개수는 기판의 제2 부분들의 개수보다 더 많을 수 있다. 복수의 제1 광원들 중 각각의 제1 광원은 제1 임계 치수에 의해 특성화될 수 있고, 복수의 제2 광원들 중 각각의 제2 광원은 제2 임계 치수에 의해 특성화될 수 있으며, 제1 임계 치수는 제2 임계 치수보다 더 작을 수 있다.
[0015] 본 기술의 일부 실시예들은 제1 파장에 의해 특성화되는 제1 광을 방출하도록 구성되는 제1 광원, 제2 파장에 의해 특성화되는 제2 광을 방출하도록 구성되는 제2 광원, 및 제3 파장에 의해 특성화되는 제3 광을 방출하도록 구성되는 제3 광원을 구비하는 디바이스들을 포괄할 수 있다. 제1 광원은 기판의 제1 영역 상에 형성될 수 있고, 제1 광원의 제1 반도체 층은 제1 공극률에 의해 특성화될 수 있다. 제2 광원은 기판의 제2 영역 상에 형성될 수 있고, 제2 광원의 제2 반도체 층은 제2 공극률에 의해 특성화될 수 있다. 제3 광원은 기판의 제3 영역 상에 형성될 수 있고, 제3 광원의 제3 반도체 층은 제3 공극률에 의해 특성화될 수 있다. 제1 파장은 제2 파장 및 제3 파장과는 상이할 수 있고, 제2 파장은 제3 파장과는 상이할 수 있다. 제1 공극률은 제2 공극률 및 제3 공극률과는 상이할 수 있고, 제2 공극률은 제3 공극률과는 상이할 수 있다. 제1 광원은 반극성 및/또는 비극성인 방출 표면을 포함할 수 있다.
[0016] 그러한 기술은 종래의 시스템들 및 기술들에 비해 수많은 이점들을 제공할 수 있다. 예를 들면, 광원들은 동일한 기판 상에 기본적으로 형성되어, 종래의 픽 앤 플레이스 방법(pick-and-place method)들과 비교하여, 비용들을 감소시킬 수 있고, 수율들을 증가시킬 수 있으며, 프로세싱 시간들을 감소시킬 수 있다. 게다가, 각각의 광원의 방출 파장은 튜닝될 수 있다. 예를 들면, 밝은 레드 방출기들을 제공함에 있어서의 도전 과제들이 극복될 수 있다. 또한, 방출기들이 형성되는 템플릿의 두께는 감소될 수 있다. 이들 및 다른 실시예들은, 그들의 이점들 및 피처들 중 많은 것과 함께, 하기의 설명 및 첨부된 도면들과 연계하여 더욱 상세하게 설명된다.
[0017] 본 명세서 및 도면들의 나머지 부분들에 대한 참조에 의해 개시된 기술의 본질 및 이점들의 추가적인 이해가 실현될 수 있다.
[0018] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 디바이스의 개략적인 평면도를 도시한다.
[0019] 도 2는 본 기술의 일부 실시예들에 따른 예시적인 광원의 측면도를 도시한다.
[0020] 도 3은 본 기술의 일부 실시예들에 따른 예시적인 디바이스의 개략적인 측면도를 도시한다.
[0021] 도 4는 본 기술의 일부 실시예들에 따른 예시적인 디바이스의 개략적인 측면도를 도시한다.
[0022] 도 5는 본 기술의 일부 실시예들에 따른 예시적인 디바이스의 사시도를 도시한다.
[0023] 도 6은 본 기술의 일부 실시예들에 따른 예시적인 디바이스의 사시도를 도시한다.
[0024] 도 7은 본 기술의 일부 실시예들에 따른 v 피트(v-pit)를 갖는 pn 접합의 개략적인 측면도를 도시한다.
[0025] 도 8은 본 기술의 일부 실시예들에 따른 제1 예시적인 디바이스 및 제2 예시적인 디바이스의 개략적인 평면도를 도시한다.
[0026] 도 9는 본 기술의 일부 실시예들에 따른 예시적인 디바이스의 개략적인 사시도를 도시한다.
[0027] 여러 가지 도면들은 개략도들로서 포함된다. 도면들은 예시적 목적들을 위한 것이며, 축척을 갖는 것으로 구체적으로 언급되지 않는 한, 축척을 갖는 것으로 간주되지 않는다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며 실제 표현들과 비교하여 모든 양태들 또는 정보를 포함하지 않을 수 있으며, 예시적 목적들을 위해 과장된 자료들을 포함할 수 있다.
[0028] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 게다가, 동일한 타입의 다양한 컴포넌트들은 유사한 컴포넌트들 사이를 구별하는 문자에 의한 참조 라벨을 후속시키는 것에 의해 구별될 수 있다. 명세서에서 제1 참조 라벨만이 사용되는 경우, 설명은 문자에 관계없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 적용 가능하다.
[0029] 많은 디스플레이 기술들은 풀 컬러 디스플레이들을 제공하기 위해 상이한 방출 파장들, 예컨대 레드, 그린 및 블루를 갖는 광원들을 사용한다. 광원들은 상이한 방출 파장들을 생성하기 위해 상이한 밴드갭들을 갖는 상이한 재료들로 만들어진다. 각각의 파장에 대한 적절한 광 방출 특성들을 갖는 광원들을 제공하기 위해, 일부 종래의 방법들은 "픽 앤 플레이스(pick-and-place)" 기술을 사용한다. 이들 방법들은 각각의 방출 파장에 대한 상이한 LED들을 성장시키기 위해 별개의 기판들을 사용하고, 성장 기판들로부터 LED들을 제거하고, 그 다음, LED들을 공통 웨이퍼에 부착한다. 이들 방법들은 각각의 방출 파장에 대한 LED들과 유사한 결정 구조물들을 갖는 성장 기판들을 선택하는 것에 의해 격자 미스매치를 최소화할 수 있다. 격자 미스매치는 LED들에 의해 방출되는 광의 품질 및 효율성에 부정적인 영향을 끼칠 수 있는 변형(strain)을 LED들에서 야기할 수 있다. 그러나, 프로세싱 단계들의 수, 시작 기판들의 증가된 수, 및 기기의 복잡도에 기인하여, 이들 방법들은 지루하고, 시간 소모적이며, 수율이 낮고, 비용이 많이 든다.
[0030] 본 기술은 동일한 기판 상에 상이한 방출 파장들을 갖는 LED들을 기본적으로 형성하는 것에 의해 이들 이슈들을 극복할 수 있다. 특정한 방출 파장들을 선택하기 위해 다양한 파라미터들이 조정될 수 있다. 예를 들면, 기판 상에 형성되는 Si 도핑된 GaN 층의 상이한 영역들은 상이한 양들의 공극률을 가질 수 있는데, 이것은 InGaN 층의 대응하는 영역들에 다양한 양들의 In을 통합하여 InGaN 층의 변형을 변경하기 위해, 그에 의해, InGaN 층의 상이한 영역들 상에 형성되는 활성 영역들의 방출 파장들을 시프트하기 위해 사용될 수 있다. 특히, 제1 영역은 블루 방출을 위해 튜닝될 수 있고, 한편, 제2 영역은 그린 방출을 위해 다소 완화될 수 있고, 제3 영역은 레드 방출을 위해 추가로 완화될 수 있다. GaN에 기초한 광원들은, 그 다음, 상이한 영역들 상에 형성될 수 있다.
[0031] 대안적으로 또는 추가적으로, 특정한 방출 파장들을 선택하기 위해 광원들의 특성들이 조정될 수 있다. 예를 들면, 광원들은 반극성 및/또는 비극성인 방출 표면들을 갖도록 형성될 수 있다. 이것은 더 많은 In이 GaN 기반의 재료에 통합되는 것을 허용할 수 있는데, 이것은 방출 파장들을 더 긴 파장들로 시프트할 수 있다. 다른 예로서, In 통합 및 방출 파장들을 증가시키기 위해, v 피트들 또는 경사진 트렌치들이 방출 표면들 상에 형성될 수 있다. 여전히 다른 예로서, 광원들의 임계 치수들은, In 통합 및 방출 파장들을 튜닝(증가 또는 감소)하기 위해, 다른 것들과 관련하여 감소 또는 증가될 수 있다. 여전히 추가적인 예로서, 광원들의 피치는 In 통합 및 방출 파장들을 튜닝(증가 또는 감소)하기 위해 증가 또는 감소될 수 있다. 여전히 다른 예로서, 광원들은 In 통합 및 방출 파장들을 변경(증가 또는 감소)하기 위해 패싯들 및/또는 초격자들을 갖도록 형성될 수 있다.
[0032] 본 기술의 방법들은 방출 파장을 바람직하지 않은 방식으로 시프트할 수 있는 변형 효과들 및/또는 광 방출의 강도를 감소시킬 수 있는 편광 효과(polarization effect)들을 또한 최소화할 수 있다. 게다가, 본 기술의 방법들은 LED들의 두께를 감소시킬 수 있다. 또한, 본 기술의 방법들은 LED들을 형성하기 위해 사용되는 프로세싱 및/또는 마스킹 단계들의 수를 감소시킬 수 있다.
[0033] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 디바이스(100)의 개략적인 평면도를 도시한다. 디바이스(100)는 기판(115) 상에 기본적으로 형성되는 복수의 광원들(145, 150, 및 155)을 포함할 수 있다. 기판(115)은 Si를 포함할 수 있다. 보다 구체적으로, 기판(115)은 제1 파장을 갖는 광을 방출하도록 구성되는 제1 광원들(145)이 형성되는 제1 영역(130), 제2 파장을 갖는 광을 방출하도록 구성되는 제2 광원들(150)이 형성되는 제2 영역(135), 및 제3 파장을 갖는 광을 방출하도록 구성되는 제3 광원들(155)이 형성되는 제3 영역(140)을 포함할 수 있다. 일부 예들에서, 제1 파장은 전자기 스펙트럼의 레드 영역 내에 속할 수 있고, 제2 파장은 전자기 스펙트럼의 그린 영역 내에 속할 수 있으며, 제3 파장은 전자기 스펙트럼의 블루 영역 내에 속할 수 있다. 레드 영역은 약 615 nm 내지 약 740 nm의 파장들을 포함할 수 있고, 그린 영역은 약 500 nm 내지 약 565 nm의 파장들을 포함할 수 있으며, 블루 영역은 약 450 내지 약 485 nm의 파장들을 포함할 수 있다. 간략화를 위해, 소수의 제1 광원들(145), 제2 광원들(150), 및 제3 광원들(155)만이 도 1에서 도시되어 있다. 그러나, 임의의 적절한 수의 제1 광원들(145), 제2 광원들(150), 및 제3 광원들(155)이 제공될 수 있다.
[0034] 도 2는 본 기술의 일부 실시예들에 따른 예시적인 광원(200)의 측면도를 도시한다. 광원(200)은 다중 양자 우물(multiple quantum well; MQW)의 대향하는 측면(opposite side)들 상에 p 및 n 도핑된 GaN 또는 InGaN이 더해진 GaN 및/또는 InGaN의 MQW 구조물을 구비할 수 있는 활성 영역(235), 및 기판(215) 상에 증착되는 반도체 층(220)을 포함한다. 간략화를 위해, 콘택들, 반사기들, 및 패시베이션 층들은 도시되지 않는다. 일부 예들에서, 반도체 층(220)은 GaN을 포함할 수 있고 기판(215)은 Si를 포함할 수 있지만, 기판은, 또한, 다른 실리콘 함유 재료들뿐만 아니라 반도체 층이 형성될 수 있는 임의의 다른 재료일 수 있거나 또는 이들을 포함할 수 있다. 광원(200)의 방출 파장은 활성 영역(235)의 MQW 내의 인듐의 농도에 의해 그리고 기판(215) 및 반도체 층(220)에 대한 격자 미스매치에 기인하는 활성 영역(235)에 대한 변형에 의해 영향을 받을 수 있다. 단위 입력 전력당 광원(200)의 방출 전력 또는 밝기는 활성 영역(235) 내의 그리고 그 표면들 상의 변형 및 결함 트랩들에 의해 또한 제한된다. 그러한 제한들을 감소시키기 위한 하나의 예로서, 광원(200)은 반도체 층(220) 상에 형성되는 다공성 반도체 층(225)을 또한 포함할 수 있다. 일부 예들에서, 다공성 반도체 층(225)은 다공성의 Si 도핑된 GaN을 포함할 수 있다. 또한, 광원(200)은 다공성 반도체 층(225) 상에 형성되는 완화된 반도체 층(230)을 포함할 수 있다. 일부 예들에서, 완화된 반도체 층(230)은 완화된 InGaN을 포함할 수 있다.
[0035] 그 다음, 광원(200)의 방출 파장은 다공성 반도체 층(225)의 공극률의 정도를 변경하는 것에 의해 선택될 수 있다. 예를 들면, 공극률의 정도는 다공성 반도체 층(225)의 Si 도핑된 GaN으로부터 점점 증가하는 양들의 Si를 제거하는 것에 의해 증가될 수 있다. 이것은 완화된 반도체 층(230)이 MQW에서의 것에 더 가까운 더 높은 레벨의 In에서 더욱 자연스러운 격자 사이즈(더욱 완화됨)를 가정하는 것을 허용한다. 그러면, 활성 영역(235)의 MQW의 특정한 인듐 농도로부터 발생하는 방출 파장은 그 아래의 기판 및 층들에 의해 부여되는 변형에 의해 더 적은 영향을 받는다; 이것은 광원(200)으로부터 더 긴 방출 파장을 초래한다.
[0036] 일부 예들에서, 광원(200)의 방출 파장은 도 1에서 도시되는 제1 광원들(145), 제2 광원들(150), 및 제3 광원들(155)을 제공하도록 변경될 수 있다. 예를 들면, 기판(115)의 제1 영역(130) 상의 제1 광원들(145)은, 고도의 공극률, 예컨대 30 % 내지 60 %의 다공성화(porosification)를 갖는 다공성 반도체 층(225)을 포함할 수 있다. 기판(115)의 제2 영역(135) 상의 제2 광원들(150)은 중등도의 공극률, 예컨대 0 % 내지 30 %의 다공성화를 갖는 다공성 반도체 층(225)을 포함할 수 있다. 기판(115)의 제3 영역(140) 상의 제3 광원들은 저도(low degree)의 공극률, 예컨대 0 % 다공성화를 갖는 다공성 반도체 층(225)을 포함할 수 있다. 이것은, 기판(115)의 제1 영역(130) 상의 제1 광원들(145)이 높은 완화도 및/또는 5 % 내지 15 %의 In과 같은 높은 In 통합도를 갖는 완화된 반도체 층(230)을 갖는 것, 기판(115)의 제2 영역(135) 상의 제2 광원들(150)이 중간 완화도 및/또는 2 % 내지 5 %의 In과 같은 중간 In 통합도를 갖는 완화된 반도체 층(230)을 갖는 것, 및 기판의 제3 영역(140) 상의 제3 광원들(155)이 낮은 완화도 및/또는 1 % 내지 5 %의 In과 같은 낮은 In 통합도를 갖는 완화된 반도체 층(230)을 갖는 것을 초래할 수 있다.
[0037] 도 1에서 도시되는 디바이스(100)는 기판(115) 상에 반도체 층(220)을 균일하게 증착하는 것, 및 그 다음, 반도체 층(220) 상에 다공성 반도체 층(225)을 균일하게 증착하는 것에 의해 형성될 수 있다. 반도체 층(220) 및 다공성 반도체 층(225)은 다양한 방법들, 예컨대 금속 유기 화학적 증착(metal-organic chemical vapor deposition; MOCVD), 플라즈마 강화 MOCVD, 분자 빔 에피택시(molecular beam epitaxy; MBE), 또는 기상 에피택시(vapor-phase epitaxy)에 의해 증착될 수 있다. 일부 예들에서, 그러면, 다공성 반도체 층(225)의 공극률의 정도는 기판(115)의 제1 영역(130), 기판(115)의 제2 영역(135), 및 기판(115)의 제3 영역(140)에 대응하는 영역들에서 상이하게 조정될 수 있다.
[0038] 예를 들면, 다공성 반도체 층(225)의 공극률을 초기 증착시 증가시키기 위해, 다양한 양들의 Si가 다공성 반도체 층(225)의 다공성의 Si 도핑된 GaN으로부터 제거될 수 있다. 일부 예들에서, 기판(115)의 제1 영역(130) 상에 형성되는 다공성 반도체 층(225)의 부분으로부터 전기화학적 프로세스에 의해 제1 양의 Si가 제거될 수 있고, 기판(115)의 제2 영역(135) 상에 형성되는 다공성 반도체 층(225)의 부분으로부터 제2 양의 Si가 제거될 수 있고, 그리고 기판(115)의 제3 영역(140) 상에 형성되는 다공성 반도체 층(225)의 부분으로부터 제3 양의 Si가 제거될 수 있다. 제거되는 Si의 제1 양은 제거되는 Si의 제2 양보다 더 많을 수 있고, 제거되는 Si의 제2 양은 제거되는 Si의 제3 양보다 더 많을 수 있다. 완화된 반도체 층(230)은, 그 다음, 다공성 반도체 층(225) 상에 증착될 수 있다. 다공성 반도체 층(225)의 공극률에서의 차이들에 기인하여, 완화된 반도체 층(230)의 상이한 영역들은 변형에서 대응하는 차이들을 가질 수 있다. 이 예에서, 기판(115)의 제1 영역(130)에 대응하는 완화된 반도체 층(230)의 부분은, 기판(115)의 제2 영역(135)에 대응하는 완화된 반도체 층(230)의 부분보다 더 큰 변형의 완화도를 가질 수 있다. 이것은 방출 파장을 레드 시프트하는 효과를 또한 가지며, 그 결과, 기판(115)의 제1 영역(130) 상에 형성되는 광원들은 기판(115)의 제2 영역(135) 상에 형성되는 광원들보다 더 긴 방출 파장을 가질 수 있다. 마찬가지로, 기판(115)의 제2 영역(135)에 대응하는 완화된 반도체 층(230)의 부분은, 기판(115)의 제3 영역(140)에 대응하는 완화된 반도체 층(230)의 부분보다 더 큰 변형의 완화도를 가질 수 있다. 게다가, 기판(115)의 제2 영역(135) 상에 형성되는 광원들은 기판(115)의 제3 영역(140) 상에 형성되는 광원들보다 더 긴 방출 파장을 가질 수 있다. 다른 예들에서, 다공성 반도체 층(225)의 부분들 중 적어도 하나는 증착된 그대로 유지될 수 있고, 그 결과, 그것의 공극률은 변경되지 않는다. 광원들은 완화된 반도체 층(230)의 상이한 영역들 상에서 증착에 의해 형성될 수 있는 활성 영역(235)을 포함할 수 있다.
[0039] 도 3은 본 기술의 일부 실시예들에 따른 예시적인 디바이스(300)의 개략적인 측면도를 도시한다. 디바이스(300)는 제1 광원(345), 제2 광원(350), 및 제3 광원(355)을 포함할 수 있는데, 이들 각각은 기판(315) 상에 기본적으로 형성된다. 기판(315)은 Si를 포함할 수 있지만, 기판은, 또한, 다른 실리콘 함유 재료들뿐만 아니라 반도체 층이 형성될 수 있는 임의의 다른 재료일 수 있거나 또는 이들을 포함할 수 있다. 제1 광원(345)은 제1 파장을 갖는 광을 방출하도록 구성될 수 있고, 제2 광원(350)은 제2 파장을 갖는 광을 방출하도록 구성될 수 있으며, 제3 광원(355)은 제3 파장을 갖는 광을 방출하도록 구성될 수 있다. 일부 예들에서, 제1 파장은 전자기 스펙트럼의 레드 영역 내에 속할 수 있고, 제2 파장은 전자기 스펙트럼의 그린 영역 내에 속할 수 있으며, 제3 파장은 전자기 스펙트럼의 블루 영역 내에 속할 수 있다.
[0040] 디바이스(300)는 기판(315) 상에 유전체 층(370)을 증착하는 것에 의해 형성될 수 있다. 유전체 층(370)은 SiN과 같은 재료를 포함할 수 있고, 약 0.50 ㎛ 이하, 약 0.45 ㎛ 이하, 약 0.40 ㎛ 이하, 약 0.35 ㎛ 이하, 또는 그 미만의 두께를 가질 수 있다. 일부 예들에서, 유전체 층(370)은 기판(315) 상에서 균일하게 증착될 수 있고, 그 다음, 개구 사이즈 절반으로부터 개구 사이즈 세 배까지 변할 수 있는 유효 깊이를 위해, 미크론 미만 내지 수 미크론의 직경 사이즈의 개구들이 기판(315)의 표면에 이르기까지 유전체 층(370) 내에서 에칭될 수 있다. 일부 예들에서, 광원들(345, 350, 및 355)은 기판(315) 상에서 유전체 층(370) 내의 이들 개구들 내에서 선택적으로 증착될 수 있지만, 그러나 유전체 층(370) 상에서는 증착되지 않을 수 있다. 작고 깊은 개구들 내에서의 이러한 선택적 증착은, 그렇지 않으면 최적의 재료 품질 및 방출 전력을 위해 완화를 증가시키고 결함 트랩들을 감소시키기 위해 (더 큰 그리고 더 얕은 치수들에 걸쳐 행해질 때) 필요로 되었을 기판(315)과 활성 영역(335) 사이의 층들의 두께를 감소시킬 수 있다.
[0041] 제1 광원(345), 제2 광원(350), 및 제3 광원(355) 각각은, 활성 영역(335)의 MQW에서의 더 높은 In 통합 및 완화를 허용하도록, 따라서 방출 파장을 선택하도록 또한 조정될 수 있는 임계 치수를 갖는다. 이 예에서, 임계 치수는 유전체 층(370)의 개개의 개구의 직경("임계 직경")일 수 있다. 다른 예들에서, 임계 치수는 선택적으로 증착된 광원(345, 350, 또는 355)의 종횡비(높이 대 직경 비율)일 수 있다. 제1 광원(345)의 직경은 약 200 내지 약 400 nm일 수 있고, 제2 광원(350)의 직경은 약 400 nm 내지 약 800 nm일 수 있으며, 제3 광원(355)의 직경은 약 400 nm 내지 약 800 nm일 수 있다. 더 일반적으로, 제1 광원(345)은 제2 광원(350) 및 제3 광원(355)의 직경들보다 더 작은 직경을 가질 수 있다. 게다가, 제2 광원(350)과 제3 광원(355)의 직경들은 동일할 수 있거나, 또는 제2 광원(350)의 직경은 제3 광원(355)의 직경보다 더 작을 수 있다. 제1 광원(345), 제2 광원(350), 및 제3 광원(355) 각각에 대하여, 개개의 활성 영역들의 선택적 증착 동안 공급되는 In의 농도 및/또는 광원 직경은 특정한 방출 파장을 갖는 광원을 제공하도록 조정될 수 있다. 예를 들면, 방출 파장을 증가시키기 위해, 활성 영역(335)의 증착 동안 더 높은 농도의 In이 공급될 수 있다. 게다가, 방출 파장을 증가시키기 위해 광원의 직경은 감소될 수 있다.
[0042] 제1 광원(345), 제2 광원(350), 및 제3 광원(355) 각각은, 하나의 예에서, 활성 영역(335) 아래에서 반도체 층(220), 다공성 반도체 층(225), 및 완화된 반도체 층(230)과 유사한 층들의 세트를 포함하도록 형성될 수 있다. 대응하는 다공성 반도체 층(225) 및 완화된 반도체 층(230)이 포함되지 않는 다른 예들에서, 이들 두 개의 층들은 반도체(220)와 동일할 수 있거나, 또는 일부 다른 예들에서 InGaN은 GaN을 대체할 수 있거나 또는 반도체 층(220)의 최상부 상에 추가될 수 있고, 추가로 일부 다른 예들에서, GaN 및 InGaN의 교대하는 층들("교대 스택")이 사용될 수 있다. 예를 들면, 제1 광원(345)은 제1 반도체 층(360) 및 제2 반도체 층(347)의 교대하는 층들을 포함할 수 있는데, 여기서 제1 반도체 층(360)은 GaN을 포함하고 제2 반도체 층(347)은 InGaN을 포함한다. 유사하게, 제2 광원(350)은 제1 반도체 층(360) 및 제2 반도체 층(352)의 교대하는 층들을 포함할 수 있는데, 여기서 제1 반도체 층(360)은 GaN을 포함하고 제2 반도체 층(352)은 InGaN을 포함한다. 마찬가지로, 제3 광원(355)은 제1 반도체 층(360)과 제2 반도체 층(357)의 교대하는 층들을 포함할 수 있는데, 여기서 제1 반도체 층(360)은 GaN을 포함하고 제2 반도체 층(357)은 InGaN을 포함한다. 그러나, 제2 광원(350)은 반도체 층(352)을 포함하지 않을 수 있고, 제1 반도체 층(360)만을 포함할 수 있다. 대안적으로 또는 추가적으로, 제3 광원(355)은 반도체 층(357)을 포함하지 않을 수 있고, 제1 반도체 층(360)만을 포함할 수 있다. 일부 예들에서, 제1 광원(345)의 제2 반도체 층(347)의 최상부, 제2 광원(350)의 제2 반도체 층(352)의 최상부, 및/또는 제3 광원(355)의 제2 반도체 층(357)의 최상부는 유전체 층(370)의 최상부 위로 약 0.60 ㎛ 이하, 약 0.50 ㎛ 이하, 약 0.40 ㎛ 이하, 약 0.30 ㎛ 이하, 약 0.20 ㎛ 이하, 약 0.10 ㎛ 이하, 또는 그 미만만큼 연장되도록 형성될 수 있다.
[0043] 일부 예들에서, 씨드 층(365)이 유전체 층(370)의 개구들 내의 기판(315)의 표면 상에 증착될 수 있다. 씨드 층(365)은 AlN 및/또는 HfN을 포함할 수 있고, 약 20 nm 내지 약 30 nm의 두께를 가질 수 있다. 씨드 층(365)은 제1 반도체 층(360)의 Ga가 기판(315)의 Si와 반응하는 것을 방지할 수 있다. 그 다음, 제1 광원(345), 제2 광원(350), 및 제3 광원(355)의 층들은 유전체 층(370)의 개구들 내의 씨드 층(365) 상에 증착될 수 있다. 제1 반도체 층(360)은 제1 광원(345), 제2 광원(350), 및 제3 광원(355)에 대해 동일할 수 있다. 제1 반도체 층(360)이 제2 반도체 층들(347, 352, 및 357)과 교대하는 교대 스택 예에서, 최저부 제1 반도체 층(360)은 약 300 nm 이하, 약 250 nm 이하, 약 200 nm 이하, 약 150 nm 이하, 또는 그 미만의 두께를 가질 수 있다. 교대 스택 내의 나머지 층들 각각은 약 50 nm 내지 약 100 nm의 두께를 가질 수 있다. 제1 광원(345)의 제2 반도체 층(347), 제2 광원(350)의 제2 반도체 층(352), 및 제3 광원(355)의 제2 반도체 층(357)의 InGaN 층들은, 상이한 변형 완화도를 제공하기 위해, 상이한 농도들의 In을 가질 수 있다. 예를 들면, 제1 광원(345)의 제2 반도체 층(347)은 약 0.25 내지 약 0.3의 In 농도를 가질 수 있다. 게다가, 제2 광원(350)의 제2 반도체 층(352)은 약 0.14 내지 약 0.18의 In 농도를 가질 수 있다. 또한, 제3 광원(355)의 제2 반도체 층(357)은 약 0.05 내지 약 0.08의 In 농도를 가질 수 있다.
[0044] 일부 예들에서, MQW에 대한 변형을 추가로 완화하기 위해 또는 50 nm 내지 100 nm 층들의 교대하는 스택이 사용되지 않을 때 활성 영역(335)의 n 도핑된 층 내에서 MQW 바로 아래에 GaN 및 InGaN의 교대하는 더 얇은 층들의 초격자 스택이 포함될 수 있다. 초격자에서의 GaN 및 InGaN의 교대하는 층들은 활성 영역(335)의 MQW에서의 교대하는 층들보다 더 얇을 수 있다. 초격자의 InGaN 층들에 있는 인듐 농도도 또한 MQW의 InGaN 층들에 있는 인듐보다 더 낮을 수 있다. 예를 들면, MQW에서의 GaN 및 InGaN의 교대하는 층들 각각은 약 2 nm 내지 약 15 nm의 두께를 가질 수 있고, 한편 초격자에서의 것들은 약 1 nm 내지 약 5 nm의 두께를 가질 수 있다. 활성 영역(335) 표면의 극성은 광 방출의 강도를 감소시킬 수 있다.
[0045] 도 4는 본 기술의 일부 실시예들에 따른 예시적인 디바이스(400)의 개략적인 측면도를 도시한다. 디바이스(400)는 제1 광원(445), 제2 광원(450), 및 제3 광원(455)을 포함할 수 있는데, 이들 각각은 유전체 층(470)의 개구들 내에서 기판(415) 상에 기본적으로 형성된다. 제1 광원(445), 제2 광원(450), 및 제3 광원(455)은 유사한 방식으로 형성될 수 있고 도 3에서 도시되는 제1 광원(345), 제2 광원(350), 및 제3 광원(355)과 유사한 특성들을 가질 수 있다. 예를 들면, 제1 광원(445)은, 제1 광원(345)의 제1 반도체 층(360) 및 제2 반도체 층(347)과 유사한 제1 반도체 층(460) 및 제2 반도체 층(447)의 교대하는 층들을 포함할 수 있다. 유사하게, 제2 광원(450)은, 제2 광원(350)의 제1 반도체 층(360) 및 제2 반도체 층(352)과 유사한 제1 반도체 층(460) 및 제2 반도체 층(452)의 교대하는 층들을 포함할 수 있다. 마찬가지로, 제3 광원(455)은, 제3 광원(355)의 제1 반도체 층(360) 및 제2 반도체 층(357)과 유사한 제1 반도체 층(460) 및 제2 반도체 층(457)의 교대하는 층들을 포함할 수 있다. 일부 예들에서, 씨드 층(465)은 유전체 층(470)의 개구들 내에서 기판(415)의 표면 상에 증착될 수 있다. 씨드 층(465)은 도 3에서 도시되는 씨드 층(365)과 유사할 수 있다.
[0046] 도 4에서 도시되는 예에서, 활성 영역(435)의 코너들에서 패싯들을 형성하는 것에 의해 편광 효과들이 감소될 수 있고, 그 결과, 활성 영역(435)은 사다리꼴 형상을 갖는다. 일부 예들에서, 패싯들은 비극성 또는 반극성 표면들을 갖도록 형성될 수 있다. 제2 광원(450) 및 제3 광원(455)은 사다리꼴 형상을 갖는 활성 영역(435)을 구비하는 광원들의 예들이다. 게다가, 패싯들은 제2 광원(450)의 기저의 제2 반도체 층(452), 제3 광원(455)의 제2 반도체 층(457), 및/또는 제1 반도체 층(460) 안으로, 또한 활성 영역(435)의 MQW 바로 아래에 포함되는 경우 초격자 스택 안으로 계속될 수 있다. 대안적으로, 활성 영역(435)의 코너들에서 패싯들을 형성하는 것에 의해 편광 효과들이 감소될 수 있고, 그 결과 활성 영역(435)은 피라미드 형상을 갖는다. 패싯들은 비극성 또는 반극성 표면들을 갖도록 형성될 수 있다. 제1 광원(445)은 피라미드 형상을 갖는 활성 영역(435)을 구비하는 광원의 한 예이다. 제1 광원(445)의 활성 영역(435)은 피라미드 형상의 경사 측면(sloped side)들을 방출 표면들로서 사용할 수 있다. 게다가, 패싯들은 제1 광원(445)의 기저의 제2 반도체 층(447) 및/또는 제1 반도체 층(460) 안으로 계속될 수 있다. 도 3의 이전의 예에서와 같이, 활성 영역(435)의 증착 동안의 In의 공급 및 광원 임계 치수는 패싯화된 활성 영역(435)의 방출 파장을 선택하도록 조정될 수 있다.
[0047] 도 4 및 도 5에서 도시되는 평면에 수직인(즉, 단면 또는 임계 치수에 수직인) 방향에서 예시적인 광원들의 치수는, 일부 예들에서, 선택된 임계 직경과 동일할 수 있다. 그러한 경우들에서, 위에서 봤을 때의 광원들의 형상은 도 1에서와 같이 정사각형 또는 원형이다. 그러면, 광원들의 3차원 형상들은 다음의 것 중 임의의 것일 수 있다: 유전체 위의 높이 확장이 임계 치수 또는 직경보다 더 작거나 또는 그보다 약간 더 큰 경우 정사각형 또는 원형 메사; 유전체 위의 높이 확장이 임계 치수의 적어도 두 배 내지 세 배인 경우 정사각형 또는 원형 막대(rod); 및 도 4에서와 같이 (편평한 대신) 패싯화되는 경우 사다리꼴 또는 피라미드 최상부를 갖는 이들 메사들 및 막대들의 버전들. 그러나, 일부 예들에서는, 임계 치수에 수직인 광원 치수가 더 길고, 그 결과, 광원의 3차원 형상은, 유전체 위의 높이 확장에 따라, 스트라이프 메사 또는 핀(fin)이고, 어느 경우든 편평한 최상부 대신 사다리꼴 또는 피라미드 최상부를 또한 가질 수 있다.
[0048] 도 5는 본 기술의 일부 실시예들에 따른 예시적인 디바이스(500)의 사시도를 도시한다. 도 5에서 도시되는 예에서, 디바이스(500)는 복수의 광원들(515)을 포함할 수 있는데, 그들 각각은 스트라이프 피라미드일 수 있는 형상을 갖는다. 광원들(515) 각각은 극성 표면(polar surface)인 제1 방출 표면(545)을 포함할 수 있다. 게다가, 광원들(515) 각각은 반극성 또는 비극성 표면들인 복수의 제2 방출 표면들(550)을 포함할 수 있다. 반극성 또는 비극성 표면들을 사용하는 것은 더 많은 In이 방출 표면들 안으로 통합되는 것을 허용할 수 있는데, 이것은 광원(515)의 방출 파장을 증가시킬 수 있다. 게다가, 반극성 또는 비극성 표면들을 사용하는 것은, 방출 파장을 바람직하지 않은 및/또는 예측 불가능한 방식으로 변경할 수 있는 변형 및 편광 효과들을 감소시킬 수 있다. 도 5에서 도시되는 예에서, 제2 방출 표면들(550)은 반극성인 (10-11) 표면일 수 있다. 광원들(515) 각각에서의 활성 영역은 GaN 및/또는 InGaN의 다중 양자 우물(MQW) 구조물(535), p 타입 GaN 층(560), 및 n 타입 GaN 층(565)을 포함할 수 있다. 콘택 층들, 반사기들, 및 패시베이션 층들은 도시되지 않는다.
[0049] 도 5에서 도시되는 광원들(515)은 반도체 층(530) 상에서 성장될 수 있다. 반도체 층(530)은 도 3 및 도 4와 관련하여 논의되는 바와 같이 GaN 및/또는 InGaN을 포함할 수 있다. 대안적으로, 광원들(515)은 도 2에서 도시되는 광원(200)의 다공성 반도체 층(225) 상에 형성되는 완화된 반도체 층(230) 상에 성장될 수 있다. 활성 영역의 증착 동안 그리고 활성 영역 아래의 임의의 InGaN 층에서의 In의 공급은 광원(515)의 방출 파장을 선택하도록 조정될 수 있다. 도 5에서 도시되는 바와 같이, 각각의 광원(515)은 실리콘 질화물과 같은 유전체 재료(555)의 개구들(540) 내에서 구축될 수 있다. 유전체 재료(555)에서의 개구(540)는 광원(515)의 임계 치수의 한 예일 수 있다. 개구(540)의 사이즈를 변경하는 것은 피라미드 구조물의 사이즈를 또한 변경할 수 있는데, 그 이유는 피라미드 구조물이 개구(540)의 사이즈보다 더 큰 또는 동일한 폭을 가지기 때문이다. 이것은 피라미드 구조물에 통합되는 In의 양을 변경할 수 있고, 그에 의해, 광원(515)의 방출 파장을 변경할 수 있다. 예를 들면, 방출 파장을 증가시키기 위해, 개구(540)의 사이즈는 감소될 수 있는데, 이것은 In 통합의 양을 증가시킨다. 다른 한편으로, 방출 파장을 감소시키기 위해, 개구(540)의 사이즈는 증가될 수 있는데, 이것은 In 통합의 양을 감소시킨다. 따라서, 아래의 반도체 층들, 성장 동안의 In의 공급, 스트라이프 피라미드 폭 및 패싯화와 같은, 활성 영역에 대한 MQW 인듐 농도 및 변형 레벨에 영향을 끼치는 스트라이프 피라미드 광원 파라미터들의 임의의 조합을 조정하는 것에 의해, 더 큰 파장 시프트 및 더 높은 품질의 출력 빔을 달성하는 것이 가능할 수 있다.
[0050] 도 6은 본 기술의 일부 실시예들에 따른 예시적인 디바이스(600)의 사시도를 도시한다. 도 6에서 도시되는 예에서, 디바이스(600)는 복수의 광원들(615)을 포함할 수 있는데, 이들 각각은 수직 막대 또는 와이어 형상을 갖는다. 광원들(615) 각각에서의 활성 영역은 GaN 및/또는 InGaN의 다중 양자 우물(MQW) 구조물(635), p 타입 GaN 층(660), 및 n 타입 GaN 층(665)을 포함할 수 있다. 콘택 층들, 반사기들, 및 패시베이션 층들은 도시되지 않는다. 도 6에서 도시되는 광원들(615)의 활성 영역은 실리콘 질화물과 같은 유전체 층(655)의 개구(640) 내에서부터 반도체 층(630) 상에서 성장될 수 있다. 반도체 층(630)은 GaN 및/또는 InGaN을 포함할 수 있다. 유전체 층(655)의 개구(640)의 사이즈 및 광원(615)의 직경은 수직 막대 또는 와이어의 반도체 층(630) 및 MQW 구조물(635) 둘 모두에 통합되는 In의 양을 변경하도록 조정될 수 있고, 그에 의해, 광원(615)의 방출 파장을 변경할 수 있다. 활성 영역의 높이는 유전체 층(655)의 개구(640) 사이즈의 세 배 내지 다섯 배만큼 유전체 층(655) 위로 확장될 수 있다. 구조물의 그러한 높은 종횡비는 추가적인 변형 완화를 허용할 수 있다. 광원들(615) 각각은 반극성 또는 비극성 표면들인 복수의 방출 표면들(650)을 포함할 수 있다. 반극성 또는 비극성 표면들을 사용하는 것은 더 많은 In이 방출 표면들 안으로 통합되는 것을 허용할 수 있는데, 이것은 광원(615)의 방출 파장을 증가시킬 수 있다. 게다가, 반극성 또는 비극성 표면들을 사용하는 것은, 방출 파장을 바람직하지 않은 및/또는 예측 불가능한 방식으로 변경할 수 있는 변형 및 편광 효과들을 감소시킬 수 있다. 도 6에서 도시되는 예에서, 제2 방출 표면들(650)은 반극성인 (10-11) 표면일 수 있다. 따라서 아래의 반도체 층들, 성장 동안의 In의 공급, 유전체 개구 사이즈 및 막대 또는 와이어의 직경, 유전체 위로의 높이 확장, 및 방출 표면들의 극성과 같은, 활성 영역에 대한 MQW 인듐 농도 및 변형 레벨에 영향을 끼치는 막대 또는 와이어 광원 파라미터들의 임의의 조합을 조정하는 것에 의해, 더 큰 파장 시프트 및 더 높은 품질의 출력 빔을 달성하는 것이 가능할 수 있다.
[0051] 도 7은 본 기술의 일부 실시예들에 따른 v 피트(v-pit)를 갖는 pn 접합(700)의 개략적인 측면도를 도시한다. pn 접합(700)은 제1 반도체 층(715), 활성 영역(720), 및 제2 반도체 층(725)을 포함할 수 있다. 제1 반도체 층(715)은 p 타입 GaN을 포함할 수 있고, 제2 반도체 층(725)은 n 타입 GaN을 포함할 수 있다. 활성 영역(720)은 GaN 및/또는 InGaN을 포함하는 다중 양자 우물(MQW) 층일 수 있다. 활성 영역(720) 내에 v 피트(730)가 형성될 수 있다. 예를 들면, v 피트(730)는 하나의 로케이션에서 활성 영역(720)의 성장을 지연시키는 것 그러나 다른 로케이션에서 활성 영역(720)의 성장을 지속시키는 것에 의해 형성될 수 있다. 성장은, 성장 동안의 온도, 압력, 유량(flow rate), 및/또는 프리커서들을 조정하는 것에 의해, 지연될 수 있다. v 피트(730)를 활성 영역(720)에 통합하는 것은 방출 파장을 증가시킬 수 있다.
[0052] 일부 예들에서, 광원의 방출 파장을 선택하기 위해 복수의 v 피트들(730)이 통합될 수 있다. 복수의 v 피트들(730)은 반극성 및/또는 비극성인 방출 표면들 상에 형성될 수 있다. 하나의 예에서, 도 5에서 도시되는 광원들(515)의 제2 방출 표면들(550) 상에서 복수의 v 피트들(730)이 형성될 수 있다. 다른 예에서, 도 6에서 도시되는 광원들(615)의 방출 표면들(650) 상에서 복수의 v 피트들(730)이 형성될 수 있다. 그러나, v 피트들(730)의 형성은 반극성 또는 비극성 방출 표면들로 제한되지 않으며, 대신, 극성 방출 표면들 상에 형성될 수 있다. 예를 들면, 도 3에서 도시되는 활성 영역(335)의 최상부 표면 상에서 복수의 v 피트들(730)이 형성될 수 있다. v 피트들(730)을 형성하는 것은, 방출 파장을 추가로 증가시키기 위해, 상기에서 논의되는 다른 기술들 중 일부 또는 모두와 조합하여 사용될 수 있다.
[0053] 도 8은 본 기술의 일부 실시예들에 따른 제1 예시적인 디바이스(800) 및 제2 예시적인 디바이스(805)의 개략적인 평면도를 도시한다. 제1 디바이스(800) 및 제2 디바이스(805)는, 기판 상에 기본적으로 형성되는 복수의 광원들(845, 850, 및 855)을 포함할 수 있다. 제1 광원들(845)은 제1 파장을 갖는 광을 방출하도록 구성될 수 있고, 제2 광원들(850)은 제2 파장을 갖는 광을 방출하도록 구성될 수 있으며, 제3 광원들(855)은 제3 파장을 갖는 광을 방출하도록 구성될 수 있다. 일부 예들에서, 제1 파장은 전자기 스펙트럼의 레드 영역 내에 속할 수 있고, 제2 파장은 전자기 스펙트럼의 그린 영역 내에 속할 수 있으며, 제3 파장은 전자기 스펙트럼의 블루 영역 내에 속할 수 있다.
[0054] 제1 디바이스(800)는 네 개의 다이들을 포함할 수 있는데, 그들 각각은 두 개의 제1 광원들(845), 하나의 제2 광원(850), 및 하나의 제3 광원(855)을 포함한다. 제1 디바이스(800) 내의 각각의 다이는 약 1 ㎛의 선형 치수(815)를 갖는 정사각형 형상을 가질 수 있다. 제2 디바이스(805)는 여덟 개의 제1 광원들(845), 네 개의 제2 광원들(850) 및 네 개의 제3 광원들(855)을 포함하는 하나의 다이를 포함할 수 있다. 제2 디바이스(805) 내의 다이는 약 2 ㎛의 선형 치수(820)를 갖는 정사각형 형상을 가질 수 있다. 선형 치수(820)는 마이크로 LED들에 대한 원하는 표준들을 충족하기 위해 약 5 ㎛ 이하, 약 4 ㎛ 이하, 약 3 ㎛ 이하, 또는 약 2 ㎛ 이하일 수 있다.
[0055] 제1 광원들(845), 제2 광원들(850), 및 제3 광원들(855)의 임계 치수들은 상기에서 논의되는 방출 파장들을 생성하도록 선택될 수 있다. 예를 들면, In 통합 및 방출 파장을 증가시키기 위해 임계 치수들은 감소될 수 있다. 광원들의 직경들은 임계 치수들의 예일 수 있다. 일부 예들에서, 제1 광원들(845), 제2 광원들(850), 및 제3 광원들(855)의 직경들은 약 50 nm 내지 약 1000 nm일 수 있다. 보다 구체적으로, 일부 예들에서, 제1 광원들(845)의 직경들은 약 300 nm일 수 있고, 제2 광원들(850) 및 제3 광원들(855)의 직경들은 약 500 nm일 수 있다. 다른 예들에서, 제1 광원들(855)의 직경들은 제2 광원들(850) 및 제3 광원들(855)의 직경들보다 더 작을 수 있고, 제2 광원들(850)의 직경들은 제3 광원들(855)의 직경들과 동일할 수 있거나 또는 그들보다 더 작을 수 있다.
[0056] 게다가, 제1 광원들(845), 제2 광원들(850), 및 제3 광원들(855)의 수는, 다이 내의 각각의 방출 파장에 대한 총 방출 면적이 대략 동일하도록 선택될 수 있다. 예를 들면, 제1 광원들(845)의 전체 방출 면적은 제2 광원들(850)의 전체 방출 면적의 ± 5 %, ± 10 %, ± 15 %, ± 20 %, 또는 ± 25 % 이내일 수 있다. 마찬가지로, 제1 광원들(845)의 전체 방출 면적은 제3 광원들(855)의 전체 방출 면적의 ± 5 %, ± 10 %, ± 15 %, ± 20 %, 또는 ± 25 % 이내일 수 있다. 마찬가지로, 제2 광원들(845)의 전체 방출 면적은 제3 광원들(855)의 전체 방출 면적의 ± 5 %, ± 10 %, ± 15 %, ± 20 %, 또는 ± 25 % 이내일 수 있다. 도 8에서 도시되는 예에서, 제2 광원들(850) 및 제3 광원들(855)의 직경들과 비교한 제1 광원들(845)의 더 작은 직경에 기인하여, 각각의 제2 광원(850)에 대해 두 개의 제1 광원들(845)이 있을 수 있고, 각각의 제3 광원(855)에 대해 두 개의 제1 광원들(845)이 있을 수 있다. 5 ㎛×5 ㎛ 다이와 같은 다른 예들에서, 8 개 내지 42 개의 제1 광원들(845), 3 개 내지 6 개의 제2 광원들(850), 및 2 개 또는 3 개의 제3 광원들(855)이 있을 수 있다. 대안적으로 또는 추가적으로, 제1 광원들(845), 제2 광원들(850), 및 제3 광원들(855)은, 제1 광원들(845), 제2 광원들(850), 및 제3 광원들(855)에 전기적 연결들을 제공하기 위해 콘택들에 대한 충분한 공간을 제공하도록, 및/또는 집광(light collection)의 효율성을 증가시키기 위해 반사기들에 대한 충분한 공간을 제공하도록 배열될 수 있다.
[0057] 도 9는 본 기술의 일부 실시예들에 따른 예시적인 디바이스(900)의 개략적인 사시도를 도시한다. 디바이스(900)는, 기판 상에 기본적으로 형성되는 복수의 제1 광원들(945), 복수의 제2 광원들(950), 및 복수의 제3 광원들(955)을 포함할 수 있다. 제1 광원들(945)은 제1 파장을 갖는 광을 방출하도록 구성될 수 있고, 제2 광원들(950)은 제2 파장을 갖는 광을 방출하도록 구성될 수 있으며, 제3 광원들(955)은 제3 파장을 갖는 광을 방출하도록 구성될 수 있다. 일부 예들에서, 제1 파장은 전자기 스펙트럼의 레드 영역 내에 속할 수 있고, 제2 파장은 전자기 스펙트럼의 그린 영역 내에 속할 수 있으며, 제3 파장은 전자기 스펙트럼의 블루 영역 내에 속할 수 있다.
[0058] 상기에서 논의되는 바와 같이, 제1 광원들(945), 제2 광원들(950), 및 제3 광원들(955)의 임계 치수들은 원하는 방출 파장들을 생성하도록 선택될 수 있다. 대안적으로 또는 추가적으로, 제1 광원들(945), 제2 광원들(950), 및 제3 광원들(955)의 피치는 원하는 방출 파장들을 생성하도록 선택될 수 있다. 예를 들면, 피치는 In 통합 및 방출 파장을 증가시키기 위해 증가될 수 있는데, 그 이유는 In을, 더 멀리 이격되어 있는 따라서 측면으로부터의 In 통합을 차단하지 않는 구조물들 안으로 통합시키는 것이 더 용이하기 때문이다. 대안적으로 또는 추가적으로, 인접한 제1 광원들(945) 사이의 거리, 인접한 제2 광원들(950) 사이의 거리, 및 인접한 제3 광원들(955) 사이의 거리는 원하는 방출 파장들을 생성하도록 선택될 수 있다. 예를 들면, In 통합 및 방출 파장을 증가시키기 위해, 인접한 광원들 사이의 거리는 증가될 수 있다. 인접한 광원들 사이의 거리는 인접한 광원들의 가장 가까운 측면들 사이의 간격으로서 정의될 수 있다. 일부 예들에서, 인접한 광원들 사이의 거리는 약 200 nm 내지 약 1,000 nm일 수 있다.
[0059] 대안적으로 또는 추가적으로, 활성 영역 안으로 통합되는 In의 양은 원하는 방출 파장들을 생성하도록 선택될 수 있다. 예를 들면, 약 0.10 내지 약 0.30의 In 농도가 제1 광원들(945)에 통합될 수 있고, 약 0.00 내지 약 0.15의 In 농도가 제2 광원들(950)에 통합될 수 있으며, 약 0.00 내지 약 0.05의 In 농도가 제3 광원들(955)에 통합될 수 있다. 대안적으로 또는 추가적으로, 광원들은 다양한 형상들을 갖도록 형성될 수 있다. 예를 들면, 광원들은 정사각형 메사들, 직사각형 메사들, 디스크 형상의 메사들, 원형 메사들, 정사각형 피라미드들, 스트라이프형 피라미드들, 실린더들, 막대들, 와이어들, 또는 나노와이어들을 포함할 수 있다. 제1 광원들(945), 제2 광원들(950), 및 제3 광원들(955)은 상이한 형상들 또는 동일한 형상들을 가질 수 있다.
[0060] 동일한 기판 상에서 전자기 스펙트럼의 레드, 그린, 및 블루 영역들의 방출 파장들을 갖는 광원들을 기본적으로 형성하기 위해 상기에서 논의되는 기술들 중 임의의 것 또는 모두가 조합될 수 있다. 예를 들면, 광원들의 삼차원 형상들, 광원들의 임계 치수들, 광원들의 활성 영역들 및/또는 반도체 층들 내에서의 In의 농도, 유전체 층 위로의 활성 영역들의 높이들, 광원들이 형성되는 층들의 공극률, 광원들이 형성되는 층들의 변형, 광원들의 방출 표면들의 극성, 방출 표면들에서의 v 피트들의 형성, 다이당 광원들의 수, 및/또는 인접한 광원들 사이의 간격은 원하는 방출 파장들을 제공하기 위해 조정될 수 있다.
[0061] 전술한 설명에서, 설명의 목적들을 위해, 본 기술의 다양한 실시예들의 이해를 제공하기 위해 많은 세부사항들이 기술되었다. 그러나, 특정한 실시예들이, 이들 세부사항들 중 일부가 없어도, 또는 추가적인 세부사항들을 갖고, 실시될 수 있다는 것이 기술 분야에서 숙련된 자에게는 명백할 것이다.
[0062] 여러 가지 실시예들을 개시하였지만, 실시예들의 사상으로부터 벗어나지 않으면서 다양한 수정예들, 대안적 구성예들, 및 등가예들이 사용될 수 있다는 것이 기술 분야의 숙련된 자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 방지하기 위해 다수의 널리 공지된 프로세스들 및 엘리먼트들은 설명되지 않았다. 따라서, 상기의 설명은 기술의 범위를 제한하는 것으로 간주되어서는 안된다.
[0063] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한 하위 한계값의 최소 자릿수의 단 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값 또는 그 범위에 속하는 명시되지 않은 값과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 더 좁은 범위가 포함된다. 이러한 소범위의 상위 한계값 및 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지, 둘 모두가 그러한 소범위에서 제외되는지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0064] 본원에서 그리고 첨부된 청구항들에 이용된 바와 같이, 단수 형태들은, 맥락에서 명확히 다르게 나타내지 않으면 복수의 언급들을 포함한다. 따라서, 예컨대, "재료"에 대한 언급은 복수의 그러한 재료들을 포함하고, "전구체"에 대한 언급은 하나 이상의 전구체들, 및 당업자에게 공지된 그 전구체들의 등가물들 등에 대한 언급을 포함한다.
[0065] 또한, 본 명세서에서 그리고 다음의 청구항들에서 사용되는 경우, "포함한다(comprise)", "포함하는(comprising)", "함유한다(contain)", "함유하는(containing)", "포함한다(include)", 그리고 "포함하는(including)"이란 단어들은 진술된 특징들, 인티저(integer)들, 컴포넌트들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 액트들 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 디바이스로서,
    기판;
    상기 기판 상에 형성된 유전체 층;
    제1 파장에 의해 특성화되는 제1 광을 방출하도록 구성되는 제1 광원 ― 상기 제1 광원은 상기 기판의 제1 영역 상에 기본적으로(natively) 형성되고 상기 유전체 층의 제1 개구 내에 배열됨 ―;
    상기 제1 파장과는 상이한 제2 파장에 의해 특성화되는 제2 광을 방출하도록 구성되는 제2 광원 ― 상기 제2 광원은 상기 기판의 제2 영역 상에 기본적으로 형성되고 상기 유전체 층의 제2 개구 내에 배열됨 ―; 및
    상기 제1 파장 및 상기 제2 파장과는 상이한 제3 파장에 의해 특성화되는 제3 광을 방출하도록 구성되는 제3 광원 ― 상기 제3 광원은 상기 기판의 제3 영역 상에 기본적으로 형성되고 상기 유전체 층의 제3 개구 내에 배열됨 ― 을 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 제1 광원은 반극성(semi-polar) 또는 비극성(non-polar) 중 적어도 하나인 극성을 갖는 방출 표면을 포함하는, 디바이스.
  3. 제1항에 있어서,
    상기 제1 광원은 제1 완화도(degree of relaxation)를 갖는 제1 활성 영역을 포함하고, 상기 제2 광원은 제2 완화도를 갖는 제2 활성 영역을 포함하고, 상기 제1 완화도는 상기 제2 완화도와는 상이한, 디바이스.
  4. 제1항에 있어서,
    상기 제1 광원은 제1 백분율의 In을 갖는 제1 활성 영역을 포함하고, 상기 제2 광원은 제2 백분율의 In을 갖는 제2 활성 영역을 포함하고, 상기 In의 제1 백분율은 상기 In의 제2 백분율과는 상이한, 디바이스.
  5. 제1항에 있어서,
    상기 제1 광원은 제1 형상을 갖고, 상기 제2 광원은 제2 형상을 가지며, 상기 제1 형상은 상기 제2 형상과는 상이한, 디바이스.
  6. 제1항에 있어서,
    상기 제1 광원은 GaN 또는 InGaN 중 적어도 하나를 포함하는 제1 반도체 층을 포함하는, 디바이스.
  7. 제6항에 있어서,
    상기 제1 광원은 상기 제1 반도체 층 상에 형성되는 제1 다공성 반도체 층 및 상기 제1 다공성 반도체 층 상에 형성되는 제1 완화된 반도체 층(relaxed semiconductor layer)을 더 포함하고,
    상기 제1 다공성 반도체 층은 제1 공극률을 갖는 GaN을 포함하고, 그리고
    상기 제1 완화된 반도체 층은 제1 완화도를 갖는 InGaN을 포함하는, 디바이스.
  8. 제7항에 있어서,
    상기 제2 광원은 GaN 또는 InGaN 중 적어도 하나를 포함하는 제2 반도체 층을 포함하고,
    상기 제2 광원은 상기 제2 반도체 층 상에 형성되는 제2 다공성 반도체 층 및 상기 제2 다공성 반도체 층 상에 형성되는 제2 완화된 반도체 층을 더 포함하고,
    상기 제2 다공성 반도체 층은 제2 공극률을 갖는 GaN을 포함하고,
    상기 제2 완화된 반도체 층은 제2 완화도를 갖는 InGaN을 포함하고,
    상기 제1 공극률은 상기 제2 공극률과는 상이하고, 그리고
    상기 제1 완화도는 상기 제2 완화도와는 상이한, 디바이스.
  9. 제8항에 있어서,
    상기 제1 광원의 상기 제1 완화된 반도체 층의 InGaN은 제1 백분율의 In을 갖고,
    상기 제2 광원의 상기 제2 완화된 반도체 층의 InGaN은 제2 백분율의 In을 갖고, 그리고
    상기 In의 제1 백분율은 상기 In의 제2 백분율과는 상이한, 디바이스.
  10. 제1항에 있어서,
    상기 제1 광원은 제1 임계 치수에 의해 특성화되고, 상기 제2 광원은 제2 임계 치수에 의해 특성화되며, 상기 제1 임계 치수는 상기 제2 임계 치수와는 상이한, 디바이스.
  11. 디바이스로서,
    제1 파장에 의해 특성화되는 제1 광을 방출하도록 구성되는 복수의 제1 광원들 ― 상기 복수의 제1 광원들의 각각의 제1 광원은 기판의 제1 영역 상에 기본적으로 형성됨 ―;
    제2 파장에 의해 특성화되는 제2 광을 방출하도록 구성되는 복수의 제2 광원들 ― 상기 복수의 제2 광원들의 각각의 제2 광원은 상기 기판의 제2 영역 상에 기본적으로 형성됨 ―; 및
    제3 파장에 의해 특성화되는 제3 광을 방출하도록 구성되는 복수의 제3 광원들 ― 상기 복수의 제3 광원들의 각각의 제3 광원은 상기 기판의 제3 영역 상에 기본적으로 형성됨 ― 을 포함하고,
    상기 제1 파장은 상기 제2 파장 및 상기 제3 파장과는 상이하고, 상기 제2 파장은 상기 제3 파장과는 상이한, 디바이스.
  12. 제11항에 있어서,
    상기 복수의 제1 광원들은 상기 복수의 제1 광원들 중 인접한 제1 광원들 사이에 제1 거리를 갖도록 이격되고,
    상기 복수의 제2 광원들은 상기 복수의 제2 광원들 중 인접한 제2 광원들 사이에 제2 거리를 갖도록 이격되고, 그리고
    상기 제1 거리는 상기 제2 거리와는 상이한, 디바이스.
  13. 제11항에 있어서,
    상기 복수의 제1 광원들 중 각각의 제1 광원은 제1 임계 치수에 의해 특성화되고,
    상기 복수의 제2 광원들 중 각각의 제2 광원은 제2 임계 치수에 의해 특성화되고, 그리고
    상기 제1 임계 치수는 상기 제2 임계 치수와는 상이한, 디바이스.
  14. 제13항에 있어서,
    상기 복수의 제1 광원들은 상기 복수의 제1 광원들 중 인접한 제1 광원들 사이에 제1 거리를 갖도록 이격되고,
    상기 복수의 제2 광원들은 상기 복수의 제2 광원들 중 인접한 제2 광원들 사이에 제2 거리를 갖도록 이격되고,
    상기 제1 거리는 상기 제2 거리보다 더 크고, 그리고
    상기 제1 임계 치수는 상기 제2 임계 치수보다 더 작은, 디바이스.
  15. 제13항에 있어서,
    상기 기판의 제1 영역 상에 제1 개수의 제1 광원들이 형성되고,
    상기 기판의 제2 영역 상에 제2 개수의 제2 광원들이 형성되고,
    상기 제1 광원들의 제1 개수는 상기 제2 광원들의 제2 개수보다 더 적고, 그리고
    상기 제1 임계 치수는 상기 제2 임계 치수보다 더 작은, 디바이스.
  16. 제11항에 있어서,
    상기 기판의 제1 영역은 상기 기판의 복수의 제1 부분들을 포함하고,
    상기 기판의 제2 영역은 상기 기판의 복수의 제2 부분들을 포함하고, 그리고
    상기 기판의 제3 영역은 상기 기판의 복수의 제3 부분들을 포함하는, 디바이스.
  17. 제16항에 있어서,
    상기 기판의 상기 제1 부분들의 개수는 상기 기판의 상기 제2 부분들의 개수보다 더 많은, 디바이스.
  18. 제17항에 있어서,
    상기 복수의 제1 광원들 중 각각의 제1 광원은 제1 임계 치수에 의해 특성화되고,
    상기 복수의 제2 광원들 중 각각의 제2 광원은 제2 임계 치수에 의해 특성화되고, 그리고
    상기 제1 임계 치수는 상기 제2 임계 치수보다 더 작은, 디바이스.
  19. 디바이스로서,
    제1 파장에 의해 특성화되는 제1 광을 방출하도록 구성되는 제1 광원 ― 상기 제1 광원은 기판의 제1 영역 상에 형성되고, 상기 제1 광원의 제1 반도체 층은 제1 공극률에 의해 특성화됨 ―;
    제2 파장에 의해 특성화되는 제2 광을 방출하도록 구성되는 제2 광원 ― 상기 제2 광원은 상기 기판의 제2 영역 상에 형성되고, 상기 제2 광원의 제2 반도체 층은 제2 공극률에 의해 특성화됨 ―; 및
    제3 파장에 의해 특성화되는 제3 광을 방출하도록 구성되는 제3 광원 ― 상기 제3 광원은 상기 기판의 제3 영역 상에 형성되고, 상기 제3 광원의 제3 반도체 층은 제3 공극률에 의해 특성화됨 ― 을 포함하고,
    상기 제1 파장은 상기 제2 파장 및 상기 제3 파장과는 상이하고, 상기 제2 파장은 상기 제3 파장과는 상이하고, 그리고
    상기 제1 공극률은 상기 제2 공극률 및 상기 제3 공극률과는 상이하고, 상기 제2 공극률은 상기 제3 공극률과는 상이한, 디바이스.
  20. 제19항에 있어서,
    상기 제1 광원은 반극성 또는 비극성 중 적어도 하나인 방출 표면을 포함하는, 디바이스.
KR1020237012601A 2020-09-15 2021-09-08 단일의 웨이퍼 상에 통합되는 3 컬러 광원들 KR20230065347A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/021,391 US11322649B2 (en) 2020-09-15 2020-09-15 Three color light sources integrated on a single wafer
US17/021,391 2020-09-15
PCT/US2021/049496 WO2022060611A1 (en) 2020-09-15 2021-09-08 Three color light sources integrated on a single wafer

Publications (1)

Publication Number Publication Date
KR20230065347A true KR20230065347A (ko) 2023-05-11

Family

ID=80627141

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237012601A KR20230065347A (ko) 2020-09-15 2021-09-08 단일의 웨이퍼 상에 통합되는 3 컬러 광원들

Country Status (7)

Country Link
US (1) US11322649B2 (ko)
EP (1) EP4214762A1 (ko)
JP (1) JP2023541295A (ko)
KR (1) KR20230065347A (ko)
CN (1) CN116325191A (ko)
TW (1) TWI803968B (ko)
WO (1) WO2022060611A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688829B2 (en) * 2020-12-30 2023-06-27 Meta Platforms Technologies, Llc Engineered substrate architecture for InGaN red micro-LEDs

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8026527B2 (en) * 2007-12-06 2011-09-27 Bridgelux, Inc. LED structure
US8749760B2 (en) * 2009-03-03 2014-06-10 International Business Machines Corporation Asymmetric complementary dipole illuminator
KR20110131801A (ko) 2010-05-31 2011-12-07 삼성전자주식회사 발광 소자 및 다중 파장의 광을 만드는 방법
US10038026B2 (en) * 2015-06-25 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure for bonding improvement
US10304700B2 (en) * 2015-10-20 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
WO2017192667A1 (en) 2016-05-04 2017-11-09 Schneider Jr Richard P Monolithic multicolor direct view display containing different color leds and method of making thereof
FR3068173B1 (fr) * 2017-06-27 2020-05-15 Aledia Dispositif optoelectronique
CN108878626B (zh) 2018-06-29 2020-02-18 京东方科技集团股份有限公司 一种显示面板及制作方法、显示装置
FR3087942B1 (fr) 2018-10-29 2021-09-17 Commissariat Energie Atomique Dispositif d'affichage electroluminescent multi-couleurs et procede de fabrication d'un tel dispositif

Also Published As

Publication number Publication date
JP2023541295A (ja) 2023-09-29
WO2022060611A1 (en) 2022-03-24
TW202226574A (zh) 2022-07-01
US20220085238A1 (en) 2022-03-17
US11322649B2 (en) 2022-05-03
EP4214762A1 (en) 2023-07-26
TWI803968B (zh) 2023-06-01
CN116325191A (zh) 2023-06-23

Similar Documents

Publication Publication Date Title
US10217911B2 (en) Monolithic image chip for near-to-eye display
US9478705B2 (en) Solid state light emitting devices based on crystallographically relaxed structures
US9293646B2 (en) Method of manufacture for nitride semiconductor light emitting element, wafer, and nitride semiconductor light emitting element
US9269745B2 (en) Light emitting diode having a plurality of light emitting units
US8785905B1 (en) Amber light-emitting diode comprising a group III-nitride nanowire active region
KR100986557B1 (ko) 반도체 발광소자 및 그 제조방법
JP6391207B1 (ja) 窒化物半導体紫外線発光素子
JP2009147140A (ja) 発光素子および発光素子の製造方法
KR20140066397A (ko) 복수개의 단위 발광소자들을 갖는 발광다이오드
KR20090089975A (ko) 반도체 발광소자 및 그 제조방법
KR20230065347A (ko) 단일의 웨이퍼 상에 통합되는 3 컬러 광원들
US20230066105A1 (en) Led structure and preparation method thereof
KR102623826B1 (ko) 변형 완화 구조를 통합한 led 전구체
WO2022059125A1 (ja) 窒化物半導体紫外線発光素子
WO2021260850A1 (ja) 窒化物半導体紫外線発光素子及びその製造方法
KR20140085195A (ko) 복수개의 단위 발광소자들을 갖는 발광다이오드
US6875995B2 (en) Heterogeneous bandgap structures for semiconductor devices and manufacturing methods therefor
KR100700530B1 (ko) 요철 구조를 가진 발광 다이오드 및 그 제조 방법
TWI797700B (zh) 磊晶結構及微型發光元件
KR20170086237A (ko) 질화물계 반도체층 및 그 성장 방법
WO2024062256A1 (en) Monolithic array of semiconductor devices, template wafer, method of manufacturing a template wafer, and method of manufacturing an array of semiconductor devices
CN117393669A (zh) 一种led结构及发光装置
KR20110092525A (ko) 반도체 발광소자 제조방법