KR20230062701A - 반도체 다이 스택 - Google Patents

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KR20230062701A
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KR
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die
core die
support pattern
insulating layer
semiconductor
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KR1020210146778A
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김진웅
이미선
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에스케이하이닉스 주식회사
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    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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Abstract

베이스 다이 및 상기 베이스 다이 상에 적층된 코어 다이들을 포함하는 반도체 다이 스택이 설명된다. 상기 베이스 다이 및 상기 코어 다이들은, 각각 반도체 기판, 상기 반도체 기판의 전면 상에 형성된 전면 패시베이션층, 상기 반도체 기판의 후면 상에 형성된 후면 패시베이션층, 상기 반도체 기판 및 상기 전면 패시베이션층을 수직으로 관통하는 관통비아, 상기 전면 패시베이션층 상에 형성된 범프, 지지 패턴, 및 본딩 절연층을 포함할 수 있다. 상기 범프, 상기 지지 패턴, 및 상기 본딩 절연층의 상면들은 공면일 수 있다. 상기 범프는 상기 관통 비아와 수직으로 정렬되도록 배치될 수 있다. 상기 지지 패턴은 상기 관통 비아 및 상기 범프와 이격되도록 배치될 수 있다. 상기 지지 패턴들은 로우 방향으로 평행하게 연장하는 다수의 로우 바들 및 컬러 방향으로 평행하게 연장하는 다수의 컬럼 바들을 포함할 수 있다.

Description

반도체 다이 스택{Semiconductor Die Stack}
본 개시는 다수의 반도체 다이들을 갖는 반도체 다이 스택에 관한 것이다.
다수의 반도체 다이들을 갖는 반도체 다이 스택이 제안되었다.
본 개시의 실시예들이 해결하고자 하는 과제는 지지 패턴들을 갖는 반도체 다이들을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 상기 반도체 다이들을 포함하는 반도체 다이 스택을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 상기 반도체 다이 스택을 갖는 반도체 모듈을 갖는 반도체 다이들을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 지지 패턴들을 갖는 반도체 다이들을 형성하는 방법을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 상기 반도체 다이들을 포함하는 반도체 다이 스택을 형성하는 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 다이 스택은 베이스 다이; 및 상기 베이스 다이 상에 적층된 코어 다이들을 포함할 수 있다. 상기 베이스 다이 및 상기 코어 다이들은, 각각 반도체 기판; 상기 반도체 기판의 전면 상에 형성된 전면 패시베이션층; 상기 반도체 기판의 후면 상에 형성된 후면 패시베이션층; 상기 반도체 기판 및 상기 전면 패시베이션 층을 수직으로 관통하는 관통 비아; 상기 전면 패시베이션층 상에 형성된 범프, 지지 패턴, 및 본딩 절연층을 포함할 수 있다. 상기 범프, 상기 지지 패턴, 및 상기 본딩 절연층의 상면들은 공면일 수 있다. 상기 범프는 상기 관통 비아와 수직으로 정렬되도록 배치될 수 있다. 상기 지지 패턴은 상기 관통 비아 및 상기 범프와 이격되도록 배치될 수 있다. 상기 지지 패턴들은 로우 방향으로 평행하게 연장하는 다수의 로우 바들 및 컬러 방향으로 평행하게 연장하는 다수의 컬럼 바들을 포함할 수 있다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 모듈은 인터포저; 및 상기 인터포저 상에 실장된 로직 소자 및 반도체 다이 스택을 포함할 수 있다. 상기 반도체 다이 스택은 베이스 다이; 상기 베이스 다이 상에 적층된 하부 코어 다이; 상기 하부 코어 다이 상에 적층된 중간 코어 다이; 상기 중간 코어 다이 상에 적층된 상부 코어 다이; 및 상기 상부 코어 다이 상에 적층된 탑 다이를 포함할 수 있다. 상기 베이스 다이와 상기 하부 코어 다이는 면-대-면 방식으로 본딩 및 적층될 수 있다. 상기 중간 코어 다이, 상기 상부 코어 다이, 및 상기 탑 다이는 각각, 페이스-다운 방식으로 본딩 및 적층될 수 있다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 다이 스택을 형성하는 방법은 반도체 기판의 전면 상에 전면 패시베이션 층을 형성하고, 상기 반도체 기판을 관통하는 관통 비아를 형성하고, 상기 전면 패시베이션층 상에 범프 및 지지 패턴을 형성하고, 상기 전면 패시베이션층 상에 상기 범프 및 상기 지지 패턴을 감싸는 본딩 절연층을 형성하고, 및 상기 반도체 기판의 후면 상에 후면 패시베이션 층을 형성하여 베이스 다이, 하부 코어 다이, 중간 코어 다이, 및 상부 코어 다이를 형성하고, 상기 베이스 다이 상에 상기 하부 코어 다이를 면-대면- 방식으로 본딩 및 적층하고, 및 상기 하부 코어 다이 상에 상기 중간 코어 다이 및 상기 상부 코어 다이를 페이스-다운 방식으로 적층하는 것을 포함할 수 있다.
본 개시에 따르면, 베이스 다이와 하부 코어 다이의 본딩 절연층들이 직접적으로 접촉 및 본딩되므로, 언더필 또는 EMC를 필요로 하지 않으며, 공극이 없고, 물리적으로 강한 본딩을 얻을 수 있다. 코어 다이들의 후면 패시베이션 층들 및 본딩 절연층들과 탑 다이의 본딩 절연층이 직접적으로 접촉 및 본딩되므로 역시 언더필 또는 EMC를 필요로 하지 않으며, 공극이 없고, 물리적으로 강한 본딩을 얻을 수 있다.
본 개시에 따르면 반도체 기판의 전면 상에 형성된 지지 패턴들에 의하여 반도체 다이들의 열이 스프레딩(spreading) 및 디시페이팅(dissipating)될 수 있고, 반도체 다이들을 물리적으로 지지할 수 있다. 따라서, 본딩 공정 중 가해지는 열이 반도체 기판 내의 전기적 회로들에 전달되는 것이 완화될 수 있고, 본딩 공정 중 가해지는 압력에 대하여 반도체 다이들을 물리적으로 지지할 수 있다.
도 1은 본 개시의 일 실시예에 의한 반도체 모듈을 개략적으로 보이는 사시도이다.
도 2a는 본 개시의 일 실시예에 의한 반도체 다이 스택를 개략적으로 보이는 종단면도이고, 도 2b는 반도체 다이들이 스택되는 것을 개략적으로 보이는 종단면도이다.
도 3a는 본 개시의 일 실시예에 의한 베이스 다이를 개략적으로 보이는 종단면도이다.
도 3b는 본 개시의 일 실시예에 의한 코어 다이들을 개략적으로 보이는 종단면도이다.
도 3c는 본 개시의 일 실시예에 의한 탑 다이를 개략적으로 보이는 종단면도이다.
도 4a 내지 4f는 본 개시의 다양한 실시예들에 의한 반도체 다이들의 탑 뷰(top views)들이다.
도 5a 내지 5e는 본 개시의 일 실시예에 의한 반도체 다이를 형성하는 방법을 설명하는 도면들이다.
도 6은 본 개시의 일 실시예에 의한 베이스 다이를 형성하는 방법을 설명하는 도면이다.
도 7a 내지 7e는 본 개시의 일 실시예에 의한 반도체 다이 스택을 형성하는 방법을 설명하는 도면들이다.
도 7f는 본 개시의 일 실시예에 의한 반도체 다이 스택이 인터포저 상에 실장된 것을 보이는 종단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 개시의 일 실시예에 의한 반도체 모듈(100)을 개략적으로 보이는 사시도이다. 도 1을 참조하면, 본 개시의 일 실시예에 의한 반도체 모듈(100)은 인터포저(10) 상에 배치된 로직 소자(20) 및 반도체 다이 스택(40)를 포함할 수 있다. 일 실시예에서, 반도체 모듈(100)은 인터포저(10)의 중앙 영역 상에 배치된 로직 소자(20)와 로직 소자(20)의 측방에 배치된 반도체 다이 스택들(40)을 포함할 수 있다. 인터포저(10)는 실리콘, 세라믹, 또는 프리프레그(prepreg)를 포함할 수 있다. 인터포저(10)는 로직 소자(20)와 반도체 다이 스택(40)을 전기적으로 연결하기 위한 금속 배선들을 포함할 수 있다. 로직 소자(20)는 마이크로프로세서를 포함할 수 있다. 반도체 다이 스택(40)은 수직으로 적층된 다수의 다이들(41, 43a-43c, 45)을 포함할 수 있다. 로직 소자(20)와 반도체 다이 스택(40)은 인터포저(10) 내의 전기 배선들을 통하여 서로 전기적으로 연결될 수 있다. 반도체 모듈(100)은 적층된 다수의 반도체 다이들(41, 43a-43c, 45)을 포함하므로, 고용량 메모리를 제공할 수 있다. 다수의 반도체 다이들(41, 43a-43c, 45)은 메모리 반도체 소자를 포함할 수 있다. 따라서, 반도체 모듈(100)은 로직 소자(20)와 가깝게 위치한 반도체 다이들(41, 43a-43c, 45)을 포함하므로, 빠르게 동작할 수 있다. 즉, 반도체 모듈(100)은 고대역폭 메모리(high bandwidth memory, HBM)을 제공할 수 있다.
도 2a는 본 개시의 일 실시예에 의한 반도체 다이 스택(40)를 개략적으로 보이는 종단면도이고, 도 2b는 반도체 다이들(41, 43a-43c, 45)이 스택되는 것을 개략적으로 보이는 종단면도이다. 도 2a 및 2b를 참조하면, 본 개시의 일 실시예에 의한 반도체 다이 스택(40)은 인터포저(10) 상에 실장된(mounted) 베이스 다이(41), 및 베이스 다이(41) 상에 적층된 다수의 코어 다이들(43a-43c) 및 탑 다이(45)를 포함할 수 있다.
베이스 다이(41)와 하부 코어 다이(43a)는 면-대-면(face-to-face) 방식으로 적층될 수 있다. 예를 들어, 베이스 다이(41)의 전면(S1)과 하부 코어 다이(43)의 전면(S1)이 서로 마주보도록 본딩 및 적층될 수 있다. 구체적으로, 베이스 다이(41)의 범프들(71)과 하부 코어 다이(43)의 범프들(71)이 직접적으로 본딩될 수 있고, 베이스 다이(41)의 지지 패턴들(73)과 하부 코어 다이(43a)의 지지 패턴들(73)이 직접적으로 본딩될 수 있고, 및 베이스 다이(41)의 본딩 절연층(67)이 하부 코어 다이(43a)의 본딩 절연층(67)과 직접적으로 본딩될 수 있다.
코어 다이들(43a-43c)은 페이스-다운(face-down) 방식으로 적층될 수 있다. 즉, 코어 다이들(43a-43c)은 전면(S1)이 아래쪽을 향하고 후면(S2)이 위쪽을 향하도록 본딩 및 적층될 수 있다. 예를 들어, 하부 코어 다이(43a)의 후면(S2)과 중간 코어 다이(43b)의 전면(S1)이 서로 접촉하도록 하부 코어 다이(43a) 상에 중간 코어 다이(43b)가 본딩 및 적층될 수 있고, 중간 코어 다이(43b)의 후면(S2)과 상부 코어 다이(43c)의 전면(S1)이 서로 접촉하도록 중간 코어 다이(43b) 상에 상부 코어 다이(43c)가 본딩 및 적층될 수 있다. 따라서, 하부 코어 다이(43a)의 관통 비아들(62)의 상단부와 중간 코어 다이(43b)의 범프들(71)이 직접적으로 본딩될 수 있고, 중간 코어 다이(43b)의 관통 비아들(62)의 상단부와 상부 코어 다이(43c)의 범프들(71)이 직접적으로 본딩될 수 있고, 및 상부 코어 다이(43c)의 관통 비아들(62)의 상단부와 탑 다이(45)의 범프들(71)이 직접적으로 본딩될 수 있다. 또한, 하부 코어 다이(43a)의 후면 패시베이션 층(69)과 중간 코어 다이(43b)의 본딩 절연층(67) 및 지지 패턴들(73)이 직접적으로 접촉할 수 있고, 중간 코어 다이(43b)의 후면 패시베이션 층(69)과 상부 코어 다이(43c)의 본딩 절연층(67) 및 지지 패턴들(73)이 직접적으로 접촉할 수 있고, 및 상부 코어 다이(43c)의 후면 패시베이션 층(69)과 탑 다이(45)의 본딩 절연층(67) 및 지지 패턴들(73)이 직접적으로 접촉할 수 있다.
저전력 소비 및 고속 동작을 위하여 반도체 다이 스택(40)의 높이는 점차 작아지고 있다. 이를 달성하기 위하여, 본 개시는 반도체 다이들(41, 43a-43c, 45)의 두께를 얇게 하는 것을 제안한다. 또한, 본 개시는 반도체 다이들(41, 43a-43c, 45) 사이의 본딩 간격을 줄이는 것을 제안한다.
반도체 다이들(41, 43a-43c, 45)의 두께가 얇아지면, 본딩 및 스택 공정에서, 반도체 다이들(41, 43a-43c, 45)이 본딩을 위한 열과 압력을 버티지 못하고 휘어지거나 부러질 수 있다.
또한, 반도체 다이들(41, 43a-43c, 45) 사이의 본딩 간격을 줄이기 위하여 솔더 범프를 생략하면 반도체 다이들(41, 43a-43c, 45) 사이에 언더필 또는 EMC가 채워지지 못하여 반도체 다이 스택(40)의 물리적 및 기계적 강도가 약화될 수 있다.
본 개시에 따르면, 반도체 다이 스택(40)의 높이를 줄이기 위하여, 반도체 다이들(41, 43a-43c, 45)의 두께를 얇게 하고, 및 반도체 다이들(41, 43a-43c, 45)의 간격을 없앨 수 있다.
구체적으로, 베이스 다이(41)의 범프들(71)과 하부 코어 다이(43a)의 범프들(71)이 솔더 범프 없이 직접적으로 본딩될 수 있다. 코어 다이들(43a-43c)과 탑 다이(45)의 관통 비아들(62)과 범프들(71)이 솔더 범프 및 추가 범프 없이 직접적으로 본딩될 수 있다.
본딩 절연층(67)과 후면 패시베이션 층(69)은 동일한 물질을 포함할 수 있다. 따라서, 본딩 절연층(67)과 후면 패시베이션 층(69)의 화학적 및 물리적으로 강한 본딩이 달성될 수 있다. 반도체 다이들(41, 43a-43c, 45)의 강하고 안정적인 본딩이 제공될 수 있다.
본 개시에 따르면, 베이스 다이(41)와 하부 코어 다이(43a)의 본딩 절연층들(67)이 직접적으로 접촉 및 본딩되므로, 언더필 또는 EMC를 필요로 하지 않으며, 공극이 없고, 물리적으로 강한 본딩을 얻을 수 있다. 코어 다이들(43a-43c)의 후면 패시베이션 층들(69) 및 본딩 절연층들(67)과 탑 다이(45)의 본딩 절연층(67)이 직접적으로 접촉 및 본딩되므로 역시 언더필 또는 EMC를 필요로 하지 않으며, 공극이 없고, 물리적으로 강한 본딩을 얻을 수 있다.
본 개시에 따르면 반도체 기판(60)의 전면 상에 형성된 지지 패턴들(73)에 의하여 반도체 다이들(41, 43a-43c, 45)의 열이 스프레딩(spreading) 및 디시페이팅(dissipating)될 수 있고, 반도체 다이들(41, 43a-43c, 45)을 물리적으로 지지할 수 있다. 예를 들어, 본딩 공정 중 가해지는 열이 반도체 기판(60) 내의 전기적 회로들에 전달되는 것을 완화할 수 있고, 본딩 공정 중 가해지는 압력에 대하여 반도체 다이들(41, 43a-43c, 45)을 물리적으로 지지할 수 있다.
도 3a는 본 개시의 일 실시예에 의한 베이스 다이(41)를 개략적으로 보이는 종단면도이다. 도 3a를 참조하면, 본 개시의 일 실시예에 의한 베이스 다이(41)는 반도체 기판(60), 전면 패시베이션 층(61), 씨드층(64) 상의 범프들(71) 및 지지 패턴들(73), 본딩 절연층(67), 관통 비아들(62), 후면 패시베이션 층(69), 및 패드 패턴들(75)을 포함할 수 있다.
베이스 다이(41)의 반도체 기판(60)은 실리콘 웨이퍼 및 실리콘 웨이퍼 상에 형성된 인터페이스 회로, 컨트롤 회로, 및 테스트 회로를 포함할 수 있다. 각 회로들은 트랜지스터들, 전도성 배선들, 전도성 비아들, 캐퍼시터들, 및 다수의 절연층들을 포함할 수 있다.
전면 패시베이션 층(61)은 반도체 기판(60)의 전면(S1) 상에 전체적으로 형성될 수 있다. 전면 패시베이션 층(61)은 반도체 기판(60) 내의 전기적 회로들을 물리적 및 전기적으로 보호할 수 있다. 전면 패시베이션 층(61)은 반도체 기판(60) 내의 전기적 구성 요소들과 지지 패턴들(73)을 절연할 수 있다. 전면 패시베이션 층(61)은 실리콘 질화물(SiN), 폴리이미드(polyimide), 또는 기타 무기 절연물들 중 적어도 하나를 포함할 수 있다.
관통 비아들(62)은 반도체 기판(60) 및 전면 패시베이션 층(61)의 중앙부를 수직으로 관통할 수 있다. 관통 비아들(62)은 구리 같은 금속 필라(pillar)를 포함할 수 있다. 관통 비아들(62)은 반도체 기판(60) 내부의 전기 회로들과 전기적으로 연결될 수 있다.
관통 비아들(62)과 수직으로 정렬되도록 전면 패시베이션 층(61) 상에 씨드층들(64)을 포함하는 범프들(71)이 형성될 수 있다. 씨드층들(64)은 TiN 같은 배리어 금속층, 및 구리(Cu) 또는 니켈(Ni) 같은 씨드 금속층을 포함할 수 있다. 범프들(71)은 구리(Cu) 같은 금속을 포함할 수 있다. 범프들(71)은 관통 비아들(62)과 전기적으로 연결될 수 있다. 일 실시예에서, 관통 비아들(62)과 범프들(71)의 씨드층들(64) 사이에 입출력 패드들이 배치될 수 있다. 입출력 패드들은 알루미늄 같은 금속을 포함할 수 있다.
전면 패시베이션 층(61) 상에 지지 패턴들(73)이 형성될 수 있다. 지지 패턴들(73)은 관통 비아들(62) 및 반도체 기판(60) 내의 전도성 구성 요소들과 전기적으로 절연될 수 있다. 즉, 지지 패턴들(73)은 전기적 신호를 전달하지 않을 수 있다. 지지 패턴들(73)은 범프들(71)과 동일한 수직 두께를 가질 수 있다. 예를 들어, 지지 패턴들(73)의 상면들과 범프들(71)의 상면들은 공면일 수 있다.
본딩 절연층(67)은 범프들(71) 및 지지 패턴들(73)을 감싸도록 전면 패시베이션 층(61) 상에 형성될 수 있다. 본딩 절연층(67)은 본딩 공정에서, 범프들(71) 및 지지 패턴들(73)의 원자적 확산을 방지할 수 있다. 본딩 절연층(67)은 실리콘 질화물(SiN)을 포함할 수 있다. 본딩 절연층(67)의 상면은 범프들(71) 및 지지 패턴들(73)의 상면들과 공면일 수 있다. 일 실시예에서, 본딩 절연층(67)의 상면은 범프들(71) 및 지지 패턴들(73)의 상면들보다 낮게 리세스 될 수 있다.
후면 패시베이션 층(69)은 반도체 기판(60)의 후면(S2) 상에 컨포멀하게 형성될 수 있다. 후면 패시베이션 층(69)은 본딩 절연층(67)과 동일한 물질을 포함할 수 있다.
패드 패턴들(75)은 관통 비아들(62)과 수직으로 정렬되도록 반도체 기판(60)의 후면(S2) 상에 형성될 수 있다. 패드 패턴들(75)은 구리 같은 금속을 포함할 수 있다.
도 3b는 본 개시의 일 실시예에 의한 코어 다이들(43a-43c)을 개략적으로 보이는 종단면도이다. 도 3b를 참조하면, 본 개시의 일 실시예에 의한 코어 다이들(43a-43c)은 반도체 기판(60), 전면 패시베이션 층(61), 씨드층들(64)을 가진 범프들(71) 및 지지 패턴들(73), 본딩 절연층(67), 관통 비아들(62), 및 후면 패시베이션 층(69)을 포함할 수 있다. 전면 패시베이션 층(61), 씨드층들(64), 범프들(71), 지지 패턴들(73), 및 본딩 절연층(67)은 반도체 기판(60)의 상면 상에 형성될 수 있다. 관통 비아들(62)은 반도체 기판(60)을 수직으로 관통할 수 있다. 후면 패시베이션 층(69)은 반도체 기판(60)의 하면 상에 형성될 수 있다. 예를 들어, 코어 다이(43a-43c)는 디램(DRAM) 같은 메모리 소자를 포함할 수 있다. 코어 다이(43a-43c)의 반도체 기판(60)은 실리콘 웨이퍼 및 실리콘 웨이퍼 상에 형성된 메모리 회로들을 포함할 수 있다. 메모리 회로들은 트랜지스터들, 전도성 배선들, 전도성 비아들, 캐퍼시터들, 및 다수의 절연층들을 포함할 수 있다. 도 3a의 베이스 다이(41)와 비교하여, 후면 상의 패드 패턴들(75)이 생략될 수 있다.
도 3c는 본 개시의 일 실시예에 의한 탑 다이(45)를 개략적으로 보이는 종단면도이다. 도 3c를 참조하면, 본 개시의 일 실시예에 의한 탑 다이(45)는 반도체 기판(60), 전면 패시베이션 층(61), 씨드층들(64)을 갖는 범프들(71) 및 지지 패턴들(73), 및 본딩 절연층(67)을 포함할 수 있다. 도 3a 및 3b를 참조하여 설명된 베이스 다이(41) 및 코어 다이(43a-43c)와 비교하여, 관통 비아들(62)이 생략될 수 있다. 또한, 후면 패시베이션 층(69)도 생략될 수 있다. 탑 다이(45)의 반도체 기판(60)은 코어 다이(43a-43c)의 반도체 기판(60)보다 두꺼울 수 있다. 탑 다이(45)는 코어 다이(43-43c)와 동일하게 메모리 소자를 포함할 수 있다. 예를 들어, 탑 다이(45)의 반도체 기판(60)은 실리콘 웨이퍼 및 실리콘 웨이퍼 상에 형성된 메모리 회로들을 포함할 수 있다. 일 실시예에서, 탑 다이(45)는 관통 비아들(62)을 더 포함할 수 있다. 일 실시예에서, 탑 다이(45)는 도 2b의 후면 패시베이션 층(69)을 더 포함할 수 있다.
도 4a 내지 4f는 본 개시의 다양한 실시예들에 의한 반도체 다이들(41, 43a-43c, 45)의 탑 뷰(top views)들이다. 도 4a 내지 4f를 참조하면, 본 개시의 실시예들에 의한 반도체 다이들(41, 43a-43c, 45)은 상면 상에 배치된 범프들(71), 지지 패턴들(73) 및 본딩 절연층(67)을 포함할 수 있다. 범프들(71)은 반도체 다이들(41, 43a-43c, 45)의 중앙 영역에 하나 이상의 행(row)을 이루도록 배열될 수 있다. 예를 들어, 다수의 범프들(71)이 2행으로 배열된 것이 도시되었다. 다수의 범프들(71)은 서로 이격될 수 있다. 지지 패턴들(73)은 에지 지지 패턴들(73a) 및 중앙 지지 패턴들(73b)을 포함할 수 있다. 에지 지지 패턴들(73a)은 반도체 다이들(41, 43a-43c, 45)의 에지들과 각각 인접하게 배치될 수 있다. 중앙 지지 패턴들(73b)은 반도체 다이들(41, 43a-43c, 45)의 중앙 영역 내에 배치될 수 있다. 언급되었듯이, 중앙 지지 패턴들(73b)은 범프들(71)과 이격될 수 있다.
도 4a를 참조하면, 에지 지지 패턴들(73a)은 반도체 다이들(41, 43a-43c, 45)의 에지들을 따라 연장하는 라인(line) 모양 또는 프레임(frame) 모양을 가질 수 있다. 일 실시예에서, 에지 지지 패턴들(73a)은 하프-프레임(half-frame) 모양을 가질 수 있다. 일 실시예에서, 에지 지지 패턴들(73a)은 쿼터-프레임(quarter-frame) 모양을 가질 수 있다. 각 중앙 지지 패턴들(73b)은 에지 지지 패턴들(73a)로부터 중앙으로 연장하는 바들(bars) 모양을 가질 수 있다. 예를 들어, 중앙 지지 패턴들(73b)은 로우 방향으로 연장하는 모양을 가진 로우 바들 및 컬럼 방향으로 연장하는 모양을 가진 컬럼 바들을 포함할 수 있다. 에지 지지 패턴들(73a)과 중앙 지지 패턴들(73b)은 연결될 수 있다.
도 4b를 참조하면, 중앙 지지 패턴들(73b)은 에지 지지 패턴들(73a)로부터 중앙으로 연장하는 구불구불한(serpentine) 모양을 가질 수 있다. 예를 들어, 중앙 지지 패턴들(73b)은 로우 방향으로 연장하는 세그먼트들 및 컬럼 방향으로 연장하는 세그먼트들을 가질 수 있다.
도 4c 및 4d를 참조하면, 에지 지지 패턴들(73a)은 다수로 분리될 수 있다. 예를 들어, 에지 지지 패턴들(73a)은 다수의 바들(bars) 또는 다수의 세그먼트들(segments) 모양을 가질 수 있다.
도 4e를 참조하면, 에지 지지 패턴들(73a)은 다수의 바들 또는 다수의 세그먼트들 모양을 가질 수 있고, 중앙 지지 패턴들(73b)은 다수의 로우 바들 및 다수의 컬럼 바들 모양을 가질 수 있다. 중앙 지지 패턴들(73b) 중 일부는 에지 지지 패턴들(73a)과 연결될 수 있고, 중앙 지지 패턴들(73b) 중 다른 일부는 에지 지지 패턴들(73a)과 분리될 수 있다. 일 실시예에서, 에지 지지 패턴들(73a)은 하프-프레임 모양 또는 쿼터-프레임 모양을 가질 수 있다. 중앙 지지 패턴들(73b)은 교번하도록(alternatively) 배열된 다수의 로우 바들 및 다수의 컬럼 바들을 포함할 수 있다.
도 4f를 참조하면, 중앙 지지 패턴들(73b)은 스퀘어 모양을 가질 수 있다. 중앙 지지 패턴들(73b)은 에지 지지 패턴들(73a)과 연결될 수 있다.
도 4a 내지 4f에서, 에지 지지 패턴들(73a)은 생략될 수도 있다.
도 4a 내지 4f를 참조하면, 지지 패턴들(73)은 로우 방향 및 컬럼 방향으로 연장하는 다수의 에지 지지 패턴들(73a) 및 중앙 지지 패턴들(73b)를 포함할 수 있다. 따라서, 반도체 다이들(41, 432a-43c, 45)의 로우 방향 및 컬럼 방향으로 물리적 압력을 모두 완화시킬 수 있고, 및 반도체 다이들(41, 432a-43c, 45)의 휨 또는 크랙을 방지할 수 있다.
지지 패턴들(73)은 다수 개로 분리된 에지 지지 패턴들(73a) 및 중앙 지지 패턴들(73b)을 포함할 수 있다. 또는, 지지 패턴들(73)은 구불구불한 형태를 가질 수 있다. 예를 들어, 로우 바들(또는 로우 세그먼트들)의 일 단부들과 컬럼 바들(또는 컬럼 세그먼트들)의 일 단부들이 구불구불한 모양을 갖도록 연결될 수 있다. 따라서, 에지 지지 패턴들(73a) 및 중앙 지지 패턴들(73b)은 로우 방향 및 컬럼 방향으로 열적 및 물리적 압력에 대해 유연성을 가질 수 있고 크랙(crack)에 대해 저항성을 가질 수 있다.
지지 패턴들(73)의 총 표면적 및 총 체적은 범프들(71)의 총 표면적 및 총 체적보다 충분히 클 수 있다. 따라서, 반도체 다이들(41, 43a-43c, 45)에서 발생하는 열이 지지 패턴들(73)을 통하여 효과적으로 스프레딩 및 디스페이팅될 수 있다.
도 5a 내지 5e는 본 개시의 일 실시예에 의한 반도체 다이를 형성하는 방법을 설명하는 도면들이다. 도 5a를 참조하면, 본 개시의 일 실시예에 의한 반도체 다이를 형성하는 방법은 실리콘 웨이퍼 상에 형성된 전기 회로들 및 절연층들을 갖는 반도체 기판(60)을 준비하고, 반도체 기판(60)을 수직으로 관통하는 관통 비아들(62)을 형성하고, 및 반도체 기판(60)의 전면(S1) 상에 전면 패시베이션 층(61)을 형성하는 것을 포함할 수 있다. 전면 패시베이션 층(61)을 형성하는 것은 증착 공정 또는 코팅 공정을 수행하여 반도체 기판(60)의 전면(S1) 상에 실리콘 질화물(SiN), 폴리이미드(polyimide), 또는 기타 무기 절연물들 중 적어도 하나를 형성하는 것을 포함할 수 있다. 관통 비아들(62)을 형성하는 것은 반도체 기판(60) 내에 깊은 홀을 형성하고, 홀 내에 전도체를 채우고, 및 반도체 기판(60)을 박막화(thinning)하는 것을 포함할 수 있다. 따라서, 관통 비아들(62)은 반도체 기판(60)을 관통할 수 있다. 관통 비아들(62)을 형성하는 것은 도금 공정을 수행하여 구리(Cu, copper) 필라들(pillars)을 형성하는 것을 포함할 수 있다. 관통 비아들(62)의 상단부들 상에 입출력 패드들(미도시)이 더 형성될 수 있다. 금속 패드들은 전면 패시베이션 층(61) 상으로 노출될 수 있다. 관통 비아들(62)의 하단부들도 노출될 수 있다.
도 5b를 참조하면, 상기 방법은 전면 패시베이션 층(61) 상에 씨드층(64)을 형성하고, 도금 마스크 패턴(M)을 형성하는 것을 더 포함할 수 있다. 씨드층(64)은 관통 비아들(62)의 상단부들과 전기적으로 연결될 수 있다. 씨드층(64)은 배리어 금속층 및 도금 금속층을 포함할 수 있다. 예를 들어, 씨드층(64)은 티타늄 질화물 같은 배리어 금속층 및 구리 같은 도금 금속층을 포함할 수 있다. 일 실시예에서, 도금 금속층은 니켈 또는 티타늄 같은 금속을 포함할 수도 있다. 도금 마스크 패턴(M)은 포토레지스트를 포함할 수 있다. 도금 마스크 패턴(M)은 씨드층(64)을 노출하는 다수의 홀들(H)을 포함할 수 있다.
도 5c를 참조하면, 상기 방법은 도금 공정을 수행하여 홀들(H) 내에 범프들(71) 및 지지 패턴들(73)을 형성하는 것을 더 포함할 수 있다. 즉, 범프들(71)과 지지 패턴들(73)은 동시에 형성될 수 있고, 및 동일한 물질을 포함할 수 있다. 예를 들어, 범프들(71)과 지지 패턴들(73)은 구리를 포함할 수 있다. 범프들(71)과 지지 패턴들(73)의 상면들은 공면일 수 있다.
도 5d를 참조하면, 상기 방법은 스트립(strip) 공정 또는 애슁(ashing) 공정을 수행하여 도금 마스크(M)를 제거하고, 및 에칭 공정을 수행하여 도금 마스크(M) 밑에 매립되어 있던 씨드층(64)의 일부를 제거하는 것을 더 포함할 수 있다. 씨드층(64)은 범프들(71) 및 지지 패턴들(73)의 하부에만 잔존할 수 있다. 범프들(71) 및 지지 패턴들(73) 사이에 전면 패시베이션 층(61)이 노출될 수 있다.
도 5e를 참조하면, 상기 방법은 증착 공정 및 평탄화 공정을 수행하여 범프들(71) 사이에 본딩 절연층(67)을 형성하는 것을 더 포함할 수 있다. 본딩 절연층(67)은 CVD (chemical vapor deposition) 공정 또는 PVD (physical vapor deposition) 공정 같은 증착 공정을 수행하여 전면 패시베이션 층(61) 상에 범프들(71) 및 지지 패턴들(73)을 덮는 절연물을 형성하고, 및 CMP (chemical mechanical polishing) 같은 평탄화 공정 또는 에칭 공정을 수행하여 형성될 수 있다. 본딩 절연층(67)은 실리콘 질화물(SiN)을 포함할 수 있다. 범프들(71) 및 지지 패턴들(73)이 구리를 포함하므로, 본딩 절연층(67)은 실리콘 산화물(SiO2)을 포함하지 않을 수 있다.
일 실시예에서, 도 5f를 참조하여, 상기 방법은 CMP 공정 또는 에치-백 공정을 수행하여 본딩 절연층(67)의 상면을 리세스하는 것을 더 포함할 수 있다. 본딩 절연층(67)의 상면은 범프들(71) 및 지지 패턴들(73)의 상면들 보다 낮아질 수 있다.
도 5g를 참조하면, 상기 방법은 반도체 기판(60)의 후면(S2) 상에 후면 패시베이션 층(69)을 형성하는 것을 더 포함할 수 있다. 후면 패시베이션 층(69)은 본딩 절연층(67)과 동일한 물질을 포함할 수 있다. 후면 패시베이션 층(69)은 실리콘 질화물(SiN)을 포함할 수 있다. 후면 패시베이션 층(69)을 형성하는 것은 반도체 기판(60)의 하부를 부분적으로 리세스하여 관통 비아들(62)의 하단부들을 돌출시키고, 및 관통 비아들(62)의 하단부들을 감싸도록 반도체 기판(60)의 하면 상에 후면 패시베이션 물질층을 형성하고, 및 CMP 같은 평탄화 공정 또는 에칭 공정을 수행하여 관통 비아들(62)의 하단부들을 노출시키는 것을 포함할 수 있다. 도 5a 내지 5g를 참조하여 설명된 공정들을 수행하여 코어 다이들(43a-43c)이 완성될 수 있다.
도 6은 본 개시의 일 실시예에 의한 베이스 다이(41)를 형성하는 방법을 설명하는 도면이다. 도 6을 참조하면, 도 5a 내지 5g를 참조하여 설명된 다이의 하면 상의 후면 패시베이션 층(69) 상에 관통 비아들(62)과 정렬된 패드 패턴들(75)을 형성하는 것을 더 포함할 수 있다. 패드 패턴들(75)을 형성하는 것은 도 3a 내지 3c를 참조하여 설명된 공정들을 수행하는 것을 포함할 수 있다. 예를 들어, 패드 패턴들(75)도 씨드 물질 및 구리를 포함할 수 있다. 도 5a 내지 도 5g 및 도 6을 참조하여 설명된 공정들을 수행하여 베이스 다이(41)가 완성될 수 있다.
도 7a 내지 7e는 본 개시의 일 실시예에 의한 반도체 다이 스택(40)을 형성하는 방법을 설명하는 도면들이다. 도 7a를 참조하면, 본 개시의 일 실시예에 의한 반도체 다이 스택(40)을 형성하는 방법은 베이스 다이(41) 및 하부 코어 다이(43a)의 본딩 절연층들(67), 범프들(71), 및 지지 패턴들(73)의 표면들을 플라즈마 처리하는 것을 포함할 수 있다. 플라즈마 처리는 질소(N2), 산소(O2), 또는 (H2) 중 적어도 하나를 포함하는 가스 조합을 이용하여 100℃ 내지 400℃ 정도의 온도에서 본딩 절연층(67)의 표면을 가공하는 것을 포함할 수 있다. 플라즈마 처리에 의해, 베이스 다이(41)의 본딩 절연층(67) 및 하부 코어 다이(43a)의 본딩 절연층(67)의 접착력이 강화될 수 있다.
도 7b를 참조하면, 상기 방법은 제1 본딩 공정을 수행하여 베이스 다이(41)의 전면 상에 하부 코어 다이(43a)의 전면을 면-대-면 방식으로 본딩 및 접착하는 것을 더 포함할 수 있다. 제1 본딩 공정은 하부 코어 다이(43a)를 가열 및 가압하여 베이스 다이(41)의 전면 상에 하부 코어 다이(43a)의 전면을 본딩하는 것을 포함할 수 있다. 베이스 다이(41)의 범프들(71)과 하부 코어 다이(43a)의 범프들(71)이 직접적으로 본딩될 수 있고, 베이스 다이(41)의 지지 패턴들(73)과 하부 코어 다이(43a)의 지지 패턴들(73)이 직접적으로 본딩될 수 있다. 또한, 베이스 다이(41)의 본딩 절연층(67)과 하부 코어 다이(43a)의 본딩 절연층(67)이 직접적으로 본딩될 수 있다.
도 7c를 참조하면, 상기 방법은 하부 코어 다이(43a)의 후면 패시베이션 층(69) 및 중간 코어 다이(43b)의 전면 패시베이션 층(61)을 플라즈마 처리하는 것을 더 포함할 수 있다.
도 7d를 참조하면, 상기 방법은 제2 본딩 공정을 수행하여 하부 코어 다이(43a)의 후면 상에 중간 코어 다이(43b)의 전면을 본딩 및 적층하는 것을 더 포함할 수 있다. 제2 본딩 공정은 중간 코어 다이(43b)를 가열 및 가압하여 중간 코어 다이(43b)의 전면을 하부 코어 다이(43a)의 후면 상에 본딩하는 것을 포함할 수 있다.
도 7e를 참조하면, 상기 방법은 도 7a 내지 7d를 참조하여 설명된 공정들을 응용하여 중간 코어 다이(43b) 상에 상부 코어 다이(43c)를 본딩 및 적층하고, 및 상부 코어 다이(43c) 상에 탑 다이(45)를 본딩 및 적층하는 것을 포함할 수 있다. 도 7a 내지 7e를 참조하여 설명된 공정들을 수행하여, 반도체 다이 스택(40)이 완성될 수 있다.
도 7f는 본 개시의 일 실시예에 의한 반도체 다이 스택(40)이 인터포저(10) 상에 실장된 것을 보이는 종단면도이다. 도 7f를 참조하면, 인터포저(10) 상에 반도체 다이 스택(40)이 실장될 수 있다. 인터포저(10)의 접속 패드들(12)과 반도체 다이 스택(40)의 베이스 다이(41)의 패드 패턴들(75)이 솔더 범프들(15)을 통하여 서로 전기적으로 연결될 수 있다. 인터포저(10)와 반도체 다이 스택(40)의 사이에 언더필 또는 EMC (Epoxy Molding Compound)가 채워질 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 반도체 모듈
10: 인터포저 12: 접속 패드
15: 솔더 범프 20: 로직 소자
40: 반도체 스택 41: 베이스 다이
43a-43c: 코어 다이 45: 탑 다이
60: 반도체 기판 61: 전면 패시베이션 층
62: 관통 비아 64: 씨드층
67: 본딩 절연층 69: 후면 패시베이션 층
71: 범프 73: 지지 패턴
73a: 에지 지지 패턴 73B: 중앙 지지 패턴
75: 패드 패턴
S1: 전면 S2: 후면
M: 도금 마스크 H: 홀

Claims (34)

  1. 베이스 다이; 및
    상기 베이스 다이 상에 적층된 코어 다이들을 포함하고,
    상기 베이스 다이 및 상기 코어 다이들은, 각각:
    반도체 기판;
    상기 반도체 기판의 전면 상에 형성된 전면 패시베이션 층;
    상기 반도체 기판의 후면 상에 형성된 후면 패시베이션 층;
    상기 반도체 기판 및 상기 전면 패시베이션 층을 수직으로 관통하는 관통 비아;
    상기 전면 패시베이션 층 상에 형성된 범프, 지지 패턴, 및 본딩 절연층을 포함하고,
    상기 범프, 상기 지지 패턴, 및 상기 본딩 절연층의 상면들은 공면이고,
    상기 범프는 상기 관통 비아와 수직으로 정렬되도록 배치되고,
    상기 지지 패턴은 상기 관통 비아 및 상기 범프와 이격되도록 배치되고, 및
    상기 지지 패턴들은 로우 방향으로 평행하게 연장하는 다수의 로우 바들 및 컬러 방향으로 평행하게 연장하는 다수의 컬럼 바들을 포함하는 반도체 다이 스택.
  2. 제1항에 있어서,
    상기 코어 다이들은:
    상기 베이스 다이 상에 적층된 하부 코어 다이;
    상기 하부 코어 다이 상에 적층된 중간 코어 다이; 및
    상기 중간 코어 다이 상에 적층된 상부 코어 다이를 포함하고,
    상기 베이스 다이의 범프와 상기 하부 코어 다이의 범프가 직접적으로 본딩되고,
    상기 베이스 다이의 지지 패턴과 상기 하부 코어 다이의 지지 패턴이 직접적으로 본딩되고, 및
    상기 베이스 다이의 본딩 절연층과 상기 하부 코어 다이의 본딩 절연층이 직접적으로 접촉하는 반도체 다이 스택.
  3. 제2항에 있어서,
    상기 하부 코어 다이의 상기 관통 비아와 상기 중간 코어 다이의 상기 범프가 직접적으로 본딩되고,
    상기 하부 코어 다이의 상기 후면 패시베이션 층과 상기 중간 코어 다이의 상기 지지 패턴 및 상기 본딩 절연층이 직접적으로 접촉하고,
    상기 중간 코어 다이의 상기 관통 비아와 상기 상부 코어 다이의 상기 범프가 직접적으로 본딩되고,
    상기 중간 코어 다이의 상기 후면 패시베이션 층과 상기 상부 코어 다이의 상기 지지 패턴 및 상기 본딩 절연층이 직접적으로 접촉하는 반도체 다이 스택.
  4. 제2항에 있어서,
    상기 후면 패시베이션 층과 상기 본딩 절연층은 실리콘 질화물을 포함하는 반도체 다이 스택.
  5. 제2항에 있어서,
    상기 범프, 상기 지지 패턴, 및 상기 본딩 절연층의 상면들은 공면인 반도체 다이 스택.
  6. 제2항에 있어서,
    상기 다수의 로우 바들 및 상기 다수의 컬럼 바들은 서로 분리된 반도체 다이 스택.
  7. 제2항에 있어서,
    상기 다수의 로우 바들 및 상기 다수의 컬럼 바들은 교번하도록(alternating) 배열된 반도체 다이 스택.
  8. 제2항에 있어서,
    상기 로우 바들 및 상기 컬럼 바들은 구불구불한 모양으로 연결된 반도체 다이 스택.
  9. 제2항에 있어서,
    상기 지지 패턴은 각 상기 반도체 다이들의 에지와 인접하게 배치된 에지 지지 패턴 및 상기 반도체 다이의 중앙 영역에 배치된 중앙 지지 패턴을 포함하고,
    상기 에지 지지 패턴은 상기 에지들을 따라 연장하는 라인 모양을 갖고,
    상기 중앙 지지 패턴은 상기 에지 지지 패턴으로부터 상기 반도체 다이들의 중앙 영역으로 연장하는 바 또는 세그먼트 모양을 갖는 반도체 다이 스택.
  10. 인터포저; 및
    상기 인터포저 상에 실장된 로직 소자 및 반도체 다이 스택을 포함하고,
    상기 반도체 다이 스택은:
    베이스 다이;
    상기 베이스 다이 상에 적층된 하부 코어 다이;
    상기 하부 코어 다이 상에 적층된 중간 코어 다이;
    상기 중간 코어 다이 상에 적층된 상부 코어 다이; 및
    상기 상부 코어 다이 상에 적층된 탑 다이를 포함하고,
    상기 베이스 다이와 상기 하부 코어 다이는 면-대-면 방식으로 본딩 및 적층되고, 및
    상기 중간 코어 다이, 상기 상부 코어 다이, 및 상기 탑 다이는 각각, 페이스-다운 방식으로 본딩 및 적층된 반도체 모듈.
  11. 제10항에 있어서,
    상기 베이스 다이, 상기 하부 코어 다이, 상기 중간 코어 다이, 및 상기 상부 코어 다이는, 각각:
    전기적 회로를 포함하는 반도체 기판;
    상기 반도체 기판의 전면 상의 전면 패시베이션 층;
    상기 반도체 기판의 후면 상의 후면 패시베이션 층;
    상기 전면 패시베이션 층 및 상기 반도체 기판을 수직으로 관통하는 관통 비아;
    상기 전면 패시베이션 층 상의 범프 및 지지 패턴; 및
    상기 전면 패시베이션 층 상에 형성되어 상기 범프 및 상기 지지 패턴을 감싸는 본딩 절연층을 포함하고,
    상기 범프는 상기 관통 비아와 수직으로 정렬되고 및 상기 관통 비아를 통하여 상기 반도체 기판 내의 전기적 회로와 전기적으로 연결되고,
    상기 지지 패턴은 상기 관통 비아와 이격되어 상기 반도체 기판 내의 상기 전기적 회로와 전기적으로 연결되지 않는 반도체 모듈.
  12. 제11항에 있어서,
    상기 후면 패시베이션 층과 상기 본딩 절연층은 동일한 물질인 반도체 모듈.
  13. 제11항에 있어서,
    상기 범프, 상기 지지 패턴, 및 상기 본딩 절연층의 상면들은 공면인 반도체 모듈.
  14. 제11항에 있어서,
    상기 지지 패턴은 로우 방향으로 연장하는 다수의 로우 바들 및 컬럼 방향으로 연장하는 다수의 컬럼 바들을 포함하는 반도체 모듈.
  15. 제11항에 있어서,
    상기 지지 패턴은 각 상기 반도체 다이들의 에지와 인접하게 배치된 에지 지지 패턴 및 상기 반도체 다이의 중앙 영역에 배치된 중앙 지지 패턴을 포함하고,
    상기 에지 지지 패턴은 상기 에지들을 따라 연장하는 라인 모양을 갖고,
    상기 중앙 지지 패턴은 상기 에지 지지 패턴으로부터 상기 반도체 다이들의 중앙 영역으로 연장하는 바 또는 세그먼트 모양을 갖는 반도체 모듈.
  16. 제15항에 있어서,
    상기 중앙 지지 패턴은 로우 방향으로 연장하는 로우 세그먼트들 및 컬럼 방향으로 연장하는 컬럼 세그먼트들을 갖는 구불구불한 모양으로 연장하는 반도체 모듈.
  17. 제11항에 있어서,
    상기 베이스 다이의 범프와 상기 하부 코어 다이의 범프가 직접적으로 본딩되고,
    상기 배이스 다이의 지지 패턴과 상기 하부 코어 다이의 지지 패턴이 직접적으로 본딩되고, 및
    상기 베이스 다이의 본딩 절연층과 상기 하부 코어 다이의 본딩 절연층이 직접적으로 접촉하는 반도체 모듈.
  18. 제11항에 있어서,
    상기 하부 코어 다이의 상기 관통 비아와 상기 중간 코어 다이의 상기 범프가 직접적으로 본딩되고,
    상기 하부 코어 다이의 상기 후면 패시베이션 층과 상기 중간 코어 다이의 상기 지지 패턴 및 상기 본딩 절연층이 직접적으로 접촉하고,
    상기 중간 코어 다이의 상기 관통 비아와 상기 상부 코어 다이의 상기 범프가 직접적으로 본딩되고,
    상기 중간 코어 다이의 상기 후면 패시베이션 층과 상기 상부 코어 다이의 상기 지지 패턴 및 상기 본딩 절연층이 직접적으로 접촉하는 반도체 모듈.
  19. 제11항에 있어서,
    상기 탑 다이는:
    전기적 회로를 포함하는 반도체 기판;
    상기 반도체 기판의 전면 상의 전면 패시베이션 층;
    상기 전면 패시베이션 층 상의 범프 및 지지 패턴; 및
    상기 전면 패시베이션 층 상에 형성되어 상기 범프 및 상기 지지 패턴을 감싸는 본딩 절연층을 포함하고,
    상기 상부 코어 다이의 상기 관통 비아와 상기 탑 다이의 상기 범프가 직접적으로 본딩되고,
    상기 상부 코어 다이의 상기 후면 패시베이션 층과 상기 탑 다이의 상기 지지 패턴 및 상기 본딩 절연층이 직접적으로 접촉하는 반도체 모듈.
  20. 제10항에 있어서,
    상기 인터포저는 상면 상의 접속 패드를 포함하고,
    상기 베이스 다이는 후면 상의 패드 패턴을 포함하고,
    상기 인터포저의 상기 접속 패드와 상기 베이스 다이의 상기 패드 패턴은 솔더 범프를 통하여 본딩되는 반도체 모듈.
  21. 반도체 기판의 전면 상에 전면 패시베이션 층을 형성하고,
    상기 반도체 기판을 관통하는 관통 비아를 형성하고,
    상기 전면 패시베이션 층 상에 범프 및 지지 패턴을 형성하고,
    상기 전면 패시베이션 층 상에 상기 범프 및 상기 지지 패턴을 감싸는 본딩 절연층을 형성하고; 및
    상기 반도체 기판의 후면 상에 후면 패시베이션 층을 형성하여 베이스 다이, 하부 코어 다이, 중간 코어 다이, 및 상부 코어 다이를 형성하고,
    상기 베이스 다이 상에 상기 하부 코어 다이를 면-대면- 방식으로 본딩 및 적층하고,
    상기 하부 코어 다이 상에 상기 중간 코어 다이 및 상기 상부 코어 다이를 페이스-다운 방식으로 적층하는 것을 포함하는 반도체 다이 스택 형성 방법.
  22. 제21항에 있어서,
    상기 베이스 다이의 상기 범프와 상기 하부 코어 다이의 상기 범프가 직접적으로 본딩되고,
    상기 베이스 다이의 상기 지지 패턴과 상기 하부 코어 다이의 상기 지지 패턴이 직접적으로 본딩되고, 및
    상기 베이스 다이의 상기 본딩 절연층과 상기 하부 코어 다이의 상기 본딩 절연층이 직접적으로 본딩되는 반도체 다이 스택 형성 방법.
  23. 제22항에 있어서,
    상기 베이스 다이의 상기 본딩 절연층과 상기 하부 코어 다이의 상기 본딩 절연층을 본딩하는 것은
    상기 베이스 다이의 상기 본딩 절연층과 상기 하부 코어 다이의 상기 본딩 절연층을 플라즈마 처리하고, 및
    상기 베이스 다이의 상기 본딩 절연층과 상기 하부 코어 다이의 상기 본딩 절연층을 가열 및 가압하는 것을 포함하는 반도체 다이 스택 형성 방법.
  24. 제21항에 있어서,
    상기 하부 코어 다이의 상기 관통 비아와 상기 중간 코어 다이의 상기 범프가 직접적으로 본딩되고, 및
    상기 하부 코어 다이의 상기 후면 패시베이션 층과 상기 중간 코어 다이의 상기 지지 패턴 및 상기 본딩 절연층이 직접적으로 접촉하는 반도체 다이 스택 형성 방법.
  25. 제24항에 있어서,
    상기 하부 코어 다이의 상기 후면 패시베이션 층과 상기 중간 코어 다이의 상기 본딩 절연층을 본딩하는 것은
    상기 하부 코어 다이의 상기 후면 패시베이션 층과 상기 중간 코어 다이의 상기 본딩 절연층을 플라즈마 처리하고, 및
    상기 하부 코어 다이의 상기 후면 패시베이션 층과 상기 중간 코어 다이의 상기 본딩 절연층을 가열 및 가압하는 것을 포함하는 반도체 다이 스택 형성 방법.
  26. 제21항에 있어서,
    상기 중간 코어 다이의 상기 관통 비아와 상기 상부 코어 다이의 상기 범프가 직접적으로 본딩되고, 및
    상기 중간 코어 다이의 상기 후면 패시베이션 층과 상기 상부 코어 다이의 상기 지지 패턴 및 상기 본딩 절연층이 직접적으로 접촉하는 반도체 다이 스택 형성 방법.
  27. 제21항에 있어서,
    상기 본딩 절연층과 상기 후면 패시베이션 층은 동일한 물질을 포함하는 반도체 다이 스택 형성 방법.
  28. 제21항에 있어서,
    상기 범프 및 상기 지지 패턴을 형성하는 것은:
    상기 전면 패시베이션 층 상에 씨드층을 형성하고,
    상기 씨드층 상에 도금 마스크를 형성하고,
    도금 공정을 수행하여 상기 범프 및 상기 지지 패턴을 동시에 형성하는 것을 포함하는 반도체 다이 스택 형성 방법.
  29. 제21항에 있어서,
    상기 범프, 상기 지지 패턴, 및 상기 본딩 절연층의 상면들은 공면인 반도체 다이 스택 형성 방법.
  30. 제21항에 있어서,
    상기 지지 패턴은 로우 방향으로 연장하는 다수의 로우 바들 및 컬럼 방향으로 연장하는 다수의 컬럼 바들을 포함하는 반도체 다이 스택 형성 방법.
  31. 제30항에 있어서,
    상기 다수의 로우 바들 및 상기 다수의 컬럼 바들은 서로 분리된 반도체 다이 스택 형성 방법.
  32. 제30항에 있어서,
    상기 다수의 로우 바들 및 상기 다수의 컬럼 바들은 교번하도록(alternating) 배열된 반도체 다이 스택 형성 방법.
  33. 제30항에 있어서,
    상기 로우 바들 및 상기 컬럼 바들은 구불구불한 모양으로 연결된 반도체 다이 스택 형성 방법.
  34. 제30항에 있어서,
    상기 지지 패턴은 각 상기 반도체 다이들의 에지와 인접하게 배치된 에지 지지 패턴 및 상기 반도체 다이의 중앙 영역에 배치된 중앙 지지 패턴을 포함하고,
    상기 에지 지지 패턴은 상기 에지들을 따라 연장하는 라인 모양을 갖고,
    상기 중앙 지지 패턴은 상기 에지 지지 패턴으로부터 상기 반도체 다이들의 중앙 영역으로 연장하는 바 또는 세그먼트 모양을 갖는 반도체 다이 스택 형성 방법.
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