KR20230062643A - 증착 및 에칭을 위한 반도체 프로세싱 챔버들 - Google Patents

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KR20230062643A
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puck
less
channel
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코칸 찬드라 폴
라비쿠마르 팟틸
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

예시적인 반도체 기판 지지체들은 샤프트(shaft) 및 플래튼(platen)을 갖는 페데스탈(pedestal)을 포함할 수 있다. 반도체 기판 지지체들은 커버 플레이트(cover plate)를 포함할 수 있다. 커버 플레이트는 커버 플레이트의 제1 표면을 따라 플래튼과 결합될 수 있다. 커버 플레이트는 제1 표면 반대편의 커버 플레이트의 제2 표면에 리세스(recess)된 채널(channel)을 정의할 수 있다. 반도체 기판 지지체들은 커버 플레이트의 제2 표면과 결합된 퍽(puck)을 포함할 수 있다. 퍽은 전극을 통합할 수 있다. 퍽은 커버 플레이트에 정의된 리세스된 채널에 유체적으로 접근하기 위해 퍽을 통해 수직으로 연장되는 복수의 구멍들을 정의할 수 있다.

Description

증착 및 에칭을 위한 반도체 프로세싱 챔버들
[0001] 본 출원은 "증착 및 에칭을 위한 반도체 프로세싱 챔버들"이라는 발명의 명칭으로 2020년 9월 8일에 출원된 미국 특허 출원 번호 17/014,177의 이점 및 우선권을 주장하며, 이로써 이 출원은 그 전체 내용이 인용에 의해 본원에 포함된다.
[0002] 본 기술은, 모두 2020년 9월 8일에 동시 출원되고 발명의 명칭이 다음과 같은 다음 출원들에 관한 것이다: "단일 챔버 유동성 막 형성 및 처리들"(대리인 문서 번호: 44018206US01 (1190509)), 및 "증착 및 에칭을 위한 반도체 프로세싱 챔버들"(대리인 문서 번호: 44018155US01 (1190407)). 이로써 이들 출원들 각각은 모든 목적들을 위해 그 전체 내용이 인용에 의해 포함된다.
[0003] 본 기술은 반도체 프로세싱(processing)에 관한 것이다. 보다 구체적으로, 본 기술은 유동성 막들을 포함하는 재료들을 증착 및 처리하기 위한 시스템들 및 방법들에 관한 것이다.
[0004] 집적 회로들은 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능하게 된다. 기판 상에 패터닝된 재료를 생성하려면 노출된 재료의 형성 및 제거에 대한 제어된 방법들을 필요로 한다. 디바이스(device) 크기들이 계속해서 축소됨에 따라, 재료 형성이 후속 동작들에 영향을 미칠 수 있다. 예를 들어, 갭(gap) 충전 동작들에서, 반도체 기판 상에 형성된 트렌치(trench) 또는 다른 피처(feature)를 충전하기 위해 재료가 형성되거나 또는 증착될 수 있다. 피처들은 더 높은 종횡비들 및 감소된 임계 치수들에 의해 특징지어질 수 있으므로, 이들 충전 동작들이 어려울 수 있다. 예를 들어, 피처의 최상부에서 그리고 측벽들을 따라 증착이 일어날 수 있기 때문에, 계속되는 증착은 피처 내의 측벽들 사이를 포함하여 피처를 핀치오프(pinch off)할 수 있고, 피처 내에 공극들을 생성할 수 있다. 이는 디바이스 성능 및 후속 프로세싱 동작들에 영향을 줄 수 있다.
[0005] 따라서, 고품질 디바이스들 및 구조들을 생산하는데 사용될 수 있는 개선된 시스템들 및 방법들에 대한 요구가 존재한다. 이들 및 다른 요구들은 본 기술에 의해 해결된다.
[0006] 예시적인 반도체 기판 지지체들은 샤프트(shaft) 및 플래튼(platen)을 갖는 페데스탈(pedestal)을 포함할 수 있다. 반도체 기판 지지체들은 커버 플레이트(cover plate)를 포함할 수 있다. 커버 플레이트는 커버 플레이트의 제1 표면을 따라 플래튼과 결합될 수 있다. 커버 플레이트는 제1 표면 반대편의 커버 플레이트의 제2 표면에 리세스(recess)된 채널(channel)을 정의할 수 있다. 반도체 기판 지지체들은 커버 플레이트의 제2 표면과 결합된 퍽(puck)을 포함할 수 있다. 퍽은 전극을 통합할 수 있다. 퍽은 커버 플레이트에 정의된 리세스된 채널에 유체적으로 접근하기 위해 퍽을 통해 수직으로 연장되는 복수의 구멍들을 정의할 수 있다.
[0007] 일부 실시예들에서, 플래튼은 플래튼을 가로지르는 유체 채널을 정의할 수 있다. 리세스된 채널은 제1 리세스된 채널일 수 있고, 커버 플레이트는 제1 리세스된 채널의 반경방향 외측에 제2 리세스된 채널을 정의할 수 있다. 제1 리세스된 채널은 커버 플레이트에 정의된 제1 측방향 채널로부터 유체적으로 접근될 수 있다. 제2 리세스된 채널은 커버 플레이트에 정의된 제2 측방향 채널로부터 유체적으로 접근될 수 있다. 지지체들은 제1 리세스된 채널 상에 안착된 제1 채널 커버를 포함할 수 있다. 제1 채널 커버는 제1 채널 커버를 통한 복수의 구멍들을 정의할 수 있다. 제1 채널 커버를 통한 복수의 구멍들의 각각의 구멍은 퍽을 통해 수직으로 연장되는 복수의 구멍들 중 대응하는 구멍과 정렬될 수 있다. 지지체들은 플래튼, 커버 플레이트, 및 퍽을 통해 연장되는 리프트 핀(lift pin) 조립체를 포함할 수 있다. 리프트 핀 조립체는 리프트 핀, 라이너(liner), 홀더(holder), 및 카운터웨이트(counterweight)를 포함할 수 있다. 라이너 주위에 그리고 홀더를 통해 배기 경로가 정의될 수 있다. 지지체들은 페데스탈의 샤프트를 통해 연장되는 RF 로드(rod)를 포함할 수 있다. RF 로드는 퍽 내에 배치된 전도성 커넥터(connector)에 의해 전극과 전기적으로 결합될 수 있다. 지지체들은 RF 로드의 길이를 따라 RF 로드 주위로 연장되는 로드 절연체를 포함할 수 있다. 페데스탈은 허브에 안착될 수 있으며, 로드 절연체는 허브를 통해 연장될 수 있다. 지지체들은 퍽 내의 전도성 커넥터 주위로 연장되는 퍽 절연체를 포함할 수 있다. 로드 절연체는 퍽 절연체 내에 적어도 부분적으로 안착될 수 있다. 페데스탈 및 커버 플레이트는 커버 플레이트에서 로드 절연체로 연장되는 퍼지(purge) 경로를 정의할 수 있다. 퍼지 경로는 로드 절연체의 내부 및 외부를 따라 계속될 수 있다.
[0008] 본 기술의 일부 실시예들은 반도체 프로세싱(processing) 시스템들을 포함할 수 있다. 시스템들은 챔버(chamber) 본체를 포함할 수 있다. 시스템들은 반도체 기판을 지지하도록 구성된 기판 지지체를 포함할 수 있다. 기판 지지체는 샤프트 및 플래튼을 갖는 페데스탈을 포함할 수 있다. 기판 지지체는 커버 플레이트를 포함할 수 있다. 커버 플레이트는 커버 플레이트의 제1 표면을 따라 플래튼과 결합될 수 있다. 커버 플레이트는 제1 표면 반대편의 커버 플레이트의 제2 표면에 리세스된 채널을 정의할 수 있다. 기판 지지체는 커버 플레이트의 제2 표면과 결합된 퍽을 포함할 수 있다. 퍽은 전극을 통합할 수 있다. 퍽은 커버 플레이트에 정의된 리세스된 채널에 유체적으로 접근하기 위해 퍽을 통해 수직으로 연장되는 복수의 구멍들을 정의할 수 있다. 시스템들은 페이스플레이트(faceplate)를 포함할 수 있다. 챔버 본체, 기판 지지체, 및 페이스플레이트는 프로세싱 구역을 정의할 수 있다. 챔버들은 페이스플레이트와 결합된 고주파 플라즈마 소스(plasma source)를 포함할 수 있다. 시스템들은 기판 지지체와 결합된 저주파 플라즈마 소스를 포함할 수 있다.
[0009] 일부 실시예들에서 기판 지지체는 정전 척(chuck)을 포함할 수 있다. 반도체 프로세싱 시스템은 또한 기판 지지체와 결합된 DC 전력 공급기를 포함할 수 있다. 저주파 플라즈마 소스는 약 2 MHz 이하에서 작동하도록 구성될 수 있다. 고주파 플라즈마 소스는 약 20 % 이하의 듀티 사이클(duty cycle)로 약 20 kHz 이하의 펄싱(pulsing) 주파수에서 약 13.56 MHz 이상에서 작동하도록 구성될 수 있다. 고주파 플라즈마 소스는 약 5 W 이하의 유효 전력에서 플라즈마를 생성하도록 구성될 수 있다. 리세스된 채널은 제1 리세스된 채널일 수 있다. 커버 플레이트는 제1 리세스된 채널의 반경방향 외측에 제2 리세스된 채널을 정의할 수 있다. 제1 리세스된 채널은 커버 플레이트에 정의된 제1 측방향 채널로부터 유체적으로 접근될 수 있다. 제2 리세스된 채널은 커버 플레이트에 정의된 제2 측방향 채널로부터 유체적으로 접근될 수 있다. 시스템들은 제1 리세스된 채널 상에 안착된 제1 채널 커버를 포함할 수 있다. 제1 채널 커버는 제1 채널 커버를 통한 복수의 구멍들을 정의할 수 있다. 제1 채널 커버를 통한 복수의 구멍들의 각각의 구멍은 퍽을 통해 수직으로 연장되는 복수의 구멍들 중 대응하는 구멍과 정렬될 수 있다. 시스템들은, 기판 지지체와 결합되고 기판 지지체를 통해 고주파 플라즈마 소스를 실질적으로 접지하도록 구성된 제1 L-C 필터(filter)를 포함할 수 있다. 시스템들은, 페이스플레이트와 결합되고 저주파 플라즈마 소스를 챔버 본체에 실질적으로 접지하도록 구성된 제2 L-C 필터를 포함할 수 있다.
[0010] 이러한 기술은 종래의 시스템들 및 기술들에 비해 많은 이점들을 제공할 수 있다. 예를 들어, 본 기술에 따른 기판 지지체들을 이용함으로써, 개선된 냉각 및 플라즈마 관리가 제공될 수 있다. 추가적으로, 본 기술의 실시예들에 따라 증착을 수행함으로써, 증착 동작들 동안 반복 가능한 플라즈마 생성이 생산될 수 있다. 이들 및 다른 실시예들은, 이들의 이점들 및 특징들 중 많은 이점들 및 특징들과 함께, 아래의 설명 및 첨부된 도면들을 참조해 더 상세히 설명된다.
[0011] 본 명세서 및 도면들의 나머지 부분들을 참조함으로써 개시된 기술의 특성 및 이점들에 대한 추가적인 이해가 구현될 수 있다.
[0012] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0013] 도 2는 본 기술의 일부 실시예들에 따른 챔버의 개략적인 부분 단면도를 도시한다.
[0014] 도 3은 본 기술의 일부 실시예들에 따른 기판 지지 조립체의 개략적인 부분 단면도를 도시한다.
[0015] 도 4a는 본 기술의 일부 실시예들에 따른 커버 플레이트의 개략적인 분해 사시도를 도시한다.
[0016] 도 4b는 본 기술의 일부 실시예들에 따른 커버 플레이트의 개략적인 부분 단면도를 도시한다.
[0017] 도 5a는 본 기술의 일부 실시예들에 따른 기판 지지 조립체의 개략적인 부분 단면도를 도시한다.
[0018] 도 5b는 본 기술의 일부 실시예들에 따른 홀더의 개략도를 도시한다.
[0019] 도 6a는 본 기술의 일부 실시예들에 따른 기판 지지 조립체의 개략적인 부분 단면도를 도시한다.
[0020] 도 6b는 본 기술의 일부 실시예들에 따른 절연체의 개략적인 부분 단면도를 도시한다.
[0021] 도 7은 본 기술의 일부 실시예들에 따른 프로세싱 방법의 예시적인 동작들을 도시한다.
[0022] 도면들 중 여러 도면이 개략도들로서 포함되어 있다. 도면들은 예시적 목적들을 위한 것이며, 실척대로 도시된 것으로 구체적으로 언급되지 않는 한 실척대로 도시된 것으로 간주되지 않음을 이해해야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 실제 표현들과 비교하여 모든 양태들 또는 정보를 포함하지 않을 수 있으며, 예시적 목적들을 위해 과장된 재료를 포함할 수 있다.
[0023] 첨부된 도면들에서, 유사한 컴포넌트(component)들 및/또는 피처들은 동일한 참조 라벨(label)을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트들은 참조 라벨 다음의 유사한 컴포넌트들 간을 구분하는 문자에 의해 구분될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용되는 경우에는, 설명은 문자와 상관없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 대해 적용될 수 있다.
[0024] 비정질 실리콘은 희생 재료로서, 예를 들어 더미 게이트(dummy gate) 재료로서, 또는 트렌치 충전 재료로서를 포함하여, 다수의 구조들 및 프로세스들을 위한 반도체 디바이스 제조에 사용될 수 있다. 갭 충전 동작들에서, 일부 프로세싱은 증착의 등각성을 제한하기 위해 프로세스 조건들 하에서 형성된 유동성 막들을 사용할 수 있고, 이는 증착된 재료가 기판 상의 피처들을 더 잘 충전하도록 허용할 수 있다. 유동성 실리콘 재료는 상대적으로 많은 양들의 수소를 특징으로 할 수 있으며, 다른 형성된 막들보다 밀도가 낮을 수 있다. 결과적으로, 생성된 막들을 경화시키기 위해 후속 처리 동작들이 수행될 수 있다. 종래의 기술은 UV 경화 프로세스를 사용하여 수소를 제거하고 막을 프로세싱할 수 있다. 그러나, UV 경화는 상당한 막 수축을 발생시킬 수 있으며, 이는 피처들 상에 응력을 유발할 뿐만 아니라 구조 내에 공극들을 생성할 수 있다. 추가적으로, 처리는 증착 챔버와 별도의 챔버에서 형성되고, 이는 프로세싱 시간을 증가시켜 처리량을 감소시킬 것이다.
[0025] 피처 크기들이 계속해서 축소됨에 따라, 유동성 막들은, 더 높은 종횡비들을 추가로 특징으로 할 수 있는 좁은 피처들에 대해 어려움을 겪을 수 있다. 예를 들어, 피처의 측벽들 상의 증착으로 인해 피처의 핀칭(pinching)이 더 쉽게 발생할 수 있으며, 이는 작은 피처 크기들에서 피처 내로의 추가의 흐름을 더 제한할 수 있고, 공극들을 생성할 수 있다. 일부 종래의 유동성 막 형성은 원격 용량 결합 플라즈마 구역에서 또는 챔버와 결합된 원격 플라즈마 소스 유닛에서 라디칼(radical)들을 생성함으로써 수행될 수 있다. 그러나, 높은 종횡비의 피처들에서 순환 형성의 경우 이 프로세스는 신뢰할 수 없는 증착을 제공할 수 있다. 예를 들어, 라디칼들이 페이스플레이트와 같은 챔버 컴포넌트들을 통과할 때, 재결합은 라디칼 유출물들의 일관된 제공에 어려움을 줄 수 있다. 추가적으로, 원격 플라즈마 소스들은 작은 피치 피처들 내에서 증착량을 제한하지 못할 수 있다. 이는 피처 내에서 과다 증착시킬 수 있으며, 이 경우 처리 유출물들의 완전한 침투를 제한하거나 또는 막을 수 있다. 이는 나중의 프로세싱 동안 손상을 발생시킬 수 있고, 이는 폐기된 기판들로 이어질 수 있다.
[0026] 본 기술은, 고주파 및 저주파 전력 소스들을 분리하고 짧은 시간 기간들 동안 저-전력의 반복 가능한 플라즈마 생성이 수행되도록 허용하는 트리거 시퀀스(trigger sequence)를 사용함으로써 이들 제한들을 극복할 수 있다. 이는 트렌치 충전 동안 증착을 엄격하게 제어된 양으로 제한할 수 있을 뿐만 아니라, 후속 처리 동작 동안 완전한 처리를 보장할 수 있다. 추가적으로, 본 기술은 각각의 증착 사이클로 안정적이고 반복 가능한 온도의 보장을 증가시키기 위해 처리 동작들 동안 온도 드리프트(drift)를 더 잘 제어할 수 있는 기판 지지 조립체들을 통합할 수 있다. 아래에서 논의되는 플라즈마 프로세싱 동작들이 수행될 수 있는 본 기술의 일부 실시예들에 따른 챔버의 일반적인 양태들을 설명한 후, 특정 챔버 구성들 및 방법론이 논의될 수 있다. 설명된 기술들이 임의의 개수의 재료들에 대한 다수의 막 형성 프로세스들을 개선하기 위해 사용될 수 있기 때문에, 본 기술은 논의된 특정 막들, 챔버들, 또는 프로세싱에 제한되도록 의도되지 않는다는 것을 이해해야 하며, 다양한 프로세싱 챔버들 및 동작들에 적용 가능할 수 있다.
[0027] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버(100)의 단면도를 도시한다. 도면은 본 기술의 하나 이상의 양태들을 통합하고 및/또는 본 기술의 실시예들에 따라 하나 이상의 증착 또는 다른 프로세싱 동작들을 수행할 수 있는 시스템의 개요를 예시할 수 있다. 챔버(100) 또는 수행된 방법들의 추가적인 세부사항들은 아래에서 추가로 설명될 수 있다. 챔버(100)는 본 기술의 일부 실시예들에 따라 막 층들을 형성하는 데 이용될 수 있지만, 방법들은 막 형성이 발생할 수 있는 임의의 챔버에서 유사하게 수행될 수 있음을 이해해야 한다. 프로세싱 챔버(100)는 챔버 본체(102), 챔버 본체(102) 내부에 배치된 기판 지지체(104), 및 챔버 본체(102)와 결합되고 프로세싱 체적(120)에서 기판 지지체(104)를 에워싸는 리드(lid) 조립체(106)를 포함할 수 있다. 기판(103)은 슬릿 밸브(slit valve) 또는 도어(door)를 사용하여 프로세싱하기 위해 통상적으로 밀봉될 수 있는 개구(126)를 통해 프로세싱 체적(120)에 제공될 수 있다. 기판(103)은 프로세싱 동안 기판 지지체의 표면(105) 상에 안착될 수 있다. 기판 지지체(104)는 축(147)을 따라 화살표(145)로 표시된 바와 같이 회전 가능할 수 있고, 여기에 기판 지지체(104)의 샤프트(shaft)(144)가 로케이팅(locate)될 수 있다. 대안적으로, 기판 지지체(104)는 증착 프로세스 동안 필요에 따라 회전하도록 리프트업(lift up)될 수 있다.
[0028] 플라즈마 프로파일(profile) 변조기(111)가 기판 지지체(104) 상에 배치된 기판(103)에 걸친 플라즈마 분포를 제어하기 위해 프로세싱 챔버(100)에 배치될 수 있다. 플라즈마 프로파일 변조기(111)는 챔버 본체(102)에 인접하게 배치될 수 있는 제1 전극(108)을 포함할 수 있고, 리드 조립체(106)의 다른 컴포넌트(component)들로부터 챔버 본체(102)를 분리할 수 있다. 제1 전극(108)은 리드 조립체(106)의 일부일 수 있거나, 또는 별도의 측벽 전극일 수 있다. 제1 전극(108)은 환형 또는 링형 부재일 수 있고, 링 전극일 수 있다. 제1 전극(108)은 프로세싱 체적(120)을 둘러싸는 프로세싱 챔버(100)의 원주 주위의 연속 루프(loop)일 수 있거나, 또는 원하는 경우 선택된 로케이션들에서 불연속적일 수 있다. 제1 전극(108)은 또한 천공된 링 또는 메쉬(mesh) 전극과 같은 천공된 전극일 수 있거나, 또는 예를 들어 2차 가스 분배기와 같은 플레이트(plate) 전극일 수 있다.
[0029] 세라믹 또는 금속 산화물, 예를 들어 알루미늄 산화물 및/또는 알루미늄 질화물과 같은 유전체 재료일 수 있는 하나 이상의 아이솔레이터(isolator)들(110a, 110b)이 제1 전극(108)과 접촉하고, 제1 전극(108)을 가스 분배기(112) 및 챔버 본체(102)로부터 전기적 및 열적으로 분리할 수 있다. 가스 분배기(112)는 프로세싱 체적(120) 내로 프로세스 전구체들을 분배하기 위한 구멍들(118)을 정의할 수 있다. 가스 분배기(112)는 RF 생성기, RF 전력 소스, DC 전력 소스, 펄스 DC 전력 소스, 펄스 RF 전력 소스, 또는 프로세싱 챔버와 결합될 수 있는 임의의 다른 전력 소스와 같은 제1 전기 전력 소스(142)와 결합될 수 있다. 일부 실시예들에서, 제1 전기 전력 소스(142)는 RF 전력 소스일 수 있다.
[0030] 가스 분배기(112)는 전도성 가스 분배기 또는 비-전도성 가스 분배기일 수 있다. 가스 분배기(112)는 또한 전도성 및 비-전도성 컴포넌트들로 형성될 수 있다. 예를 들어, 가스 분배기(112)의 본체는 전도성일 수 있는 반면, 가스 분배기(112)의 페이스 플레이트는 비-전도성일 수 있다. 가스 분배기(112)는 도 1에 도시된 바와 같이 예를 들어 제1 전기 전력 소스(142)에 의해 전력을 공급받을 수 있거나, 또는 가스 분배기(112)는 일부 실시예들에서 접지와 결합될 수 있다.
[0031] 제1 전극(108)은 프로세싱 챔버(100)의 접지 경로를 제어할 수 있는 제1 튜닝(tuning) 회로(128)와 결합될 수 있다. 제1 튜닝 회로(128)는 제1 전자 센서(130) 및 제1 전자 제어기(134)를 포함할 수 있다. 제1 전자 제어기(134)는 가변 커패시터(capacitor) 또는 다른 회로 요소들일 수 있거나 또는 이들을 포함할 수 있다. 제1 튜닝 회로(128)는 하나 이상의 인덕터(inductor)들(132)일 수 있거나 또는 이를 포함할 수 있다. 제1 튜닝 회로(128)는 프로세싱 동안 프로세싱 체적(120)에 존재하는 플라즈마 조건들 하에서 가변적인 또는 제어 가능한 임피던스(impedance)를 가능하게 하는 임의의 회로일 수 있다. 예시된 바와 같은 일부 실시예들에서, 제1 튜닝 회로(128)는 접지와 제1 전자 센서(130) 사이에 병렬로 결합된 제1 회로 레그(leg) 및 제2 회로 레그를 포함할 수 있다. 제1 회로 레그는 제1 인덕터(132A)를 포함할 수 있다. 제2 회로 레그는 제1 전자 제어기(134)와 직렬로 결합된 제2 인덕터(132B)를 포함할 수 있다. 제2 인덕터(132B)는 제1 전자 제어기(134)와, 제1 및 제2 회로 레그들을 제1 전자 센서(130)에 연결하는 노드(node) 사이에 배치될 수 있다. 제1 전자 센서(130)는 전압 또는 전류 센서일 수 있고, 프로세싱 체적(120) 내부의 플라즈마 조건들의 어느 정도의 폐루프 제어를 제공할 수 있는 제1 전자 제어기(134)와 결합될 수 있다.
[0032] 제2 전극(122)은 기판 지지체(104)와 결합될 수 있다. 제2 전극(122)은 기판 지지체(104) 내에 매립되거나 또는 기판 지지체(104)의 표면과 결합될 수 있다. 제2 전극(122)은 플레이트, 천공 플레이트, 메쉬, 와이어 스크린(wire screen), 또는 전도성 요소들의 임의의 다른 분포된 배열체일 수 있다. 제2 전극(122)은 튜닝 전극일 수 있고, 도관(146), 예를 들어 기판 지지체(104)의 샤프트(144)에 배치된 예를 들어 50 옴과 같은 선택된 저항을 갖는 케이블(cable)에 의해 제2 튜닝 회로(136)와 결합될 수 있다. 제2 튜닝 회로(136)는 제2 가변 커패시터일 수 있는 제2 전자 제어기(140) 및 제2 전자 센서(138)를 가질 수 있다. 제2 전자 센서(138)는 전압 또는 전류 센서일 수 있고, 제2 전자 제어기(140)와 결합되어 프로세싱 체적(120) 내의 플라즈마 조건들에 대한 추가 제어를 제공할 수 있다.
[0033] 바이어스(bias) 전극 및/또는 정전 척킹(chucking) 전극일 수 있는 제3 전극(124)이 기판 지지체(104)와 결합될 수 있다. 제3 전극은 임피던스 정합 회로일 수 있는 필터(148)를 통해 제2 전기 전력 소스(150)와 결합될 수 있다. 제2 전기 전력 소스(150)는 DC 전력, 펄스 DC 전력, RF 바이어스 전력, 펄스 RF 소스 또는 바이어스 전력, 또는 이들 또는 다른 전력 소스들의 조합일 수 있다. 일부 실시예들에서, 제2 전기 전력 소스(150)는 RF 바이어스 전력일 수 있다.
[0034] 도 1의 리드 조립체(106) 및 기판 지지체(104)는 플라즈마 또는 열 프로세싱을 위한 임의의 프로세싱 챔버와 함께 사용될 수 있다. 작동 시, 프로세싱 챔버(100)는 프로세싱 체적(120)에서 플라즈마 조건들의 실시간 제어를 제공할 수 있다. 기판(103)은 기판 지지체(104) 상에 배치될 수 있고, 프로세스 가스들은 임의의 원하는 흐름 계획에 따라 입구(114)를 사용하여 리드 조립체(106)를 통해 흐를 수 있다. 가스들은 출구(152)를 통해 프로세싱 챔버(100)를 빠져나갈 수 있다. 전기 전력은 가스 분배기(112)와 결합되어 프로세싱 체적(120)에 플라즈마를 확립할 수 있다. 기판은 일부 실시예들에서 제3 전극(124)을 사용하여 전기적 바이어스를 받을 수 있다.
[0035] 프로세싱 체적(120)에서 플라즈마에 에너지를 공급할 때, 플라즈마와 제1 전극(108) 사이에 전위차가 확립될 수 있다. 플라즈마와 제2 전극(122) 사이에 전위차가 또한 확립될 수도 있다. 그런 다음 전자 제어기들(134, 140)은 2 개의 튜닝 회로들(128, 136)에 의해 표현되는 접지 경로들의 흐름 특성들을 조정하는 데 사용될 수 있다. 중앙으로부터 에지(edge)로의 플라즈마 밀도 균일성 및 증착 속도의 독립적인 제어를 제공하기 위해 설정값이 제1 튜닝 회로(128) 및 제2 튜닝 회로(136)에 전달될 수 있다. 전자 제어기들이 모두 가변 커패시터들일 수 있는 실시예들에서, 전자 센서들은 독립적으로 증착 속도를 최대화하고 두께 불균일성을 최소화하기 위해 가변 커패시터들을 조정할 수 있다.
[0036] 튜닝 회로들(128, 136) 각각은 개개의 전자 제어기들(134, 140)을 사용하여 조정될 수 있는 가변 임피던스를 가질 수 있다. 전자 제어기들(134, 140)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스 범위, 및 제1 인덕터(132A) 및 제2 인덕터(132B)의 인덕턴스들은 임피던스 범위를 제공하도록 선택될 수 있다. 이 범위는 각각의 가변 커패시터의 커패시턴스 범위에서 최소값을 가질 수 있는 플라즈마의 주파수 및 전압 특성들에 따라 달라질 수 있다. 따라서, 제1 전자 제어기(134)의 커패시턴스가 최소 또는 최대일 때, 제1 튜닝 회로(128)의 임피던스는 높을 수 있고, 기판 지지체 위에 최소 에어리얼(aerial) 또는 측방향 커버리지(coverage)를 갖는 플라즈마 형상을 발생시킬 수 있다. 제1 전자 제어기(134)의 커패시턴스가 제1 튜닝 회로(128)의 임피던스를 최소화하는 값에 접근할 때, 플라즈마의 에어리얼 커버리지는 최대로 성장하여, 기판 지지체(104)의 전체 작업 영역을 효과적으로 커버할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 최소 임피던스 설정에서 벗어나면, 플라즈마 형상이 챔버 벽들로부터 수축될 수 있고, 기판 지지체의 에어리얼 커버리지가 감소할 수 있다. 제2 전자 제어기(140)는 제2 전자 제어기(140)의 커패시턴스가 변경될 수 있기 때문에 기판 지지체 위의 플라즈마의 에어리얼 커버리지를 증가 및 감소시키는 유사한 효과를 가질 수 있다.
[0037] 전자 센서들(130, 138)은 폐루프로 개개의 회로들(128, 136)을 튜닝하는 데 사용될 수 있다. 사용되는 센서의 유형에 따라, 전류 또는 전압에 대한 설정값이 각각의 센서에 설치될 수 있고, 센서에는 설정값으로부터의 편차를 최소화하기 위해 각각의 개개의 전자 제어기(134, 140)에 대한 조정을 결정하는 제어 소프트웨어가 제공될 수 있다. 결과적으로, 플라즈마 형상이 선택되어 프로세싱 중에 동적으로 제어될 수 있다. 위의 논의는 가변 커패시터들일 수 있는 전자 제어기들(134, 140)에 기초하지만, 조정 가능한 특성을 갖는 임의의 전자 컴포넌트가 조정 가능한 임피던스를 갖는 튜닝 회로들(128 및 136)을 제공하는 데 사용될 수 있음을 이해해야 한다.
[0038] 도 2는 본 기술의 일부 실시예들에 따른 프로세싱 챔버(200)의 개략적인 부분 단면도를 도시한다. 챔버(200)는 위에서 설명된 프로세싱 챔버(100)의 임의의 특징, 컴포넌트, 또는 특성을 포함할 수 있고, 챔버와 결합하는 특정 전력 소스를 포함하는 챔버의 추가적인 특징들을 예시할 수 있다. 예를 들어, 챔버(200)는 챔버 본체(205)를 포함할 수 있다. 챔버는 반도체 프로세싱 동안 기판을 지지하도록 구성될 수 있는 기판 지지체(210)를 포함할 수 있다. 챔버는, 페데스탈 및 챔버 본체와 함께 프로세싱되는 기판 위의 프로세싱 구역을 정의할 수 있는 페이스플레이트(215)를 포함할 수 있다.
[0039] 일부 종래의 프로세싱 시스템들은 페데스탈을 접지하는 동안 페이스플레이트에 전력을 인가하거나, 또는 페데스탈에 소스 전력을 인가하고 페이스플레이트를 접지함으로써 프로세싱 구역 내에서 플라즈마를 생성할 수 있다. 일부 시스템들에서는 추가적인 바이어스 전력이 페데스탈과 결합되어 플라즈마 유출물들의 지향성을 증가시킬 수 있다. 정전 척킹을 위한 별도의 DC 전력 공급기는, 기판을 척킹하는 것 외에 프로세싱 챔버 내에서 생성된 플라즈마를 추가로 바이어스하도록 작동될 수도 있는, 프로세싱 챔버(100)에 대해 이전에 설명된 바와 같은 페데스탈과 결합될 수 있음을 이해해야 한다. 본 기술은 예시된 바와 같이 샤워헤드(showerhead) 및 페데스탈과 2 개의 개별 플라즈마 전력 소스들을 결합함으로써 종래의 구성들과 상이할 수 있다. 예를 들어, 제1 플라즈마 전력 소스(220)는 샤워헤드와 결합될 수 있고, 제2 플라즈마 전력 소스(230)는 페데스탈과 결합될 수 있다. 일부 실시예들에서, 제1 플라즈마 전력 소스(220)는 고주파 플라즈마 전력 소스일 수 있고, 제2 플라즈마 전력 소스(230)는 저주파 플라즈마 전력 소스일 수 있다. 일부 실시예들에서, 저주파 플라즈마 전력 소스(230)는 기판을 페데스탈에 정전기적으로 결합하는 데 사용될 수 있는 DC 전력 소스와 분리될 수 있다.
[0040] 저주파 플라즈마 전력 소스는 약 2 MHz 이하인 제1 주파수에서 작동할 수 있고, 약 1.5 MHz 이하, 약 1.0 MHz 이하, 약 800 kHz 이하, 약 600 kHz 이하, 약 500 kHz 이하, 약 400 kHz 이하, 약 350 kHz 이하, 약 300 kHz 이하, 약 250 kHz 이하, 약 200 kHz 이하, 또는 그 미만인 주파수에서 작동할 수 있다. 고주파 플라즈마 전력 소스는 약 2 MHz 이상인 제2 주파수에서 작동할 수 있고, 약 10 MHz 이상, 약 13 MHz 이상, 예를 들어 13.56 MHz, 약 15 MHz 이상, 약 20 MHz 이상, 약 40 MHz 이상, 또는 그보다 높을 수 있다.
[0041] 플라즈마 소스들의 추가적인 양태들은 프로세싱 구역 내에서 생성된 플라즈마를 추가로 튜닝하기 위해 사용될 수 있다. 예를 들어, 본 기술의 실시예들에 따른 챔버들은 고 종횡비 피처들을 충전하는 데 사용될 수 있으며, 여기서 충전되는 피처 내의 공극 형성을 제한하기 위해 신중한 양의 증착이 생성될 수 있다. 종래의 챔버들은 제한된 시간 기간 동안 반복 가능한 저전력 플라즈마를 생성할 수 없기 때문에 플라즈마 전력의 감소에 제한이 있을 수 있다. 본 기술은 사이클당 약 10 nm 이하의 두께를 특징으로 하는 재료 층들을 생성하는데 사용될 수 있다. 이러한 제한된 증착을 달성하기 위해, 증착 기간이 제한될 수 있거나, 또는 증착 중에 사용되는 전력이 감소될 수 있다. 종래의 시스템들은 플라즈마 전력을 약 100 W 이하으로 감소시킬 수 없을 수 있고, 이는 증착 재료의 양을 증가시킬 수 있고, 이러한 더 높은 전력을 수용하기 위해 형성 기간을 감소시키는 것은 다중 사이클 증착 동안 반복 가능한 플라즈마를 생성할 수 있는 능력을 제한할 수 있다.
[0042] 본 기술은, 약 20 W 이하의 유효 플라즈마 전력을 특징으로 할 수 있고, 약 15 W 이하, 약 10 W 이하, 약 8 W 이하, 약 6 W 이하, 약 5 W 이하, 약 4 W 이하, 약 3 W 이하, 또는 그 미만의 유효 플라즈마 전력을 특징으로 할 수 있는 저전력 증착 플라즈마를 생성함으로써 이러한 문제들을 극복한다. 증착 동작 중에 이러한 저전력 플라즈마를 생성하기 위해, 시스템은 약 200 kHz 이하의 펄싱 주파수에서 고주파 플라즈마 전력을 작동시킬 수 있고, 약 150 kHz 이하, 약 100 kHz 이하, 약 80 kHz 이하, 약 70 kHz 이하, 약 60 kHz 이하, 약 50 kHz 이하, 약 40 kHz 이하, 약 30 kHz 이하, 약 20 kHz 이하, 약 10 kHz 이하, 또는 그 미만의 펄싱 주파수에서 고주파 플라즈마 전력을 작동시킬 수 있다. 추가적으로, 그리고 언급된 펄싱 주파수들 중 임의의 펄싱 주파수에서, 고주파 플라즈마 전력 소스는, 약 50 % 이하일 수 있고, 약 45 % 이하, 약 40 % 이하, 약 35 % 이하, 약 30 % 이하, 약 25 % 이하, 약 20 % 이하, 약 15 % 이하, 약 10 % 이하, 약 5 % 이하, 또는 그 미만일 수 있는 감소된 듀티 사이클로 작동될 수 있다.
[0043] 일부 실시예들에서, 감소된 펄싱 주파수 및 듀티 사이클은 일관된 방식으로 플라즈마 생성에 도전할 수 있다. 일단 생성된 저전력 플라즈마는 사이클당 증착을 제한하기 위해 저속 증착을 생성할 수 있지만, 그러나, 점화가 어려울 수 있다. 따라서, 일부 실시예들에서, 플라즈마 전력은 증착 동안 플라즈마 생성을 용이하게 하기 위해 트리거 시퀀스(trigger sequence)로 작동할 수 있다. 예를 들어, 위에서 언급한 바와 같이, 일부 실시예들에서 증착 동작은 저주파 플라즈마 전력 소스 없이 수행될 수 있다. 그러나, 일부 실시예들에서 증착 동작 동안, 저주파 플라즈마 전력 소스는 점화를 용이하게 하기 위해 작동될 수 있다. 추가적으로, 저주파 플라즈마 전력 소스는 작동되지 않을 수 있고, 점화를 용이하게 하기 위해 고주파 플라즈마 전력 소스에 의해 전력 스파이크(spike)가 인가될 수 있다. 전력 스파이크는 전력 관리와 함께 직접 인가되거나, 고주파 플라즈마 전력 소스의 레벨별 작동을 통해 인가될 수 있다.
[0044] 저주파 플라즈마 전력 소스는 또한 프로세싱 동안 플라즈마 형성 및 이온 지향성을 제어하도록 작동될 수 있다. 페데스탈을 통해 저주파 플라즈마 전력을 전달함으로써, 이러한 전력 공급된 전극에 형성된 플라즈마 시스(sheath)는 치밀화되는 피처로의 이온들의 지향성에 이익을 줄 수 있다. 저주파 플라즈마 전력 소스는 위에서 언급된 전력 레벨들 또는 펄싱 주파수들 중 임의의 것에서 작동될 수 있지만, 일부 실시예들에서 제2 전력 소스(230)는 처리 동작 동안 제1 전력 소스(220)보다 더 큰 플라즈마 전력에서 작동될 수 있다. 예를 들어, 처리 동안, 제2 전력 소스에 의해 전달되는 플라즈마 전력은 약 50 W 이상일 수 있고, 약 100 W 이상, 약 200 W 이상, 약 300 W 이상, 약 400 W 이상, 약 500 W 이상, 약 600 W 이상, 약 700 W 이상, 약 800 W 이상, 또는 그 초과일 수 있다. 처리 플라즈마 형성 동안 저주파 전력 공급기의 플라즈마 전력을 증가시킴으로써, 더 많은 양의 플라즈마 유출물들이 생성될 수 있다. 페데스탈로부터 더 큰 저주파 전력을 인가하면 기판을 가로지르는 평면에 수직인 전달 지향성을 증가시킬 수 있다.
[0045] 공급되는 플라즈마 전력 또는 바이어스 전력의 하나 이상의 특성들을 조정함으로써 피처들의 측벽들을 따라 증착된 재료의 에칭을 추가로 증가시키기 위해 추가적인 조정들이 이루어질 수 있다. 예를 들어, 일부 실시예들에서 플라즈마 전력 소스 및 바이어스 전력 소스는 모두 연속파 모드에서 작동될 수 있다. 추가적으로, 이 전력 소스들 중 하나 또는 둘 모두가 펄스 모드에서 작동될 수 있다. 일부 실시예들에서, 고주파 소스 전력은 연속파 모드 또는 펄스 모드로 작동될 수 있는 반면, 저주파 전력은 처리 동안 펄스 모드로 작동될 수 있다. 저주파 플라즈마 전력 소스에 대한 펄싱 주파수는 약 1,000 Hz 이하일 수 있고, 약 900 Hz 이하, 약 800 Hz 이하, 약 700 Hz 이하, 약 600 Hz 이하, 약 500 Hz 이하, 약 400 Hz 이하, 약 300 Hz 이하, 약 200 Hz 이하, 약 100 Hz 이하, 또는 그 미만일 수 있다. 제2 전력 공급기의 듀티 사이클은 약 50 % 이하일 수 있으며, 저주파 플라즈마 전력은 약 45 % 이하, 약 40 % 이하, 약 35 % 이하, 약 30 % 이하, 약 25 % 이하, 약 20 % 이하, 약 15 % 이하, 약 10 % 이하, 약 5 % 이하, 또는 그 미만의 듀티 사이클로 작동될 수 있다. 약 50 % 이하의 온타임 듀티(on-time duty)와 같이 감소된 듀티 사이클로 저주파 전력을 작동함으로써, 사이클당 더 많은 양의 시간이 고주파 전력 공급기의 작동에 기초하여 피처 내에서 보다 등방성 에칭을 수행할 수 있으며, 이는 치밀화 동작 동안 측벽들로부터 재료를 더 잘 제거할 수 있다.
[0046] 제1 플라즈마 전력 소스(220)는 페데스탈을 통해 사실상 접지와 결합될 수 있다. 예를 들어, 예시된 바와 같이, 제1 L-C 필터(225)는 페데스탈과 결합될 수 있고, 페데스탈을 통해 고주파 플라즈마 소스를 실질적으로 접지할 수 있다. 유사하게, 제2 플라즈마 전력 소스(230)는 챔버를 통해 접지와 결합될 수 있다. 예를 들어, 제2 L-C 필터는, 예를 들어 챔버 본체 또는 외부 접지로 저주파 플라즈마 소스를 실질적으로 접지할 수 있는 페이스플레이트와 결합될 수 있다. 고주파 전력 공급기와 저주파 전력 소스를 분리함으로써, 개선된 플라즈마 생성 및 동작이 제공될 수 있다.
[0047] 도 3은 본 기술의 일부 실시예들에 따른 기판 지지 조립체(300)의 개략적인 부분 단면도를 도시한다. 위에서 설명된 바와 같이, 본 기술은 단일 챔버 내에서 저온 증착들 및 경화들을 수행하기 위해 일부 실시예들에서 사용될 수 있다. 낮은 플라즈마 전력들에서 저온 작동들을 위해 구성된 반도체 지지 조립체들은 많은 문제들을 겪을 수 있다. 예를 들어, 정전 척들이 사용될 때, 기판 지지 표면 또는 퍽은 전극이 포함된 유전체 재료일 수 있다. 다수의 전극들을 포함할 수 있는 전극은 DC 전력 공급기가 결합될 수 있는 척킹 전극, 및 RF 전력 공급기가 결합될 수 있는 플라즈마 생성 전극 중 하나 또는 둘 모두일 수 있다.
[0048] 본 기술의 일부 실시예들에 따른 기판 지지 조립체들은 위에서 논의된 바와 같이 기판 지지 조립체와 결합된 저주파 전력 공급기를 포함할 수 있다. 기판 지지 조립체는 또한 증착 및 처리 동작들 모두를 위한 온도에서 기판을 유지하도록 구성될 수 있다. 페데스탈이 기판 온도를 유지하도록 작동될 수 있는 동안, 유전체 퍽은 적어도 부분적으로 퍽을 절연시키고 냉각을 감소시키는 밑에 있는 냉각 채널들로부터 온도 구배를 생성할 수 있다. 추가적으로, 플라즈마 성능은 기판 온도에도 영향을 미칠 수 있다. 예를 들어, 본 기술은 유동성 막의 순환 형성 및 처리를 포함할 수 있다. 종래의 기술들은 증착 및 처리를 개별적으로 수행하는 2 개의 챔버들 사이에서 기판을 이동시킬 수 있으며, 이는 각각의 증착 동작 동안 기판이 설정값 온도에서 유지되도록 보장하는 것을 용이하게 할 수 있다. 온도는 증착 속도들 및 막 흐름 특성들에 영향을 미칠 수 있기 때문에, 각각의 증착 사이클에 대해 일관된 기판 온도를 유지하면 피처를 통해 막 형성이 개선될 수 있다.
[0049] 본 기술은 증착이 발생하는 동일한 프로세싱 챔버에서 처리 플라즈마를 생성할 수 있기 때문에, 기판을 증착 설정값으로 다시 냉각시키는 것은 처리 동안 플라즈마 노출로 인해 문제가 될 수 있다. 증착 플라즈마는 낮은 플라즈마 전력에서 발생할 수 있지만, 처리는 플라즈마 전력의 10 배 이상일 수 있고 기판에 대한 열 부하를 증가시킬 수 있는 소스 플라즈마로부터의 더 높은 플라즈마 전력들에서 수행될 수 있다. 이는 증착 동안 발생할 수 있는 것보다 훨씬 더 많이 처리 동작 동안 기판 온도가 증가하게 할 수 있다. 기판 지지 조립체가 증착 설정값으로 다시 기판을 냉각하도록 작동할 수 있지만, 세라믹과 같은 퍽의 유전체 재료는 냉각 속도를 늦출 수 있고, 기판의 구역들은 처리와 후속 증착 동작 사이에서 쉽게 냉각되지 않을 수 있다. 본 기술은 기판의 후면으로의 열 전달을 증가시킴으로써 이들 문제들을 극복할 수 있다.
[0050] 기판 지지 조립체(300)는 기판 지지체(104) 또는 기판 지지체(210)와 유사할 수 있고, 임의의 연관된 컴포넌트들 또는 전력 공급기들을 포함하여 위에서 설명된 해당 지지체들의 임의의 특징, 컴포넌트, 또는 특성을 포함할 수 있다. 기판 지지 조립체(300)는 샤프트(307) 및 플래튼(308)을 포함할 수 있는 페데스탈(305)을 포함할 수 있다. 플래튼(308)은 플래튼의 표면에 하나 이상의 유체 채널들(309)을 정의할 수 있다. 유체 채널들(309)은 샤프트를 통한 입구 및 출구 채널을 통해 유체 소스와 결합할 수 있는 나선형 또는 다른 원주형 패턴과 같은 하나 이상의 채널들을 포함할 수 있다. 유체 소스는 실시예들에서 냉각된 또는 가열된 유체를 포함할 수 있으며, 유체 온도를 추가로 감소시키기 위한 칠러를 포함한다. 기판 지지체는 약 100 ℃ 이하의 온도를 유지하도록 구성될 수 있으며, 일부 실시예들에서, 약 80 ℃ 이하, 약 60 ℃ 이하, 약 40 ℃ 이하, 약 20 ℃ 이하, 약 0 ℃ 이하, 약 -5 ℃ 이하, 약 -10 ℃ 이하, 약 -15 ℃ 이하, 약 -20 ℃ 이하, 약 -25 ℃ 이하, 또는 그 미만의 온도를 유지하도록 구성될 수 있다.
[0051] 커버 플레이트(310)가, 유체 채널들 위에 놓이는 것과 같이 플래튼 상에 안착될 수 있다. 커버 플레이트(310)는 커버 플레이트의 제1 표면(312) 상에 안착되어 플래튼(308)과 결합될 수 있다. 커버 플레이트(310)는 제1 표면에 대향하는 제2 표면(314)을 추가로 특징으로 할 수 있다. 제2 표면(314)은 커버 플레이트(331)의 제2 표면(314)에 정의된 리세스된 채널들일 수 있는 하나 이상의 채널들(315)을 정의할 수 있다. 제2 표면(314)은 또한 퍽(320)이 안착될 수 있는 내부 플랫폼을 정의할 수 있는 원주방향의 리세스(317)를 정의할 수 있다. 리세스(317)는 퍽(320)과 커버 플레이트(310) 사이의 입자들의 유입에 대한 보호를 제공할 수 있다. 컴포넌트들이 접착되거나 또는 접합되는 영역을 둘러쌈으로써, 리세스는 재료들의 유입을 허용할 수 있는 에지를 따라 임의의 갭 또는 파손을 제한할 수 있다. 페데스탈(305) 및 커버 플레이트(310)는 각각 알루미늄과 같은 금속 또는 열 전도성일 수 있는 임의의 다른 재료와 같은 전도성 재료로 제조될 수 있다. 퍽(320)은 정전 척킹을 위한 척킹 전극을 포함할 수 있고, 따라서 일부 실시예들에서 퍽(320)은 알루미늄 질화물 또는 일부 다른 세라믹과 같은 유전체 재료일 수 있다. 따라서, 퍽(320)은 본 기술의 일부 실시예들에서 커버 플레이트(310)의 제2 표면(314)과 접착 접합될 수 있다. 아래에서 추가로 설명되는 바와 같이, 퍽은 퍽을 통해 수직으로 연장되는 복수의 구멍들을 정의할 수 있다. 구멍들은 리세스된 채널들(315)에 유체적으로 접근할 수 있고, 퍽을 통해 유체 경로들을 형성할 수 있다. 이것은 유체 채널(315a)로부터 접근 가능한 제1 구역, 및 유체 채널(315b)로부터 접근 가능한 제2 구역에서 추가적인 구역별 온도 제어를 허용할 수 있다. 본 기술의 일부 실시예들에서는 임의의 개수의 유체 채널들이 형성될 수 있다.
[0052] 기판 지지 조립체(300)는 플래튼, 커버 플레이트, 및 퍽을 통해 연장되는 하나 이상의 리프트 핀 조립체들(325)을 포함할 수 있다. 일부 실시예들에서, 에지 링(330)이, 퍽 상에 정의되고 퍽의 외부 에지 주위로 연장되는 리세스된 렛지(ledge) 상에 안착될 수 있다. 예시된 바와 같이, 에지 링(330)은 커버 플레이트(310)의 외부 렛지 상에 안착될 수 있다. 모두 전도성 재료들일 수 있는 커버 플레이트 및 페데스탈과의 에지 링 커플링은 고주파 플라즈마 전력 소스에 대해 보다 대칭적인 접지 경로를 제공할 수 있으며, 이는 일부 실시예들에서 플라즈마 균일성을 개선할 수 있다. 플래튼을 통해 연장되는 것은 RF 로드(rod)(335)일 수 있고, 이는 위에서 논의된 바와 같이 저주파 전력 공급기의 RF 매치(match)와 결합될 수 있다. 페데스탈(305)은 RF 로드(335)가 연장될 수 있는 허브(340) 상에 안착될 수 있다. RF 로드(335)는 RF 로드 주위로 연장되는 로드 절연체(345)를 가질 수 있고, 허브(340), 페데스탈(305), 커버 플레이트(310), 및 퍽(320) 각각을 통해 RF 로드로 연장될 수 있다. 로드 절연체(345)가 RF 로드의 길이를 따라 그리고 허브를 통해 연장되도록 함으로써, 페데스탈로의 RF 누출 경로가 허브에서 방지될 수 있다.
[0053] RF 로드(335)의 반대쪽 단부에서, RF 로드는 퍽(320) 내부에 배치된 전극과 결합될 수 있다. 몰리브덴 또는 다른 전도성 재료와 같은 전도성 커넥터(350)는 RF 로드(335) 및 전극과 결합할 수 있다. RF 로드의 멀티암(Multilam) 또는 다른 다중 접촉 커넥터를 포함하여, 임의의 커넥터 유형으로 연결될 수 있다. 퍽에 정의된 리세스 내에 안착될 수 있는 추가적인 퍽 절연체(355)가 전도성 커넥터(350) 주위로 연장될 수 있다. RF 로드(335) 및 로드 절연체(345)는 퍽 절연체(355) 내에 적어도 부분적으로 안착될 수 있다. 퍽 절연체 및 로드 절연체는 프로세싱 챔버 내로 연장되는 기판 지지 조립체의 컴포넌트들을 통해 RF 로드(335)를 완전히 에워싸도록 작동할 수 있어서 누출 경로들을 추가로 감소시키거나 또는 제한할 수 있으며, 이는 그렇지 않으면 스트레이 아킹(stray arcing)으로 이어질 수 있다. 이들 컴포넌트들은 아래에서 추가로 설명될 것이다.
[0054] 도 4a는 본 기술의 일부 실시예들에 따른 커버 플레이트(400)의 개략적인 분해 사시도를 도시한다. 커버 플레이트(400)는 위에서 설명된 커버 플레이트(310)의 임의의 특징, 컴포넌트, 또는 특성을 포함할 수 있다. 예를 들어, 커버 플레이트(400)는 커버 플레이트 주위로 연장되는 제1 리세스된 채널(405a)을 정의하는 재료를 포함할 수 있다. 커버 플레이트(400)는 또한 제2 리세스된 채널(405b)뿐만 아니라, 일부 실시예들에서 임의의 개수의 추가적인 리세스된 채널들도 정의할 수 있고, 제2 리세스된 채널(405b)은 제1 리세스된 채널의 반경방향 외측에 있을 수 있다. 환형 채널들로 표시되어 있지만, 채널들은 커버 플레이트 주위의 임의의 형상으로 특징지어질 수 있다. 구멍(407)이 후술되는 바와 같이 측방향 채널에 접근하기 위해 플레이트 내로 연장되는 각각의 리세스된 채널을 통해 형성될 수 있다. 리세스된 채널들은 커버 플레이트 주위에 정의된 환형 채널들일 수 있다. 리세스된 채널들(405)은 채널들로부터 하나 이상의 흐름 경로들을 정의하기 위해 리세스된 채널들 상에 안착된 채널 커버(410)를 포함할 수 있다. 채널 커버(410a)는 제1 리세스된 채널(405a) 위에 배치될 수 있고, 채널 커버(410b)는 제2 리세스된 채널(405b) 위에 배치될 수 있다. 예시된 바와 같이, 각각의 채널 커버는 채널 커버를 통해 연장되는 복수의 구멍들(412)과 같은 하나 이상을 정의할 수 있다. 구멍들은 리세스된 채널들로부터의 접근을 제공하기 위해 채널 커버 주위에 이격될 수 있다. 채널 커버들을 통한 구멍들은, 프로세싱되는 기판의 후면으로 연장되는 유체 채널들을 정의할 수 있는 기판 지지 조립체의 퍽을 통해 수직으로 연장되는 구멍들과 정렬될 수 있다.
[0055] 커버 플레이트(400)는, 아래에서 추가로 설명되는 바와 같이 리프트 핀 조립체가 플레이트를 통해 연장되도록 접근을 제공할 수 있는, 커버 플레이트를 통해 연장되는 하나 이상의 구멍들(415)을 정의할 수 있다. 커버 플레이트(400)는 커버 플레이트를 통해 중앙 구멍(420)을 정의할 수 있으며, 이는 이전에 설명된 바와 같이 RF 로드 및 로드 절연체에 대한 접근을 허용할 수 있다. 중앙 구멍(420)은 퍼지 커버(425)가 안착될 수 있는 리세스된 렛지를 정의할 수 있다. 아래에서 추가로 설명되는 바와 같이, 퍼지 커버(425)는, 커버 플레이트를 통해 연장되고 커버 플레이트를 통해 중앙 구멍(420)으로 연장되는 퍼지 채널 위로 연장될 수 있다. 퍼지 커버 상의 돌출부는 형성된 채널 위로 연장될 수 있다. 추가적인 구멍들(428)이 중앙 구멍의 외측에 형성될 수 있고, 리세스된 채널들에 접근하기 위해 반경을 따라 플레이트를 통해 외측으로 연장되는 측방향 채널들(430)에 대한 유체적 접근을 제공할 수 있다.
[0056] 도 4b는 본 기술의 일부 실시예들에 따른 커버 플레이트(400)의 개략적인 부분 단면도를 도시한다. 예시된 바와 같이, 커버 플레이트(400)는 채널 커버들(410)이 배치될 수 있는 리세스된 채널들(405)을 정의할 수 있다. 채널 커버들은 유체 흐름을 위한 폐쇄 채널을 형성하기 위해 U자형 또는 다른 프로파일을 특징으로 할 수 있다. 채널로부터의 접근은 채널 커버들을 통해 정의된 구멍들(412)에 의해 제공될 수 있다. 구멍들(412)은 예시된 바와 같이 리세스될 수 있고, 이는 일부 실시예들에서 다공성 플러그(plug)가 리세스 내에 배치되도록 허용할 수 있다. 위에서 언급된 바와 같이, 각각의 리세스된 채널(405)은, 커버 플레이트를 통해 정의되고 플레이트 내에 정의된 측방향 채널(430)에 접근하기 위해 커버 플레이트 내로 부분적으로 연장될 수 있는 구멍(407)을 포함할 수 있다. 단일 측방향 채널이 두 개 또는 모든 리세스된 채널들에 대한 유체적 접근을 제공할 수 있지만, 일부 실시예들에서 각각의 리세스된 채널은 플레이트를 통한 별도의 측방향 채널에 의해 접근될 수 있다. 헬륨, 아르곤, 또는 일부 다른 가스의 가스 흐름과 같은 유체 흐름은 커버 플레이트(400)를 통해 측방향 채널들(430)을 따라 흐를 수 있다. 유체는 구멍들(407)을 통해 리세스된 채널들(405) 내로 위로 흐를 수 있고, 리세스된 채널들 주위로 흐를 수 있다. 그 다음 유체 흐름은 구멍들(412)을 통해, 그리고 기판의 후면에 대한 접근을 제공할 수 있는, 퍽을 통한 대응하는 구멍들을 통해 위로 연장될 수 있다. 기판 지지 조립체를 통한 전달 동안 유체가 냉각될 수 있기 때문에, 가스는 기판의 후면으로부터 기판의 냉각을 용이하게 할 수 있다.
[0057] 따라서, 퍽을 통한 유체 흐름을 조절함으로써, 지지 조립체 단독으로부터의 전도성 냉각보다 개선된 냉각이 제공될 수 있다. 예를 들어, 처리 동작 동안 및/또는 그 후에 유체 흐름을 증가시킴으로써, 기판의 온도가 증착 설정값 온도로 보다 쉽게 복귀될 수 있다. 별도의 유체 흐름 경로들을 제공하는 다수의 리세스된 채널들을 제공함으로써, 상이한 구역들이 상이한 속도들로 냉각될 수 있으며, 이는 기판에 걸친 고르지 않은 온도 분포들을 해결할 수 있다. 결과적으로, 처리 동작들 동안 생성된 열 부하 문제들은 본 기술에 따른 기판 지지 조립체들로 처리될 수 있으며, 이는 각각의 증착 사이클로 일관된 기판 온도를 보장함으로써 증착 동작들의 균일성을 개선시킬 수 있다.
[0058] 도 5a는 본 기술의 일부 실시예들에 따른 기판 지지 조립체(300)의 개략적인 부분 단면도를 도시하고, 위에서 설명된 리프트 핀 조립체(325)의 추가적인 양태들을 예시할 뿐만 아니라, 지지체 조립체의 추가적인 특징들도 예시할 수 있다. 예시된 바와 같이, 기판 지지 조립체(300)는 페데스탈의 플래튼(308)을 포함할 수 있다. 커버 플레이트(310)가 플래튼 위에 안착될 수 있으며, 커버 플레이트는 채널들 내에 배치된 채널 커버들(410)을 포함할 수 있는 하나 이상의 리세스된 채널들(315)을 정의한다. 기판 지지 조립체(300)는 위에서 설명된 바와 같이 퍽(320) 및 에지 링(330)을 포함할 수 있다.
[0059] 퍽(320)은 이전에 설명된 바와 같이 척킹 전극 및/또는 플라즈마 전극으로서 작동하도록 구성되고 퍽 내에 통합된 전극(505)을 가질 수 있다. 위에서 논의된 바와 같이 플라즈마 생성 전극(505) 아래에 추가적인 척킹 전극이 또한 포함될 수 있다. 퍽(320)은 돌출부들 상에 안착될 수 있는 기판 표면에서의 J-R 척킹을 용이하게 할 수 있는 다수의 돌출부들 또는 메사(mesa)들(515)을 정의할 수 있다. 따라서, 오프셋들 상에 안착됨으로써, 퍽과 기판 사이에 후면 갭이 형성될 수 있다. 따라서, 이전에 설명된 바와 같이, 유체는, 척을 통해 수직으로 정의되고 이전에 설명된 바와 같이 커버 플레이트 채널 커버들을 통해 구멍들과 정렬된 구멍들(510)을 통해 위로 흐를 수 있다. 이는 위에서 언급한 바와 같이 기판의 냉각을 향상시킬 수 있다.
[0060] 리프트 핀 조립체(325)는 예시된 바와 같이 플래튼(308), 커버 플레이트(310), 및 퍽(320)을 통해 연장될 수 있다. 리프트 핀 조립체는 리프트 핀 홀(hole) 내의 플라즈마 생성을 제한할 뿐만 아니라, 퍽을 통해 구멍 내로 흐를 수 있는 헬륨의 포획을 제한하기 위해서도 형성될 수 있다. 예시된 바와 같이, 카운터보어(counterbore) 구멍이 퍽을 통해 형성될 수 있으며, 더 작은 직경의 구멍 부분이 퍽 표면까지 연장된다. 리프트 핀(520)은 기판 접촉 단부에서 감소된 직경을 특징으로 할 수 있고, 구멍으로부터 퍽을 통한 접근 바로 아래에 포지셔닝(position)될 수 있다. 예를 들어, 리프트 핀(520)은 퍽의 표면으로부터 약 2 mm 이하으로 리세스될 수 있고, 퍽의 표면으로부터 약 1 mm 이하, 약 800 ㎛ 이하, 약 700 ㎛ 이하, 약 600 ㎛ 이하, 약 500 ㎛ 이하, 약 400 ㎛ 이하, 약 300 ㎛ 이하, 약 200 ㎛ 이하, 또는 그 미만으로 리세스될 수 있다.
[0061] 라이너(525)가 퍽을 통해 구멍 내로 피팅(fit)될 수 있고, 리프트 핀의 병진이동 동안 라이너로부터의 접촉을 제한하기 위해 퍽 표면에 대해 안착된 o-링(527) 또는 다른 스토퍼에 대해 안착될 수 있다. 라이너는 리프트 핀이 연장될 수 있는 내부 경로를 정의할 수 있고, 도시된 바와 같이 리프트 핀 상에 정의된 렛지에 의해 접촉될 수 있는 정지 거리를 정의할 수 있다. 라이너는, 플래튼(308) 내로 피팅될 수 있고 도시된 바와 같이 리프트 핀에 대한 반대쪽 정지 거리를 정의할 수 있는 홀더(530)에 의해 제 위치에 유지될 수 있다. 카운터웨이트(535)가 기판 접촉 단부로부터 리프트 핀(520)의 반대쪽 단부와 결합될 수 있고, 기판 프로세싱 동안 리세스된 포지션에 리프트 핀을 유지할 수 있다. 리프트 핀 조립체는 작동 시 수동적일 수 있으며, 수직 리세싱 기판 지지 조립체에 의해 활성화될 수 있다. 카운터웨이트는 기판 지지체가 동작 포지션으로부터 후퇴될 때 아래로부터 접촉될 수 있고, 지지체로부터 기판을 리프트하기 위해 조립체를 통해 리프트 핀을 위로 연장시킬 수 있다. 임의의 개수의 리프트 핀 조립체들이 본 기술의 일부 실시예들에 포함될 수 있다.
[0062] 위에서 언급된 바와 같이, 후면 냉각으로부터의 헬륨은 리프트 핀 조립체에 들어갈 수 있고, 퍼지 경로가 제공되지 않으면 포획될 수 있다. 따라서, 일부 실시예들에서 리프트 핀의 단부 및 라이너 주위에 갭 간격이 형성될 수 있고, 이는 헬륨 또는 일부 다른 냉각 유체가 리프트 핀 조립체 내로 흐르도록 허용할 수 있다. 추가적으로, 홀더(530)는 리프트 핀을 제 포지션에 유지하면서 유체가 빠져나가도록 허용하도록 구성될 수 있다. 도 5b는 본 기술의 일부 실시예들에 따른 홀더(530)의 개략도를 도시한다. 예시된 바와 같이, 홀더(530)는 리프트 핀이 연장될 수 있는 구멍(532)을 정의할 수 있다. 구멍(532)의 적어도 일부의 반경은 리프트 핀이 후퇴된 포지션에 있을 때 리프트 핀 렛지가 홀더 상에 안착될 수 있도록 보장하는 크기일 수 있다. 추가적으로, 홀더는, 라이너로부터 연장될 수 있고 냉각 유체가 리프트 핀 조립체로부터 빠져나가도록 허용할 수 있는 구멍 주위의 배기 경로(534)를 정의할 수 있다. 이러한 방식으로, 포획된 가스는 압력을 형성하지 않고, 프로세싱 동작들 중에 점화할 수 있다.
[0063] 도 6a는 본 기술의 일부 실시예들에 따른 기판 지지 조립체(300)의 개략적인 부분 단면도를 도시하고, 조립체를 통해 연장되는 퍼지 경로의 추가적인 특징을 예시할 수 있다. 챔버의 프로세싱 구역이 진공 압력으로 유지될 수 있지만, 페데스탈 샤프트 내의 내부 컴포넌트들은 대기압에 더 가깝게 유지될 수 있다. 저온 작동 중에, 이들 구역들 내에서 응축이 발생할 수 있으며, 이로 인해 RF 로드에서 아킹이 유발되거나 또는 기판 지지 조립체 내에서 다른 부식이 유발될 수 있다. 따라서, 일부 실시예들에서, 응축이 시스템 내에서 제한되거나 또는 방지될 수 있도록 보장하기 위해 RF 로드 및 연관된 컴포넌트들 주위로 연장되는 추가적인 퍼지 경로가 형성될 수 있다.
[0064] 예시된 바와 같이, 퍼지 경로(605)는 페데스탈 샤프트 및 플래튼(308)을 통해 연장될 수 있고, 커버 플레이트(310)와 연결될 수 있다. 퍼지 경로(605)는 이 경우 RF 로드가 샤프트를 통해 연장되는 중앙 구역 내로 측방향으로 연장될 수 있다. 위에서 언급된 바와 같이, 퍼지 커버(425)는 흐름을 중앙 구멍 내로 지향시키기 위해 경로 위에 안착될 수 있다. 일부 실시예들에서, RF 로드 절연체(345)와, 퍽 절연체(355) 및 전도성 커넥터(350)를 포함하는 퍽(320) 내의 다른 컴포넌트들 사이에 갭이 형성될 수 있다. 예시된 바와 같이, 질소 또는 임의의 다른 재료일 수 있는 퍼지 흐름이 로드 절연체(345)에 충돌할 때, 흐름은 로드 절연체 주위에서 원주 방향으로뿐만 아니라, 수직으로 위아래로도 분기될 수 있다. 퍼지 경로는 로드 절연체의 외부를 따라 아래로 연장될 수 있을 뿐만 아니라, 로드 절연체와 퍽 절연체(355) 사이에서 위로 연장될 수도 있다. 흐름은 이 경우 예를 들어 로드 절연체와 전도성 커넥터 사이뿐만 아니라 로드 절연체와 RF 로드 사이에서도 로드 절연체의 내부 표면을 따라 아래로 연장될 수 있다. 이렇게 하면 응축으로부터 보호하기 위해 기판 지지 조립체로부터 공기가 퍼지될 수 있도록 보장할 수 있다.
[0065] 도 6b는 본 기술의 일부 실시예들에 따른 로드 절연체(345)의 개략적인 부분 단면도를 도시한다. 예시된 바와 같이, 로드 절연체(345)는 내부 표면을 따라 렛지(610)를 정의할 수 있고, 이는 위에서 예시된 바와 같이 전도성 커넥터 주위로 연장될 수 있는 단부 부분으로부터 내부 직경을 수축시킬 수 있다. 그러면 로드 절연체가 페데스탈을 통해 RF 로드의 길이를 따라 연장됨에 따라 직경이 감소될 수 있다. 추가적으로, 로드 절연체(345)는 로드 절연체가 퍽 절연체에 맞닿을 수 있는 로드 절연체의 단부에서 하나 이상의 리세스들(615)을 정의할 수 있다. 리세스들(615)은 퍼지 가스가 RF 로드를 따라 퍼지하기 위해 로드 절연체의 외부 측면으로부터 내부 측면으로 연장될 수 있도록 보장할 수 있다. 퍽 절연체 내부에 리세스된 구역에 접근들이 형성될 수 있기 때문에, RF 누설이 제어되거나 또는 방지될 수 있다.
[0066] 프로세싱 챔버(100) 및/또는 프로세싱 챔버(200)는 반도체 구조들을 위한 재료들의 형성, 에칭 또는 경화를 포함할 수 있는 프로세싱 방법들을 위해 본 기술의 일부 실시예들에서 이용될 수 있다. 챔버들은 위에서 설명된 기판 지지 조립체 컴포넌트들 또는 특징들 중 임의의 것을 포함할 수 있다. 설명된 챔버는 제한적인 것으로 간주되어서는 안 되며, 설명된 동작들을 수행하도록 구성될 수 있는 임의의 챔버가 유사하게 사용될 수 있음을 이해해야 한다. 도 7은 본 기술의 일부 실시예들에 따른 프로세싱 방법(700)의 예시적인 동작들을 도시한다. 이 방법은 위에서 설명된 프로세싱 챔버(100) 또는 프로세싱 챔버(200)를 포함하는 하나 이상의 메인프레임(mainframe)들 또는 도구들 상에서 그리고 다양한 프로세싱 챔버들에서 수행될 수 있다. 방법(700)은 다수의 선택적 동작들을 포함할 수 있으며, 이들은 본 기술에 따른 방법들의 일부 실시예들과 구체적으로 연관될 수 있거나 또는 연관되지 않을 수 있다. 예를 들어, 설명되는 동작들의 대부분은 더 넓은 범위의 구조적 형성을 제공하기 위해 설명되었지만, 본 기술에는 중요하지 않거나, 또는 쉽게 이해될 수 있는 바와 같은 대안적인 방법론에 의해 수행될 수 있다.
[0067] 방법(700)은 나열된 동작들을 개시하기 전에 추가적인 동작들을 포함할 수 있다. 예를 들어, 추가적인 프로세싱 동작들은 재료를 형성하고 제거하는 것 모두를 포함할 수 있는, 반도체 기판 상에 구조들을 형성하는 단계를 포함할 수 있다. 예를 들어, 트랜지스터 구조들, 메모리 구조들, 또는 임의의 다른 구조들이 형성될 수 있다. 방법(700)이 수행될 수 있는 챔버에서 사전 프로세싱 동작들이 수행될 수 있거나, 또는 방법(700)이 수행될 수 있는 반도체 프로세싱 챔버 또는 챔버들 내로 기판을 전달하기 전에 하나 이상의 다른 프로세싱 챔버들에서 프로세싱이 수행될 수 있다. 그럼에도 불구하고, 방법(700)은 위에서 설명된 프로세싱 챔버(200)와 같은 반도체 프로세싱 챔버, 또는 위에서 설명된 바와 같은 컴포넌트들을 포함할 수 있는 다른 챔버들의 프로세싱 구역으로 반도체 기판을 전달하는 단계를 선택적으로 포함할 수 있다. 기판은 기판 지지체 상에 놓일 수 있고, 이 기판 지지체는 기판 지지체(210)와 같은 페데스탈일 수 있고, 기판 지지 조립체(300)일 수 있거나 또는 이를 포함할 수 있고, 챔버의 프로세싱 구역, 예를 들어 위에서 설명된 프로세싱 체적(120)에 상주할 수 있다.
[0068] 프로세싱될 기판은 반도체 프로세싱에 사용되는 임의의 개수의 재료들일 수 있거나 또는 이를 포함할 수 있다. 기판 재료는, 구조 상에 형성된 재료들 또는 기판일 수 있는, 실리콘, 게르마늄, 실리콘 산화물 또는 실리콘 질화물을 포함하는 유전체 재료들, 금속 재료들, 또는 이들 재료들의 임의의 개수의 조합들일 수 있거나, 또는 이들을 포함할 수 있다. 피처들은 본 기술에 따른 임의의 형상 또는 구성에 의해 특징지어질 수 있다. 일부 실시예들에서, 피처들은 기판 내에 형성된 트렌치 구조 또는 구멍일 수 있거나 또는 이를 포함할 수 있다. 피처들은 임의의 형상들 또는 크기들에 의해 특징지어질 수 있지만, 일부 실시예들에서, 피처들은 더 높은 종횡비들, 또는 피처를 가로지르는 폭에 대한 피처의 깊이의 비에 의해 특징지어질 수 있다. 예를 들어, 일부 실시예들에서, 피처들은 약 5:1 이상의 종횡비들에 의해 특징지어질 수 있고, 약 10:1 이상, 약 15:1 이상, 약 20:1 이상, 약 25:1 이상, 약 30:1 이상, 약 40:1 이상, 약 50:1 이상, 또는 그 초과의 종횡비들에 의해 특징지어질 수 있다. 추가적으로, 피처들은 약 20 nm 이하의 치수와 같이, 2 개의 측벽들 사이를 포함하는 피처를 가로지르는 좁은 폭들 또는 직경들에 의해 특징지어질 수 있고, 약 15 nm 이하, 약 12 nm 이하, 약 10 nm 이하, 약 9 nm 이하, 약 8 nm 이하, 약 7 nm 이하, 약 6 nm 이하, 약 5 nm 이하, 또는 그 미만의 피처를 가로지르는 폭에 의해 특징지어질 수 있다.
[0069] 일부 실시예들에서, 방법(700)은 증착을 위해 기판의 표면을 준비하기 위해 수행될 수 있는 전처리와 같은 선택적인 처리 동작들을 포함할 수 있다. 일단 준비되면, 방법(700)은 구조를 수용하는 반도체 프로세싱 챔버의 프로세싱 구역에 하나 이상의 전구체들을 전달하는 단계를 포함할 수 있다. 전구체들은 하나 이상의 실리콘 함유 전구체들뿐만 아니라, 불활성 가스 또는 실리콘 함유 전구체와 함께 전달되는 다른 가스와 같은 하나 이상의 희석제들 또는 캐리어 가스들도 포함할 수 있다. 본 방법은 유동성 실리콘 막을 생성하는 것과 관련하여 설명될 것이지만, 설명된 방법 및/또는 챔버들은 본 기술의 실시예들에 따라 임의의 개수의 재료들을 생성하는 데 사용될 수 있음을 이해해야 한다. 동작(705)에서 실리콘 함유 전구체를 포함하는 증착 전구체들로 플라즈마가 형성될 수 있다. 플라즈마는 프로세싱 구역 내에서 형성될 수 있고, 이는 증착 재료들이 기판 상에 증착되게 허용할 수 있다. 예를 들어, 일부 실시예들에서 용량 결합 플라즈마는 이전에 설명된 바와 같이 페이스플레이트에 플라즈마 전력을 인가함으로써 프로세싱 구역 내에 형성될 수 있다. 예를 들어, 위에서 논의된 바와 같은 고주파 전력 공급기는 감소된 유효 플라즈마 전력에서 작동되어 기판 상의 피처들 내에 재료들을 증착할 수 있다.
[0070] 실리콘 함유 전구체의 플라즈마 유출물들로부터 실리콘 함유 재료가 동작(710)에서 기판 상에 증착될 수 있다. 재료는 일부 실시예들에서 비정질 실리콘일 수 있거나 또는 비정질 실리콘을 포함할 수 있는 유동성 실리콘 함유 재료일 수 있다. 증착된 재료들은 보텀-업(bottom-up) 유형의 갭 충전을 제공하기 위해 기판 상의 피처들 내로 적어도 부분적으로 흐를 수 있다. 증착된 재료는 피처의 최하부로 흐를 수 있지만, 예시된 바와 같이 일정량의 재료가 기판의 측벽들 상에 남아 있을 수 있다. 증착된 양이 상대적으로 적을 수 있지만, 측벽들 상에 남아 있는 재료가 후속 흐름을 제한할 수 있다.
[0071] 증착 동안 인가되는 전력은, 해리를 제한할 수 있고 증착된 재료들에 혼입된 수소의 양을 유지할 수 있는 저전력 플라즈마일 수 있다. 이렇게 혼입된 수소는 증착되는 재료들의 유동성에 기여할 수 있다. 따라서, 일부 실시예들에서, 플라즈마 전력 소스는 약 100 W 이하의 플라즈마 전력을 페이스플레이트에 전달할 수 있고, 약 90 W 이하, 약 80 W 이하, 약 70 W 이하, 약 60 W 이하, 약 50 W 이하, 또는 그 미만의 전력을 전달할 수 있다. 이러한 전력은 이전에 설명한 바와 같은 펄싱 주파수 및 듀티 사이클로 고주파 전력 공급기를 작동시킴으로써 추가로 감쇠될 수 있으며, 이는 약 10 W 이하의 유효 전력을 생성할 수 있고, 위에서 논의한 바와 같이 약 5 W 이하의 유효 전력을 생성할 수 있다.
[0072] 본 기술의 일부 실시예들에서 일정량의 증착 후에, 형성된 재료를 치밀화하도록 구성되는 처리 또는 경화 프로세스가 형성될 수 있고, 유익하게는 피처의 측벽들 상의 재료를 세정하거나 또는 에칭백할 수 있다. 이 프로세스는 증착과 동일한 챔버에서 수행될 수 있으며, 피처를 충전하기 위해 순환 프로세스로 수행될 수 있다. 일부 실시예들에서, 실리콘 함유 전구체 흐름이 중단될 수 있고, 프로세싱 구역이 퍼지될 수 있다. 퍼지 후, 처리 전구체가 프로세싱 챔버의 프로세싱 구역 내로 흐를 수 있다. 처리 전구체는 수소, 헬륨, 아르곤, 또는 막과 화학적으로 반응하지 않을 수 있는 다른 불활성 재료일 수 있거나 또는 이를 포함할 수 있다. 처리 플라즈마가 동작(715)에서 형성될 수 있으며, 이는 프로세싱 구역 내에 형성되는 용량 결합 플라즈마일 수도 있다. 형성된 증착 플라즈마는 페이스플레이트 또는 샤워헤드에 고주파 플라즈마 전력을 인가함으로써 형성될 수 있고, 일부 실시예들에서는 관여되는 다른 전력 소스를 포함하지 않을 수 있다. 처리는 이전에 논의된 바와 같이 기판 지지체와 결합된 저주파 전력 공급기뿐만 아니라 고주파 전력 공급기도 모두 이용할 수 있다. 고주파 전력 공급기는 처리 중에 제1 전력 레벨로 작동될 수 있고, 저주파 전력 공급기는 제2 전력 레벨로 작동될 수 있으며, 2 개의 전력 레벨들은 본 기술의 실시예들에서 유사하거나 또는 상이할 수 있다.
[0073] 고주파 전력 공급기는 증착 플라즈마 동안 펄싱된 낮은 유효 전력에서 작동될 수 있지만, 고주파 전력 공급기는 위에서 설명된 플라즈마 전력들 중 임의의 플라즈마 전력에 있을 수 있는 처리 동안 연속파 구성으로 작동될 수 있다. 저주파 전력 공급기는 이전에 설명된 바와 같은 펄싱 주파수들 및/또는 듀티 사이클들 중 임의의 것에 있을 수 있는 처리 동안 펄싱 모드로 작동될 수 있다.
[0074] 증착 동작 동안, 저주파 전력 공급기는 작동되지 않을 수 있다. 위에서 논의된 바와 같이, 저전력에서 반복 가능한 플라즈마 생성을 가능하게 하기 위해, 각각의 증착 동작 동안 플라즈마 생성을 보장하기 위해 트리거 시퀀스가 이용될 수 있다. 트리거 시퀀스는 제1 시간 기간 및 제2 시간 기간을 포함할 수 있고, 이들은 함께 증착 시간 기간을 생성할 수 있다. 일부 실시예들에서 증착을 제한하기 위해, 증착 시간 기간은 약 30 초 이하일 수 있고, 약 20 초 이하, 약 15 초 이하, 약 10 초 이하, 약 8 초 이하, 약 6 초 이하, 약 5 초 이하, 약 4 초 이하, 또는 그 미만일 수 있다. 제1 시간 기간은 제2 시간 기간보다 짧을 수 있고, 제1 시간 기간은 증착 프로세스에 대한 영향을 제한하면서 플라즈마 생성이 발생하도록 보장하기 위해 사용될 수 있다. 따라서, 일부 실시예들에서, 제1 시간 기간은 약 2 초 이하일 수 있고, 약 1 초 이하, 약 0.5 초 이하, 약 0.4 초 이하, 약 0.3 초 이하, 약 0.2 초 이하, 약 0.1 초 이하, 약 0.09 초 이하, 약 0.08 초 이하, 약 0.07 초 이하, 약 0.06 초 이하, 약 0.05 초 이하, 또는 그 미만일 수 있다.
[0075] 일부 실시예들에서, 제1 전력은 제1 시간 기간 동안 고주파 전력 소스에 의해 인가될 수 있고, 이는 제2 시간 기간 동안 고주파 전력 소스에 의해 인가되는 제2 전력보다 높을 수 있다. 예를 들어, 제1 시간 기간 동안, 제1 전력은 약 50 W 이상일 수 있고, 약 80 W 이상, 약 100 W 이상, 약 120 W 이상, 약 140 W 이상, 약 160 W 이상, 약 180 W 이상, 약 200 W 이상, 또는 그 초과일 수 있다. 고주파 전력 소스는 그 후 증착 시간 중 나머지 시간 동안 위에서 논의된 유효 전력들 중 임의의 유효 전력으로 제2 시간 기간 동안 전력을 인가할 수 있다. 추가적으로, 고주파 전력 소스는 증착 시간 동안 일관되게 작동될 수 있지만, 제1 시간 기간 동안 저주파 전력 소스는 점화를 보장하기 위해 위에서 논의된 임의의 전력 레벨로 인가될 수 있다. 다른 예에서, 고주파 전력 공급기는 제2 시간 기간 동안 원하는 유효 전력을 스위칭하기 전에 제1 시간 기간 동안 다중 레벨 펄싱 구성으로 작동될 수 있다. 다중 레벨 펄싱은 다수의 펄스들을 포함할 수 있고, 이 펄스들은 각각 0.1 초 미만, 예를 들어 약 50 마이크로초 이하, 약 40 마이크로초 이하, 약 30 마이크로초 이하, 또는 약 20 마이크로초 이하, 또는 그 미만일 수 있고, 모두 제1 시간 기간 동안 발생한다. 펄스들은 펄스의 제1 프랙션(fraction)에 대한 더 높은 초기 펄스에 이어, 펄스의 제2 프랙션에 대한 더 낮은 제2 펄스를 포함할 수 있다. 펄스의 2 개의 부분들은 이전에 설명된 임의의 전력 레벨들에서 발생할 수 있다.
[0076] 처리 동작 동안, 기판 지지 조립체는 동작(720)에서 기판의 온도를 유지하기 위해 사용될 수 있고, 후속 증착 동작 전에 온도를 계속해서 제어할 수 있다. 예를 들어, 기판 지지 조립체를 통한 전도성 냉각 외에, 일부 실시예들에서, 후면 가스가 제공될 수 있고, 고전력 처리 동작 동안 기판 온도를 추가로 제어하기 위해 조절될 수 있다. 동시에, 또는 추가적으로, 보다 지향성 있게 전달된 플라즈마 유출물들은 피처의 최하부에 형성된 나머지 막을 관통할 수 있고, 동작(725)에서 막을 치밀화하기 위해 수소 혼입을 감소시킬 수 있다. 처리 후에, 후속 증착 사이클 전에 증착 설정값으로 다시 온도를 낮추기 위해 후면 가스가 계속해서 흐를 수 있다.
[0077] 증착은 수 나노미터 이상으로 형성될 수 있으나, 이전에 설명된 바와 같이 에칭 프로세스를 수행함으로써, 치밀화된 재료의 두께는 약 100 Å 이하의 두께로 제어될 수 있고, 약 90 Å 이하, 약 80 Å 이하, 약 70 Å 이하, 약 60 Å 이하, 약 50 Å 이하, 약 40 Å 이하, 약 30 Å 이하, 약 20 Å 이하, 약 10 Å 이하, 또는 그 미만일 수 있다. 증착된 재료의 두께를 제어함으로써, 전체 두께를 통한 전환이 더 쉽게 수행될 수 있으며, 종래의 프로세스들에서 일반적인 침투 문제들이 해결될 수 있다. 그런 다음 프로세스는 피처를 통해 치밀화된 재료를 계속해서 생성하기 위해 임의의 개수의 사이클들 동안 완전히 반복될 수 있다.
[0078] 형성 동작들 중 임의의 형성 동작 동안 사용되는 증착 전구체들과 관련하여 임의의 개수의 전구체들이 본 기술과 함께 사용될 수 있다. 동작 동안 사용될 수 있는 실리콘 함유 전구체들은 실란(SiH4), 디실란(Si2H6), 또는 사이클로헥사실란들을 포함하는 다른 오르가노실란들, 실리콘 테트라플루오라이드(SiF4), 실리콘 테트라클로라이드(SiCl4), 디클로로실란(SiH2Cl2), 테트라에틸 오르토실리케이트(TEOS), 뿐만 아니라 실리콘 함유 막 형성에 사용될 수 있는 임의의 다른 실리콘 함유 전구체들도 포함할 수 있다(그러나 이에 제한되지 않음). 실리콘 함유 재료는 일부 실시예들에서 무-질소, 무-산소, 및/또는 무-탄소일 수 있다. 동작들 중 임의의 동작에서, Ar, 이원자 수소, He, 또는 다른 재료들, 예를 들어, 질소, 암모니아 또는 다른 전구체들을 포함할 수 있는 불활성 전구체들과 같은 하나 이상의 추가적인 전구체들이 포함될 수 있다.
[0079] 온도 및 압력은 또한 본 기술의 동작들에 영향을 미칠 수 있다. 예를 들어, 일부 실시예들에서, 막 유동을 용이하게 하기 위해, 프로세스는 약 20 ℃ 이하의 온도에서 수행될 수 있고, 약 10 ℃ 이하, 약 0 ℃ 이하, 약 -10 ℃ 이하, 약 -20 ℃ 이하, 약 -30 ℃ 이하, 또는 그 미만의 온도에서 수행될 수 있다. 온도는 처리 및 치밀화 동안을 포함하여, 방법 전반에 걸쳐 이들 범위들 중 임의의 범위로 유지될 수 있다. 챔버 내의 압력은 약 10 Torr 이하의 챔버 압력에서와 같이, 프로세스들 중 임의의 프로세스에 대해 또한 상대적으로 낮게 유지될 수 있고, 압력은 약 8 Torr 이하, 약 6 Torr 이하, 약 5 Torr 이하, 약 4 Torr 이하, 약 3 Torr 이하, 약 2 Torr 이하, 또는 약 1 Torr 이하, 또는 그 미만으로 유지될 수 있다. 추가적으로, 압력은 일부 실시예들에서 증착 및 처리 동안 상이한 레벨들로 유지될 수 있다. 예를 들어, 압력은 증착 동안 약 1 Torr 이상, 예를 들어 약 2 Torr 이상, 약 3 Torr 이상, 또는 그 초과로 유지될 수 있고, 압력은 처리 동안 약 1 Torr 이하, 예를 들어 약 0.8 Torr 이하, 약 0.5 Torr 이하, 약 0.1 Torr 이하, 또는 그 미만으로 유지될 수 있다. 본 기술의 일부 실시예들에 따른 프로세스들을 수행함으로써, 단일 프로세싱 챔버 내에서 기판의 적절한 온도 제어를 보장하면서, 실리콘 함유 또는 다른 유동성 재료들을 이용하는 좁은 피처들의 개선된 충전이 생성될 수 있다.
[0080] 앞의 설명에서, 설명의 목적들을 위해, 본 기술의 다양한 실시예들의 이해를 제공하기 위해 많은 세부사항들이 제시되었다. 그러나, 특정 실시예들이 이들 세부사항들 중 일부 없이, 또는 추가 세부사항들과 함께 실시될 수 있다는 것이 당업자에게 명백할 것이다.
[0081] 여러 실시예들을 개시했지만, 본 실시예들의 사상을 벗어나지 않고 다양한 수정들, 대안적인 구성들, 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 피하기 위해 다수의 잘 알려진 프로세스들 및 요소들은 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 간주되어서는 안 된다. 추가적으로, 방법들 또는 프로세스들은 순차적으로 또는 단계들로 설명될 수 있지만, 동작들은 동시에 수행되거나, 또는 나열된 것과 상이한 순서들로 수행될 수 있음을 이해해야 한다.
[0082] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한 하위 한계값의 최소 자릿수의 단 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값들 또는 그 범위에 속하는 명시되지 않은 값들과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 각각의 소범위가 포함된다. 이러한 소범위의 상위 한계값 및 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지, 둘 모두가 그러한 소범위에서 제외되는지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다
[0083] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들은 문맥상 달리 명백히 표시되어 있지 않은 한 복수의 언급들을 포함한다. 따라서, 예를 들어, "전구체"에 대한 언급은 복수의 이러한 전구체들을 포함하고, "층"에 대한 언급은 하나 이상의 층들 및 당업자들에게 공지된 그의 등가물들에 대한 언급 등을 포함한다.
[0084] 또한, 본 명세서에서 그리고 다음의 청구항들에서 사용되는 경우, "포함한다(comprise(s))", "포함하는(comprising)", "함유한다(contain(s))", "함유하는(containing)", "포함한다(include(s))", 그리고 "포함하는(including)"이란 단어들은 진술된 특징들, 인티저(integer)들, 컴포넌트들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 액트들 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 반도체 기판 지지체로서,
    샤프트(shaft) 및 플래튼(platen)을 갖는 페데스탈(pedestal);
    커버 플레이트(cover plate) ― 상기 커버 플레이트는 상기 커버 플레이트의 제1 표면을 따라 상기 플래튼과 결합되고, 상기 커버 플레이트는 상기 제1 표면 반대편의 상기 커버 플레이트의 제2 표면에 리세스(recess)된 채널(channel)을 정의함 ― ; 및
    상기 커버 플레이트의 상기 제2 표면에 결합된 퍽(puck) ― 상기 퍽은 전극을 통합하고, 상기 퍽은 상기 커버 플레이트에 정의된 상기 리세스된 채널에 유체적으로 접근하기 위해 상기 퍽을 통해 수직으로 연장되는 복수의 구멍들을 정의함 ― 을 포함하는,
    반도체 기판 지지체.
  2. 제1 항에 있어서,
    상기 플래튼은 상기 플래튼을 가로지르는 유체 채널을 정의하는,
    반도체 기판 지지체.
  3. 제1 항에 있어서,
    상기 리세스된 채널은 제1 리세스된 채널이고, 상기 커버 플레이트는 상기 제1 리세스된 채널의 반경방향 외측에 제2 리세스된 채널을 정의하고, 상기 제1 리세스된 채널은 상기 커버 플레이트에 정의된 제1 측방향 채널로부터 유체적으로 접근되고, 상기 제2 리세스된 채널은 상기 커버 플레이트에 정의된 제2 측방향 채널로부터 유체적으로 접근되는,
    반도체 기판 지지체.
  4. 제3 항에 있어서,
    상기 제1 리세스된 채널 상에 안착된 제1 채널 커버 ― 상기 제1 채널 커버는 상기 제1 채널 커버를 통한 복수의 구멍들을 정의함 ― 를 더 포함하고, 상기 제1 채널 커버를 통한 상기 복수의 구멍들의 각각의 구멍은 상기 퍽을 통해 수직으로 연장되는 상기 복수의 구멍들 중 대응하는 구멍과 정렬되는,
    반도체 기판 지지체.
  5. 제1 항에 있어서,
    상기 플래튼, 상기 커버 플레이트, 및 상기 퍽을 통해 연장되는 리프트 핀(lift pin) 조립체를 더 포함하고,
    상기 리프트 핀 조립체는,
    리프트 핀,
    라이너(liner),
    홀더(holder), 및
    카운터웨이트(counterweight)를 포함하는,
    반도체 기판 지지체.
  6. 제5 항에 있어서,
    상기 라이너 주위에 그리고 상기 홀더를 통해 배기 경로가 정의되는,
    반도체 기판 지지체.
  7. 제1 항에 있어서,
    상기 페데스탈의 상기 샤프트를 통해 연장되는 RF 로드(rod) ― 상기 RF 로드는 상기 퍽 내에 배치된 전도성 커넥터(connector)에 의해 상기 전극과 전기적으로 결합됨 ― 를 더 포함하는,
    반도체 기판 지지체.
  8. 제7 항에 있어서,
    상기 RF 로드의 길이를 따라 상기 RF 로드 주위로 연장되는 로드 절연체를 더 포함하는,
    반도체 기판 지지체.
  9. 제8 항에 있어서,
    상기 페데스탈은 허브(hub)에 안착되고, 상기 로드 절연체는 상기 허브를 통해 연장되는,
    반도체 기판 지지체.
  10. 제8 항에 있어서,
    상기 퍽 내의 상기 전도성 커넥터 주위로 연장되는 퍽 절연체를 더 포함하고, 상기 로드 절연체는 상기 퍽 절연체 내에 적어도 부분적으로 안착되는,
    반도체 기판 지지체.
  11. 제10 항에 있어서,
    상기 페데스탈 및 커버 플레이트는 상기 커버 플레이트에서 상기 로드 절연체로 연장되는 퍼지(purge) 경로를 정의하는,
    반도체 기판 지지체.
  12. 제11 항에 있어서,
    상기 퍼지 경로는 상기 로드 절연체의 내부 및 외부를 따라 계속되는,
    반도체 기판 지지체.
  13. 반도체 프로세싱(processing) 시스템으로서,
    챔버(chamber) 본체;
    반도체 기판을 지지하도록 구성된 기판 지지체 ― 상기 기판 지지체는,
    샤프트 및 플래튼을 갖는 페데스탈,
    커버 플레이트 ― 상기 커버 플레이트는 상기 커버 플레이트의 제1 표면을 따라 상기 플래튼과 결합되고, 상기 커버 플레이트는 상기 제1 표면 반대편의 상기 커버 플레이트의 제2 표면에 리세스된 채널을 정의함 ― , 및
    상기 커버 플레이트의 상기 제2 표면과 결합된 퍽을 포함하고, 상기 퍽은 전극을 통합하고, 상기 퍽은 상기 커버 플레이트에 정의된 상기 리세스된 채널에 유체적으로 접근하기 위해 상기 퍽을 통해 수직으로 연장되는 복수의 구멍들을 정의함 ― ;
    페이스플레이트(faceplate) ― 상기 챔버 본체, 상기 기판 지지체, 및 상기 페이스플레이트는 프로세싱 구역을 정의함 ― ;
    상기 페이스플레이트와 결합된 고주파 플라즈마 소스(plasma source); 및
    상기 기판 지지체와 결합된 저주파 플라즈마 소스를 포함하는,
    반도체 프로세싱 시스템.
  14. 제13 항에 있어서,
    상기 기판 지지체는 정전 척(chuck)을 포함하고,
    상기 반도체 프로세싱 시스템은, 상기 기판 지지체와 결합된 DC 전력 공급기를 더 포함하는,
    반도체 프로세싱 시스템.
  15. 제13 항에 있어서,
    상기 저주파 플라즈마 소스는 약 2 MHz 이하에서 작동하도록 구성되고, 상기 고주파 플라즈마 소스는 약 20 % 이하의 듀티 사이클(duty cycle)에서 약 20 kHz 이하의 펄싱(pulsing) 주파수에서 약 13.56 MHz 이상에서 작동하도록 구성되는,
    반도체 프로세싱 시스템.
  16. 제15 항에 있어서,
    상기 고주파 플라즈마 소스는 약 5 W 이하의 유효 전력에서 플라즈마를 생성하도록 구성된,
    반도체 프로세싱 시스템.
  17. 제13 항에 있어서,
    상기 리세스된 채널은 제1 리세스된 채널이고, 상기 커버 플레이트는 상기 제1 리세스된 채널의 반경방향 외측에 제2 리세스된 채널을 정의하고, 상기 제1 리세스된 채널은 상기 커버 플레이트에 정의된 제1 측방향 채널로부터 유체적으로 접근되고, 상기 제2 리세스된 채널은 상기 커버 플레이트에 정의된 제2 측방향 채널로부터 유체적으로 접근되는,
    반도체 프로세싱 시스템.
  18. 제17 항에 있어서,
    상기 제1 리세스된 채널 상에 안착된 제1 채널 커버를 더 포함하고, 상기 제1 채널 커버는 상기 제1 채널 커버를 통한 복수의 구멍들을 정의하고, 상기 제1 채널 커버를 통한 상기 복수의 구멍들의 각각의 구멍은 상기 퍽을 통해 수직으로 연장되는 상기 복수의 구멍들 중 대응하는 구멍와 정렬되는,
    반도체 프로세싱 시스템.
  19. 제13 항에 있어서,
    상기 기판 지지체와 결합되고, 상기 기판 지지체를 통해 상기 고주파 플라즈마 소스를 실질적으로 접지하도록 구성된 제1 L-C 필터(filter)를 더 포함하는,
    반도체 프로세싱 시스템.
  20. 제19 항에 있어서,
    상기 페이스플레이트와 결합되고, 상기 저주파 플라즈마 소스를 상기 챔버 본체에 실질적으로 접지하도록 구성된 제2 L-C 필터를 더 포함하는,
    반도체 프로세싱 시스템.
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