KR20230041644A - 디스플레이 기판 및 디스플레이 장치 - Google Patents

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즈둥 위안
융첸 리
찬 위안
판 쉬
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보에 테크놀로지 그룹 컴퍼니 리미티드
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Abstract

본 개시는 디스플레이 기술분야에 관한 것으로, 디스플레이 기판 및 디스플레이 장치를 제공한다. 해당 디스플레이 기판에서, 베이스 기판 상에 위치한 적어도 두 개의 픽셀은 동일한 하나의 발광 제어 라인을 연결하는 발광 제어 회로를 사용할 수 있기에, 디스플레이 기판에 설치하여야 할 발광 제어 회로의 수량을 감소할 수 있거나, 또는 디스플레이 기판 상에 설치하여야 할 발광 제어 라인의 수량을 더 감소할 수 있으며, 즉, 최종적으로 각 픽셀에 의해 점용되는 베이스 기판의 면적을 비교적 작게 한다. 나아가, 픽셀에 연결된 신호 라인을 위해 신호를 제공하는 게이트 구동 회로, 및 게이트 구동 회로에 연결된 구동 신호로 하여금 모두 베이스 기판 상에 설치될 수 있도록 한다. 본 개시에서 제공하는 디스플레이 기판의 해상도는 비교적 높다.

Description

디스플레이 기판 및 디스플레이 장치
관련 출원에 대한 참조
본 출원은 2020년 7월 21일 중국에 제출한 발명의 명칭이 "디스플레이 기판 및 디스플레이 장치"인, 중국 특허 출원 제 202010707527.3호의 우선권을 주장하며, 그 전체 내용을 본 출원에 원용한다.
본 개시는 디스플레이 기술분야에 관한 것으로, 특히 디스플레이 기판 및 디스플레이 장치에 관한 것이다.
유기 발광 다이오드(organic light emitting diode，OLED) 디스플레이 기판은 자체 발광, 넓은 시각 및 빠른 응답 속도 등의 장점으로 디스플레이 영역에 광범위하게 응용된다.
관련기술에서, OLED 디스플레이 기판은, 베이스 기판, 및 베이스 기판 상에 위치한 복수 개의 픽셀을 포함하며, 각 픽셀은 모두, 발광 제어 회로, 발광 구동 회로 및 발광 소자를 포함한다. 그중, 발광 제어 회로는 그에 연결된 발광 제어 라인이 제공하는 발광 제어 신호에 응답하여, 발광 구동 회로에 직류 전원 신호를 제공할 수 있으며, 발광 구동 회로는 그에 연결된 게이트 라인이 제공하는 게이트 구동 신호 및 수신된 직류 전원 신호에 응답하여, 발광 소자에 발광 구동 회로를 제공할 수 있다. 또한, 상이한 픽셀에 연결된 발광 제어 회로는 상이하다.
상이한 픽셀에 연결된 발광 제어 회로는 상이하기에, 디스플레이 기판에 비교적 많은 수량의 발광 제어 라인을 설치하여야 하며, 해당 복수 개의 발광 제어 라인은 베이스 기판의 비교적 큰 면적을 점용하기에, 고해상도의 구현에 불리하다.
본 개시의 실시예는 디스플레이 기판 및 디스플레이 장치를 제공한다. 상기 기술방안은 아래와 같다.
일 측면에 있어서, 본 개시의 실시예는 디스플레이 기판을 제공하며, 상기 디스플레이 기판은,
베이스 기판;
상기 베이스 기판 상에 위치하고 어레이(array)로 배열된 복수 개의 픽셀 - 각 상기 픽셀은 모두, 발광 제어 회로, 발광 구동 회로 및 발광 소자를 포함하며, 적어도 두 개의 상기 픽셀은 동일한 하나의 상기 발광 제어 회로를 사용함 -; 및
상기 베이스 기판 상에 위치한 게이트 구동 회로, 복수 개의 발광 제어 라인, 복수 개의 게이트 라인 및 복수 개의 구동 신호 라인 - 상기 게이트 구동 회로는 각각, 상기 복수 개의 구동 신호 라인, 상기 복수 개의 발광 제어 라인 및 상기 복수 개의 게이트 라인에 연결되며, 상기 복수 개의 발광 제어 라인은 각 상기 픽셀에 포함된 상기 발광 제어 회로에 연결되며, 상기 복수 개의 게이트 라인은 각 상기 픽셀에 포함된 상기 발광 구동 회로에 연결되며, 상기 게이트 구동 회로는, 상기 복수 개의 구동 신호 라인이 제공하는 구동 신호에 응답하여, 상기 복수 개의 발광 제어 라인에 발광 제어 신호를 출력하기 위한 것이며, 상기 복수 개의 게이트 라인에 게이트 구동 신호를 출력하기 위한 것임 -; 을 포함한다.
선택적으로, 동일한 하나의 상기 발광 제어 회로를 사용하는 적어도 두 개의 상기 픽셀은 동일한 열에 위치한다.
선택적으로, 동일한 하나의 상기 발광 제어 회로를 사용하는 적어도 두 개의 상기 픽셀은 인접한다.
선택적으로, 동일한 열에 위치한 각 두 개의 상기 픽셀마다 동일한 하나의 상기 발광 제어 회로를 사용한다.
선택적으로, 동일한 하나의 상기 발광 제어 회로를 사용하는 두 개의 상기 픽셀은, 상기 발광 제어 회로에 연결된 상기 발광 제어 라인의 양측에 대칭으로 배열된다.
선택적으로, 각 상기 구동 신호 라인은 모두 인접한 두 열의 상기 픽셀 사이에 위치한다.
선택적으로, 각 인접한 두 열의 상기 픽셀 사이에는, 최대 두 개의 상기 구동 신호 라인이 설치되어 있다.
선택적으로, 상기 게이트 구동 회로는, 캐스케이드된 복수 개의 시프트 레지스터 유닛을 포함하며;
적어도 두 개의 캐스케이드된 상기 시프트 레지스터 유닛은 인접한 두 행의 픽셀 사이에 위치한다.
선택적으로, 적어도 두 개의 캐스케이드된 상기 시프트 레지스터 유닛은 인접한 두 행의 타겟 픽셀 사이에 위치하며;
상기 두 행의 타겟 픽셀 중, 한 행의 상기 타겟 픽셀에 연결된 발광 제어 회로는, 또 다른 한 행의 상기 타겟 픽셀에 연결된 발광 제어 회로와 상이하다.
선택적으로, 각 인접한 두 행의 상기 타겟 픽셀 사이에는, 두 개의 캐스케이드된 상기 시프트 레지스터 유닛이 설치되어 있으며;
그중, 하나의 상기 시프트 레지스터 유닛은 한 행의 상기 타겟 픽셀에 연결되고, 또 다른 하나의 상기 시프트 레지스터 유닛은 또 다른 한 행의 상기 타겟 픽셀에 연결된다.
선택적으로, 두 개의 캐스케이드된 상기 시프트 레지스터 유닛은 상기 두 행의 타겟 픽셀 사이에 대칭으로 배열된다.
선택적으로, 상기 시프트 레지스터 유닛은, 입력 서브 회로, 풀다운 제어 서브 회로, 풀다운 서브 회로 및 출력 서브 회로를 포함하며;
상기 입력 서브 회로는 각각, 제1 입력단, 제2 입력단, 제1 제어 신호단, 제2 제어 신호단 및 풀업 노드에 연결되며, 상기 입력 서브 회로는, 상기 제1 입력단이 제공하는 제1 입력 신호에 응답하여, 상기 풀업 노드에 상기 제1 제어 신호단이 제공하는 제1 제어 신호를 출력하기 위한 것이며, 또한 상기 제2 입력단이 제공하는 제2 입력 신호에 응답하여, 상기 풀업 노드에 상기 제2 제어 신호단이 제공하는 제2 제어 신호를 출력하기 위한 것이며;
상기 풀다운 제어 서브 회로는 각각, 제1 클럭 신호단, 상기 풀업 노드, 풀다운 전원단, 풀다운 노드 및 출력단에 연결되며, 상기 풀다운 제어 서브 회로는, 상기 제1 클럭 신호단이 제공하는 제1 클럭 신호에 응답하여, 상기 풀다운 노드에 상기 제1 클럭 신호를 출력하기 위한 것이며, 또한 상기 풀업 노드의 전위 및 상기 출력단이 제공하는 출력 신호에 응답하여, 상기 풀다운 노드에 상기 풀다운 전원단이 제공하는 풀다운 전원 신호를 출력하기 위한 것이며;
상기 풀다운 서브 회로는 각각, 리셋 신호단, 상기 풀다운 노드, 상기 풀다운 전원단, 상기 풀업 노드 및 상기 출력단에 연결되며, 상기 풀다운 서브 회로는, 상기 풀다운 노드의 전위에 응답하여, 상기 풀업 노드 및 상기 출력단에 상기 풀다운 전원 신호를 출력하기 위한 것이며, 또한 상기 리셋 신호단이 제공하는 리셋 신호에 응답하여, 상기 풀업 노드에 상기 풀다운 전원 신호를 출력하기 위한 것이며;
상기 출력 서브 회로는 각각, 상기 풀업 노드, 제2 클럭 신호단 및 상기 출력단에 연결되며, 상기 출력 서브 회로는, 상기 풀업 노드의 전위에 응답하여, 상기 출력단에 상기 제2 클럭 신호단이 제공하는 제2 클럭 신호를 출력하기 위한 것이다.
선택적으로, 상기 디스플레이 기판은, 상기 베이스 기판 상에 위치한 복수 개의 데이터 라인을 더 포함하며;
상기 복수 개의 게이트 라인은, 복수 개의 제1 게이트 라인, 복수 개의 제2 게이트 라인 및 복수 개의 제3 게이트 라인을 포함하며; 상기 발광 제어 회로는, 발광 제어 트랜지스터를 포함하며; 상기 발광 구동 회로는, 데이터 입력 트랜지스터, 리셋 트랜지스터, 구동 트랜지스터, 보상 트랜지스터 및 축전용량을 포함하며;
상기 데이터 입력 트랜지스터의 게이트는 하나의 상기 제1 게이트 라인에 연결되며, 제1 전극은 상기 구동 트랜지스터의 게이트에 연결되며, 제2 전극은 하나의 상기 데이터 라인에 연결되며; 상기 구동 트랜지스터의 제1 전극은 상기 발광 제어 트랜지스터의 제1 전극에 연결되며, 제2 전극은 상기 발광 소자에 연결되며; 상기 발광 제어 트랜지스터의 게이트는 하나의 상기 발광 제어 라인에 연결되며, 제2 전극은 직류 전원단에 연결되며; 상기 리셋 트랜지스터의 게이트는 하나의 상기 제2 게이트 라인에 연결되며, 제1 전극은 제1 초기 신호단에 연결되며, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결되며; 상기 보상 트랜지스터의 게이트는 하나의 상기 제3 게이트 라인에 연결되며, 제1 전극은 상기 제2 초기 신호단에 연결되며, 제2 전극은 상기 구동 트랜지스터의 게이트에 연결된다.
다른 일 측면에 있어서, 본 개시의 실시예는 디스플레이 장치를 제공하며, 상기 디스플레이 장치는, 소스 구동 회로 및 상술한 측면에 따른 상기 디스플레이 기판을 포함하며;
상기 소스 구동 회로는 상기 디스플레이 기판 중의 복수 개의 데이터 라인에 연결되며, 상기 소스 구동 회로는, 각 상기 데이터 라인을 위해 데이터 신호를 제공하기 위한 것이다.
본 개시의 실시예에 따른 기술방안을 더 명확하게 설명하기 위하여, 아래에서는 본 개시의 실시예의 설명에 사용될 도면들을 간단하게 소개하기로 한다. 하기 설명에서의 도면들은 단지 본 개시의 일부 실시예들인 것으로, 해당 기술분야에서 통상의 지식을 가진 자들에게 있어서, 창조적 노동을 하지 않는다는 전제하에 이러한 도면들에 의해 기타 도면들을 더 얻을 수 있음은 자명한 것이다.
도 1은 본 개시의 실시예에서 제공하는 디스플레이 기판의 구조 예시도이다.
도 2는 본 개시의 실시예에서 제공하는 또 다른 디스플레이 기판의 구조 예시도이다.
도 3은 본 개시의 실시예에서 제공하는 또 다른 디스플레이 기판의 구조 예시도이다.
도 4는 본 개시의 실시예에서 제공하는 인접한 두 개의 픽셀의 회로 구조 예시도이다.
도 5는 본 개시의 실시예에서 제공하는 인접한 두 개의 픽셀의 선택가능한 구조 판도이다.
도 6은 본 개시의 실시예에서 제공하는 또 다른 디스플레이 기판의 구조 예시도이다.
도 7은 본 개시의 실시예에서 제공하는 또 다른 디스플레이 기판의 구조 예시도이다.
도 8은 본 개시의 실시예에서 제공하는 시프트 레지스터 유닛의 구조 예시도이다.
도 9는 본 개시의 실시예에서 제공하는 또 다른 시프트 레지스터 유닛의 구조 예시도이다.
도 10은 본 개시의 실시예에서 제공하는 또 다른 디스플레이 기판의 구조 예시도이다.
도 11은 본 개시의 실시예에서 제공하는 픽셀 작업 시퀀스 다이어그램이다.
도 12는 본 개시의 실시예에서 제공하는 디스플레이 장치의 구조 예시도이다.
본 개시의 실시예에서 해결하려는 기술문제, 기술방안 및 장점에 대해 더 명확하게 설명하기 위하여, 아래에서는 도면과 일부 실시예를 결부하여 본 개시에 대해 상세하게 설명하려 한다.
본 개시의 모든 실시예에서 채용한 트랜지스터는 모두 박막 트랜지스터이거나 또는 전계효과 트랜지스터이거나 또는 기타 특성이 같은 소자일 수 있으며, 회로 중에서의 작용에 따라, 본 개시의 실시예에서 채용한 트랜지스터는 주로 온오프 트랜지스터이다. 여기서 채용한 온오프 트랜지스터의 소스, 드레인은 대칭되기에, 소스, 드레인은 상호 교환 가능하다. 본 개시의 실시예에서, 그중의 소스를 제1 전극이라 칭하고, 드레인을 제2 전극이라 칭한다. 또는 그중의 드레인을 제1 전극이라 칭하고, 소스를 제2 전극이라 칭하며, 도면 중의 형태에 따라, 트랜지스터의 중간단은 게이트이고, 신호 입력단은 소스이며, 신호 출력단은 드레인임을 규정한다. 그 외, 본 개시의 실시예에서 채용한 온오프 트랜지스터는 P형 온오프 트랜지스터 및 N형 온오프 트랜지스터 중의 어느 하나일 수 있으며, 그중, P형 온오프 트랜지스터는, 게이트가 낮은 레벨일 때 도통되고, 게이트가 높은 레벨일 때 컷 오프되며, N형 온오프 트랜지스터는, 게이트가 높은 레벨일 때 도통되고, 게이트가 낮은 레벨일 때 컷 오프된다.
도 1은 본 개시의 실시예에서 제공하는 디스플레이 기판의 구조 예시도이다. 도 1에 도시된 바와 같이, 해당 디스플레이 기판은, 베이스 기판(01), 및 베이스 기판(01) 상에 위치하고 어레이(array)로 배열된 복수 개의 픽셀(02)을 포함한다. 도 2는 본 개시의 실시예에서 제공하는 또 다른 디스플레이 기판의 구조 예시도이다. 도 1과 도 2를 결부하면, 각 픽셀(02)은 모두, 발광 제어 회로(021), 발광 구동 회로(022) 및 발광 소자(023)를 포함할 수 있음을 알 수 있다. 또한 적어도 두 개의 픽셀(02)은 동일한 하나의 발광 제어 회로(021)를 사용할 수 있으며, 즉 적어도 두 개의 픽셀(02)은 동일한 하나의 발광 제어 회로(021)의 구동하에 작업할 수 있다.
계속하여 도 2를 참조하면, 디스플레이 기판은, 베이스 기판(01) 상에 위치한 게이트 구동 회로(03), 복수 개의 발광 제어 라인(예컨대, 도 2에 도시된 EM1 내지 EMn), 복수 개의 게이트 라인(예컨대, 도 2에 도시된 G1 내지 Gm) 및 복수 개의 구동 신호 라인(도 2에 도시된 L1 내지 Li)을 더 포함할 수 있다.
그중, 게이트 구동 회로(03)는, 각각 복수 개의 구동 신호 라인, 복수 개의 발광 제어 라인 및 복수 개의 게이트 라인에 연결될 수 있다. 복수 개의 발광 제어 라인은 각 픽셀(02)에 포함된 발광 제어 회로(021)에 연결될 수 있으며, 복수 개의 게이트 라인은 각 픽셀(02)에 포함된 발광 구동 회로(022)에 연결될 수 있다. 게이트 구동 회로(03)는, 복수 개의 구동 신호 라인이 제공하는 구동 신호에 응답하여, 복수 개의 발광 제어 라인에 발광 제어 신호를 출력하기 위한 것이며, 복수 개의 게이트 라인에 게이트 구동 신호를 출력하기 위한 것일 수 있다. 즉, 게이트 구동 회로(03)는 복수 개의 구동 신호 라인이 제공하는 구동 신호의 구동하에 작업할 수 있다.
선택적으로, 일반적으로 복수 행의 픽셀(02)과 복수 개의 게이트 라인은 일일이 대응되어 연결될 수 있으며, 복수 행의 픽셀(02)과 복수 개의 발광 제어 라인도 일일이 대응되어 연결될 수 있다. 즉, 동일한 한 행에 위치한 복수 개의 픽셀(02)에서, 각 픽셀(02)에 포함된 발광 제어 회로(021)는 동일한 하나의 발광 제어 라인에 연결될 수 있으며, 각 픽셀(02)에 포함된 발광 구동 회로(022)는 동일한 하나의 게이트 라인에 연결될 수 있다. 상응하게, 본 개시의 실시예에서, 디스플레이 기판에 포함된 게이트 라인의 수량과 픽셀의 행 수는 동일하다. 적어도 두 개의 픽셀(02)은 동일한 하나의 발광 제어 회로(021)를 사용할 수 있기에, 만약 해당 적어도 두 개의 픽셀(02)이 동일한 한 행에 위치한다면, 설치할 발광 제어 회로(021)의 수량을 상응하게 감소할 수 있으며; 만약 해당 적어도 두 개의 픽셀(02)이 동일한 열에 위치한다면, 설치할 발광 제어 회로(021)의 수량을 상응하게 감소할 수 있으며, 설치할 발광 제어 라인의 수량을 감소할 수 있다. 이로서, 픽셀(02)의 정상적인 디스플레이에 영향을 주지 않는 전제하에, 픽셀 공간을 최적화하는 효과를 달성할 수 있으며, 즉, 관련기술에 비해 픽셀(02)이 베이스 기판(01) 상에서 점용한 면적을 감소한다. 따라서, 베이스 기판(01)의 나머지 공간의 면적이 증대되며, 해당 나머지 공간은, 게이트 구동 회로(03) 및 게이트 구동 회로(03)에 연결되어야 하는 구동 신호 라인을 신뢰성있게 설치하기 위한 것일 수 있다. 이로서, 게이트 구동 회로(03)를 기판 내(gate drive in array，GIA)에 설치하는 디스플레이 기판을 얻을 수 있으며, 즉 GIA 디스플레이 기판이다.
그 외, 계속하여 도 2를 참조하면, 각 픽셀(02)에서, 발광 제어 회로(021)는 발광 구동 회로(022)에 연결될 수도 있으며, 발광 구동 회로(022)는 발광 소자(023)에 연결될 수도 있다. 발광 제어 회로(021)는, 그에 연결된 발광 제어 라인이 제공하는 발광 제어 신호에 응답하여, 그에 연결된 발광 구동 회로(022)에 직류 전원 신호를 출력하기 위한 것일 수 있다. 발광 구동 회로(022)는, 그에 연결된 게이트 라인이 제공하는 게이트 구동 신호 및 수신된 직류 전원 신호에 응답하여, 그에 연결된 발광 소자(023)에 구동 신호를 출력하여, 발광 소자(023)가 발광하도록 구동하기 위한 것일 수 있다.
본 개시의 실시예는 디스플레이 기판을 제공한다. 해당 디스플레이 기판에서, 베이스 기판 상에 위치한 적어도 두 개의 픽셀은 동일한 하나의 발광 제어 라인을 연결하는 발광 제어 회로를 사용할 수 있기에, 디스플레이 기판에 설치하여야 할 발광 제어 회로의 수량을 감소할 수 있거나, 또는 디스플레이 기판 상에 설치하여야 할 발광 제어 라인의 수량을 더 감소할 수 있으며, 즉, 최종적으로 각 픽셀에 의해 점용되는 베이스 기판의 면적을 비교적 작게 한다. 나아가, 픽셀에 연결된 신호 라인을 위해 신호를 제공하는 게이트 구동 회로, 및 게이트 구동 회로에 연결된 구동 신호로 하여금 모두 베이스 기판 상에 설치될 수 있도록 한다. 본 개시의 실시예에서 제공하는 디스플레이 기판의 해상도는 비교적 높다.
선택적으로, 도 2를 참조하면, 본 개시의 실시예에서, 동일한 하나의 발광 제어 회로(021)를 사용하는 적어도 두 개의 픽셀(02)은 동일한 열에 위치할 수 있다. 이로서, 상술한 실시예의 기재를 결부하면, 관련기술에 비해, 베이스 기판(01) 상에 설치하여야 할 발광 제어 회로(021)의 수량을 감소할 수 있을 뿐만 아니라, 베이스 기판(01) 상에 설치하여야 할 발광 제어 라인의 수량을 감소할 수 있다.
예컨대, 디스플레이 기판이 총 m행의 픽셀(02)을 포함한다고 가설하면, 만약 동일한 열의 적어도 두 개의 픽셀(02)이 동일한 하나의 발광 제어 회로(021)를 사용한다면, 베이스 기판(01) 상에 설치된 발광 제어 라인의 수량은 픽셀(02)의 행 수보다 작다. 즉, 도 2 중 n은 m보다 작으며, 그중, m 및 n은 모두 1보다 큰 정수일 수 있다.
선택적으로, 동일한 하나의 발광 제어 회로(021)를 사용하는 적어도 두 개의 픽셀(02)은 동일한 열에 위치할 뿐만 아니라, 인접할 수도 있다. 이로서, 판도 레이아웃, 및 신호 배선에 편의를 가져다 준다.
예컨대, 도 3은 동일한 열에 위치한 인접한 각 두 개의 픽셀(02)이 동일한 하나의 발광 제어 회로(021)를 사용하는 것을 예로 들어 또 다른 디스플레이 기판을 도시하였다. 또한, 도 3은 단지 예시적으로 인접한 제n 행 픽셀(02) 및 제n+1행 픽셀(02)이 동일한 하나의 발광 제어 회로(021)를 사용하는 것을 도시하였고, 및 인접한 제n+2행 픽셀(02) 및 제n+3 행 픽셀(02)이 동일한 하나의 발광 제어 회로(021)를 사용하는 것을 도시하였다. 도 3을 결부하면, 진일보하여, 동일한 하나의 발광 제어 회로(021)를 사용하는 두 개의 픽셀(02)이 동일한 열에 위치할 경우, 인접한 두 개의 픽셀(02)은 동일한 하나의 발광 제어 라인(예컨대, EMn 및 EM（n+1）)을 사용할 수도 있다.
선택적으로, 도 3을 결부하면, 도 3은 제1 열에 위치한 인접한 제n 행 픽셀(02) 및 제n+1행 픽셀(02)을 예로 들어 도시한 것이고, 도 4는 해당 두 개의 픽셀(02)의 선택가능한 회로도를 도시하였고, 도 5는 해당 두 개의 픽셀(02)의 선택가능한 회로 판도를 도시하였다. 도 3 내지 도 5를 결부하면, 본 개시의 실시예에서, 동일한 하나의 발광 제어 회로(021)를 사용하는 두 개의 픽셀(02)은, 해당 두 개의 픽셀(02)에 의해 사용되는 발광 제어 회로(021)에 연결된 상기 발광 제어 라인(EMn)의 양측에 대칭으로 배열될 수 있다. 즉, 해당 두 개의 픽셀(02)에서, 하나의 픽셀(02)에 포함된 각 트랜지스터 및 그에 연결된 각 신호 라인과, 또 다른 픽셀(02)에 포함된 각 트랜지스터 및 그에 연결된 각 신호 라인은 모두 발광 제어 라인(EMn)의 양측에 대칭으로 설치될 수 있다. 이러한 설계는, 판도 레이아웃, 신호 배선에 진일보하여 편의를 가져다 주며, 신호 라인이 집중적으로 설치되도록 할 수 있으며, 진일보하여 픽셀 공간을 최적화한다.
도 4 및 도 5를 결부하면, 본 개시의 실시예에서, 픽셀(02)에 포함된 발광 소자(023)가 발광하도록 신뢰성있게 구동하기 위해, 해당 디스플레이 기판은, 베이스 기판(01) 상에 위치한 복수 개의 데이터 라인을 더 포함할 수 있다. 복수 개의 게이트 라인은, 복수 개의 제1 게이트 라인, 복수 개의 제2 게이트 라인 및 복수 개의 제3 게이트 라인을 포함할 수 있다.
그중, 데이터 라인의 수량은 픽셀의 열수와 동일할 수 있고, 제1 게이트 라인의 수량, 제2 게이트 라인의 수량 및 제3 게이트 라인의 수량은 모두 픽셀의 행 수와 동일할 수 있다. 도 4 및 도 5는 단지 하나의 데이터 라인 D1, 두 개의 제1 게이트 라인 G1n 및 G1（n+1）, 두 개의 제2 게이트 라인 G2n 및 G2（n+1）, 및 두 개의 제3 게이트 라인 G3n 및 G3（n+1）을 도시한다.
계속하여 도 4 및 도 5를 참조하면, 각 픽셀(02)에서, 발광 제어 회로(021)는, 발광 제어 트랜지스터(T1)를 포함할 수 있다. 발광 구동 회로(022)는, 데이터 입력 트랜지스터(T2), 리셋 트랜지스터(T3), 구동 트랜지스터(T4), 보상 트랜지스터(T5) 및 축전용량(C1)을 포함할 수 있다.
데이터 입력 트랜지스터(T2)의 게이트는 하나의 제1 게이트 라인에 연결될 수 있으며, 제1 전극은 구동 트랜지스터(T4)의 게이트에 연결될 수 있으며, 제2 전극은 하나의 데이터 라인(D1)에 연결될 수 있다. 그중, 제n 행 픽셀(02) 중의 데이터 입력 트랜지스터(T2)의 게이트는 제1 게이트 라인 G1n에 연결되며, 제n+1행 픽셀(02) 중의 데이터 입력 트랜지스터(T2)의 게이트는 제1 게이트 라인 G1（n+1）에 연결된다.
구동 트랜지스터(T4)의 제1 전극은 발광 제어 트랜지스터(T1)의 제1 전극에 연결되며, 제2 전극은 발광 소자(023)에 연결되며, 발광 소자(023)는 전원단(VSS)에 연결될 수도 있다.
발광 제어 트랜지스터(T1)의 게이트는 하나의 발광 제어 라인(EMn)에 연결될 수 있으며, 발광 제어 트랜지스터(T1)의 제2 전극은 직류 전원단(VDD)에 연결될 수 있다.
리셋 트랜지스터(T3)의 게이트는 하나의 상기 제2 게이트 라인에 연결될 수 있으며, 제1 전극은 제1 초기 신호단(Vin1)에 연결될 수 있으며, 제2 전극은 구동 트랜지스터(T4)의 제2 전극에 연결될 수 있다. 그중, 제n 행 픽셀(02) 중의 리셋 트랜지스터(T3)의 게이트는 제2 게이트 라인 G2n에 연결되며, 제n+1행 픽셀(02) 중의 리셋 트랜지스터(T3)의 게이트는 제2 게이트 라인 G2（n+1）에 연결된다.
보상 트랜지스터(T5)의 게이트는 하나의 제3 게이트 라인에 연결되며, 제1 전극은 제2 초기 신호단(Vin2)에 연결될 수 있으며, 제2 전극은 구동 트랜지스터(T4)의 게이트에 연결될 수 있다. 그중, 제n 행 픽셀(02) 중의 보상 트랜지스터(T5)의 게이트는 제3 게이트 라인 G3n에 연결되며, 제n+1행 픽셀(02) 중의 보상 트랜지스터(T5)의 게이트는 제3 게이트 라인 G3（n+1）에 연결된다.
설명해야 할 것은, 이 상, 단지 예시적으로 픽셀(02)의 선택가능한 구조로, 5T1C(즉, 5개의 트랜지스터 및 하나의 전기용량) 구조를 나타낸다. 물론, 본 개시의 실시예에서 픽셀(02)의 구조는 7T1C 구조와 같은 기타 구조일 수도 있는바, 본 개시는 이에 대해 한정하지 않는다.
아래의 실시예에서는 모두 동일한 열에 위치한 각 인접한 두 개의 픽셀(02)마다 동일한 하나의 발광 제어 회로(021)를 사용하는 것을 예로 들어 디스플레이 기판의 선택가능한 구조를 나타낸다.
선택적으로, 본 개시의 실시예에서, 게이트 구동 회로(03)에 연결된 각 구동 신호 라인은 모두 인접한 두 열의 픽셀(02) 사이에 위치할 수 있다. 예컨대, 도 6을 참조하면, 도 6은 또 다른 디스플레이 기판을 도시하였으며, 동일한 열에 위치한 각 인접한 두 개의 픽셀(02)마다 동일한 하나의 발광 제어 회로(021)를 사용하기에, 각 인접한 두 열의 픽셀(02) 사이에 추가 영역이 예비되어 있도록 할 수 있으며, 예하면 도 6에 도시된 영역 5 및 영역 6이다. 상응하게, 게이트 구동 회로(03)에 연결된 구동 신호 라인은 해당 영역 5 및 6 중에 설치될 수 있다.
선택적으로, 각 인접한 두 열의 픽셀(02) 사이의 영역이 제한되기에, 구동 신호 라인이 신뢰성있게 설치되도록 보장하기 위해, 각 인접한 두 열의 픽셀(02) 사이에, 적어도 두 개의 구동 신호 라인을 설치할 수 있다.
본 개시의 실시예에서, 게이트 구동 회로(03)는, 캐스케이드된 복수 개의 시프트 레지스터 유닛(031)을 포함할 수 있다. 적어도 두 개의 캐스케이드된 시프트 레지스터 유닛(031)은 인접한 두 행의 픽셀(02) 사이에 위치할 수 있다.
예컨대, 도 6을 결부하면, 동일한 열에 위치한 각 인접한 두 개의 픽셀(02)마다 동일한 하나의 발광 제어 회로(021)를 사용하기에, 각 인접한 두 행의 픽셀(02) 사이에도 추가 영역이 예비되어 있도록 할 수 있으며, 예하면 도 6에 도시된 영역 1, 영역 2, 영역 3 및 영역 4이다. 상응하게, 적어도 두 개의 캐스케이드된 시프트 레지스터 유닛(031)은 각 인접한 두 행의 픽셀(02) 사이의 영역 1 내지 영역 4 중에 설치될 수 있다.
또한, 신호 배선의 편의를 위해, 도 6을 결부하면, 적어도 두 개의 캐스케이드된 시프트 레지스터 유닛(031)은 인접한 두 행의 타겟 픽셀(02) 사이에 위치할 수 있다. 해당 두 행의 타겟 픽셀(02)에서, 한 행의 타겟 픽셀(02)에 연결된 발광 제어 회로는, 또 다른 한 행의 타겟 픽셀(02)에 연결된 발광 제어 회로와 상이하다. 즉, 적어도 두 개의 캐스케이드된 시프트 레지스터 유닛(031)은 발광 제어 회로(021)를 사용하지 않은 두 행의 픽셀(02) 사이에 위치할 수 있다.
선택적으로, 도 7은 본 개시의 실시예에서 제공하는 또 다른 디스플레이 기판의 구조 예시도이다. 도 7에 도시된 바와 같이, 각 인접한 두 행의 타겟 픽셀(02) 사이에는, 단지 두 개의 캐스케이드된 시프트 레지스터 유닛(031)이 설치되어 있을 수 있다. 그중, 하나의 시프트 레지스터 유닛(031)은 한 행의 타겟 픽셀(02)에 연결될 수 있고, 또 다른 시프트 레지스터 유닛(031)은 또 다른 한 행의 타겟 픽셀(02)에 연결될 수 있다(도 7에 도시되지 않음).
선택적으로, 해당 두 개의 캐스케이드된 시프트 레지스터 유닛(031)은 해당 두 행의 타겟 픽셀 사이에 대칭으로 배열될 수 있다. 즉, 하나의 시프트 레지스터 유닛(031)에 포함된 각 트랜지스터와, 또 다른 하나의 시프트 레지스터 유닛(031)에 포함된 각 트랜지스터는 모두 대칭으로 설치된다. 이로서, 일부 구동 신호 라인(예컨대, 직류 신호를 제공하는 전원 신호)이 공용될 수 있도록 하며, 진일보하여 GIA 공간을 최적화하며, 즉, 시프트 레지스터 유닛(031)에 의해 점용되는 베이스 기판(01)의 면적을 감소한다.
도 8은 본 개시의 실시예에서 제공하는 시프트 레지스터 유닛의 구조 예시도이다. 도 8에 도시된 바와 같이, 시프트 레지스터 유닛(031)은, 입력 서브 회로(0311), 풀다운 제어 서브 회로(0312), 풀다운 서브 회로(0313) 및 출력 서브 회로(0314)를 포함할 수 있다.
입력 서브 회로(0311)는 각각, 제1 입력단(IN1), 제2 입력단(IN2), 제1 제어 신호단(CN), 제2 제어 신호단(CNB) 및 풀업 노드(PU)에 연결될 수 있다. 입력 서브 회로(0311)는, 제1 입력단(IN1)이 제공하는 제1 입력 신호에 응답하여, 풀업 노드(PU)에 제1 제어 신호단(CN)이 제공하는 제1 제어 신호를 출력하기 위한 것이며, 제2 입력단(IN2)이 제공하는 제2 입력 신호에 응답하여, 풀업 노드(PU)에 제2 제어 신호단(CNB)이 제공하는 제2 제어 신호를 출력하기 위한 것일 수 있다.
예시적으로, 입력 서브 회로(0311)는, 제1 입력단(IN1)이 제공하는 제1 입력 신호의 전위가 제1 전위일 경우, 풀업 노드(PU)에 제1 제어 신호단(CN)이 제공하는 제1 제어 신호를 출력할 수 있다. 또한, 제2 입력단(IN2)이 제공하는 제2 입력 신호의 전위가 제1 전위일 경우, 풀업 노드(PU)에 제2 제어 신호단(CNB)이 제공하는 제2 제어 신호를 출력할 수 있다.
선택적으로, 제1 입력단(IN1)은 그 전의 레벨의 시프트 레지스터 유닛(031)의 출력단에 연결될 수 있으며, 제2 입력단(IN2)은 그 다음 레벨의 시프트 레지스터 유닛(031)의 출력단에 연결될 수 있다. 제1 제어 신호의 전위 및 제2 제어 신호의 전위는 서로 보완될 수 있다. 즉, 제1 제어 신호의 전위가 제1 전위일 경우, 제2 제어 신호의 전위는 제2 전위이며; 제1 제어 신호의 전위가 제2 전위일 경우, 제2 제어 신호의 전위는 제1 전위이다. 그중, 제1 전위는 유효전위일 수 있고, 제2 전위는 무효전위일 수 있다. 트랜지스터가 N형 트랜지스터일 경우, 제1 전위는 제2 전위에 비해 높은 전위일 수 있으며; 트랜지스터가 P형 트랜지스터일 경우, 제1 전위는 제2 전위에 비해 낮은 전위일 수 있다.
그 외, 첫번째 레벨의 시프트 레지스터 유닛(031)은, 그 전의 레벨의 시프트 레지스터 유닛(031)을 갖지 않으며, 마지막 레벨의 시프트 레지스터 유닛(031)은, 그 다음 레벨의 시프트 레지스터 유닛(031)을 갖지 않기에, 게이트 구동 회로(03)의 정상적인 작업을 보장하기 위해, 첫번째 레벨의 시프트 레지스터 유닛(031) 및 마지막 레벨의 시프트 레지스터 유닛(031)은 초기 신호단에 연결될 수 있으며, 해당 초기 신호단은, 첫번째 레벨의 시프트 레지스터 유닛(031)에 연결된 제1 입력단(IN1)에 제1 전위에 처한 초기 신호를 제공하기 위한 것일 수 있으며, 또한 마지막 레벨의 시프트 레지스터 유닛(031)에 연결된 제2 입력단(IN2)에 제1 전위에 처한 초기 신호를 제공하기 위한 것일 수 있으며, 따라서 첫번째 레벨의 시프트 레지스터 유닛(031) 및 마지막 레벨의 시프트 레지스터 유닛(031)의 정상적인 작업을 확보한다.
풀다운 제어 서브 회로(0312)는 각각, 제1 클럭 신호단(CK), 풀업 노드(PU), 풀다운 전원단(VGL), 풀다운 노드(PD) 및 출력단(OUT)에 연결될 수 있다. 풀다운 제어 서브 회로(0312)는, 제1 클럭 신호단(CK)이 제공하는 제1 클럭 신호에 응답하여, 풀다운 노드(PD)에 제1 클럭 신호를 출력하기 위한 것일 수 있으며, 또한 풀업 노드(PU)의 전위 및 출력단(OUT)이 제공하는 출력 신호에 응답하여, 풀다운 노드(PD)에 풀다운 전원단(VGL)이 제공하는 풀다운 전원 신호를 출력하기 위한 것일 수 있다.
예시적으로, 풀다운 제어 서브 회로(0312)는, 제1 클럭 신호단(CK)이 제공하는 제1 클럭 신호의 전위가 제1 전위일 경우, 풀다운 노드(PD)에 제1 클럭 신호를 출력할 수 있으며, 풀다운 노드(PD)에 대한 충전을 구현한다. 풀다운 제어 서브 회로(0312)는, 풀업 노드(PU)의 전위가 제1 전위일 경우, 풀다운 노드(PD)에 풀다운 전원단(VGL)이 제공하는 풀다운 전원 신호를 출력할 수 있으며, 해당 풀다운 전원 신호의 전위는 제2 전위일 수 있으며, 풀다운 노드(PD)에 대한 소음을 감소하는 것을 구현한다. 또한, 풀다운 제어 서브 회로(0312)는, 출력단(OUT)이 제공하는 출력 신호의 전위가 제1 전위일 경우, 풀다운 노드(PD)에 풀다운 전원 신호를 출력할 수 있으며, 풀다운 노드(PD)의 소음 감소를 구현한다.
풀다운 서브 회로(0313)는 각각, 리셋 신호단(RST), 풀다운 노드(PD), 풀다운 전원단(VGL), 풀업 노드(PU) 및 출력단(OUT)에 연결될 수 있다. 풀다운 서브 회로(0313)는, 풀다운 노드(PD)의 전위에 응답하여, 풀업 노드(PU) 및 출력단(OUT)에 풀다운 전원 신호를 출력하기 위한 것일 수 있으며, 또한 리셋 신호단(RST)이 제공하는 리셋 신호에 응답하여, 풀업 노드(PU)에 풀다운 전원 신호를 출력하기 위한 것일 수 있다.
예시적으로, 풀다운 서브 회로(0313)는, 풀다운 노드(PD)의 전위가 제1 전위일 경우, 풀업 노드(PU) 및 출력단(OUT)에 풀다운 전원 신호를 출력할 수 있으며, 풀업 노드(PU) 및 출력단(OUT)에 대한 소음을 감소하는 것을 구현한다. 또한, 리셋 신호단(RST)이 제공하는 리셋 신호의 전위가 제1 전위일 경우, 풀업 노드(PU)에 풀다운 전원 신호를 출력할 수 있으며, 풀업 노드(PU)에 대한 소음을 감소하는 것을 구현한다.
출력 서브 회로(0314)는 각각, 풀업 노드(PU), 제2 클럭 신호단(CKB) 및 출력단(OUT)에 연결될 수 있다. 출력 서브 회로(0314)는, 풀업 노드(PU)의 전위에 응답하여, 출력단(OUT)에 제2 클럭 신호단(CKB)이 제공하는 제2 클럭 신호를 출력하기 위한 것일 수 있다.
예시적으로, 출력 서브 회로(0314)는, 풀업 노드(PU)의 전위가 제1 전위일 경우, 출력단(OUT)에 제2 클럭 신호단(CKB)이 제공하는 제2 클럭 신호를 출력하기 위한 것일 수 있다. 해당 제2 클럭 신호는 게이트 구동 신호로서 게이트 라인에 제공될 수 있거나, 또는, 발광 제어 신호로서 발광 제어 라인에 제공될 수 있다.
도 9는 본 개시의 실시예에서 제공하는 또 다른 시프트 레지스터 유닛의 구조 예시도이다. 도 9에 도시된 바와 같이, 입력 서브 회로(0311)는, 제1 입력 트랜지스터(M1) 및 제2 입력 트랜지스터(M2)를 포함할 수 있다. 풀다운 제어 서브 회로(0312)는, 제1 풀다운 제어 트랜지스터(M3), 제2 풀다운 제어 트랜지스터(M4) 및 제3 풀다운 제어 트랜지스터(M5)를 포함할 수 있다. 풀다운 서브 회로(0313)는, 제1 풀다운 트랜지스터(M6), 제2 풀다운 트랜지스터(M7), 제3 풀다운 트랜지스터(M8) 및 풀다운 전기용량(C2)을 포함할 수 있다. 출력 서브 회로(0314)는, 출력 트랜지스터(M9) 및 출력 전기용량(C3)을 포함할 수 있다.
그중, 제1 입력 트랜지스터(M1)의 게이트는 제1 입력단(IN1)에 연결될 수 있고, 제1 전극은 제1 제어 신호단(CN)에 연결될 수 있으며, 제2 전극은 풀업 노드(PU)에 연결될 수 있다. 상응하게, 제1 입력 트랜지스터(M1)는, 제1 입력단(IN1)이 제공하는 제1 입력 신호의 전위가 제1 전위일 경우, 풀업 노드(PU)에 제1 제어 신호단(CN)이 제공하는 제1 제어 신호를 출력할 수 있으며, 풀업 노드(PU)에 대한 충전을 구현한다.
제2 입력 트랜지스터(M2)의 게이트는 제2 입력단(IN2)에 연결될 수 있고, 제1 전극은 제2 제어 신호단(CNB)에 연결될 수 있으며, 제2 전극은 풀업 노드(PU)에 연결될 수 있다. 상응하게, 제2 입력 트랜지스터(M2)는, 제2 입력단(IN2)이 제공하는 제2 입력 신호의 전위가 제1 전위일 경우, 풀업 노드(PU)에 제2 제어 신호단(CNB)이 제공하는 제2 제어 신호를 출력할 수 있으며, 풀업 노드(PU)에 대한 리셋을 구현한다.
제1 풀다운 제어 트랜지스터(M3)의 게이트 및 제1 전극은 모두 제1 클럭 신호단(CK)에 연결될 수 있고, 제2 전극은 풀다운 노드(PD)에 연결될 수 있다. 상응하게, 제1 풀다운 제어 트랜지스터(M3)는, 제1 클럭 신호단(CK)이 제공하는 제1 클럭 신호의 전위가 제1 전위일 경우, 풀다운 노드(PD)에 제1 클럭 신호를 출력할 수 있으며, 풀다운 노드(PD)에 대한 충전을 구현한다.
제2 풀다운 제어 트랜지스터(M4)의 게이트는 풀업 노드(PU)에 연결될 수 있고, 제1 전극은 풀다운 전원단(VGL)에 연결될 수 있으며, 제2 전극은 풀다운 노드(PD)에 연결될 수 있다. 상응하게, 제2 풀다운 제어 트랜지스터(M4)는, 풀업 노드(PU)의 전위가 제1 전위일 경우, 풀다운 노드(PD)에 풀다운 전원 신호를 출력할 수 있으며, 풀다운 노드(PD)에 대한 소음을 감소하는 것을 구현한다.
제3 풀다운 제어 트랜지스터(M5)의 게이트는 출력단(OUT)에 연결될 수 있고, 제1 전극은 풀다운 전원단(VGL)에 연결될 수 있으며, 제2 전극은 풀다운 노드(PD)에 연결될 수 있다. 상응하게, 제3 풀다운 제어 트랜지스터(M5)는, 출력단(OUT)이 제공하는 출력 신호의 전위가 제1 전위일 경우, 풀다운 노드(PD)에 풀다운 전원 신호를 출력할 수 있으며, 풀다운 노드(PD)에 대한 소음을 감소하는 것을 구현한다.
제1 풀다운 트랜지스터(M6)의 게이트는 리셋 신호단(RST)에 연결될 수 있고, 제1 전극은 풀다운 전원단(VGL)에 연결될 수 있으며, 제2 전극은 풀업 노드(PU)에 연결될 수 있다. 상응하게, 제1 풀다운 트랜지스터(M6)는, 리셋 신호단(RST)이 제공하는 리셋 신호의 전위가 제1 전위일 경우, 풀업 노드(PU)에 풀다운 전원단(VGL)이 제공하는 풀다운 전원 신호를 출력할 수 있으며, 풀업 노드(PU)에 대한 소음을 감소하는 것을 구현한다.
제2 풀다운 트랜지스터(M7)의 게이트 및 제3 풀다운 트랜지스터(M8)의 게이트는 모두 풀다운 노드(PD)에 연결될 수 있고, 제2 풀다운 트랜지스터(M7)의 제1 전극 및 제3 풀다운 트랜지스터(M8)의 제1 전극은 모두 풀다운 전원단(VGL)에 연결될 수 있으며, 제2 풀다운 트랜지스터(M7)의 제2 전극은 풀업 노드(PU)에 연결될 수 있으며, 제3 풀다운 트랜지스터(M8)의 제2 전극은 출력단(OUT)에 연결될 수 있다. 상응하게, 제2 풀다운 트랜지스터(M7)는, 풀다운 노드(PD)의 전위가 제1 전위일 경우, 풀업 노드(PU)에 풀다운 전원 신호를 출력할 수 있으며, 풀업 노드(PU)에 대한 소음을 감소하는 것을 구현한다. 제3 풀다운 트랜지스터(M8)는, 풀다운 노드(PD)의 전위가 제1 전위일 경우, 출력단(OUT)에 풀다운 전원 신호를 출력할 수 있으며, 출력단(OUT)에 대한 소음을 감소하는 것을 구현한다.
풀다운 전기용량(C2)의 일단은 풀다운 노드(PD)에 연결될 수 있고, 또 다른 일단은 풀다운 전원단(VGL)에 연결될 수 있다. 풀다운 전기용량(C2)은, 풀다운 노드(PD)의 전위를 유지하기 위한 것일 수 있다.
출력 전기용량(C3)의 일단은 풀업 노드(PU)에 연결될 수 있고, 또 다른 일단은 출력단(OUT)에 연결될 수 있다. 출력 전기용량(C3)은 풀업 노드(PU)의 전위를 유지하기 위한 것일 수 있다.
출력 트랜지스터(M9)의 게이트는 풀업 노드(PU)에 연결될 수 있고, 제1 전극은 제2 클럭 신호단(CKB)에 연결될 수 있으며, 제2 전극은 출력단(OUT)에 연결될 수 있다.
상응하게, 도 7 및 도 8에 도시된 시프트 레지스터 유닛(031)이 속하는 게이트 구동 회로(03)에 대해, 해당 게이트 구동 회로(03)에 연결된 구동 신호 라인은, 제1 제어 신호단(CN)에 연결된 신호 라인, 제2 제어 신호단(CNB)에 연결된 신호 라인, 리셋 신호단(RST)에 연결된 신호 라인, 제1 클럭 신호단(CK)에 연결된 신호 라인, 제2 클럭 신호단(CKB)에 연결된 신호 라인, 풀다운 전원단(VGL)에 연결된 신호 라인, 및 초기 신호단에 연결된 신호 라인을 포함한다. 도 8 실시예의 기재를 결부하면, 해당 초기 신호단은 각각, 첫번째 레벨의 시프트 레지스터 유닛(031)에 연결된 제1 입력단(IN1), 및 마지막 레벨의 시프트 레지스터 유닛(031)에 연결된 제2 입력단(IN2)에 연결된다. 이로서, 만약 두 개의 시프트 레지스터 유닛(031)이 두 행의 타겟 픽셀(02) 사이에 대칭으로 배열된다면, 두 개의 시프트 레지스터 유닛(031)은 하나의 풀다운 전원단(VGL)에 연결된 신호 라인을 공용할 수 있다.
도 10을 결부하면, 도 8에 도시된 시프트 레지스터 유닛(031)은, 인접한 두 행의 픽셀(02) 사이에 위치한 시프트 레지스터 유닛(031)의 회로 구조, 및 구동 신호 라인(예컨대, 초기 신호단에 연결된 신호 라인(STV))의 선택가능한 설치 위치를 나타낸다. 도 6 내지 도 9를 결부하면, 레이아웃할 때, 시프트 레지스터 유닛(031) 중 사이즈가 상대적으로 큰 트랜지스터를 면적이 상대적으로 큰 영역 1 및 영역 2 중에 설치할 수 있으며, 시프트 레지스터 유닛(031) 중 사이즈가 상대적으로 작은 트랜지스터를 면적이 상대적으로 작은 영역 3 및 영역 4 중에 설치할 수 있다. 그 외, 도 10을 참조하면, 두 개의 트랜지스터를 직렬로 연결시켜 하나의 트랜지스터를 형성할 수 있으며(예컨대, 도 10에 도시된 두 개의 트랜지스터(M7)), 또는, 두 개의 전기용량을 직렬로 연결시켜 하나의 전기용량을 형성할 수 있으며(예컨대, 도 10에 도시된 두 개의 전기용량(C2), 및 두 개의 전기용량(C3)), 따라서 베이스 기판(01)의 유한한 공간 내에서, 시프트 레지스터 유닛(031) 중의 모든 트랜지스터를 신뢰성 있게 설치할 수 있도록 한다.
베이스 기판(01)의 면적이 확정된 경우에, 발광 제어 회로(021)를 중복 사용하지 않은 관련기술에 비해, 본 개시의 실시예는 적어도 두 개의 픽셀(02)이 동일한 하나의 발광 제어 회로(021)를 사용하도록 설치하는 것을 통해, 베이스 기판(01)에서 픽셀(02)이 위치한 영역 외의 기타 영역의 면적을 비교적 크도록 한다. 이로서, 게이트 구동 회로(03)를 베이스 기판(01) 상에 설치하는데 효과적인 기술 지원을 제공하였으며, 즉, 고해상도(per pixel inch，PPI)의 GIA 디스플레이 기판을 위해 기술 지원을 제공하였다.
픽셀(02) 중의 트랜지스터가 모두 N형 트랜지스터라고 가설하면, 도 4에 도시된 동일한 하나의 발광 제어 회로(021)를 사용하는 인접한 두 개의 픽셀(02)을 결부하여, 본 개시의 실시예에서 제공하는 픽셀 작업 원리에 대해 소개하려 한다. 도 11은 본 개시의 실시예에서 제공하는 픽셀 작업 시퀀스 다이어그램이다.
도 11을 참조하면, t1 단계, 제n 행 픽셀(02)에서, 리셋 트랜지스터(T3)에 연결된 제2 게이트 라인 G2n이 제1 전위에 처한 게이트 구동 신호를 제공하면, 리셋 트렌지스터(T3)는 부팅된다. 보상 트랜지스터(T5)에 연결된 제3 게이트 라인 G3n도 제1 전위에 처한 게이트 구동 신호를 제공하면, 보상 트랜지스터(T5)는 부팅된다. 상응하게, 제1 초기 신호단(Vin1)은 리셋 트랜지스터(T3)를 통해, 제n 행 픽셀(02) 중의 구동 트랜지스터(T4)의 제2 전극에 제2 전위에 처한 제1 초기 신호를 출력할 수 있으며, 따라서 구동 트랜지스터(T4)의 제2 전극에 대한 리셋을 구현한다. 제2 초기 신호단(Vin2)은 보상 트랜지스터(T5)를 통해, 제n 행 픽셀(02) 중의 구동 트랜지스터(T4)의 게이트에 제2 초기 신호를 출력할 수 있으며, 제2 초기 신호는 보상 데이터(Vref1)로 할 수 있다. t1 단계를 제n 행 픽셀(02)을 구동할 경우의 리셋 단계로 칭할 수 있다.
t2단계, 제n 행 픽셀(02)에서, 보상 트랜지스터(T5)에 연결된 제3 게이트 라인 G3n이 지속적으로 제1 전위에 처한 게이트 구동 신호를 제공하면, 보상 트랜지스터(T5)는 부팅을 유지한다. 제2 초기 신호단(Vin2)은 보상 트랜지스터(T5)를 통해, 계속하여 제n 행 픽셀(02) 중의 구동 트랜지스터(T4)의 게이트에 제2 초기 신호를 출력할 수 있다. 축전용량(C1)의 커플링 작용하에, 구동 트랜지스터(T4)의 게이트의 전위는 구동 트랜지스터(T4)의 제2 전극의 전위 변화에 따라, Vref1-Vth1까지 변화할 수 있으며, Vth1은 해당 구동 트랜지스터(T4)의 문턱전압이다. t2단계를 제n 행 픽셀(02)을 구동할 경우의 보상 단계로 칭할 수 있다.
t3 단계, 제n 행 픽셀(02)에서, 데이터 입력 트랜지스터(T2)에 연결된 제1 게이트 라인 G1n이 제1 전위에 처한 게이트 구동 신호를 제공하기 시작하면, 데이터 입력 트랜지스터(T2)는 부팅된다. 데이터 라인(D1)은 해당 데이터 입력 트랜지스터(T2)를 통해 구동 트랜지스터(T4)의 게이트에 데이터 신호를 출력한다. t3 단계를 제n 행 픽셀(02)을 구동할 경우의 데이터 입력 단계로 칭할 수 있다.
t4 단계, 제n+1행 픽셀(02)에서, 리셋 트랜지스터(T3)에 연결된 제2 게이트 라인 G2（n+1）이 제1 전위에 처한 게이트 구동 신호를 제공하면, 해당 리셋 트랜지스터(T3)는 부팅된다. 보상 트랜지스터(T5)에 연결된 제3 게이트 라인 G3（n+1）도 제1 전위에 처한 게이트 구동 신호를 제공하면, 해당 보상 트랜지스터(T5)는 부팅된다. 상응하게, 제1 초기 신호단(Vin1)은 해당 리셋 트랜지스터(T3)를 통해, 제n+1행 픽셀(02) 중의 구동 트랜지스터(T4)의 제2 전극에 제2 전위에 처한 제1 초기 신호를 출력할 수 있으며, 따라서 해당 구동 트랜지스터(T4)의 제2 전극에 대한 리셋을 구현한다. 제2 초기 신호단(Vin2)은 보상 트랜지스터(T5)를 통해, 제n+1행 픽셀(02) 중의 구동 트랜지스터(T4)의 게이트에 제2 초기 신호를 출력할 수 있으며, 제2 초기 신호는 해당 행의 픽셀이 구동할 경우의 보상 데이터(Vref2)로 할 수 있다. t4 단계를 제n+1행 픽셀(02)을 구동할 경우의 리셋 단계로 칭할 수 있다.
t5 단계, 제n+1행 픽셀(02)에서, 보상 트랜지스터(T5)에 연결된 제3 게이트 라인 G3（n+1）이 계속하여 제1 전위에 처한 게이트 구동 신호를 제공하면, 보상 트랜지스터(T5)는 부팅을 유지한다. 제2 초기 신호단(Vin2)은 보상 트랜지스터(T5)를 통해, 계속하여 제n+1행 픽셀(02) 중의 구동 트랜지스터(T4)의 게이트에 제2 초기 신호를 출력할 수 있다. 해당 행의 픽셀(02)에서 축전용량(C1)의 커플링 작용하에, 해당 행의 픽셀(02)의 구동 트랜지스터(T4)의 게이트의 전위는 제2 전극의 전위의 변화에 따라, Vref2-Vth2까지 변화할 수 있으며, Vth2는 해당 구동 트랜지스터(T4)의 문턱전압이다. T5 단계를 제n+1행 픽셀(02)을 구동할 경우의 보상 단계로 칭할 수 있다.
t6 단계, 제n+1행 픽셀(02)에서, 데이터 입력 트랜지스터(T2)에 연결된 제1 게이트 라인 G1（n+1）이 제1 전위의 게이트 구동 신호를 제공하기 시작하면, 해당 데이터 입력 트랜지스터(T2)는 부팅된다. 데이터 라인(D1)은 해당 데이터 입력 트랜지스터(T2)를 통해, 해당 행의 픽셀(02) 중의 구동 트랜지스터(T4)의 게이트에 데이터 신호를 출력할 수 있다. T6 단계를 제n+1행 픽셀(02)을 구동할 경우의 데이터 입력 단계로 칭할 수 있다.
설명해야 할 것은, 도 10을 참조하면, 단계 t1, 단계 t2, 단계 t4 및 단계 t5에서, 제n 행 픽셀(02) 및 제n+1행 픽셀(02)에 의해 사용되는 발광 제어 트랜지스터(T1)에 연결된 발광 제어 라인(EMn)은 항상 제1 전위에 처한 발광 제어 신호를 제공한다. 직류 전원단(VDD)은 해당 발광 제어 트랜지스터(T1)를 통해 해당 두 행의 픽셀(02) 중, 각 행의 픽셀(02)에 포함된 구동 트랜지스터(T4)의 제1 전극에 직류 전원 신호를 출력할 수 있다. t3 단계 이후, 제n 행 픽셀(02)에서, 구동 트랜지스터(T4)는 해당 직류 전원 신호 및 데이터 신호를 토대로, 그에 연결된 발광 소자(023)에 구동 신호를 출력하여, 제n 행의 발광 소자(023)가 발광하도록 구동할 수 있다. t6 단계 이후, 제n+1행 픽셀(02)에서, 구동 트랜지스터(T4)는 해당 직류 전원 신호 및 데이터 신호를 토대로, 그에 연결된 발광 소자(023)에 구동 신호를 출력하여, 제n+1행의 발광 소자(023)가 발광하도록 구동할 수 있다.
상술한 바와 같이, 본 개시의 실시예는 디스플레이 기판을 제공한다. 해당 디스플레이 기판에서, 베이스 기판 상에 위치한 적어도 두 개의 픽셀은 동일한 하나의 발광 제어 라인을 연결하는 발광 제어 회로를 사용할 수 있기에, 디스플레이 기판에 설치하여야 할 발광 제어 회로의 수량을 감소할 수 있거나, 또는 디스플레이 기판 상에 설치하여야 할 발광 제어 라인의 수량을 더 감소할 수 있으며, 즉, 최종적으로 각 픽셀에 의해 점용되는 베이스 기판의 면적을 비교적 작게 한다. 따라서, 픽셀에 연결된 신호 라인을 위해 신호를 제공하는 게이트 구동 회로, 및 게이트 구동 회로에 연결된 구동 신호로 하여금 모두 베이스 기판 상에 설치될 수 있도록 한다. 본 개시의 실시예에서 제공하는 디스플레이 기판의 해상도는 비교적 높다.
도 12는 본 개시의 실시예에서 제공하는 디스플레이 장치의 구조 예시도이다. 도 12에 도시된 바와 같이, 해당 디스플레이 장치는, 소스 구동 회로(100) 및 도 1 내지 도 3, 도 6, 도 7 및 도 10 중 어느 하나에 도시된 디스플레이 기판(000)을 포함할 수 있다.
그중, 해당 소스 구동 회로(100)는 디스플레이 기판(000) 중의 복수 개의 데이터 라인 D1 내지 Dm에 연결될 수 있으며, 해당 소스 구동 회로(100)는, 각 데이터 라인을 위해 데이터 신호를 제공하기 위한 것일 수 있다.
그 외, 도 12는 또한 디스플레이 기판(000)에 포함된 게이트 구동 회로(03), 복수 개의 제1 게이트 라인 G11 내지 G1m, 복수 개의 제2 게이트 라인 G21 내지 G2m, 복수 개의 제3 게이트 라인 G3 내지 G3m 및 복수 개의 발광 제어 라인 EM1 내지 EMn을 도시하였다. 게이트 구동 회로(03)는, 복수 개의 제1 게이트 라인 G11 내지 G1m, 복수 개의 제2 게이트 라인 G21 내지 G2m, 복수 개의 제3 게이트 라인 G3 내지 G3m 및 복수 개의 발광 제어 라인 EM1 내지 EMn에 연결될 수 있다. 게이트 구동 회로(03)는, 복수 개의 제1 게이트 라인 G11 내지 G1m, 복수 개의 제2 게이트 라인 G21 내지 G2m 및 복수 개의 제3 게이트 라인 G3 내지 G3m을 위해 게이트 구동 신호를 제공하기 위한 것일 수 있으며, 또한 복수 개의 발광 제어 라인 EM1 내지 EMn을 위해 발광 제어 구동 신호를 제공하기 위한 것일 수 있다.
선택적으로, 본 개시의 실시예에서, 복수 개의 제1 게이트 라인 G11 내지 G1m, 복수 개의 제2 게이트 라인 G21 내지 G2m, 복수 개의 제3 게이트 라인 G3 내지 G3m 및 복수 개의 발광 제어 라인 EM1 내지 EMn에 구동 신호를 신뢰성 있게 제공하는 것을 구현하기 위해, 게이트 구동 회로(03)는 사실상, 제1 게이트 라인에 게이트 구동 신호를 제공하기 위한 게이트 구동 회로, 제2 게이트 라인에 게이트 구동 신호를 제공하기 위한 게이트 구동 회로, 제3 게이트 라인에 게이트 구동 신호를 제공하기 위한 게이트 구동 회로, 및 발광 제어 라인에 발광 제어 구동 신호를 제공하기 위한 게이트 구동 회로 총 4개의 게이트 구동 회로를 포함할 수 있다. 또한, 도 7을 결부하면, 각 게이트 구동 회로는 모두, 적어도 두 개의 캐스케이드된 시프트 레지스터 유닛(031)으로 구성될 수 있으며, 각 시프트 레지스터 유닛(031)은 대응한 하나의 신호 라인(예컨대, 제1 게이트 라인)에 연결될 수 있다.
선택적으로, 해당 디스플레이 장치는, OLED 디스플레이 장치, 전자 종이, 휴대폰, 태블릿PC, TV, 모니터, 노트북, 디지털 액자 등 어느 디스플레이 기능을 가진 제품이거나 또는 부품일 수 있다.
본문에서 제기된 "복수 개의"는 두 개이거나 또는 두 개 이상을 의미한다. 이상은 단지 본 개시의 선택가능한 실시예일 뿐, 본 개시의 보호 범위는 이에 한정되는 것은 아니며, 본 개시의 특정 기술적 사상 범위 내에서 당업자에 의해 용이하게 수정, 등가 교체, 변경될 수 있으며, 이는 응당 본 개시의 보호 범위 내에 포함되는 것으로 이해되어야 한다.

Claims (15)

  1. 디스플레이 기판에 있어서,
    상기 디스플레이 기판은,
    베이스 기판;
    상기 베이스 기판 상에 위치하고 어레이(array)로 배열된 복수 개의 픽셀 - 각 상기 픽셀은 모두, 발광 제어 회로, 발광 구동 회로 및 발광 소자를 포함하며, 적어도 두 개의 상기 픽셀은 동일한 하나의 상기 발광 제어 회로를 사용함 -; 및
    상기 베이스 기판 상에 위치한 게이트 구동 회로, 복수 개의 발광 제어 라인, 복수 개의 게이트 라인 및 복수 개의 구동 신호 라인 - 상기 게이트 구동 회로는, 각각 상기 복수 개의 구동 신호 라인, 상기 복수 개의 발광 제어 라인 및 상기 복수 개의 게이트 라인에 연결되며, 상기 복수 개의 발광 제어 라인은 각 상기 픽셀에 포함된 상기 발광 제어 회로에 연결되며, 상기 복수 개의 게이트 라인은 각 상기 픽셀에 포함된 상기 발광 구동 회로에 연결되며, 상기 게이트 구동 회로는, 상기 복수 개의 구동 신호 라인이 제공하는 구동 신호에 응답하여, 상기 복수 개의 발광 제어 라인에 발광 제어 신호를 출력하기 위한 것이며, 상기 복수 개의 게이트 라인에 게이트 구동 신호를 출력하기 위한 것임 -;
    을 포함하는 디스플레이 기판.
  2. 제1 항에 있어서,
    동일한 하나의 상기 발광 제어 회로를 사용하는 적어도 두 개의 상기 픽셀은 동일한 열에 위치하는 것인 디스플레이 기판.
  3. 제2 항에 있어서,
    동일한 하나의 상기 발광 제어 회로를 사용하는 적어도 두 개의 상기 픽셀은 인접하는 것인 디스플레이 기판.
  4. 제3 항에 있어서,
    동일한 열에 위치한 각 두 개의 상기 픽셀마다 동일한 하나의 상기 발광 제어 회로를 사용하는 것인 디스플레이 기판.
  5. 제4 항에 있어서,
    동일한 하나의 상기 발광 제어 회로를 사용하는 두 개의 상기 픽셀은, 상기 발광 제어 회로에 연결된 상기 발광 제어 라인의 양측에 대칭으로 배열되는 것인 디스플레이 기판.
  6. 제1 항 내지 제5 항 중 어느 한 항에 있어서,
    각 상기 구동 신호 라인은 모두 인접한 두 열의 상기 픽셀 사이에 위치하는 것인 디스플레이 기판.
  7. 제6 항에 있어서,
    각 인접한 두 열의 상기 픽셀 사이에는, 최대 두 개의 상기 구동 신호 라인이 설치되어 있는 것인 디스플레이 기판.
  8. 제1 항 내지 제7 항 중 어느 한 항에 있어서,
    상기 게이트 구동 회로는, 캐스케이드된 복수 개의 시프트 레지스터 유닛을 포함하며;
    적어도 두 개의 캐스케이드된 상기 시프트 레지스터 유닛은 인접한 두 행의 픽셀 사이에 위치하는 것인,
    디스플레이 기판.
  9. 제8 항에 있어서,
    적어도 두 개의 캐스케이드된 상기 시프트 레지스터 유닛은 인접한 두 행의 타겟 픽셀 사이에 위치하며;
    상기 두 행의 타겟 픽셀 중, 한 행의 상기 타겟 픽셀에 연결된 발광 제어 회로는, 또 다른 한 행의 상기 타겟 픽셀에 연결된 발광 제어 회로와 상이한 것인,
    디스플레이 기판.
  10. 제9 항에 있어서,
    각 인접한 두 행의 상기 타겟 픽셀 사이에는, 두 개의 캐스케이드된 상기 시프트 레지스터 유닛이 설치되어 있으며;
    그중, 하나의 상기 시프트 레지스터 유닛은 한 행의 상기 타겟 픽셀에 연결되고, 또 다른 하나의 상기 시프트 레지스터 유닛은 또 다른 한 행의 상기 타겟 픽셀에 연결되는 것인,
    디스플레이 기판.
  11. 제10 항에 있어서,
    두 개의 캐스케이드된 상기 시프트 레지스터 유닛은 상기 두 행의 타겟 픽셀 사이에 대칭으로 배열되는 것인 디스플레이 기판.
  12. 제8 항에 있어서,
    상기 시프트 레지스터 유닛은, 입력 서브 회로, 풀다운 제어 서브 회로, 풀다운 서브 회로 및 출력 서브 회로를 포함하며;
    상기 입력 서브 회로는 각각, 제1 입력단, 제2 입력단, 제1 제어 신호단, 제2 제어 신호단 및 풀업 노드에 연결되며, 상기 입력 서브 회로는, 상기 제1 입력단이 제공하는 제1 입력 신호에 응답하여, 상기 풀업 노드에 상기 제1 제어 신호단이 제공하는 제1 제어 신호를 출력하기 위한 것이며, 또한 상기 제2 입력단이 제공하는 제2 입력 신호에 응답하여, 상기 풀업 노드에 상기 제2 제어 신호단이 제공하는 제2 제어 신호를 출력하기 위한 것이며;
    상기 풀다운 제어 서브 회로는 각각, 제1 클럭 신호단, 상기 풀업 노드, 풀다운 전원단, 풀다운 노드 및 출력단에 연결되며, 상기 풀다운 제어 서브 회로는, 상기 제1 클럭 신호단이 제공하는 제1 클럭 신호에 응답하여, 상기 풀다운 노드에 상기 제1 클럭 신호를 출력하기 위한 것이며, 또한 상기 풀업 노드의 전위 및 상기 출력단이 제공하는 출력 신호에 응답하여, 상기 풀다운 노드에 상기 풀다운 전원단이 제공하는 풀다운 전원 신호를 출력하기 위한 것이며;
    상기 풀다운 서브 회로는 각각, 리셋 신호단, 상기 풀다운 노드, 상기 풀다운 전원단, 상기 풀업 노드 및 상기 출력단에 연결되며, 상기 풀다운 서브 회로는, 상기 풀다운 노드의 전위에 응답하여, 상기 풀업 노드 및 상기 출력단에 상기 풀다운 전원 신호를 출력하기 위한 것이며, 또한 상기 리셋 신호단이 제공하는 리셋 신호에 응답하여, 상기 풀업 노드에 상기 풀다운 전원 신호를 출력하기 위한 것이며;
    상기 출력 서브 회로는 각각, 상기 풀업 노드, 제2 클럭 신호단 및 상기 출력단에 연결되며, 상기 출력 서브 회로는, 상기 풀업 노드의 전위에 응답하여, 상기 출력단에 상기 제2 클럭 신호단이 제공하는 제2 클럭 신호를 출력하기 위한 것인,
    디스플레이 기판.
  13. 제1 항 내지 제12 항 중 어느 한 항에 있어서,
    상기 디스플레이 기판은, 상기 베이스 기판 상에 위치한 복수 개의 데이터 라인을 더 포함하며;
    상기 복수 개의 게이트 라인은, 복수 개의 제1 게이트 라인, 복수 개의 제2 게이트 라인 및 복수 개의 제3 게이트 라인을 포함하며; 상기 발광 제어 회로는, 발광 제어 트랜지스터를 포함하며; 상기 발광 구동 회로는, 데이터 입력 트랜지스터, 리셋 트랜지스터, 구동 트랜지스터, 보상 트랜지스터 및 축전용량을 포함하며;
    상기 데이터 입력 트랜지스터의 게이트는 하나의 상기 제1 게이트 라인에 연결되며, 제1 전극은 상기 구동 트랜지스터의 게이트에 연결되며, 제2 전극은 하나의 상기 데이터 라인에 연결되며; 상기 구동 트랜지스터의 제1 전극은 상기 발광 제어 트랜지스터의 제1 전극에 연결되며, 제2 전극은 상기 발광 소자에 연결되며; 상기 발광 제어 트랜지스터의 게이트는 하나의 상기 발광 제어 라인에 연결되며, 제2 전극은 직류 전원단에 연결되며; 상기 리셋 트랜지스터의 게이트는 하나의 상기 제2 게이트 라인에 연결되며, 제1 전극은 제1 초기 신호단에 연결되며, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결되며; 상기 보상 트랜지스터의 게이트는 하나의 상기 제3 게이트 라인에 연결되며, 제1 전극은 상기 제2 초기 신호단에 연결되며, 제2 전극은 상기 구동 트랜지스터의 게이트에 연결되는 것인,
    디스플레이 기판.
  14. 제12 항에 있어서,
    각 상기 구동 신호 라인은 모두 인접한 두 열의 상기 픽셀 사이에 위치하며, 각 인접한 두 열의 상기 픽셀 사이에는, 최대 두 개의 상기 구동 신호 라인이 설치되어 있으며;
    각 인접한 두 행의 상기 타겟 픽셀 사이에는, 두 개의 캐스케이드된 상기 시프트 레지스터 유닛이 설치되어 있으며, 두 개의 캐스케이드된 상기 시프트 레지스터 유닛은 상기 두 행의 타겟 픽셀 사이에 대칭으로 배열되며; 그중, 하나의 상기 시프트 레지스터 유닛은 한 행의 상기 타겟 픽셀에 연결되며, 또 다른 하나의 상기 시프트 레지스터 유닛은 또 다른 한 행의 상기 타겟 픽셀에 연결되며; 상기 두 행의 타겟 픽셀에서, 한 행의 상기 타겟 픽셀에 연결된 발광 제어 회로는, 또 다른 한 행의 상기 타겟 픽셀에 연결된 발광 제어 회로와 상이하며;
    상기 디스플레이 기판은, 상기 베이스 기판 상에 위치한 복수 개의 데이터 라인을 더 포함하며; 상기 복수 개의 게이트 라인은, 복수 개의 제1 게이트 라인, 복수 개의 제2 게이트 라인 및 복수 개의 제3 게이트 라인을 포함하며; 상기 발광 제어 회로는, 발광 제어 트랜지스터를 포함하며; 상기 발광 구동 회로는, 데이터 입력 트랜지스터, 리셋 트랜지스터, 구동 트랜지스터, 보상 트랜지스터 및 축전용량을 포함하며;
    상기 데이터 입력 트랜지스터의 게이트는 하나의 상기 제1 게이트 라인에 연결되며, 제1 전극은 상기 구동 트랜지스터의 게이트에 연결되며, 제2 전극은 하나의 상기 데이터 라인에 연결되며; 상기 구동 트랜지스터의 제1 전극은 상기 발광 제어 트랜지스터의 제1 전극에 연결되며, 제2 전극은 상기 발광 소자에 연결되며; 상기 발광 제어 트랜지스터의 게이트는 하나의 상기 발광 제어 라인에 연결되며, 제2 전극은 직류 전원단에 연결되며; 상기 리셋 트랜지스터의 게이트는 하나의 상기 제2 게이트 라인에 연결되며, 제1 전극은 제1 초기 신호단에 연결되며, 제2 전극은 상기 구동 트랜지스터의 제2 전극에 연결되며; 상기 보상 트랜지스터의 게이트는 하나의 상기 제3 게이트 라인에 연결되며, 제1 전극은 상기 제2 초기 신호단에 연결되며, 제2 전극은 상기 구동 트랜지스터의 게이트에 연결되는 것인,
    디스플레이 기판.
  15. 디스플레이 장치에 있어서,
    상기 디스플레이 장치는, 소스 구동 회로 및 청구항 제1 항 내지 제14 항 중 어느 한 항에 따른 디스플레이 기판을 포함하며;
    상기 소스 구동 회로는 상기 디스플레이 기판 중의 복수 개의 데이터 라인에 연결되며, 상기 소스 구동 회로는, 각 상기 데이터 라인을 위해 데이터 신호를 제공하기 위한 것인,
    디스플레이 장치.
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