KR20230041099A - 비정질 실리콘에서의 수소 혼입 감소를 위한 이온 주입 - Google Patents

비정질 실리콘에서의 수소 혼입 감소를 위한 이온 주입 Download PDF

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KR20230041099A
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카르틱 자나키라만
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크리슈나 니탈라
산 탕
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Abstract

예시적인 반도체 프로세싱 방법들은 반도체 기판 상에 비정질 실리콘 층을 형성하는 단계를 포함할 수 있다. 비정질 실리콘 층은 제1 수소 혼입량을 특징으로 할 수 있다. 방법들은 비정질 실리콘 층 상에서 빔라인 이온 주입 프로세스 또는 플라즈마 도핑 프로세스를 수행하는 단계를 포함할 수 있다. 방법들은 비정질 실리콘 층으로부터의 수소를 제1 수소 혼입량 미만의 제2 수소 혼입량으로 제거하는 단계를 포함할 수 있다.

Description

비정질 실리콘에서의 수소 혼입 감소를 위한 이온 주입
[0001] 본 출원은 "ION IMPLANTATION FOR REDUCED HYDROGEN INCORPORATION IN AMORPHOUS SILICON"이라는 명칭으로 2020년 7월 21일자로 출원된 미국 가출원 제63/054,320호에 대한 이익 및 우선권을 주장하며, 이 미국 가출원은 이로써 그 전체가 인용에 의해 본원에 포함된다.
[0002] 본 기술은 반도체 프로세싱(semiconductor processing)을 위한 방법들 및 시스템들에 관한 것이다. 보다 구체적으로, 본 기술은 감소된 수소 함량을 갖는 막들을 생성하기 위한 시스템들 및 방법들에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능해진다. 기판 상에 패터닝된 재료를 생성하는 것은 재료를 형성 및 제거하기 위한 제어된 방법들을 필요로 한다. 디바이스 크기들이 계속해서 감소함에 따라, 막 특성들이 디바이스 성능에 보다 큰 영향들을 미칠 수 있다. 재료 층들을 형성하는 데 사용되는 재료들은 생산된 디바이스들의 작동 특성들에 영향을 미칠 수 있다. 재료 두께들이 계속해서 감소함에 따라, 막들의 증착 직후(as-deposited)의 특성들이 디바이스 성능에 보다 큰 영향을 미칠 수 있다.
[0004] 따라서, 고품질 디바이스들 및 구조물들을 생성하는 데 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이들 및 다른 필요성들이 본 기술에 의해 해결된다.
[0005] 예시적인 반도체 프로세싱 방법들은 반도체 기판 상에 비정질 실리콘 층을 형성하는 단계를 포함할 수 있다. 비정질 실리콘 층은 제1 수소 혼입량을 특징으로 할 수 있다. 방법들은 비정질 실리콘 층 상에서 이온 주입 프로세스를 수행하는 단계를 포함할 수 있다. 방법들은 비정질 실리콘 층으로부터의 수소를 제1 수소 혼입량 미만의 제2 수소 혼입량으로 제거하는 단계를 포함할 수 있다.
[0006] 일부 실시예들에서, 반도체 기판은 반도체 프로세싱 방법 동안에 약 450℃ 이하의 온도로 유지될 수 있다. 이온 주입 프로세스는 약 300℃ 이상의 온도에서 수행될 수 있다. 이온 주입 프로세스는 헬륨, 네온, 아르곤, 또는 실리콘 이온들로 수행될 수 있다. 이온 주입 프로세스는 빔라인 이온 주입 프로세스 또는 플라즈마 도핑 주입 프로세스이거나 이를 포함할 수 있다. 제2 수소 혼입량은 약 1 at.% 이하일 수 있다.
[0007] 본 기술의 일부 실시예들은 반도체 프로세싱 방법들을 포함할 수 있다. 방법들은 반도체 기판 상에 박막 트랜지스터를 형성하는 단계를 포함할 수 있다. 박막 트랜지스터는 제1 수소 혼입량을 특징으로 하는 비정질 실리콘 층을 포함할 수 있다. 방법들은 반도체 기판을 빔라인 이온 주입 챔버 또는 플라즈마 도핑 챔버로 이송하는 단계를 포함할 수 있다. 방법들은 박막 트랜지스터 상에서 빔라인 이온 주입 또는 플라즈마 도핑 프로세스를 수행하는 단계를 포함할 수 있다. 방법들은 비정질 실리콘 층으로부터의 수소의 양을 제1 수소 혼입량 미만의 제2 수소 혼입량으로 감소시키는 단계를 포함할 수 있다.
[0008] 일부 실시예들에서, 박막 트랜지스터는 비정질 실리콘 층 및 하나 이상의 도핑된 또는 도핑되지 않은 비정질 실리콘 층들을 포함하는 다층 스택을 포함할 수 있다. 다층 스택은 적어도 하나의 도핑된 비정질 실리콘 층을 포함할 수 있다. 도핑된 비정질 실리콘의 도펀트는 인, 붕소, 또는 비소 중 하나 이상을 포함한다. 박막 트랜지스터는 약 100 ㎚ 이상의 두께를 특징으로 할 수 있다. 비정질 실리콘 층은 약 500℃ 이하의 온도에서 형성될 수 있다. 빔라인 이온 주입 또는 플라즈마 도핑 프로세스는 약 550℃ 이하의 온도에서 수행될 수 있다. 빔라인 이온 주입 또는 플라즈마 도핑 프로세스는 약 300℃ 이상의 온도에서 수행될 수 있다. 빔라인 이온 주입 또는 플라즈마 도핑 프로세스는 헬륨, 네온, 아르곤, 또는 실리콘 이온들로 수행될 수 있다. 제2 수소 혼입량은 약 1 at.% 이하일 수 있다. 박막 트랜지스터 전체에 걸친 수소 혼입량은 약 1 at.% 이하로 감소될 수 있다.
[0009] 본 기술의 일부 실시예들은 반도체 프로세싱 방법들을 포함할 수 있다. 방법들은 제1 반도체 프로세싱 챔버 내에서 반도체 기판 상에 박막 트랜지스터를 형성하는 단계를 포함할 수 있다. 박막 트랜지스터는 제1 수소 혼입량을 특징으로 하는 비정질 실리콘 층을 포함할 수 있다. 비정질 실리콘 층은 적어도 2 개의 추가 재료 층들 사이에 배치될 수 있다. 방법들은 반도체 기판을 제1 반도체 프로세싱 챔버로부터 이온 주입 챔버로 이송하는 단계를 포함할 수 있다. 방법들은 박막 트랜지스터 상에서 이온 주입 프로세스를 수행하는 단계를 포함할 수 있다. 이온 주입 프로세스는 빔라인 이온 주입 프로세스 또는 플라즈마 도핑 주입 프로세스이거나 이를 포함할 수 있다. 방법들은 비정질 실리콘 층으로부터의 수소의 양을 제1 수소 혼입량 미만의 제2 수소 혼입량으로 감소시키는 단계를 포함할 수 있다.
[0010] 일부 실시예들에서, 적어도 2 개의 추가 재료 층들은 하나 이상의 도핑된 비정질 실리콘 층들을 포함한다. 도핑된 비정질 실리콘의 도펀트는 인, 붕소, 또는 비소를 포함할 수 있다. 비정질 실리콘 층은 약 500℃ 이하의 온도에서 형성될 수 있고, 이온 주입 프로세스는 약 300℃ 이상의 온도에서 수행될 수 있다. 제1 수소 혼입량은 적어도 약 5 at.%일 수 있고, 제2 수소 혼입량은 약 1 at.% 이하일 수 있다. 비정질 실리콘 층은 추가로 질소 혼입량을 특징으로 할 수 있으며, 질소 혼입량은 약 0.5 at.% 이하로 감소될 수 있다.
[0011] 그러한 기술은 종래의 시스템들 및 기법들에 비해 많은 이익들을 제공할 수 있다. 예를 들어, 본 기술의 실시예들은 감소된 수소 함량을 특징으로 하는 막들을 생성할 수 있다. 추가적으로, 본 기술은 수소 아웃개싱(outgassing)으로부터의 막 응력 또는 다공도를 증가시키지 않고 수소 함량을 감소시킬 수 있다. 이들 및 다른 실시예들은, 이들의 많은 장점들 및 특징들과 함께, 아래의 설명 및 첨부된 도면들과 함께 보다 상세하게 설명된다.
[0012] 개시된 기술의 성질 및 장점들에 대한 추가의 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0013] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 플라즈마 증착 시스템의 개략적인 단면도를 도시한다.
[0014] 도 2는 본 기술의 일부 실시예들에 따른 예시적인 이온 주입 시스템의 개략적인 단면도를 도시한다.
[0015] 도 3은 본 기술의 일부 실시예들에 따른 반도체 프로세싱 방법의 동작들을 도시한다.
[0016] 도면들 중 몇몇 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척대로인 것으로 구체적으로 명시되지 않는 한, 실척대로인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하지 않을 수 있고, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0017] 첨부된 도면들에서, 유사한 구성요소들 및/또는 특징부들은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성요소들은 유사한 구성요소들을 구별하는 문자를 참조 라벨에 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용되는 경우, 설명은 문자와 상관없이 동일한 제1 참조 라벨을 갖는 유사한 구성요소들 중 임의의 구성요소에 적용 가능하다.
[0018] 반도체 디바이스 크기들이 계속해서 감소함에 따라, 구조물 내에 포함된 구성 막들은 디바이스 성능뿐만 아니라, 디바이스에 포함된 다른 재료들의 제조에도 영향을 미칠 수 있다. 예를 들어, 실리콘-함유 막들을 형성하는 프로세스들은 실란(silane) 또는 다른 실리콘-함유 재료들을 사용할 수 있다. 이러한 전구체(precursor)들은 막 내에 혼입될 수 있는 수소를 포함할 수 있다. 막 내로 수소를 혼입시키는 것은 프로세싱 동안에 추가적인 문제들을 유발할 수 있다. 예를 들어, 막에 혼입된 수소는 열적으로 덜 안정적일 수 있고, 이후 프로세싱 동안에, 아웃개싱이 발생할 수 있다. 추가적으로, 수소는 막 응력에 영향을 미칠 수 있으며, 이는 막이 점점 더 압축되게 하여, 막 박리를 또한 유발할 수 있다. 마지막으로, 플라즈마 내의 다량의 수소는 증착 프로세스에 영향을 미칠 수 있고, 형성된 막의 결정 입도(grain size) 및 결정화도(crystallinity)를 증가시킬 수 있으며, 이는 비정질 실리콘 막들을 형성하려고 하는 증착 프로세스들에 문제를 일으킬 수 있다.
[0019] 수소 혼입을 감소시키거나 보상하기 위해, 기존의 기술들은 증착 파라미터를 변경할 수 있거나, 개선 조치들을 수행할 수 있다. 예를 들어, 약 500℃ 이상 또는 약 600℃ 이상과 같은 보다 높은 온도들에서 증착이 수행되는 경우, 증착 동안에 수소가 방출될 수 있으며, 이는 막 품질 및 특성들을 향상시킬 수 있다. 추가적으로, 기존의 기술들은 막 증착 이후에 어닐링(anneal)을 수행할 수 있다. 어닐링 프로세스는 막을 조밀화하고, 수소가 구조물로부터 제거될 수 있게 할 수 있다. 이러한 기법들은 일부 제조 동작들 동안에 효과적일 수 있지만, 다른 프로세스들은 열 버짓(thermal budget)에 의해 제한될 수 있다.
[0020] 예를 들어, 박막 트랜지스터(thin-film transistor) 형성 또는 임의의 수의 다른 프로세싱 동작들 동안에, 비정질 실리콘이 디바이스 상에 또는 디바이스 내에 형성될 수 있다. 이러한 디바이스들 중 일부에서, 하부 재료들 또는 구조물들은 고온 증착 또는 어닐링들과 연관된 온도들을 견딜 수 없을 수 있으며, 약 550℃ 이하, 약 500℃ 이하, 약 450℃ 이하, 약 400℃ 이하, 또는 그 미만인 프로세싱 온도들로 제한될 수 있다. 기존의 기술들은 최대 10 at.% 이상의 수소 혼입을 갖는 막들을 생성하는 것으로 제한될 수 있다. 박막 트랜지스터 형성의 경우, 증가된 수소 혼입은 트랜지스터의 이동도(mobility) 또는 성능에 영향을 미칠 수 있다.
[0021] 비정질 실리콘 막들의 수소 함량과 디바이스 이동도 사이에는 상관관계가 존재할 수 있다. 예를 들어, 수소 혼입은 막 구조물 내에서 보다 많은 양의 실리콘-수소 결합들을 유발할 수 있다. 이러한 결합들은 결정립(grain)들 사이 또는 결정 계면들 사이에 경계들을 형성할 수 있다. 경계들은 채널 영역(channel region)을 통해 이동하는 전자들 및 정공들이 산란될 수 있는 위치들이 될 수 있다. 이러한 전자들 및 정공들의 산란은 채널 재료의 이동도 및 전기적 성능을 저하시킬 수 있다. 결과적으로, 열적으로 제약된 구조물들을 위한 막들에의 수소 혼입을 감소시킴으로써, 트랜지스터 또는 다른 막 성능이 기존의 구조물들보다 증가될 수 있다.
[0022] 본 기술은 구성 결합들을 파괴하고 막들로부터의 수소를 방출하기 위한 이온 주입 프로세스를 수행함으로써 이러한 문제들을 극복한다. 충분한 에너지를 갖는 이온들을 주입함으로써, 수소 결합들이 파괴되어 수소가 막들로부터 방출될 수 있게 할 수 있다. 추가적으로, 특정 이온 주입 기법들을 이용하거나, 이온 도징(ion dosing)을 조정함으로써, 주입 동안의 기판 온도, 스퍼터링(sputtering), 및 재료 영향들이 제한될 수 있다.
[0023] 나머지 개시내용은 개시된 기술을 이용하는 특정 증착 프로세스들을 관례적으로 식별할 것이지만, 시스템들 및 방법들은 설명된 챔버들 또는 임의의 다른 챔버에서 일어날 수 있는 다른 증착 및 에칭 프로세스들에 동등하게 적용 가능하다는 것이 쉽게 이해될 것이다. 따라서, 본 기술은 단독으로 이러한 특정 증착 프로세스들 또는 챔버들에 대해 사용되는 것에 대해 그렇게 제한되는 것으로 간주되어서는 안 된다. 본 개시내용은 본 기술의 실시예들에 따른 이러한 시스템에 대한 추가적인 변형들 및 조정들이 설명되기 전에 본 기술의 실시예들에 따른 프로세스들을 수행하는 데 사용될 수 있는 한 세트의 가능한 챔버들을 논의할 것이다.
[0024] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버(100)의 단면도를 도시한다. 이 도면은 본 기술의 하나 이상의 양상들을 포함하고, 그리고/또는 구체적으로는 본 기술의 실시예들에 따른 하나 이상의 동작들을 수행하도록 구성될 수 있는 시스템의 개요를 예시할 수 있다. 챔버(100) 또는 수행되는 방법들의 추가적인 세부사항들이 하기에서 추가로 설명될 수 있다. 챔버(100)는 본 기술의 일부 실시예들에 따라 막 층들을 형성하는 데 이용될 수 있지만, 이 방법들은 막 형성이 일어날 수 있는 임의의 챔버에서 유사하게 수행될 수 있다는 것이 이해되어야 한다. 프로세싱 챔버(100)는 챔버 본체(102), 챔버 본체(102) 내부에 배치된 기판 지지체(104), 및 챔버 본체(102)와 결합되어 프로세싱 용적부(processing volume)(120)에 기판 지지체(104)를 밀폐하는 덮개 조립체(106)를 포함할 수 있다. 기판(103)은 슬릿 밸브(slit valve) 또는 도어(door)를 사용하여 프로세싱을 위해 통상적으로 밀봉될 수 있는 개구(opening)(126)를 통해 프로세싱 용적부(120)에 제공될 수 있다. 기판(103)은 프로세싱 동안에 기판 지지체의 표면(105) 상에 놓일 수 있다. 기판 지지체(104)는 기판 지지체(104)의 샤프트(shaft)(144)가 위치될 수 있는 축(147)을 따라, 화살표(145)로 표시된 바와 같이 회전 가능할 수 있다. 대안적으로, 기판 지지체(104)는 증착 프로세스 동안에 필요에 따라 회전하도록 들어올려질 수 있다.
[0025] 기판 지지체(104) 상에 배치된 기판(103)에 걸친 플라즈마 분포를 제어하기 위해 플라즈마 프로파일 변조기(plasma profile modulator)(111)가 프로세싱 챔버(100)에 배치될 수 있다. 플라즈마 프로파일 변조기(111)는 챔버 본체(102)에 인접하게 배치될 수 있는 제1 전극(108)을 포함할 수 있고, 덮개 조립체(106)의 다른 구성요소들로부터 챔버 본체(102)를 분리할 수 있다. 제1 전극(108)은 덮개 조립체(106)의 일부일 수 있거나, 별도의 측벽 전극일 수 있다. 제1 전극(108)은 환형 또는 링형 부재일 수 있고, 링 전극(ring electrode)일 수 있다. 제1 전극(108)은 프로세싱 용적부(120)를 둘러싸는 프로세싱 챔버(100)의 둘레부 주위의 연속 루프일 수 있거나, 또는 원하는 경우 선택된 위치들에서 불연속적일 수 있다. 제1 전극(108)은 또한 천공된 링 또는 메시(mesh) 전극과 같은 천공된 전극일 수 있거나, 예를 들어 이차 가스 분배기와 같은 플레이트 전극(plate electrode)일 수 있다.
[0026] 세라믹 또는 금속 산화물, 예를 들어 산화알루미늄 및/또는 질화알루미늄과 같은 유전체 재료일 수 있는 하나 이상의 아이솔레이터(isolator)들(110a, 110b)은 제1 전극(108)과 접촉하고, 제1 전극(108)을 가스 분배기(112) 및 챔버 본체(102)로부터 전기적으로 및 열적으로 분리할 수 있다. 가스 분배기(112)는 프로세싱 용적부(120) 내로 프로세스 전구체(process precursor)들을 분배하기 위한 구멍들(118)을 한정할 수 있다. 가스 분배기(112)는 RF 생성기, RF 전원, DC 전원, 펄스형 DC 전원, 펄스형 RF 전원, 또는 프로세싱 챔버와 결합될 수 있는 임의의 다른 전원과 같은 제1 전력원(142)과 결합될 수 있다. 일부 실시예들에서, 제1 전력원(142)은 RF 전원일 수 있다.
[0027] 가스 분배기(112)는 전도성 가스 분배기 또는 비전도성 가스 분배기일 수 있다. 가스 분배기(112)는 또한 전도성 및 비전도성 구성요소들로 형성될 수 있다. 예를 들어, 가스 분배기(112)의 본체는 전도성일 수 있는 반면, 가스 분배기(112)의 면판(face plate)은 비전도성일 수 있다. 가스 분배기(112)에는, 예컨대 도 1에 도시된 바와 같은 제1 전력원(142)에 의해, 전력이 공급될 수 있거나, 가스 분배기(112)는 일부 실시예들에서 접지와 결합될 수 있다.
[0028] 제1 전극(108)은 프로세싱 챔버(100)의 접지 경로를 제어할 수 있는 제1 튜닝 회로(tuning circuit)(128)와 결합될 수 있다. 제1 튜닝 회로(128)는 제1 전자 센서(130) 및 제1 전자 제어기(134)를 포함할 수 있다. 제1 전자 제어기(134)는 가변 커패시터(variable capacitor) 또는 다른 회로 요소들이거나 이를 포함할 수 있다. 제1 튜닝 회로(128)는 하나 이상의 인덕터(inductor)들(132)이거나 이를 포함할 수 있다. 제1 튜닝 회로(128)는 프로세싱 동안에 프로세싱 용적부(120)에 존재하는 플라즈마 조건들 하에서 가변적이거나 제어 가능한 임피던스(impedance)를 가능하게 하는 임의의 회로일 수 있다. 예시된 바와 같은 일부 실시예들에서, 제1 튜닝 회로(128)는 접지와 제1 전자 센서(130) 사이에 병렬로 결합된 제1 회로 레그(circuit leg) 및 제2 회로 레그를 포함할 수 있다. 제1 회로 레그는 제1 인덕터(132A)를 포함할 수 있다. 제2 회로 레그는 제1 전자 제어기(134)와 직렬로 결합된 제2 인덕터(132B)를 포함할 수 있다. 제2 인덕터(132B)는 제1 및 제2 회로 레그 모두를 제1 전자 센서(130)에 연결하는 노드(node)와 제1 전자 제어기(134) 사이에 배치될 수 있다. 제1 전자 센서(130)는 전압 또는 전류 센서일 수 있고, 제1 전자 제어기(134)와 결합될 수 있어, 프로세싱 용적부(120) 내부의 플라즈마 조건들에 대한 어느 정도의 폐쇄 루프 제어를 제공할 수 있다.
[0029] 제2 전극(122)은 기판 지지체(104)와 결합될 수 있다. 제2 전극(122)은 기판 지지체(104) 내에 매립되거나, 기판 지지체(104)의 표면과 결합될 수 있다. 제2 전극(122)은 플레이트, 천공된 플레이트, 메시, 와이어 스크린(wire screen), 또는 전도성 요소들의 임의의 다른 분산된 배열체일 수 있다. 제2 전극(122)은 튜닝 전극일 수 있고, 예를 들어 기판 지지체(104)의 샤프트(144) 내에 배치된 도관(146), 예를 들어 50 옴(ohm)과 같은 선택된 저항을 갖는 케이블에 의해 제2 튜닝 회로(136)와 결합될 수 있다. 제2 튜닝 회로(136)는 제2 전자 센서(138) 및 제2 전자 제어기(140)를 가질 수 있으며, 제2 전자 제어기(140)는 제2 가변 커패시터일 수 있다. 제2 전자 센서(138)는 전압 또는 전류 센서일 수 있고, 제2 전자 제어기(140)와 결합되어 프로세싱 용적부(120) 내의 플라즈마 조건들에 대한 추가 제어를 제공할 수 있다.
[0030] 바이어스 전극(bias electrode) 및/또는 정전 척킹 전극(electrostatic chucking electrode)일 수 있는 제3 전극(124)이 기판 지지체(104)와 결합될 수 있다. 제3 전극은 임피던스 매칭 회로(impedance matching circuit)일 수 있는 필터(filter)(148)를 통해 제2 전력원(150)과 결합될 수 있다. 제2 전력원(150)은 DC 전력, 펄스형 DC 전력, RF 바이어스 전력, 펄스형 RF 소스 또는 바이어스 전력, 또는 이들 또는 다른 전원들의 조합일 수 있다. 일부 실시예들에서, 제2 전력원(150)은 RF 바이어스 전력일 수 있다.
[0031] 도 1의 덮개 조립체(106) 및 기판 지지체(104)는 플라즈마 또는 열 프로세싱을 위한 임의의 프로세싱 챔버와 함께 사용될 수 있다. 동작 시에, 프로세싱 챔버(100)는 프로세싱 용적부(120) 내의 플라즈마 조건들의 실시간 제어를 제공할 수 있다. 기판(103)은 기판 지지체(104) 상에 배치될 수 있고, 프로세스 가스들은 임의의 원하는 유동 계획에 따라 입구(114)를 사용하여 덮개 조립체(106)를 통해 유동될 수 있다. 가스들은 출구(152)를 통해 프로세싱 챔버(100)를 빠져나갈 수 있다. 전력은 프로세싱 용적부(120) 내의 플라즈마를 설정하도록 가스 분배기(112)와 결합될 수 있다. 기판은 일부 실시예들에서 제3 전극(124)을 사용하여 전기적 바이어스를 받을 수 있다.
[0032] 프로세싱 용적부(120)에서 플라즈마를 에너자이징(energizing)할 때, 플라즈마와 제1 전극(108) 사이에 전위차가 설정될 수 있다. 플라즈마와 제2 전극(122) 사이에도 전위차가 설정될 수 있다. 그런 다음, 전자 제어기들(134, 140)이 2 개의 튜닝 회로들(128 및 136)에 의해 나타나는 접지 경로들의 유동 특성들을 조정하는 데 사용될 수 있다. 중심으로부터 에지까지의 플라즈마 밀도 균일성 및 증착 속도의 독립적인 제어를 제공하기 위해 설정치(set point)가 제1 튜닝 회로(128) 및 제2 튜닝 회로(136)에 전달될 수 있다. 전자 제어기들이 모두 가변 커패시터들일 수 있는 실시예들에서, 전자 센서들은 가변 커패시터들을 조정하여 독립적으로 증착 속도를 최대화하고 두께 불균일성을 최소화할 수 있다.
[0033] 튜닝 회로들(128, 136) 각각은 각각의 전자 제어기들(134, 140)을 사용하여 조정될 수 있는 가변 임피던스를 가질 수 있다. 전자 제어기들(134, 140)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스(capacitance) 범위, 및 제1 인덕터(132A) 및 제2 인덕터(132B)의 인덕턴스(inductance)들은 임피던스 범위를 제공하도록 선택될 수 있다. 이러한 범위는 각각의 가변 커패시터의 커패시턴스 범위에서 최소치를 가질 수 있는 플라즈마의 주파수 및 전압 특성들에 의존할 수 있다. 따라서, 제1 전자 제어기(134)의 커패시턴스가 최소치 또는 최대치일 때, 제1 튜닝 회로(128)의 임피던스가 높으며, 그 결과 기판 지지체에 걸쳐 최소의 에어리얼 또는 측방향 커버리지(aerial or lateral coverage)를 갖는 플라즈마 형상이 생성된다. 제1 전자 제어기(134)의 커패시턴스가 제1 튜닝 회로(128)의 임피던스를 최소화하는 값에 접근할 때, 플라즈마의 에어리얼 커버리지는 최대로 증가하여, 효과적으로 기판 지지체(104)의 전체 작업 영역을 커버할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 최소 임피던스 설정으로부터 벗어남에 따라, 플라즈마 형상이 챔버 벽들로부터 수축될 수 있고, 기판 지지체의 에어리얼 커버리지가 감소할 수 있다. 제2 전자 제어기(140)는 유사한 효과를 가져서, 제2 전자 제어기(140)의 커패시턴스가 변경될 수 있으므로 기판 지지체에 걸친 플라즈마의 에어리얼 커버리지를 증가 및 감소시킬 수 있다.
[0034] 전자 센서들(130, 138)은 폐쇄 루프에서의 각각의 회로들(128, 136)을 조정하는 데 사용될 수 있다. 전류 또는 전압에 대한 설정치는, 사용되는 센서의 유형에 따라, 각각의 센서에 설치될 수 있고, 센서에는 설정치로부터의 편차를 최소화하기 위해 각각의 개별 전자 제어기(134, 140)에 대한 조정을 결정하는 제어 소프트웨어(control software)가 제공될 수 있다. 결과적으로, 플라즈마 형상이 선택되고 프로세싱 동안에 동적으로 제어될 수 있다. 전술한 논의가 가변 커패시터들일 수 있는 전자 제어기들(134, 140)에 기초하고 있지만, 조정 가능한 특성을 갖는 임의의 전자 구성요소가 조정 가능한 임피던스를 갖는 튜닝 회로들(128 및 136)을 제공하는 데 사용될 수 있다는 것이 이해되어야 한다.
[0035] 도 2는 본 기술의 일부 실시예들에 따른 예시적인 이온 주입 시스템(200)의 개략적인 단면도를 도시한다. 시스템(200)은, 예컨대 막 내의 결합들을 파괴하고 기판 상의 형성된 층들로부터 수소가 방출될 수 있게 하기 위해, 막 층의 특성들을 변경할 수 있는 전자들 또는 이온들을 막 층 내로 주입하는 데 이용될 수 있다. 시스템(200)은 본 기술의 일부 실시예들에서 사용될 수 있는 빔라인 이온 주입 챔버의 일 예일 뿐이라는 것이 이해되어야 한다. 플라즈마 도핑 챔버(plasma doping chamber)들 또는 다른 주입 시스템들을 포함하여, 이온 주입이 일어날 수 있게 할 수 있는 임의의 수의 다른 챔버들이 본 기술의 실시예들에서 이용될 수 있다. 예를 들어, 이온 주입 시스템(200)은 사용될 수 있는 장치의 일 예일 뿐이다. 본 기술의 실시예들에서, 전통적인 플라즈마 프로세싱 장치들이 사용될 수 있으며, 패턴 빔들, 펄싱되거나 연속적일 수 있는 전자 빔들, 래스터 스캐닝(raster scanning), 가변 스캐닝(variable scanning), 및 이온들 또는 전자들을 주입하는 임의의 다른 방법이 사용될 수 있다. 특정 양상들에 따르면, 하나 이상의 에너지 입자 빔들은 원통형 빔, 복수의 인접하거나 중첩된 원통형 빔들, 또는 연속적인 직사각형 빔을 포함하는 리본형 빔(ribbon shaped beam)을 포함할 수 있다. 하나 이상의 에너지 입자 빔들은 프로세싱 동안에 기판에 대해 이동될 수 있고, 그리고/또는 기판은 프로세싱 동안에 에너지 입자 빔에 대해 이동될 수 있다.
[0036] 플라즈마 프로세싱 시스템(plasma processing system)(200)은 프로세싱 챔버(202), 플래튼(platen)(234), 소스(source)(206) 및 변형 요소(modifying element)(208)를 포함할 수 있다. 플래튼(234)은 기판(238)을 지지하기 위해 프로세싱 챔버(202)에 포지셔닝될 수 있다. 플래튼(234)은 액추에이터(actuator)와 결합될 수 있으며, 액추에이터는 플래튼(234)이 스캐닝 모션(scanning motion) 동안에 하나 이상의 수평 및/또는 수직 방향들로 이동되거나 병진될 수 있게 할 수 있다. 스캐닝 모션은 변형 요소(208)와 실질적으로 평행할 수 있는 단일 수평면 내에서 수행될 수 있다. 소스(206)는 프로세스 챔버(202)에서 플라즈마(240)를 생성하도록 구성될 수 있다. 변형 요소(208)는 한 쌍의 절연체들(212, 214)을 포함할 수 있으며, 절연체들(212, 214)은 수평 간격(G)을 갖는 갭(gap)을 절연체들 사이에 한정할 수 있다. 절연체들(212, 214)은 임의의 수의 절연 재료들 또는 반전도성 재료들일 수 있거나 이들을 포함할 수 있다. 일부 실시예들에서, 요소들은 대안적으로 전도성 재료일 수 있다. 변형 요소는 또한 이온들(201)이 기판(238)을 향해 지향될 수 있도록 절연체들(212, 214)에 대한 포지션에 배치된 지향성 요소(213)를 포함할 수 있다.
[0037] 동작 시에, 가스 소스(gas source)(288)는 프로세스 챔버(202)에 이온화 가능한 가스를 공급할 수 있다. 이온화 가능한 가스들의 예들은 하나 이상의 구성 원소들 또는 이온들을 포함하는 임의의 수의 전구체들일 수 있거나 이들을 포함할 수 있다. 예를 들어, 전구체들은, 헬륨, 수소, 네온, 아르곤, 크립톤, 불소, 탄소, 붕소, 질소 또는 임의의 다른 원소 또는 원소들의 조합을 단독으로 또는 조합하여 포함하여, 하나 이상의 이온들을 생성하도록 이온화될 수 있는 임의의 재료 또는 재료들을 포함할 수 있다. 소스(206)는 프로세스 챔버(202)에 제공된 가스를 여기 및 이온화함으로써 플라즈마(240)를 생성할 수 있다. 이온들(201)은 플라즈마(240)로부터 플라즈마 시스(plasma sheath)(242)를 가로질러 끌어당겨질 수 있다. 예를 들어, 바이어스 소스(bias source)(290)는 플라즈마(240)로부터 플라즈마 시스(242)를 가로질러 이온(201)을 끌어당기기 위해 기판(238)을 바이어싱하도록 구성될 수 있다. 바이어스 소스(290)는 DC 전압 바이어스 신호를 제공하기 위한 DC 전원 공급장치 또는 RF 바이어스 신호를 제공하기 위한 RF 전원 공급장치일 수 있다.
[0038] 변형 요소(208)는 플라즈마(240)와 플라즈마 시스(242) 사이의 경계(241)의 형상을 제어하기 위해 플라즈마 시스(242) 내의 전기장을 변형할 수 있다. 변형 요소(208)는 일부 실시예들에서 절연체들(212, 214) 및 지향성 요소(213)를 포함할 수 있다. 절연체들(212, 214) 및 지향성 요소(213)는 석영, 알루미나(alumina), 질화붕소, 유리, 질화규소, 또는 임의의 수의 다른 적합한 재료들과 같은 재료들로 제조될 수 있다. 플라즈마(240)와 플라즈마 시스(242) 사이의 경계(241)는 지향성 요소(213)가 플라즈마 시스(242) 내의 전기장을 변경할 수 있기 때문에 절연체들(212, 214)에 대한 지향성 요소(213)의 배치에 의존할 수 있다.
[0039] 궤적 경로(271)를 따르는 이온들은 평면(251)에 수직인 약 +θ의 각도로 기판(238)을 타격할 수 있다. 궤적 경로(269)를 따르는 이온들은 평면(251)에 수직인 대략 -θ의 각도로 기판(438)을 타격할 수 있다. 따라서, 평면(251)에 수직인 입사각들의 범위는 약 +1° 내지 약 +65° 및 약 -1° 내지 약 -65°일 수 있으며, 일부 실시예들에서는 0°를 제외할 수 있다. 예를 들어, 평면(250)에 수직인 입사각들의 제1 범위는 약 +5° 내지 약 +65°일 수 있고, 입사각들의 제2 범위는 약 -5° 내지 약 -65°일 수 있다. 일부 실시예들에서, 평면(251)에 대한 입사각들의 제1 범위는 약 -10° 내지 약 -20°일 수 있고, 평면(451)에 대한 입사각들의 제2 범위는 약 +10° 내지 약 +20°일 수 있다. 또한, 일부 실시예들에서, 경로들(269 및 271)로부터 발생하는 이온 궤적들은 서로 교차할 수 있다. 지향성 요소(213)의 포지셔닝, 절연체들(212, 214) 사이의 수평 간격, 평면(251) 위의 절연체들(212, 214)의 수직 간격, 지향성 요소(213) 및 절연체들(212, 214)의 유전 상수, 및 다른 플라즈마 프로세싱 파라미터들을 포함할 수 있는 다수의 인자들에 따라, 입사각들(θ)의 범위는 일부 실시예들에서 약 +89° 내지 약 -89°일 수 있으며, 0°를 제외할 수 있다.
[0040] 일반적으로, 기판 상의 막에 제공되는 이온들은 막의 다양한 특성들을 변경할 수 있다. 입사각들의 범위는 기판(238) 상의 3D 피처(feature)의 종횡비에 기초하여 선택될 수 있다. 예를 들어, 예시의 명확화를 위해 과장된 크기를 갖는 트렌치(trench)(244)의 측벽들(247)은 기존의 플라즈마 프로세싱 장치들 및 절차들을 사용하는 것보다 이온들(201)에 의해 더 균일하게 처리될 수 있다. 측벽들(247) 사이의 피치(pitch)와 기판(238)으로부터 연장되는 측벽들(247)의 높이 사이의 관계로 규정될 수 있는 종횡비는 측벽들(247)에 보다 균일한 처리를 제공하기 위해 이온들(201)이 제공되는 각도들을 결정할 수 있다. 예를 들어, 평면(251)에 수직이고 측벽들(247)에 충돌하도록 구성된 입사각들의 제1 범위는 약 +60° 내지 약 +90°일 수 있고, 입사각들의 제2 범위는 약 -60° 내지 약 -90°일 수 있다. 임의의 수의 상이한 각도들이 유사하게 이용될 수 있다. 일부 실시예들에서, 이온들(201)이 제공될 수 있는 각도들은 측벽들(247) 아래의 재료, 예를 들어 기판(238) 또는 절연체와의 접촉을 회피하도록 선택될 수 있다.
[0041] 도 3은 본 기술의 일부 실시예들에 따른 프로세싱 방법(300)의 예시적인 동작들을 도시한다. 방법은 전술한 프로세싱 챔버들(100 및/또는 200)을 포함하는 다양한 프로세싱 챔버들에서 수행될 수 있다. 방법(300)은 프런트 엔드 프로세싱(front end processing), 증착, 에칭, 폴리싱(polishing), 세정, 또는 설명된 동작들 이전에 수행될 수 있는 임의의 다른 동작들을 포함하는 하나 이상의 동작들을 언급된 방법 동작들의 개시 이전에 포함할 수 있다. 방법은 본 기술에 따른 방법과 구체적으로 연관될 수 있거나 연관되지 않을 수 있는, 도면에 표시된 바와 같은 다수의 선택적인 동작들을 포함할 수 있다. 예를 들어, 보다 넓은 범위의 반도체 프로세스를 제공하기 위해 많은 동작들이 설명되지만, 본 기술에 중요한 것이 아니거나, 하기에서 추가로 논의되는 바와 같은 대안적인 방법에 의해 수행될 수 있다.
[0042] 방법(300)은 특정 제조 동작으로 반도체 구조물을 개발하기 위한 선택적인 동작들을 포함할 수 있다. 일부 실시예들에서, 방법(300)은 베이스 구조물 상에서 수행될 수 있지만, 일부 실시예들에서, 방법은 다른 재료 형성 또는 제거 이후에 수행될 수 있다. 예를 들어, 임의의 트랜지스터, 메모리 또는 다른 구조적 양상들을 기판 상에 생성하기 위해 임의의 수의 증착, 마스킹(masking) 또는 제거 동작들이 수행될 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 영역 내에 포지셔닝될 수 있는 기판 지지체 상에 배치될 수 있다. 동작들은 방법(300)의 양상들이 수행될 수 있는 동일한 챔버에서 수행될 수 있고, 하나 이상의 동작들은 또한 방법(300)의 동작들이 수행될 수 있는 챔버와 유사한 플랫폼(platform) 또는 다른 플랫폼들 상의 하나 이상의 챔버들에서 수행될 수 있다.
[0043] 일부 실시예들에서, 방법(300)은 동작(305)에서 기판 상에 비정질 실리콘 층을 형성하는 단계를 포함할 수 있다. 형성 또는 증착은 실란 또는 다른 실리콘-함유 재료들과 같은 임의의 수의 전구체들을 사용하여 수행될 수 있으며, 일부 실시예들에서, 전달되는 실리콘-함유 전구체는 또한 수소를 포함할 수 있다. 결과적으로, 증착 또는 형성된 비정질 실리콘 층은 제1 수소 혼입량을 특징으로 할 수 있다. 본 기술은 비정질 실리콘과 같은 실리콘 막들로 제한되지 않을 수 있다는 것이 이해되어야 한다. 본 기술은 또한 반도체 기판들 상에 형성된 임의의 수의 막들에서의 수소 관리를 포함할 수 있다. 결과적으로, 비정질 실리콘 층은 본 기술이 적용될 수 있는 단지 하나의 예시적인 막으로서 간주되어야 한다.
[0044] 비정질 실리콘 층은 일부 실시예들에서 박막 트랜지스터 구조물들을 포함할 수 있는 임의의 수의 구조물들의 일부일 수 있다. 예를 들어, 일부 실시예들에서, 비정질 실리콘 층은 기판 위에 형성된 막들의 스택의 다수의 층들 중 하나일 수 있다. 일부 실시예들에서, 비정질 실리콘 층들은 다른 실리콘-함유 또는 다른 재료 층들과 같은 다른 재료 층들과 함께 또는 이들 사이에 포함될 수 있다. 일부의 박막 트랜지스터 구조물들에서, 비정질 실리콘 층은 도핑된 비정질 실리콘 층들 사이에 형성될 수 있다. 예를 들어, 비정질 실리콘 층 위 및/또는 아래의 하나 이상의 층들은 인, 붕소, 비소 또는 다른 재료들과 같은 도펀트(dopant)로 형성될 수 있다. 도펀트는 n형 재료 층을 형성할 수 있고, 따라서 박막 트랜지스터 구조물은 형성된 비정질 실리콘 층의 양측에 배치된 n형 도핑된 비정질 실리콘을 포함할 수 있다. 비정질 실리콘 층을 포함하는 스택의 각각의 층은 약 500 ㎚ 이하의 막 두께를 특징으로 할 수 있으며, 약 400 ㎚ 이하, 약 350 ㎚ 이하, 약 300 ㎚ 이하, 약 250 ㎚ 이하, 약 200 ㎚ 이하, 약 150 ㎚ 이하, 약 100 ㎚ 이하, 약 50 ㎚ 이하, 또는 그 미만의 막 두께를 특징으로 할 수 있다.
[0045] 이전에 언급된 바와 같이, 본 기술의 일부 실시예들은 약 550℃ 이하, 약 500℃ 이하, 약 450℃ 이하, 약 400℃, 약 350℃ 이하, 약 300℃ 이하, 또는 그 미만의 열 버짓을 특징으로 하는 재료들 또는 구조물들 위에 형성된 막들을 포함할 수 있다. 따라서, 비정질 실리콘 층은 일부 실시예들에서 하부 재료들에 적합하도록 이러한 온도들 중 임의의 온도 이하에서 형성될 수 있고, 일부 실시예들에서 방법(300)의 모든 동작들을 포함하는 하나 이상의 동작들이 이러한 온도들 중 임의의 온도 이하에서 수행될 수 있으며, 프로세싱되는 기판은 프로세싱 전체에 걸쳐 이러한 온도들 중 대략 임의의 온도 이하로 유지될 수 있다. 형성 동안의 프로세싱 압력들은 일부 실시예들에서 약 1 Torr 이상일 수 있고, 약 2 Torr 내지 약 20 Torr일 수 있다. 막은 또한 실란 또는 다른 이원 실리콘-수소 화합물들과 같은 임의의 실리콘-함유 재료뿐만 아니라, 임의의 실리콘 및 수소-함유 전구체로 형성될 수 있다. 결과적으로, 형성된 층은 제1 수소 혼입량을 특징으로 할 수 있다. 보다 높은 온도 증착 및 어닐링들이 일부 구조물들에 대해 실현 가능하지 않을 수 있기 때문에, 수소 혼입은 최대 약 3 at.% 이상, 약 5 at.% 이상, 약 7 at.% 이상, 약 10 at.% 이상, 또는 그 초과일 수 있다. 이것은 응력 효과들 및 후속 아웃개싱을 포함하여, 이전에 설명된 문제들 중 임의의 문제를 유발할 수 있다.
[0046] 막 형성 이후에, 일부 실시예들에서 비정질 실리콘 층이 형성된 기판은 선택적인 동작(310)에서 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 이송될 수 있다. 예를 들어, 비정질 실리콘 층의 형성 또는 증착은 실리콘-함유 재료가 증착될 수 있는 챔버(100) 또는 임의의 다른 증착 챔버와 같은 제1 챔버에서 수행될 수 있다. 증착 이후에, 기판은 이온 주입 프로세스를 위해 제2 챔버로 이동될 수 있다. 제2 챔버는 제1 챔버와 동일한 플랫폼 또는 툴(tool) 상에 포함될 수 있지만, 일부 실시예들에서 기판은 이온 주입 프로세스를 위한 툴들 사이에서 이동될 수 있다.
[0047] 동작(315)에서, 빔라인 이온 주입과 같은 이온 주입 프로세스가 비정질 실리콘 층을 포함하는 기판의 하나 이상의 층들 상에서 수행될 수 있다. 추가적으로, 플라즈마 도핑 프로세스가 수행될 수 있다. 이온 주입으로 불리지만, 프로세스는 형성된 막 내의 결합들을 파괴하고 막으로부터 재료들을 방출하도록 이온 주입이 수행되는 이온 개질(ion modification)을 포함할 수 있으며, 이온 주입 프로세스의 이온들의 방출도 포함할 수 있다. 프로세스는 빔라인 이온 주입 프로세스, 플라즈마 도핑 주입 프로세스 또는 이전에 언급된 바와 같은 임의의 다른 주입을 포함할 수 있다. 이온 주입 프로세스는 막의 특성들을 변경하기 위해 수행될 수 있다. 예를 들어, 일부 실시예들에서, 이온 주입은 재료 층들 내의 실리콘-수소 결합들을 파괴하기 위해 수행될 수 있으며, 이는 수소가 막으로부터 제거될 수 있게 할 수 있다. 다층 스택들에서, 이온 주입 프로세스는 스택의 하나 이상의 층들을 침투하도록 튜닝될 수 있으며, 이는 도핑된 그리고 도핑되지 않은 재료의 모든 층들을 포함하는 다수의 층들에서 수소가 감소될 수 있게 할 수 있다.
[0048] 이온 주입 프로세스는 수행되는 프로세스에 따라 저압에서 수행될 수 있다. 예를 들어, 플라즈마 도핑 이온 주입은 약 100 mTorr 이하, 약 10 mTorr 이하, 약 1 mTorr 이하, 또는 그 미만의 챔버 압력들에서 수행될 수 있다. 빔라인 이온 주입은 약 0.1 mTorr 이하, 약 0.05 mTorr 이하, 약 0.01 mTorr 이하, 또는 그 미만과 같은 훨씬 더 낮은 압력들에서 수행될 수 있다. 이러한 저압 동작들은 막 구조물을 통한 이온들의 투과를 용이하게 할 수 있다. 이온 주입 프로세스들은 약 25℃로부터 약 550℃ 이하와 같은 다양한 기판 온도들에서 수행될 수 있다. 예시적인 빔라인 이온 주입 종은 비정질 실리콘과 결합하지 않는 헬륨, 네온, 또는 아르곤과 같은 불활성 재료들을 포함할 수 있다. 추가적으로, 실리콘 종이 사용될 수 있고, 실리콘 종은 재료를 n형 또는 p형으로 만드는 재료를 도핑하지 않고 비정질 실리콘과 결합할 수 있다. 이온 주입을 위한 에너지 범위는 사용되는 종에 의존할 수 있다. 예를 들어, 헬륨과 같은 상대적으로 더 가벼운 종의 경우, 에너지 범위는 실리콘과 같은 더 무거운 종보다 낮을 수 있다. 가벼운 종 내지 무거운 종에 대해, 주입 에너지 범위는 약 500 eV 내지 300 keV일 수 있으며, 주입은 약 1e13 내지 1e16 이온/㎠ 범위에서 실행한다. 예를 들어, 약 300 keV의 에너지로 도징된 헬륨은 최대 2 ㎛ 이상의 비정질 실리콘을 개질시킬 수 있는 반면, 실리콘 종은 1 ㎛ 미만을 개질시킬 것이다.
[0049] 프로세스가 수행될 수 있는 온도는 이온들의 에너지에 영향을 미칠 수 있고, 일부 실시예들에서는 고온 이온 주입이 수행될 수 있으며, 이는 실리콘-수소 결합들의 파괴를 개선할 수 있다. 예를 들어, 일부 실시예들에서, 수소의 충분한 제거는 약 200℃ 이상의 온도에서 일어날 수 있고, 약 250℃ 이상, 약 300℃ 이상, 약 350℃ 이상, 약 400℃ 이상, 약 450℃ 이상, 또는 그 초과의 온도에서 일어날 수 있지만, 일부 실시예들에서, 이온 주입 프로세스는 이전에 설명된 임의의 열 버짓 온도들 중 대략 임의의 열 버짓 온도 이하에서 수행될 수 있다. 플라즈마 도핑이 수행되는 경우, 도핑 바이어스 전압은 약 500 eV 내지 10 keV 이상의 범위일 수 있다. 바이어스 전압을 증가시킴으로써, 보다 두꺼운 막들이 개질될 수 있다. 하나의 비제한적인 예로서, 10 kV에 가까운 바이어스 전압은 헬륨과 같은 보다 가벼운 종을 사용하여 100 ㎚ 내지 200 ㎚의 두께를 특징으로 하는 막들을 개질시킬 수 있다. 플라즈마 도핑은 5e15 내지 1e17 이온/㎠ 범위에서 수행될 수 있다. 플라즈마 도핑은 또한 약 25℃ 내지 약 500℃의 온도 범위에서 수행될 수 있다.
[0050] 이온 주입은 임의의 수의 전구체들로부터 생성된 이온들을 사용할 수 있다. 예를 들어, 일부 실시예들에서, 이온 주입은 헬륨으로 수행될 수 있으며, 헬륨은 상대적으로 가벼운 이온으로서 100 ㎚ 이상의 구조물을 통해 용이하게 확장될 수 있으며, 이는 막 내의 보다 깊은 깊이들에서의 수소의 제거를 허용할 수 있다. 헬륨 이온 주입은 보다 높은 전력에서 수행될 수 있으며, 이는 수소가 제거될 수 있게 하도록 막 내의 결합 파괴를 용이하게 할 수 있다. 헬륨은 이온 주입이 수행될 때 막들 내에 포획되는 경향이 있을 수 있으며, 따라서 헬륨의 방출을 용이하게 하기 위해, 이온 주입은 약 250℃ 이상, 약 300℃ 이상, 또는 그 초과의 온도에서 수행될 수 있다. 일부 실시예들에서, 임의의 수의 실리콘-함유 전구체들로부터의 실리콘 이온들이 이온 주입 프로세스에서 사용될 수 있다. 실리콘은 보다 무거운 질량을 특징으로 할 수 있으며, 이는 일부 실시예들에서 결합 파괴를 용이하게 할 수 있다. 결과적으로, 보다 낮은 온도, 보다 높은 주입 에너지 프로세스들은 실리콘으로 수행될 수 있다. 유사하게, 개질되는 막들은 비정질 실리콘일 수 있기 때문에, 실리콘 이온들은 막에 대한 도펀트로서 작용하지 않을 수 있고, 포획 또는 혼입이 생성된 막에 악영향을 미치지 않을 수 있다. 추가적으로, 주입 깊이의 제어는 보다 무거운 이온들에 의해 보다 용이할 수 있으며, 따라서 주입 및 개질 깊이에 대한 개선된 제어가 제공될 수 있다. 예를 들어, 프로세스는 박막 트랜지스터 구조물의 하나 이상의 층들에 영향을 미치도록 제어될 수 있지만, 하부 구조물 내로의 최소한의 침투를 초과하지 않도록 제한될 수 있다.
[0051] 막을 통한 수소의 제거 및 결합들의 재형성에 기초하여 막들의 소정량의 치밀화가 일어날 수 있다. 따라서, 일부 실시예들에서, 이온 개질 프로세스 후의 막의 두께는 증착 직후의 층 또는 막의 두께의 약 99% 이하일 수 있다. 일부 실시예들에서, 두께는 증착 직후의 막의 두께의 약 98% 이하일 수 있고, 약 97% 이하, 약 96% 이하, 약 95% 이하, 약 94% 이하, 약 93% 이하, 약 92% 이하, 약 91% 이하, 약 90% 이하, 또는 그 미만일 수 있지만, 이온 개질 이후의 층의 두께는 약 80% 이상, 약 85% 이상, 약 87% 이상, 약 90% 이상, 약 92% 이상, 약 95% 이상, 또는 그 초과로 유지될 수 있다.
[0052] 이온 주입의 도징이 다른 플라즈마 강화 프로세스들에 비해 제어될 수 있기 때문에 형성되는 막의 스퍼터링이 제한될 수 있다. 예를 들어, 일부 실시예들에서, 이온들의 도즈량은 약 1×1016 이온/㎠ 이상일 수 있고, 약 1×1017 이온/㎠ 이상, 약 1×1018 이온/㎠ 이상, 또는 그 초과일 수 있다. 플라즈마 도핑 주입은 빔라인 주입보다 높은 도징을 특징으로 할 수 있으며, 이는 결합들을 파괴하고 막들로부터 수소를 방출하기 위해 헬륨과 함께 사용하는 것을 용이하게 할 수 있다. 이온 주입이 수행됨에 따라, 층 내의 수소의 양은 동작(320)에서 제1 수소 혼입량보다 적을 수 있는 제2 수소 혼입량으로 감소될 수 있다. 제2 수소 혼입량, 또는 박막 트랜지스터 또는 비정질 실리콘 층의 임의의 층에 잔류하는 양은 약 5 at.% 이하일 수 있고, 약 3 at.% 이하, 약 1 at.% 이하, 약 0.5 at.% 이하, 또는 그 미만일 수 있다.
[0053] 비정질 실리콘 층 또는 임의의 박막 트랜지스터 층 내의 다른 재료들도 또한 감소되거나 제거될 수 있다. 예를 들어, 일부 실시예들에서, 질소는 증착 직후의 막 내에 혼입될 수 있다. 질소는 증착 환경에 존재할 수 있거나, 형성된 막들을 질소 혼입에 노출시킬 수 있는 챔버 시즈닝 재료(chamber seasoning material)들 내에 혼입될 수 있다. 일부 실시예들에서, 이온 주입 프로세스는 유사하게 하나 이상의 층들로부터 질소를 제거할 수 있고, 막 내의 질소 혼입량을 약 1 at.% 이하로 감소시킬 수 있고, 질소 혼입을 약 0.5 at.% 이하, 약 0.3 at.% 이하, 약 0.1 at.% 이하, 또는 그 미만으로 감소시킬 수 있다. 이온 주입 또는 개질 프로세스를 이용함으로써, 막 내의 수소 혼입이 증착 직후의 레벨들로부터 감소될 수 있으며, 이는 증착된 재료들의 전기적 성능을 증가시킬 수 있다. 추가적으로, 이온 주입 기법들을 이용함으로써, 수소 제거가 보다 낮은 온도들에서 일어날 수 있으며, 이는 열 버짓에 의해 제약받을 수 있는 구조물들에 적합할 수 있다.
[0054] 이전의 설명에서는, 설명의 목적으로, 본 기술의 다양한 실시예들의 이해를 제공하기 위해 많은 세부사항들이 제시되었다. 그러나, 특정 실시예들은 이러한 세부사항들 중 일부 없이 또는 추가적인 세부사항들과 함께 실시될 수 있다는 것이 당업자에게 명백할 것이다.
[0055] 몇몇 실시예들이 개시되었지만, 실시예들의 사상을 벗어남이 없이 다양한 변형들, 대안적인 구성들 및 등가물들이 사용될 수 있다는 것이 당업자에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 회피하기 위해 다수의 잘 알려진 프로세스들 및 요소들은 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 간주되어서는 안 된다.
[0056] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한, 하위 한계값의 최소 자릿수의 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값들 또는 그 범위에 속하는 명시되지 않은 값들과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 소범위가 포함된다. 이러한 소범위의 상위 한계값과 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지 둘 모두가 그러한 소범위에서 제외되든지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본원의 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0057] 본원 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들의 표현은, 문맥상 명백하게 달리 지시되지 않는 한, 복수의 지시대상들을 포함한다. 따라서, 예를 들어 "전구체"에 대한 언급은 복수의 그러한 전구체들을 포함하고, "층"에 대한 언급은 하나 이상의 층들, 및 당업자에게 알려진 그의 등가물들에 대한 언급 등을 포함한다.
[0058] 또한, "포함하다", "포함하는", "함유하다", "함유하는", "구비하다" 및 "구비하는"이라는 단어들은, 본 명세서 및 하기의 청구항들에서 사용되는 경우, 명시된 특징들, 인티저(integer)들, 구성요소들 또는 동작들의 존재를 특정하는 것으로 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 구성요소들, 동작들, 행위들, 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 반도체 프로세싱 방법으로서,
    반도체 기판 상에 비정질 실리콘 층을 형성하는 단계 ― 상기 비정질 실리콘 층은 제1 수소 혼입량을 특징으로 함 ―;
    상기 비정질 실리콘 층 상에서 이온 주입 프로세스(ion implantation process)를 수행하는 단계; 및
    상기 비정질 실리콘 층으로부터의 수소를 상기 제1 수소 혼입량 미만의 제2 수소 혼입량으로 제거하는 단계를 포함하는,
    반도체 프로세싱 방법.
  2. 제1 항에 있어서,
    상기 반도체 기판은 상기 반도체 프로세싱 방법 동안에 약 450℃ 이하의 온도로 유지되는,
    반도체 프로세싱 방법.
  3. 제1 항에 있어서,
    상기 이온 주입 프로세스는 약 300℃ 이상의 온도에서 수행되는,
    반도체 프로세싱 방법.
  4. 제3 항에 있어서,
    상기 이온 주입 프로세스는 헬륨, 네온, 아르곤, 또는 실리콘 이온들로 수행되는,
    반도체 프로세싱 방법.
  5. 제1 항에 있어서,
    상기 이온 주입 프로세스는 빔라인 이온 주입 프로세스(beamline ion implantation process) 또는 플라즈마 도핑 주입 프로세스(plasma doping implantation process)를 포함하는,
    반도체 프로세싱 방법.
  6. 제1 항에 있어서,
    상기 제2 수소 혼입량은 약 1 at.% 이하인,
    반도체 프로세싱 방법.
  7. 반도체 프로세싱 방법으로서,
    반도체 기판 상에 박막 트랜지스터를 형성하는 단계 ― 상기 박막 트랜지스터는 제1 수소 혼입량을 특징으로 하는 비정질 실리콘 층을 포함함 ―;
    상기 반도체 기판을 빔라인 이온 주입 챔버 또는 플라즈마 도핑 챔버로 이송하는 단계;
    상기 박막 트랜지스터 상에서 빔라인 이온 주입 또는 플라즈마 도핑 프로세스를 수행하는 단계; 및
    상기 비정질 실리콘 층으로부터의 수소의 양을 상기 제1 수소 혼입량 미만의 제2 수소 혼입량으로 감소시키는 단계를 포함하는,
    반도체 프로세싱 방법.
  8. 제7 항에 있어서,
    상기 박막 트랜지스터는 상기 비정질 실리콘 층 및 하나 이상의 도핑된 또는 도핑되지 않은 비정질 실리콘 층들을 포함하는 다층 스택(multilayer stack)을 포함하는,
    반도체 프로세싱 방법.
  9. 제8 항에 있어서,
    상기 다층 스택은 적어도 하나의 도핑된 비정질 실리콘 층을 포함하고, 상기 도핑된 비정질 실리콘의 도펀트(dopant)는 인, 붕소, 또는 비소 중 하나 이상을 포함하는,
    반도체 프로세싱 방법.
  10. 제7 항에 있어서,
    상기 박막 트랜지스터는 약 100 ㎚ 이상의 두께를 특징으로 하는,
    반도체 프로세싱 방법.
  11. 제7 항에 있어서,
    상기 비정질 실리콘 층은 약 500℃ 이하의 온도에서 형성되고, 상기 빔라인 이온 주입 또는 플라즈마 도핑 프로세스는 약 550℃ 이하의 온도에서 수행되는,
    반도체 프로세싱 방법.
  12. 제11 항에 있어서,
    상기 빔라인 이온 주입 또는 플라즈마 도핑 프로세스는 약 300℃ 이상의 온도에서 수행되는,
    반도체 프로세싱 방법.
  13. 제7 항에 있어서,
    상기 빔라인 이온 주입 또는 플라즈마 도핑 프로세스는 헬륨, 네온, 아르곤, 또는 실리콘 이온들로 수행되는,
    반도체 프로세싱 방법.
  14. 제7 항에 있어서,
    상기 제2 수소 혼입량은 약 1 at.% 이하인,
    반도체 프로세싱 방법.
  15. 제14 항에 있어서,
    상기 박막 트랜지스터 전체에 걸친 수소 혼입량은 약 1 at.% 이하로 감소되는,
    반도체 프로세싱 방법.
  16. 반도체 프로세싱 방법으로서,
    제1 반도체 프로세싱 챔버 내에서 반도체 기판 상에 박막 트랜지스터를 형성하는 단계 ― 상기 박막 트랜지스터는 제1 수소 혼입량을 특징으로 하는 비정질 실리콘 층을 포함하고, 상기 비정질 실리콘 층은 적어도 2 개의 추가 재료 층들 사이에 배치됨 ―;
    상기 반도체 기판을 상기 제1 반도체 프로세싱 챔버로부터 이온 주입 챔버로 이송하는 단계;
    상기 박막 트랜지스터 상에서 이온 주입 프로세스를 수행하는 단계 ― 상기 이온 주입 프로세스는 빔라인 이온 주입 프로세스 또는 플라즈마 도핑 주입 프로세스를 포함함 ―; 및
    상기 비정질 실리콘 층으로부터의 수소의 양을 상기 제1 수소 혼입량 미만의 제2 수소 혼입량으로 감소시키는 단계를 포함하는,
    반도체 프로세싱 방법.
  17. 제16 항에 있어서,
    상기 적어도 2 개의 추가 재료 층들은 하나 이상의 도핑된 비정질 실리콘 층들을 포함하며, 상기 도핑된 비정질 실리콘의 도펀트는 인, 붕소, 또는 비소를 포함하는,
    반도체 프로세싱 방법.
  18. 제16 항에 있어서,
    상기 비정질 실리콘 층은 약 500℃ 이하의 온도에서 형성되고, 상기 이온 주입 프로세스는 약 300℃ 이상의 온도에서 수행되는,
    반도체 프로세싱 방법.
  19. 제16 항에 있어서,
    상기 제1 수소 혼입량은 적어도 약 5 at.%이고, 상기 제2 수소 혼입량은 약 1 at.% 이하인,
    반도체 프로세싱 방법.
  20. 제16 항에 있어서,
    상기 비정질 실리콘 층은 추가로 질소 혼입량을 특징으로 하며, 상기 질소 혼입량은 약 0.5 at.% 이하로 감소되는,
    반도체 프로세싱 방법.
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