KR20230037113A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230037113A
KR20230037113A KR1020210119899A KR20210119899A KR20230037113A KR 20230037113 A KR20230037113 A KR 20230037113A KR 1020210119899 A KR1020210119899 A KR 1020210119899A KR 20210119899 A KR20210119899 A KR 20210119899A KR 20230037113 A KR20230037113 A KR 20230037113A
Authority
KR
South Korea
Prior art keywords
line
sub
fan
layer
lines
Prior art date
Application number
KR1020210119899A
Other languages
English (en)
Inventor
이승규
김훈
황용식
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210119899A priority Critical patent/KR20230037113A/ko
Priority to US17/886,245 priority patent/US20230070620A1/en
Priority to CN202210990601.6A priority patent/CN115802817A/zh
Publication of KR20230037113A publication Critical patent/KR20230037113A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/82—Interconnections, e.g. terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32238—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0549—Oxides composed of metals from groups of the periodic table being a combination of two or more materials provided in the groups H01L2924/0531 - H01L2924/0546
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED

Abstract

표시 장치는, 복수의 화소들이 배치된 표시 영역과, 복수의 패드들이 배치된 패드 영역 및 상기 표시 영역과 상기 패드 영역 사이에 위치한 팬아웃 영역을 포함한 비표시 영역을 포함한 기판; 상기 팬아웃 영역에 위치한 적어도 하나의 제1 팬아웃 라인; 상기 팬아웃 영역에 위치하며, 상기 제1 팬아웃 라인과 전기적으로 분리된 적어도 하나의 제2 팬아웃 라인; 상기 기판 상에 순차적으로 배치된 제1, 제2, 및 제3 절연층들; 및 상기 기판과 상기 제1 절연층 사이에 배치된 제1 도전층, 상기 제2 절연층 상에 배치된 제2 도전층, 및 상기 제3 절연층 상에 배치된 제3 도전층을 포함할 수 있다. 상기 제1 팬아웃 라인은 상기 제2 팬아웃 라인보다 상기 비표시 영역의 가장 자리에 인접하게 위치할 수 있다. 상기 제1 및 제2 팬아웃 라인들 각각은 서로 상이한 층에 제공된 제1 서브 라인, 제2 서브 라인, 및 제3 서브 라인이 적층된 다중층의 적층 구조를 포함할 수 있다. 여기서, 상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인은 서로 동일한 배선 길이를 가질 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명은, 팬아웃 라인들의 저항 편차를 줄여 신뢰성을 향상시킬 수 있는 표시 장치를 제공하는 데 목적이 있다.
본 발명의 실시예에 따른 표시 장치는, 복수의 화소들이 배치된 표시 영역과, 복수의 패드들이 배치된 패드 영역 및 상기 표시 영역과 상기 패드 영역 사이에 위치한 팬아웃 영역을 포함한 비표시 영역을 포함한 기판; 상기 팬아웃 영역에 위치한 적어도 하나의 제1 팬아웃 라인; 상기 팬아웃 영역에 위치하며, 상기 제1 팬아웃 라인과 전기적으로 분리된 적어도 하나의 제2 팬아웃 라인; 상기 기판 상에 순차적으로 배치된 제1, 제2, 및 제3 절연층들; 및 상기 기판과 상기 제1 절연층 사이에 배치된 제1 도전층, 상기 제2 절연층 상에 배치된 제2 도전층, 및 상기 제3 절연층 상에 배치된 제3 도전층을 포함할 수 있다. 상기 제1 팬아웃 라인은 상기 제2 팬아웃 라인보다 상기 비표시 영역의 가장 자리에 인접하게 위치할 수 있다.
실시예에 있어서, 상기 제1 및 제2 팬아웃 라인들 각각은 서로 상이한 층에 제공되는 제1 서브 라인, 제2 서브 라인, 및 제3 서브 라인이 적층된 다중층의 적층 구조를 포함할 수 있다. 상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인은 서로 동일한 배선 길이를 가질 수 있다.
실시예에 있어서, 상기 제1 서브 라인은 상기 제1 도전층을 포함하고, 상기 제2 서브 라인은 상기 제2 도전층을 포함하며, 상기 제3 서브 라인은 상기 제3 도전층을 포함할 수 있다.
실시예에 있어서, 상기 제1 및 제2 팬아웃 라인들 각각에서 상기 제1 서브 라인과 상기 제2 서브 라인은 상기 제1 및 제2 절연층들을 사이에 두고 서로 중첩할 수 있고, 상기 제2 서브 라인과 상기 제3 서브 라인은 상기 제3 절연층을 사이에 두고 서로 중첩할 수 있다.
실시예에 있어서, 상기 제1 및 제2 팬아웃 라인들 각각에서 상기 제1 서브 라인과 상기 제2 서브 라인은 상기 제1 및 제2 절연층들을 관통하는 제1 컨택 홀을 통해 전기적으로 연결될 수 있다. 여기서, 상기 제1 및 제2 팬아웃 라인들 각각에서 상기 제2 서브 라인과 상기 제3 서브 라인은 상기 제3 절연층을 관통하는 제2 컨택 홀을 통해 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 제1 및 제2 팬아웃 라인들 각각에서 상기 제2 서브 라인은 상기 제1 컨택 홀을 통해 상기 제1 서브 라인과 직접 접촉할 수 있다. 또한, 상기 제1 및 제2 팬아웃 라인들 각각에서 상기 제3 서브 라인은 상기 제2 컨택 홀을 통해 상기 제2 서브 라인과 직접 접촉할 수 있다.
실시예에 있어서, 상기 제1 및 제2 팬아웃 라인들 각각에서 상기 제1 컨택 홀과 상기 제2 컨택 홀은 서로 대응하지 않을 수 있다.
실시예에 있어서, 상기 제2 팬아웃 라인의 상기 제1 서브 라인과 상기 제2 서브 라인의 중첩 영역은 상기 제1 팬아웃 라인의 상기 제1 서브 라인과 상기 제2 서브 라인의 중첩 영역보다 클 수 있다. 또한, 상기 제2 팬아웃 라인의 상기 제2 서브 라인과 상기 제3 서브 라인의 중첩 영역은 상기 제1 팬아웃 라인의 상기 제2 서브 라인과 상기 제3 서브 라인의 중첩 영역보다 클 수 있다.
실시예에 있어서, 상기 패드들은, 상기 제1 팬아웃 라인의 상기 제1 서브 라인과 전기적으로 연결된 적어도 하나의 제1 패드; 및 상기 제2 팬아웃 라인의 상기 제2 서브 라인과 전기적으로 연결된 적어도 하나의 제2 패드를 포함할 수 있다. 여기서, 상기 제1 및 제2 패드들은 상기 제1 도전층, 상기 제2 도전층, 및 상기 제3 도전층 중 하나의 도전층을 포함할 수 있다.
실시예에 있어서, 상기 제1 및 제2 패드들은 상기 제3 도전층을 포함하고 상기 제1 및 제2 팬아웃 라인들 각각의 제3 서브 라인과 동일한 층에 제공될 수 있다.
실시예에 있어서, 상기 제1 팬아웃 라인의 상기 제1 서브 라인과 상기 제1 패드는 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층을 관통하는 제3 컨택 홀을 통하여 전기적으로 연결될 수 있다.
상기 제2 팬아웃 라인의 상기 제1 서브 라인과 상기 제2 패드는 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층을 관통하는 제3 컨택 홀을 통하여 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 제1 패드는 상기 제3 컨택 홀을 통하여 상기 제1 팬아웃 라인의 상기 제1 서브 라인과 직접 접촉할 수 있고, 상기 제2 패드는 상기 제3 컨택 홀을 통하여 상기 제2 팬아웃 라인의 상기 제1 서브 라인과 직접 접촉할 수 있다.
실시예에 있어서, 상기 제1 및 제2 패드들은 상기 제2 도전층을 포함하고 상기 제1 및 제2 팬아웃 라인들 각각의 제2 서브 라인과 동일한 층에 제공될 수 있다.
실시예에 있어서, 상기 제1 팬아웃 라인의 상기 제1 서브 라인과 상기 제1 패드는 상기 제1 및 제2 절연층들을 관통하는 제3 컨택 홀을 통하여 전기적으로 연결될 수 있다. 또한, 상기 제2 팬아웃 라인의 상기 제1 서브 라인과 상기 제2 패드는 상기 제1 및 제2 절연층들을 관통하는 제3 컨택 홀을 통하여 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 제2 팬아웃 라인에서 상기 제1 서브 라인, 상기 제2 서브 라인, 및 상기 제3 서브 라인 각각은 일 방향으로 연장될 수 있다. 또한, 상기 제1 서브 라인은 상기 일 방향과 교차하는 방향으로의 폭이 상기 제2 및 제3 서브 라인들 보다 클 수 있다.
실시예에 있어서, 상기 제2 팬아웃 라인에서 상기 제1 서브 라인과 상기 제2 서브 라인의 중첩 영역의 크기는 상기 제2 서브 라인과 상기 제3 서브 라인의 중첩 영역의 크기와 상이할 수 있다.
실시예에 있어서, 상기 제2 팬아웃 라인에서 상기 제2 서브 라인은 상기 제1 및 제2 절연층들을 사이에 두고 상기 제1 서브 라인과 완전히 중첩할 수 있다.
실시예에 있어서, 제1 팬아웃 라인에서 상기 제1 서브 라인, 상기 제2 서브 라인, 및 상기 제3 서브 라인은 상기 일 방향으로 경사진 사선 방향으로 연장될 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 비표시 영역에 위치하며 상기 제1 및 제2 팬아웃 라인들 각각과 전기적으로 연결된 구동부; 및 상기 구동부와 전기적으로 연결되어 상기 화소들 각각으로 데이터 신호를 전달하는 데이터 라인들을 더 포함할 수 있다. 여기서, 상기 제1 및 제2 팬아웃 라인들 각각의 상기 제3 서브 라인은 상기 데이터 라인들 중 대응하는 데이터 라인과 일체로 제공될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 복수의 화소들이 배치된 표시 영역과, 복수의 패드들이 배치된 패드 영역 및 상기 표시 영역과 상기 패드 영역 사이에 위치한 팬아웃 영역을 포함한 비표시 영역을 포함한 기판; 상기 팬아웃 영역에 위치한 적어도 하나의 제1 팬아웃 라인; 상기 팬아웃 영역에 위치하며, 상기 제1 팬아웃 라인과 전기적으로 분리된 적어도 하나의 제2 팬아웃 라인; 상기 기판 상에 순차적으로 배치된 제1, 제2, 및 제3 절연층들; 및 상기 기판과 상기 제1 절연층 사이에 배치된 제1 도전층, 상기 제2 절연층 상에 배치된 제2 도전층, 및 상기 제3 절연층 상에 배치된 제3 도전층을 포함할 수 있다. 상기 제1 팬아웃 라인은 상기 제2 팬아웃 라인보다 상기 비표시 영역의 가장 자리에 인접하게 위치할 수 있다.
실시예에 있어서, 상기 제1 및 제2 팬아웃 라인들 각각은 서로 상이한 층에 제공되며 전기적으로 연결된 제1 서브 라인, 제2 서브 라인, 및 제3 서브 라인이 적층된 다중층의 적층 구조를 포함할 수 있다. 상기 제1 및 제2 팬아웃 라인들 각각에서, 상기 제1 서브 라인과 상기 제2 서브 라인은 서로 중첩하고, 상기 제2 서브 라인과 상기 제3 서브 라인은 서로 중첩할 수 있다.
실시예에 있어서, 상기 제1 서브 라인과 상기 제2 서브 라인의 중첩 영역은 상기 제2 서브 라인과 상기 제3 서브 라인의 중첩 영역과 상이한 크기를 가질 수 있다.
본 발명의 실시예에 따르면, 팬아웃 영역에서 팬아웃 라인들의 위치에 따라 각 팬아웃 라인을 구성하는 적층 구조를 상이하게 설계하여 위치에 상관없이 팬아웃 라인들이 동일한 배선 길이 및 배선 저항을 갖도록 하는 표시 장치가 제공될 수 있다.
또한, 본 발명의 실시예에 따르면, 화소들로 전달되는 신호의 왜곡을 방지하여 영상의 품질이 향상된 표시 장치가 제공될 수 있다.
본 발명의 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 실시예에 따른 표시 장치를 개략적으로 도시한 평면도들이다.
도 3 및 도 4는 도 1에 도시된 화소에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 나타낸 회로도들이다.
도 5a 및 도 5b는 실시예에 따른 화소의 개략적인 단면도들이다.
도 6은 도 2의 EA1 부분을 확대한 개략적인 평면도이다.
도 7은 도 6의 EA1 부분에 포함된 구성들을 개략적으로 도시한 사시도이다.
도 8 및 도 9는 도 6의 Ⅰ ~ Ⅰ'선에 따른 단면도들이다.
도 10은 도 2의 EA2 부분을 확대한 개략적인 평면도이다.
도 11은 도 10의 EA2 부분에 포함된 구성들을 개략적으로 도시한 사시도이다.
도 12 및 도 13은 도 10의 Ⅱ ~ Ⅱ'선에 따른 단면도들이다.
도 14는 도 10의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소(일 예로 '제2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 또한, 본 출원에서, "연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1 및 도 2는 실시예에 따른 표시 장치(DD)를 개략적으로 도시한 평면도들이다.
도 1 및 도 2에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD), 특히 상기 표시 장치(DD)에 구비되는 표시 패널(DP)의 구조를 간략하게 도시하였다.
실시예에 있어서, 두 구성들 간의 "연결"이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
도 1 및 도 2를 참조하면, 실시예에 따른 표시 장치(DD)는 기판(SUB), 복수의 화소들(PXL), 및 배선부를 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 도면에서는 표시 장치(DD)가 직선으로 이루어진 각진 모서리부를 갖는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 실시예에 따라, 직사각형의 판상으로 제공되는 표시 장치(DD)는 하나의 장 변과 하나의 단 변이 접하는 모서리부가 라운드(round) 형상을 가질 수도 있다.
도 1 및 도 2에서는, 설명의 편의를 위해 표시 장치(DD)가 한 쌍의 장 변과 한 쌍의 단 변을 갖는 직사각 형상인 경우를 나타내었으며 상기 장 변의 연장 방향을 제2 방향(DR2), 상기 단 변의 연장 방향을 제1 방향(DR1), 표시 장치(DD)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
표시 패널(DP)은 영상을 표시할 수 있다. 표시 패널(DP)로는 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(organic Light Emitting display panel, OLED panel), 초소형 발광 다이오드를 발광 소자로 이용하는 초소형 발광 다이오드 표시 패널(nano-scale LED Display panel), 양자점(quantum dot)과 유기 발광 다이오드를 이용하는 양자점 유기 발광 표시 패널(quantum dot organic light emitting display panel, QD OLED panel) 등과 같은 자발광이 가능한 표시 패널이 사용될 수 있다. 또한, 표시 패널(DP)로는 액정 표시 패널(liquid crystal display panel, LCD panel), 전기영동 표시 패널(electro-phoretic display panel, EPD panel), 및 일렉트로웨팅 표시 패널(electro-wetting display panel, EWD panel)과 같은 비발광성 표시 패널이 사용될 수 있다. 표시 패널(DP)로 비발광성 표시 패널이 사용되는 경우, 표시 장치(DD)는 표시 패널(DP)로 광을 공급하는 백라이트 유닛을 구비할 수 있다.
기판(SUB)은 대략적으로 직사각 형상을 갖는 하나의 영역으로 이루어질 수 있다. 그러나, 기판(SUB)에 제공되는 영역의 개수는 상술한 예와 다를 수 있으며, 기판(SUB)의 형상은 기판(SUB)에 제공되는 영역에 따라 다른 형상을 가질 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료가 상술한 실시예들에 한정되는 것은 아니다.
화소들(PXL)은 기판(SUB)의 표시 영역(DA)에 제공될 수 있다. 화소들(PXL) 각각은 표시 영역(DA)의 화소 영역(PXA)에 제공(또는 마련)될 수 있다. 화소들(PX) 각각은 영상을 표시하는 최소 단위일 수 있다. 화소들(PXL)은 백색광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 화소들(PXL) 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다.
화소들(PXL) 각각은 대응하는 스캔 신호 및 데이터 신호에 의해 구동되는 발광 소자를 포함할 수 있다. 발광 소자는 예를 들어 유기 발광 다이오드일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자는 무기 발광 재료를 포함하는 무기 발광 소자 또는 양자점을 이용하여 출사되는 광의 파장을 변화시켜 발광하는 발광 소자(퀀텀닷 디스플레이 소자)일 수도 있다. 유기 발광 다이오드는, 예를 들어, 애노드(anode), 정공 수송층, 유기 발광층, 전자 수송층, 및 캐소드(cathode)가 차례로 적층된 형태일 수 있으나, 이에 한정되는 것은 아니다.
화소들(PXL)은 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 다양한 형태로 배열될 수 있다. 도면에서는 화소들(PXL)이 직사각형 형상을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 화소들(PXL)이 복수 개로 제공될 때 서로 다른 면적(또는 크기)을 갖도록 제공될 수 있다. 예를 들어, 방출하는 광의 색상이 다른 화소들(PXL)의 경우, 각 색상 별로 화소들(PXL)이 다른 면적(또는 크기)이나 다른 형상으로 제공될 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PXL)이 제공되어 영상을 표시하는 영역이고, 비표시 영역(NDA)은 화소들(PXL)이 제공되지 않는 영역으로 영상이 표시되지 않는 영역일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부의 일부와 상기 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부(DIC)가 제공될 수 있다.
비표시 영역(NDA)은, 화소들(PXL)을 구동하기 위하여 상기 화소들(PXL)과 전기적으로 연결된 소정의 배선들(일 예로, 팬아웃 라인들(LP)), 패드들(PD), 및/또는 내장 회로부가 제공되는 영역일 수 있다.
실시예에 있어서, 비표시 영역(NDA)은 팬아웃 영역(FTA)과 패드 영역(PDA)을 포함할 수 있다.
패드 영역(PDA)은 패드부(PDP)가 위치하는 비표시 영역(NDA)의 일 영역으로, 비표시 영역(NDA)의 가장 자리(또는 테두리)에 가장 인접하게 위치할 수 있다. 팬아웃 영역(FTA)은 배선부의 일부인 팬아웃 라인들(LP)이 위치하는 비표시 영역(NDA)의 다른 영역으로, 비표시 영역(NDA)에서 표시 영역(DA)과 인접하게 위치할 수 있다. 일 예로, 팬아웃 영역(FTA)은 패드 영역(PDA)과 표시 영역(DA) 사이에 위치한 비표시 영역(NDA)의 일 영역일 수 있다. 실시예에 따라, 비표시 영역(NDA)은 표시 영역(DA)에 위치한 신호 라인들과 전기적으로 연결되어 정전기 발생을 방지하는 정전기 방지 회로가 위치한 정전기 방지 회로 영역을 포함할 수 있다. 정전기 방지 회로 영역은, 표시 영역(DA)과 팬아웃 영역(FTA) 사이의 비표시 영역(NDA)의 일 잉역일 수 있다. 또한, 실시예에 따라, 비표시 영역(NDA)은 디멀티플렉서가 위치한 영역을 포함할 수도 있다.
패드 영역(PDA)에는 패드부(PDP)가 위치할 수 있고, 팬아웃 영역(FTA)에는 배선부의 일부인 팬아웃 라인들(LP)이 위치할 수 있다.
팬아웃 라인들(LP)은 화소들(PXL)에 제공된 데이터 라인들(DL)과 물리적 및/또는 전기적으로 연결되어 구동부(DIC)로부터 인가되는 소정의 신호(일 예로, 데이터 신호)를 상기 데이터 라인(DL)으로 전달할 수 있다. 팬아웃 라인들(LP)은 팬아웃 영역(FTA)에 위치하여 구동부(DIC)와 화소들(PXL)을 전기적으로 연결하는 연결 수단일 수 있다.
팬아웃 라인들(LP) 각각은 인접한 팬아웃 라인들(LP)과 배선의 길이 및 배선 저항이 동일 또는 실질적으로 유사하도록 설계될 수 있다.
실시예에 있어서, 팬아웃 라인들(LP)은 적어도 하나 이상의 제1 팬아웃 라인(LP1) 및 적어도 하나 이상의 제2 팬아웃 라인(LP2)을 포함할 수 있다.
실시예에 있어서, 제1 팬아웃 라인(LP1)은 화소들(PXL) 중 표시 영역(DA)과 비표시 영역(NDA)의 경계(BD)에 인접하게 배치된 일부 화소들(PXL)과 전기적으로 연결될 수 있다. 일 예로, 제1 팬아웃 라인(LP1)은 화소들(PXL) 중 표시 영역(DA)의 최외곽에 위치한 일부 화소들(PXL)의 데이터 라인(DL)과 전기적으로 연결될 수 있다. 다시 말해, 제1 팬아웃 라인(LP1)은 팬아웃 라인들(LP) 중 비표시 영역(NDA)의 가장 자리에 인접하게 위치한 일부의 팬아웃 라인(LP)일 수 있다.
제1 팬아웃 라인(LP1)은 팬아웃 영역(FTA)의 최외곽에 위치할 수 있다. 제1 팬아웃 라인(LP1)은 제1 방향(DR1)(또는 제2 방향(DR2))에 경사진 사선부를 포함할 수 있다.
실시예에 있어서, 제2 팬아웃 라인(LP2)은 화소들(PXL) 중 표시 영역(DA)을 제1 방향(DR1)으로 양분하도록 상기 표시 영역(DA)의 가운데(또는 중앙)에 위치한 가상의 선(VL)에 인접하거나 중첩한 일부 화소들(PXL)과 전기적으로 연결될 수 있다. 일 예로, 제2 팬아웃 라인(LP2)은 화소들(PXL) 중 가상의 선(VL)에 인접하게 위치하거나 중첩한 일부 화소들(PXL)(또는 표시 영역(DA)의 가운에에 위치한 화소들(PXL))의 데이터 라인(DL)과 전기적으로 연결될 수 있다. 여기서, 가상의 선(VL)은 제2 방향(DR2)을 따라 연장될 수 있다.
제2 팬아웃 라인(LP2)은 팬아웃 영역(FTA)에서 상기 가상의 선(VL)에 인접하게 위치하거나 중첩하여 제2 방향(DR2)과 평행한 방향으로 연장된 직선부만을 포함할 수 있다. 일 예로, 제2 팬아웃 라인(LP2)은 제2 방향(DR2)과 평행한 방향으로 연장된 일자 형상(또는 바 형상)을 가질 수 있다.
실시예에 있어서, 제1 팬아웃 라인(LP1)과 제2 팬아웃 라인(LP2)을 포함한 팬아웃 라인들(LP)은 팬아웃 영역(FTA)에서 그 위치에 상관없이 서로 동일한 배선 길이 또는 실질적으로 유사한 배선 길이를 가지며 동일한 배선 저항 또는 실질적으로 유사한 배선 저항을 갖도록 설계될 수 있다. 이에 대한 상세한 설명은 도 6 내지 도 14를 참고하여 후술하기로 한다.
패드부(PDP)는 복수의 패드들(PD)을 포함할 수 있다. 패드들(PD)은 표시 영역(DA)에 제공된 화소들(PXL) 및/또는 내장 회로부를 구동하기 위한 구동 전원들 및 신호들을 공급(또는 전달)할 수 있다. 실시예에 따라, 구동부(DIC)가 기판(SUB)의 비표시 영역(NDA)에 실장되는 경우, 패드부(PDP)는 구동부(IC)의 출력 패드들과 중첩하여 구동부(IC)에서 출력되는 신호들을 인가받을 수 있다.
패드들(PD)은 적어도 하나 이상의 제1 패드(PD1) 및 적어도 하나 이상의 제2 패드(PD2)를 포함할 수 있다.
제1 패드(PD1)는 제1 팬아웃 라인(LP1)과 전기적으로 연결될 수 있다. 이 경우, 제1 패드(PD1)는 제1 팬아웃 라인(LP1)과 전기적으로 연결된 일부 화소들(PXL)로 구동 전원들 및 신호들을 공급(또는 전달)할 수 있다. 일 예로, 제1 팬아웃 라인(LP1)이 일부 화소들(PXL)에 제공된 데이터 라인(DL)과 전기적으로 연결된 데이터 팬아웃 라인인 경우, 제1 패드(PD1)는 제1 팬아웃 라인(LP1)과 전기적으로 연결되어 일부 화소들(PXL)의 데이터 라인(DL)으로 데이터 신호를 공급할 수 있다.
제2 패드(PD2)는 제2 팬아웃 라인(LP2)과 전기적으로 연결될 수 있다. 이 경우, 제2 패드(PD2)는 제2 팬아웃 라인(LP2)과 전기적으로 연결된 일부 화소들(PXL)로 구동 전원들 및 신호들을 공급(또는 전달)할 수 있다. 일 예로, 제2 팬아웃 라인(LP2)이 일부 화소들(PXL)에 제공된 데이터 라인(DL)과 전기적으로 연결된 데이터 팬아웃 라인인 경우, 제2 패드(PD2)는 제2 팬아웃 라인(LP2)과 전기적으로 연결되어 일부 화소들(PXL)의 데이터 라인(DL)으로 데이터 신호를 공급할 수 있다.
표시 장치(DD)는 패드부(PDP)를 통해 표시 패널(DP)에 연결되는 회로 기판(FPCB)를 더 포함할 수 있다. 회로 기판(FPCB)은 연성 회로 기판일 수 있으나, 이에 한정되지는 않는다.
회로 기판(FPCB)은 인쇄회로기판으로부터 입력되는 각종 신호를 처리하여 표시 패널(DP) 측으로 출력할 수 있다. 이를 위해, 회로 기판(FPCB)의 일 단은 표시 패널(DP)에 부착될 수 있으며, 상기 일 단과 마주보는 회로 기판(FPCB)의 타 단(미도시)이 인쇄회로기판에 부착될 수 있다. 회로 기판(FPCB)은 전도성 접착 부재에 의해 표시 패널(DP) 및 인쇄회로기판 각각에 접속될 수 있다. 전도성 접착 부재는 이방성 도전 필름을 포함할 수 있다.
회로 기판(FPCB) 상에 구동부(DIC)가 위치할 수 있다. 구동부(DIC)는 패드부(PDP)에 포함된 패드들(PD)과 연결되는 입/출력 패드들을 포함할 수 있다. 일 예로, 구동부(DIC)는 집적회로(integrated circuit, IC)일 수 있다. 구동부(DIC)는 인쇄회로기판으로부터 출력된 구동 신호들을 수신하고, 수신된 구동 신호들에 기반하여 화소들(PXL)에 제공될 소정의 신호들 및 소정의 구동 전원의 전압 등을 출력할 수 있다. 상술한 소정의 신호들 및 소정의 구동 전원의 전압은 입/출력 패드들의 일부를 통하여 패드부(PDP)의 대응하는 패드들(PD)로 공급될 수 있다.
도 3 및 도 4는 도 1에 도시된 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 나타낸 회로도들이다.
예를 들어, 도 3 및 도 4는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 도시하였다. 다만, 본 발명의 실시예에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 3 및 도 4에서는 화소에 포함되는 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 3에 있어서, 화소(PXL)는 화소 회로(PXC)와 발광 소자(LD)를 포함할 수 있으며, 상기 발광 소자(LD)는 유기 발광 다이오드(Organic Light Emtting Diode)일 수 있다. 도 4에 있어서, 화소(PXL)는 화소 회로(PXC)와 발광 소자(LD)를 포함할 수 있으며, 상기 발광 소자(LD)는 질화물계 반도체를 성장시킨 구조로 이루어진 마이크로 스케일(또는 마이크로 미터) 내지 나노 스케일(또는 나노 미터) 정도로 작은 복수의 초소형 무기 발광 다이오드들일 수 있다.
도 3 및 도 4에서는, 표시 패널(DP)의 표시 영역(DA)의 i번째 행(또는 화소 행) 및 j번째 열(또는 화소 열)에 배치된 화소(PXL)를 도시하였다.
우선 도 1 내지 도 3을 참조하면, 화소(PXL)는 발광 소자(LD)를 포함한 발광 유닛(EMU)(또는 발광부) 및 발광 소자(LD)를 구동하기 위한 화소 회로(PXC)를 포함할 수 있다. 실시예에 있어서, 발광 소자(LD)는 유기 발광 다이오드(Organic Light Emitting Diode)일 수 있으나, 이에 한정되는 것은 아니다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si), 발광 제어 라인(Ei), 및 데이터 라인(DLj)에 연결될 수 있다. 실시예에 따라, 화소 회로(PXC)는 적어도 다른 스캔 라인들에 연결될 수 있다. 일 예로, 화소 회로(PXC)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 연결될 수 있다. 또한, 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 화소 전원들(ELVDD, ELVSS), 초기화 전원(Vint)에도 연결될 수 있다.
화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 ~ T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)(또는 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 화소 전원(ELVDD)이 인가되는 제1 전원 라인(PL1)에 접속될 수 있고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 유닛(EMU)의 발광 소자(LD)에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)를 경유하여 제1 화소 전원(ELVDD)과 제2 화소 전원(ELVSS) 사이에 흐르는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)(또는 스위칭 트랜지스터)는 화소(PXL)에 연결된 데이터 라인(DLj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 화소(PXL)에 연결된 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우(Low) 전압)의 스캔 신호가 공급될 때 턴-온되어 데이터 라인(DLj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터 라인(DLj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(Si)으로부터 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로, i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 화소 전원(ELVDD)이 인가되는 제1 전원 라인(PL1)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자(LD) 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 소자(LD)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로, i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)로 공급할 수 있다. 상기 게이트 온 전압의 타이밍은 i번째 스캔 라인(Si)으로 인가되는 i번째 스캔 신호와 동일할 수 있다.
스토리지 커패시터(Cst)는 제1 화소 전원(ELVDD)이 인가되는 제1 전원 라인(PL1)과 제1 노드(N1) 사이에 접속될 수 있다. 이러한 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
발광 소자(LD)의 제1 전극(AE)(또는 애노드)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 제2 전극(CE)(또는 캐소드)은 제2 화소 전원(ELVSS)이 인가되는 제2 전원 라인(PL2)에 접속될 수 있다. 상술한 제1 전극(AE), 발광 소자(LD), 및 제2 전극(CE)을 포함한 발광 유닛(EMU)은 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 광(또는 빛)을 생성한다. 발광 소자(LD)로 전류가 흐를 수 있도록 제1 화소 전원(ELVDD)의 전압 값은 제2 화소 전원(ELVSS)의 전압 값보다 높게 설정될 수 있다.
발광 소자(LD)는 예를 들어, 유기 발광 다이오드일 수 있다. 발광 소자(LD)는 적색, 녹색, 및 청색 중 하나로 발광할 수 있다. 그러나 이에 한정되는 것은 아니다.
도 3에서는, 화소 회로(PXC)에 포함된 제1 내지 제7 트랜지스터들(T1 ~ T7)이 모두 P타입 트랜지스터인 실시예를 개시하였으나, 이에 한정되지는 않는다. 실시예에 따라, 제1 내지 제7 트랜지스터들(T1 ~ T7) 모두가 N타입 트랜지스터로 변경될 수 있고 또는 일부가 N타입 트랜지스터로 변경될 수도 있다.
화소 회로(PXC)의 구조가 도 3에 도시된 실시예에 한정되지는 않는다. 예를 들어, 현재 공지된 다양한 구조의 화소 회로(PXC)가 화소(PXL)에 적용될 수 있음은 물론이다.
이하에서는, 도 4를 참조하여 질화물계 반도체를 성장시킨 구조로 이루어진 복수의 발광 소자들(LD)을 포함하는 각각의 화소(PXL)에 대해 설명하기로 한다.
도 1, 도 2, 및 도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)(또는 발광부)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 연결된 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 일 예로, 발광 유닛(EMU)은, 제1 전극(AE)과 제2 전극(CE) 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 실시예에 있어서, 제1 전극(AE)은 애노드일 수 있고, 제2 전극(CE)은 캐소드일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 서로 상이한 타입의 반도체층으로 이루어진 제1 및 제2 반도체층들(미도시)과, 그 사이에 개재된 활성층(미도시)을 포함할 수 있다. 일 예로, 발광 소자들(LD) 각각은 제1 반도체층, 활성층, 및 제2 반도체층이 일 방향을 따라 순차적으로 적층된 발광 적층체로 구현될 수 있다. 여기서, 제1 반도체층은 n형 반도체층일 수 있고, 제2 반도체층은 p형 반도체층일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD)은, 제1 전극(AE)을 통해 제1 구동 전원(VDD)에 연결된 제1 단부 및 제2 전극(CE)을 통해 제2 구동 전원(VSS)에 연결된 제2 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(AE)과 제2 전극(CE) 사이에 연결된 발광 소자(LD)는 유효 광원을 구성하며 화소(PXL)의 발광 유닛(EMU)을 구현할 수 있다.
발광 소자(LD)는 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 발광 소자(LD)에 흐를 수 있다. 이에 따라, 발광 소자(LD)가 상기 구동 전류에 상응하는 휘도로 발광하면서 발광 유닛(EMU)이 광을 방출할 수 있다.
화소 회로(PXC)는 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(DLj)에 접속될 수 있다. 또한, 화소 회로(PXC)는 화소(PXL)의 제어 라인(CLi) 및 센싱 라인(SENj)에 접속될 수 있다.
화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광 유닛(EMU)으로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 발광 유닛(EMU) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 제1 전원 라인(PL1)을 통하여 제1 구동 전원(VDD)에 연결(또는 접속)될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광 유닛(EMU)으로 인가되는 구동 전류의 양을 제어할 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(DLj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(DLj)에 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DLj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결함으로써, 센싱 라인(SENj)을 통하여 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 화소(PXL)의 특성을 검출할 수 있다. 화소(PXL)의 특성에 대한 정보는 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결될 수 있다. 또한, 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 연결될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온되어 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극은 초기화될 수 있다.
스토리지 커패시터(Cst)의 제1 스토리지 전극은 제1 노드(N1)에 연결될 수 있고, 스토리지 커패시터(Cst)의 제2 스토리지 전극은 제2 노드(N2)에 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
도 4에서는, 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬단(또는 스테이지)을 포함하도록 구성될 수 있다.
도 4에서는, 화소 회로(PXC)에 포함된 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3)이 모두 N타입 트랜지스터인 실시예를 개시하였으나, 이에 한정되지는 않는다. 실시예에 따라, 상술한 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 3 및 도 4에 도시된 실시예들에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다.
도 5a 및 도 5b는 실시예에 따른 화소(PXL)의 개략적인 단면도들이다.
도 5a 및 도 5b에서는, 설명의 편의를 위하여 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제3 방향(DR3)은 제3 방향(DR3)이 지시하는 방향을 의미할 수 있다.
편의를 위하여 도 5a에서는 도 3에 도시된 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 제1 및 제6 트랜지스터 각각에 대응하는 부분의 단면만을 도시하였고, 도 5b에서는 도 4에 도시된 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 제1 트랜지스터(T1)에 해당하는 구동 트랜지스터(T)만을 도시하였다.
이하에서는, 도 5a에 도시된 화소(PXL)에 대해 우선적으로 설명한 후, 도 5b에 도시된 화소(PXL)를 후술하기로 한다.
도 1 내지 3, 및 도 5a를 참조하면, 화소(PXL)는 기판(SUB) 상에 마련된(또는 제공된) 화소 영역(PXA)에 위치할 수 있다.
화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)과 표시 소자층(DPL)은 기판(SUB)의 일면 상에서 서로 중첩되도록 배치될 수 있다. 일 예로, 기판(SUB)의 표시 영역(DA)은, 기판(SUB)의 일면 상에 배치된 화소 회로층(PCL) 및 상기 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다. 다만, 기판(SUB) 상에서의 화소 회로층(PCL)과 표시 소자층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다. 화소 회로층(PCL)과 표시 소자층(DPL)을 서로 별개의 층으로 구분하여 중첩하도록 설계할 경우, 평면 상에서 화소 회로(PXC) 및 발광 유닛(EMU)을 형성하기 위한 각각의 레이 아웃 공간이 충분히 확보되어 고해상도 및 고정세의 표시 장치를 용이하게 구현할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있다.
화소 회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터들(T)) 및 상기 회로 소자들에 전기적으로 연결된 소정의 신호 라인들이 배치될 수 있다. 또한, 표시 소자층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광 유닛(EMU)을 구성하는 발광 소자(LD), 제1 및 제2 전극들(AE, CE)이 배치될 수 있다.
화소 회로층(PCL)은 회로 소자들과 신호 라인들 외에도 적어도 하나 이상의 절연층을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 기판(SUB) 상에서 제3 방향(DR3)을 따라 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 패시베이션층(PSV), 및 비아층(PSV)을 포함할 수 있다. 또한, 화소 회로층(PCL)은 상술한 절연층들 사이에 배치되는 도전층들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 기판(SUB)과 버퍼층(BFL) 사이에 배치된 제1 도전층(CL1), 게이트 절연층(GI) 상에 배치된 제2 도전층(CL2), 층간 절연층(ILD) 상에 배치된 제3 도전층(CL3), 및 패시베이션층(PSV) 상에 배치된 제4 도전층(CL4)을 포함할 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 전면적으로 제공 및/또는 형성될 수 있다. 버퍼층(BFL)은 기판(SUB) 상에 배치된 화소 회로층(PCL)의 첫 번째 절연층일 수 있다. 버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
트랜지스터(T)는 발광 소자(LD)의 구동 전류를 제어하는 제1 트랜지스터(T1) 및 상기 발광 소자(LD)와 전기적으로 연결된 제6 트랜지스터(T6)를 포함할 수 있다.
제1 및 제6 트랜지스터들(T1, T6) 각각은 액티브 패턴(또는 반도체층) 및 액티브 패턴의 일부와 중첩하는 게이트 전극(GE)을 포함할 수 있다. 여기서, 액티브 패턴은 채널 영역(CHA), 제1 접촉 영역(SE), 및 제2 접촉 영역(DE)을 포함할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층(CL2)일 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 절연층(GI)은 액티브 패턴 및 버퍼층(BFL) 상에 전면적으로 제공 및/또는 형성될 수 있다. 게이트 절연층(GI)은 기판(SUB) 상에 적층된 화소 회로층(PCL)의 두 번째 절연층일 수 있다. 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다.
액티브 패턴은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 구성될 수 있다. 채널 영역(CHA), 제1 접촉 영역(SE), 및 제2 접촉 영역(DE)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 접촉 영역(SE) 및 제2 접촉 영역(DE)은 불순물이 도핑된 반도체층으로 이루어지며, 채널 영역(CHA)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제1 및 제6 트랜지스터들(T1, T6) 각각의 채널 영역(CHA)은 해당 트랜지스터(T)의 게이트 전극(GE)과 중첩되는 액티브 패턴의 일 영역일 수 있다. 일 예로, 제1 트랜지스터(T1)의 채널 영역(CHA)은 제1 트랜지스터(T1)의 게이트 전극(GE)과 중첩하는 액티브 패턴의 일 영역일 수 있고, 제6 트랜지스터(T6)의 채널 영역(CHA)은 제6 트랜지스터(T6)의 게이트 전극(GE)과 중첩하는 액티브 패턴의 일 영역일 수 있다.
제1 및 제6 트랜지스터들(T1, T6) 각각의 제1 접촉 영역(SE)은 채널 영역(CHA)의 일 단에 연결(또는 접촉)될 수 있다. 제1 및 제6 트랜지스터들(T1, T6) 각각의 제1 접촉 영역(SE)은 제1 연결 부재(TE1)에 연결될 수 있다.
제1 연결 부재(TE1)는 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층(CL3)일 수 있다. 제1 연결 부재(TE1)는 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀을 통하여 제1 및 제6 트랜지스터들(T1, T6) 각각의 제1 접촉 영역(SE)과 전기적 및/또는 물리적으로 연결될 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 접촉 영역(SE)과 연결된 제1 연결 부재(TE1)는 층간 절연층(ILD) 상에 위치한 패시베이션층(PSV)을 관통하는 컨택 홀을 통하여 브릿지 패턴(BRP)에 전기적 및/또는 물리적으로 연결될 수 있다.
제1 연결 부재(TE1)는 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
층간 절연층(ILD)은 게이트 전극(GE) 및 게이트 절연층(GI) 상에 전면적으로 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 기판(SUB) 상에 적층된 화소 회로층(PCL)의 세 번째 절연층일 수 있다. 층간 절연층(ILD)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
브릿지 패턴(BRP)은 패시베이션층(PSV) 상에 제공 및/또는 형성되는 제4 도전층(CL4)일 수 있다. 브릿지 패턴(BRP)은 제1 연결 부재(TE1)를 통하여 제1 트랜지스터(T1)의 제1 접촉 영역(SE)에 연결될 수 있다. 또한, 브릿지 패턴(BRP)은 패시베이션층(PSV), 층간 절연층(ILD), 게이트 절연층(GI), 및 버퍼층(BFL)을 순차적으로 관통하는 컨택 홀을 통하여 바텀 메탈층(BML)과 전기적 및/또는 물리적으로 연결될 수 있다. 바텀 메탈층(BML)과 제1 트랜지스터(T1)의 제1 접촉 영역(SE)은 브릿지 패턴(BRP) 및 제1 연결 부재(TE1)를 통하여 전기적으로 연결될 수 있다.
바텀 메탈층(BML)은 기판(SUB) 상에 제공되는 도전층들 중 첫 번째 도전층일 수 있다. 일 예로, 바텀 메탈층(BML)은 기판(SUB)과 버퍼층(BFL) 사이에 위치하는 제1 도전층(CL1)일 수 있다. 바텀 메탈층(BML)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 트랜지스터(T1)의 게이트 전극(GE)으로 공급되는 소정의 전압의 구동 범위(driving range)를 넓힐 수 있다. 일 예로, 바텀 메탈층(BML)은 제1 트랜지스터(T1)의 제1 접촉 영역(SE)에 전기적으로 연결되어 제1 트랜지스터(T1)의 채널 영역을 안정화시킬 수 있다. 또한, 바텀 메탈층(BML)이 제1 트랜지스터(T1)의 제1 접촉 영역(SE)에 전기적으로 연결됨에 따라 바텀 메탈층(BML)의 플로팅(floating)을 방지할 수 있다.
제1 및 제6 트랜지스터들(T1, T6) 각각의 제2 접촉 영역(DE)은 해당 트랜지스터(T)의 채널 영역(CHA)의 타 단에 연결(또는 접촉)될 수 있다. 일 예로, 제1 트랜지스터(T1)의 제2 접촉 영역(DA)은 제1 트랜지스터(T1)의 채널 영역(CHA)의 타 단에 연결될 수 있고, 제6 트랜지스터(T6)의 제2 접촉 영역(DE)은 제6 트랜지스터(T6)의 채널 영역(CHA)의 타 단에 연결될 수 있다. 또한, 상기 제1 및 제6 트랜지스터들(T1, T6) 각각의 제2 접촉 영역(DE)은 제2 연결 부재(TE2)에 연결(또는 접촉)될 수 있다.
제2 연결 부재(TE2)는 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층(CL3)일 수 있다. 제2 연결 부재(TE2)는 층간 절연층(ILD) 및 게이트 절연층(GI)을 관통하는 컨택 홀을 통하여 제1 및 제6 트랜지스터들(T1, T6) 각각의 제2 접촉 영역(DE)에 전기적 및/또는 물리적으로 연결될 수 있다.
실시예에 있어서, 제6 트랜지스터(T6)의 제2 접촉 영역(DE)과 연결된 제2 연결 부재(TE2)는 비아층(VIA) 및 패시베이션층(PSV)을 순차적으로 관통하는 컨택부(CNT)를 통하여 표시 소자층(DPL)의 일부 구성과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 제2 연결 부재(TE2)는 화소 회로층(PCL)의 제6 트랜지스터(T6)와 표시 소자층(DPL)의 일부 구성을 전기적으로 연결하기 위한 매개체일 수 있다.
상술한 실시예에서는 제1 및 제6 트랜지스터들(T1, T6) 각각이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니며, 제1 및 제6 트랜지스터들(T1, T6) 각각의 구조는 다양하게 변경될 수 있다.
제1 및 제6 트랜지스터들(T1, T6), 제1 및 제2 연결 부재들(TE1, TE2) 상에는 패시베이션층(PSV)이 제공 및/또는 형성될 수 있다.
패시베이션층(PSV)(또는 보호층)은 제1 및 제2 연결 부재들(TE1, TE2)과 층간 절연층(ILD) 상에 전면적으로 제공 및/또는 형성될 수 있다. 패시베이션층(PSV)은 기판(SUB) 상에 적층된 화소 회로층(PCL)의 네번째 절연층일 수 있다. 패시베이션층(PSV)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
실시예에 따라, 패시베이션층(PSV)은 층간 절연층(ILD)과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 패시베이션층(PSV)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다.
제4 도전층(CL4)(일 예로, 브릿지 패턴(BRP)) 상에는 비아층(VIA)이 제공 및/또는 형성될 수 있다.
비아층(VIA)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
비아층(VIA)은 제6 트랜지스터(T6)와 전기적으로 연결되는 제2 연결 부재(TE2)를 노출하는 패시베이션층(PSV)의 컨택부(CNT)에 대응되는 컨택부(CNT)를 포함할 수 있다.
비아층(VIA) 상에는 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다.
표시 소자층(DPL)은 비아층(VIA) 상에 제공되며 광을 방출하는 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 제1 및 제2 전극들(AE, CE)과, 두 전극들(AE, CE) 사이에 제공된 발광층(EML)을 포함할 수 있다. 이때, 제1 및 제2 전극들(AE, CE) 중 하나의 전극은 애노드일 수 있으며, 나머지 전극은 캐소드일 수 있다. 발광 소자(LD)가 전면 발광형 유기 발광 다이오드인 경우, 제1 전극(AE)이 반사형 전극일 수 있고, 제2 전극(CE)이 투과형 전극일 수 있다. 이하에서는, 발광 소자(LD)가 전면 발광형 유기 발광 다이오드이며, 제1 전극(AE)이 애노드인 경우를 예로서 설명한다.
제1 전극(AE)은 비아층(VIA) 및 패시베이션층(PSV)을 관통하는 컨택부(CNT) 및 제2 연결 부재(TE2)를 통하여 제6 트랜지스터(T6)와 전기적으로 연결될 수 있다. 제1 전극(AE)은 광을 반사시킬 수 있는 반사막(미도시) 또는 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 일 예로, 제1 전극(AE)은 인듐 주석 산화물(indium tin oxide, ITO)로 이루어진 하부 투명 도전막, 하부 투명 도전막 상에 제공되며 은(Ag)으로 이루어진 반사막, 및 반사막 상에 제공되며 인듐 주석 산화물(indium tin oxide, ITO)로 이루어진 상부 투명 도전막을 포함한 다중막으로 구성될 수 있다. 상기 투명 도전막 및 상기 반사막 중 적어도 하나는 구동 트랜지스터(T)와 전기적으로 연결될 수 있다.
표시 소자층(DPL)은 제1 전극(AE)의 일부, 예를 들면, 제1 전극(AE)의 상면을 노출하는 개구부를 포함한 뱅크(BNK)를 더 포함할 수 있다. 뱅크(BNK)는 화소(PXL)와 그에 인접한 화소(PXL) 각각의 화소 영역 또는 발광 영역을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 뱅크(BNK)는 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 일 예로, 뱅크(BNK)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 절연막으로 이루어질 수 있다. 다만, 뱅크(BNK)의 재료가 상술한 실시예들에 한정되는 것은 아니다.
발광층(EML)은 뱅크(BNK)의 개구부에 대응하는 영역에 배치될 수 있다. 일 예로, 발광층(EML)은 노출된 제1 전극(AE)의 일 면 상에 배치될 수 있다. 발광층(EML)은 적어도 광 생성층(light generation layer)을 포함할 수 있다.
광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue), 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 발광층(EML)의 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로우(yellow) 중 하나일 수도 있다.
실시예에 따라, 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer), 정공의 수송성이 우수하고 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer), 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer), 및 전자를 주입하는 전자 주입층(electron injection layer)을 추가적으로 더 구비할 수 있다. 상기 정공 주입층, 상기 정공 수송층, 상기 정공 억제층, 상기 전자 수송층, 및 상기 전자 주입층은 발광 영역에 대응되도록 패터닝된 층이거나 또는 인접한 발광 영역들에 공통으로 제공되는 공통막일 수 있다. 상기 정공 주입층, 상기 정공 수송층, 상기 정공 억제층, 상기 전자 수송층, 및 상기 전자 주입층은 광 생성층의 상부 및/또는 하부에 위치할 수 있다.
발광층(EML) 상에 제2 전극(CE)이 제공 및/또는 형성될 수 있다.
제2 전극(CE)은 화소(PXL)와 그에 인접한 화소(PXL)에 공통으로 제공되는 공통막일 수 있으나, 이에 한정되는 것은 아니다. 제2 전극(CE)은 투과형 전극으로, 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 여기서, 아연 산화물(ZnOx)는 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제2 전극(CE) 상에 박막 봉지층(TFE)이 제공 및/또는 형성될 수 있다.
박막 봉지층(TFE)은 단일막으로 이루어질 수 있으나, 다중막으로 이루어질 수도 있다. 박막 봉지층(TFE)은 발광 소자(LD)를 커버하는 복수의 절연막을 포함할 수 있다. 구체적으로, 박막 봉지층(TFE)은 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함할 수 있다. 예를 들면, 박막 봉지층(TFE)은 무기막 및 유기막이 교번하여 적층된 구조를 가질 수 있다. 실시예에 따라, 박막 봉지층(TFE)은 발광 소자(LD) 상에 배치되고 실런트(sealant)를 통해 기판(SUB)과 합착되는 봉지 기판일 수 있다.
상술한 실시예에서는, 표시 소자층(DPL)이 제1 전극(AE), 발광층(EML), 및 제2 전극(CE)을 구비한 전면 발광형 유기 발광 다이오드로 구성된 발광 소자(LD)를 포함하는 것을 일 예로 설명하였으나, 이에 한정되는 것은 아니다.
실시예에 따라, 표시 소자층(DPL)은 도 5b에 도시된 바와 같이, 질화물계 반도체를 성장시킨 구조로 이루어진 나노 스케일이나 마이크로 스케일 정도로 작은 초소형의 무기 발광 소자(LD, 또는 발광 다이오드)를 적어도 하나 이상을 포함할 수도 있다.
이하에서는, 도 5b에 도시된 화소(PXL)에 대해 설명한다.
도 1, 도 2, 도 4, 및 도 5b를 참조하면, 화소 회로층(PCL)은 제1 트랜지스터(T1), 브릿지 패턴(BRP), 바텀 메탈층(BML), 및 소정의 전원 라인을 포함할 수 있다.
제1 트랜지스터(T1)는 액티브 패턴 및 액티브 패턴의 일부와 중첩하는 게이트 전극(GE)을 포함할 수 있다. 상기 제1 트랜지스터(T1)는 도 5a를 참고하여 설명한 제1 트랜지스터(T1)와 실질적으로 유사한 구성에 해당하므로, 이에 대한 상세한 설명은 생략하기로 한다.
제1 트랜지스터(T1)는 브릿지 패턴(BRP)을 통하여 바텀 메탈층(BML)과 전기적으로 연결될 수 있다.
상기 브릿지 패턴(BRP)은 패시베이션층(PSV) 상에 제공 및/또는 형성되는 제4 도전층(CL4)으로, 도 5a를 참고하여 설명한 브릿지 패턴(BRP)과 실질적으로 유사한 구성일 수 있다.
상기 바텀 메탈층(BML)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층(CL1)으로, 도 5a를 참고하여 설명한 바텀 메탈층(BML)과 실질적으로 유사한 구성일 수 있다.
소정의 전원 라인은, 일 예로, 제2 전원 라인(PL2)을 포함할 수 있다. 제2 전원 라인(PL2)은 패시베이션층(PSV) 상에 제공 및/또는 형성되는 제4 도전층(CL4)일 수 있다. 제2 전원 라인(PL2)은 브릿지 패턴(BRP)과 동일한 층에 제공될 수 있다. 다만, 이에 한정되는 것은 아니며 화소 회로층(PCL) 내에서 제2 전원 라인(PL2)의 위치는 다양하게 변경될 수 있다. 제2 전원 라인(PL2)에는 도 4를 참고하여 설명한 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 제2 전원 라인(PL2)은 도전성 물질(또는 재료)을 포함할 수 있다. 일 예로, 제2 전원 라인(PL2)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일층(또는 단일막)을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중층(또는 이중막) 또는 다중층(또는 다중막) 구조로 형성할 수 있다. 일 예로, 제2 전원 라인(PL2)은 타이타늄(Ti)/구리(Cu)의 순으로 적층된 이중층(또는 이중막)으로 구성될 수 있다.
도 5a 및 도 5b 각각에 직접적으로 도시하지 않았으나, 화소 회로층(PCL)은 도 3 및 도 4를 참고하여 설명한 제1 전원 라인(PL1)을 더 포함할 수 있다. 제1 전원 라인(PL1)에는 실시예에 따라 도 3을 참고하여 설명한 제1 화소 전원(ELVDD)의 전압 또는 도 4를 참고하여 설명한 제1 구동 전원(VDD)의 전압이 인가될 수 있다.
화소 회로층(PCL) 상에 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다.
표시 소자층(DPL)은 뱅크 패턴(BNKP), 뱅크(BNK), 제1 및 제2 정렬 전극들(ALE1, ALE2), 제1 및 제2 전극들(AE, CE), 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4)을 포함할 수 있다. 여기서, 발광 소자(LD)는 도 4를 참고하여 설명한 각각의 발광 소자(LD)와 동일한 구성일 수 있으며, 복수의 발광 소자들(LD) 각각을 대신할 수 있다.
뱅크 패턴(BNKP)은 비아층(VIA) 상에 제공 및/또는 형성되며, 화소(PXL)에서 광이 방출되는 발광 영역에 위치할 수 있다. 뱅크 패턴(BNKP)은 발광 소자(LD)에서 방출되는 광을 표시 패널(DP)(또는 표시 장치(DD))의 화상 표시 방향으로 유도하도록 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 표면 프로파일(또는 형상)을 변경하기 위하여 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각을 지지할 수 있다. 뱅크 패턴(BNKP)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 실시예에 따라, 뱅크 패턴(BNKP)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴(BNKP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 뱅크 패턴(BNKP)은 도전성 물질을 포함할 수도 있다.
뱅크(BNK)는 화소(PXL)의 주변 영역(일 예로, 광이 방출되지 않는 비발광 영역)의 적어도 일 측을 둘러쌀 수 있다. 뱅크(BNK)는 화소(PXL)에 발광 소자(LD)를 공급하는 과정에서, 상기 발광 소자(LD)가 공급되어야 할 발광 영역을 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 화소(PXL)의 발광 영역이 구획됨으로써 상기 발광 영역에 목적하는 양 및/또는 종류의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다. 이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에 따라, 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
실시예에 있어서, 상기 뱅크(BNK)는 도 5a를 참고하여 설명한 뱅크(BNK)와 동일한 구성일 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은 뱅크 패턴(BNKP) 상에 제공 및/또는 형성되어 뱅크 패턴(BNKP)의 형상에 대응하는 표면 프로파일을 가질 수 있다. 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은 발광 소자(LD)에서 방출되는 광을 표시 패널(DP)(또는 표시 장치(DD))의 화상 표시 방향으로 유도하기 위하여 일정한 반사율을 갖는 재료로 이루어질 수 있다. 일 예로, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 각각은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 발광 소자들(LD)에서 방출되는 광을 표시 패널(DP)(또는 표시 장치(DD))의 화상 표시 방향으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 각각은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자(LD)에서 방출되는 광을 표시 패널(DP)(또는 표시 장치(DD))의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 재료가 상술한 재료들에 한정되는 것은 아니다.
제1 정렬 전극(ALE1)은 비아층(VIA) 및 패시베이션층(PSV)을 관통하는 제1 컨택부(CNT1)와 제2 연결 부재(TE2)를 통해 구동 트랜지스터(T)와 전기적으로 연결될 수 있고, 제2 정렬 전극(ALE2)은 비아층(VIA)을 관통하는 제2 컨택부(CNT2)를 통하여 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다.
발광 소자(LD)는 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 배치되며 상기 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각과 전기적으로 연결될 수 있다. 발광 소자(LD)는 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자(LD)는 혼합액 내에 분사된 형태로 마련되어 화소(PXL)에 투입될 수 있다. 발광 소자(LD)는 일 방향을 따라 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 순으로 순차적으로 적층된 발광 적층 패턴을 포함할 수 있다. 또한, 발광 소자(LD)는 상기 발광 적층 패턴의 외주면을 감싸는 절연막(미도시)을 포함할 수 있다.
실시예에 있어서, 제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다.
발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 화소 영역(PXA)에 투입(또는 공급)될 수 있다. 이때, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 각각에 대응하는 정렬 신호가 인가되면, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 발광 소자들(LD)이 정렬될 수 있다.
발광 소자(LD)는 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각과 비아층(VIA) 사이에 제공 및/또는 형성될 수 있다. 제1 절연층(INS1)은 발광 소자(LD)와 비아층(VIA) 사이의 공간을 메워 상기 발광 소자(LD)를 안정적으로 지지할 수 있다. 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제1 절연층(INS1)은 제1 정렬 전극(ALE1)의 일부 및 제2 정렬 전극(ALE2)의 일부를 각각 노출하도록 부분적으로 개구될 수 있다.
발광 소자(LD) 상에는 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 발광 소자(LD) 상에 제공 및/또는 형성되어 상기 발광 소자(LD)의 상면 일부를 커버하며 상기 발광 소자(LD)의 양 단부를 외부로 노출할 수 있다. 제2 절연층(INS2)은 발광 소자(LD)를 더욱 고정시킬 수 있다.
제1 전극(AE)과 제2 전극(CE)은 발광 소자(LD) 상의 제2 절연층(INS2) 상에서 서로 이격되게 배치될 수 있다.
제1 전극(AE)은 제1 정렬 전극(ALE1) 및 발광 소자(LD)의 일 단부 상에 형성되어 발광 소자(LD)의 일 단부와 전기적으로 연결될 수 있다. 제1 전극(AE)은, 제1 절연층(INS1)의 일부가 제거되어 노출된 제1 정렬 전극(ALE1)과 직접 접촉하여 상기 제1 정렬 전극(ALE1)과 전기적 및/또는 물리적으로 연결될 수 있다. 실시예에 있어서, 제1 전극(AE)은 애노드일 수 있다.
제2 전극(CE)은 제2 정렬 전극(ALE2) 및 발광 소자(LD)의 타 단부 상에 형성되어 발광 소자(LD)의 타 단부와 전기적으로 연결될 수 있다. 제2 전극(CE)은, 제1 절연층(INS1)의 다른 일부가 제거되어 노출된 제2 정렬 전극(ALE2)과 직접 접촉하여 상기 제2 정렬 전극(AEL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 실시예에 있어서, 제2 전극(CE)은 캐소드일 수 있다.
제1 전극(AE)과 제2 전극(CE)은 발광 소자(LD)로부터 방출된 광이 손실없이 표시 장치(DD)의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다.
실시예에 있어서, 제1 전극(AE)과 제2 전극(CE)은 상이한 층에 제공될 수 있다. 이 경우, 제1 전극(AE)과 제2 전극(CE) 사이에 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 제1 전극(AE) 상에 제공되어 제1 전극(AE)을 커버하여(또는 제1 전극(AE)을 외부로 노출되지 않게 하여) 제1 전극(AE)의 부식 등을 방지할 수 있다. 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
제1 전극(AE)과 제2 전극(CE) 상에는 제4 절연층(INS4)이 제공 및/또는 형성될 수 있다. 제4 절연층(INS4)은 무기 재료를 포함한 무기막(또는 무기 절연막) 또는 유기 재료를 포함한 유기막(또는 유기 절연막)일 수 있다. 일 예로, 제4 절연층(INS4)은 적어도 하나의 무기막 또는 적어도 하나의 유기막이 교번하여 적층된 구조를 가질 수 있다. 제4 절연층(INS4)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
도 6은 도 2의 EA1 부분을 확대한 개략적인 평면도이고, 도 7은 도 6의 EA1 부분에 포함된 구성들을 개략적으로 도시한 사시도이고, 도 8 및 도 9는 도 6의 Ⅰ ~ Ⅰ'선에 따른 단면도들이고, 도 10은 도 2의 EA2 부분을 확대한 개략적인 평면도이고, 도 11은 도 10의 EA2 부분에 포함된 구성들을 개략적으로 도시한 사시도이고, 도 12 및 도 13은 도 10의 Ⅱ ~ Ⅱ'선에 따른 단면도들이며, 도 14는 도 10의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 8 및 도 9의 실시예들은 제1 패드(PD1)의 위치와 관련하여 서로 다른 실시예들을 나타낸다. 예를 들어, 도 8에서는 제1 패드(PD1)가 층간 절연층(ILD) 상에 위치하는 제3 도전층(CL3)인 실시예를 개시하고, 도 9에서는 제1 패드(PD1)가 게이트 절연층(GI) 상에 위치하는 제2 도전층(CL2)인 실시예를 개시한다.
도 12 및 도 13의 실시예들은 제2 패드(PD2)의 위치와 관련하여 서로 다른 실시예들을 나타낸다. 예를 들어, 도 12에서는 제2 패드(PD2)가 층간 절연층(ILD) 상에 위치하는 제3 도전층(CL3)인 실시예를 개시하고, 도 13에서는 제2 패드(PD2)가 게이트 절연층(GI) 상에 위치하는 제2 도전층(CL2)인 실시예를 개시한다.
실시예들을 설명함에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다"함은 상이한 공정에서 형성됨을 의미할 수 있다.
도 8, 도 9, 도 12 내지 도 14에서는 각각의 전극을 단일층(또는 단일막)의 전극으로, 각각의 절연층을 단일층(또는 단일막)의 절연층으로만 도시하는 등 비표시 영역(NDA)에 배치된 일부 구성들을 단순화하여 도시하였으나, 이에 한정되는 것은 아니다.
또한, 도 6 내지 도 14에서는 설명의 편의를 위하여 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 단면 상에서의 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1, 제2, 및 제3 방향들(DR1, DR2, DR3)은 제1, 제2, 및 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 1 내지 도 14를 참조하면, 표시 패널(DP)(또는 표시 장치(DD))의 비표시 영역(NDA)에는 팬아웃 라인들(LP)과 패드부(PDP)가 위치할 수 있다.
팬아웃 라인들(LP)은 팬아웃 영역(FTA)에 위치할 수 있고, 패드부(PDP)에 포함된 패드들(PD)은 패드 영역(PDA)에 위치할 수 있다.
팬아웃 라인들(LP) 각각은 서로 상이한 층에 위치한 제1 서브 라인, 제2 서브 라인, 및 제3 서브 라인들이 순차적으로 적층된 다중층의 적층 구조를 가질 수 있다. 일 예로, 제1 팬아웃 라인(LP1)은 제1-1 서브 라인(LP1a), 제1-2 서브 라인(LP1b), 및 제1-3 서브 라인(LP1c)이 적층된 다중층의 적층 구조를 가질 수 있다. 또한, 제2 팬아웃 라인(LP2)은 제2-1 서브 라인(LP2a), 제2-2 서브 라인(LP2b), 및 제2-3 서브 라인(LP2c)이 적층된 다중층의 적층 구조를 가질 수 있다.
이하에서는, 편의를 위하여 도 6 내지 도 9를 참조하여 제1 팬아웃 라인(LP1)을 우선적으로 설명한 후, 도 10 내지 도 14를 참조하여 제2 팬아웃 라인(LP2)을 설명하기로 한다.
도 6 내지 도 9를 참조하면, 제1 팬아웃 라인(LP1)은 제1-1 서브 라인(LP1a), 제1-2 서브 라인(LP1b), 및 제1-3 서브 라인(LP1c)을 포함할 수 있다.
제1-1 서브 라인(LP1a)은 기판(SUB)과 버퍼층(BFL) 사이에 위치한 제1 도전층(CL1)일 수 있고, 제1-2 서브 라인(LP1b)은 게이트 절연층(GI) 상에 위치한 제2 도전층(CL2)일 수 있으며, 제1-3 서브 라인(LP1c)은 층간 절연층(ILD) 상에 위치한 제3 도전층(CL3)일 수 있다.
제1-1 서브 라인(LP1a)은 화소 영역(PXA)에 위치한 바텀 메탈층(BML)과 동일한 층에 제공 및/또는 형성되며 상기 바텀 메탈층(BML)과 동일한 물질을 포함할 수 있다. 제1-1 서브 라인(LP1a)과 바텀 메탈층(BML)은 동일 공정으로 형성될 수 있다.
제1-2 서브 라인(LP1b)은 화소 영역(PXA)에 위치한 게이트 전극(GE)과 동일한 층에 제공 및/또는 형성되며 상기 게이트 전극(GE)과 동일한 물질을 포함할 수 있다. 제1-2 서브 라인(LP1b)과 게이트 전극(GE)은 동일 공정으로 형성될 수 있다.
제1-3 서브 라인(LP1c)은 화소 영역(PXA)에 위치한 제1 및 제2 연결 부재들(TE1, TE2)과 동일한 층에 제공 및/또는 형성되며 상기 제1 및 제2 연결 부재들(TE1, TE2)과 동일한 물질을 포함할 수 있다. 제1-3 서브 라인(LP1c)과 제1 및 제2 연결 부재들(TE1, TE2)은 동일 공정으로 형성될 수 있다.
제1-1, 제1-2, 및 제1-3 서브 라인들(LP1a, LP1b, LP1c)을 포함한 제1 팬아웃 라인(LP1)은 제1 패드(PD1)와 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제1-1, 제1-2, 및 제1-3 서브 라인들(LP1a, LP1b, LP1c)을 포함한 제1 팬아웃 라인(LP1)은 표시 영역(DA)에 위치한 대응하는 화소(PXL)의 데이터 라인(DL)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 패드(PD1)는 제1-1 서브 라인(LP1a)과 전기적 및/또는 물리적으로 연결될 수 있다. 도 8에 도시된 바와 같이, 제1 패드(PD1)는 층간 절연층(ILD) 상에 배치되는 제3 도전층(CL3)일 수 있다. 이 경우, 제1 패드(PD1)는 제1-3 서브 라인(LP1c)과 동일한 층에 제공 및/또는 형성되며 상기 제1-3 서브 라인(LP1c)과 동일한 물질을 포함할 수 있다. 도 8에 도시된 바와 같이, 층간 절연층(ILD) 상에 배치된 제1 패드(PD1)는 회로 기판(FPCB)과 전기적으로 연결될 수 있다. 상기 제1 패드(PD1)의 적어도 일부는 패시베이션층(PSV), 비아층(VIA), 뱅크(BNK), 및 박막 봉지층(TFE)에 의해 커버되지 않고 노출될 수 있다. 노출된 상기 제1 패드(PD1)는 전도성 접착 부재(ACF)에 의해 회로 기판(FPCB)과 전기적으로 연결될 수 있다.
회로 기판(FPCB)은 패드부(PDP)의 패드들(PD)과 전기적으로 연결되는 제3 패드(PD3)를 포함할 수 있다. 일 예로, 회로 기판(FPCB)은 제1 패드(PD1)와 전기적으로 연결되는 적어도 하나의 제3 패드(PD3)를 포함할 수 있다. 제3 패드(PD3)는 회로 기판(FPCB)의 베이스층(BSL) 상에 위치할 수 있다.
전도성 접착 부재(ACF)는 접착성을 갖는 접착 필름(PF) 내에 형성된 도전 입자들(PI)을 포함할 수 있다. 도전 입자들(PI)은 패드부(PDP)의 제1 패드(PD1)와 회로 기판(FPCB)의 제3 패드(PD3)를 전기적으로 연결할 수 있다. 이에 따라, 회로 기판(FPCB)에 실장된 구동부(DIC)에서 제3 패드(PD3)로 전달된 신호(일 예로, 데이터 신호)는 전도성 접착 부재(ACF)를 통해 패드부(PDP)의 제1 패드(PD1)로 전달되어 제1 팬아웃 라인(LP1)과 대응하는 화소들(PXL)의 데이터 라인(DL)으로 전달될 수 있다.
실시예에 따라, 제1 패드(PD1)는 도 9에 도시된 바와 같이 게이트 절연층(GI) 상에 배치되는 제2 도전층(CL2)일 수도 있다. 이 경우, 제1 패드(PD1)는 제1-2 서브 라인(LP1b)과 동일한 층에 제공 및/또는 형성되며 상기 제1-2 서브 라인(LP1b)과 동일한 물질을 포함할 수 있다. 도 9에 도시된 바와 같이, 게이트 절연층(GI) 상에 배치된 제1 패드(PD1)는 회로 기판(FPCB)과 전기적으로 연결될 수 있다. 상기 제1 패드(PD1)의 적어도 일부는 층간 절연층(ILD), 패시베이션층(PSV), 비아층(VIA), 뱅크(BNK), 및 박막 봉지층(TFE)에 의해 커버되지 않고 노출될 수 있다. 노출된 상기 제1 패드(PD1)는 전도성 접착 부재(ACF)에 의해 회로 기판(FPCB)의 대응하는 제3 패드(PD3)와 전기적으로 연결될 수 있다.
실시예에 있어서, 제1-1 서브 라인(LP1a)의 일 단은 제3 컨택 홀(CH3)을 통하여 제1 패드(PD1)와 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 도 8에 도시된 바와 같이, 제1-1 서브 라인(LP1a)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 제3 컨택 홀(CH3)을 통하여 제1 패드(PD1)와 전기적 및/또는 물리적으로 연결될 수 있다. 실시예에 따라, 도 9에 도시된 바와 같이, 제1 패드(PD1)가 제2 도전층(CL2)일 경우, 상기 제1-1 서브 라인(LP1a)의 일 단은 버퍼층(BFL) 및 게이트 절연층(GI)을 순차적으로 관통하는 제3 컨택 홀(CH3)을 통하여 제1 패드(PD1)와 전기적 및/또는 물리적으로 연결될 수 있다.
제1-1 서브 라인(LP1a)의 타 단은 제1 컨택 홀(CH1)을 통하여 제1-2 서브 라인(LP1b)과 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 도 8 및 도 9에 도시된 바와 같이, 제1-1 서브 라인(LP1a)의 타 단은 게이트 절연층(GI) 및 버퍼층(BFL)을 순차적으로 관통하는 제1 컨택 홀(CH1)을 통하여 제1-2 서브 라인(LP1b)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1-2 서브 라인(LP1b)의 일 단은 제1 컨택 홀(CH1)을 통하여 상기 제1-1 서브 라인(LP1a)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1-2 서브 라인(LP1b)의 타 단은 제2 컨택 홀(CH2)을 통하여 제1-3 서브 라인(LP1c)과 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 도 8 및 도 9에 도시된 바와 같이, 제1-2 서브 라인(LP1b)의 타 단은 층간 절연층(ILD)을 관통하는 제2 컨택 홀(CH2)을 통하여 제1-3 서브 라인(LP1c)과 전기적 및/또는 물리적으로 연결될 수 있다.
실시예에 있어서, 제1-3 서브 라인(LP1c)의 일 단은 제2 컨택 홀(CH2)을 통하여 상기 제1-2 서브 라인(LP1b)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1-3 서브 라인(LP1c)의 타 단은 대응하는 화소(PXL)의 데이터 라인(DL)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 데이터 라인(DL)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층(CL3)일 수 있다. 이 경우, 제1-3 서브 라인(LP1c)은 상기 데이터 라인(DL)과 일체로 형성될 수 있고, 상기 데이터 라인(DL)의 일 영역으로 간주될 수 있다.
제1-1, 제1-2, 및 제1-3 서브 라인들(LP1a, LP1b, LP1c) 각각은 평면 상에서 볼 때 제1 방향(DR1)(또는 제2 방향(DR2))에 경사진 사선 방향으로 연장될 수 있다. 이에 따라, 제1-1, 제1-2, 및 제1-3 서브 라인들(LP1a, LP1b, LP1c) 각각은 제1 팬아웃 라인(LP1)의 사선부를 구성할 수 있다.
실시예에 있어서, 제1-2 서브 라인(LP1b)은 제1 컨택 홀(CH1)을 통하여 제1-1 서브 라인(LP1a)과 직접 접촉하여 상기 제1-1 서브 라인(LP1a)과 전기적으로 연결될 수 있다. 제1-3 서브 라인(LP1c)은 제2 컨택 홀(CH2)을 통하여 제1-2 서브 라인(LP1b)과 직접 접촉하여 상기 제1-2 서브 라인(LP1b)과 전기적으로 연결될 수 있다. 또한, 제1 패드(PD1)는 도 8 및 도 9에 도시된 바와 같이 제3 컨택 홀(CH3)을 통하여 제1-1 서브 라인(LP1a)과 직접 접촉하여 제1-1 서브 라인(LP1a)과 전기적으로 연결될 수 있다.
구동부(DIC)로부터 제1 패드(PD1)로 소정의 신호(일 예로, 데이터 신호)가 인가되면, 상기 신호는 제1 패드(PD1), 제1-1 서브 라인(LP1a), 제1-2 서브 라인(LP1b), 및 제1-3 서브 라인(LP1c)을 거쳐 대응하는 화소(PXL)의 데이터 라인(DL)으로 전달될 수 있다.
제1 팬아웃 라인(LP1)에서, 제1-1 서브 라인(LP1a)의 연장 방향으로의 길이(L1)(이하, "제1 길이(L1)"라고 함), 제1-2 서브 라인(LP1b)의 연장 방향으로의 길이(L2)(이하, "제2 길이(L2)"라고 함), 및 제1-3 서브 라인(LP1c)의 연장 방향으로의 길이(L3)(이하, "제3 길이(L3)"라고 함)는 서로 상이할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 팬아웃 라인(LP1)에서, 제1-1 서브 라인(LP1a)의 제1 길이(L1), 제1-2 서브 라인(LP1b)의 제2 길이(L2), 및 제1-3 서브 라인(LP1c)의 제3 길이(L3)는 서로 동일할 수도 있다. 또한, 다른 실시예에 따라, 제1 팬아웃 라인(LP1)에서, 제1-1 서브 라인(LP1a)의 제1 길이(L1), 제1-2 서브 라인(LP1b)의 제2 길이(L2), 및 제1-3 서브 라인(LP1c)의 제3 길이(L3) 중 적어도 두 개의 서브 라인들의 길이가 서로 동일하고 나머지 하나의 서브 라인의 길이가 상기 두 개의 서브 라인들의 길이와 상이할 수도 있으나 이에 한정되는 것은 아니다.
제1-1 서브 라인(LP1a)의 폭(일 예로, 상기 제1-1 서브 라인(LP1a)의 연장 방향과 교차하는 방향으로의 폭), 제1-2 서브 라인(LP1b)의 폭(일 예로, 상기 제1-2 서브 라인(LP1b)의 연장 방향과 교차하는 방향으로의 폭), 제1-3 서브 라인(LP1c)의 폭(일 예로, 상기 제1-3 서브 라인(LP1c)의 연장 방향과 교차하는 방향으로의 폭)은 서로 상이할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1-1 서브 라인(LP1a)의 폭, 제1-2 서브 라인(LP1b)의 폭, 및 제1-3 서브 라인(LP1c)의 폭은 서로 동일할 수도 있다.
실시예에 있어서, 제1-1 서브 라인(LP1a)의 폭 및/또는 제1 길이(L1)와, 제1-2 서브 라인(LP1b)의 폭 및/또는 제2 길이(L2)와, 제1-3 서브 라인(LP1c)의 폭 및/또는 제3 길이(L3)는 팬아웃 영역(FTA)에 위치한 팬아웃 라인들(LP)이 서로 동일한 배선 길이(L) 및 서로 동일한 배선 저항을 갖는 범위 내에서 다양하게 변경될 수 있다. 제1-1 서브 라인(LP1a)의 제1 길이(L1), 제1-2 서브 라인(LP1b)의 제2 길이(L2), 및 제1-3 서브 라인(LP1c)의 제3 길이(L3)를 모두 더한 제1 팬아웃 라인(LP1)의 배선 길이(L)는 제2 팬아웃 라인(LP2)의 배선 길이(L)와 동일하거나 실질적으로 유사할 수 있다. 또한, 제1 팬아웃 라인(LP1)의 배선 저항은 제2 팬아웃 라인(LP2)의 배선 저항과 동일할 수 있다.
제1, 제2, 및 제3 컨택 홀들(CH1, CH2, CH3)은 팬아웃 영역(FTA)에서 서로 대응하지 않게 위치할 수 있다. 일 예로, 제1 컨택 홀(CH1)은 팬아웃 영역(FTA)에서 제2 및 제3 컨택 홀들(CH2, CH3)과 대응하지 않게 위치할 수 있고, 제2 컨택 홀(CH2)은 상기 팬아웃 영역(FTA)에서 제1 및 제3 컨택 홀들(CH1, CH3)과 대응하지 않게 위치할 수 있으며, 제3 컨택 홀(CH3)은 상기 팬아웃 영역(FTA)에서 제1 및 제2 컨택 홀들(CH1, CH2)과 대응하지 않게 위치할 수 있다.
비표시 영역(NDA)에서 제1, 제2, 및 제3 컨택 홀들(CH1, CH2, CH3) 각각의 위치는 제1-1, 제1-2, 및 제1-3 서브 라인들(LP1a, LP1b, LP1c)과 제1 패드(PD1) 중 직접 접촉하여 전기적으로 서로 연결되는 두 구성들이 중첩하는 영역(OVA)과 대응할 수 있다.
비표시 영역(NDA)에서 제3 컨택 홀(CH3)은 제1-1 서브 라인(LP1a)의 일 단과 제1 패드(PD1)가 서로 중첩하는 중첩 영역(OVA1)(이하, "제1-1 중첩 영역"이라 함)에 대응하도록 위치할 수 있다. 또한, 비표시 영역(NDA)에서 제1 컨택 홀(CH1)은 제1-1 서브 라인(LP1a)의 타 단과 제1-2 서브 라인(LP2b)의 일 단이 서로 중첩하는 중첩 영역(OVA2)(이하, "제2-1 중첩 영역"이라 함)에 대응하도록 위치할 수 있다. 추가적으로, 비표시 영역(NDA)에서 제2 컨택 홀(CH2)은 제1-2 서브 라인(LP1b)의 타 단과 제1-3 서브 라인(LP1c)의 일 단이 서로 중첩하는 중첩 영역(OVA3)(이하, "제3-1 중첩 영역"이라 함)에 대응하도록 위치할 수 있다.
제1-1 중첩 영역(OVA1)의 크기, 제2-1 중첩 영역(OVA2)의 크기, 및 제3-1 중첩 영역(OVA3)의 크기는 서로 상이할 수 있으나, 이에 한정되는 것은 아니다.
이하에서는, 도 10 내지 도 14를 참조하여 제2 팬아웃 라인(LP2)에 포함된 제2-1, 제2-2, 및 제2-3 서브 라인들(LP2a, LP2b, LP2c)에 대하여 설명하기로 한다.
도 2, 도 10 내지 도 14를 참조하면, 제2 팬아웃 라인(LP2)은 제2-1 서브 라인(LP2a), 제2-2 서브 라인(LP2b), 및 제2-3 서브 라인(LP2c)을 포함할 수 있다.
제2-1 서브 라인(LP2a)은 기판(SUB)과 버퍼층(BFL) 사이에 위치한 제1 도전층(CL1)일 수 있고, 제2-2 서브 라인(LP2b)은 게이트 절연층(GI) 상에 위치한 제2 도전층(CL2)일 수 있고, 제2-3 서브 라인(LP2c)은 층간 절연층(ILD) 상에 위치한 제3 도전층(CL3)일 수 있다.
제2-1 서브 라인(LP2a)은 화소 영역(PXA)에 위치한 바텀 메탈층(BML) 및 제1-1 서브 라인(LP1a)과 동일한 층에 제공 및/또는 형성되며 상기 바텀 메탈층(BML) 및 상기 제1-1 서브 라인(LP1a)과 동일한 물질을 포함할 수 있다. 제2-1 서브 라인(LP2a), 바텀 메탈층(BML), 및 제1-1 서브 라인(LP1a)은 동일 공정으로 형성될 수 있다.
제2-2 서브 라인(LP2b)은 화소 영역(PXA)에 위치한 게이트 전극(GE) 및 제1-2 서브 라인(LP1b)과 동일한 층에 제공 및/또는 형성되며 상기 게이트 전극(GE) 및 상기 제1-2 서브 라인(LP1b)과 동일한 물질을 포함할 수 있다. 제2-2 서브 라인(LP2b), 게이트 전극(GE), 및 제1-2 서브 라인(LP1b)은 동일 공정으로 형성될 수 있다.
제2-3 서브 라인(LP2c)은 화소 영역(PXA)에 위치한 제1 및 제2 연결 부재들(TE1, TE2), 제1-3 서브 라인(LP1c)과 동일한 층에 제공 및/또는 형성되며 상기 제1 및 제2 연결 부재들(TE1, TE2), 상기 제1-3 서브 라인(LP1c)과 동일한 물질을 포함할 수 있다.
제2-1, 제2-2, 및 제2-3 서브 라인들(LP2a, LP2b, LP2c)을 포함한 제2 팬아웃 라인(LP2)은 제2 패드(PD2)와 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제2-1, 제2-2, 및 제2-3 서브 라인들(LP2a, LP2b, LP2c)을 포함한 제2 팬아웃 라인(LP2)은 표시 영역(DA)에 위치한 대응하는 화소(PXL)의 데이터 라인(DL)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 패드(PD2)는 제2-1 서브 라인(LP2a)과 전기적 및/또는 물리적으로 연결될 수 있다. 도 12에 도시된 바와 같이, 제2 패드(PD)는 층간 절연층(ILD) 상에 배치되는 제3 도전층(CL3)일 수 있다. 이 경우, 제2 패드(PD2)는 제2-3 서브 라인(LP2c)과 동일한 층에 제공 및/또는 형성되며 상기 제2-3 서브 라인(LP2c)과 동일한 물질을 포함할 수 있다. 도 12에 도시된 바와 같이, 층간 절연층(ILD) 상에 배치된 제2 패드(PD2)는 회로 기판(FPCB)과 전기적으로 연결될 수 있다. 상기 제2 패드(PD2)의 적어도 일부는 패시베이션층(PSV), 비아층(VIA), 뱅크(BNK), 및 박막 봉지층(TFE)에 의해 커버되지 않고 노출될 수 있다. 노출된 상기 제2 패드(PD2)는 전도성 접착 부재(ACF)에 의해 회로 기판(FPCB)과 전기적으로 연결될 수 있다. 전도성 접착 부재(ACF)는 도 8을 참고하여 설명한 전도성 접착 부재(ACF)일 수 있다.
회로 기판(FPCB)은 제2 패드(PD2)와 전기적으로 연결되는 적어도 하나의 제3 패드(PD3)를 포함할 수 있다. 제3 패드(PD3)는 회로 기판(FPCB)의 베이스층(BSL) 상에 위치할 수 있다. 회로 기판(FPCB)에 실장된 구동부(DIC)에서 제3 패드(PD3)로 전달된 신호(일 예로, 데이터 신호)는 전도성 접착 부재(ACF)를 통해 패드부(PDP)의 제2 패드(PD2)로 전달되어 제2 팬아웃 라인(LP2)과 대응하는 화소들(PXL)의 데이터 라인(DL)으로 전달될 수 있다.
실시예에 따라, 제2 패드(PD2)는 도 13에 도시된 바와 같이 게이트 절연층(GI) 상에 배치되는 제2 도전층(CL2)일 수도 있다. 이 경우, 제2 패드(PD2)는 제2-2 서브 라인(LP2b)과 동일한 층에 제공 및/또는 형성되며 상기 제2-2 서브 라인(LP2b)과 동일한 물질을 포함할 수 있다. 도 13에 도시된 바와 같이, 게이트 절연층(GI) 상에 배치된 제2 패드(PD2)는 회로 기판(FPCB)과 전기적으로 연결될 수 있다. 상기 제2 패드(PD2)의 적어도 일부는 층간 절연층(ILD), 패시베이션층(PSV), 비아층(VIA), 뱅크(BNK), 및 박막 봉지층(TFE)에 의해 커버되지 않고 노출될 수 있다. 노출된 상기 제2 패드(PD2)는 전도성 접착 부재(ACF)에 의해 회로 기판(FPCB)의 대응하는 제3 패드(PD3)와 전기적으로 연결될 수 있다.
실시예에 있어서, 제2-1 서브 라인(LP2a)의 일 단은 제6 컨택 홀(CH6)을 통하여 제2 패드(PD2)와 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 도 12에 도시된 바와 같이, 제2-1 서브 라인(LP2a)의 일 단은 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 순차적으로 관통하는 제6 컨택 홀(CH6)을 통하여 제2 패드(PD2)와 전기적 및/또는 물리적으로 연결될 수 있다. 실시예에 따라, 도 13에 도시된 바와 같이, 제2 패드(PD2)가 제2 도전층(CL2)일 경우, 상기 제2-1 서브 라인(LP2a)은 버퍼층(BFL) 및 게이트 절연층(GI)을 순차적으로 관통하는 제6 컨택 홀(CH6)을 통하여 제2 패드(PD2)와 전기적 및/또는 물리적으로 연결될 수 있다.
제2-1 서브 라인(LP2a)의 타 단은 제4 컨택 홀(CH4)을 통하여 제2-2 서브 라인(LP2b)과 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 도 12 및 도 13에 도시된 바와 같이, 제2-1 서브 라인(LP2a)의 타 단은 게이트 절연층(GI) 및 버퍼층(BFL)을 순차적으로 관통하는 제4 컨택 홀(CH4)을 통하여 제2-2 서브 라인(LP2b)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2-2 서브 라인(LP2b)의 일 단은 제4 컨택 홀(CH4)을 통하여 상기 제2-1 서브 라인(LP2a)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2-2 서브 라인(LP2b)의 타 단은 제5 컨택 홀(CH5)을 통하여 제2-3 서브 라인(LP2c)과 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 도 12 및 도 13에 도시된 바와 같이, 제2-2 서브 라인(LP2b)의 타 단은 층간 절연층(ILD)을 관통하는 제5 컨택 홀(CH5)을 통하여 제2-3 서브 라인(LP2c)과 전기적 및/또는 물리적으로 연결될 수 있다.
실시예에 있어서, 제2-3 서브 라인(LP2c)의 일 단은 제5 컨택 홀(CH5)을 통하여 상기 제2-2 서브 라인(LP2b)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2-3 서브 라인(LP2c)의 타 단은 대응하는 화소(PXL)의 데이터 라인(DL)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 데이터 라인(DL)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층(CL3)일 수 있다. 이 경우, 제2-3 서브 라인(LP2c)은 상기 데이터 라인(DL)과 일체로 형성될 수 있고, 상기 데이터 라인(DL)의 일 영역으로 간주될 수 있다.
제2-1, 제2-2, 및 제2-3 서브 라인들(LP2a, LP2b, LP2c) 각각은 제2 방향(DR2)과 평행한 방향으로 연장될 수 있다. 이에 따라, 제2-1, 제2-2, 및 제2-3 서브 라인들(LP2a, LP2b, LP2c) 각각은 제2 팬아웃 라인(LP2)의 직선부일 수 있다.
실시예에 있어서, 제2-2 서브 라인(LP2b)은 제4 컨택 홀(CH4)을 통하여 제2-1 서브 라인(LP2a)과 직접 접촉하여 상기 제2-1 서브 라인(LP2a)과 전기적으로 연결될 수 있다. 제2-3 서브 라인(LP2c)은 제5 컨택 홀(CH5)을 통하여 제2-2 서브 라인(LP2b)과 직접 접촉하여 상기 제2-2 서브 라인(LP2b)과 전기적으로 연결될 수 있다. 또한, 제2 패드(PD2)는 제6 컨택 홀(CH6)을 통하여 제2-1 서브 라인(LP2a)과 직접 접촉하여 상기 제2-1 서브 라인(LP2a)과 전기적으로 연결될 수 있다. 상술한 제2 패드(PD2), 제2-1 서브 라인(LP2a), 제2-2 서브 라인(LP2b), 및 제2-3 서브 라인(LP2c)은 서로 전기적으로 연결될 수 있다.
구동부(DIC)로부터 제2 패드(PD2)로 소정의 신호(일 예로, 데이터 신호)가 인가되면, 상기 신호는 상기 제2 패드(PD2), 제2-1 서브 라인(LP2a), 제2-2 서브 라인(LP2b), 및 제2-3 서브 라인(LP2c)을 거쳐 대응하는 화소(PXL)의 데이터 라인(DL)으로 전달될 수 있다.
제2 팬아웃 라인(LP2)에서, 제2-1 서브 라인(LP2a)의 연장 방향으로의 길이(L4)(이하, "제4 길이"라 함), 제2-2 서브 라인(LP2b)의 연장 방향으로의 길이(L5)(이하, "제5 길이"라 함), 및 제2-3 서브 라인(LP2c)의 연장 방향으로의 길이(L6)(이하, "제6 길이"라 함)는 서로 상이할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 팬아웃 라인(LP2)에서, 제2-1 서브 라인(LP2a)의 제4 길이(L4), 제2-2 서브 라인(LP2b)의 제5 길이(L5), 및 제2-3 서브 라인(LP2c)의 제6 길이(L6)는 서로 동일할 수도 있다. 또한, 다른 실시예에 따라, 제2 팬아웃 라인(LP2)에서 제2-1 서브 라인(LP2a)의 제4 길이(L4), 제2-2 서브 라인(LP2b)의 제5 길이(L5), 및 제2-3 서브 라인(LP2c)의 제6 길이(L6) 중 적어도 두 개의 서브 라인들의 길이가 서로 동일하고 나머지 하나의 서브 라인의 길이가 상기 두 개의 서브 라인들의 길이와 상이할 수도 있으나, 이에 한정되는 것은 아니다.
제2-1 서브 라인(LP2a)의 폭(W1)(일 예로, 상기 제2-1 서브 라인(LP2a)의 연장 방향과 교차하는 방향으로의 폭), 제2-2 서브 라인(LP2b)의 폭(W2)(일 예로, 상기 제2-2 서브 라인(LP2b)의 연장 방향과 교차하는 방향으로의 폭), 및 제2-3 서브 라인(LP2c)의 폭(W3)(일 예로, 상기 제2-3 서브 라인(LP2c)의 연장 방향과 교차하는 방향으로의 폭)은 서로 상이할 수 있다. 일 예로, 도 14에 도시된 바와 같이, 제2-1, 제2-2, 및 제2-3 서브 라인들(LP2a, LP2b, LP2c) 중에서 최하층에 위치하는 제2-1 서브 라인(LP2a)의 폭(W1)이 가장 크도록 설계될 수 있다. 제2-1 서브 라인(LP2a)의 폭(W1)이 가장 큰 경우, 상기 제2-1 서브 라인(LP2a) 상에 위치한 버퍼층(BFL)과 게이트 절연층(GI)이 상기 제2-1 서브 라인(LP2a) 상에서 평탄한 표면 프로파일을 갖게 되어 상기 게이트 절연층(GI) 상에 위치한 제2-2 서브 라인(LP2b)이 평탄한 표면을 가질 수 있다. 제2-1 서브 라인(LP2a)의 폭(W1)이 제2-2 서브 라인(LP2)의 폭(W2)보다 큰 경우, 상기 제2-2 서브 라인(LP2)은 상기 제2-1 서브 라인(LP2a)과 완전히 중첩될 수 있다.
또한, 제2-2 서브 라인(LP2b)의 폭(W2)은 제2-3 서브 라인(LP2c)의 폭(W3)보다 크도록 설계될 수 있다. 이 경우, 상기 제2-2 서브 라인(LP2b) 상에 위치한 층간 절연층(ILD)이 상기 제2-2 서브 라인(LP2b) 상에서 평탄한 표면 프로파일을 갖게 되어 상기 층간 절연층(ILD) 상에 위치한 제2-3 서브 라인(LP2c)이 평탄한 표면을 가질 수 있다.
상술한 실시예에서는, 제2-1, 제2-2, 및 제2-3 서브 라인들(LP2a, LP2b, LP2c)이 서로 상이한 폭을 갖는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2-1, 제2-2, 및 제2-3 서브 라인들(LP2a, LP2b, LP2c)이 서로 동일한 폭을 가질 수도 있다.
실시예에 있어서, 제2-1 서브 라인(LP2a)의 폭(W1) 및/또는 제4 길이(L4), 제2-2 서브 라인(LP2b)의 폭(W2) 및/또는 제5 길이(L5), 제2-3 서브 라인(LP2c)의 폭(W3) 및/또는 제6 길이(L6)는 제1 팬아웃 라인(LP1)과 서로 동일한(또는 실질적으로 유사한) 배선 길이(L) 및 서로 동일한(또는 실질적으로 유사한) 배선 저항을 갖는 범위 내에서 다양하게 변경될 수 있다.
실시예에서, 제2-1 서브 라인(LP2a)의 제4 길이(L4), 제2-2 서브 라인(LP2b)의 제5 길이(L5), 및 제2-3 서브 라인(LP2c)의 제6 길이(L6)를 모두 더한 제2 팬아웃 라인(LP2)의 배선 길이(L)는 제1 팬아웃 라인(LP1)의 배선 길이(L)와 동일하거나 실질적으로 유사할 수 있다. 또한, 제2 팬아웃 라인(LP2)의 배선 저항은 제1 팬아웃 라인(LP1)의 배선 저항과 동일할 수 있다.
제4, 제5, 및 제6 컨택 홀들(CH4, CH5, CH6)은 서로 대응하지 않을 수 있다. 일 예로, 제4 컨택 홀(CH4)은 팬아웃 영역(FTA)에서 제5 및 제6 컨택 홀들(CH5, CH6)과 대응하지 않게 위치할 수 있고, 제5 컨택 홀(CH5)은 상기 팬아웃 영역(FTA)에서 제4 및 제6 컨택 홀들(CH4, CH6)과 대응하지 않게 위치할 수 있으며, 제6 컨택 홀(CH6)은 상기 팬아웃 영역(FTA)에서 제4 및 제5 컨택 홀들(CH4, CH5)과 대응하지 않게 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라, 제4, 제5, 및 제6 컨택 홀들(CH4, CH5, CH6)은 팬아웃 영역(FAT)에서 서로 대응하게 위치할 수도 있다.
비표시 영역(NDA)에서 제4, 제5, 및 제6 컨택 홀들(CH4, CH5, CH6) 각각의 위치는 제2-1, 제2-2, 및 제2-3 서브 라인들(LP2a, LP2b, LP2c)과 제2 패드(PD2) 중 직접 접촉하여 전기적으로 서로 연결된 두 구성들이 중첩하는 영역(OVA')과 대응할 수 있다.
비표시 영역(NDA)에서 제6 컨택 홀(CH6)은 제2-1 서브 라인(LP2a)과 제2 패드(PD2)가 서로 중첩하는 중첩 영역(OVA1')(이하, "제1-2 중첩 영역"이라 함) 중 일 영역에 대응하도록 위치할 수 있다. 또한, 비표시 영역(NDA)에서 제4 컨택 홀(CH4)은 제2-1 서브 라인(LP2a)과 제2-2 서브 라인(LP2b)이 서로 중첩하는 중첩 영역(OVA2')(이하, "제2-2 중첩 영역"이라 함) 중 일 영역에 대응하도록 위치할 수 있다. 추가적으로, 비표시 영역(NDA)에서 제5 컨택 홀(CH5)은 제2-2 서브 라인(LP2b)과 제2-3 서브 라인(LP2c)이 서로 중첩하는 중첩 영역(OVA3')(이하, "제3-2 중첩 영역"이라 함) 중 일 영역에 대응하도록 위치할 수 있다.
제1-2 중첩 영역(OVA1')의 크기, 제2-2 중첩 영역(OVA2')의 크기, 및 제3-2 중첩 영역(OVA3')의 크기는 서로 상이할 수 있으나, 이에 한정되는 것은 아니다.
실시예에 있어서, 제2-2 중첩 영역(OVA2')의 크기는 제2-1 중첩 영역(OVA2)보다 클 수 있으며, 제3-2 중첩 영역(OVA3')의 크기는 제3-1 중첩 영역(OVA3)보다 클 수 있다.
실시예에 있어서, 제1 팬아웃 라인(LP1)은, 제2 팬아웃 라인(LP2)에 비하여 상대적으로 팬아웃 영역(FTA)의 외곽에 위치할 수 있다. 이에 따라, 제1 팬아웃 라인(LP1)은 팬아웃 영역(FTA)에서 사선부를 포함하도록 구성될 수 있고, 제2 팬아웃 라인(LP2)은 팬아웃 영역(FTA)에서 직선부만을 포함하도록 구성될 수 있다.
기존의 표시 장치에서는, 팬아웃 영역의 최외곽에 위치한 일부 팬아웃 라인들과 팬아웃 영역의 중앙에 위치한 일부 팬아웃 라인들 사이에 배선 길이 차이가 발생할 수 있다. 이러한 배선 길이 차이로 인하여 팬아웃 라인들 간의 저항 편차 발생할 수 있다. 특히, 비표시 영역이 협소해질수록 팬아웃 라인들의 위치에 따라 상술한 저항 편차가 더욱 커질 수 있다. 일 예로, 비표시 영역이 협소해질수록 팬아웃 영역의 최외곽에 위치한 일부 팬아웃 라인들과 팬아웃 영역의 중앙에 위치한 일부 팬아웃 라인들 사이의 저항 편차가 더욱 클 수 있다. 이러한 팬아웃 라인들 간의 저항 편차로 인하여 화소들로 전달되는(또는 공급되는) 신호에 왜곡이 발생하여 인접한 화소들 간의 출광 균일도가 저하될 수 있다.
이에, 실시예에서는 팬아웃 라인들(LP), 일 예로, 제1 및 제2 팬아웃 라인들(LP1, LP2)이 서로 동일한(또는 실질적으로 유사한) 배선 길이(L) 및 서로 동일한(또는 실질적으로 유사한) 배선 저항을 갖도록 하기 위하여 제1 팬아웃 라인(LP1)의 제1-1, 제1-2, 및 제1-3 서브 라인들(LP1a, LP1b, LP1c) 중 대응하는 컨택 홀을 통하여 직접 접촉하는 두 구성들 간의 중첩 영역(OVA)의 크기를 줄이고(또는 최소화하고), 제2 팬아웃 라인(LP2)의 제2-1, 제2-2, 및 제2-3 서브 라인들(LP2a, LP2b, LP2c) 중 대응하는 컨택 홀을 통하여 직접 접촉하는 두 구성들 간의 중첩 영역(OVA')의 크기를 최대한 확보하도록 상기 제1 및 제2 팬아웃 라인들(LP1, LP2)을 설계할 수 있다.
제2 팬아웃 라인(LP2)에서 적어도 하나 이상의 절연층들을 사이에 두고 순차적으로 적층되어 서로 중첩하는 제2-1 서브 라인(LP2a)의 제4 길이(L4), 제2-2 서브 라인(LP2b)의 제5 길이(L5), 및 제2-3 서브 라인(LP2c)의 제6 길이(L6)를 각각 의도적으로 길게 형성하여 상기 제2-1, 제2-2, 및 제2-3 서브 라인들(LP2a, LP2b, LP2c) 간의 중첩 영역(OVA')을 최대한 확보하면, 상기 제2 팬아웃 라인(LP2)은 제1 팬아웃 라인(LP1)과 동일하거나 실질적으로 유사한 배선 길이(L) 및 배선 저항을 가질 수 있다.
제2 팬아웃 라인(LP2)은, 버퍼층(BFL)과 게이트 절연층(GI)을 사이에 두고 서로 중첩하는 제2-1 서브 라인(LP2a)의 제4 길이(L4)와 제2-2 서브 라인(LP2b)의 제5 길이(L5)를 길게 형성하여 제2-2 중첩 영역(OVA2')을 최대한 확보할 수 있다. 이 경우, 제2-2 중첩 영역(OVA2')의 크기는 제2-1 중첩 영역(OVA2)보다 클 수 있다. 또한, 제2 팬아웃 라인(LP2)은, 층간 절연층(ILD)을 사이에 두고 서로 중첩하는 제2-2 서브 라인(LP2b)의 제5 길이(L5)와 제2-3 서브 라인(LP2c)의 제6 길이(L6)를 길게 형성하여 제3-2 중첩 영역(OVA3')을 최대한 확보할 수 있다. 이 경우, 제3-2 중첩 영역(OVA3')의 크기는 제3-1 중첩 영역(OVA3)보다 클 수 있다.
상술한 실시예에서는, 제1 및 제2 팬아웃 라인들(LP1, LP2) 각각을 제1 도전층(CL1), 제2 도전층(CL2), 및 제3 도전층(CL3)을 포함한 다중층의 적층 구조로 구현하고, 제2 팬아웃 라인(LP2)에서 제1 내지 제3 도전층들(CL1, CL2, CL3)(또는 제2-1 내지 제2-3 서브 라인들(LP2a, LP2b, LP2c)) 중 대응하는 컨택 홀을 통하여 직접 접촉하는 두 도전층들의 중첩 영역(OVA')이 제1 팬아웃 라인(LP1)에서 제1 내지 제3 도전층들(CL1, CL2, CL3)(또는 제1-1 내지 제1-3 서브 라인들(LP1a, LP1b, LP1c)) 중 대응하는 컨택 홀을 통하여 직접 접촉하는 두 구성들의 중첩 영역(OVA)보다 크도록 설계할 수 있다. 이에 따라, 팬아웃 영역(FTA)의 최외곽에 위치한 제1 팬아웃 라인(LP1)의 배선 길이(L)가 상기 팬아웃 영역(FTA)의 중앙에 위치한 제2 팬아웃 라인(LP2)의 배선 길이(L)와 동일하거나 실질적으로 유사해질 수 있다. 또한, 상기 제1 팬아웃 라인(LP1)의 배선 저항과 상기 제2 팬아웃 라인(LP2)의 배선 저항이 동일하거나 실질적으로 유사해질 수 있다.
상술한 실시예에 따르면, 비표시 영역(NDA)의 면적이 협소해져 팬아웃 라인들(LP)이 그 위치에 따라 사선부만을 포함하거나, 또는 직선부만을 포함하거나, 또는 사선부와 직선부를 포함하여 평면 상에서 상이한 배선 형상을 갖더라도 상기 팬아웃 라인들(LP) 각각을 제1 내지 제3 도전층들(CL1, CL2, CL3)이 적층되어 중첩하는 다중층의 적층 구조로 구현하여 상기 제1 내지 제3 도전층들(CL1, CL2, CL3) 중 대응하는 컨택 홀을 통하여 직접 접촉하는 두 구성들 간의 중첩 영역을 팬아웃 라인(LP)별로 상이하게 설계함으로써 상기 팬아웃 라인들(LP)이 모두 동일하거나 실질적으로 유사한 배선 길이 및 배선 저항을 가질 수 있다.
상술한 바와 같이, 팬아웃 라인들(LP) 간의 배선 저항 편차가 감소하면, 상기 팬아웃 라인들(LP)에 전기적으로 연결된 화소들(PXL)에 균일한 신호가 인가되어 인접한 화소들(PXL) 간의 출광 균일도가 개선될 수 있다. 이에 따라, 표시 장치(DD)(또는 표시 패널(DP))는 향상된 품질의 영상을 표시하여 신뢰성이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
SUB: 기판
LD: 발광 소자
PXL: 화소
PXA: 화소 영역
PCL: 화소 회로층
DPL: 표시 소자층
DA: 표시 영역
NDA: 비표시 영역
FTA: 팬아웃 영역
PDA: 패드 영역
LP1, LP2: 제1 및 제2 팬아웃 라인
PD1, PD2: 제1 및 제2 패드
CL1, CL2, CL3: 제1, 제2, 및 제3 도전층
LP1a, LP1b, LP1c: 제1-1, 제1-2, 및 제1-3 서브 라인
LP2a, LP2b, LP2c: 제2-1, 제2-2, 및 제2-3 서브 라인
OVA, OVA': 중첩 영역

Claims (20)

  1. 복수의 화소들이 배치된 표시 영역과, 복수의 패드들이 배치된 패드 영역 및 상기 표시 영역과 상기 패드 영역 사이에 위치한 팬아웃 영역을 포함한 비표시 영역을 포함한 기판;
    상기 팬아웃 영역에 위치한 적어도 하나의 제1 팬아웃 라인;
    상기 팬아웃 영역에 위치하며, 상기 제1 팬아웃 라인과 전기적으로 분리된 적어도 하나의 제2 팬아웃 라인;
    상기 기판 상에 순차적으로 배치된 제1, 제2, 및 제3 절연층들; 및
    상기 기판과 상기 제1 절연층 사이에 배치된 제1 도전층, 상기 제2 절연층 상에 배치된 제2 도전층, 및 상기 제3 절연층 상에 배치된 제3 도전층을 포함하고,
    상기 제1 팬아웃 라인은 상기 제2 팬아웃 라인보다 상기 비표시 영역의 가장 자리에 인접하게 위치하고,
    상기 제1 및 제2 팬아웃 라인들 각각은 서로 상이한 층에 제공되는 제1 서브 라인, 제2 서브 라인, 및 제3 서브 라인이 적층된 다중층의 적층 구조를 포함하며,
    상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인은 서로 동일한 길이를 갖는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 서브 라인은 상기 제1 도전층을 포함하고, 상기 제2 서브 라인은 상기 제2 도전층을 포함하며, 상기 제3 서브 라인은 상기 제3 도전층을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 및 제2 팬아웃 라인들 각각에서 상기 제1 서브 라인과 상기 제2 서브 라인은 상기 제1 및 제2 절연층들을 사이에 두고 서로 중첩하고, 상기 제2 서브 라인과 상기 제3 서브 라인은 상기 제3 절연층을 사이에 두고 서로 중첩하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 및 제2 팬아웃 라인들 각각에서 상기 제1 서브 라인과 상기 제2 서브 라인은 상기 제1 및 제2 절연층들을 관통하는 제1 컨택 홀을 통해 전기적으로 연결되고,
    상기 제1 및 제2 팬아웃 라인들 각각에서 상기 제2 서브 라인과 상기 제3 서브 라인은 상기 제3 절연층을 관통하는 제2 컨택 홀을 통해 전기적으로 연결되는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 및 제2 팬아웃 라인들 각각에서 상기 제2 서브 라인은 상기 제1 컨택 홀을 통해 상기 제1 서브 라인과 직접 접촉하고,
    상기 제1 및 제2 팬아웃 라인들 각각에서 상기 제3 서브 라인은 상기 제2 컨택 홀을 통해 상기 제2 서브 라인과 직접 접촉하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 및 제2 팬아웃 라인들 각각에서 상기 제1 컨택 홀과 상기 제2 컨택 홀은 서로 대응하지 않는, 표시 장치.
  7. 제5 항에 있어서,
    상기 제2 팬아웃 라인의 상기 제1 서브 라인과 상기 제2 서브 라인의 중첩 영역은 상기 제1 팬아웃 라인의 상기 제1 서브 라인과 상기 제2 서브 라인의 중첩 영역보다 크고,
    상기 제2 팬아웃 라인의 상기 제2 서브 라인과 상기 제3 서브 라인의 중첩 영역은 상기 제1 팬아웃 라인의 상기 제2 서브 라인과 상기 제3 서브 라인의 중첩 영역보다 큰, 표시 장치.
  8. 제7 항에 있어서,
    상기 패드들은,
    상기 제1 팬아웃 라인의 상기 제1 서브 라인과 전기적으로 연결된 적어도 하나의 제1 패드; 및
    상기 제2 팬아웃 라인의 상기 제2 서브 라인과 전기적으로 연결된 적어도 하나의 제2 패드를 포함하고,
    상기 제1 및 제2 패드들은 상기 제1 도전층, 상기 제2 도전층, 및 상기 제3 도전층 중 하나의 도전층을 포함하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 및 제2 패드들은 상기 제3 도전층을 포함하고 상기 제1 및 제2 팬아웃 라인들 각각의 제3 서브 라인과 동일한 층에 제공되는, 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 팬아웃 라인의 상기 제1 서브 라인과 상기 제1 패드는 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층을 관통하는 제3 컨택 홀을 통하여 전기적으로 연결되고,
    상기 제2 팬아웃 라인의 상기 제1 서브 라인과 상기 제2 패드는 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층을 관통하는 제3 컨택 홀을 통하여 전기적으로 연결되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 패드는 상기 제3 컨택 홀을 통하여 상기 제1 팬아웃 라인의 상기 제1 서브 라인과 직접 접촉하고,
    상기 제2 패드는 상기 제3 컨택 홀을 통하여 상기 제2 팬아웃 라인의 상기 제1 서브 라인과 직접 접촉하는, 표시 장치.
  12. 제8 항에 있어서,
    상기 제1 및 제2 패드들은 상기 제2 도전층을 포함하고 상기 제1 및 제2 팬아웃 라인들 각각의 제2 서브 라인과 동일한 층에 제공되는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 팬아웃 라인의 상기 제1 서브 라인과 상기 제1 패드는 상기 제1 및 제2 절연층들을 관통하는 제3 컨택 홀을 통하여 전기적으로 연결되고,
    상기 제2 팬아웃 라인의 상기 제1 서브 라인과 상기 제2 패드는 상기 제1 및 제2 절연층들을 관통하는 제3 컨택 홀을 통하여 전기적으로 연결되는, 표시 장치.
  14. 제8 항에 있어서,
    상기 제2 팬아웃 라인에서 상기 제1 서브 라인, 상기 제2 서브 라인, 및 상기 제3 서브 라인 각각은 일 방향으로 연장되고,
    상기 제1 서브 라인은 상기 일 방향과 교차하는 방향으로의 폭이 상기 제2 및 제3 서브 라인들 보다 큰, 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 팬아웃 라인에서 상기 제1 서브 라인과 상기 제2 서브 라인의 중첩 영역의 크기는 상기 제2 서브 라인과 상기 제3 서브 라인의 중첩 영역의 크기와 상이한, 표시 장치.
  16. 제14 항에 있어서,
    상기 제2 팬아웃 라인에서 상기 제2 서브 라인은 상기 제1 및 제2 절연층들을 사이에 두고 상기 제1 서브 라인과 완전히 중첩하는, 표시 장치.
  17. 제12 항에 있어서,
    제1 팬아웃 라인에서 상기 제1 서브 라인, 상기 제2 서브 라인, 및 상기 제3 서브 라인은 상기 일 방향으로 경사진 사선 방향으로 연장되는, 표시 장치.
  18. 제7 항에 있어서,
    상기 비표시 영역에 위치하며 상기 제1 및 제2 팬아웃 라인들 각각과 전기적으로 연결된 구동부; 및
    상기 구동부와 전기적으로 연결되어 상기 화소들 각각으로 데이터 신호를 전달하는 데이터 라인들을 더 포함하고,
    상기 제1 및 제2 팬아웃 라인들 각각의 상기 제3 서브 라인은 상기 데이터 라인들 중 대응하는 데이터 라인과 일체로 제공되는, 표시 장치.
  19. 복수의 화소들이 배치된 표시 영역과, 복수의 패드들이 배치된 패드 영역 및 상기 표시 영역과 상기 패드 영역 사이에 위치한 팬아웃 영역을 포함한 비표시 영역을 포함한 기판;
    상기 팬아웃 영역에 위치한 적어도 하나의 제1 팬아웃 라인;
    상기 팬아웃 영역에 위치하며, 상기 제1 팬아웃 라인과 전기적으로 분리된 적어도 하나의 제2 팬아웃 라인;
    상기 기판 상에 순차적으로 배치된 제1, 제2, 및 제3 절연층들; 및
    상기 기판과 상기 제1 절연층 사이에 배치된 제1 도전층, 상기 제2 절연층 상에 배치된 제2 도전층, 및 상기 제3 절연층 상에 배치된 제3 도전층을 포함하고,
    상기 제1 팬아웃 라인은 상기 제2 팬아웃 라인보다 상기 비표시 영역의 가장 자리에 인접하게 위치하고,
    상기 제1 및 제2 팬아웃 라인들 각각은 서로 상이한 층에 제공되며 전기적으로 연결된 제1 서브 라인, 제2 서브 라인, 및 제3 서브 라인이 적층된 다중층의 적층 구조를 포함하고,
    상기 제1 및 제2 팬아웃 라인들 각각에서, 상기 제1 서브 라인과 상기 제2 서브 라인은 서로 중첩하고, 상기 제2 서브 라인과 상기 제3 서브 라인은 서로 중첩하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 서브 라인과 상기 제2 서브 라인의 중첩 영역은 상기 제2 서브 라인과 상기 제3 서브 라인의 중첩 영역과 상이한 크기를 갖는, 표시 장치.
KR1020210119899A 2021-09-08 2021-09-08 표시 장치 KR20230037113A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210119899A KR20230037113A (ko) 2021-09-08 2021-09-08 표시 장치
US17/886,245 US20230070620A1 (en) 2021-09-08 2022-08-11 Display device
CN202210990601.6A CN115802817A (zh) 2021-09-08 2022-08-18 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210119899A KR20230037113A (ko) 2021-09-08 2021-09-08 표시 장치

Publications (1)

Publication Number Publication Date
KR20230037113A true KR20230037113A (ko) 2023-03-16

Family

ID=85385264

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210119899A KR20230037113A (ko) 2021-09-08 2021-09-08 표시 장치

Country Status (3)

Country Link
US (1) US20230070620A1 (ko)
KR (1) KR20230037113A (ko)
CN (1) CN115802817A (ko)

Also Published As

Publication number Publication date
CN115802817A (zh) 2023-03-14
US20230070620A1 (en) 2023-03-09

Similar Documents

Publication Publication Date Title
US10720606B2 (en) Display device having pixel including a first region in which a pixel circuit is disposed
EP3968383A1 (en) Pixel and display device comprising same
KR20220006164A (ko) 표시 장치
KR20220067647A (ko) 표시 장치
KR20210132259A (ko) 화소, 이를 구비한 표시 장치, 및 그의 제조 방법
US11450268B2 (en) Display device and fabricating method for display device
KR20220143225A (ko) 화소 및 이를 구비한 표시 장치
KR20210141828A (ko) 화소 및 이를 구비한 표시 장치
US11882728B2 (en) Multi-screen display device for reducing a non-display area between display panels, and manufacturing method thereof
KR20210005362A (ko) 표시장치
KR20220053766A (ko) 표시 장치 및 그의 제조 방법
KR20220002797A (ko) 화소 및 이를 구비한 표시 장치
KR20220007818A (ko) 표시 장치
KR20230020627A (ko) 표시 장치
KR20230037113A (ko) 표시 장치
KR20230056859A (ko) 표시 장치 및 그의 제조 방법
KR20220067649A (ko) 표시 장치
KR20220010682A (ko) 표시 장치 및 그의 제조 방법
KR20210150642A (ko) 화소 및 이를 구비한 표시 장치
CN220934085U (zh) 显示装置
EP4239447A2 (en) Display device
US20230276583A1 (en) Display device
KR20220054508A (ko) 표시 장치 및 그의 제조 방법
US20230299120A1 (en) Display device and manufacturing method therefor
KR20220007775A (ko) 표시 장치 및 그의 제조 방법