CN220934085U - 显示装置 - Google Patents
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Abstract
显示装置包括配置在基板上的多个像素。所述多个像素分别包括：第一导电层，包括在所述基板上彼此间隔开来配置的第一导电图案、第二导电图案和第三导电图案；第一绝缘层和第二绝缘层，依次层叠在所述第一导电层上；第二导电层，配置在所述第二绝缘层上，包括彼此间隔开的第一电源布线、第二电源布线和连接图案；第三绝缘层和第四绝缘层，依次层叠在所述第二导电层上；第三导电层，配置在所述第四绝缘层上，包括彼此间隔开的多个第一对齐电极和多个第二对齐电极；以及发光元件，配置在所述多个第一对齐电极和所述多个第二对齐电极上。所述多个第一对齐电极之中的至少一个与所述第一导电图案、所述第二导电图案和所述第三导电图案之中的一个电连接。
Description
技术领域
本实用新型涉及显示装置。
背景技术
近几年，随着高度关心信息显示，正在持续进行对于显示装置的研究和开发。
实用新型内容
本实用新型的目的在于，提供一种可以提高可靠性的显示装置。
实施例涉及的显示装置可以包括配置在基板上的多个像素。所述多个像素分别可以包括：第一导电层，包括在所述基板上彼此间隔开来配置的第一导电图案、第二导电图案和第三导电图案；第一绝缘层和第二绝缘层，依次层叠在所述第一导电层上；第二导电层，配置在所述第二绝缘层上，包括彼此间隔开的第一电源布线、第二电源布线和连接图案；第三绝缘层和第四绝缘层，依次层叠在所述第二导电层上；第三导电层，配置在所述第四绝缘层上，包括彼此间隔开的多个第一对齐电极和多个第二对齐电极；以及发光元件，配置在所述多个第一对齐电极和所述多个第二对齐电极上。所述多个第一对齐电极之中的至少一个可以与所述第一导电图案、所述第二导电图案和所述第三导电图案之中的一个导电图案电连接。
在实施例中，可以是，所述第一绝缘层和所述第二绝缘层可以包括使所述第一导电图案、所述第二导电图案和所述第三导电图案露出的第一贯通孔、第二贯通孔和第三贯通孔。可以是，所述第三绝缘层和所述第四绝缘层包括使所述第一电源布线露出的第一通孔、使所述第二电源布线露出的第二通孔以及使所述连接图案露出的第三通孔。
在实施例中，可以是，所述第一电源布线位于所述第一导电图案上而与所述第一导电图案重叠，所述第二电源布线位于所述第二导电图案上而与所述第二导电图案重叠，所述连接图案位于所述第三导电图案上而与所述第三导电图案重叠。
在实施例中，可以是，所述第一电源布线贯通所述第一贯通孔而与所述第一导电图案电连接，所述第二电源布线贯通所述第二贯通孔而与所述第二导电图案电连接，所述连接图案贯通所述第三贯通孔而与所述第三导电图案电连接。
在实施例中，可以是，所述多个像素分别包括第一子像素、第二子像素和第三子像素。可以是，所述第一子像素、所述第二子像素和所述第三子像素分别包括所述多个第一对齐电极之中的一个第一对齐电极以及所述多个第二对齐电极之中的夹着所述一个第一对齐电极的两个第二对齐电极。
在实施例中，可以是，所述第二子像素的所述一个第一对齐电极的一区域贯通所述第一通孔而与所述第一电源布线电连接，所述第二子像素的所述一个第一对齐电极的另一区域贯通所述第三通孔而与所述连接图案电连接，所述第一子像素的所述两个第二对齐电极之中与所述第二子像素相邻的一个第二对齐电极贯通所述第二通孔而与所述第二电源布线电连接。
在实施例中，可以是，所述一个第二对齐电极与所述第二子像素的所述两个第二对齐电极之中的一个电连接。
在实施例中，可以是，所述第二子像素的所述一个第一对齐电极通过所述第三通孔、所述连接图案以及所述第三贯通孔而与所述第三导电图案电连接。
在实施例中，可以是，所述第三导电图案包括在第一方向上延伸的第一部分以及与所述第一部分不同的在第二方向上延伸的第二部分。可以是，在所述第三通孔内，所述一个第一对齐电极具有与所述第三导电图案的所述第一部分及所述第二部分对应的形状。
在实施例中，可以是，所述第一子像素、所述第二子像素和所述第三子像素分别包括由所述第一导电层构成的下部金属图案以及由所述第二导电层构成且夹着所述第一绝缘层和所述第二绝缘层而位于所述下部金属图案上的上部电极。可以是，所述下部金属图案和所述上部电极形成储能电容器。
在实施例中，可以是，所述第三导电图案与所述第二子像素的所述下部金属图案形成为一体。
在实施例中，可以是，所述第二子像素的所述一个第一对齐电极通过所述第一通孔、所述第一电源布线及所述第一贯通孔而与所述第一导电图案电连接。
在实施例中，可以是，在所述第一通孔内，所述一个第一对齐电极具有与所述第一导电图案对应的形状。
在实施例中，可以是，所述第一导电图案包括在第一方向上延伸的第一部分以及在与所述第一方向不同的第二方向上延伸的第二部分。
在实施例中，可以是，所述第一子像素的所述一个第二对齐电极通过所述第二通孔、所述第二电源布线和所述第二贯通孔而与所述第二导电图案电连接。
在实施例中，可以是，在所述第二通孔内，所述一个第二对齐电极具有与所述第二导电图案对应的形状。
在实施例中，可以是，所述第二导电图案包括在第一方向上延伸的第一部分以及在与所述第一方向不同的第二方向上延伸的第二部分。
在实施例中，可以是，所述第一导电图案和所述第二导电图案是浮置图案。
在实施例中，可以是，所述多个像素分别还包括：坝部，配置在所述多个第一对齐电极和所述多个第二对齐电极上；第五绝缘层，配置在所述坝部上，包括使所述第一对齐电极的一区域露出的第一接触孔以及使所述第二对齐电极的一区域露出的第二接触孔；绝缘图案，配置在所述第五绝缘层上，使所述发光元件的第一端部和第二端部露出；以及第四导电层，在所述绝缘图案上包括彼此间隔开来配置的第一电极和第二电极。可以是，所述第一电极贯通所述第一接触孔而与所述第一对齐电极电连接，所述第二电极贯通所述第二接触孔而与所述第二对齐电极电连接。
实施例涉及的显示装置可以包括：基板，包括显示区域和非显示区域；以及至少一个像素，位于所述显示区域中，包括分别具有发光区域和不发光区域的第一子像素、第二子像素和第三子像素。所述像素可以包括：第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层，依次层叠在所述基板上；第一导电图案、第二导电图案和第三导电图案，位于所述基板与所述第一绝缘层之间且彼此间隔开；半导体层，位于所述第一绝缘层与所述第二绝缘层之间；第一电源布线、第二电源布线和连接图案，位于所述第二绝缘层与所述第三绝缘层之间且彼此间隔开；第一对齐电极和第二对齐电极，配置在所述第四绝缘层上且彼此间隔开；发光元件，至少在所述发光区域中配置在所述第一对齐电极和所述第二对齐电极上；以及第一电极和第二电极，位于所述发光元件上且与所述发光元件电连接。
在实施例中，可以是，所述第一绝缘层和所述第二绝缘层包括：第一贯通孔，使所述第一导电图案露出；第二贯通孔，使所述第二导电图案露出；以及第三贯通孔，使所述第三导电图案露出。可以是，所述第三绝缘层和所述第四绝缘层包括：第一通孔，使所述第一电源布线露出；第二通孔，使所述第二电源布线露出；以及第三通孔，使所述连接图案露出。
在实施例中，可以是，所述第一对齐电极与所述第一导电图案、所述第二导电图案及所述第三导电图案之中的至少一个导电图案电连接。
(实用新型效果)
根据实施例，在多个通孔和所述多个通孔附近，由第一导电层构成的第一构成、由第二导电层构成的第二构成以及由第三导电层构成的第三构成(或对齐电极)被设置成彼此重叠，从而层叠在所述多个通孔附近的构成可以具有缓慢的台阶覆盖率。由此，可以更稳定地电连接分别位于所述多个通孔的上部的第三构成和被对应的通孔露出的第二构成，从而可以提高显示装置的可靠性。
实施例涉及的效果并不限于以上例示的内容，在本说明书内包括更多的效果。
附图说明
图1是表示实施例涉及的发光元件的示意性立体图。
图2是图1的发光元件的示意性剖视图。
图3是表示实施例涉及的显示装置的示意性平面图。
图4是图3所示的显示面板的示意性剖视图。
图5是表示图3所示的各个像素所包括的构成要素的电连接关系的示意性电路图。
图6是表示实施例涉及的像素的像素电路层的示意性平面图。
图7是沿着图6的Ⅰ～Ⅰ′线的示意性剖视图。
图8是表示实施例涉及的像素的显示元件层的示意性平面图。
图9是表示图8的第一子像素的示意性平面图。
图10是沿着图9的Ⅱ～Ⅱ′线的示意性剖视图。
图11是沿着图9的Ⅲ～Ⅲ′线的示意性剖视图。
图12是表示在图6的像素中包括对齐电极的像素的示意性平面图。
图13a是表示图12的EA1部分的示意性放大图。
图13b是用显微镜放大了图13a的A区域的图像的示意图。
图14是沿着图12的Ⅳ～Ⅳ′线的示意性剖视图。
图15a和图15b是表示图12的EA2部分的示意性放大图。
图16a和图16b是表示图12的EA3部分的示意性放大图。
具体实施方式
本实用新型可以实现各种变更且可以具有各种形态，在附图中例示特定实施例，在此进行详细说明。但是，这并不是要将本实用新型限定于特定的公开形态，应理解为包括本实用新型的技术范围所包括的所有变更、等同物以及代替物。
说明各附图的同时，对于类似的构成要素使用了类似的符号。在附图中，为了明确说明本实用新型，比实际情况放大示出了结构物的尺寸。第一、第二等用语可以用于说明各种构成要素，但是所述的构成要素不应限于所述的用语。仅为了将一个构成要素区别于其他构成要素的目的而使用所述的用语。例如，在不超出本实用新型的权利范围的同时，第一构成要素可以被命名为第二构成要素，类似地，第二构成要素也可以被命名为第一构成要素。
在本申请中，“包括”或者“具有”等用语应理解为是指代说明书上记载的特征、数字、步骤、操作、构成要素、部件或者它们的组合的存在，并不是事先排除一个或者其以上的其他特征、数字、步骤、操作、构成要素、部件或者它们的组合的存在或附加可能性。此外，在层、膜、区域、板等部分位于其他部分上的情况下，不仅包括直接位于其他部分上的情况，还包括其间包括其他部分的情况。此外，在本说明书中，在层、膜、区域、板等部分形成在其他部分上(on)的情况下，形成的方向并不限于上部方向，包括在侧面方向或下部方向上形成的情况。相反，在层、膜、区域、板等部分位于其他部分下的情况下，不仅包括直接位于其他部分下的情况，还包括其间存在其他部分的情况。
在本申请中，在提及“某一构成要素(作为一例，是“第一构成要素”)与其他构成要素(作为一例，是“第二构成要素”)(功能性地或可进行通信地)连接((operatively orcommunicatively)coupled with/to)或者连接着(connected to)”时，应理解为所述某一构成要素与所述其他构成要素直接连接或者通过其他构成要素(作为一例，是“第三构成要素”)被连接。相反，在提及“某一构成要素(作为一例，是“第一构成要素”)与其他构成要素(作为一例，是“第二构成要素”)直接连接或者直接连接着”时，应理解为在所述某一构成要素与所述其他构成要素之间不存在其他构成要素(作为一例，是“第三构成要素”)。
以下，参照附图，详细说明本实用新型的优选实施例以及优选实施例以外的为了使本领域技术人员容易理解本实用新型的内容而所需的事项。在以下的说明中，单数的表述在文中没有明确指出仅包括单数的情况下还包括多数的表述。
图1是表示实施例涉及的发光元件LD的示意性的立体图，图2是图1的发光元件LD的示意性的剖视图。
参照图1和图2，发光元件LD可以包括第一半导体层11、第二半导体层13以及介于第一半导体层11与第二半导体层13之间的活性层12。作为一例，发光元件LD可以被实现为依次层叠了第一半导体层11、活性层12和第二半导体层13的发光层叠体(或层叠图案)。发光元件LD的种类和/或形状并不限于图1所示的实施例。
发光元件LD可以被设置为在一方向上延伸的形状。若将发光元件LD的延伸方向称为长度方向，则发光元件LD可以包括沿着长度方向彼此相向的第一端部EP1和第二端部EP2。在发光元件LD的第一端部EP1可以设置第一半导体层11和第二半导体层13之中的一个半导体层，在发光元件LD的第二端部EP2可以设置第一半导体层11和第二半导体层13之中的其余半导体层。作为一例，在发光元件LD的第一端部EP1可以设置第二半导体层13，在该发光元件LD的第二端部EP2可以设置第一半导体层11。
发光元件LD可以被设置为各种形状。作为一例，如图1所示，发光元件LD可以具有在长度方向上长(或纵横比大于1)的杆形状(rod-like shape)、棒形状(bar-like shape)或柱形状。作为其他例，发光元件LD可以具有在长度方向上短(或纵横比小于1)的杆形状、棒形状或柱形状。作为又一例，发光元件LD可以具有纵横比为1的杆形状、棒形状或柱形状。
这种发光元件LD作为一例可以包括制作成超小型的发光二极管(light emittingdiode，LED)，该发光二极管小到具有纳米级别(nano scale)(或纳米)至微米级别(microscale)(或微米)程度的直径D和/或长度L的程度。
在发光元件LD为沿着长度方向长(即，纵横比大于1)的情况下，发光元件LD的直径D可以是0.5μm至6μm程度，其长度L可以是1μm至10μm程度。但是，发光元件LD的直径D和长度L并不限于此，发光元件LD的大小可以变更为符合于适用发光元件LD的照明装置或自发光显示装置的要求条件(或设计条件)。
第一半导体层11作为一例可以包括至少一个n型半导体层。例如，第一半导体层11可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN之中的任一种半导体材料，可以是掺杂了如Si、Ge、Sn等这样的第一导电性掺杂剂(或n型掺杂剂)的n型半导体层。但是，构成第一半导体层11的物质并不限于此，除此以外也可以由各种物质构成第一半导体层11。
活性层12可以配置在第一半导体层11上，可以形成为单一或多重量子阱(quantumwells)结构。作为一例，在活性层12形成为多重量子阱结构的情况下，所述活性层12可以是以阻挡层(barrier layer，未图示)、压力强化层(strain reinforcing layer)和阱层(well layer)作为一个单元周期性地反复层叠的结构。但是，活性层12的结构并不限于上述的实施例。
活性层12可以射出具有400nm至900nm的波长的光，可以使用双异质结构(doublehetero structure)。在实施例中，也可以沿着发光元件LD的长度方向在活性层12的上部和/或下部形成掺杂了导电性掺杂剂的包覆层(clad layer)。作为一例，包覆层可以由AlGaN层或InAlGaN层形成。根据实施例，在形成活性层12时可以利用AlGaN、InAlGaN等物质，除此以外也可以由各种物质构成活性层12。活性层12可以包括与第一半导体层11接触的第一面以及与第二半导体层13接触的第二面。
若向发光元件LD的第一端部EP1和第二端部EP2施加预定电压以上的电场，则在活性层12中电子-空穴对结合的同时发光元件LD会发光。利用这种原理来控制发光元件LD的发光，从而可以将发光元件LD用作如显示装置的像素这样的各种发光装置的光源(或发光源)。
第二半导体层13可以配置在活性层12的第二面上，包括与第一半导体层11不同类型的半导体层。作为一例，第二半导体层13可以包括至少一个p型半导体层。例如，第二半导体层13可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN之中的至少一种半导体材料，可以包括掺杂了如Mg、Zn、Ca、Sr、Ba等这样的第二导电性掺杂剂(或p型掺杂剂)的p型半导体层。但是，构成第二半导体层13的物质并不限于此，除此以外也可以由各种物质构成第二半导体层13。
在实施例中，第一半导体层11和第二半导体层13可以在发光元件LD的长度方向上具有彼此不同的厚度。作为一例，沿着发光元件LD的长度方向，第一半导体层11可以具有比第二半导体层13相对厚的厚度。
在图1和图2中示出了第一半导体层11和第二半导体层13分别由一层构成的情况，但是并不限于此。在实施例中，根据活性层12的物质，第一半导体层11和第二半导体层13分别还可以包括一个以上的层，作为一例还可以包括包覆层和/或TSBR(tensile strainbarrier reducing，拉伸应变减小)层。TSBR层可以是配置在晶格结构不同的半导体层之间而起到用于减小晶格常数(lattice constant)差的缓冲作用的压力(strain)缓和层。TSBR层可以由如p-GaInP、p-AlInP、p-AlGaInPd等这样的p型半导体层构成，但是并不限于此。
根据实施例，发光元件LD除了上述的第一半导体层11、活性层12和第二半导体层13以外还可以进一步包括配置在所述第二半导体层13的上部的接触电极(未图示，以下称为“第一接触电极”)。此外，根据其他实施例，发光元件LD还可以进一步包括配置在第一半导体层11的一端的另一接触电极(未图示，以下称为“第二接触电极”)。
第一接触电极和第二接触电极分别可以是欧姆(ohmic)接触电极，但是并不限于此。根据实施例，第一接触电极和第二接触电极可以是肖特基(schottky)接触电极。第一接触电极和第二接触电极可以包括导电性物质。例如，第一接触电极和第二接触电极可以包括单独或混合铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)和它们的氧化物或合金等来加以使用的不透明金属，但是并不限于此。根据实施例，第一接触电极和第二接触电极还可以包括如铟锡氧化物(indium tin oxide，ITO)、铟锌氧化物(indium zinc oxide，IZO)、锌氧化物(zinc oxide，ZnOx)、铟镓锌氧化物(indium gallium zinc oxide，IGZO)或铟锡锌氧化物(indium tin zinc oxide，ITZO)这样的透明导电性氧化物。在此，锌氧化物(ZnOx)可以是氧化锌(ZnO)和/或过氧化锌(ZnO2)。
第一接触电极和第二接触电极所包括的物质可以彼此相同或不同。第一接触电极和第二接触电极实质上可以透明或半透明。由此，由发光元件LD生成的光可以分别透过第一接触电极和第二接触电极而被射出到发光元件LD的外部。根据实施例，在由发光元件LD生成的光不透过第一接触电极和第二接触电极而是通过除了所述发光元件LD的两端部(作为一例，第一端部EP1和第二端部EP2)以外的区域被射出到所述发光元件LD的外部的情况下，所述第一接触电极和所述第二接触电极也可以包括不透明金属。
在实施例中，发光元件LD还可以包括绝缘膜14。但是，根据实施例，绝缘膜14也可以被省略，还可以被设置成仅覆盖第一半导体层11、活性层12和第二半导体层13之中的一部分。
绝缘膜14可以防止活性层12可能与除了第一半导体层11和第二半导体层13以外的传导性物质接触而产生的短路。此外，绝缘膜14可以最小化发光元件LD的表面缺陷来提高发光元件LD的寿命和发光效率。此外，在密集地配置多个发光元件LD的情况下，绝缘膜14可以防止可能会在发光元件LD之间产生的不期望的短路。若活性层12可以防止与外部的传导性物质发生短路，则并不限定是否具备绝缘膜14。
绝缘膜14可以被设置成包围包括第一半导体层11、活性层12和第二半导体层13的发光层叠体的整个外周面的形态。
在上述的实施例中，说明了绝缘膜14被设置成包围第一半导体层11、活性层12和第二半导体层13各自的外周面的整体的形态，但是并不限于此。根据实施例，在发光元件LD包括第一接触电极的情况下，绝缘膜14可以包围第一半导体层11、活性层12、第二半导体层13和第一接触电极各自的外周面的整体。此外，根据其他实施例，绝缘膜14也可以不包围所述第一接触电极的整个外周面、或者仅包围所述第一接触电极的外周面的一部分且不包围所述第一接触电极的外周面的其余部分。此外，根据实施例，在发光元件LD的第一端部EP1配置第一接触电极且在所述发光元件LD的第二端部EP2配置第二接触电极的情况下，绝缘膜14也可以使所述第一接触电极和所述第二接触电极各自的至少一区域露出。
绝缘膜14可以包括透明的绝缘物质。例如，绝缘膜14可以包括选自由硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氧化物(AlOx)、钛氧化物(TiOx)、铪氧化物(HfOx)、锶钛氧化物(SrTiOx)、钴氧化物(CoxOy)、镁氧化物(MgO)、锌氧化物(ZnOx)、钌氧化物(RuOx)、镍氧化物(NiO)、钨氧化物(WOx)、钽氧化物(TaOx)、钆氧化物(GdOx)、锆氧化物(ZrOx)、镓氧化物(GaOx)、钒氧化物(VxOy)、ZnO:Al、ZnO:B、InxOy:H、铌氧化物(NbxOy)、氟化镁(MgFX)、氟化铝(AlFx)、铝基有机无机复合(Alucone)高分子膜、钛氮化物(TiN)、钽氮化物(TaN)、铝氮化物(AlNx)、镓氮化物(GaN)、钨氮化物(WN)、铪氮化物(HfN)、铌氮化物(NbN)、钆氮化物(GdN)、锆氮化物(ZrN)和钒氮化物(VN)等形成的组中的一种以上的绝缘物质，但是并不限于此，可以将具有绝缘性的各种材料用作所述绝缘膜14的材料。
绝缘膜14可以被设置成单一膜的形态或者被设置成包括双重膜的多重膜的形态。作为一例，在绝缘膜14由包括依次层叠的第一层和第二层的双层构成的情况下，所述第一层和所述第二层可以由彼此不同的物质(或材料)构成且可以通过不同的工序形成。根据实施例，所述第一层和所述第二层也可以包括相同的物质而通过连续的工序形成。
根据实施例，发光元件LD也可以通过芯体-壳体(core-shell)结构的发光图案来实现。在该情况下，上述的第一半导体层11可以位于发光元件LD的芯体(core)(即，中间(或中央))，活性层12可以被设置和/或形成为包围所述第一半导体层11的外周面的形态，第二半导体层13可以被设置和/或形成为包围所述活性层12的形态。此外，发光元件LD还可以包括包围所述第二半导体层13的至少一侧的接触电极(未图示)。此外，根据实施例，发光元件LD还可以包括设置在芯体-壳体结构的发光图案的外周面且包括透明的绝缘物质的绝缘膜14。由芯体-壳体结构的发光图案实现的发光元件LD可以通过生长方式制造。
上述的发光元件LD可以被用作各种显示装置的发光源(或光源)。发光元件LD可以经过表面处理过程来制造。例如，在将多个发光元件LD混合到流动性溶液(或溶剂)中来供给到各个像素区域(作为一例，是各像素的发光区域或各子像素的发光区域)时，可以对各个发光元件LD进行表面处理使得所述多个发光元件LD不会不均匀地凝聚在所述溶液内并且可以被均匀地喷射。
图3是表示实施例涉及的显示装置DD的示意性平面图，图4是图3所示的显示面板DP的示意性剖视图。
在图3和图4中，为了便于说明，以显示图像的显示区域DA为中心简单示出了显示装置DD(尤其是，所述显示装置DD具备的显示面板DP)的结构。显示装置DD可以是具有第一方向DR1上的短边和第二方向DR2上的长边的四边形形状，但是显示装置DD的形状并不限于此。
显示装置DD只要是如智能电话、电视机、平板PC、移动电话、视频电话、电子书阅读器、台式PC、便携式PC、笔记本计算机、工作站、服务器、PDA、PMP(portable multimediaplayer)、MP3播放器、医疗设备、相机或可穿戴装置等这样至少在一面适用了显示面的电子装置就可以适用实施例。
参照图1至图4，显示装置DD可以根据驱动发光元件LD的方式而分类为被动矩阵型(passive matrix type)显示装置和主动矩阵型(active matrix type)显示装置。作为一例，在以主动矩阵型实现显示装置DD的情况下，各个像素PXL可以包括控制向发光元件LD供给的电流量的驱动晶体管以及向所述驱动晶体管传递数据信号的开关晶体管等。
显示面板DP(或显示装置DD)可以包括基板SUB以及设置在基板SUB上的多个像素PXL。各个像素PXL可以包括至少一个发光元件LD。
基板SUB可以包括透明绝缘物质而使光透过。基板SUB可以是刚性(rigid)基板或柔性(flexible)基板。
刚性基板例如可以是玻璃基板、石英基板、玻璃陶瓷基板和晶质玻璃基板之中的一个。
柔性基板可以是包括高分子有机物的膜基板和塑料基板之中的一个。例如，柔性基板可以包括聚苯乙烯(polystyrene)、聚乙烯醇(polyvinyl alcohol)、聚甲基丙烯酸甲酯(Polymethyl methacrylate)、聚醚砜(polyethersulfone)、聚丙烯酸酯(polyacrylate)、聚醚酰亚胺(polyetherimide)、聚萘二甲酸乙二醇酯(polyethylenenaphthalate)、聚对苯二甲酸乙二醇酯(polyethylene terephthalate)、聚苯硫醚(polyphenylene sulfide)、聚芳酯(polyarylate)、聚酰亚胺(polyimide)、聚碳酸酯(polycarbonate)、三醋酸纤维素(triacetate cellulose)和醋酸丙酸纤维素(celluloseacetate propionate)之中的至少一种。
基板SUB的一区域可以被设置为显示区域DA而配置有多个像素PXL，所述基板SUB的其余区域可以被设置为非显示区域NDA。作为一例，基板SUB可以包括：显示区域DA，包括配置各个像素PXL的多个像素区域PXA；以及非显示区域NDA，配置在显示区域DA的周边(或与显示区域DA相邻)。
非显示区域NDA可以被设置成与显示区域DA相邻。非显示区域NDA可以设置在显示区域DA的至少一侧。作为一例，非显示区域NDA可以包围显示区域DA的周围(或边缘位置)。在非显示区域NDA中可以设置与各个像素PXL连接的布线部以及与布线部连接且用于驱动所述像素PXL的驱动部。
各个像素PXL可以设置在基板SUB上的显示区域DA内。在实施例中，多个像素PXL可以以条纹排列结构等排列在显示区域DA中，但是并不限于此。
各个像素PXL可以包括位于基板SUB上的像素电路层PCL、显示元件层DPL和光学层LCL。
在像素电路层PCL中可以配置设置在基板SUB上且包括多个晶体管以及与所述多个晶体管电连接的多个信号布线的像素电路(参照图5的“PXC”)。例如，各个晶体管可以是夹着绝缘层依次层叠了半导体层、栅电极、第一端子和第二端子的形态。半导体层可以包括非晶硅(amorphous silicon)、多晶硅(poly silicon)、低温多晶硅(low temperaturepoly silicon)、有机半导体和/或氧化物半导体。栅电极、第一端子(或源电极)和第二端子(或漏电极)可以包括铝(Al)、铜(Cu)、钛(Ti)和钼(Mo)之中的一种，但是并不限于此。此外，像素电路层PCL可以包括一个以上的绝缘层。
在像素电路层PCL上可以配置显示元件层DPL。在显示元件层DPL中可以设置包括射出光的发光元件LD的发光部(参照图4的“EMU”)。在所述发光部EMU中可以配置彼此间隔开的第一对齐电极(或第一对齐布线)和第二对齐电极(或第二对齐布线)。在所述第一对齐电极与所述第二对齐电极之间可以配置发光元件LD。
在显示元件层DPL上可以配置光学层LCL。光学层LCL可以将从发光元件LD射出的光变换为具有出色的色再现性的光来射出，从而可以提高各像素PXL的出光效率。根据实施例，光学层LCL可以包括色变换层和滤色器等，但是并不限于此。
图5是表示图3所示的各个像素PXL所包括的构成要素的电连接关系的示意性电路图。
例如，图5根据实施例示出了可以适用于有源矩阵型显示装置的像素PXL(或子像素SPX)所包括的构成要素的电连接关系。但是，各像素PXL(或子像素SPX)的构成要素的连接关系并不限于此。
参照图1至图5，子像素SPX(或像素PXL)可以包括生成与数据信号对应的亮度的光的发光部EMU。此外，子像素SPX还可以选择性地包括用于驱动发光部EMU的像素电路PXC。
例如，发光部EMU可以包括像素电路PXC、通过第一电源布线PL1而与第一驱动电源VDD电连接的第一电极(或第一像素电极)PE1、通过第二电源布线PL2而与第二驱动电源VSS电连接的第二电极(或第二像素电极)PE2以及电连接在第一电极PE1与第二电极PE2之间的多个发光元件LD。第一驱动电源VDD和第二驱动电源VSS可以具有彼此不同的电位以便能够使发光元件LD发光。作为一例，第一驱动电源VDD可以被设定为高电位电源，第二驱动电源VSS可以被设定为低电位电源。
在实施例中，发光部EMU可以包括至少一个串联端。各个串联端可以包括一对电极(作为一例，是两个电极)以及在所述一对电极之间正向连接的至少一个发光元件LD。在此，构成发光部EMU的串联端的数量以及构成各个串联端的发光元件LD的数量没有特别限制。作为一例，构成各个串联端的发光元件LD的数量可以彼此相同或不同，所述发光元件LD的数量没有特别限制。
例如，发光部EMU可以包括具备至少一个第一发光元件LD1的第一串联端SET1、具备至少一个第二发光元件LD2的第二串联端SET2、具备至少一个第三发光元件LD3的第三串联端SET3以及具备至少一个第四发光元件LD4的第四串联端SET4。
第一串联端SET1可以包括第一电极PE1、第一中间电极(或第一桥接电极)CTE1以及连接在第一电极PE1与第一中间电极CTE1之间的至少一个第一发光元件LD1。各个第一发光元件LD1可以在第一电极PE1与第一中间电极CTE1之间沿着正向连接。例如，第一发光元件LD1的第一端部EP1可以与第一电极PE1电连接，第一发光元件LD1的第二端部EP2可以与第一中间电极CTE1电连接。
第二串联端SET2可以包括第一中间电极CTE1、第二中间电极(或第二桥接电极)CTE2以及连接在第一中间电极CTE1与第二中间电极CTE2之间的至少一个第二发光元件LD2。各个第二发光元件LD2可以在第一中间电极CTE1与第二中间电极CTE2之间沿着正向连接。例如，第二发光元件LD2的第一端部EP1可以与第一中间电极CTE1电连接，第二发光元件LD2的第二端部EP2可以与第二中间电极CTE2电连接。
第三串联端SET3可以包括第二中间电极CTE2、第三中间电极(或第三桥接电极)CTE3以及连接在第二中间电极CTE2与第三中间电极CTE3之间的至少一个第三发光元件LD3。各个第三发光元件LD3可以在第二中间电极CTE2与第三中间电极CTE3之间沿着正向连接。例如，第三发光元件LD3的第一端部EP1可以与第二中间电极CTE2电连接，第三发光元件LD3的第二端部EP2可以与第三中间电极CTE3电连接。
第四串联端SET4可以包括第三中间电极CTE3、第二电极PE2以及连接在第三中间电极CTE3与第二电极PE2之间的至少一个第四发光元件LD4。各个第四发光元件LD4可以在第三中间电极CTE3与第二电极PE2之间沿着正向连接。例如，第四发光元件LD4的第一端部EP1可以与第三中间电极CTE3电连接，第四发光元件LD4的第二端部EP2可以与第二电极PE2电连接。
发光部EMU的第一个电极(作为一例，第一电极PE1)可以是发光部EMU的阳极。发光部EMU的最后一个电极(作为一例，第二电极PE2)可以是发光部EMU的阴极。
在以串并联结构连接多个发光元件LD的情况下，与仅并联连接相同数量的发光元件LD的情况相比，可以提高电力效率。此外，在以串并联结构连接了多个发光元件LD的子像素SPX中，即使在一部分串联端中发生了短路缺陷等，也可以通过其余串联端的发光元件LD表现出预定亮度，因此可以降低子像素SPX的暗点不良可能性。但是，并不限于此，也可以仅串联连接多个发光元件LD来构成发光部EMU，或者仅并联连接多个发光元件LD来构成发光部EMU。
多个发光元件LD分别可以包括经由至少一个电极(作为一例，是第一电极PE1)、像素电路PXC和/或第一电源布线PL1等而与第一驱动电源VDD电连接的第一端部(作为一例，是p型端部)EP1以及经由至少一个另一电极(作为一例，是第二电极PE2)及第二电源布线PL2等而与第二驱动电源VSS电连接的第二端部(作为一例，是n型端部)EP2。即，多个发光元件LD可以在第一驱动电源VDD与第二驱动电源VSS之间沿着正向被电连接。沿着正向连接的多个发光元件LD可以构成发光部EMU的有效光源。
根据实施例，发光部EMU除了构成各个有效光源的发光元件LD以外还可以报考至少一个非有效光源(作为一例，是逆方向发光元件LDr)。
发光部EMU的发光元件LD可以以与通过相应像素电路PXC供给的驱动电流对应的亮度发光。例如，在各个帧期间内，像素电路PXC可以向发光部EMU供给与相应帧数据的灰度值对应的驱动电流。供给至发光部EMU的驱动电流可以分开流向各个发光元件LD。由此，各个发光元件LD可以以在自身中流动的电流相应的亮度发光，同时发光部EMU可以射出与驱动电流对应的亮度的光。
像素电路PXC可以与像素PXL的扫描线Si及数据线Dj连接。此外，像素电路PXC可以与像素PXL的控制线CLi及感测线SENj连接。作为一例，在像素PXL配置在显示区域DA的第i行和第j列的情况下，所述像素PXL的像素电路PXC可以与显示区域DA的第i扫描线Si、第j数据线Dj、第i控制线CLi及第j感测线SENj连接。
像素电路PXC可以与相应子像素SPX的扫描线Si及数据线Dj连接。作为一例，在子像素SPX配置在显示区域DA的第i行和第j列的情况下，所述子像素SPX的像素电路PXC可以与显示区域DA的第i扫描线Si及第j数据线Dj连接。此外，所述像素电路PXC可以与显示区域DA的第i控制线CLi及第j感测线SENj连接。
上述的像素电路PXC可以包括第一晶体管T1至第三晶体管T3以及储能电容器Cst。
第一晶体管T1是用于控制施加到发光部EMU的驱动电流的驱动晶体管，可以电连接在第一驱动电源VDD与发光部EMU之间。具体而言，第一晶体管T1的第一端子可以通过第一电源布线PL1而与第一驱动电源VDD电连接，第一晶体管T1的第二端子可以与第二节点N2电连接，第一晶体管T1的栅电极可以与第一节点N1电连接。第一晶体管T1可以根据施加到第一节点N1的电压，控制从第一驱动电源VDD通过第二节点N2施加到发光部EMU的驱动电流的量。在实施例中，第一晶体管T1的第一端子可以是漏电极，第一晶体管T1的第二端子可以是源电极，但是并不限于此。根据实施例，也可以是第一端子为源电极且第二端子为漏电极。
第二晶体管T2是响应于扫描信号而选择子像素SPX且激活子像素SPX的开关晶体管，可以电连接在数据线(作为一例，第j数据线)Dj与第一节点N1之间。第二晶体管T2的第一端子可以与数据线Dj电连接，第二晶体管T2的第二端子可以与第一节点N1电连接，第二晶体管T2的栅电极可以与扫描线(作为一例，第i扫描线)Si电连接。第二晶体管T2的第一端子和第二端子是彼此不同的端子，例如，若第一端子是漏电极，则第二端子可以是源电极。
如上所述的第二晶体管T2可以在从扫描线Si供给栅极导通电压(作为一例，是低电平电压)的扫描信号时导通，从而电连接数据线Dj与第一节点N1。第一节点N1是第二晶体管T2的第二端子与第一晶体管T1的栅电极被电连接的地点，第二晶体管T2可以向第一晶体管T1的栅电极传递数据信号。
第三晶体管T3可以将第一晶体管T1电连接到感测线(作为一例，第j感测线)SENj，从而通过感测线SENj获得感测信号，利用感测信号来检测如第一晶体管T1的阈值电压等这样的子像素SPX的特性。对于子像素SPX的特性的信息可以利用于变换图像数据以便补偿子像素SPX之间的特性偏差。第三晶体管T3的第二端子可以与第一晶体管T1的第二端子电连接，第三晶体管T3的第一端子可以与感测线SENj电连接，第三晶体管T3的栅电极可以与控制线(作为一例，第i控制线)CLi电连接。此外，第三晶体管T3的第一端子可以与初始化电源电连接。第三晶体管T3是可以初始化第二节点N2的初始化晶体管，在从控制线CLi供给感测控制信号时导通，从而将初始化电源的电压传递到第二节点N2。由此，与第二节点N2电连接的储能电容器Cst的下部电极(或第一储能电极)LE可以被初始化。
储能电容器Cst可以包括下部电极(或第一储能电极)LE和上部电极(或第二储能电极)UE。下部电极LE可以与第二节点N2电连接，上部电极UE可以与第一节点N1电连接。这种储能电容器Cst在一帧期间内充电与供给至第一节点N1的数据信号对应的数据电压。由此，储能电容器Cst可以存储与第一晶体管T1的栅电极的电压和第二节点N2的电压之差相应的电压。
在图5中公开了第一晶体管T1至第三晶体管T3均为N型晶体管的实施例，但是并不限于此。例如，上述的第一晶体管T1至第三晶体管T3之中的至少一个也可以变更为P型晶体管。此外，在图5中公开了发光部EMU连接在像素电路PXC与第二驱动电源VSS之间的实施例，但是发光部EMU也可以连接在第一驱动电源VDD与像素电路PXC之间。
像素电路PXC的结构可以以各种方式变更来实施。作为一例，像素电路PXC还可以进一步包括如用于初始化第一节点N1的晶体管元件和/或用于控制发光元件LD的发光时间的晶体管元件等这样的至少一个晶体管元件或者如用于提升第一节点N1的电压的升压电容器等这样的其他电路元件。
在以下的实施例中，为了便于说明，用平面上的横向(或X轴方向)表示第一方向DR1，用平面上的纵向(或Y轴方向)表示第二方向DR2，用截面上的纵向表示第三方向DR3。
图6是表示实施例涉及的像素PXL的像素电路层PCL的示意性平面图，图7是沿着图6的Ⅰ～Ⅰ′线的示意性剖视图。
例如，图6和图7以配置像素PXL的像素区域PXA为中心示意性表示了对于像素电路层PCL的结构的实施例。
在图6和图7中，除了像素PXL所包括的构成要素以外，还可以将提供(或设置)所述的构成要素的区域包括在内指代为像素PXL。
参照图1至图7，像素PXL可以包括第一子像素SPX1、第二子像素SPX2以及第三子像素SPX3。
第一子像素SPX1可以包括第一像素电路PXC1和第一发光部(参照图8的“EMU1”)，第二子像素SPX2可以包括第二像素电路PXC2和第二发光部(参照图8的“EMU2”)，第三子像素SPX3可以包括第三像素电路PXC3和第三发光部(参照图8的“EMU3”)。
第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3可以构成像素PXL的像素电路PXC。第一发光部EMU1、第二发光部EMU2和第三发光部EMU3可以构成像素PXL的发光部EMU。
像素区域PXA可以包括设置第一像素电路PXC1的第一像素电路区域PXCA1、设置第二像素电路PXC2的第二像素电路区域PXCA2以及设置第三像素电路PXC3的第三像素电路区域PXCA3。此外，像素区域PXA可以包括从通过第一像素电路PXC1驱动的发光元件LD射出光的第一发光区域(参照图8的“EMA1”)、从通过第二像素电路PXC2驱动的发光元件LD射出光的第二发光区域(参照图8的“EMA2”)以及从通过第三像素电路PXC3驱动的发光元件LD射出光的第三发光区域(参照图8的“EMA3”)。所述第一发光区域EMA1可以是第一子像素SPX1的发光区域，所述第二发光区域EMA2可以是第二子像素SPX2的发光区域，所述第三发光区域EMA3可以是第三子像素SPX3的发光区域。
以下，在将第一子像素SPX1、第二子像素SPX2和第三子像素SPX3之中的至少一个子像素任意指代或者将两种以上的子像素统一进行指代时，称为“子像素SPX”或“多个子像素SPX”。
在像素PXL(或像素区域PXA)的基板SUB上可以配置像素电路层PCL和显示元件层DPL。
像素电路层PCL可以包括配置在基板SUB上的一个以上的绝缘层。作为一例，像素电路层PCL可以包括沿着第三方向DR3依次层叠在基板SUB上的第一绝缘层(或缓冲层)INS1、第二绝缘层(或栅极绝缘层)INS2、第三绝缘层(或钝化层)INS3以及第四绝缘层(或通孔层)INS4。
第一绝缘层INS1可以配置在基板SUB上的整个面上。第一绝缘层INS1可以防止杂质扩散到第一像素电路SPXC1、第二像素电路SPXC2和第三像素电路SPXC3所包括的晶体管T1、T2、T3。第一绝缘层INS1可以是包括无机材料的无机绝缘膜。第一绝缘层INS1可以包括硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiOxNy)之中的至少一种或者包括如铝氧化物(AlOx)这样的金属氧化物之中的至少一种。第一绝缘层INS1可以被设置为单一层或者也可以被设置为双层以上的多重层。在第一绝缘层INS1被设置为多重层的情况下，各层可以由彼此相同的材料形成或者由彼此不同的材料形成。第一绝缘层INS1也可以根据基板SUB的材料和工序条件等而被省略。
第二绝缘层INS2可以配置在第一绝缘层INS1上的整个面上。第二绝缘层INS2可以包括与上述的第一绝缘层INS1相同的物质或者在作为第一绝缘层INS1的构成物质例示的物质之中包括适合的(或选出的)物质。作为一例，第二绝缘层INS2可以是包括无机材料的无机绝缘膜。
第三绝缘层INS3可以设置和/或形成在第二绝缘层INS2上的整个面上。第三绝缘层INS3可以包括与第一绝缘层INS1相同的物质或者在作为第一绝缘层INS1的构成物质例示的物质之中包括适合的(或选出的)一种以上的物质。
第四绝缘层INS4可以设置和/或形成在整个第三绝缘层INS3上。第四绝缘层INS4可以是包括无机材料的无机绝缘膜或者包括有机材料的有机绝缘膜。无机绝缘膜例如可以包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)和铝氧化物(AlOx)之中的至少一种。有机绝缘膜例如可以包括丙烯酸系树脂(polyacrylates resin)、环氧系树脂(epoxy resin)、酚醛系树脂(phenolic resin)、聚酰胺系树脂(polyamides resin)、聚酰亚胺系树脂(polyimides rein)、不饱和聚酯系树脂(unsaturated polyesters resin)、聚苯醚系树脂(poly-phenylene ethers resin)、聚苯硫醚系树脂(poly-phenylenesulfides resin)和苯并环丁烯树脂(benzocyclobutene resin)之中的至少一种。在实施例中，第四绝缘层INS4可以是有机绝缘膜。
像素电路层PCL可以包括配置在上述的绝缘层之间的至少一个以上的导电层。作为一例，像素电路层PCL可以包括设置在基板SUB上的第一导电层CL1以及设置在第二绝缘层INS2上的第二导电层CL2。
在基板SUB上可以形成与像素PXL电连接的多个信号布线。多个信号布线可以向像素PXL传递信号(或电压)。作为一例，多个信号布线可以包括第一扫描线S1、第二扫描线S2、数据线D1、D2、D3、电源布线PL以及初始化电源布线IPL。
向第一扫描线S1可以选择性地施加扫描信号和控制信号。第一扫描线S1可以包括第1a扫描线S1a和第1b扫描线S1b。第1a扫描线S1a和第1b扫描线S1b可以沿着第二方向DR2延伸。第1a扫描线S1a和第1b扫描线S1b可以由第一导电层CL1形成。第一导电层CL1可以由包含钼(Mo)、铜(Cu)、铝(Al)、铬(Cr)、金(Au)、银(Ag)、钛(Ti)、镍(Ni)、钕(Nd)、铟(In)、锡(Sn)以及它们的氧化物或合金的单一层或多重层形成。
第1a扫描线S1a可以通过贯通第一绝缘层INS1和第二绝缘层INS2的接触孔而与第一追加导电图案ACP1电连接。第1b扫描线S1b可以通过贯通第一绝缘层INS1和第二绝缘层INS2的接触孔而与第二追加导电图案ACP2电连接。第一追加导电图案ACP1和第二追加导电图案ACP2分别可以由第二导电层CL2构成，沿着第二方向DR2延伸成与对应的第一扫描线S1重叠。
第1a扫描线S1a可以与第一追加导电图案ACP1电连接而被实现为双层结构。第1b扫描线S1b可以与第二追加导电图案ACP2电连接而被实现为双层结构。由此，第1a扫描线S1a和第1b扫描线S1b各自的布线电阻减小，可以减少信号失真。
向第二扫描线S2可以选择性地施加扫描信号和控制信号。第二扫描线S2可以沿着第一方向DR1延伸。第二扫描线S2可以由第二导电层CL2形成。第二导电层CL2可以包括与第一导电层CL1相同的物质或者在作为第一导电层CL1的构成物质例示的物质之中包括合适的(或选出的)一种以上的物质。
虽然未在附图中直接示出，但是第二扫描线S2可以通过接触孔而与第一扫描线S1电连接。
在实施例中，第二扫描线S2可以被设置成与第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3各自的第二晶体管T2的第二栅电极GE2为一体。作为一例，第二扫描线S2的一部分可以是第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3各自的第二晶体管T2的第二栅电极GE2。由此，第二扫描线S2可以与第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3各自的第二晶体管T2的第二栅电极GE2连接。
此外，第二扫描线S2可以被设置成与第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3各自的第三晶体管T3的第三栅电极GE3为一体。作为一例，第二扫描线S2的另一部分可以是第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3各自的第三晶体管T3的第三栅电极GE3。由此，第二扫描线S2可以与第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3各自的第三晶体管T3的第三栅电极GE3连接。
数据线D1、D2、D3可以沿着第二方向DR2延伸，包括在第一方向DR1上彼此间隔开的第一数据线D1、第二数据线D2以及第三数据线D3。向第一数据线D1、第二数据线D2和第三数据线D3分别可以施加数据信号。
第一数据线D1可以与第一像素电路PXC1的第二晶体管T2电连接，第二数据线D2可以与第二像素电路PXC2的第二晶体管T2电连接，第三数据线D3可以与第三像素电路PXC3的第二晶体管T2电连接。第一数据线D1、第二数据线D2和第三数据线D3分别可以由第一导电层CL1形成。
电源布线PL可以包括第一电源布线PL1和第二电源布线PL2。
第一电源布线PL1可以包括在第二方向DR2上延伸的第一垂直电源布线PL1a以及在第一方向DR1上延伸的第一水平电源布线PL1b。向第一电源布线PL1可以施加第一驱动电源VDD的电压。第一垂直电源布线PL1a和第一水平电源布线PL1b可以配置在不同的层，通过接触孔而彼此被电连接。例如，第一垂直电源布线PL1a可以由第一导电层CL1构成，第一水平电源布线PL1b可以由第二导电层CL2构成，通过接触孔而彼此被电连接。通过彼此连接的第一垂直电源布线PL1a和第一水平电源布线PL1b，第一电源布线PL1可以具有网格结构。
第一垂直电源布线PL1a可以通过贯通第一绝缘层INS1和第二绝缘层INS2的接触孔而与第三追加导电图案ACP3电连接。第三追加导电图案ACP3可以由第二导电层CL2构成。第一垂直电源布线PL1a可以与第三追加导电图案ACP3电连接而被实现为双层结构。由此，第一垂直电源布线PL1a的布线电阻减小，从而可以减少信号失真。
第二电源布线PL2可以包括在第二方向DR2上延伸的第二垂直电源布线PL2a以及在第一方向DR1上延伸的第二水平电源布线PL2b。向第二电源布线PL2可以施加第二驱动电源VSS的电压。第二垂直电源布线PL2a和第二水平电源布线PL2b可以配置在不同的层，通过接触孔而被电连接。例如，第二垂直电源布线PL2a可以由第一导电层CL1构成。通过彼此电连接的第二垂直电源布线PL2a和第二水平电源布线PL2b，第二电源布线PL2可以具有网格结构。
第二垂直电源布线PL2a可以通过贯通第一绝缘层INS1和第二绝缘层INS2的接触孔而与第四追加导电图案ACP4电连接。第四追加导电图案ACP4可以由第二导电层CL2构成。第二垂直电源布线PL2a可以与第四追加导电图案ACP4电连接而被实现为双层结构。由此，第二垂直电源布线PL2a的布线电阻减小，从而可以减少信号失真。
初始化电源布线IPL可以沿着第二方向DR2延伸。初始化电源布线IPL可以是参照图5说明的感测线(或第j感测线)SENj。向初始化电源布线IPL可以施加初始化电源的电压。在实施例中，初始化电源布线IPL可以由第一导电层CL1形成。初始化电源布线IPL可以通过第三连接图案CNP3而与第一像素电路PXC1的第三晶体管T3电连接，通过第九连接图案CNP9而与第二像素电路PXC2和第三像素电路PXC3各自的第三晶体管T3电连接。
第三连接图案CNP3可以由第二导电层CL2构成，被配置成与初始化电源布线IPL的一区域重叠。第三连接图案CNP3可以通过接触孔而与初始化电源布线IPL电连接。此外，第三连接图案CNP3可以通过对应的接触孔而与第一像素电路PXC1的第三晶体管T3电连接。
第九连接图案CNP9可以由第二导电层CL2构成，被配置成与初始化电源布线IPL的另一区域重叠。第九连接图案CNP9可以通过接触孔而与初始化电源布线IPL电连接。此外，第九连接图案CNP9可以通过对应的接触孔而与第二像素电路PXC2及第三像素电路PXC3各自的第三晶体管T3电连接。
上述的第一电源布线PL1、第二电源布线PL2、初始化电源布线IPL、第一扫描线S1和第二扫描线S2可以是在第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3中公共设置的公共构成。
第一像素电路PXC1可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3以及第一储能电容器Cst1。第二像素电路PXC2可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3以及第二储能电容器Cst2。第三像素电路PXC3可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3以及第三储能电容器Cst3。
第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3可以具有实质上相似或相同的结构。以下，以第一像素电路PXC1为代表进行说明，简化对于第二像素电路PXC2和第三像素电路PXC3的说明。
第一像素电路PXC1包括第一晶体管T1、第二晶体管T2、第三晶体管T3以及第一储能电容器Cst1。
第一晶体管T1可以包括第一栅电极GE1、第一有源图案ACT1、第一源电极SE1和第一漏电极DE1。
第一栅电极GE1可以通过接触孔而与第二晶体管T2的第二源电极SE2电连接。第一栅电极GE1可以由第二导电层CL2形成。
第一有源图案ACT1、第一源电极SE1和第一漏电极DE1可以是由多晶硅(polysilicon)、单晶硅(amorphous silicon)、氧化物半导体等形成的半导体图案。在实施例中，第一有源图案ACT1、第一源电极SE1和第一漏电极DE1可以位于第一绝缘层INS1与第二绝缘层INS2之间，是由氧化物半导体形成的半导体层SCP。第一有源图案ACT1、第一源电极SE1和第一漏电极DE1可以由未掺杂杂质或者掺杂了杂质的半导体层形成。
第一有源图案ACT1是与第一栅电极GE1重叠的区域，可以是第一晶体管T1的沟道区域。
第一源电极SE1可以由氧化物半导体构成，从而可以在形成第一栅电极GE1之后被掺杂杂质而具有导电性。第一源电极SE1可以与第一有源图案ACT1连接，可以通过接触孔而与第四连接图案CNP4电连接。
第四连接图案CNP4可以由第二导电层CL2构成。第四连接图案CNP4可以通过贯通第二绝缘层INS2的接触孔而与第一源电极SE1电连接，通过贯通所述第二绝缘层INS2的其他接触孔而与第三晶体管T3的第三源电极SE3电连接。在实施例中，第四连接图案CNP4可以通过贯通第一绝缘层INS1和第二绝缘层INS2的接触孔而与第一下部金属图案BML1电连接。
第一下部金属图案BML1可以由第一导电层CL1形成。第一下部金属图案BML1可以通过接触孔而与第四连接图案CNP4电连接。此外，第一下部金属图案BML1可以通过贯通第一绝缘层INS1和第二绝缘层INS2的接触孔而与第一连接图案CNP1电连接。
第一连接图案CNP1可以由第二导电层CL2构成。第一连接图案CNP1可以通过接触孔而与第一下部金属图案BML1电连接。此外，第一连接图案CNP1可以通过贯通第三绝缘层INS3和第四绝缘层INS4的对应的第三通孔VIH3而与显示元件层DPL的一部分构成电连接。
第一漏电极DE1可以由氧化物半导体构成，从而在形成第一栅电极GE1之后被掺杂杂质而具有导电性。第一漏电极DE1可以与第一有源图案ACT1连接，可以通过接触孔而与第一垂直电源布线PL1a电连接。
第二晶体管T2可以包括第二栅电极GE2、第二有源图案ACT2、第二源电极SE2和第二漏电极DE2。
第二栅电极GE2可以被设置成与第二扫描线S2为一体。
第二有源图案ACT2、第二源电极SE2和第二漏电极DE2可以位于第一绝缘层INS1与第二绝缘层INS2之间，是由氧化物半导体形成的半导体层SCP。
第二有源图案ACT2是与第二栅电极GE2重叠的区域，可以是第二晶体管T2的沟道区域。
第二源电极SE2可以由氧化物半导体构成，从而在形成第二栅电极GE2之后被掺杂杂质而具有导电性。第二源电极SE2可以与第二有源图案ACT2连接，可以通过接触孔而与第一晶体管T1的第一栅电极GE1电连接。在实施例中，第二源电极SE2可以位于第一下部金属图案BML1上而在其间夹着第一绝缘层INS1，从而与所述第一下部金属图案BML1重叠。夹着第一绝缘层INS1而位于下部的第一下部金属图案BML1和位于上部的第二源电极SE2可以构成第一储能电容器Cst1。作为一例，所述第一下部金属图案BML1可以是所述第一储能电容器Cst1的第一下部电极LE1，所述第二源电极SE2可以是所述第一储能电容器Cst1的第一上部电极UE1。
第二漏电极DE2可以由氧化物半导体构成，从而在形成第二栅电极GE2之后被掺杂杂质而具有导电性。第二漏电极DE2可以与第二有源图案ACT2连接，可以通过接触孔而与第二连接图案CNP2电连接。
第二连接图案CNP2可以由第二导电层CL2构成。第二连接图案CNP2可以通过接触孔而与第二漏电极DE2电连接。此外，第二连接图案CNP2可以通过贯通第一绝缘层INS1和第二绝缘层INS2的接触孔而与第一数据线D1电连接。所述第二连接图案CNP2可以电连接所述第二漏电极DE2与所述第一数据线D1。
第三晶体管T3可以包括第三栅电极GE3、第三有源图案ACT3、第三源电极SE3和第三漏电极DE3。
第三栅电极GE3可以被设置成与第二扫描线S2为一体。
第三有源图案ACT3、第三源电极SE3和第三漏电极DE3可以位于第一绝缘层INS1与第二绝缘层INS2之间，可以是由氧化物半导体形成的半导体层SCP。
第三有源图案ACT3是与第三栅电极GE3重叠的区域，可以是第三晶体管T3的沟道区域。
第三源电极SE3可以由氧化物半导体构成，从而在形成第三栅电极GE3之后被掺杂杂质而具有导电性。第三源电极SE3可以与第三有源图案ACT3连接，可以通过接触孔而与第四连接图案CNP4电连接。上述的第三源电极SE3可以通过第四连接图案CNP4而与第一源电极SE1及第一下部金属图案BML1电连接。
第三漏电极DE3可以由氧化物半导体构成，从而在形成第三栅电极GE3之后被掺杂杂质而具有导电性。第三漏电极DE3可以与第三有源图案ACT3连接，可以通过接触孔而与第三连接图案CNP3电连接。
第三连接图案CNP3可以由第二导电层CL2构成。第三连接图案CNP3可以通过接触孔而与第三漏电极DE3电连接。此外，第三连接图案CNP3可以通过接触孔而与初始化电源布线IPL电连接。所述第三连接图案CNP3可以电连接所述第三漏电极DE3与所述初始化电源布线IPL。
第一储能电容器Cst1可以包括第一下部电极LE1和第一上部电极UE1。第一储能电容器Cst1可以是参照图5说明的储能电容器Cst。第一下部电极LE1可以被设置成与第一下部金属图案BML1为一体。第一上部电极UE1可以被设置成与第二源电极SE2为一体。
第二像素电路PXC2可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3以及第二储能电容器Cst2。
第一晶体管T1可以包括第一栅电极GE1、第一有源图案ACT1、第一源电极SE1以及第一漏电极DE1。
第一栅电极GE1可以与第二晶体管T2的第二源电极SE2电连接。
第一有源图案ACT1可以是第一晶体管T1的沟道区域。
第一源电极SE1可以与第一有源图案ACT1连接。第一源电极SE1可以通过接触孔而与第八连接图案CNP8电连接。
第八连接图案CNP8可以由第二导电层CL2构成。第八连接图案CNP8可以通过贯通第二绝缘层INS2的接触孔而与第一源电极SE1电连接，通过贯通所述第二绝缘层INS2的其他接触孔而与第三晶体管T3的第三源电极SE3电连接。在实施例中，第八连接图案CNP8可以通过贯通第一绝缘层INS1和第二绝缘层INS2的接触孔而与第二下部金属图案BML2电连接。
第二下部金属图案BML2可以由第一导电层CL1形成。第二下部金属图案BML2可以通过接触孔而与第八连接图案CNP8电连接。此外，第二下部金属图案BML2可以通过贯通第一绝缘层INS1和第二绝缘层INS2的接触孔而与第十一连接图案CNP11电连接。
第十一连接图案CNP11可以由第二导电层CL2构成。第十一连接图案CNP11可以通过接触孔而与第二下部金属图案BML2电连接。此外，第十一连接图案CNP11可以通过贯通第三绝缘层INS3和第四绝缘层INS4的对应的第三通孔VIH3而与显示元件层DPL的一部分构成(作为一例，第一对齐电极ALE1)电连接。
第一漏电极DE1可以与第一有源图案ACT1连接。第一漏电极DE1可以通过接触孔而与第一垂直电源布线PL1a电连接。
第二晶体管T2可以包括第二栅电极GE2、第二有源图案ACT2、第二源电极SE2以及第二漏电极DE2。
第二栅电极GE2可以被设置成与第二扫描线S2为一体。
第二有源图案ACT2可以是第二晶体管T2的沟道区域。
第二源电极SE2可以与第二有源图案ACT2连接。第二源电极SE2可以通过接触孔而与第二栅电极GE2电连接。在实施例中，第二源电极SE2可以位于第二下部金属图案BML2上而在其间夹着第一绝缘层INS1，从而与所述第二下部金属图案BML2重叠。夹着第一绝缘层INS1而位于下部的第二下部金属图案BML2和位于上部的第二源电极SE2可以构成第二储能电容器Cst2。作为一例，所述第二下部金属图案BML2可以是所述第二储能电容器Cst2的第二下部电极LE2，所述第二源电极SE2可以是所述第二储能电容器Cst2的第二上部电极UE2。
第二漏电极DE2可以与第二有源图案ACT2连接。第二漏电极DE2可以通过接触孔而与第十连接图案CNP10电连接。
第十连接图案CNP10可以由第二导电层CL2构成。第十连接图案CNP10可以通过接触孔而与第二漏电极DE2电连接。第十连接图案CNP10可以通过贯通第一绝缘层INS1和第二绝缘层INS2的接触孔而与第二数据线D2电连接。所述第十连接图案CNP10可以电连接所述第二漏电极DE2与所述第二数据线D2。
第三晶体管T3可以包括第三栅电极GE3、第三有源图案ACT3、第三源电极SE3以及第三漏电极DE3。
第三栅电极GE3可以被设置成与第二扫描线S2为一体。
第三有源图案ACT3是与第三栅电极GE3重叠的区域，可以是第三晶体管T3的沟道区域。
第三源电极SE3可以与第三有源图案ACT3连接，可以通过接触孔而与第八连接图案CNP8电连接。上述的第三源电极SE3可以通过第八连接图案CNP8而与第一源电极SE1及第二下部金属图案BML2电连接。
第三漏电极DE3可以与第三有源图案ACT3连接，可以通过接触孔而与第九连接图案CNP9电连接。所述第九连接图案CNP9可以电连接所述第三漏电极DE3与初始化电源布线IPL。
第二储能电容器Cst2可以包括第二下部电极LE2和第二上部电极UE2。第二储能电容器Cst2可以是参照图5说明的储能电容器Cst。第二下部电极LE2可以被设置成与第二下部金属图案BML2为一体。第二上部电极UE2可以被设置成与第二源电极SE2为一体。
第三像素电路PXC3可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3以及第三储能电容器Cst3。
第一晶体管T1可以包括第一栅电极GE1、第一有源图案ACT1、第一源电极SE1和第一漏电极DE1。
第一栅电极GE1可以与第二晶体管T2的第二源电极SE2电连接。
第一有源图案ACT1可以是第一晶体管T1的沟道区域。
第一源电极SE1可以与第一有源图案ACT1连接。第一源电极SE1可以通过接触孔而与第七连接图案CNP7电连接。
第七连接图案CNP7可以由第二导电层CL2构成。第七连接图案CNP7可以通过贯通第二绝缘层INS2的接触孔而与第一源电极SE1电连接，通过贯通所述第二绝缘层INS2的其他接触孔而与第三晶体管T3的第三源电极SE3电连接。在实施例中，第七连接图案CNP7可以通过贯通第一绝缘层INS1和第二绝缘层INS2的接触孔而与第三下部金属图案BML3电连接。
第三下部金属图案BML3可以由第一导电层CL1形成。第三下部金属图案BML3可以通过接触孔而与第七连接图案CNP7电连接。此外，第三下部金属图案BML3可以通过贯通第一绝缘层INS1和第二绝缘层INS2的接触孔而与第六连接图案CNP6电连接。
第六连接图案CNP6可以由第二导电层CL2构成。第六连接图案CNP6可以通过接触孔而与第三下部金属图案BML3电连接。第六连接图案CNP6可以通过贯通第三绝缘层INS3和第四绝缘层INS4的对应的第三通孔VIH3而与显示元件层DPL的一部分构成(作为一例，第一对齐电极ALE1)电连接。
第一漏电极DE1可以与第一有源图案ACT1连接。第一漏电极DE1可以通过接触孔而与第一垂直电源布线PL1a电连接。
第二晶体管T2可以包括第二栅电极GE2、第二有源图案ACT2、第二源电极SE2和第二漏电极DE2。
第二栅电极GE2可以被设置成与第二扫描线S2为一体。
第二有源图案ACT2可以是第二晶体管T2的沟道区域。
第二源电极SE2可以与第二有源图案ACT2连接。第二源电极SE2可以通过接触孔而与第一栅电极GE1电连接。在实施例中，第二源电极SE2可以位于第三下部金属图案BML3上而在其间夹着第一绝缘层INS1，从而与所述第三下部金属图案BML3重叠。夹着第一绝缘层INS1而位于下部的第三下部金属图案BML3和位于上部的第二源电极SE2可以构成第三储能电容器Cst3。作为一例，所述第三下部金属图案BML3可以是所述第三储能电容器Cst3的第三下部电极LE3，所述第二源电极SE2可以是所述第三储能电容器Cst3的第三上部电极UE3。
第二漏电极DE2可以与第二有源图案ACT2连接。第二漏电极DE2可以通过接触孔而与第五连接图案CNP5电连接。
第五连接图案CNP5可以由第二导电层CL2构成。第五连接图案CNP5可以通过接触孔而与第二漏电极DE2电连接。第五连接图案CNP5可以通过贯通第一绝缘层INS1和第二绝缘层INS2的接触孔而与第三数据线D3电连接。所述第五连接图案CNP5可以电连接所述第二漏电极DE2与所述第三数据线D3。
第三晶体管T3可以包括第三栅电极GE3、第三有源图案ACT3、第三源电极SE3和第三漏电极DE3。
第三栅电极GE3可以被设置成与第二扫描线S2为一体。
第三有源图案ACT3是与第三栅电极GE3重叠的区域，可以是第三晶体管T3的沟道区域。
第三源电极SE3可以与第三有源图案ACT3连接，可以通过接触孔而与第七连接图案CNP7电连接。第三源电极SE3可以通过第七连接图案CNP7而与第一源电极SE1及第三下部金属图案BML3电连接。
第三漏电极DE3可以与第三有源图案ACT3连接，可以通过接触孔而与第九连接图案CNP9电连接。所述第九连接图案CNP9可以与所述第三漏电极DE3及初始化电源布线IPL电连接。
第三储能电容器Cst3可以包括第三下部电极LE3和第三上部电极UE3。第三储能电容器Cst3可以是参照图5说明的储能电容器Cst。第三下部电极LE3可以被设置成与第三下部金属图案BML3为一体。第三上部电极UE3可以被设置成与第二源电极SE2为一体。
上述的像素PXL可以包括在像素区域PXA内彼此间隔开来配置的第一导电图案CP1、第二导电图案CP2和第三导电图案CP3。
第一导电图案CP1可以由第一导电层CL1构成，位于第一水平电源布线PL1b的一区域的下部而在其间夹着第一绝缘层INS1和第二绝缘层INS2。第一水平电源布线PL1b和第一导电图案CP1可以重叠。第一导电图案CP1可以是不会从外部被直接施加信号或电压的浮置图案。
第二导电图案CP2可以由第一导电层CL1构成，位于第二水平电源布线PL2b的一区域的下部而在其间夹着第一绝缘层INS1和第二绝缘层INS2。第二水平电源布线PL2b和第二导电图案CP2可以重叠。第二导电图案CP2可以是不会从外部被直接施加信号或电压的浮置图案。
第三导电图案CP3可以由第一导电层CL1构成，位于第十一连接图案CNP11的下部而在其间夹着第一绝缘层INS1和第二绝缘层INS2。第三导电图案CP3和第十一连接图案CNP11可以重叠。在实施例中，第三导电图案CP3可以与第二下部金属图案BML2(或第二下部电极LE2)形成为一体。
在实施例中，第一绝缘层INS1和第二绝缘层INS2可以包括使第一导电图案CP1的一区域露出的第一贯通孔TH1、使第二导电图案CP2的一区域露出的第二贯通孔TH2以及使第三导电图案CP3的一区域露出的第三贯通孔TH3。
第一水平电源布线PL1b可以贯通第一贯通孔TH1而与第一导电图案CP1电连接，第二水平电源布线PL2b可以贯通第二贯通孔TH2而与第二导电图案CP2电连接，第十一连接图案CNP11可以贯通第三贯通孔TH3而与第三导电图案CP3电连接。
第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3分别可以被第三绝缘层INS3和第四绝缘层INS4覆盖。
在实施例中，第三绝缘层INS3和第四绝缘层INS4可以被部分开口以便包括位于像素区域PXA内的多个通孔。第三绝缘层INS3和第四绝缘层INS4可以被部分开口以便包括使第一水平电源布线PL1b的一区域露出的三个第一通孔VIH1以及使第二水平电源布线PL2b的一区域露出的三个第二通孔VIH2。此外，第三绝缘层INS3和第四绝缘层INS4可以被部分开口以便包括分别使第一像素电路PXC1的第一连接图案CNP1、第二像素电路PXC2的第十一连接图案CNP11以及第三像素电路PXC3的第六连接图案CNP6露出的第三通孔VIH3。
第一通孔VIH1可以电连接第一发光部EMU1、第二发光部EMU2和第三发光部EMU3各自的一部分构成与第一水平电源布线PL1b。
第二通孔VIH2可以电连接第一发光部EMU1、第二发光部EMU2和第三发光部EMU3各自的一部分构成与第二水平电源布线PL2b。
第三通孔VIH3可以将第一连接图案CNP1、第六连接图案CNP6和第十一连接图案CNP11分别电连接到第一发光部EMU1、第二发光部EMU2和第三发光部EMU3各自的一部分构成。作为一例，第一连接图案CNP1可以通过对应的第三通孔VIH3而与第一发光部EMU1的第一对齐电极(参照图8的“ALE1”)电连接。第六连接图案CNP6可以通过对应的第三通孔VIH3而与第三发光部EMU3的第一对齐电极ALE1电连接。第十一连接图案CNP11可以通过对应的第三通孔VIH3而与第二发光部EMU2的第一对齐电极ALE1电连接。
对于上述的第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3(或像素电路层PCL)以及第一发光部EMU1、第二发光部EMU2和第三发光部EMU3(或显示元件层DPL)的电连接关系的详细说明将后述。
图8是表示实施例涉及的像素PXL的显示元件层DPL的示意性平面图，图9是表示图8的第一子像素SPX1的示意性平面图。
在图8的实施例中，像素PXL的显示元件层DPL可以位于图6的像素PXL的像素电路层PCL的上部而与所述像素电路层PCL重叠。
参照图1至图9，像素PXL可以包括位于显示元件层DPL的发光部EMU。发光部EMU例如可以包括第一发光部EMU1、第二发光部EMU2和第三发光部EMU3。
第一发光部EMU1可以包括与第一像素电路PXC1电连接的多个发光元件LD以及与所述多个发光元件LD电连接的多个电极，第二发光部EMU2可以包括与第二像素电路PXC2电连接的多个发光元件LD以及与所述多个发光元件LD电连接的多个电极，第三发光部EMU3可以包括与第三像素电路PXC3电连接的多个发光元件LD以及与所述多个发光元件LD电连接的多个电极。
显示元件层DPL可以包括位于不发光区域NEA中的坝部BNK。
坝部BNK是定义(或划分)第一发光区域EMA1、第二发光区域EMA2和第三发光区域EMA3的结构物，可以是像素定义膜。例如，坝部BNK可以是定义相邻的各个子像素SPX的发光区域的结构物。坝部BNK可以在向各子像素SPX供给(或投入)发光元件LD的过程中定义发光元件LD的供给位置。例如，通过坝部BNK划分(或定义)各子像素SPX的发光区域，从而可以向相应发光区域供给(或投入)包括期望的量和/或种类的发光元件LD的混合液(作为一例，是墨液)。
根据实施例，坝部BNK可以构成为包括至少一种遮光物质和/或反射物质(或散射物质)，从而在相邻的子像素SPX之间防止光泄露的漏光不良。根据实施例，坝部BNK可以包括透明物质(或材料)。作为透明物质，作为一例可以包括聚酰胺系树脂(polyamidesresin)、聚酰亚胺系树脂(polyimides resin)等，但是并不限于此。根据其他实施例，为了进一步提高从各子像素SPX射出的光的效率，也可以在坝部BNK上单独设置和/或形成反射物质层。
坝部BNK可以在像素区域PXA中包括使位于其下部的构成露出的多个开口区域。在所述多个开口区域内可以配置第一发光部EMU1、第二发光部EMU2和第三发光部EMU3的发光元件LD。
在实施例中，坝部BNK可以在各子像素SPX的不发光区域NEA中位于第三通孔VIH3的上部，从而完全覆盖所述第三通孔VIH3。由此，作为像素电路层PCL(或像素电路PXC)与显示元件层DPL(或发光部EMU)的连接地点的第三通孔VIH3可以被坝部BNK覆盖而不露出于外部。由此，在向第一发光区域EMA1、第二发光区域EMA2和第三发光区域EMA3分别供给和对齐发光元件LD时，在第三通孔VIH3所处的区域中，供给到对应的发光区域的墨液的流速不会增加，从而可以改善发光元件LD偏向特定区域被对齐的不良。
显示元件层DPL可以包括分别向第一发光区域EMA1、第二发光区域EMA2和第三发光区域EMA3提供的多个电极(或像素电极)PE、与所述电极PE电连接的发光元件LD以及设置在与所述电极PE对应的位置处的多个对齐电极ALE。作为一例，可以在第一发光区域EMA1、第二发光区域EMA2和第三发光区域EMA3中分别配置第一电极(或第一像素电极)PE1、第二电极(或第二像素电极)PE2、多个发光元件LD、第一对齐电极ALE1以及第二对齐电极ALE2。此外，可以在所述第一发光区域EMA1、第二发光区域EMA2和第三发光区域EMA3中分别配置第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3。所述多个电极PE和/或所述多个对齐电极ALE各自的数量、形状、大小和排列结构等可以根据第一子像素SPX1、第二子像素SPX2和第三子像素SPX3(尤其是，第一发光部EMU1、第二发光部EMU2和第三发光部EMU3)的结构而以各种方式变更。
在实施例中，以提供(或设置)第一子像素SPX1、第二子像素SPX2和第三子像素SPX3的基板SUB的一面为基准，可以按照多个对齐电极ALE、多个发光元件LD和多个电极PE的顺序提供这些构成，但是并不限于此。
第一发光部EMU1、第二发光部EMU2和第三发光部EMU3可以具有实质上相似或相同的结构。以下，以具备第一发光部EMU1的第一子像素SPX1为中心说明显示元件层DPL的构成。
对齐电极ALE可以包括在第一方向DR1上彼此间隔开来排列的第一对齐电极ALE1和第二对齐电极ALE2。在实施例中，第一对齐电极ALE1和第二对齐电极ALE2可以在第二方向DR2上延伸。至少分别在第一发光区域EMA1、第二发光区域EMA2和第三发光区域EMA3中可以沿着第一方向DR1按照第二对齐电极ALE2、第一对齐电极ALE1和第二对齐电极ALE2的顺序进行排列。第一对齐电极ALE1和第二对齐电极ALE2可以在第二方向DR2上延伸，被设置为在第一方向DR1上至少具有一定程度以上的宽度的棒形状，但是并不限于此。
对齐电极ALE可以在第一发光区域EMA1、第二发光区域EMA2和第三发光区域EMA3中分别对齐发光元件LD之前接收预定的对齐信号而被有效利用为用于对齐发光元件LD的电极(或对齐布线)。在发光元件LD的对齐步骤中，第一对齐电极ALE1可以接收第一对齐信号，第二对齐电极ALE2可以接收第二对齐信号。
上述的第一对齐信号和第二对齐信号可以是具有能够在第一对齐电极ALE1与第二对齐电极ALE2之间对齐发光元件LD的程度的电压差和/或相位差的信号。第一对齐信号和第二对齐信号之中，至少一个可以是交流信号，但是并不限于此。
在实施例中，第一对齐电极ALE1可以通过第一通孔VIH1而与第一电源布线PL1(作为一例，第一水平电源布线PL1b)电连接，从而在发光元件LD的驱动步骤中可以从所述第一电源布线PL1接收第一驱动电源VDD的电压。第二对齐电极ALE2可以通过第二通孔VIH2而与第二电源布线PL2(作为一例，第二水平电源布线PL2b)电连接，从而在发光元件LD的驱动步骤中从所述第二电源布线PL2接收第二驱动电源VSS的电压。
第一对齐电极ALE1可以在显示装置DD的制造过程中在向第一发光区域EMA1供给和对齐发光元件LD之后与其他电极(作为一例，向在第二方向DR2上相邻的子像素SPX提供的第一对齐电极)分离。第二对齐电极ALE2可以在第二方向DR2上公共地排列在相邻的子像素SPX中。即，所述子像素SPX可以共用第二对齐电极ALE2。上述的第一对齐电极ALE1和第二对齐电极ALE2可以由第三导电层CL3形成。
在第一发光区域EMA1中可以对齐和/或配置至少两个至数十个发光元件LD，但是所述发光元件LD的数量并不限于此。根据实施例，在所述第一发光区域EMA1中对齐和/或配置的发光元件LD的数量可以以各种方式变更。
发光元件LD可以分别配置在第一对齐电极ALE1与第二对齐电极ALE2之间。在平面上观察时，各个发光元件LD可以包括在其长度方向(作为一例，第一方向DR1)上位于两端(或彼此相向)的第一端部EP1和第二端部EP2。在实施例中，在第一端部(或p型端部)EP1可以设置包括p型半导体层的第二半导体层(参照图1的“13”)，在第二端部(或n型端部)EP2可以设置包括n型半导体层的第一半导体层(参照图1的“11”)。
各个发光元件LD可以射出彩色光和/或白色光之中的任一种光。各个发光元件LD可以被对齐在第一对齐电极ALE1与第二对齐电极ALE2之间以便长度方向平行于第一方向DR1。发光元件LD可以被设置成分散在墨液内的形态而被投入(或供给)到第一发光区域EMA1中。发光元件LD可以通过喷墨打印方式、缝隙涂敷方式或除此以外的各种方式被投入(或供给)到所述第一发光区域EMA1中。
在实施例中，多个发光元件LD可以包括第一发光元件LD1、第二发光元件LD2、第三发光元件LD3以及第四发光元件LD4。
第一发光元件LD1可以对齐在第一对齐电极ALE1的左侧上端区域与第二对齐电极ALE2之间而与第一电极PE1及第一中间电极CTE1电连接。第一发光元件LD1可以包括与所述第一对齐电极ALE1相邻设置的第一端部EP1以及与第二对齐电极ALE2相邻设置的第二端部EP2。第一发光元件LD1的第一端部EP1可以与第一电极PE1电连接，第一发光元件LD1的第二端部EP2可以与第一中间电极CTE1电连接。
第二发光元件LD2可以对齐在第一对齐电极ALE1的左侧下端区域与第二对齐电极ALE2之间，从而与第一中间电极CTE1及第二中间电极CTE2电连接。第二发光元件LD2可以包括与所述第一对齐电极ALE1相邻设置的第一端部EP1以及与所述第二对齐电极ALE2相邻设置的第二端部EP2。第二发光元件LD2的第一端部EP1可以与第一中间电极CTE1电连接，第二发光元件LD2的第二端部EP2可以与第二中间电极CTE2电连接。
第三发光元件LD3可以对齐在第一对齐电极ALE1的右侧下端区域与第二对齐电极ALE2之间，从而与第二中间电极CTE2及第三中间电极CTE3电连接。第三发光元件LD3可以包括与所述第一对齐电极ALE1相邻设置的第一端部EP1以及与所述第二对齐电极ALE2相邻设置的第二端部EP2。第三发光元件LD3的第一端部EP1可以与第二中间电极CTE2电连接，第三发光元件LD3的第二端部EP2可以与第三中间电极CTE3电连接。
第四发光元件LD4可以对齐在第一对齐电极ALE1的右侧上端区域与第二对齐电极ALE2之间，从而与第三中间电极CTE3及第二电极PE2电连接。第四发光元件LD4可以包括与所述第一对齐电极ALE1相邻设置的第一端部EP1以及与所述第二对齐电极ALE2相邻设置的第二端部EP2。第四发光元件LD4的第一端部EP1可以与第三中间电极CTE3电连接，第四发光元件LD4的第二端部EP2可以与第二电极PE2电连接。
如上所述，第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4各自的第一端部EP1可以与对应的第一对齐电极ALE1相邻地设置，第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4各自的第二端部EP2可以与对应的第二对齐电极ALE2相邻地设置。
第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4分别可以是利用了无机结晶结构的材料的超小型(作为一例，小到纳米级别(或纳米)至微型级别(或微米)程度的大小)的发光二极管。
第一电极PE1、第二电极PE2、第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3可以至少设置在第一发光区域EMA1中，分别设置在与至少一个对齐电极ALE及发光元件LD对应的位置处。例如，第一电极PE1、第二电极PE2、第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3分别可以形成在多个对齐电极ALE和/或多个发光元件LD上以便与多个对齐电极ALE和/或多个发光元件LD重叠，从而与多个发光元件LD电连接。
第一电极(或第一像素电极)PE1可以形成在第一对齐电极ALE1的第一区域(作为一例，左侧上端区域)和第一发光元件LD1的第一端部EP1上，从而与所述第一发光元件LD1的第一端部EP1电连接。第一电极PE1可以至少在第一发光区域EMA1中在其延伸方向上(作为一例，沿着第二方向DR2)具有包括一定宽度的棒形状，但是并不限于此。第一电极PE1可以由第四导电层CL4形成。
第一中间电极CTE1可以配置在与所述第一对齐电极ALE1的所述第一区域相向的第二对齐电极ALE2的第一区域(作为一例，上端区域)以及第一发光元件LD1的第二端部EP2上，从而与第一发光元件LD1的第二端部EP2电连接。此外，第一中间电极CTE1可以配置在所述第一对齐电极ALE1的第二区域(作为一例，左侧下端区域)以及第二发光元件LD2的第一端部EP1上，从而与第二发光元件LD2的第一端部EP1电连接。例如，第一中间电极CTE1可以是在第一发光区域EMA1中电连接第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1的第一桥接电极。为此，第一中间电极CTE1可以具有弯曲的形状。例如，第一中间电极CTE1可以在排列至少一个第一发光元件LD1的区域与排列至少一个第二发光元件LD2的区域的边界具有弯曲或弯折的结构。第一中间电极CTE1可以由第四导电层CL4形成。
第二中间电极CTE2可以配置在所述第二对齐电极ALE2的第二区域(作为一例，下端区域)和第二发光元件LD2的第二端部EP2上，从而与第二发光元件LD2的第二端部EP2电连接。此外，第二中间电极CTE2可以配置在第一对齐电极ALE1的第三区域(作为一例，右侧下端区域)和第三发光元件LD3的第一端部EP1上，从而与第三发光元件LD3的第一端部EP1电连接。例如，第二中间电极CTE2可以在第一发光区域EMA1中电连接第二发光元件LD2的第二端部EP2和第三发光元件LD3的第一端部EP1。为此，第二中间电极CTE2可以具有弯曲的形状。例如，第二中间电极CTE2可以在排列至少一个第二发光元件LD2的区域与排列至少一个第三发光元件LD3的区域的边界具有弯曲或弯折的结构。第二中间电极CTE2可以由第四导电层CL4形成。
第三中间电极CTE3可以配置在与所述第一对齐电极ALE1的所述第三区域相向的第二对齐电极ALE2的第二区域(作为一例，下端区域)和第三发光元件LD3的第二端部EP2上，从而与第三发光元件LD3的第二端部EP2电连接。此外，第三中间电极CTE3可以配置在所述第一对齐电极ALE1的第四区域(作为一例，右侧上端区域)和第四发光元件LD4的第一端部EP1上，从而与第四发光元件LD4的第一端部EP1电连接。例如，第三中间电极CTE3可以在第一发光区域EMA1中电连接第三发光元件LD3的第二端部EP2和第四发光元件LD4的第一端部EP1。为此，第三中间电极CTE3可以具有弯曲的形状。例如，第三中间电极CTE3可以在排列至少一个第三发光元件LD3的区域和排列至少一个第四发光元件LD4的区域的边界具有弯曲或弯折的结构。第三中间电极CTE3可以由第四导电层CL4形成。
第二电极PE2可以配置在所述第二对齐电极ALE2的第一区域(作为一例，上端区域)和第四发光元件LD4的第二端部EP2上，从而与第四发光元件LD4的第二端部EP2电连接。第二电极PE2可以由第四导电层CL4形成。
第一电极PE1、第二电极PE2、第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3可以在第一发光区域EMA1中被配置成彼此间隔开。
通过上述的方式，可以利用第一电极PE1、第二电极PE2、第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3，将对齐在对齐电极ALE之间的发光元件LD连接成期望的形态。例如，可以利用第一电极PE1、第二电极PE2、第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3，依次串联地电连接第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4。
在实施例中，第一电极PE1可以是第一发光部EMU1的阳极，第二电极PE2可以是第一发光部EMU1的阴极。
在第一子像素SPX1、第二子像素SPX2和第三子像素SPX3的各自中，第一电极PE1可以通过第一接触孔CH1而与相应子像素的第一对齐电极ALE1电连接，所述第一对齐电极ALE1可以通过对应的第三通孔VIH3而与所述相应子像素的像素电路PXC(或像素电路层PCL)的一部分构成电连接。
第一子像素SPX1的第一电极PE1可以通过第一接触孔CH1而与第一对齐电极ALE1电连接，所述第一对齐电极ALE1可以通过第三通孔VIH3而与第一连接图案CNP1电连接，所述第一连接图案CNP1可以通过接触孔而与第一下部金属图案BML1电连接。第二子像素SPX2的第一电极PE1可以通过第一接触孔CH1而与第一对齐电极ALE1电连接，所述第一对齐电极ALE1可以通过第三通孔VIH3而与第十一连接图案CNP11电连接，所述第十一连接图案CNP11可以通过接触孔而与第二下部金属图案BML2电连接。第三子像素SPX3的第一电极PE1可以通过第一接触孔CH1而与第一对齐电极ALE1电连接，所述第一对齐电极ALE1可以通过第三通孔VIH3而与第六连接图案CNP6电连接，所述第六连接图案CNP6可以通过接触孔而与第三下部金属图案BML3电连接。
在实施例中，第一子像素SPX1、第二子像素SPX2和第三子像素SPX3各自的第二电极PE2可以通过第二接触孔CH2而与相应子像素的第二对齐电极ALE2电连接，所述第二对齐电极ALE2可以通过第二通孔VIH2而与对应的像素电路PXC(或像素电路PCL)的一部分构成电连接。
以下，参照图10和图11，详细说明第一子像素SPX1的截面结构(或层叠结构)。
图10是沿着图9的Ⅱ～Ⅱ′线的示意性剖视图，图11是沿着图9的Ⅲ～Ⅲ′线的示意性剖视图。
在图10和图11中，将各个电极仅示为单一层的电极、将各个绝缘层仅示为单一层的绝缘层等简化示出了第一子像素SPX1，但是并不限于此。
关于图10及图11的实施例，为了避免重复的说明，主要说明与上述的实施例的差异点。
参照图1至图11，第一子像素SPX1可以包括基板SUB、像素电路层PCL以及显示元件层DPL。
像素电路层PCL和显示元件层DPL可以在基板SUB的一面上被配置成彼此重叠。作为一例，基板SUB的像素区域PXA可以包括配置在基板SUB的一面上的像素电路层PCL以及配置在所述像素电路层PCL上的显示元件层DPL。像素电路层PCL可以包括依次层叠在基板SUB上的第一绝缘层INS1、第二绝缘层INS2、第三绝缘层INS3以及第四绝缘层INS4。
显示元件层DPL可以包括第一对齐电极ALE1、第二对齐电极ALE2、坝部BNK、多个发光元件LD、多个电极PE、第一中间电极CTE1、第二中间电极CTE2以及第三中间电极CTE3。在实施例中，为了排出由像素电路层PCL所包括的有机膜产生的释气，可以以像素电路层PCL(或第四绝缘层INS4)的一面为基准以对齐电极ALE、坝部BNK、发光元件LD、电极PE和/或中间电极CTE1、CTE2、CTE3的顺序设置显示元件层DPL。
第一对齐电极ALE1和第二对齐电极ALE2可以被设置和/或形成在像素电路层PCL(或第四绝缘层INS4)上。第一对齐电极ALE1和第二对齐电极ALE2可以是配置在第四绝缘层INS4上的第三导电层CL3。
第一对齐电极ALE1和第二对齐电极ALE2可以配置在彼此相同的平面上，在第三方向DR3上可以具有彼此相同的厚度。第一对齐电极ALE1和第二对齐电极ALE2可以在同一工序中同时或连续地形成。
第一对齐电极ALE1和第二对齐电极ALE2可以为了使由发光元件LD射出的光在显示装置DD的图像显示方向(或正面方向)上行进而由具有反射率的材料构成。作为一例，多个对齐电极ALE可以由导电性物质(或材料)形成。在第一对齐电极ALE1和第二对齐电极ALE2由具有反射率的导电物质构成的情况下，从各个发光元件LD的第一端部EP1和第二端部EP2射出的光可以进一步在显示装置DD的图像显示方向上行进。
在第一发光区域EMA1中，可以配置至少一个第一对齐电极ALE1和至少一个第二对齐电极ALE2。例如，可以在第一发光区域EMA1的中央配置一个第一对齐电极ALE1，两个第二对齐电极ALE2可以被配置成在其间夹着所述第一对齐电极ALE1而间隔开。所述两个第二对齐电极ALE2可以彼此被连接为一体或非一体，从而接收彼此相同的信号和电源。所述两个第二对齐电极ALE2分别可以与相邻的子像素的第二对齐电极ALE2形成为一体而被电连接。作为一例，所述两个第二对齐电极ALE2之中，位于所述一个第一对齐电极ALE1的右侧的一个第二对齐电极ALE2可以与相邻于第一子像素SPX1的第二子像素SPX2的一个第二对齐电极ALE2形成为一体而被电连接。
配置在第一发光区域EMA1中的第一对齐电极ALE1和第二对齐电极ALE2各自的数量、形状、大小和/或位置等可以根据实施例以各种方式变更。
坝部BNK可以至少在第一发光区域EMA1中位于第一对齐电极ALE1和第二对齐电极ALE2上，从而覆盖所述第一对齐电极ALE1和所述第二对齐电极ALE2。坝部BNK可以部分开口使得位于发光元件LD被对齐的区域中的第一对齐电极ALE1和第二对齐电极ALE2的一部分分别露出。作为一例，坝部BNK可以在第一发光区域EMA1中具有与第一对齐电极ALE1和第二对齐电极ALE2之间的区域对应的开口部或凹陷部，在像素区域PXA中也可以形成为整体被连接的一体型图案。
在实施例中，坝部BNK可以是准确地定义发光元件LD的对齐位置的结构物，同时还位于不发光区域NEA中从而是定义第一子像素SPX1的第一发光区域EMA1的像素定义膜。
在第一对齐电极ALE1、第二对齐电极ALE2和坝部BNK上可以配置第五绝缘层INS5。
第五绝缘层INS5可以在像素电路层PCL上设置和/或形成在整个面上。第五绝缘层INS5可以由单一层或多重层构成，可以包括如硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氮化物(AlNx)、铝氧化物(AlOx)、锆氧化物(ZrOx)、铪氧化物(HfOx)或钛氧化物(TiOx)这样的各种种类的无机物质。
第五绝缘层INS5至少可以在不发光区域NEA中被部分开口。作为一例，第五绝缘层INS5至少可以在不发光区域NEA中部分开口以便包括使第一对齐电极ALE1的一区域露出的第一接触孔CH1以及使第二对齐电极ALE2的一区域露出的第二接触孔CH2。
在第五绝缘层INS5上可以配置多个发光元件LD。多个发光元件LD可以在第五绝缘层INS5上配置在多个对齐电极ALE之间。
作为一例，通过喷墨打印方式等向所述第一发光区域EMA1中供给(或投入)多个发光元件LD，多个发光元件LD可以通过由分别施加到第一对齐电极ALE1和第二对齐电极ALE2的信号(或对齐信号)形成的电场而分别对齐到位于第一对齐电极ALE1与第二对齐电极ALE2的之间区域中的第五绝缘层INS5的表面上。例如，供给到所述第一发光区域EMA1的多个发光元件LD可以被排列成第一端部EP1朝向第一对齐电极ALE1且第二端部EP2朝向第二对齐电极ALE2。
多个发光元件LD可以包括第一发光元件LD1、第二发光元件LD2、第三发光元件LD3以及第四发光元件LD4。
在第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4上分别可以配置绝缘图案INSP。绝缘图案INSP可以位于第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4上而覆盖第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4各自的外周面(或表面)的一部分，从而使第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4各自的第一端部EP1和第二端部EP2露出于外部。
绝缘图案INSP可以包括含有无机材料的无机绝缘膜或含有有机材料的有机绝缘膜。作为一例，绝缘图案INSP可以包括适合保护第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4各自的活性层(参照图1的“12”)免受外部的氧和水分等的影响的无机绝缘膜。但是，并不限于此，根据适用第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4的显示装置DD(或显示面板DP)的设计条件等，绝缘图案INSP也可以由包括有机材料的有机绝缘膜构成。绝缘图案INSP可以由单一层或多重层构成。
在形成绝缘图案INSP之前，在第五绝缘层INS5与多个发光元件LD之间存在空隙(或空间)的情况下，所述空隙可以在形成所述绝缘图案INSP的过程中被所述绝缘图案INSP填充。在所述第一发光区域EMA1中，在完成对齐的第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4上形成绝缘图案INSP，从而可以防止第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4从对齐的位置脱离。
在未被绝缘图案INSP覆盖的多个发光元件LD的两端部(作为一例，第一端部EP1和第二端部EP2)上可以形成第一电极PE1、第二电极PE2、第一中间电极CTE1、第二中间电极CTE2以及第三中间电极CTE3。
第一电极PE1可以直接配置在第一发光元件LD1的第一端部EP1上，从而与第一发光元件LD1的第一端部EP1接触。
第一中间电极CTE1可以直接配置在第一发光元件LD1的第二端部EP2上，从而与第一发光元件LD1的第二端部EP2接触。此外，第一中间电极CTE1可以直接配置在第二发光元件LD2的第一端部EP1上，从而与第二发光元件LD2的第一端部EP1接触。即，第一中间电极CTE1可以电连接第一发光元件LD1的第二端部EP2与第二发光元件LD2的第一端部EP1。
第二中间电极CTE2可以直接配置在第二发光元件LD2的第二端部EP2上，从而与第二发光元件LD2的第二端部EP2接触。此外，第二中间电极CTE2可以直接配置在第三发光元件LD3的第一端部EP1上，从而与第三发光元件LD3的第一端部EP1接触。即，第二中间电极CTE2可以电连接第二发光元件LD2的第二端部EP2与第三发光元件LD3的第一端部EP1。
第三中间电极CTE3可以直接配置在第三发光元件LD3的第二端部EP2上，从而与第三发光元件LD3的第二端部EP2接触。此外，第三中间电极CTE3可以直接配置在第四发光元件LD4的第一端部EP1上，从而与第四发光元件LD4的第一端部EP1接触。即，第三中间电极CTE3可以电连接第三发光元件LD3的第二端部EP2与第四发光元件LD4的第一端部EP1。
第二电极PE2可以配置在第四发光元件LD4的第二端部EP2上，从而与第四发光元件LD4的第二端部EP2接触而电连接到所述第四发光元件LD4的第二端部EP2。
第一电极PE1、第二电极PE2、第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3可以由配置在绝缘图案INSP上的第四导电层CL4形成。第一电极PE1、第二电极PE2、第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3可以在同一工序中同时形成。
第一电极PE1、第二电极PE2、第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3分别可以由各种透明导电物质构成。
在第一电极PE1、第二电极PE2、第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3上可以配置第六绝缘层INS6。第六绝缘层INS6可以位于第一电极PE1、第二电极PE2、第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3上，从而覆盖所述第一电极PE1、所述第二电极PE2、所述第一中间电极CTE1、所述第二中间电极CTE2以及所述第三中间电极CTE3。第六绝缘层INS6可以包括由无机材料形成的无机绝缘膜或者由有机材料形成的有机绝缘膜。
如上所述，第一电极PE1、第二电极PE2、第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3可以配置在显示元件层DPL的同一层，同时或连续地形成。如上所述，在将配置在各发光元件LD的第一端部EP1和第二端部EP2上的多个电极配置在同一层且同时形成的情况下，可以简化像素PXL(或显示装置DD)的制造工序，提高工序效率。
根据实施例，在第一电极PE1、第二电极PE2、第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3的上部还可以进一步配置至少一层的硬涂层(例如，平坦化显示元件层DPL的上表面的层)。
根据其他实施例，在各子像素SPX的显示元件层DPL的上部还可以选择性地配置光学层(参照图4的“LCL”)。作为一例，光学层LCL可以包括含有将从发光元件LD射出的光变换为特定颜色的光的色变换粒子的色变换层。
图12是表示在图6的像素中包括对齐电极ALE的像素PXL的示意性平面图，图13a是表示图12的EA1部分的示意性放大图，图13b是用显微镜放大了图13a的A区域的图像的示意图，图14是沿着图12的Ⅳ～Ⅳ′线的示意性剖视图，图15a和图15b是表示图12的EA2部分的示意性放大图，图16a和图16b是表示图12的EA3部分的示意性放大图。
在图12至图16b中，为了避免重复的说明，以与上述的实施例的差异点为中心进行说明。此外，在图12至图16b中不特别说明的部分遵循上述的实施例，同一符号表示同一构成要素，类似的符号表示类似的构成要素。
参照图1至图16b，实施例涉及的像素PXL可以包括依次形成在基板SUB的一面上的第一导电层CL1、第二导电层CL2以及第三导电层CL3。
第一导电层CL1可以包括在基板SUB上彼此间隔开来配置的第一垂直电源布线PL1a、第二垂直电源布线PL2a、初始化电源布线IPL、数据线D1、D2、D3、第1a扫描线S1a、第1b扫描线S1b、第一下部金属图案BML1、第二下部金属图案BML2、第三下部金属图案BML3、第一导电图案CP1、第二导电图案CP2以及第三导电图案CP3等。
第二导电层CL2可以包括在第二绝缘层INS2上彼此间隔开来配置的第一连接图案CNP1～第十一连接图案CNP11、第一追加导电图案ACP1～第四追加导电图案ACP4、第一水平电源布线PL1b、第二水平电源布线PL2b、第二扫描线S2和第一栅电极GE1等。
第三导电层CL3可以包括在第四绝缘层INS4上彼此间隔开来配置的第一对齐电极ALE1和第二对齐电极ALE2。
在实施例中，在与像素电路PXC和发光部EMU的电连接地点相应的第一通孔VIH1、第二通孔VIH2和第三通孔VIH3附近可以重叠地设置第一导电层CL1、第二导电层CL2和第三导电层CL3。
在第一子像素SPX1中，在第一通孔VIH1和所述第一通孔VIH1的附近，可以彼此重叠地设置由第一导电层CL1构成的第1a扫描线S1a(作为一例，第一构成)、由第二导电层CL2构成的第一水平电源布线PL1b(作为一例，第二构成)以及由第三导电层CL3构成的第一对齐电极ALE1(作为一例，第三构成)。
在第一子像素SPX1中，在第二通孔VIH2和所述第二通孔VIH2的附近，可以彼此重叠地设置由第一导电层CL1构成的第1b扫描线(作为一例，第一构成)S1b、由第二导电层CL2构成的第二水平电源布线(作为一例，第二构成)PL2b以及由第三导电层CL3构成的第二对齐电极(作为一例，第三构成)ALE2。在第一子像素SPX1中，在其他第二通孔VIH2和所述其他第二通孔VIH2的附近，可以彼此重叠地设置由第一导电层CL1构成的第二导电图案(作为一例，第一构成)CP2、由第二导电层CL2构成的所述第二水平电源布线(作为一例，第二构成)PL2b以及由第三导电层CL3构成的其他第二对齐电极(作为一例，第三构成)ALE2。
在第一子像素SPX1中，在第三通孔VIH3和所述第三通孔VIH3的附近，可以彼此重叠地设置由第一导电层CL1构成的第一垂直电源布线(作为一例，第一构成)PL1a、由第二导电层CL2构成的第一连接图案(作为一例，第二构成)CNP1以及由第三导电层CL3构成的第一对齐电极(作为一例，第三构成)ALE1。
在第二子像素SPX2中，在第一通孔VIH1和所述第一通孔VIH1的附近，可以彼此重叠地设置由第一导电层CL1构成的第一导电图案(作为一例，第一构成)CP1、由第二导电层CL2构成的第一水平电源布线(作为一例，第二构成)PL1b以及由第三导电层CL3构成的第一对齐电极(作为一例，第三构成)ALE1。
在第二子像素SPX2中，在第二通孔VIH2和所述第二通孔VIH2的附近可以彼此重叠地设置由第一导电层CL1构成的第一数据布线(作为一例，第一构成)D1、由第二导电层CL2构成的第二水平电源布线(作为一例，第二构成)PL2b以及由第三导电层CL3构成的第二对齐电极(作为一例，第三构成)ALE2。
在第二子像素SPX2中，第三通孔VIH3和所述第三通孔VIH3的附近，可以彼此重叠地设置由第一导电层CL1构成的第三导电图案CP3(或第二下部金属图案BML2)(作为一例，第一构成)、由第二导电层CL2构成的第十一连接图案(作为一例，第二构成)CNP11以及由第三导电层CL3构成的第一对齐电极(作为一例，第三构成)ALE1。
在第三子像素SPX3中，在第一通孔VIH1和所述第一通孔VIH1的附近，可以彼此重叠地设置由第一导电层CL1构成的第二数据布线(作为一例，第一构成)D2、由第二导电层CL2构成的第一水平电源布线(作为一例，第二构成)PL1b以及由第三导电层CL3构成的第一对齐电极(作为一例，第三构成)ALE1。
在第三子像素SPX3中，在第二通孔VIH2和所述第二通孔VIH2的附近，可以彼此重叠地设置由第一导电层CL1构成的第1b扫描线(作为一例，第一构成)S1b、由第二导电层CL2构成的第二水平电源布线(作为一例，第二构成)PL2b以及由第三导电层CL3构成的第二对齐电极(作为一例，第三构成)ALE2。
在第三子像素SPX3中，在第三通孔VIH3和所述第三通孔VIH3的附近可以彼此重叠地设置由第一导电层CL1构成的第二垂直电源布线(作为一例，第一构成)PL2a、由第二导电层CL2构成的第六连接图案(作为一例，第二构成)CNP6以及由第三导电层CL3构成的第一对齐电极(作为一例，第三构成)ALE1。
在第二子像素SPX2中，第一对齐电极ALE1可以贯通第三绝缘层INS3和第四绝缘层INS4的第三通孔VIH3而与第十一连接图案CNP11电连接，所述第十一连接图案CNP11可以通过贯通第一绝缘层INS1和第二绝缘层INS2的第三贯通孔TH3而与第三导电图案CP3电连接。
在实施例中，所述第三导电图案CP3可以是在第三通孔VIH3和所述第三通孔VIH3的附近为了改善由第二导电层CL2构成的第十一连接图案CNP11与由第三导电层CL3构成的第一对齐电极ALE1的接触不良而追加的构成。作为一例，第三导电图案CP3可以在第三通孔VIH3和所述第三通孔VIH3的附近被有效利用为用于缓和由位于第一对齐电极ALE1的下部的构成产生的高低差的高低差补偿图案。通过配置第三导电图案CP3，第三通孔VIH3和层叠在所述第三通孔VIH3的附近的构成(作为一例，第三导电图案CP3、第一绝缘层INS1、第二绝缘层INS2、第十一连接图案CNP11、第三绝缘层INS3和第四绝缘层INS4)可以具有缓慢的台阶覆盖率，从而位于所述第三通孔VIH3的上部的第一对齐电极ALE1和被所述第三通孔VIH3露出的所述第十一连接图案CNP11可以被电连接成更稳定。
上述的第三导电图案CP3可以具有包括从第二下部金属图案BML2(或第一下部电极LE1)开始在第一方向DR1上延伸的第一部分CP3a以及在与所述第一方向DR1不同(或交叉)的第二方向DR2上延伸的第二部分CP3b的韩语字符字形状，但是并不限于此。为了使位于上部的第一对齐电极ALE1至少具有两面以上的电流路径，上述的第三导电图案CP3可以被设计成各种形状。位于所述第三通孔VIH3的上部的第一对齐电极ALE1可以在所述第三通孔VIH3内具有与所述第三导电图案CP3的形状对应的形状。作为一例，如图13b所示，所述第一对齐电极ALE1可以在所述第三通孔VIH3内具有包括在第一方向DR1上延伸的第一延伸部ALE1a以及在与所述第一方向DR1不同(或交叉)的第二方向DR2上延伸的第二延伸部ALE1b的韩语字符/>字形状。在该情况下，在所述第三通孔VIH3内，具有韩语字符/>字形状的所述第一对齐电极ALE1可以形成至少两面以上的电流路径。例如，所述第一对齐电极ALE1可以在所述第三通孔VIH3内形成电流朝向所述第一延伸部ALE1a的方向流动的第一电流路径以及电流朝向所述第二延伸部ALE1b的方向流动的第二电流路径。由此，可以改善贯通所述第三通孔VIH3而电连接的所述第一对齐电极ALE1与所述第十一连接图案CNP11的接触不良。
在第二子像素SPX2中，第一对齐电极ALE1可以贯通第三绝缘层INS3和第四绝缘层INS4的第一通孔VIH1而与第一水平电源布线PL1b电连接，所述第一水平电源布线PL1b可以贯通第一绝缘层INS1和第二绝缘层INS2的第一贯通孔TH1而与第一导电图案CP1电连接。
在实施例中，所述第一导电图案CP1可以是在第一通孔VIH1和所述第一通孔VIH1的附近为了改善由第二导电层CL2构成的第一水平电源布线PL1b与由第三导电层CL3构成的第一对齐电极ALE1的接触不良而追加的构成。作为一例，第一导电图案CP1可以被有效利用为用于缓和因第一通孔VIH1和在所述第一通孔VIH1的附近位于第一对齐电极ALE1的下部的构成产生的高低差的高低差补偿图案。通过配置第一导电图案CP1，第一通孔VIH1和层叠在所述第一通孔VIH1的附近的构成(作为一例，第一导电图案CP1、第一绝缘层INS1、第二绝缘层INS2、第一水平电源布线PL1b、第三绝缘层INS3和第四绝缘层INS4)具有缓慢的台阶覆盖率，从而位于所述第一通孔VIH1的上部的第一对齐电极ALE1和被所述第一通孔VIH1露出的所述第一水平电源布线PL1b可以被电连接成更稳定。
上述的第一导电图案CP1可以具有沿着第一方向DR1延伸的“一”形状，但是并不限于此。根据实施例，如图15b所示，第一导电图案CP1也可以具有包括在第一方向DR1上延伸的第一部分CP1a以及在与所述第一方向DR1不同(或交叉)的第二方向DR2上延伸的第二部分CP1b的多边形状。位于所述第一通孔VIH1的上部的第一对齐电极ALE1可以在所述第一通孔VIH1内具有与所述第一导电图案CP1的形状对应的形状。作为一例，所述第一对齐电极ALE1可以在所述第一通孔VIH1内具有多边形状。在该情况下，在所述第一通孔VIH1内具有多边形状的所述第一对齐电极ALE1可以形成至少两面以上的电流路径。由此，可以改善贯通所述第一通孔VIH1而被电连接的所述第一对齐电极ALE1与所述第一水平电源布线PL1b的接触不良。
在第一子像素SPX1和第二子像素SPX2中，第二对齐电极ALE2可以贯通第三绝缘层INS3和第四绝缘层INS4的第二通孔VIH2而与第二水平电源布线PL2b电连接，所述第二水平电源布线PL2b可以贯通第一绝缘层INS1和第二绝缘层INS2的第二贯通孔TH2而与第二导电图案CP2电连接。在平面上观察时，所述第二通孔VIH2可以位于设置第一子像素SPX1的像素区域PXA的一区域中，所述第二贯通孔TH2可以位于设置第二子像素SPX2的像素区域PXA的另一区域中。
在实施例中，第二导电图案CP2可以是为了在第二通孔VIH2和所述第二通孔VIH2的附近改善由第二导电层CL2构成的第二水平电源布线PL2b与由第三导电层CL3构成的第二对齐电极ALE2的接触不良而追加的构成。作为一例，第二导电图案CP2可以被有效利用为用于缓和因第二通孔VIH2和在所述第二通孔VIH2的附近位于第二对齐电极ALE2的下部的构成产生的高低差的高低差补偿图案。通过配置第二导电图案CP2，第二通孔VIH2和配置在所述第二通孔VIH2的附近的构成(作为一例，第二导电图案CP2、第一绝缘层INS1、第二绝缘层INS2、第二水平电源布线PL2b、第三绝缘层INS3和第四绝缘层INS4)可以具有缓慢的台阶覆盖率，从而位于所述第二通孔VIH2的上部的第二对齐电极ALE2和被所述第二通孔VIH2露出的所述第二水平电源布线PL2b可以被电连接成更稳定。
上述的第二导电图案CP2可以具有沿着第一方向DR1延伸的“一”形状，但是并不限于此。根据实施例，如图16b所示，第二导电图案CP2也可以具有包括在第一方向DR1上延伸的第一部分CP2a以及在与所述第一方向DR1不同(或交叉)的第二方向DR2上延伸的第二部分CP2b的多边形状。位于所述第二通孔VIH2的上部的第二对齐电极ALE2可以在所述第二通孔VIH2内具有与所述第二导电图案CP2的形状对应的形状。作为一例，所述第二对齐电极ALE2可以在所述第二通孔VIH2内具有多边形状。在该情况下，在所述第二通孔VIH2内具有多边形状的所述第二对齐电极ALE2可以具有至少两面以上的电流路径。由此，可以改善贯通所述第二通孔VIH2而被电连接的所述第二对齐电极ALE2与所述第二水平电源布线PL2b的接触不良。
上述的第一导电图案CP1和第二导电图案CP2分别可以是不会从外部直接被施加信号和/或电压的浮置图案。
以上，参照本实用新型的优选实施例进行了说明，但是本领域熟练技术人员或本领域普通技术人员应当能够理解在不超出权利要求书所记载的本实用新型的技术领域的范围内可以对本实用新型进行各种修正以及变更。
因此，本实用新型的技术范围并不限于说明书的详细说明所记载的内容，应仅通过权利要求书来确定。
Claims (10)
1.一种显示装置，其特征在于，
包括配置在基板上的多个像素，
所述多个像素分别包括：
第一导电层，包括在所述基板上彼此间隔开来配置的第一导电图案、第二导电图案和第三导电图案；
第一绝缘层和第二绝缘层，依次层叠在所述第一导电层上；
第二导电层，配置在所述第二绝缘层上，包括彼此间隔开的第一电源布线、第二电源布线和连接图案；
第三绝缘层和第四绝缘层，依次层叠在所述第二导电层上；
第三导电层，配置在所述第四绝缘层上，包括彼此间隔开的多个第一对齐电极和多个第二对齐电极；以及
发光元件，配置在所述多个第一对齐电极和所述多个第二对齐电极上，
所述多个第一对齐电极之中的至少一个与所述第一导电图案、所述第二导电图案和所述第三导电图案之中的一个导电图案电连接。
2.根据权利要求1所述的显示装置，其特征在于，
所述第一绝缘层和所述第二绝缘层包括使所述第一导电图案、所述第二导电图案和所述第三导电图案露出的第一贯通孔、第二贯通孔和第三贯通孔，
所述第三绝缘层和所述第四绝缘层包括使所述第一电源布线露出的第一通孔、使所述第二电源布线露出的第二通孔以及使所述连接图案露出的第三通孔。
3.根据权利要求2所述的显示装置，其特征在于，
所述第一电源布线位于所述第一导电图案上而与所述第一导电图案重叠，
所述第二电源布线位于所述第二导电图案上而与所述第二导电图案重叠，
所述连接图案位于所述第三导电图案上而与所述第三导电图案重叠，
所述第一电源布线贯通所述第一贯通孔而与所述第一导电图案电连接，
所述第二电源布线贯通所述第二贯通孔而与所述第二导电图案电连接，
所述连接图案贯通所述第三贯通孔而与所述第三导电图案电连接。
4.根据权利要求3所述的显示装置，其特征在于，
所述多个像素分别包括第一子像素、第二子像素和第三子像素，
所述第一子像素、所述第二子像素和所述第三子像素分别包括所述多个第一对齐电极之中的一个第一对齐电极以及所述多个第二对齐电极之中的夹着所述一个第一对齐电极的两个第二对齐电极。
5.根据权利要求4所述的显示装置，其特征在于，
所述第二子像素的所述一个第一对齐电极的一区域贯通所述第一通孔而与所述第一电源布线电连接，
所述第二子像素的所述一个第一对齐电极的另一区域贯通所述第三通孔而与所述连接图案电连接，
所述第一子像素的所述两个第二对齐电极之中与所述第二子像素相邻的一个第二对齐电极贯通所述第二通孔而与所述第二电源布线电连接，
所述一个第二对齐电极与所述第二子像素的所述两个第二对齐电极之中的一个电连接。
6.根据权利要求5所述的显示装置，其特征在于，
所述第二子像素的所述一个第一对齐电极通过所述第三通孔、所述连接图案以及所述第三贯通孔而与所述第三导电图案电连接。
7.根据权利要求5所述的显示装置，其特征在于，
所述第三导电图案包括在第一方向上延伸的第一部分以及与所述第一部分不同的在第二方向上延伸的第二部分，
在所述第三通孔内，所述一个第一对齐电极具有与所述第三导电图案的所述第一部分及所述第二部分对应的形状。
8.根据权利要求5所述的显示装置，其特征在于，
所述第二子像素的所述一个第一对齐电极通过所述第一通孔、所述第一电源布线及所述第一贯通孔而与所述第一导电图案电连接，
在所述第一通孔内，所述一个第一对齐电极具有与所述第一导电图案对应的形状。
9.根据权利要求5所述的显示装置，其特征在于，
所述第一子像素的所述一个第二对齐电极通过所述第二通孔、所述第二电源布线和所述第二贯通孔而与所述第二导电图案电连接，
在所述第二通孔内，所述一个第二对齐电极具有与所述第二导电图案对应的形状。
10.根据权利要求1所述的显示装置，其特征在于，
所述第一导电图案和所述第二导电图案是浮置图案。
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2023
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| GR01 | Patent grant | ||
| GR01 | Patent grant |