KR20230035214A - 반도체 구조 및 그 제조 방법 - Google Patents

반도체 구조 및 그 제조 방법 Download PDF

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KR20230035214A
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Abstract

본 출원은 반도체 구조 및 그 제조 방법을 제공하며, 반도체 기술분야에 관한 것으로서, 반도체 구조의 기생 커패시턴스가 보다 높은 기술문제를 해결하고, 상기 반도체 구조의 제조 방법은, 기판을 제공하며, 기판에는 이격 설치된 복수의 제1 그루브가 형성되는 단계; 각각의 제1 그루브 내에 희생층, 및 희생층 상에 위치하는 제1 보호층을 형성하고, 희생층과 제1 보호층은 제1 그루브를 완전히 충진하고, 각각의 제1 그루브 내의 제1 보호층에 제1 보호층을 관통하는 식각홀이 형성되어 있는 단계; 식각홀을 이용하여 희생층을 제거하여 에어갭을 형성하는 단계; 인접한 제1 그루브 사이에 위치하며 제1 그루브의 그루브 바닥에 가까운 기판에 대해 규소화 반응을 수행하여, 기판 내에 비트 라인을 형성하고, 비트 라인의 측표면은 부분적으로 에어갭 내에 노출되는 단계를 포함한다. 에어갭을 형성하고 비트 라인의 부분 측면이 에어갭 내에 노출됨으로써, 비트 라인 사이의 구조의 유전율을 낮추고낮추어, 반도체 구조의 기생 커패시턴스를 줄인다.

Description

반도체 구조 및 그 제조 방법
본 출원은 반도체 기술분야에 관한 것으로, 특히 반도체 구조 및 그 제조 방법에 관한 것이다.
본 출원은 2021년 08월 30일 중국 특허국에 출원한 출원번호가 202111007675.5이고, 출원의 명칭이 "반도체 구조 및 그 제조 방법"인 중국 특허 출원의 우선권을 주장하며, 그 모든 내용은 원용을 통해 본 출원에 결합된다.
반도체 기술의 발전과 더불어, 반도체 구조(예를 들어 메모리)의 집적도가 지속적으로 높아지고 있으며, 반도체 구조 중 각 소자의 간격이 지속적으로 축소됨에 따라, 반도체 구조 중 인접한 전도성 소자(예를 들어 비트 라인)의 간격도 지속적으로 축소되고 있다. 인접한 전도성 소자 및 전도성 소자 사이에 위치하는 절연성 소재에 의해 기생 커패시턴스가 형성되며, 기생 커패시턴스는 절연성 소재의 유전율과 비례되고, 두 전도성 소자 사이의 거리와 반비례된다. 비트 라인의 간격이 축소됨에 따라, 기생 커패시턴스가 점점 증가하여, 반도체 구조의 저항 커패시터(Resistor Capacitor, 'RC'로 약칭) 지연을 초래하여, 반도체 구조의 동작 효율에 영향을 미친다.
상술한 문제점을 감안하여, 본 출원의 실시예는 반도체 구조 및 그 제조 방법을 제공하여, 반도체 구조의 기생 커패시턴스를 줄이고, 반도체 구조의 동작 효율을 향상시킨다.
본 출원의 실시예의 제1 측면에 따르면 반도체 구조의 제조 방법을 제공하며, 상기 방법은,
기판을 제공하며, 기판에 이격 설치된 복수의 제1 그루브가 형성되고, 상기 제1 그루브는 제1 방향을 따라 연장되는 단계;
각각의 상기 제1 그루브 내에 희생층, 및 상기 희생층 상에 위치하는 제1 보호층을 형성하고, 상기 희생층 및 상기 제1 보호층은 상기 제1 그루브를 완전히 충진하고, 각각의 상기 제1 그루브 내의 상기 제1 보호층에 상기 제1 보호층을 관통하는 식각홀이 설치되는 단계;
상기 식각홀을 이용하여 상기 희생층을 제거하여, 에어갭을 형성하는 단계;
인접한 상기 제1 그루브 사이에 위치하며 상기 제1 그루브의 그루브 바닥에 가까운 상기 기판에 대해 규소화 반응을 수행하여, 상기 기판 내에 상기 제1 방향을 따라 연장되는 비트 라인을 형성하고, 상기 비트 라인의 측표면은 부분적으로 상기 에어갭 내에 노출되는 단계를 포함한다.
본 출원의 실시예에 따른 반도체 구조의 제조 방법은 적어도 아래와 같은 이점을 구비한다.
본 출원의 실시예에 따른 반도체 구조의 제조 방법에서, 희생층을 제거하여, 제1 방향을 따라 연장되는 비트 라인 사이에 에어갭을 형성하고, 비트 라인의 부분 측표면이 에어갭 내에 노출되고, 공기의 유전율이 약 1인 특성을 이용하여, 비트 라인 사이에 위치하는 구조의 유전율을 낮추어, 반도체 구조의 기생 커패시턴스를 줄이고, 반도체 구조의 동작 효율을 향상시킨다.
본 출원의 실시예의 제2 측면에 따르면 반도체 구조를 제공하며, 기판으로서, 상기 기판 내에 복수의 이격 설치된 비트 라인이 형성되고, 상기 비트 라인은 제1 방향을 따라 연장되고, 인접한 두 개의 상기 비트 라인 사이에 제1 그루브가 형성되고, 각각의 상기 비트 라인에 적어도 하나의 액티브 영역이 설치되고, 상기 액티브 영역은 순차적으로 적층 설치된 소스 영역, 채널 영역 및 드레인 영역을 포함하고, 상기 소스 영역과 상기 드레인 영역 중 하나는 상기 비트 라인과 전기적으로 연결되는 기판; 상기 제1 그루브 내에 설치된 보호층으로서, 상기 보호층과 제1 그루브의 그루브 바닥 사이에 에어갭이 형성되고, 상기 비트 라인의 측표면은 부분적으로 상기 에어갭 내에 노출되는 보호층; 상기 보호층 상에 설치되는 복수의 이격 설치된 제1 절연층으로서, 상기 제1 절연층은 제2 방향을 따라 연장되고, 상기 제1 절연층은 제2 방향 상의 인접한 두 줄의 상기 액티브 영역 사이에 위치하며, 상기 액티브 영역과 간격이 존재하는 제1 절연층; 상기 제1 절연층과 상기 액티브 영역 사이에 설치된 게이트 구조로서, 상기 게이트 구조는 상기 제2 방향을 따라 연장되며, 상기 액티브 영역을 둘러싸고, 상기 게이트 구조는 적어도 부분 상기 채널 영역과 대향되는 게이트 구조; 상기 게이트 구조를 피복하는 제2 절연층과 제3 절연층을 포함한다.
본 출원의 실시예에 따른 반도체 구조는 적어도 아래와 같은 이점을 구비한다.
본 출원의 실시예에 따른 반도체 구조에서, 비트 라인이 제1 방향을 따라 연장되고, 인접한 두 개의 비트 라인 사이에 제1 그루브가 형성되고, 제1 그루브 내에 보호층이 설치되고, 보호층과 제1 그루브의 그루브 바닥 사이에 에어갭이 형성되고, 비트 라인의 측표면은 부분적으로 에어갭 내에 유지되고, 공기의 유전율이 약 1인 특성을 이용하여, 비트 라인 사이에 위치하는 구조의 유전율을 낮추어, 반도체 구조의 기생 커패시턴스를 줄이고, 반도체 구조의 동작 효율을 향상시킨다.
본 출원에 의하면, 반도체 구조의 기생 커패시턴스를 줄이고, 반도체 구조의 동작 효율을 향상시킬 수 있는 장점이 있다.
도 1은 본 출원의 실시예에 따른 반도체 구조의 제조 방법의 흐름도이다.
도 2는 본 출원의 실시예에 따른 반도체 구조의 평면도이다.
도 3 내지 도 6은 각각 본 출원의 실시예에 따른 기판의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 7 내지 도 10은 각각 본 출원의 실시예에 따른 제1 그루브를 형성한 후의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 11 내지 도 14는 각각 본 출원의 실시예에 따른 제1 보호층을 형성한 후의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 15 내지 도 18은 각각 본 출원의 실시예에 따른 식각홀을 형성한 후의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 19는 본 출원의 실시예에 따른 식각홀을 형성한 후의 평면도이다.
도 20 내지 도 23은 각각 본 출원의 실시예에 따른 에어갭을 형성한 후의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 24 내지 도 27은 각각 본 출원의 실시예에 따른 제2 그루브를 형성한 후의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 28 내지 도 31은 각각 본 출원의 실시예에 따른 제2 보호층을 형성한 후의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 32 내지 도 35는 각각 본 출원의 실시예에 따른 제3 보호층을 형성한 후의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 36 내지 도 39는 각각 본 출원의 실시예에 따른 제2 보호층을 형성한 후의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 다른 단면을 나타내는 도면이다.
도 40 내지 도 43은 각각 본 출원의 실시예에 따른 비트 라인을 형성한 후의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 44 내지 도 47은 각각 본 출원의 실시예에 따른 제1 절연층을 형성한 후의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 48 내지 도 51은 각각 본 출원의 실시예에 따른 충진 채널을 형성한 후의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 52 내지 도 55는 각각 본 출원의 실시예에 따른 제2 절연층을 형성한 후의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 56 내지 도 59는 각각 본 출원의 실시예에 따른 충진 공간을 형성한 후의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 60 내지 도 63은 각각 본 출원의 실시예에 따른 전도층을 형성하는 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 64 내지 도 67은 각각 본 출원의 실시예에 따른 제3 절연층을 형성한 후의 A-A 지점, B-B 지점, C-C 지점 및 D-D 지점의 단면을 나타내는 도면이다.
도 68 및 도 69는 각각 본 출원의 실시예에 따른 커패시터를 형성한 후의 A-A 지점 및 C-C 지점의 단면을 나타내는 도면이다.
본 출원의 실시예는 반도체 구조의 제조 방법을 제공하며, 비트 라인 사이에 에어갭을 형성하고, 비트 라인의 측표면이 부분적으로 에어갭 내에 노출되고, 공기의 유전율이 1인 점을 이용하여, 두 개의 비트 라인 사이에 위치하는 구조의 유전율을 낮추고, 반도체 구조의 기생 커패시턴스를 줄이고, 반도체 구조의 동작 효율을 향상시킨다.
본 출원의 실시예의 상술한 목적, 이점 및 특징이 더욱 명확하고 쉽게 이해할 수 있도록, 아래에서는 본 출원의 실시예에 따른 첨부 도면을 결합하여, 본 출원의 실시예 중의 기술방안에 대해 명확하고 완전하게 기재한다. 물론 기재되는 실시예는 본 출원의 일부분 실시예일 뿐, 전부의 실시예는 아니다. 본 출원의 실시예를 기반으로, 본 분야의 일반 기술자가 창조적 노동을 거치지 않고도 획득한 기타 실시예들은 모두 본 출원의 보호 범위에 속한다.
도 1을 참조하면, 본 출원의 실시예는 반도체 구조의 제조 방법을 제공하며, 상기 제조 방법은 아래의 단계들을 포함한다.
단계(S101), 기판을 제공하며, 기판에는 이격 설치된 복수의 제1 그루브가 형성되고, 제1 그루브는 제1 방향을 따라 연장된다.
도 2를 참조하면, 도 2는 본 출원의 실시예에 따른 반도체 구조의 평면도이다. 상기 반도체 구조에 워드 라인(83)(Word Line, 'WL'로 약칭)과 비트 라인(52)(Bit Line, 'BL'로 약칭)이 형성되어 있다. 여기서, 비트 라인(52)은 제1 방향을 따라 연장되고, 워드 라인(83)은 제2 방향을 따라 연장되고, 제1 방향과 제2 방향 사이에 끼인각이 존재하고, 예를 들어 제1 방향과 제2 방향은 서로 수직될 수 있다. 구체적으로, 도 2에 도시된 바와 같이, 비트 라인(52)은 수직 방향(Y방향)을 따라 연장되고, 워드 라인(83)은 수평 방향(X방향)을 따라 연장되고, 게이트 구조는 워드 라인(83)에 형성된다. 워드 라인(83) 또는 비트 라인(52)은 직선일 수 있고, 꺽임선일 수도 있다.
도 2에는 상이한 위치의 단면이 존재한다. 구체적으로, A-A 지점의 단면은 비트 라인(52)의 연장 방향에 평행되고, 비트 라인(52) 상에 위치하는 단면이고, B-B 지점의 단면은 비트 라인(52)의 연장 방향에 평행되며, 인접한 비트 라인(52) 사이에 위치하는 단면이다. C-C 지점의 단면은 워드 라인(83)의 연장 방향에 평행되며, 워드 라인(83) 상에 위치하는 단면이고, D-D 지점의 단면은 워드 라인(83)의 연장 방향에 평행되며, 인접한 워드 라인(83) 사이에 위치하는 단면이다.
도 3 내지 도 6을 참조하면, 기판(10)은 반도체 기판일 수 있고, 상기 반도체 기판 내에는 규소 원소가 함유될 수 있고, 예를 들어, 기판은 규소 기판, 규소 게르마늄 기판 또는 규소 온 절연체(Silicon on Insulator, 'SOI'로 약칭) 기판 등일 수 있다. 설명의 편의를 위하여, 본 출원의 실시예 및 아래의 각각의 실시예에서, 기판(10)이 규소 기판인 예를 들어 상세하게 설명한다.
도 7 내지 도 10을 참조하면, 기판(10) 내에 복수의 제1 그루브(11)가 형성되고, 복수의 제1 그루브(11)는 제1 방향을 따라 연장되며, 복수의 제1 그루브(11)는 서로 이격되게 설치된다. 예시적으로, 기판(10)을 식각하여 기판(10) 내에 복수의 제1 그루브(11)를 형성한다. 구체적으로, 셀프 정렬 이중 페터닝(Self-Aligned Double Patterning, 'SADP'로 약칭) 공정 또는 셀프 정렬 4중 패터닝(Self- Aligned Quadruple Patterning, 'SAQP'로 약칭) 공정을 통해 상술한 복수의 제1 그루브(11)를 형성하여, 제1 그루브(11)의 밀도를 증가시킨다.
단계(S102), 각각의 제1 그루브 내에 희생층, 및 희생층 상에 위치하는 제1 보호층을 형성하고, 희생층 및 제1 보호층이 제1 그루브를 완전히 충진하고, 각각의 제1 그루브 내의 제1 보호층에 제1 보호층을 관통하는 식각홀이 설치되어 있다.
도 7 내지 도 14를 참조하면, 각각의 제1 그루브(11)의 바닥에 희생층(20)이 충진되고, 각각의 제1 그루브(11)의 가타 부분에 제1 보호층(30)이 충진되어 있다. 희생층(20)의 재질은 제1 보호층(30)의 재질과 다르며, 예를 들어, 희생층(20)과 제1 보호층(30)은 보다 큰 선택 비율을 갖고, 추후에 희생층(20)을 제거할 때, 제1 보호층(30)에 대한 식각을 줄인다. 예시적으로, 제1 보호층(30)의 재질은 산화규소일 수 있고, 희생층(20)의 재질은 질화규소일 수 있다.
도 15 내지 도 19를 참조하면, 제1 그루브(11)에 의해 이격된 각각의 제1 보호층(30)에는 모두 식각홀(31)이 설치되어 있으며, 식각홀(31)은 제1 보호층(30)을 관통하고, 식각홀(31)은 희생층(20)을 노출시킨다. 기판(10)에 평행되는 평면을 단면으로 하면, 식각홀(31)의 단면 형상은 원형, 타원형, 정사각형, 직사각형 또는 기타 다각형일 수 있다. 도 19에 도시된 바와 같이, 식각홀(31)의 부분 홀벽은 제1 그루브(11)의 측벽일 수도 있다. 식각홀(31)은 제1 그루브(11)의 가장자리에 설치될 수 있고, 이는 워드 라인(83)을 형성하기 위한 영역에 멀리 떨어진다. 각각의 제1 그루브(11) 내의 식각홀(31)의 수량은 하나일 수 있고, 복수일 수도 있고, 예를 들어, 제1 그루브(11)의 양단에 각각 하나의 식각홀(31)이 형성되어 있다.
식각홀(31) 내에 노출되는 희생층(20)의 표면적을 증가시켜, 추후에 식각층을 용이하게 제거할 수 있도록, 도 16에 도시된 바와 같이, 식각홀(31)은 희생층(20)까지 연장될 수 있다. 예시적으로, 식각홀(31)의 홀 바닥은 희생층(20)에 위치하거나, 또는 식각홀(31)이 희생층(20)을 관통한다.
가능한 예시에서, 도 7 내지 도 18을 참조하면, 각각의 제1 그루브(11) 내에 희생층(20), 및 희생층(20) 상에 위치하는 제1 보호층(30)을 형성하고, 희생층(20) 및 제1 보호층(30)은 제1 그루브(11)를 완전히 충진하고, 각각의 제1 그루브(11) 내의 제1 보호층(30)에 제1 보호층(30)을 관통하는 식각홀(31)이 설치되어 있는 단계는 아래의 단계들을 포함할 수 있다.
단계(S1021), 각각의 제1 그루브 내에 희생층을 증착하고, 희생층은 제1 그루브의 바닥에 충진된다.
도 7 내지 도 14를 참조하면, 화학 기상 증착(Chemical Vapor Deposition, 'CVD'로 약칭), 물리 기상 증착(Physical Vapor Deposition, 'PVD'로 약칭) 또는 원자층 증착(Atomic Layer Deposition, 'ALD'로 약칭) 등의 공정을 통해, 제1 그루브(11) 내에 희생층(20)을 형성한다. 희생층(20)의 두께 방향과 제1 그루브(11)의 깊이 방향이 동일하고, 모두 기판(10)에 수직되는 방향(도 12에 도시된 Z 방향)이다.
단계(S1022), 희생층 상에 제1 보호층을 증착하고, 제1 보호층은 제1 그루브를 완전히 충진한다.
도 11 내지 도 14를 참조하면, 희생층(20)과 기판(10) 상에 제1 보호층(30)을 증착하고, 제1 보호층(30)은 제1 그루브(11) 내에 충진되며 기판(10)의 상면을 피복하고, 도 11 내지 도 14에 도시된 바와 같이, 기판(10)의 상면은 기판(10)의 상표면을 가리킨다. 다음 기판(10)의 상면 상에 위치하는 제1 보호층(30)을 제거하여, 기판(10)을 노출시킨다. 예시적으로, 화학 기계적 연마(Chemical Mechanical Polishing, 'CMP'로 약칭)를 통해 기판(10)의 상면에 위치하는 제1 보호층(30)을 제거하고, 상기 제1 보호층(30)을 제거한 후, 기판(10)의 상면이 노출된다.
단계(S1023), 각각의 제1 그루브 가장자리의 제1 보호층을 식각하여, 식각홀을 형성한다.
도 15 내지 도 18에 도시된 바와 같이, 일부 가능한 예시에서, 기판(10)과 제1 보호층(30) 상에 마스크 플레이트를 증착 형성하고; 마스크 플레이트를 마스크로 하여, 제1 보호층(30)을 건식 식각 또는 습식 식각하여, 도 16에 도시된 식각홀(31)을 형성하고; 마스크 플레이트를 제거한다.
단계(S103), 식각홀을 이용하여 희생층을 제거하여, 에어갭을 형성한다.
도 20 내지 도 23을 참조하면, 식각홀(31) 내에서 식각 가스 또는 식각액을 이용하여 희생층(20)을 제거한다. 각각의 제1 그루브 내의 희생층(20)을 제거한 후, 각각의 제1 그루브 내에 모두 에어갭(21)이 형성된다. 도 21에 도시된 바와 같이, 에어갭(21)은 식각홀(31)의 아래에 위치하며, 식각홀(31)과 서로 연통된다.
단계(S104), 인접한 제1 그루브 사이에 위치하며 제1 그루브의 그루브 바닥에 가까운 기판에 대해 규소화 반응을 수행하여, 기판 내에 제1 방향을 따라 연장되는 비트 라인을 형성하고, 비트 라인의 측표면은 부분적으로 에어갭 내에 노출된다.
도 24 내지 도 43을 참조하면, 기판(10) 내에 비트 라인(52)이 형성되고, 비트 라인(52)은 제1 방향을 따라 연장된다. 비트 라인(52)은 인접한 제1 그루브 사이에 위치하며, 비트 라인(52)은 제1 그루브의 그루브 바닥에 가깝게 위치한다. 비트 라인(52)의 폭은 인접한 제1 그루브 사이에 위치하는 기판(10)의 폭과 동일하여, 비트 라인(52)의 측표면이 부분적으로 에어갭(21) 내에 노출되도록 한다. 도 40 내지 도 43에 도시된 바와 같이, 비트 라인(52)의 측표면의 아래 부분이 에어갭(21) 내에 노출되고, 비트 라인(52)의 측표면의 윗부분은 제1 보호층(30)과 접촉한다.
비트 라인(52)은 규소화 반응을 통해 형성될 수 있고, 비트 라인(52)의 재질은 금속 규화물, 예를 들어 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 백금 실리사이드 또는 니켈 실리사이드 등을 포함하여, 비트 라인(52)의 저항을 낮춘다. 예시적으로, 도 24 내지 도 43에 도시된 바와 같이, 인접한 제1 그루브(11) 사이에 위치하며 제1 그루브(11)의 그루브 바닥에 가까운 기판(10)에 대해 규소화 반응을 수행하여, 기판(10) 내에 제1 방향을 따라 연장되는 비트 라인(52)을 형성하고, 비트 라인(52)의 측표면은 부분적으로 에어갭(21) 내에 노출되는 단계는 아래의 단계들을 포함한다.
단계(S1041), 기판과 제1 보호층을 식각하여, 복수의 이격 설치된 제2 그루브를 형성하며, 제2 그루브는 제2 방향을 따라 연장되며 에어갭과 연통되지 않는다.
도 24 내지 도 27을 참조하면, 기판(10)과 제1 보호층(30)을 식각하여, 복수의 제2 그루브(12)를 형성하고, 제2 그루브(12)는 이격되게 설치되며 제2 방향을 따라 연장된다. 제2 그루브(12)와 에어갭(21)은 연통되지 않고, 즉 제2 그루브(12)의 그루브 바닥은 기판(10)과 제1 보호층(30) 내에 위치하며, 제1 보호층(30)을 관통하지 않는다. 이렇게 설치함으로써, 나머지 제1 보호층(30)은 에어갭(21)의 상부를 밀폐시켜, 추후의 제조 과정에서 기타 소재가 에어갭(21) 내로 떨어지는 것을 방지하여, 에어갭(21)의 기생 커패시턴스를 낮추는 효과를 확보한다.
단계(S1042), 제2 그루브의 측벽에 제2 보호층을 형성하며, 제2 그루브 내에 위치하는 제2 보호층은 둘러져서 제3 그루브를 형성한다.
도 24 내지 도 31을 참조하면, 제2 그루브(12)의 측벽 상에 제2 보호층(50)이 형성되고, 제2 보호층(50)은 제2 그루브(12)의 측벽을 피복한다. 제2 그루브(12) 내에 위치하는 제2 보호층(50)은 둘러져서 제3 그루브(51)를 형성하고, 제3 그루브(51)는 제2 그루브(12)의 부분 그루브 바닥을 노출시킨다. 제1 보호층(30)의 재질은 제2 보호층(50)의 재질과 동일하여, 제1 보호층(30)과 제2 보호층(50)이 일체로 형성되도록 할 수 있다.
가능한 실시예에서, 제2 그루브(12)의 측벽과 그루브 바닥, 기판(10), 및 제1 보호층(30) 상에 제2 초기 보호층을 증착하고, 제2 그루브(12) 내에 위치하는 제2 초기 보호층은 둘러져서 제3 그루브(51)를 형성하고; 제3 그루브(51)를 따라 제2 초기 보호층을 식각하여, 제2 그루브(12)의 그루브 바닥의 부분 제2 초기 보호층을 제거하고, 유지된 제2 초기 보호층은 제2 보호층(50)을 형성한다.
다른 가능한 실시예에서, 도 32 내지 도 35를 참조하면, 기판(10)과 제1 보호층(30) 상에 제3 보호층(40)이 더 증착되어 있고, 즉 기판(10)의 상면에 제3 보호층(40)이 피복되어 있다. 제3 보호층(40)의 재질, 제2 보호층(50)의 재질 및 제1 보호층(30)의 재질은 동일하여, 이 셋이 일체로 형성되도록 할 수 있다.
도 32 내지 도 39를 참조하면, 제2 그루브(12)의 측벽과 그루브 바닥, 및 제3 보호층(40) 상에 제2 초기 보호층을 증착하고; 다음 제3 보호층(40) 상에 위치하는 제2 초기 보호층, 및 제2 그루브(12)의 그루브 바닥에 위치하는 부분 제2 초기 보호층을 제거 식각 제거하여, 제2 그루브(12)의 그루브 바닥을 노출시켜, 유지된 제2 초기 보호층이 제2 보호층(50)을 형성한다.
이해할 수 있는 점은, 이방성 식각을 이용하여 제3 그루브(51)를 따라 제2 초기 보호층을 식각하여 제2 그루브(12)의 그루브 바닥의 부분 제2 초기 보호층을 제거할 때, 필연코 제3 보호층(40) 상의 제2 초기 보호층을 식각하게 된다. 제3 보호층(40)을 설치함으로써, 기판(10)의 상면이 노출되는 것을 방지하여, 제2 그루브(12)에 위치하는 기판(10)만 노출되도록 하여, 비트 라인(52)의 형성 위치를 확보할 수 있다.
도 36 내지 도 37에 도시된 바와 같이, 기판(10)의 상부분이 복수의 기둥을 형성하고, 상기 기둥의 외주면 상에 제2 보호층(50)이 피복되고, 상기 기둥의 상면에 제3 보호층(40)이 피복되고, 제3 그루브(51)의 그루브 바닥에 위치하는 기판(10)이 노출된다. 설명의 편의를 위하여, 본 출원의 실시예 및 아래의 각 실시예에서, 기판(10)에 제3 보호층(40)이 형성되어 있는 예에 대해 설명한다.
설명하여야 할 점은, 기판(10)과 제1 보호층(30) 상에 제3 보호층(40)을 증착 형성하는 단계는 기판(10)과 제1 보호층(30)을 식각하여, 복수의 이격 설치된 제2 그루브(12)를 형성하고, 제2 그루브(12)는 제2 방향을 따라 연장되며 에어갭(21)과 연통되지 않는 단계(단계(S1041)) 이전에 있을 수 있고, 즉 상기 단계는 단계(S104) 이전에 있다. 구체적으로, 상기 단계는 단계(S1022) 이후에 있을 수 있고, 단계(S1023) 이후에 있을 수도 있고, 단계(S103) 이후에 있을 수도 있다.
바람직하게, 희생층(20)에 제1 보호층(30)을 증착하고, 제1 보호층(30)은 제1 그루브(11)를 완전히 충진하고(단계(S1023)), 다음 기판(10)과 제1 보호층(30) 상에 제3 보호층(40)을 증착 형성한다. 이렇게 설치함으로써, 일 측면으로는 제조가 용이하고, 제3 보호층(40)의 제조 난이도를 낮추고; 다른 측면으로는 제3 보호층(40)이 식각홀(31) 또는 에어갭(21) 내에 떨어지는 것을 줄여, 반도체 구조의 성능을 향상시킬 수 있다.
상응하게, 기판(10)과 제1 보호층(30)을 식각하여, 복수의 이격 설치된 제2 그루브(12)를 형성하고, 제2 그루브(12)는 제2 방향을 따라 연장되며 에어갭(21)과 연통되지 않는 것은(단계(S1041)), 기판(10), 제1 보호층(30) 및 제3 보호층(40)을 식각하여, 복수의 이격 설치된 제2 그루브(12)를 형성하고, 인접한 제2 그루브(12) 사이에 위치하는 제3 보호층(40)을 유지시키는 단계를 포함한다.
단계(S1043), 제3 그루브의 그루브 바닥에 금속을 증착하고, 어닐링 처리로 규소화 반응을 수행하여, 비트 라인을 형성한다.
도 40 내지 도 43을 참조하면, 금속은 코발트, 티타늄, 탄탈륨, 니켈, 텅스텐 중 하나일 수 있고, 내화 금속일 수도 있다. 금속과 기판(10)이 반응하여 금속 규화물을 형성하고, 인접한 제1 그루브 사이에 위치하는 부분 기판(10)이 완전히 규소화되도록 하며, 금속 규화물은 제1 방향을 따라 연결되어 비트 라인(52)을 형성한다. 비트 라인(52)의 상표면은 부분적으로 제3 그루브(51) 내에 노출되고, 비트 라인(52)의 측표면은 부분적으로 에어갭(21) 내에 노출된다.
어닐링 처리는 급속 열 어닐링(Rapid Thermal Annealing, 'RTA')을 포함하고, 어닐링의 온도는 금속의 재질, 기판(10)의 재질과 매칭된다. 예를 들어, 기판(10)의 재질이 규소이고, 금속이 코발트일 때, 어닐링의 온도는 400℃~800℃일 수 있다.
상술한 바와 같이, 본 출원의 실시예에 따른 반도체 구조의 제조 방법에서, 희생층(20)을 제거하여, 제1 방향을 따라 연장되는 비트 라인(52) 사이에 에어갭(21)을 형성하며, 비트 라인(52)의 부분 측표면이 에어갭(21) 내에 노출된다. 공기의 유전율이 약 1인 특성을 이용하여, 비트 라인(52) 사이에 위치하는 구조의 유전율을 낮추어, 반도체 구조의 기생 커패시턴스를 줄이고, 반도체 구조의 동작 효율을 향상시킨다.
설명하여야 할 점은, 제2 그루브(12)의 측벽에 제2 보호층(50)을 형성하고, 제2 그루브(12) 내에 위치하는 제2 보호층(50)이 둘러져서 제3 그루브(51)를 형성하는 단계 전에, 반도체 구조의 제조 방법은, 제1 그루브(11)의 그루브 바닥에 멀리 떨어진 기판(10)에 액티브 영역(13)을 형성하며, 액티브 영역(13)은 소스 영역, 드레인 영역 및 채널 영역을 포함하고, 소스 영역, 채널 영역과 드레인 영역은 제1 그루브(11)의 그루브 바닥에 수직되는 방향을 따라 순차적으로 배포되는 단계를 더 포함한다.
비트 라인(52)을 형성하기 전에, 기판(10)에 복수의 이격 설치된 액티브 영역을 형성하고, 각각의 액티브 영역은 모두 소스 영역, 드레인 영역 및 채널 영역을 포함하고, 채널 영역은 소스 영역과 드레인 영역 사이에 위치한다. 본 출원의 실시예에서, 소스 영역, 채널 영역과 드레인 영역은 수직 배포되고, 즉 제1 그루브(11)의 그루브 바닥에 수직되는 방향을 따라 순차적으로 배포되어, 수직 트랜지스터를 형성한다. 소스 영역 또는 드레인 영역은 제1 그루브(11)의 그루브 바닥에 가깝고, 제1 그루브(11)의 그루브 바닥에 가까운 소스 영역 또는 드레인 영역은 추후에 형성되는 비트 라인(52)과 전기적으로 연결되며, 즉 소스 영역 또는 드레인 영역은 비트 라인(52)과 전기적으로 연결된다. 이러한 설치를 통해, 동일한 기판(10) 면적을 차지하면서, 액티브 영역의 높이를 증가시켜 채널 영역의 유효 길이를 늘리고, 쇼트 채널 효과를 줄이거나 방지하여, 반도체 구조의 성능을 향상시킬 수 있다.
본 출원의 일부 가능한 실시예에서, 기판(10)과 제1 보호층(30)을 식각하여, 복수의 이격 설치된 제2 그루브(12)를 형성하고, 제2 그루브(12)는 제2 방향을 따라 연장되며 에어갭(21)과 연통되지 않으며(단계(S1041)), 다음 제1 그루브(11)와 제2 그루브(12)는 기판(10)을 복수의 이격 설치된 기둥 형태 구조로 구분하고; 각각의 기둥 형태의 구조에 대해 도핑하여, 기둥 형태 구조에 소스 영역과 드레인 영역을 형성함으로써, 제1 그루브(11)의 그루브 바닥에 멀리 떨어진 기판(10)에 액티브 영역을 형성한다.
본 출원의 다른 일부 가능한 실시예에서, 기판(10)을 제공하고, 기판(10)에 이격 설치된 복수의 제1 그루브(11)가 형성되고, 제1 그루브(11)는 제1 방향을 따라 연장되며(단계(S101)), 다음 인접한 제1 그루브(11) 사이의 기판(10)에 도핑하여, 액티브 영역을 형성하고, 즉 액티브 영역은 바 형태이며, 제1 방향을 따라 연장된다. 다음 제2 그루브(12)를 형성한 후, 제2 그루브(12)는 액티브 영역을 절단하여, 복수의 이격 설치된 기둥 형태의 액티브 영역을 형성한다.
설명하여야 할 점은, 도 44 내지 도 67을 참조하면, 제3 그루브(51)의 그루브 바닥에 금속을 증착하고, 어닐링 처리로 규소화 반응을 수행하여, 비트 라인(52)을 형성하는 단계 후에, 반도체 구조의 제조 방법은 아래의 단계들을 더 포함한다.
단계 a: 제3 그루브 내에 제1 절연층을 형성하고, 제1 절연층이 제3 그루브 내에 충진된다.
도 40 내지 도 47을 참조하면, 증착 공정을 통해 제3 그루브(51) 내에 제1 절연층(61)을 형성하고, 제1 절연층(61)은 제2 방향을 따라 연장되고, 제1 절연층(61)은 제3 그루브(51)를 완전히 충진하고, 예를 들어, 제1 절연층(61)은 제3 그루브(51)를 완전히 충진한다. 도 40 내지 도 47에 도시된 바와 같이, 기판(10) 상의 제3 보호층(40)이 제거되어, 기판(10)이 노출되고, 제1 절연층(61)의 에어갭(21)에 멀리 떨어진 표면은 기판(10)과 일치되고, 또는, 제1 절연층(61)의 상면은 기판(10)의 상면과 일치하여, 제1 절연층(61)과 기판(10)이 보다 평탄한 표면을 형성하여, 기타 구조의 제작이 편리하도록 한다.
제1 절연층(61)의 재질은 제2 보호층(50)의 재질과 다르고, 제1 절연층(61)의 재질은 제1 보호층(30)의 재질과도 다르며, 이로써 추후에 개별적으로 제2 보호층(50) 또는 제1 보호층(30)을 제거할 수 있도록 한다. 예시적으로, 제1 절연층(61)의 재질은 질화규소일 수 있고, 제1 보호층(30) 및/또는 제2 보호층(50)의 재질은 산화규소일 수 있다.
단계 b: 기판에 수직되는 방향을 따라 제1 보호층과 제2 보호층을 기설정 깊이까지 제거하여, 충진 공간을 형성하고, 충진 공간은 액티브 영역의 측표면을 노출시킨다.
도 48 내지 도 59를 참조하면, 식각 공정을 통해 부분 제1 보호층(30)과 부분 제2 보호층(50)을 제거하여, 기판(10)에 수직되는 방향을 따라 부분 제1 보호층(30)과 제2 보호층(50)을 제거하고, 기판(10)에 기설정 깊이를 갖는 함몰부가 형성되고, 함몰부는 충진 공간(72)을 포함하고, 충진 공간(72)은 액티브 영역의 측표면을 노출시킨다. 구체적으로, 충진 공간(72)에 적어도 부분 채널 영역이 노출된다.
일부 가능한 실시예에서, 도 48 내지 도 59에 도시된 바와 같이, 기판(10)에 수직되는 방향을 따라 제1 보호층(30)과 제2 보호층(50)을 기설정 깊이까지 제거하여, 충진 공간(72)을 형성하고, 충진 공간(72)이 액티브 영역(13)의 측표면을 노출시키는 것은 아래의 과정을 포함한다.
제2 보호층(50)과 제1 보호층(30)을 초기 깊이까지 식각하여, 충진 채널(71)을 형성한다. 도 48 내지 도 51을 참조하면, 기판(10)에 수직되는 방향을 따라 제1 보호층(30)과 제2 보호층(50)을 식각하여, 초기 깊이를 갖는 충진 채널(71)을 형성하고, 소스 영역과 드레인 영역 중 상부에 위치하는 하나는 충진 채널(71)과 대향된다. 충진 채널(71)의 수량은 복수이고, 복수의 충진 채널(71)은 제1 절연층(61)에 의해 이격된다.
충진 채널(71)을 형성한 후, 충진 채널(71)에 제2 절연층(62)을 증착하고, 제2 절연층(62)은 기판(10)과 제1 절연층(61) 사이에 위치하는 충진 채널(71)을 완전히 충진한다. 도 52 내지 도 55를 참조하면, 충진 채널(71) 내에 제2 절연층(62)을 증착하고, 제2 절연층(62)은 기판(10)과 제1 절연층(61) 사이의 충진 채널(71)을 완전히 충진한다. 구체적으로, 충진 채널(71)의 측벽에 제2 절연층(62)을 형성하고, 제2 절연층(62)은 액티브 영역과 제1 절연층(61) 사이의 충진 채널(71)을 밀폐시킨다. 제2 절연층(62)을 형성한 후, 충진 채널(71)은 복수의 이격 설치된 개구로 격리된다.
제2 절연층(62)을 증착한 후, 나머지 제1 보호층(30)과 제2 보호층(50)을 기설정 깊이까지 식각하여, 충진 공간(72)을 형성한다. 도 56 내지 도 59를 참조하면, 나머지 충진 채널(71)을 통해 계속하여 제1 보호층(30)과 제2 보호층(50)을 기설정 깊이까지 식각하여, 나머지 부분 제1 보호층(30)과 제2 보호층(50)을 제거한 후 충진 공간(72)을 형성하고, 충진 공간(72)은 충진 채널(71)의 아래에 위치하며 충진 채널(71)과 서로 연통된다.
단계 c: 충진 공간 내에 게이트 구조를 형성하고, 게이트 구조는 제2 방향을 따라 연장되며, 액티브 영역을 둘러싼다.
예시적으로, 도 60 내지 도 67을 참조하면, 충진 공간(72) 내에 게이트 구조(80)를 형성하고, 게이트 구조(80)가 제2 방향을 따라 연장되며, 액티브 영역을 둘러싸는 단계는,
충진 공간(72)의 내표면에 산화물층(81)을 형성하는 단계를 포함한다. 도 56 내지 도 63을 참조하면, 충진 공간(72)의 내표면에 산화물층(81)을 증착하고, 산화물층(81)은 액티브 영역의 노출된 외주면, 제1 절연층(61)의 부분 측표면 및 제2 절연층(62)의 저면을 피복한다. 액티브 영역의 외주면에 둘러싸인 산화물층(81)은 수직 트랜지스터의 게이트 산화층을 형성하고, 산화물층(81)은 산화규소층일 수 있다.
산화물층(81)이 형성된 후의 충진 공간(72) 내에 전도층(82)을 형성하고, 전도층(82)은 적어도 부분 채널 영역과 대향된다. 도 60 내지 도 63을 참조하면, 충진 공간(72) 내에 전도층(82)을 증착 및 에치백하고, 전도층(82)은 적어도 부분 충진 공간(72)을 충진한다. 산화물층(81)과 전도층(82)은 게이트 구조(80)를 형성하고, 게이트 구조(80)는 제2 방향을 따라 연장되며 액티브 영역을 둘러싸고, 게이트 구조(80)는 워드 라인(83)에 형성되고, 즉 게이트 구조(80)는 워드 라인(83)의 일부분이다.
설명하여야 할 점은, 충진 공간(72) 내에 게이트 구조(80)를 형성하고, 게이트 구조(80)는 제2 방향을 따라 연장되며, 액티브 영역을 둘러싸는 단계 후에, 게이트 구조(80)에 제3 절연층(63)을 증착하며, 제3 절연층(63)은 게이트 구조(80)를 피복하고, 나머지 충진 채널(71)을 완전히 충진하는 단계를 더 포함한다.
도 64 내지 도 67을 참조하면, 나머지 충진 채널(71) 내에 제3 절연층(63)을 증착하며, 제3 절연층(63)은 충진 채널(71)을 완전히 충진한다. 제3 절연층(63)을 통해 게이트 구조(80)를 피복하여, 게이트 구조(80)가 절연되도록 한다. 제3 절연층(63), 제2 절연층(62) 및 제1 절연층(61)의 재질은 동일하여, 이 셋이 일체를 형성하도록 할 수 있으며, 이에 따라 게이트 구조(80)를 전기적으로 격리시킨다. 도 68과 도 69를 참조하면, 제3 절연층(63)을 형성한 후, 기판(10)에 접촉 노드(91)와 커패시터(92)를 형성하고, 접촉 노드(91)를 통해 수직 트랜지스터와 커패시터(92)를 전기적으로 연결시킨다.
도 2, 도 64 내지 도 67을 참조하면, 본 출원의 실시예는 반도체 구조를 더 제공하며, 기판(10)을 포함하고, 기판(10)은 규소 함유 기판일 수 있고, 예를 들어, 규소 기판, 규소 게르마늄 기판 또는 규소 온 절연체 기판 등일 수 있다. 기판(10) 내에 복수의 이격 설치된 비트 라인(52)이 형성되어 있고, 비트 라인(52)은 제1 방향을 따라 연장되고, 인접한 두 개의 비트 라인(52) 사이에 제1 그루브가 형성되고, 즉 제1 그루브도 제1 방향을 따라 연장된다. 도 2에 도시된 바와 같이, 제1 방향은 Y 방향이고, 비트 라인(52)의 재질은 금속 규화물, 예를 들어 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 백금 실리사이드 또는 니켈 실리사이드 등을 포함하여, 비트 라인(52)의 저항을 낮춘다.
각각의 비트 라인(52)에 적어도 하나의 액티브 영역(13)이 설치되어 있고, 액티브 영역(13)은 순차적으로 적층 설치된 소스 영역, 채널 영역 및 드레인 영역을 포함하고, 즉 소스 영역, 채널 영역과 드레인 영역은 수직으로 배포된다. 소스 영역 및 드레인 영역 중의 하나는 비트 라인(52)과 전기적으로 연결되고, 예를 들어, 소스 영역은 채널 영역의 상부에 위치하고, 드레인 영역은 채널 영역의 아래에 위치하고, 드레인 영역은 비트 라인(52)과 전기적으로 연결된다.
제1 그루브 내에 보호층(제1 보호층(30) 및 제2 보호층(50)을 포함)이 설치되어 있고, 보호층과 제1 그루브의 그루브 바닥 사이에 에어갭(21)이 형성되고, 비트 라인(52)의 측표면은 부분적으로 에어갭(21) 내에 노출된다. 도 66에 도시된 바와 같이, 비트 라인(52)의 측표면의 아래 부분은 에어갭(21) 내에 노출되고, 비트 라인(52)의 측표면의 윗부분은 보호층과 접촉한다.
보호층은 또한 인접되는 액티브 영역 사이에 충진되고, 도 66에 도시된 바와 같이, 보호층의 상면은 비트 라인(52)의 상면보다 높고, 여기서, 상면은 제1 그루브의 그루브 바닥에 멀리 떨어진 표면을 가리킨다. 보호층에 복수의 이격 설치된 제1 절연층(61)이 설치되어 있고, 제1 절연층(61)은 제2 방향(도 2에 도시된 X 방향)을 따라 연장된다. 제2 방향에 위치하는 액티브 영역(13)은 한 줄을 형성하고, 인접한 두 줄의 액티브 영역(13) 사이에 제1 절연층(61)이 설치되어 있으며, 제1 절연층(61)과 액티브 영역(13) 사이에 간격이 존재한다. 제1 절연층(61)은 인접한 두 줄의 액티브 영역(13)을 이격시켜, 제2 방향을 따른 한 줄의 액티브 영역(13)이 한 줄의 게이트 구조(80)에 연결되도록 한다.
게이트 구조(80)는 제1 절연층(61)과 액티브 영역(13) 사이에 설치되고, 게이트 구조(80)는 제2 방향을 따라 연장되며, 액티브 영역(13)을 둘러싸고, 게이트 구조(80)는 적어도 부분 채널 영역과 대응된다. 게이트 구조(80)는 산화물층과 전도층(82)을 포함하고, 산화물층은 전도층(82)의 외표면을 피복하고, 도 66에 도시된 바와 같이, 전도층(82)의 측표면, 저면 및 부분 상면은 산화물층(81)이 피복되어 있다.
게이트 구조(80) 상에는 제2 절연층(62)과 제3 절연층(63)이 더 피복되어 있고, 도 66에 도시된 바와 같이, 제2 절연층(62)은 게이트 구조(80)의 가장자리 영역과 대향되고, 제3 절연층(63)은 게이트 구조(80)의 중간 영역과 대향되고, 제2 절연층(62)과 제3 절연층(63)은 하나의 전체적인 층을 형성하여 게이트 구조(80)를 피복한다. 제1 절연층(61), 제2 절연층(62)과 제3 절연층(63)의 재질은 동일할 수 있고, 예를 들어 질화규소로서, 이 셋이 일체를 형성하여, 게이트 구조(80)에 대해 전기적으로 절연할 수 있다.
도 68과 도 69를 참조하면, 액티브 영역(13)에 접촉 노드(91)가 더 설치되고, 접촉 노드(91)에 커패시터(92)가 설치되고, 커패시터(92)는 접촉 노드(91)를 통해 액티브 영역(13)과 전기적으로 연결된다. 소스 영역과 드레인 영역 중 하나는 접촉 노드(91)와 접촉하고, 예를 들어, 소스 영역 접촉 구조가 서로 접촉한다. 접촉 노드(91)는 폴리실리콘일 수 있고, 커패시터(92)는 데이터 정보를 저장하기 위한 것이다.
본 출원의 실시예에 따른 반도체 구조에서, 비트 라인(52)은 제1 방향을 따라 연장되며, 인접한 두 비트 라인(52) 사이에 제1 그루브(11)가 형성되고, 제1 그루브(11) 내에 보호층이 설치되고, 보호층과 제1 그루브(11)의 그루브 바닥 사이에 에어갭(21)이 형성되고, 비트 라인(52)의 측표면 부분은 에어갭(21) 내에 유지되고, 공기의 유전율이 약 1인 특성을 이용하여, 비트 라인(52) 사이에 위치하는 구조의 유전율을 낮추어, 반도체 구조의 기생 커패시턴스(92)를 줄이고, 반도체 구조의 동작 효율을 향상시킨다.
본 명세서 중 각 실시예 또는 실시형태는 점진적 방식으로 기재하였고, 각각의 실시예는 모두 중점적으로 다른 실시예와 다른 점에 대해 설명하였으며, 각각의 실시예 사이의 동일하거나 유사한 부분은 서로 참조하면 된다. 본 명세서에서, 용어 "일 실시형태", "일부 실시형태", "예시적 실시형태", "예시", "구체적인 예시", 또는 "일부 예시" 등을 참조한 설명은 실시형태 또는 예시를 결합하여 설명되는 구체적인 특징, 재질 또는 특성이 본 출원의 적어도 하나의 실시형태 또는 예시에 포함되는 것을 나타내기 위한 것이다.
본 명세서에서, 상술한 용어에 대한 예시적 설명은 반드시 동일한 실시형태 또는 예시를 나타내는 것은 아니다. 또한, 기재되는 구체적인 특징, 구조, 재질 또는 특성은 임의의 하나 또는 복수의 실시형태 또는 예시에서 적합한 방식으로 결합될 수 있다. 마지막으로, 상술한 각 실시예는 본 출원의 기술방안을 설명할 뿐, 이에 대해 한정하는 것은 아니다. 비록 상술한 각 실시예를 참조하여 본 출원에 대해 상세하게 설명하였지만, 본 분야의 일반 기술자라면 여전히 상술한 각 실시예에 기재된 기술방안에 대해 수정하거나 그 중 부분 또는 전부의 기술특징에 대해 동등한 치환을 가할 수 있으며; 이러한 수정 또는 치환에 의해 상응한 기술방안의 본질이 본 출원의 각 실시예의 기술방안의 범위를 벗어나는 것은 아니라는 점을 이해하여야 한다.

Claims (18)

  1. 기판을 제공하며, 기판에는 이격 설치된 복수의 제1 그루브가 형성되고, 상기 제1 그루브는 제1 방향을 따라 연장되는 단계;
    각각의 상기 제1 그루브 내에 희생층, 및 상기 희생층 상에 위치하는 제1 보호층을 형성하고, 상기 희생층 및 상기 제1 보호층이 상기 제1 그루브를 완전히 충진하고, 각각의 상기 제1 그루브 내의 상기 제1 보호층에 상기 제1 보호층을 관통하는 식각홀이 설치되어 있는 단계;
    상기 식각홀을 이용하여 상기 희생층을 제거하여, 에어갭을 형성하는 단계;
    인접한 상기 제1 그루브 사이에 위치하며 상기 제1 그루브의 그루브 바닥에 가까운 상기 기판에 대해 규소화 반응을 수행하여, 상기 기판 내에 상기 제1 방향을 따라 연장되는 비트 라인을 형성하고, 상기 비트 라인의 측표면은 부분적으로 상기 에어갭 내에 노출되는 단계;
    를 포함하는 반도체 구조의 제조 방법.
  2. 제1항에 있어서,
    각각의 상기 제1 그루브 내에 희생층, 및 상기 희생층 상에 위치하는 제1 보호층을 형성하고, 상기 희생층 및 상기 제1 보호층이 상기 제1 그루브를 완전히 충진하고, 각각의 상기 제1 그루브 내의 상기 제1 보호층에 상기 제1 보호층을 관통하는 식각홀이 설치되어 있는 단계는,
    각각의 상기 제1 그루브 내에 상기 희생층을 증착하고, 상기 희생층은 상기 제1 그루브의 바닥에 충진되는 단계;
    상기 희생층 상에 상기 제1 보호층을 증착하고, 상기 제1 보호층은 상기 제1 그루브를 완전히 충진하는 단계;
    각각의 상기 제1 그루브의 가장자리의 상기 제1 보호층을 식각하여, 상기 식각홀을 형성하는 단계;
    를 포함하는 반도체 구조의 제조 방법.
  3. 제2항에 있어서,
    상기 희생층과 상기 기판 상에 상기 제1 보호층을 증착하고, 상기 제1 보호층은 상기 제1 그루브를 완전히 충진하는 단계는,
    상기 희생층과 상기 기판 상에 상기 제1 보호층을 증착하고, 상기 제1 보호층은 상기 제1 그루브 내에 충진되며 상기 기판의 상면을 피복하는 단계;
    상기 기판의 상면 상에 위치하는 상기 제1 보호층을 제거하여, 상기 기판을 노출시키는 단계;
    를 포함하는 반도체 구조의 제조 방법.
  4. 제1항에 있어서,
    상기 식각홀은 상기 희생층까지 연장되는, 반도체 구조의 제조 방법.
  5. 제1항에 있어서,
    상기 비트 라인의 재질은 금속 규화물을 포함하는, 반도체 구조의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    인접한 상기 제1 그루브 사이에 위치하며 상기 제1 그루브의 그루브 바닥에 가까운 상기 기판에 대해 규소화 반응을 수행하여, 상기 기판 내에 상기 제1 방향을 따라 연장되는 비트 라인을 형성하고, 상기 비트 라인의 측표면은 부분적으로 상기 에어갭 내에 노출되는 단계는,
    상기 기판과 상기 제1 보호층을 식각하여, 복수의 이격 설치된 제2 그루브를 형성하고, 상기 제2 그루브는 제2 방향을 따라 연장되며 상기 에어갭과 연통되지 않는 단계;
    상기 제2 그루브의 측벽 상에 제2 보호층을 형성하고, 상기 제2 그루브 내에 위치하는 상기 제2 보호층은 둘러져서 제3 그루브를 형성하는 단계;
    상기 제3 그루브의 그루브 바닥에 금속을 증착하고, 어닐링 처리로 규소화 반응을 수행하여, 상기 비트 라인을 형성하는 단계;
    를 포함하는 반도체 구조의 제조 방법.
  7. 제6항에 있어서,
    상기 기판과 상기 제1 보호층을 식각하여, 복수의 이격 설치된 제2 그루브를 형성하고, 상기 제2 그루브는 제2 방향을 따라 연장되며 상기 에어갭과 연통되지 않는 단계 전에,
    상기 기판과 상기 제1 보호층 상에 제3 보호층을 증착 형성하는 단계를 더 포함하고;
    상기 기판과 상기 제1 보호층을 적층하여, 복수의 이격 설치된 제2 그루브를 형성하는 단계는,
    상기 기판, 상기 제1 보호층과 상기 제3 보호층을 식각하여, 복수의 이격 설치된 상기 제2 그루브를 형성하고, 인접한 상기 제2 그루브 사이에 위치하는 상기 제3 보호층을 유지시키는 단계;
    를 더 포함하는 반도체 구조의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 그루브의 측벽 상에 제2 보호층을 형성하고, 상기 제2 그루브 내에 위치하는 상기 제2 보호층은 둘러져서 제3 그루브를 형성하는 단계는,
    상기 제2 그루브의 측벽과 그루브 바닥, 및 상기 제3 보호층 상에 제2 초기 보호층을 증착 형성하는 단계;
    상기 제3 보호층 상 및 상기 제2 그루브의 그루브 바닥에 위치하는 상기 제2 초기 보호층을 식각하여, 상기 제2 그루브의 그루브 바닥을 노출시키고, 유지되는 상기 제2 초기 보호층은 상기 제2 보호층을 형성하는 단계;
    를 포함하는 반도체 구조의 제조 방법.
  9. 제7항에 있어서,
    상기 제1 보호층, 상기 제2 보호층 및 상기 제3 보호층의 재질은 동일한, 반도체 구조의 제조 방법.
  10. 제6항에 있어서,
    상기 제2 그루브의 측벽 상에 제2 보호층을 형성하고, 상기 제2 그루브 내에 위치하는 상기 제2 보호층이 둘러져서 제3 그루브를 형성하는 단계 전에,
    상기 제1 그루브의 그루브 바닥에 멀리 떨어진 상기 기판에 액티브 영역을 형성하고, 상기 액티브 영역은 소스 영역, 드레인 영역 및 채널 영역을 포함하고, 상기 소스 영역, 상기 채널 영역 및 상기 드레인 영역은 상기 제1 그루브의 그루브 바닥에 수직되는 방향을 따라 순차적으로 배포되는 단계;
    를 더 포함하는 반도체 구조의 제조 방법.
  11. 제10항에 있어서,
    상기 제3 그루브의 그루브 바닥에 금속을 증착하고, 어닐링 처리로 규소화 반응을 수행하여, 상기 비트 라인을 형성하는 단계 후에,
    상기 제3 그루브 내에 제1 절연층을 형성하고, 상기 제1 절연층은 상기 제3 그루브 내에 충진되는 단계;
    상기 기판에 수직되는 방향을 따라 상기 제1 보호층과 상기 제2 보호층을 기설정 깊이까지 제거하여 충진 공간을 형성하고, 상기 충진 공간은 상기 액티브 영역의 측표면을 노출시키는 단계;
    상기 충진 공간 내에 게이트 구조를 형성하고, 상기 게이트 구조는 제2 방향을 따라 연장되며, 상기 액티브 영역을 둘러싸는 단계;
    를 더 포함하는 반도체 구조의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 보호층과 상기 제1 절연층의 재질은 상이한, 반도체 구조의 제조 방법.
  13. 제11항에 있어서,
    상기 기판에 수직되는 방향을 따라 상기 제1 보호층과 상기 제2 보호층을 기설정 깊이까지 제거하여 충진 공간을 형성하고, 상기 충진 공간은 상기 액티브 영역의 측표면을 노출시키는 단계는,
    상기 제2 보호층과 상기 제1 보호층을 초기 깊이까지 식각하여, 충진 채널을 형성하는 단계;
    상기 충진 채널에 제2 절연층을 증착하고, 상기 제2 절연층은 상기 기판과 상기 제1 절연층 사이에 위치하는 상기 충진 채널을 완전히 충진하는 단계;
    나머지 상기 제1 보호층과 상기 제2 보호층을 기설정 깊이까지 식각하여, 상기 충진 공간을 형성하는 단계;
    를 포함하는 반도체 구조의 제조 방법.
  14. 제11항에 있어서,
    상기 충진 공간 내에 게이트 구조를 형성하고, 상기 게이트 구조는 제2 방향을 따라 연장되며, 상기 액티브 영역을 둘러싸는 단계는,
    상기 충진 공간의 내표면에 산화물층을 형성하는 단계;
    상기 산화물층이 형성된 후의 상기 충진 공간 내에 전도층을 형성하고, 상기 전도층은 적어도 부분 상기 채널 영역과 대향되는 단계;
    를 포함하는 반도체 구조의 제조 방법.
  15. 제13항에 있어서,
    상기 충진 공간 내에 게이트 구조를 형성하고, 상기 게이트 구조는 제2 방향을 따라 연장되며, 상기 액티브 영역을 둘러싸는 단계 후에,
    상기 게이트 구조 상에 제3 절연층을 증착하며, 상기 제3 절연층은 상기 게이트 구조를 피복하고, 나머지 상기 충진 채널을 완전히 충진하는 단계;
    를 더 포함하는 반도체 구조의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층의 재질은 동일한, 반도체 구조의 제조 방법.
  17. 반도체 구조에 있어서,
    기판으로서, 상기 기판 내에 복수의 이격 설치된 비트 라인이 형성되고, 상기 비트 라인은 제1 방향을 따라 연장되고, 인접한 두 개의 상기 비트 라인 사이에 제1 그루브가 형성되고, 각각의 상기 비트 라인 상에 적어도 하나의 액티브 영역이 설치되고, 상기 액티브 영역은 순차적으로 적층 설치된 소스 영역, 채널 영역 및 드레인 영역을 포함하고, 상기 소스 영역과 상기 드레인 영역 중 하나는 상기 비트 라인과 전기적으로 연결되는 기판;
    상기 제1 그루브 내에 설치된 보호층으로서, 상기 보호층과 제1 그루브의 그루브 바닥 사이에 에어갭이 형성되고, 상기 비트 라인의 측표면은 부분적으로 상기 에어갭 내에 노출되는 보호층;
    상기 보호층 상에 설치된 복수의 이격 설치된 제1 절연층으로서, 상기 제1 절연층은 제2 방향을 따라 연장되고, 상기 제1 절연층은 제2 방향 상의 인접한 두 줄의 상기 액티브 영역 사이에 위치하고, 상기 액티브 영역과 간격이 존재하는 제1 절연층;
    상기 제1 절연층과 상기 액티브 영역 사이에 설치된 게이트 구조로서, 상기 게이트 구조는 상기 제2 방향을 따라 연장되며, 상기 액티브 영역을 둘러싸고, 상기 게이트 구조는 적어도 부분 상기 채널 영역과 대향되는 게이트 구조;
    상기 게이트 구조를 피복하는 제2 절연층과 제3 절연층;
    을 포함하는 반도체 구조.
  18. 제17항에 있어서,
    상기 소스 영역과 상기 드레인 영역 중의 다른 하나 상에 위치하는 접촉 노드, 및 상기 접촉 노드 상에 위치하는 커패시터를 더 포함하는 반도체 구조.


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