KR20230026978A

KR20230026978A - 디스플레이 기판 및 디스플레이 장치

Info

Publication number: KR20230026978A
Application number: KR1020227016393A
Authority: KR
Inventors: 차오 우; 웨 룽; 펑 웨이; 충 류
Original assignee: 보에 테크놀로지 그룹 컴퍼니 리미티드; 청두 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date: 2020-06-23
Filing date: 2021-05-17
Publication date: 2023-02-27
Also published as: WO2021258910A1; JP2023531340A; EP4068384A4; CN113838888A; EP4068384A1; US20230045968A1

Abstract

본 발명은 디스플레이 기판 및 디스플레이 장치에 관한 것으로, 디스플레이 기판(01)은 디스플레이 영역(10)을 포함한다. 디스플레이 영역(10)은 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 제1 연결 라인(110)을 포함한다. 제1 디스플레이 영역(11)은 제1 발광 소자(411)를 포함한다. 제2 디스플레이 영역(12)은 제1 화소 회로(412)를 포함한다. 제1 연결 라인(110)은 제1 서브 화소 회로(412a) 및 제1 서브 발광 소자(411a)의 애노드에 전기적으로 연결된다. 제1 연결 라인(110)은 제1 연결층(21)에 위치하고, 제1 서브 발광 소자(411a)의 애노드는 제1 절연층(31)과 제2 절연층(32)의 제1 비아홀(H1)을 관통하여 제1 연결 라인(110)에 전기적으로 연결된다. 디스플레이 기판(01)에 수직인 평면에서 제1 비아홀(H1)의 단면 형상은 역 보스 형상이고, 제1 비아홀(H1)에서 제2 절연층(32)의 개구 직경은 제1 절연층(31)의 개구 직경보다 크다. 제1 서브 발광 소자(411a)의 애노드는, 제1 비아홀(H1) 내부에 위치하고 전기적 연결을 구현하기 위해 그 바닥은 제1 연결 라인(110)에 접촉되는 제1 그루브 구조(GR1)를 포함한다. 상기 디스플레이 기판(01)은 가공의 난이도를 줄이고 전기적 연결의 신뢰성과 투과광의 균일성을 향상시킬 수 있다.

Description

디스플레이 기판 및 디스플레이 장치

관련 출원에 대한 상호 참조

본 출원은 2020년6월23일에 출원한 출원번호가 제202010580274.8호인 중국 특허 출원의 우선권을 주장하며, 상기 출원의 전체 내용은 본 출원에 참조로 원용된다.

본 발명의 실시예는 디스플레이 기판 및 디스플레이 장치에 관한 것이다.

유기 발광 다이오드(Organic Light-Emitting Diode, OLED) 디스플레이 장치는 넓은 시야각, 높은 명암비, 빠른 응답 속도, 넓은 색 영역, 높은 화면 대 본체 비율, 자체 발광 및 얇은 특성을 갖는다. 상기와 같은 특성과 장점을 가지므로, 유기 발광 다이오드(OLED) 디스플레이 장치는 점차 널리 주목 받고 있으며, 휴대폰, 모니터, 노트북 컴퓨터, 스마트 워치, 디지털 카메라, 기기 장치, 플렉시블 웨어러블 장치 등에 적용될 수 있다. 디스플레이 기술이 더욱 발전함에 따라, 화면 대 본체 비율이 높은 디스플레이 장치는 더 이상 사람들의 요구를 충족시킬 수 없고, 전체 화면 디스플레이 장치가 미래 디스플레이 기술의 발전 추세로 되고 있다.

본 발명의 적어도 하나의 실시예는 디스플레이 영역을 포함하는 디스플레이 기판을 제공하며, 상기 디스플레이 영역은 서로 중첩되지 않는 제1 디스플레이 영역 및 제2 디스플레이 영역을 포함하되, 상기 제2 디스플레이 영역은 상기 제1 디스플레이 영역을 적어도 부분적으로 둘러싸고, 상기 제1 디스플레이 영역의 광투과율은 상기 제2 디스플레이 영역의 광투과율보다 크며; 상기 제1 디스플레이 영역은 적어도 하나의 제1 발광 소자를 포함하고, 상기 제2 디스플레이 영역은 적어도 하나의 제1 화소 회로를 포함하며; 상기 디스플레이 영역은 상기 제1 디스플레이 영역에 위치한 제1 단과 상기 제2 디스플레이 영역에 위치한 제2 단을 포함하는 적어도 하나의 제1 연결 라인을 더 포함하며; 상기 적어도 하나의 제1 발광 소자는 제1 서브 발광 소자를 포함하고, 상기 적어도 하나의 제1 화소 회로는 제1 서브 화소 회로를 포함하며, 상기 제1 연결 라인의 제1 단은 상기 제1 서브 발광 소자의 애노드에 전기적으로 연결되고, 상기 제1 연결 라인의 제2 단은 상기 제1 서브 화소 회로에 전기적으로 연결되며; 상기 디스플레이 기판은 순차적으로 적층된 제1 연결층, 제1 절연층, 제2 절연층 및 애노드층을 포함하며; 상기 제1 연결 라인은 상기 제1 연결층에 위치하고, 상기 제1 서브 발광 소자의 애노드는 상기 애노드층에 위치하며, 상기 제1 서브 발광 소자의 애노드는 상기 제1 절연층과 상기 제2 절연층의 제1 비아홀을 관통하여 상기 제1 연결 라인에 전기적으로 연결되며; 상기 디스플레이 기판에 수직인 평면에서 상기 제1 비아홀의 단면 형상은 역 보스 형상이고, 상기 제1 비아홀에서 제2 절연층의 개구 직경은 상기 제1 절연층의 개구 직경보다 크며; 상기 제1 서브 발광 소자의 애노드는, 상기 제1 비아홀 내부에 위치하고 전기적 연결을 구현하기 위해 그 바닥은 상기 제1 연결 라인에 접촉되는 제1 그루브 구조를 포함한다.

본 발명의 일 실시예에 따른 디스플레이 기판에 있어서, 상기 디스플레이 영역은 상기 제1 디스플레이 영역에 위치한 제1 단과 상기 제2 디스플레이 영역에 위치한 제2 단을 포함하는 적어도 하나의 제2 연결 라인을 더 포함하며; 상기 적어도 하나의 제1 발광 소자는 제2서브 발광 소자를 포함하고, 상기 적어도 하나의 제1 화소 회로는 제2 서브 화소 회로를 포함하며, 상기 제2 연결 라인의 제1 단은 상기 제2 서브 발광 소자의 애노드에 전기적으로 연결되고, 상기 제2 연결 라인의 제2 단은 상기 제2 서브 화소 회로에 전기적으로 연결되며; 상기 디스플레이 기판은 상기 제1 절연층과 상기 제2 절연층 사이에 위치하고 또한 상기 제2 연결 라인이 위치하는 제2 연결층을 더 포함하며; 상기 제2 서브 발광 소자의 애노드는 상기 애노드층에 위치하고, 상기 제2 서브 발광 소자의 애노드는 상기 제2 절연층의 제2 비아홀을 관통하여 상기 제2 연결 라인에 전기적으로 연결되며; 상기 제2 서브 발광 소자의 애노드는, 상기 제2 비아홀 내부에 위치하고 전기적 연결을 구현하기 위해 그 바닥은 상기 제2 연결 라인에 접촉되는 제2 그루브 구조를 포함한다.

본 발명의 일 실시예에 의해 제공되는 디스플레이 기판에서, 상기 제1 그루브 구조의 상기 제1 연결층과 멀리 떨어진 표면은 곡면이고, 상기 제2 그루브 구조의 상기 제2 연결층과 멀리 떨어진 표면은 곡면이다.

본 발명의 일 실시예에 의해 제공되는 디스플레이 기판에서, 상기 제1 서브 화소 회로 및 상기 제2 서브 화소 회로 각각은 게이트 전극, 제1 극 및 제2 극을 포함하는 제1 스위칭 트랜지스터를 포함하며; 상기 디스플레이 기판은 소스 드레인 금속층 및 제3 절연층을 더 포함하며, 상기 제3 절연층은 상기 소스 드레인 금속층에 위치하고, 상기 제1 연결층은 상기 제3 절연층에 위치하고, 상기 제1 스위칭 트랜지스터의 제1 극 및 제2 극은 상기 소스 드레인 금속층에 위치하며; 상기 제1 연결 라인의 제2 단은 상기 제3 절연층의 제3 비아홀을 관통하여 상기 제1 서브 화소 회로의 제1 스위칭 트랜지스터의 제1 극 또는 제2 극에 전기적으로 연결되며; 상기 제2 연결 라인의 제2 단은 상기 제3 절연층과 상기 제1 절연층의 제4 비아홀을 관통하여 상기 제2 서브 화소 회로의 제1 스위칭 트랜지스터의 제1 극 또는 제2 극에 전기적으로 연결된다.

대안적으로, 본 발명의 일 실시예에 의해 제공되는 디스플레이 기판에서, 상기 디스플레이 기판에 수직인 평면에서 상기 제4 비아홀의 단면 형상은 역 보스 형상이고, 상기 제4 비아홀에서 상기 제1 절연층의 개구 직경은 상기 제3 절연층의 개구 직경보다 크다.

대안적으로, 본 발명의 일 실시예에 의해 제공되는 디스플레이 기판에서, 상기 제4 비아홀에서, 상기 제2 연결 라인은 전이 금속층에 접촉되어 전기적으로 연결되고, 상기 전이 금속층은 상기 제2 서브 화소 회로의 제1 스위칭 트랜지스터의 제1 극 또는 제2 극에 접촉되어 전기적으로 연결되며, 상기 전이 금속층과 상기 제1 연결층은 동일한 공정으로 형성된다.

대안적으로, 본 발명의 일 실시예에 의해 제공되는 디스플레이 기판에서, 상기 제2 디스플레이 영역은 적어도 하나의 제2 발광 소자 및 적어도 하나의 제2 화소 회로를 더 포함하고, 상기 제2 발광 소자와 상기 제2 화소 회로는 전기적으로 연결되며; 상기 제2 화소 회로는 게이트 전극, 제1 극 및 제2 극을 포함하는 제2 스위칭 트랜지스터를 포함하고, 상기 제2 스위칭 트랜지스터의 제1 극과 제2 극은 상기 소스 드레인 금속층에 위치하며; 상기 제2 발광 소자의 애노드는 상기 애노드층에 위치하고, 상기 제2 발광 소자의 애노드는 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층의 제5 비아홀을 관통하여 상기 제2 스위칭 트랜지스터의 제1 극 또는 제2 극에 전기적으로 연결되며; 상기 디스플레이 기판에 수직인 평면에서 상기 제5 비아홀의 단면 형상은 역 보스 형상이고, 상기 제5 비아홀에서 상기 제1 절연층의 개구 직경은 상기 제3 절연층의 개구 직경보다 크다.

대안적으로, 본 발명의 일 실시예에 의해 제공되는 디스플레이 기판에서, 상기 제5 비아홀에서 상기 제2 절연층의 개구 직경은 상기 제1 절연층의 개구 직경보다 크거나 같다.

대안적으로, 본 발명의 일 실시예에 의해 제공되는 디스플레이 기판에서, 상기 제2 발광 소자의 애노드는, 상기 제5 비아홀 내부에 위치하고 전기적 연결을 구현하기 위해 그 바닥은 상기 제2 스위칭 트랜지스터의 제1 극 또는 제2 극에 접촉되는 제3 그루브 구조를 포함한다.

대안적으로, 본 발명의 일 실시예에 의해 제공되는 디스플레이 기판에서, 상기 디스플레이 영역은 상기 제2 디스플레이 영역을 적어도 부분적으로 둘러싸고 상기 제1 디스플레이 영역 및 상기 제2 디스플레이 영역과 중첩되지 않는 제3 디스플레이 영역을 더 포함하며; 상기 제3 디스플레이 영역은 적어도 하나의 제3 발광 소자 및 적어도 하나의 제3 화소 회로를 포함하고, 상기 제3 발광 소자와 상기 제3 화소 회로는 전기적으로 연결되며; 상기 제3 화소 회로는 게이트 전극, 제1 극 및 제2 극을 포함하는 제3 스위칭 트랜지스터를 포함하고, 상기 제3 스위칭 트랜지스터의 제1 극과 제2 극은 상기 소스 드레인 금속층에 위치하며; 상기 제3 발광 소자의 애노드는 상기 애노드층에 위치하고, 상기 제3 발광 소자의 애노드는 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층의 제6 비아홀을 관통하여 상기 제3 스위칭 트랜지스터의 제1 극 또는 제2 극에 전기적으로 연결되며; 상기 디스플레이 기판에 수직인 평면에서 상기 제6 비아홀의 단면 형상은 역 보스 형상이고, 상기 제6 비아홀에서 상기 제1 절연층의 개구 직경은 상기 제3 절연층의 개구 직경보다 크다.

대안적으로, 본 발명의 일 실시예에 의해 제공되는 디스플레이 기판에서, 상기 제6 비아홀에서 상기 제2 절연층의 개구 직경은 상기 제1 절연층의 개구 직경보다 크거나 같다.

대안적으로, 본 발명의 일 실시예에 의해 제공되는 디스플레이 기판에서, 상기 제3 발광 소자의 애노드는, 상기 제6 비아홀 내부에 위치하고 전기적 연결을 구현하기 위해 그 바닥은 상기 제3 스위칭 트랜지스터의 제1 극 또는 제2 극에 접촉되는 제4 그루브 구조를 포함한다.

대안적으로, 본 발명의 일 실시예에 의해 제공되는 디스플레이 기판에서, 상기 제1 연결 라인과 상기 제2 연결 라인은 투명한 전도성 트레이스를 각각 포함한다.

대안적으로, 본 발명의 일 실시예에 의해 제공되는 디스플레이 기판에서, 상기 적어도 하나의 제1 발광 소자는 복수의 제1 발광 소자를 포함하고, 상기 복수의 제1 발광 소자는 어레이로 배열되고, 상기 제1 연결 라인 및 상기 제2 연결 라인은 모두 복수의 제1 발광 소자로 구성된 어레이의 행 방향을 따라 연장된다.

대안적으로, 본 발명의 일 실시예에 의해 제공되는 디스플레이 기판에서, 상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자는 각각 유기 발광 다이오드를 포함한다.

대안적으로, 본 발명의 일 실시예에 의해 제공되는 디스플레이 기판에서, 상기 적어도 하나의 제1 발광 소자는 복수의 제1 발광 소자를 포함하고, 상기 적어도 하나의 제2 발광 소자는 복수의 제2 발광 소자를 포함하고, 상기 적어도 하나의 제3 발광 소자는 복수의 제3 발광 소자를 포함하며; 상기 제1 디스플레이 영역에서 상기 복수의 제1 발광 소자의 단위 면적의 분포 밀도는 상기 제2 디스플레이 영역에서 상기 복수의 제2 발광 소자의 단위 면적의 분포 밀도보다 작거나 같고, 상기 제2 디스플레이 영역에서 상기 복수의 제2 발광 소자의 단위 면적의 분포 밀도는 상기 제3 디스플레이 영역에서 상기 복수의 제3 발광 소자의 단위 면적의 분포 밀도보다 작다.

본 발명의 적어도 하나의 실시예는 본 발명의 일 실시예에 따른 디스플레이 기판을 포함하는 디스플레이 장치를 제공한다.

대안적으로, 본 발명의 일 실시예에 의해 제공되는 디스플레이 장치는 센서를 더 포함하며, 상기 디스플레이 기판은 디스플레이를 위한 제1 측면 및 제1 측면에 대향하는 제2 측면을 갖고, 상기 제1 디스플레이 영역은 상기 제1 측면의 빛이 상기 제2 측면으로 적어도 부분적으로 투과되도록 허용하며, 상기 센서는 상기 디스플레이 기판의 제2 측면에 설치되고, 상기 센서는 상기 제1 측면의 빛을 수신하도록 구성된다.

대안적으로, 본 발명의 일 실시예에 의해 제공되는 디스플레이 장치에서, 상기 디스플레이 기판 상의 상기 센서의 정사영은 상기 제1 디스플레이 영역과 적어도 부분적으로 중첩된다.

본 발명의 실시예의 기술적 해결책을 보다 명확하게 설명하기 위해, 이하에서는 실시예의 첨부도면에 대해 간략하게 설명하며, 다음 설명에서 언급된 첨부도면은 단지 본 발명의 일부분 실시예에 관한 것이며, 본 발명을 제한하는 것이 아니다.
도 1은 본 발명의 적어도 하나의 실시예에 의해 제공되는 디스플레이 기판의 평면도이다.
도 2는 도 1에 도시된 디스플레이 기판의 제1 디스플레이 영역과 제2 디스플레이 영역의 평면도이다.
도 3은 도 2에 도시된 디스플레이 기판의 제1 디스플레이 영역과 제2 디스플레이 영역의 예시이다.
도 4는 도 3의 일부 영역(REG1)의 확대도이다.
도 5a는 도 3의 일부 영역(REG2)의 확대도이다.
도 5b는 도 5a의 한 열의 제1 화소 회로, 한 열의 제1 발광 소자, 한 열의 제2 화소 회로 및 한 열의 제2 발광 소자만을 포함하는 영역의 확대도이다.
도 6a는 도 B의 A-A’선에 따른 단면도이다.
도 6b는 도 6a의 제1 비아홀(H1)의 확대도이다.
도 6c는 도 6a에서 제1 비아홀(H1) 및 연결된 애노드에 대응하는 영역의 개략적인 레이아웃이다.
도 6d는 도 6a에서 제3 비아홀(H3) 및 연결된 소스 드레인 금속층에 대응하는 영역의 개략적인 레이아웃이다.
도 7a는 도 5b의 B-B'선에 따른 단면도이다.
도 7b는 도 7a의 제2 비아홀(H2)의 확대도이다.
도 7c는 도 7a에서 제2 비아홀(H2) 및 연결된 애노드에 대응하는 영역의 개략적인 레이아웃이다.
도 7d는 제4 비아홀(H4)의 다른 구조도이다.
도 7e는 도 7a에서 제4 비아홀(H4) 및 연결된 소스 드레인 금속층에 대응하는 영역의 개략적인 레이아웃이다.
도 8a는 도 5b의 C-C’선에 따른 단면도이다.
도 8b는 도 8a의 제5 비아홀(H5)의 확대도이다.
도 8c는 도 8a에서 제5 비아홀(H5), 연결된 애노드 및 소스 드레인 금속층에 대응하는 영역의 개략적인 레이아웃이다.
도 9는 도 1에 도시된 디스플레이 기판의 제3 디스플레이 영역 중 일부 영역(REG3)의 확대도이다.
도 10a는 도 9의 D-D’선에 따른 단면도이다.
도 10b는 도 10a의 제6 비아홀(H6)의 확대도이다.
도 11a는 도 4 중 일부 영역(REG4)에 대응하는 개략적인 레이아웃이다.
도 11b는 도 11a에서 제1 연결 라인만 도시된 개략적인 레이아웃이다.
도 11c는 도 11a에서 제2 연결 라인만 도시된 개략적인 레이아웃이다.
도 11d는 도 11a의 E-E’선을 따른 단면도이다.
도 12a는 본 발명의 일부 실시예에 따른 디스플레이 기판의 제2 디스플레이 영역에서 제2 발광 소자에 대응하는 개략적인 제1 레이아웃이다.
도 12b는 본 발명의 일부 실시예에 따른 디스플레이 기판의 제2 디스플레이 영역에서 제2 발광 소자에 대응하는 개략적인 제2 레이아웃이다.
도 13a는 7T1C화소 회로의 구조도이다.
도 13b는 도 13a에 도시된 7T1C화소 회로의 구동 타이밍도이다.
도 14는 본 발명의 적어도 하나의 실시예에 의해 제공되는 디스플레이 장치의 블록도이다.
도 15는 본 발명의 적어도 하나의 실시예에 의해 제공되는 디스플레이 장치의 적층 구조를 나타낸 개략도이다.

본 발명의 실시예의 목적, 기술적 해결책 및 장점을 보다 명확하게 하기 위해, 본 발명의 실시예의 첨부도면을 결부하여 본 발명의 실시예의 기술적 해결책에 대해 명확하고 완전하게 설명한다. 여기에 설명된 실시예는 본 발명의 일부분 실시예일 뿐이고, 모든 실시예인 것이 아니다. 본 발명의 기술 분야의 통상의 지식을 가진 자가 본 발명의 실시예를 기반으로 창의적인 노동을 거치지 않고 얻은 다른 모든 실시예는 모두 본 발명의 보호 범위에 속한다.

달리 정의되지 않는 한, 본 발명에서 사용된 기술적 또는 과학적 용어는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 이해하는 바와 같은 통상적인 의미를 나타낸다. 본 발명에서 사용된 “제1 ”, “제2 ” 및 이와 유사한 용어는 어떠한 순서, 수량 또는 중요도를 나타내지 않으며, 단지 다양한 구성요소를 구분하기 위해 사용된다. 마찬가지로, “하나”, “일” 또는 “해당”와 같은 단어는 수량의 제한을 나타내는 것이 아니라 적어도 하나의 존재를 나타낸다. “포함하는” 또는 “포함되는” 및 이와 유사한 단어는 단어 앞에 있는 요소 또는 사물은 단어 뒤에 인용되는 요소 또는 사물 및 그 등가물을 포함하지만 다른 요소 또는 사물을 배제하지 않는 것을 의미한다. “연결” 또는 “서로 연결”등과 같은 단어는 물리적 또는 기계적 연결에 국한되지 않고, 직접적 또는 간접적 전기적 연결을 포함할 수 있다. “상”, “하”, “좌”, “우” 등은 상대적인 위치 관계를 나타낼 때만 사용되며, 기술된 객체의 절대 위치가 변경되면 그에 따라 상대적인 위치 관계도 변경될 수 있다.

현재 언더스크린 센서(예를 들어, 카메라)를 구비한 디스플레이 기판의 경우, 디스플레이 기판의 언더스크린 센서(카메라)에 해당하는 디스플레이 영역의 광투과율을 향상시키기 위해, 언더스크린 센서(카메라)에 해당하는 디스플레이 영역에서 발광 소자의 단위 면적당 분포 밀도(PPI)는 디스플레이 기판의 다른 디스플레이 영역에서 발광 소자의 단위 면적당 분포 밀도보다 작을 수 있다.

그러나, 발광 소자의 단위 면적당 분포 밀도가 디스플레이 기판 상의 서로 다른 영역에서 서로 다르기 때문에, 서로 다른 영역에서 발광 소자 및 대응하는 화소 회로의 배열 방식이 서로 달라 디스플레이 기판의 배선 모드 및 레이아웃 설계가 발광 소자가 균일하게 분포된 통상의 디스플레이 기판과 다르다. 그 결과, 필름층들 사이의 전기적 연결을 구현하기 위해, 디스플레이 기판에 더 많은 비아홀이 설치되어야 한다. 일반적인 비아홀 설치 방식을 사용하는 경우, 상기 디스플레이 기판에 비아홀이 많이 존재하여 전기적 연결의 안정성에 영향을 미치고 투과광의 균일도가 낮아 언더스크린 센서(예를 들어, 카메라)의 센싱 효과에 영향을 미치며, 상기 디스플레이 기판을 사용하는 디스플레이 장치의 성능이 저하된다.

본 발명의 적어도 하나의 실시예는 디스플레이 기판 및 디스플레이 장치를 제공하며, 상기 디스플레이 기판은 가공의 난이도를 줄이고, 전기적 연결의 신뢰성을 향상시키고, 투과광의 균일성을 향상시킴으로써, 언더스크린 센서(예를 들어, 카메라)의 센싱 효과를 향상하는데 유리하다.

이하, 첨부도면을 참조하여, 본 발명의 실시예에 대해 상세히 설명한다. 서로 다른 첨부도면에서, 동일한 부호는 이미 설명된 동일한 요소를 지칭하기 위해 사용된다.

본 발명의 적어도 하나의 실시예는 디스플레이 영역을 포함하는 디스플레이 기판을 제공한다. 디스플레이 영역은 서로 중첩되지 않는 제1 디스플레이 영역 및 제2 디스플레이 영역을 포함하되, 제2 디스플레이 영역은 제1 디스플레이 영역을 적어도 부분적으로 둘러싸고, 제1 디스플레이 영역의 광투과율은 제2 디스플레이 영역의 광투과율보다 크다. 제1 디스플레이 영역은 적어도 하나의 제1 발광 소자를 포함하고, 제2 디스플레이 영역은 적어도 하나의 제1 화소 회로를 포함한다. 디스플레이 영역은 제1 디스플레이 영역에 위치한 제1 단과 제2 디스플레이 영역에 위치한 제2 단을 포함하는 적어도 하나의 제1 연결 라인을 더 포함한다. 적어도 하나의 제1 발광 소자는 제1 서브 발광 소자를 포함하고, 적어도 하나의 제1 화소 회로는 제1 서브 화소 회로를 포함하며, 제1 연결 라인의 제1 단은 제1 서브 발광 소자의 애노드에 전기적으로 연결되고, 제1 연결 라인의 제2 단은 제1 서브 화소 회로에 전기적으로 연결된다. 디스플레이 기판은 순차적으로 적층된 제1 연결층, 제1 절연층, 제2 절연층 및 애노드층을 포함한다. 제1 연결 라인은 제1 연결층에 위치하고, 제1 서브 발광 소자의 애노드는 애노드층에 위치하며, 제1 서브 발광 소자의 애노드는 제1 절연층과 제2 절연층의 제1 비아홀을 관통하여 제1 연결 라인에 전기적으로 연결된다. 디스플레이 기판에 수직인 평면에서 제1 비아홀의 단면 형상은 역 보스 형상이고, 제1 비아홀에서 제2 절연층의 개구 직경은 제1 절연층의 개구 직경보다 크다. 제1 서브 발광 소자의 애노드는, 상기 제1 비아홀 내부에 위치하고 전기적 연결을 구현하기 위해 그 바닥은 제1 연결 라인에 접촉되는 제1 그루브 구조를 포함한다.

도 1은 본 발명의 적어도 하나의 실시예에 의해 제공되는 디스플레이 기판의 평면도이다. 도 1에 도시된 바와 같이, 상기 디스플레이 기판(01)은 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 제3 디스플레이 영역(13)을 포함하는 디스플레이 영역(10)을 포함한다. 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 제3 디스플레이 영역(13)은 서로 중첩되지 않는다. 제3 디스플레이 영역(13)은 제2 디스플레이 영역(12)을 적어도 부분적으로 둘러싸고(예를 들어, 부분적으로 둘러쌈), 제2 디스플레이 영역(12)은 제1 디스플레이 영역(11)을 적어도 부분적으로 둘러싼다(예를 들어, 전체로 둘러쌈). 일부 실시예에서, 디스플레이 기판(01)은 제3 디스플레이 영역(13)을 적어도 부분적으로 둘러싸는 주변 영역을 더 포함할 수 있다.

제1 디스플레이 영역(11)의 광투과율은 제2 디스플레이 영역(12)의 광투과율보다 크다. 일부 실시예에서, 적어도 제1 디스플레이 영역(11)은 빛의 투과를 허용한다. 상기 디스플레이 기판(01)은 디스플레이를 위한 제1 측면 및 제1 측면에 대향하는 제2 측면을 포함한다. 일부 실시예에서, 도 1에 도시된 바와 같이, 제1 측면은 디스플레이 기판(01)의 전면(즉, 도 1에 도시된 평면)이고, 제2 측면은 디스플레이 기판(01)의 후면이다. 제1 디스플레이 영역(11)에 대응하는 디스플레이 기판(01)의 제2 측면의 위치에 이미징 센서 또는 적외선 센서와 같은 센서가 설치될 수 있다. 상기 센서는 디스플레이 기판(01)의 제1 측면으로부터 빛을 수신하여 이미지 캡처, 거리 감지 및 광도 감지와 같은 작업을 수행할 수 있도록 구성되며, 이러한 빛은 제1 디스플레이 영역(11)을 투과하여 센서에 조사되어 센서에 의해 감지된다.

도 2는 도 1에 도시된 디스플레이 기판의 제1 디스플레이 영역과 제2 디스플레이 영역의 평면도이다. 도 1 및 도 2에 도시된 바와 같이, 제2 디스플레이 영역(12)은 제1 디스플레이 영역(11)을 적어도 부분적으로 둘러싼다(예를 들어, 전체로 둘러쌈).

제1 디스플레이 영역(11)의 형상은 원형 또는 타원일 수 있고, 제2 디스플레이 영역(12)의 형상은 직사각형일 수 있으나, 본 발명의 실시예는 이를 제한하지 않는다. 또한, 제1 디스플레이 영역(11) 및 제2 디스플레이 영역(12)의 형상은 모두 직사각형 또는 다른 적절한 형상일 수 있다.

도 3은 도 2에 도시된 디스플레이 기판의 제1 디스플레이 영역과 제2 디스플레이 영역의 예시이다. 도 4는 도 3의 일부 영역(REG1)의 확대도이고, 도 5a는 도 3의 일부 영역(REG2)의 확대도이고, 도 5b는 도 5a의 한 열의 제1 화소 회로, 한 열의 제1 발광 소자, 한 열의 제2 화소 회로 및 한 열의 제2 발광 소자만을 포함하는 영역의 확대도이다. 제1 화소 회로와 제1 발광 소자 사이의 연결을 명확하게 나타내기 위해, 도 5b에서는 서로 인접한 제1 화소 회로와 제1 발광 소자의 상호 연결을 도시하였지만, 도 3, 도 4 및 도 5a를 참조하면, 도 5b의 제1 발광 소자의 좌측에는 도시되지 않은 다른 제1 발광 소자가 배치될 수 있고, 제1 화소 회로의 우측에는 도시되지 않은 다른 제1 화소 회로가 배치될 수 있다.

도 3, 도 4, 도 5a 및 도 5b에 도시된 바와 같이, 제1 디스플레이 영역(11)은 적어도 하나의 (예를 들어, 복수개) 제1 발광 소자(411)를 포함한다. 명료함을 위해, 관련 첨부도면에서는 제1 발광 소자(411)의 애노드 구조를 통해 제1 발광 소자(411)를 개략적으로 도시한다. 제1 디스플레이 영역(11)은 어레이로 배열된 복수의 제1 발광 소자(411)를 포함하고, 제1 발광 소자(411)는 빛을 방출하도록 구성된다. 제1 디스플레이 영역(11)에는 화소 회로가 없고, 제1 발광 소자(411)를 구동하기 위한 화소 회로는 제2 디스플레이 영역(12)에 배치되어, 제1 디스플레이 영역(11)의 금속 피복 면적을 감소시키고, 제1 디스플레이 영역(11)의 광투과율을 증가시키며, 제1 디스플레이 영역(11)의 광투과율이 제2 디스플레이 영역(12)의 광투과율보다 크도록 한다.

복수의 제1 발광 소자(411)는 복수의 발광 유닛에 설치될 수 있고, 이러한 발광 유닛은 어레이로 배열될 수 있다. 각각의 발광 유닛은 하나 이상의 제1 발광 소자(411)를 포함할 수 있다. 복수의 제1 발광 소자(411)는 동일한 색상의 빛을 방출하거나 백색광, 적색광, 청색광, 녹색광 등과 같은 서로 다른 색상의 빛을 방출할 수 있으며, 구체적으로 실제 요구 사항에 따라 결정될 수 있고, 본 발명의 실시예는 이를 제한하지 않는다. 복수의 제1 발광소자(411)의 배열 방식은 GGRB, RGBG, RGB 등과 같은 통상적인 화소 단위의 배열 방식을 참조할 수 있으며, 본 발명의 실시예는 이를 제한하지 않는다.

제1 디스플레이 영역(11)은 디스플레이 기판(01)의 제1 측면의 빛이 디스플레이 기판(01)의 제2 측면에 적어도 부분적으로 투과되도록 허용한다. 이러한 방식으로, 제1 디스플레이 영역(11)에 대응하는 디스플레이 기판(01)의 제2 측면의 위치에 센서를 배치하기 편리하며, 상기 센서는 제1 측면의 빛을 수신하여 이미지 캡처, 거리 감지, 광도 감지 등 조작을 수행할 수 있다.

도 3, 도 4, 도 5a 및 도 5b에 도시된 바와 같이, 제2 디스플레이 영역(12)은 적어도 하나의(예를 들어, 복수개) 제1 화소 회로(412)를 포함한다. 제1 발광 소자(411)와 제1 화소 회로(412)는 일대일로 전기적으로 연결되고, 복수의 제1 화소 회로(412)는 복수의 제1 발광 소자(411)를 일대일로 구동한다. 도 5b에 도시된 직사각형 프레임(412로 표시된 검은색 테두리 및 흰색으로 채워진 영역)은 제1 화소 구동 유닛을 나타내고, 각각의 제1 화소 구동 유닛은 모두 제1 화소 회로(412)를 포함한다. 제1 화소 회로(412)는 복수의 제1 발광 소자(411)를 일대일로 구동하여 발광시키도록 구성된다. 즉, 하나의 제1 화소 회로(412)는 대응하는 하나의 제1 발광 소자(411)를 구동하고, 서로 다른 제1 화소 회로(412)는 서로 다른 제1 발광 소자(411)를 구동한다.

도 3, 도 4, 도 5a 및 도 5b에서, 제1 화소 구동 유닛은 하나 이상의 제1 화소 회로(412)를 포함할 수 있다. 제1 디스플레이 영역(11)의 발광 유닛에 한개의 제1 발광 소자(411)가 포함되는 경우, 상기 제1 화소 구동 유닛에도 한개의 제1 화소 회로(412)가 포함된다. 제1 디스플레이 영역(11)의 발광 유닛에 제1 발광 소자(411)가 복수개 포함되는 경우, 상기 제1 화소 구동 유닛에도 제1 화소 회로(412)가 복수개 포함되고, 각각의 발광 유닛의 제1 발광 소자(411)의 수는 각각의 제1 화소 구동 유닛의 제1 화소 회로(412)의 수와 동일하여 일대일 구동을 구현한다.

복수의 제1 발광 소자(411)는 어레이로 배열되고, 복수의 제1 화소 회로(412)도 어레이로 배열된다. 상기 “어레이 배열”은 복수의 장치가 하나의 그룹을 형성하고 복수의 장치가 어레이로 배열되는 경우를 가리킬 수 있고, 복수의 장치 자체가 어레이로 배열되는 경우를 가리킬 수도 있으며, 본 발명의 실시예는 이를 제한하지 않는다. 일부 실시예에서, 도 3, 도 4, 도 5a 및 도 5b에 도시된 바와 같이, 4개의 제1 발광 소자(411)마다 하나의 그룹을 형성하고, 복수 그룹의 제1 발광 소자(411)가 어레이로 배열되며, 이에 대응하여, 4개의 제1 화소 회로(412)마다 하나의 그룹을 형성하고, 복수 그룹의 제1 화소 회로(412)는 어레이 배열을 나타내며, 이 경우, 각 제1 화소 구동 유닛에는 4개의 제1 화소 회로(412)가 포함된다.

도 3, 도 4, 도 5a 및 도 5b에 도시된 바와 같이, 디스플레이 영역(10)은 적어도 하나의 제1 연결 라인(110) 및 적어도 하나의 제2 연결 라인(120)을 포함한다. 제1 연결 라인(110)은 제1 디스플레이 영역(11)에 위치한 제1 단과 제2 디스플레이 영역(12)에 위치한 제2 단을 포함하며, 즉, 제1 연결 라인(110)은 제1 디스플레이 영역(11)에서 제2 디스플레이 영역(12)으로 연장된다. 마찬가지로, 제2 연결 라인(120)은 제1 디스플레이 영역(11)에 위치한 제1 단과 제2 디스플레이 영역(12)에 위치한 제2 단을 포함하며, 즉, 제2 연결 라인(120)은 제1 디스플레이 영역(11)에서 제2 디스플레이 영역(12)으로 연장된다.

제1 발광 소자(411)는 제1 서브 발광 소자(411a) 및 제2 서브 발광 소자(411b)를 포함하고, 제1 화소 회로(412)는 제1 서브 화소 회로(412a) 및 제2 서브 화소 회로(412b)를 포함한다. 제1 연결 라인(110)의 제1 단은 제1 서브 발광 소자(411a)의 애노드에 전기적으로 연결되고, 제1 연결 라인(110)의 제2 단은 제1 서브 화소 회로(412a)에 전기적으로 연결되며, 제1 연결 라인(110)은 제1 서브 화소 회로(412a)에 의해 제공되는 전기신호를 제1 서브 발광 소자(411a)의 애노드로 전송함으로써 제1 서브 발광 소자(411a)를 구동시켜 발광하도록 구성된다. 제2 연결 라인(120)의 제1 단은 제2 서브 발광 소자(411b)의 애노드에 전기적으로 연결되고, 제2 연결 라인(120)의 제2 단은 제2 서브 화소 회로(412b)에 전기적으로 연결되며, 제2 연결 라인(120)은 제2 서브 화소 회로(412b)에 의해 제공되는 전기신호를 제2 서브 발광 소자(411b)의 애노드에 전송함으로써 제2 서브 발광 소자(411b)를 구동시켜 발광하도록 구성된다.

제1 디스플레이 영역(11)에 위치한 복수의 제1 발광 소자(411)의 경우, 일부분 제1 발광 소자(411)(예를 들어, 제1 서브 발광 소자(411a))는 제1 연결 라인(110)에 전기적으로 연결되고, 다른 일부분 제1 발광 소자(411)(예를 들어, 제2 서브 발광 소자(411b))는 제2 연결 라인(120)에 전기적으로 연결되며, 모든 제1 발광 소자(411)가 모두 대응하는 연결 라인을 통해 대응하는 제1 화소 회로(412)에 전기적으로 연결됨으로써, 제1 발광 소자(411)의 구동을 구현한다.

제1 연결 라인(110)과 제2 연결 라인(120)은 디스플레이 기판(01)의 서로 다른 필름층에 위치하는데, 즉, 제1 연결 라인(110) 및 제2 연결 라인(120)은 두개의 서로 다른 필름층에 위치한다. 서로 다른 필름층에 위치하기 때문에, 디스플레이 기판(01) 상에서 제1 연결 라인(110)의 정사영과 디스플레이 기판(01) 상에서 제2 연결 라인(120)의 정사영이 서로 중첩됨으로써, 배선 공간을 이용하여 효과적으로 배선할 수 있고, 제1 디스플레이 영역(11)의 모든 제1 발광 소자(411)가 모두 대응하는 연결 라인에 전기적으로 연결되도록 한다. 제1 발광 소자(411)의 수량이 많고 대응하는 연결 라인이 많더라도, 상기 디스플레이 기판(01)은 충분한 배선 공간을 제공할 수 있다.

서로 다른 필름층은 비아홀이 설치되지 않은 위치에서 서로 절연된다. 서로 다른 필름층의 트레이스가 서로 전기적으로 연결되어야 하는 경우, 비아홀을 설치하는 방식을 통해, 서로 다른 필름층에 위치한 트레이스의 전기적 연결을 구현할 수 있다. 이러한 서로 다른 필름층은 서로 다른 공정으로 제조되는데, 예를 들어 먼저 제1 공정을 사용하여 서로 다른 필름층 중 하나를 제조한 다음, 제2 공정을 사용하여 서로 다른 필름층 중 다른 필름층을 제조한다. 제1 공정이 수행된 후 제2 공정이 수행되기 전에 제3 공정을 사용하여 절연층을 제조할 수 있으며, 상기 절연층은 비아홀이 설치되지 않은 위치에서 서로 다른 필름층이 서로 절연되도록 서로 다른 필름층 사이에 위치한다. 제1 공정, 제2 공정 및 제3 공정은 서로 동일하거나 상이하다. 상기 디스플레이 기판(01)에 베이스 기판이 포함되는 경우, 베이스 기판에 수직되는 방향에서 서로 다른 필름층과 베이스 기판의 거리가 서로 다르다. 즉, 서로 다른 필름층 중에서 하나의 필름층은 베이스 기판과 비교적 가깝고, 다른 하나의 필름층은 베이스 기판과 멀리 떨어져 있다. 이하의 설명에서, 서로 다른 필름층의 의미는 상기 설명을 참조할 수 있으며, 여기서는 설명을 생략한다.

본 발명의 실시예에서, 제1 발광 소자(411)와 제1 화소 회로(412)의 전기적 연결을 구현하기 위한 연결 라인은 두개의 서로 다른 필름층에 위치하는 것으로 제한되지 않고 서로 다른 3개의 필름층, 4개의 필름층 또는 임의 수량의 필름층에 위치할 수도 있으며, 즉, 이러한 연결 라인은 전술한 제1 연결 라인(110) 및 제2 연결 라인(120)에 제한되지 않고, 제1 연결 라인(110) 및 제2 연결 라인(120)과 서로 다른 필름층에 위치한 다른 연결 라인을 포함할 수도 있으며, 본 발명의 실시예는 이를 제한하지 않는다.

도 5a에 도시된 바와 같이, 복수의 제1 연결 라인(110) 및 복수의 제2 연결 라인(120)은 연결 라인 어레이를 형성하고, 상기 연결 라인 어레이 중의 각 연결 라인(상기 연결 라인은 제1 연결 라인(110) 또는 제2 연결 라인(120)일 수 있음)은 하나의 제1 발광 소자(411)와 대응되는 하나의 제1 화소 회로(412)를 전기적으로 연결시킨다. 복수의 연결 라인의 길이 차이를 줄여 회로 환경의 균형을 향상하기 위해, 배선 설계 시에 제1 발광 소자(411)와 그에 연결되는 제1 화소 회로(412)들 사이의 거리를 대체적으로 동일하게 설계할 수 있다. 도 5a에 도시된 예에서, 복수의 화소 회로(제1 화소 회로(412) 및 제2 화소 회로(422)를 포함함)는 어레이로 배열되고, 복수의 제1 발광 소자(411)도 어레이로 배열된다. 제Q 행에 위치한 화소 회로와 제1 발광 소자(411), 제(P-1) 열의 제1 화소 회로(412)와 제W 열의 제1 발광 소자(411)가 연결 라인(제1 연결 라인(110) 또는 제2 연결 라인(120)일 수 있음)을 통해 전기적으로 연결되는 경우, 상기 연결 라인의 길이는 예를 들어 S1이며; 제(P+1) 열의 제1 화소 회로(412)와 제(W+1) 열의 제1 발광 소자(411)가 연결 라인(제1 연결 라인(110) 또는 제2 연결 라인(120)일 수 있음)을 통해 전기적으로 연결되는 경우, 상기 연결 라인의 길이는 예를 들어 S2이다. S1와 S2의 차이값은 일정한 범위에 있고, 너무 크지 않다. S1와 S2의 차이값 범위의 구체적인 값은 실제 수요에 따라 결정될 수 있으며, 본 발명의 실시예는 이를 제한하지 않는다. 마찬가지로, 제(Q-1) 행 및 제(Q-2) 행에 위치한 제1 화소 회로(412)와 제1 발광 소자(411)도 유사한 배선 방식을 사용할 수 있다.

제(P-1) 열의 제1 화소 회로(412)와 제(W+1) 열의 제1 발광 소자(411)가 연결되고 제(P+1) 열의 제1 화소 회로(412)와 제W 열의 제1 발광 소자(411)가 연결되는 경우와 비교하면, 도 5a에 도시된 예는 복수의 연결 라인의 길이 차이가 작은데, 즉, 복수의 제1 연결 라인(110) 간의 길이 차이가 작고, 복수의 제2 연결 라인(120) 간의 길이 차이가 작고, 제1 연결 라인(110)과 제2 연결 라인(120) 간의 길이 차이도 작으므로, 회로 환경의 균형을 향상시킬 수 있다. 물론, 본 발명의 실시예는 도5A에 도시된 경우에 제한되지 않고, 연결 라인에 의해 연결되는 제1 화소 회로(412)와 제1 발광 소자(411)의 배치 위치는 다른 위치일 수도 있는데, 구체적으로 실제 수요에 따라 결정될 수 있고, 본 발명의 실시예는 이를 제한하지 않는다.

디스플레이 기판(01)과 평행되는 평면에서 복수의 제1 연결 라인(110)과 복수의 제2 연결 라인(120)의 배치 방식 및 위치 관계는 제한되지 않으며, 실제 배선 요구 사항에 따라 결정될 수 있다. 디스플레이 기판(01)과 평행되는 평면에서, 제1 연결 라인(110) 및 제2 연결 라인(120)은 하나씩 간격을 두고 배열되거나, 간격을 두고 그룹으로 배열될 수 있고, 또한 불규칙하게 배치될 수도 있으며, 본 발명의 실시예는 이를 제한하지 않는다.

본 발명의 실시예에서, 제1 서브 발광 소자(411a) 및 제2 서브 발광 소자(411b)는 구조와 기능 측면에서 차이가 없고, 제1 서브 화소 회로(412a) 및 제2 서브 화소 회로(412b)도 구조와 기능 측면에서 차이가 없을 수 있으며, “제1”, “제2”와 같은 표시는 단지 이러한 발광 소자와 화소 회로에 연결되는 연결 라인(즉, 제1 연결 라인(110) 및 제2 연결 라인(120))을 구분하기 위한 것이며, 이는 본 발명의 실시예의 대한 제한을 구성하지 않는다.

도 6a는 도 B의 A-A’선에 따른 단면도이고, 도 6b는 도 6a의 제1 비아홀(H1)의 확대도이고, 도 6c는 도 6a에서 제1 비아홀(H1) 및 연결된 애노드에 대응하는 영역의 개략적인 레이아웃이고, 도 6d는 도 6a에서 제3 비아홀(H3) 및 연결된 소스 드레인 금속층에 대응하는 영역의 개략적인 레이아웃이다.

도 6a 내지 도 6d에 도시된 바와 같이, 디스플레이 기판(01)은 순차적으로 적층된 제3 절연층(33), 제1 연결층(21), 제1 절연층(31), 제2 절연층(32) 및 애노드층(40)을 포함한다. 제1 서브 발광 소자(411a)는 애노드(4111), 캐소드(4113), 및 애노드(4111)와 캐소드(4113) 사이에 위치한 발광층(4112)을 포함한다. 제1 연결 라인(110)은 제1 연결층(21)에 위치하고, 제1 서브 발광 소자(411a)의 애노드(4111)는 애노드층(40)에 위치한다. 제1 서브 발광 소자(411a)의 애노드(4111)는 제1 절연층(31)과 제2 절연층(32)의 제1 비아홀(H1)을 관통하여 제1 연결 라인(110)에 전기적으로 연결된다.

디스플레이 기판(01)에 수직인 평면에서 제1 비아홀(H1)의 단면 형상은 역 보스 형상이다. 도시된 단면도(예를 들어, 도 6a 및 도 6b)에서, 상기 역 보스 형상은 크기가 다른 두개의 직사각형이 접합되어 형성된 형상으로 볼 수 있으며, 상부에 위치한 직사각형이 더 크고 하부에 위치한 직사각형이 작으므로 역 보스 형상의 적어도 한 측면에 단차가 형성되는데, 예를 들어 양 면에 단차가 형성되며; 베이스 기판(74)에서 아래에 위치한 직사각형에 대응하는 부분의 정사영은 베이스 기판(74)에서 위에 위치한 직사각형에 대응하는 부분의 정사영 내부에 완전히 포함되며, 베이스 기판(74)에서 아래에 위치한 직사각형에 대응하는 부분의 정사영의 각 에지는 베이스 기판(74)에서 위에 위치한 직사각형에 대응하는 부분의 정사영의 각 에지와 모두 이격된다. 제1 비아홀(H1)에서, 제2 절연층(32)의 개구 직경(L2)은 제1 절연층(31)의 개구 직경(L1)보다 크다. 제2 절연층(32)의 개구 직경(L2)은 6μm×6μm일 수 있고, 또는, 제1 절연층(31)의 개구 직경(L1)은 6μm×6μm일 수 있다. 제1 비아홀(H1)은 두개의 절연층을 관통해야 하기 때문에, 제1 비아홀(H1)의 깊이가 상대적으로 크며, 제1 비아홀(H1)을 역 보스 형상으로 설치함으로써, 제1 비아홀(H1)의 가공 난이도를 감소시킬 수 있고, 제1 비아홀(H1)에 도전성 재료(예를 들어, 애노드(4111)의 재료)를 증착하는 것이 편리하여 전기적 연결의 신뢰성을 향상할 수 있다.

제1 서브 발광 소자(411a)의 애노드(4111)는, 제1 비아홀(H1) 내부에 위치하고 전기적 연결을 구현하기 위해 그 바닥은 제1 연결 라인(110)에 접촉되는 제1 그루브 구조(GR1)를 포함한다. 제1 비아홀(H1)에서 애노드(4111)가 증착되는 부분을 그루브 구조로 설치함으로써, 이 부분의 두께를 감소시킬 수 있고, 이 부분의 두께와 애노드(4111)의 다른 부분의 두께 차이를 줄임으로써, 투과광의 균일도가 전체적으로 향상되어 서로 다른 영역 간의 휘도의 뚜렷한 차이가 없고, 제1 디스플레이 영역(11)의 광투과율이 높아져 언더스크린 센서(예를 들어, 카메라)의 이미징 효과 등 감지 효과를 향상시키는데 유리하다. 제1 비아홀(H1)은 역 보스 형상이므로 애노드(4111)를 제조할 때 그루브 구조를 형성하는 것이 유리하여 공정의 난이도를 줄일 수 있다.

일부 실시예에서, 제1 그루브 구조(GR1)의 제1 연결층(21)에서 멀리 떨어진 표면은 곡면이다. 상기와 같이, 투과광의 광도를 지속적으로 변경하여 국소 위치에서 광도의 급격한 변화를 방지함으로써 투과광의 균일성을 추가적으로 향상시킬 수 있다. 물론, 본 발명의 실시예는 이에 한정되는 것은 아니며, 다른 예에서, 제1 그루브 구조(GR1)의 제1 연결층(21)에서 멀리 떨어진 표면은 평탄면, 경사면일 수도 있으며, 실제 요구 사항에 따라 결정될 수 있다.

애노드(4111)는 ITO/Ag/ITO 3층 구조(미도시)와 같은 다수의 애노드 서브층을 포함할 수 있으며, 본 발명의 실시예는 애노드(4111)의 구체적인 형태를 제한하지 않는다. 캐소드(4113)는 디스플레이 기판(01) 전체 표면에 형성된 구조이고, 캐소드(4113)는 리튬(Li), 알루미늄(Al), 마그네슘(Mg), 은(Ag) 및 기타 금속 재료를 포함할 수 있다. 캐소드(4113)는 매우 얇은 층으로 형성될 수 있으므로 캐소드(4113)는 광투과율이 우수하다. 애노드(4111)가 ITO/Ag/ITO 3층 구조를 포함하는 경우, 그 두께는 86/1000/86A일 수 있다.

도 6c에 도시된 레이아웃에서는 제2 연결 라인(120)이 제1 연결 라인(110)과 다른 필름층(제2 연결 라인(120)이 위치하는 필름층 및 해당 단면 구조에 대해서는 나중에 설명함)에 위치하고, 제2 연결 라인(120)과 제1 서브 발광 소자(411a)의 애노드(4111)도 서로 다른 필름층에 위치하기 때문에, 제2 연결 라인(120)의 윤곽은 제1 서브 발광 소자(411a)의 애노드(4111)와 중첩되지만, 제2 연결 라인(120)은 제1 서브 발광 소자(411a)의 애노드(4111)에 전기적으로 연결되지 않는다.

도 6a에 도시된 바와 같이, 제1 서브 화소 회로(412a)는 제1 스위칭 트랜지스터(예를 들어, 스위칭 박막 트랜지스터(412T)) 및 스토리지 커패시터(412C)와 같은 구조를 포함한다. 스위칭 박막 트랜지스터(412T)는 게이트 전극(4121), 활성층(4122), 제1 전극(4123) 및 제2 전극(4124)을 포함한다. 제1 전극(4123)은 소스 전극 또는 드레인 전극일 수 있고, 제2 전극(4124)은 드레인 전극 또는 소스 전극일 수 있다. 스토리지 커패시터(412C)는 제1 커패시터 플레이트(4125) 및 제2 커패시터 플레이트(4126)를 포함한다.

활성층(4121)은 베이스 기판(74) 상에 배치되고, 활성층(4121)의 베이스 기판(74)에서 멀리 떨어진 일측에 제1 게이트 전극 절연층(741)이 설치된다. 게이트 전극(4122)은 제1 커패시터 플레이트(4125)와 동일한 층에 설치되고, 제1 게이트 전극 절연층(741)의 베이스 기판(74)에서 멀리 떨어진 일측에 위치하며, 게이트 전극(4122) 및 제1 커패시터 플레이트(4125)의 베이스 기판(74)에서 멀리 떨어진 일측에 제2 게이트 전극 절연층(742)이 설치된다. 제2 커패시터 플레이트(4126)는 제2 게이트 전극 절연층(742)의 베이스 기판(74)과 멀리 떨어진 일측에 설치되고, 제2 커패시터 플레이트(4126)의 베이스 기판(74)과 멀리 떨어지 일측에는 층간 절연층(743)이 설치된다. 제1 전극(4123) 및 제2 전극(4124)(즉, 소스 드레인 전극)은 층간 절연층(743)의 베이스 기판(74)에서 멀리 떨어진 일측에 설치되고, 제1 게이트 전극 절연층(741), 제2 게이트 전극 절연층(742) 및 층간 절연층(743)의 비아홀을 통해 활성층(4121)에 전기적으로 연결된다. 제1 전극(4123) 및 제2 전극(4124)은 모두 소스 드레인 금속층(SD) 상에 위치하고, 제3 절연층(33)은 소스 드레인 금속층(SD) 상에 위치하고, 제1 연결층(21)은 제3 절연층 상에 위치한다. 제3 절연층(33)은 절연의 역할을 할 뿐만 아니라 평탄화의 역할도 한다.

제1 연결 라인(110)의 제2 단은 제3 절연층(33)의 제3 비아홀(H3)을 관통하여 제1 서브 화소 회로(412a)에 포함되는 제1 스위칭 트랜지스터(예를 들어, 스위칭 박막 트랜지스터(412T))의 제2 극(4124)에 전기적으로 연결된다. 물론, 본 발명의 실시예는 이에 제한되지 않으며, 다른 예에서, 제1 연결 라인(110)의 제2 단은 제1 서브 화소 회로(412a)에 포함되는 스위칭 박막 트랜지스터(412T)의 제1 극(4123)에 전기적으로 연결될 수도 있다. 디스플레이 기판(01)에 평행되는 평면에서 제3 비아홀(H3)의 단면 크기는 4μm×4μm일 수 있다.

제1 디스플레이 영역(11)은 베이스 기판(74) 상에 위치한 투명 지지층(78)을 더 포함하고, 제1 서브 발광 소자(411a)는 투명 지지층(78)의 베이스 기판(74)에서 멀리 떨어진 일측에 위치한다. 따라서, 베이스 기판(74)에 대해, 제1 디스플레이 영역(11)의 제1 서브 발광 소자(411a)는 다른 디스플레이 영역의 발광 소자(예를 들어, 나중에 설명되는 제2 디스플레이 영역(12)의 제2 발광 소자(421) 및 제3 디스플레이 영역(13)의 제3 발광 소자(431))와 거의 동일한 높이에 위치하므로, 디스플레이 기판(01)의 디스플레이 효과를 향상시킬 수 있다.

상기 디스플레이 기판(01)은 화소 정의층(746), 봉지층(747) 등 구조를 더 포함한다. 화소 정의층(746)은 애노드(4111)(예를 들어, 애노드(4111)의 부분 구조)에 설치되고, 화소 또는 서브 화소를 정의하기 위한 복수의 개구를 포함하고, 발광층(4112)은 화소 정의층(746)의 개구에 형성된다. 화소 정의층(746)의 개구와 제1 비아홀(H1) 사이의 수평 거리는 4.6μm일 수 있다. 봉지층(747)은 단층, 또는 예를 들어 무기 봉지층 및 유기 봉지층과 같은 적층을 포함하는 다층 봉지 구조를 포함함으로써 디스플레이 기판(01)에 대한 봉지 효과를 향상시킬 수 있다.

제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 제3 디스플레이 영역(13)의 화소 정의층(746)은 동일한 층에 설치되고, 제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 제3 디스플레이 영역(13)의 봉지층(747)은 동일한 층에 설치되고, 일부 실시예에서 일체로 연결될 수도 있으며, 본 발명의 실시예는 이를 제한하지 않는다.

본 발명의 각 실시예에서, 베이스 기판(74)은 유리 기판, 석영 기판, 금속 기판 또는 수지 기판 등일 수 있고, 강성 기판 또는 연성 기판일 수 있으며, 본 발명의 실시예는 이를 제한하지 않는다.

제1 게이트 전극 절연층(741), 제2 게이트 전극 절연층(742), 층간 절연층(743), 제1 절연층(31), 제2 절연층(32), 제3 절연층(33), 화소 정의층(746), 봉지층(747)은 산화규소, 질화규소, 산질화규소와 같은 무기 절연 재료를 포함하거나 또는 폴리이미드, 폴리프탈이미드, 폴리프탈아미드, 아크릴수지, 벤조시클로부텐, 페놀수지와 같은 유기 절연 재료를 포함할 수 있다. 본 발명의 실시예는 상기 각 기능층의 재료에 대해 모두 구체적으로 제한하지 않는다. 제1 절연층(31), 제2 절연층(32), 제3 절연층(33)의 두께는 각각 10000~15000A일 수 있다.

활성층(4121)의 재료는 폴리실리콘 또는 산화물 반도체(예를 들어, 인듐-갈륨-아연 산화물)와 같은 반도체 재료를 포함할 수 있다. 활성층(4121)의 일부는 높은 도전성을 갖도록 도핑과 같은 도전성 처리를 수행할 수 있다.

게이트 전극(4122), 제1 커패시터 플레이트(4125) 및 제2 커패시터 플레이트(4126)의 재료는 몰리브덴, 알루미늄, 티타늄과 같은 금속 재료 또는 합금 재료를 포함할 수 있다.

제1극(4123) 및 제2극(4124)의 재료는 몰리브덴, 알루미늄, 티타늄 등으로 이루어진 금속 단층 또는 다층 구조와 같은 금속 재료 또는 합금 재료를 포함할 수 있으며, 상기 다층 구조는 티타늄, 알루미늄, 티타늄 3층 금속 적층(Ti/Al/Ti) 등과 같은 다중 금속 적층이다.

본 발명의 실시예에서 제공되는 디스플레이 기판(01)은 유기 발광 다이오드(OLED) 디스플레이 기판 또는 양자점 발광 다이오드(QLED) 디스플레이 기판일 수 있으며, 본 발명의 실시예는 디스플레이 기판의 구체적인 유형을 제한하지 않는다.

디스플레이 기판(01)이 유기 발광 다이오드 디스플레이 기판인 경우, 발광층(예를 들어, 전술한 발광층(4112))은 저분자 유기 재료 또는 고분자 유기 재료를 포함할 수 있고, 형광성 발광 재료 또는 인광 발광 재료일 수 있고, 적색광, 녹색광, 청색광 또는 백색광 등을 방출할 수 있다. 또한, 다른 예에서, 발광층은 실제 수요에 따라 전자 주입층, 전자 수송층, 정공 주입층 및 정공 수송층과 같은 기능층을 더 포함할 수 있다.

디스플레이 기판(01)이 양자점 발광 다이오드(QLED) 디스플레이 기판인 경우, 발광층(예를 들어, 전술한 발광층(4112))은 실리콘 양자점, 게르마늄 양자점, 카드뮴 황화물 양자점, 카드뮴 셀레나이드 양자점, 카드뮴 텔루르화물 양자점, 아연 셀레나이드 양자점, 납 황화물 양자점, 납 셀레나이드 양자점, 인듐 인화물 양자점 및 인듐비소 양자점과 같은 양자점 재료를 포함할 수 있고, 양자점의 입자 크기는 2nm~20nm일 수 있다.

도 7a는 도 5b의 B-B'선에 따른 단면도이고, 도 7b는 도 7a의 제2 비아홀(H2)의 확대도이고, 도 7c는 도 7a에서 제2 비아홀(H2) 및 연결된 애노드에 대응하는 영역의 개략적인 레이아웃이고, 도 7d는 제4 비아홀(H4)의 다른 구조도이고, 도 7e는 도 7a에서 제4 비아홀(H4) 및 연결된 소스 드레인 금속층에 대응하는 영역의 개략적인 레이아웃이다.

도 7a 내지 도 7e에 도시된 바와 같이, 디스플레이 기판(01)은 제1 절연층(31)과 제2 절연층(32) 사이에 위치하고 제2 연결 라인(120)이 위치하는 제2 연결층(22)을 더 포함한다. 제2 서브 발광 소자(411b)의 설치 방식은 제1 서브 발광 소자(411a)의 설치 방식과 유사하고, 제2 서브 화소 회로(412b)에 포함된 제1 스위칭 트랜지스터(예를 들어, 스위칭 박막 트랜지스터(412T))와 스토리지 커패시터(412C)의 설치 방식은 제1 서브 화소 회로(412a)의 제1 스위칭 트랜지스터 및 스토리지 커패시터(412C)의 설치 방식과 유사하므로, 관련 설명은 도 6a 내지 도 6d에 대한 설명을 참조할 수 있고, 여기서는 설명을 생략한다.

제2 서브 발광 소자(411b)의 애노드(4111)는 애노드층(40)에 위치하고, 제2 서브 발광 소자(411b)의 애노드(4111)는 제2 절연층(32)의 제2 비아홀(H2)을 관통하여 제2 연결 라인(120)에 전기적으로 연결된다.

제2 서브 발광 소자(411b)의 애노드(4111)는, 제2 비아홀(H2) 내부에 위치하고 전기적 연결을 구현하기 위해 그 바닥은 제2 연결 라인(120)에 접촉되는 제2 그루브 구조(GR2)를 포함한다. 제2 비아홀(H2)에서 애노드(4111)가 증착되는 부분을 그루브 구조로 설치함으로써, 이 부분의 두께를 감소시킬 수 있고, 이 부분의 두께와 애노드(4111)의 다른 부분의 두께 차이를 줄임으로써, 투과광의 균일도를 전체적으로 향상시킬 수 있다.

일부 실시예에서, 제2 그루브 구조(GR2)의 제2 연결층(22)에서 멀리 떨어진 표면은 곡면이다. 상기와 같이, 투과광의 광도를 지속적으로 변경하여 국소 위치에서 광도의 급격한 변화를 방지함으로써 투과광의 균일성을 추가적으로 향상시킬 수 있다. 물론, 본 발명의 실시예는 이에 한정되는 것은 아니며, 다른 예에서, 제2 그루브 구조(GR2)의 제2 연결층(22)에서 멀리 떨어진 표면은 평탄면, 경사면일 수도 있으며, 실제 요구 사항에 따라 결정될 수 있다.

제2 연결 라인(120)의 제2 단은 제3 절연층(33)과 제1 절연층(31)의 제4 비아홀(H4)을 관통하여 제2 서브 화소 회로(412b)의 제1 스위칭 트랜지스터(예를 들어, 스위칭 박막 트랜지스터(412T))의 제2 극(4124)에 전기적으로 연결된다. 물론, 본 발명의 실시예는 이에 제한되지 않으며, 다른 예에서, 제2 연결 라인(120)의 제2 단은 제2 서브 화소 회로(412b)에 포함된 스위칭 박막 트랜지스터(412T)의 제1 극(4123)에 전기적으로 연결될 수도 있다.

도 7a에 도시된 바와 같이, 디스플레이 기판(01)에 수직인 평면에서 제4 비아홀(H4)의 단면 형상은 역 보스 형상이다. 제4 비아홀(H4)에서, 제1 절연층(31)의 개구 직경은 제3 절연층(33)의 개구 직경보다 크다. 제4 비아홀(H4)은 두개의 절연층을 관통해야 하기 때문에, 제4 비아홀(H4)의 깊이가 상대적으로 크며, 제4 비아홀(H4)을 역 보스 형상으로 설치함으로써, 제4 비아홀(H4)의 가공 난이도를 감소시킬 수 있고, 제4 비아홀(H4)에 도전성 재료(예를 들어, 제2 연결 라인은(120)의 재료)를 증착하는 것이 편리하여 전기적 연결의 신뢰성을 향상할 수 있다.

도 7c에 도시된 레이아웃에서는 제1 연결 라인(110)이 제2 연결 라인(120)과 다른 필름층에 위치하고, 제1 연결 라인(110)과 제2 서브 발광 소자(411b)의 애노드(4111)도 서로 다른 필름층에 위치하기 때문에, 제1 연결 라인(110)의 윤곽은 제2 서브 발광 소자(411b)의 애노드(4111)와 중첩되지만, 제1 연결 라인(110)은 제2 서브 발광 소자(411b)의 애노드(4111)에 전기적으로 연결되지 않는다.

제2 연결 라인(120)과 제1 스위칭 트랜지스터(예를 들어, 스위칭 박막 트랜지스터(412T))의 연결 방식은 도 7a에 도시된 방식에 제한되지 않으며, 전이 금속층을 설치하여 전기적 연결을 구현하고 공정의 난이도를 감소할 수도 있다. 일부 실시예에서, 도 7d에 도시된 바와 같이, 제4 비아홀(H4)에서 제2 연결 라인(120)이 전이 금속층(23)과 접촉되어 전기적으로 연결되고, 전이 금속층(23)이 제2 서브 화소 회로(412b)의 제1 스위칭 트랜지스터(예를 들어, 스위칭 박막 트랜지스터(412T))의 제1 극(4123) 또는 제2 극(4124)에 접촉되어 전기적으로 연결됨으로써, 제2 연결 라인(120)과 스위칭 박막 트랜지스터(412T)의 전기적 연결이 구현된다. 전이 금속층(23)과 제1 연결층(21)은 동일한 공정으로 형성되며, 즉, 전이 금속층(23)과 제1 연결층(21)은 동일한 필름층일 수 있고, 상기 필름층에서 일부 구조는 제1 연결 라인(110)을 형성하고 다른 일부 구조는 제2 연결 라인(120)과 제2 서브 화소 회로(412b)의 스위칭 박막 트랜지스터(412T)에 전기적으로 연결된다. 전이 금속층(23)을 설치함으로써, 공정의 난이도를 줄이고, 전기적 연결의 신뢰성을 향상할 수 있다.

도 5b에 도시된 바와 같이, 제2 디스플레이 영역(12)은 적어도 하나의(예를 들어, 복수개) 제2 발광 소자(421) 및 적어도 하나의(예를 들어, 복수개) 제2 화소 회로(422)를 더 포함한다. 제2 발광 소자(421)와 제2 화소 회로(422)는 일대일로 전기적으로 연결되고, 제2 화소 회로(422)는 제2 발광 소자(421)를 구동하여 발광시키기 위해 사용된다. 도 5b에서 부호 422로 도시된 직사각형은 제2 화소 회로(422)의 대체적 위치를 나타내기 위해 사용되며, 제2 화소 회로(422)의 구체적인 형태 및 제2 화소 회로(422)의 구체적인 경계를 나타내기 위해 사용되는 것이 아니다. 적어도 하나의 제2 발광 소자(421) 및 그에 대응하는 제2 화소 회로(422)는 하나의 제2 화소 구동 유닛(42)을 형성한다.

도 5b에서, 제2 화소 구동 유닛(42)은 하나의 제2 화소 회로(422) 및 하나의 제2 발광 소자(421)를 포함할 수 있으며, 또는 복수의 제2 화소 회로(422) 및 복수의 제2 발광 소자(421)를 포함할 수 있다. 제2 화소 구동 유닛(42)에 복수의 제2 화소 회로(422) 및 복수의 제2 발광 소자(421)가 포함되는 경우, 각 제2 화소 구동 유닛(42)의 제2 화소 회로(422)의 수는 제2 발광 소자(421)의 수와 동일하여 일대일 구동을 구현할 수 있다.

복수의 제2 발광 소자(421)가 어레이로 배열되는 경우, 복수의 제2 화소 회로(422)도 어레이로 배열된다. 상기 “어레이 배열”은 복수의 장치가 하나의 그룹을 형성하고 복수의 장치가 어레이로 배열되는 경우를 가리킬 수 있고, 복수의 장치 자체가 어레이로 배열되는 경우를 가리킬 수도 있으며, 본 발명의 실시예는 이를 제한하지 않는다. 일부 실시예에서, 도 5b에 도시된 바와 같이, 4개의 제2 발광 소자(421)마다 하나의 그룹을 형성하고, 복수 그룹의 제2 발광 소자(421)는 어레이로 배열되며, 이에 대응하여, 4개의 제2 화소 회로(422)마다 하나의 그룹을 형성하고, 복수 그룹의 제2 화소 회로(422)는 어레이 배열을 나타내며, 이 경우, 각 제2 화소 구동 유닛(42)에는 4개의 제2 화소 회로(422) 및 4개의 제2 발광 소자(421)가 포함된다.

도 8a는 도 5b의 C-C’선에 따른 단면도이고, 도 8b는 도 8a의 제5 비아홀(H5)의 확대도이고, 도 8c는 도 8a에서 제5 비아홀(H5), 연결된 애노드 및 소스 드레인 금속층에 대응하는 영역의 개략적인 레이아웃이다.

도 8a 내지 도 8c에 도시된 바와 같이, 제2 화소 회로(422)는 제2 스위칭 트랜지스터(예를 들어, 스위칭 박막 트랜지스터(422T)) 및 스토리지 커패시터(422C)와 같은 구조를 포함한다. 스위칭 박막 트랜지스터(422T)는 게이트 전극(4221), 활성층(4222), 제1 전극(4223) 및 제2 전극(4224)을 포함한다. 제1 전극(4223)은 소스 전극 또는 드레인 전극일 수 있고, 제2 전극(4224)은 드레인 전극 또는 소스 전극일 수 있다. 스토리지 커패시터(422C)는 제1 커패시터 플레이트(4225) 및 제2 커패시터 플레이트(4226)를 포함한다.

활성층(4221)은 베이스 기판(74) 상에 배치되고, 활성층(4221)의 베이스 기판(74)에서 멀리 떨어진 일측에 제1 게이트 전극 절연층(741)이 설치된다. 게이트 전극(4222)은 제1 커패시터 플레이트(4225)와 동일한 층에 설치되고, 제1 게이트 전극 절연층(741)의 베이스 기판(74)에서 멀리 떨어진 일측에 위치하며, 게이트 전극(4222) 및 제1 커패시터 플레이트(4225)의 베이스 기판(74)에서 멀리 떨어진 일측에 제2 게이트 전극 절연층(742)이 설치된다. 제2 커패시터 플레이트(4226)는 제2 게이트 전극 절연층(742)의 베이스 기판(74)과 멀리 떨어진 일측에 설치되고, 제2 커패시터 플레이트(4226)의 베이스 기판(74)과 멀리 떨어지 일측에는 층간 절연층(743)이 설치된다. 제1 전극(4223) 및 제2 전극(4224)(즉, 소스 드레인 전극)은 층간 절연층(743)의 베이스 기판(74)에서 멀리 떨어진 일측에 설치되고, 제1 게이트 전극 절연층(741), 제2 게이트 전극 절연층(742) 및 층간 절연층(743)의 비아홀을 통해 활성층(4221)에 전기적으로 연결된다. 제1 전극(4223) 및 제2 전극(4224)은 모두 소스 드레인 금속층(SD) 상에 위치하고, 제3 절연층(33)은 소스 드레인 금속층(SD) 상에 위치한다. 제3 절연층(33)은 절연의 역할을 할 뿐만 아니라 평탄화의 역할도 한다.

제2 발광 소자(421)는 애노드(4211), 캐소드(4213), 및 애노드(4211)와 캐소드(4213) 사이에 위치한 발광층(4212)을 포함하고, 애노드(4211)는 애노드층(40)에 위치한다. 제2 발광 소자(421)의 애노드(4211)는 제1 절연층(31), 제2 절연층(32) 및 제3 절연층(33)의 제5 비아홀(H5)을 관통하여 제2 스위칭 트랜지스터(예를 들어, 스위칭 박막 트랜지스터(422T))의 제1 극(4223) 또는 제2 극(4224)에 전기적으로 연결된다.

디스플레이 기판(01)에 수직인 평면에서 제5 비아홀(H5)의 단면 형상은 역 보스 형상이다. 제5 비아홀(H5)에서, 제1 절연층(31)의 개구 직경(L3)은 제3 절연층(33)의 개구 직경(L4)보다 크다. 제5 비아홀(H5)은 3층의 절연층을 관통해야 하기 때문에, 제5 비아홀(H5)의 깊이가 상대적으로 크며, 제5 비아홀(H5)을 역 보스 형상으로 설치함으로써, 제5 비아홀(H5)의 가공 난이도를 감소시킬 수 있고, 제5 비아홀(H5)에 도전성 재료(예를 들어, 애노드(4211)의 재료)를 증착하는 것이 편리하여 전기적 연결의 신뢰성을 향상할 수 있다.

제5 비아홀(H5)에서 제2 절연층(32)의 개구 직경은 제1 절연층(31)의 개구 직경보다 크거나 같다. 도 8a 내지 도 8b에 도시된 바와 같이, 일부 실시예에서, 제2 절연층(32)의 개구 직경은 제1 절연층(31)의 개구 직경과 동일하게 모두 L3이며, 이에 따라, 제 1 절연층(31)과 제 2 절연층(32)의 개구는 동일한 마스크를 사용하여 제조될 수 있으므로 필요한 마스크 수를 줄여 생산 원가를 절감할 수 있다. 다른 예에서, 제2 절연층(32)의 개구 직경은 제1 절연층(31)의 개구 직경보다 클 수 있으며, 따라서, 제5 비아홀(H5)을 3단계 단차 형태로 형성함으로써 가공 난이도를 한층 더 줄이고 제5 비아홀(H5)에서 전도성 재료(예를 들어, 애노드(4211)의 재료)의 증착을 촉진하여 전기적 연결의 신뢰성을 한층 향상시킬 수 있다.

제2 발광 소자(421)의 애노드(4211)는, 제5 비아홀(H5) 내부에 위치하고 그 바닥은 제2 스위칭 트랜지스터(예를 들어, 스위칭 박막 트랜지스터(422T))의 제1 극(4223) 또는 제2 극(4224)에 접촉되어 전기적 연결을 구현하는 제3 그루브 구조(GR3)를 포함한다. 제5 비아홀(H5)에서 애노드(4211)가 증착되는 부분을 그루브 구조로 설치함으로써, 이 부분의 두께를 감소시킬 수 있고, 이 부분의 두께와 애노드(4211)의 다른 부분의 두께 차이를 줄임으로써, 투과광의 균일도를 전체적으로 향상시킬 수 있다. 제5 비아홀(H5)은 역 보스 형상이므로 애노드(4211)를 제조할 때 그루브 구조를 형성하는 것이 유리하여 공정의 난이도를 줄일 수 있다. 제3 그루브 구조(GR3)의 소스 드레인 금속층(SD)에서 멀리 떨어진 표면은 곡면, 평탄면, 경사면 등일 수 있으며, 본 발명의 실시예는 이를 제한하지 않는다.

도 9는 도 1에 도시된 디스플레이 기판의 제3 디스플레이 영역 중 일부 영역(REG3)의 확대도이다. 도 9에 도시된 바와 같이, 제3 디스플레이 영역(13)은 적어도 하나의(예를 들어, 복수개) 제3 발광 소자(431) 및 적어도 하나의(예를 들어, 복수개) 제3 화소 회로(432)를 포함한다. 제3 발광 소자(431)와 제3 화소 회로(432)는 일대일로 전기적으로 연결되고, 제3 화소 회로(432)는 제3 발광 소자(431)를 구동하여 발광시키기 위해 사용된다. 도 9에서 부호 432로 도시된 직사각형은 제3 화소 회로(432)의 대체적 위치를 나타내기 위해 사용되며, 제3 화소 회로(432)의 구체적인 형태 및 제3 화소 회로(432)의 구체적인 경계를 나타내기 위해 사용되는 것이 아니다. 적어도 하나의 제3 발광 소자(431) 및 그에 대응하는 제3 화소 회로(432)는 하나의 제3 화소 구동 유닛(43)을 형성한다.

도 9에서, 제3 화소 구동 유닛(43)은 하나의 제3 화소 회로(432) 및 하나의 제3 발광 소자(431)를 포함할 수 있으며, 또는 복수의 제3 화소 회로(432) 및 복수의 제3 발광 소자(431)를 포함할 수 있다. 제3 화소 구동 유닛(43)에 복수의 제3 화소 회로(432) 및 복수의 제3 발광 소자(431)가 포함되는 경우, 각 제3 화소 구동 유닛(43)의 제3 화소 회로(432)의 수는 제3 발광 소자(431)의 수와 동일하여 일대일 구동을 구현할 수 있다.

복수의 제3 발광 소자(431)가 어레이로 배열되는 경우, 복수의 제3 화소 회로(432)도 어레이로 배열된다. 상기 “어레이 배열”은 복수의 장치가 하나의 그룹을 형성하고 복수의 장치가 어레이로 배열되는 경우를 가리킬 수 있고, 복수의 장치 자체가 어레이로 배열되는 경우를 가리킬 수도 있으며, 본 발명의 실시예는 이를 제한하지 않는다. 일부 실시예에서, 도 9에 도시된 바와 같이, 4개의 제3 발광 소자(431)마다 하나의 그룹을 형성하고, 복수 그룹의 제3 발광 소자(431)는 어레이로 배열되며, 이에 대응하여, 4개의 제3 화소 회로(432)마다 하나의 그룹을 형성하고, 복수 그룹의 제3 화소 회로(432)는 어레이 배열을 나타내며, 이 경우, 각 제3 화소 구동 유닛(43)에는 4개의 제3 화소 회로(432) 및 4개의 제3 발광 소자(431)가 포함된다.

도 10a는 도 9의 D-D’선을 따른 단면도이고, 도 10b은 도 10a의 제6 비아홀(H6)의 확대도이다.

도 10a 내지 도 10b에 도시된 바와 같이, 제3 화소 회로(432)는 제3 스위칭 트랜지스터(예를 들어, 스위칭 박막 트랜지스터(432T)) 및 스토리지 커패시터(432C)와 같은 구조를 포함한다. 스위칭 박막 트랜지스터(432T)는 게이트 전극(4321), 활성층(4322), 제1 전극(4323) 및 제2 전극(4324)을 포함한다. 제1 전극(4323)은 소스 전극 또는 드레인 전극일 수 있고, 제2 전극(4324)은 드레인 전극 또는 소스 전극일 수 있다. 스토리지 커패시터(432C)는 제1 커패시터 플레이트(4325) 및 제2 커패시터 플레이트(4326)를 포함한다.

활성층(4321)은 베이스 기판(74) 상에 배치되고, 활성층(4321)의 베이스 기판(74)에서 멀리 떨어진 일측에 제1 게이트 전극 절연층(741)이 설치된다. 게이트 전극(4322)은 제1 커패시터 플레이트(4325)와 동일한 층에 설치되고, 제1 게이트 전극 절연층(741)의 베이스 기판(74)에서 멀리 떨어진 일측에 위치하며, 게이트 전극(4322) 및 제1 커패시터 플레이트(4325)의 베이스 기판(74)에서 멀리 떨어진 일측에 제2 게이트 전극 절연층(742)이 설치된다. 제2 커패시터 플레이트(4326)는 제2 게이트 전극 절연층(742)의 베이스 기판(74)과 멀리 떨어진 일측에 설치되고, 제2 커패시터 플레이트(4326)의 베이스 기판(74)과 멀리 떨어지 일측에는 층간 절연층(743)이 설치된다. 제1 전극(4323) 및 제2 전극(4324)(즉, 소스 드레인 전극)은 층간 절연층(743)의 베이스 기판(74)에서 멀리 떨어진 일측에 설치되고, 제1 게이트 전극 절연층(741), 제2 게이트 전극 절연층(742) 및 층간 절연층(743)의 비아홀을 통해 활성층(4321)에 전기적으로 연결된다. 제1 전극(4323) 및 제2 전극(4324)은 모두 소스 드레인 금속층(SD) 상에 위치하고, 제3 절연층(33)은 소스 드레인 금속층(SD) 상에 위치한다. 제3 절연층(33)은 절연의 역할을 할 뿐만 아니라 평탄화의 역할도 한다.

제3 발광 소자(431)는 애노드(4311), 캐소드(4313), 및 애노드(4311)와 캐소드(4313) 사이에 위치한 발광층(4312)을 포함하고, 애노드(4311)는 애노드층(40)에 위치한다. 제3 발광 소자(431)의 애노드(4311)는 제1 절연층(31), 제2 절연층(32) 및 제3 절연층(33)의 제6 비아홀(H6)을 관통하여 제3 스위칭 트랜지스터(예를 들어, 스위칭 박막 트랜지스터(432T))의 제1 극(4323) 또는 제2 극(4324)에 전기적으로 연결된다.

디스플레이 기판(01)에 수직인 평면에서 제6 비아홀(H6)의 단면 형상은 역 보스 형상이다. 제6 비아홀(H6)에서, 제1 절연층(31)의 개구 직경(L5)은 제3 절연층(33)의 개구 직경(L6)보다 크다. 제6 비아홀(H6)은 3층의 절연층을 관통해야 하기 때문에, 제6 비아홀(H6)의 깊이가 상대적으로 크며, 제6 비아홀(H6)을 역 보스 형상으로 설치함으로써, 제6 비아홀(H6)의 가공 난이도를 감소시킬 수 있고, 제6 비아홀(H6)에 도전성 재료(예를 들어, 애노드(4311)의 재료)를 증착하는 것이 편리하여 전기적 연결의 신뢰성을 향상할 수 있다.

제6 비아홀(H6)에서 제2 절연층(32)의 개구 직경은 제1 절연층(31)의 개구 직경보다 크거나 같다. 도 10a 내지 도 10b에 도시된 바와 같이, 일부 실시예에서, 제2 절연층(32)의 개구 직경은 제1 절연층(31)의 개구 직경과 동일하게 모두 L5이며, 이에 따라, 제 1 절연층(31)과 제 2 절연층(32)의 개구는 동일한 마스크를 사용하여 제조될 수 있으므로 필요한 마스크 수를 줄여 생산 원가를 절감할 수 있다. 다른 예에서, 제2 절연층(32)의 개구 직경은 제1 절연층(31)의 개구 직경보다 클 수 있으며, 따라서, 제6 비아홀(H6)을 3단계 단차 형태로 형성함으로써 가공 난이도를 한층 더 줄이고 제6 비아홀(H6)에서 전도성 재료(예를 들어, 애노드(4311)의 재료)의 증착을 촉진하여 전기적 연결의 신뢰성을 한층 향상할 수 있다.

제3 발광 소자(431)의 애노드(4311)는, 제6 비아홀(H6) 내부에 위치하고 그 바닥은 제3 스위칭 트랜지스터(예를 들어, 스위칭 박막 트랜지스터(432T))의 제1 극(4323) 또는 제2 극(4324)에 접촉되어 전기적 연결을 구현하는 제4 그루브 구조(GR4)를 포함한다. 제6 비아홀(H6)에서 애노드(4311)가 증착되는 부분을 그루브 구조로 설치함으로써, 이 부분의 두께를 감소시킬 수 있고, 이 부분의 두께와 애노드(4311)의 다른 부분의 두께 차이를 줄임으로써, 투과광의 균일도를 전체적으로 향상할 수 있다. 제6 비아홀(H6)은 역 보스 형상이므로 애노드(4311)를 제조할 때 그루브 구조를 형성하는 것이 유리하여 공정의 난이도를 줄일 수 있다. 제4 그루브 구조(GR4)의 소스 드레인 금속층(SD)에서 멀리 떨어진 표면은 곡면, 평탄면, 경사면 등일 수 있으며, 본 발명의 실시예는 이를 제한하지 않는다.

도 11a는 도 4 중 일부 영역(REG4)에 대응하는 개략적인 레이아웃이고, 도 11b는 도 11a에서 제1 연결 라인만 도시된 개략적인 레이아웃이고, 도 11c는 도 11a에서 제2 연결 라인만 도시된 개략적인 레이아웃이고, 도 11d는 도 11a의 E-E’선을 따른 단면도이다. 도 11a 내지 도 11c에 도시된 바와 같이, 제1 디스플레이 영역(11)의 애노드가 설치되지 않은 영역에서 제1 연결 라인(110) 및 제2 연결 라인(120)은 각각의 연장 방향을 따라 연장되며, 제1 연결 라인(110)의 연장 방향과 제2 연결 라인(120)의 연장 방향은 동일하거나 상이하다. 도 11a에서 제1 연결 라인(110)과 제2 연결 라인(120)의 사영에 중첩되는 부분이 존재하지만, 제1 연결 라인(110)과 제2 연결 라인(120)이 서로 다른 필름층에 위치하기 때문에, 양자 사이에는 여전히 절연이 유지되어 각자의 신호 전송에 영향을 미치지 않는다. 도 11d에 도시된 바와 같이, 제3 절연층(33), 제1 연결 라인(110)(즉, 제1 연결층(21)), 제1 절연층(31), 제2 연결 라인(120)(즉, 제2 연결층(22)), 제2 절연층(32) 및 화소 정의층(746)은 순차적으로 적층 설치된다. 제1 절연층(31)이 설치되기 때문에, 제1 연결 라인(110)과 제2 연결 라인(120)은 서로 절연되어 단락되지 않는다. 다른 필름층은 전술한 내용을 참조할 수 있으며, 도 11d에는 도시되지 않는다.

도 12a는 본 발명의 일부 실시예에 따른 디스플레이 기판의 제2 디스플레이 영역에서 제2 발광 소자에 대응하는 개략적인 제1 레이아웃이고, 도 12b는 본 발명의 일부 실시예에 따른 디스플레이 기판의 제2 디스플레이 영역에서 제2 발광 소자에 대응하는 개략적인 제2 레이아웃이다. 도 12a 내지 도 12b에 도시된 바와 같이, 제2 디스플레이 영역(12)의 제2 발광 소자(421)가 설치된 영역에서 제1 연결 라인(110)과 제2 연결 라인(120)은 제2 발광 소자(421)의 애노드(4211)의 아래측(즉, 애노드(4211)의 베이스 기판(74)에 인접한 일측)을 관통하고, 제2 발광 소자(421)의 애노드(4211)와 절연을 유지한다.

본 발명의 실시예에서, 제1 연결 라인(110)과 제2 연결 라인(120)은 각각 투명한 전도성 트레이스를 포함할 수 있고, 상기 투명한 전도성 트레이스는 예를 들어 인듐 아연 산화물(Indium tin oxide, ITO)로 제조할 수 있다. 제1 연결 라인(110)과 제2 연결 라인(120)을 투명한 전도성 트레이스로 설치함으로써, 디스플레이 기판(01)의 광투과율을 향상할 수 있다.

복수의 제1 발광 소자(411)는 어레이로 배열되고, 제1 연결 라인(110)과 제2 연결 라인(120)은 모두 복수의 제1 발광 소자(411)로 구성된 어레이의 행 방향을 따라 연장된다. 물론, 본 발명의 실시예는 이에 제한되지 않고 제1 연결 라인(110)과 제2 연결 라인(120)의 연장 방향은 다른 임의의 방향일 수 있으며, 본 발명의 실시예는 이를 제한하지 않는다. 제1 연결 라인(110)의 연장 방향과 제2 연결 라인(120)의 연장 방향은 동일하거나 상이할 수 있다.

제1 발광 소자(411), 제2 발광 소자(421) 및 제3 발광 소자(431)는 각각 유기 발광 다이오드(OLED)를 포함할 수 있다. 물론, 본 발명의 실시예는 이에 제한되지 않고 제1 발광 소자(411), 제2 발광 소자(421) 및 제3 발광 소자(431)는 양자점 발광 다이오드(QLED) 또는 다른 적절한 발광 장치를 포함할 수 있으며, 본 발명의 실시예는 이를 제한하지 않는다.

제1 디스플레이 영역(11)에서 복수의 제1 발광 소자(411)의 단위 면적의 분포 밀도는 제2 디스플레이 영역(12)에서 복수의 제2 발광 소자(421)의 단위 면적의 분포 밀도보다 작고, 제2 디스플레이 영역(12)에서 복수의 제2 발광 소자(421)의 단위 면적의 분포 밀도는 제3 디스플레이 영역(13)에서 복수의 제3 발광 소자(431)의 단위 면적의 분포 밀도보다 작다. 제1 디스플레이 영역(11) 및 제2 디스플레이 영역(12)은 디스플레이 기판(01)의 저해상도 영역으로 지칭될 수 있고, 이에 대응하여 제3 디스플레이 영역(13)은 디스플레이 기판(01)의 고해상도 영역으로 지칭될 수 있다. 제2 디스플레이 영역(12)과 제1 디스플레이 영역(11)의 화소 발광 면적의 합은 제3 디스플레이 영역(13)의 화소 발광 면적의 1/8 내지 1/2일 수 있다.

일부 실시예에서, 제1 디스플레이 영역(11)에서 복수의 제1 발광 소자(411)의 단위 면적의 분포 밀도는 제2 디스플레이 영역(12)에서 복수의 제2 발광 소자(421)의 단위 면적의 분포 밀도와 동일할 수도 있고, 실제 수요에 따라 결정될 수도 있으며, 본 발명의 실시예는 이를 제한하지 않는다.

제1 디스플레이 영역(11), 제2 디스플레이 영역(12) 및 제3 디스플레이 영역(13)의 발광 소자의 단위 면적의 분포 밀도를 순차적으로 증가시킴으로써, 3개의 디스플레이 영역이 정상적으로 발광하여 화면을 표시하도록 보증하는 동시에, 디스플레이 기판(01)의 제1 측면의 빛이 제1 디스플레이 영역(11)을 투과하여 제2 측면에 편리하게 도달하도록 하고, 디스플레이 기판(01)의 제2 측면에 설치된 센서가 광선을 편리하게 감지할 수 있도록 한다.

본 발명의 실시예에서, 디스플레이 기판(01)은 다른 구조 또는 구성 요소를 포함할 수 있으며, 전술한 구조 및 구성 요소에 제한되지 않는다. 디스플레이 기판(01)은 하나 이상의 배리어층, 버퍼층 등을 더 포함할 수 있으며, 본 발명의 실시예는 이를 제한하지 않는다.

도 13a은 7T1C화소 회로의 구조도이다. 전술한 제1 화소 회로(412)(예를 들어, 제1 서브 화소 회로(412a) 및 제2 서브 화소 회로(412b)), 제2 화소 회로(422), 제3 화소 회로(432)는 모두 상기 7T1C화소 회로를 사용할 수 있다.

도 13a에 도시된 바와 같이, 상기 7T1C화소 회로(100)는 제1 트랜지스터(CT1), 제2 트랜지스터(CT2), 제3 트랜지스터(CT3), 제4 트랜지스터(CT4), 제5 트랜지스터(CT5), 제6 트랜지스터(CT6), 제7 트랜지스터(CT7) 및 스토리지 커패시터(Cst)를 포함한다. 제1 트랜지스터(CT1) 내지 제7 트랜지스터(CT7)는 모두 P형 트랜지스터이다.

도 13a에 도시된 바와 같이, 스토리지 커패시터(Cst)의 제1 단은 제1 전원 전압 단자(VDD)에 연결되어 제1 전원 전압(V1)을 인가받고, 스토리지 커패시터(Cst)의 제2 단은 제1 노드(N1)에 연결된다. 발광 소자(EL)의 제1 단은 제4 노드(N4)에 연결되고, 발광 소자(EL)의 제2 단은 제2 전원 전압 단자(VSS)에 연결되어 제2 전원 전압(V2)을 인가받는다. 제1 트랜지스터(CT1)의 제어단은 제1 노드(N1)에 연결되고, 제1 트랜지스터(CT1)의 제1 단은 제2 노드(N2)에 연결되고, 제1 트랜지스터(CT1)의 제2 단은 제3 노드(N3)에 연결된다. 제2 트랜지스터(CT2)의 제1 단은 제2 노드(N2)에 연결되고, 제2 트랜지스터(CT2)의 제2 단은 데이터 신호 단자(DAT)에 연결되어 데이터 신호(예를 들어, 데이터 전압)(Vdata)를 수신한다. 제3 트랜지스터(CT3)의 제1 단은 제1 노드(N1)에 연결되고, 제3 트랜지스터(CT3)의 제2 단은 제3 노드(N3)에 연결된다.

제4 트랜지스터(CT4)의 제1 단은 제1 노드(N1)에 연결되고, 제4 트랜지스터(CT4)의 제2 단은 제1 리셋 신호 단자(Init1)에 연결되어 제1 리셋 신호 단자(Init1)로부터 제공되는 제1 리셋 신호(Vinit1)를 수신한다. 제5 트랜지스터(CT5)의 제1 단은 제1 전원 전압 단자(VDD)에 연결되고, 제5 트랜지스터(CT5)의 제2 단은 제2 노드(N2)에 연결된다. 제6 트랜지스터(CT6)의 제1 단은 제4 노드(N4)에 연결되고, 제6 트랜지스터(CT6)의 제2 단은 제2 리셋 신호 단자(Init2)에 연결되어 제2 리셋 신호(Vinit2)를 수신한다. 제7 트랜지스터(CT7)의 제1 단은 제3 노드(N3)에 연결되고, 제7 트랜지스터(CT7)의 제2 단은 제4 노드(N4)에 연결된다.

제2 트랜지스터(CT2)의 제어 단자(GAT1)와 제3 트랜지스터(CT3)의 제어 단자(GAT2)는 모두 주사 신호 단자(GAT, 미도시)에 연결되고, 제5 트랜지스터(CT5)의 제어 단자(EM1) 및 제7 트랜지스터(CT7)의 제어 단자(EM2)는 모두 발광 제어 단자(EM)(미도시)에 연결되며, 제4 트랜지스터(CT4)의 제어 단자는 제1 리셋 제어 단자(RST1)에 연결되도록 구성되고, 제어 제6 트랜지스터(CT6)의 제어 단자는 제2 리셋 제어 단자(RST2)에 연결되도록 구성된다. 설명의 편의를 위해, 도 13a에서는 제1 노드(N1), 제2 노드(N2), 제3 노드(N3), 제4 노드(N4) 및 발광 소자(EL)도 도시하였다.

도 13b는 도 13a에 도시된 7T1C화소 회로의 구동 타이밍도이다. 도 13b에 도시된 바와 같이, 상기 7T1C화소 회로(100)의 각 구동 주기는 제1 스테이지(t1), 제2 스테이지(t2) 및 제3 스테이지(t3)를 포함한다.

도 13a 및 도 13b에 도시된 바와 같이, 제1 스테이지(t1)에서 제1 리셋 제어 단자(RST1)는 활성 레벨을 수신하고, 스캔 신호 단자(GAT), 제2 리셋 제어 단자(RST2) 및 발광 제어 단자(EM)도 모두 비활성 레벨을 수신한다. 이 경우, 제4 트랜지스터(CT4)는 턴온되고, 제2 트랜지스터(CT2), 제3 트랜지스터(CT3), 제5 트랜지스터(CT5), 제6 트랜지스터(CT6) 및 제7 트랜지스터(CT7)는 턴오프되며; 제4 트랜지스터(CT4)는 제1 리셋 신호(예를 들어, 리셋 전압(Vinit1))를 수신하고 제1 리셋 신호(Vinit1)를 스토리지 커패시터(Cst)에 기록하여 스토리지 커패시터(Cst)를 리셋하도록 구성되며; 제1 노드(N1)의 전압은 Vinit1이며, Vinit1은 예를 들어 음수 값이다. 스토리지 커패시터(Cst)를 리셋한 후, 제1 트랜지스터(CT1)가 턴온된다.

도 13a 및 도 13b에 도시된 바와 같이, 제2 스테이지(t2)에서 주사 신호 단자(GAT) 및 제2 리셋 제어 단자(RST2)는 활성 레벨을 수신하고, 제1 리셋 제어 단자(RST1) 및 발광 제어 단자(EM)는 비활성 레벨을 수신하며; 이 경우, 제1 트랜지스터(CT1) 내지 제3 트랜지스터(CT3) 및 제6 트랜지스터(CT6)는 턴온되고, 제4 트랜지스터(CT4), 제5 트랜지스터(CT5) 및 제7 트랜지스터(CT7)는 턴오프되며; 제2 트랜지스터(CT2)는 데이터 신호(Vdata)를 수신하고, 데이터 신호(Vdata)는 턴온된 제1 트랜지스터(CT1) 및 제3 트랜지스터(CT3)를 통해 제1 트랜지스터(CT1)의 제어 단자에 기록되고, 스토리지 커패시터(Cst)는 제1 트랜지스터(CT1)의 제어 단자에 기록된 데이터 신호(Vdata)를 제1 트랜지스터(CT1)의 제어 단자에 저장하고, 제1 노드(N1)의 전압은 Vdata+Vth이며; 제6 트랜지스터(CT6)는 제2 리셋 신호(예를 들어, 리셋 전압)(Vinit2)를 수신하고 제2 리셋 신호(Vinit2)를 발광 소자(EL)의 제1 단에 기록하여 발광 소자(EL)의 제1 단을 리셋하도록 구성되며, 제4 노드(N4)의 전압은 Vinit2이고, Vinit2는 예를 들어 음수의 값이다.

도 13a 및 도 13b에 도시된 바와 같이, 제3 스테이지(t3)에서 발광 제어 단자(EM)는 활성 레벨을 수신하고, 제1 리셋 제어 단자(RST1), 스캔 신호 단자(GAT) 및 제2 리셋 제어 단자(RST2)는 비활성 레벨을 수신하며; 이 경우, 제1 트랜지스터(CT1), 제5 트랜지스터(CT5) 및 제7 트랜지스터(CT7)는 턴온되고, 제2 트랜지스터(CT2), 제3 트랜지스터(CT3), 제4 트랜지스터(CT4) 및 제6 트랜지스터(CT6)는 턴오프되며; 제1 트랜지스터(CT1)는 스토리지 커패시터(Cst)에 저장된 데이터 신호(예를 들어, 데이터 전압)(Vdata) 및 수신된 제1 전원 전압(V1)에 기초하여, 제1 트랜지스터(CT1)를 경과하여 제1 전원 전압 단자(VDD)에서 발광소자(EL)로 흘러 발광소자(EL)를 구동하기 위한 구동 전류를 제어하며; 제1 노드(N1)의 전압은 Vdata+Vth이고, 제2 노드(N2)의 전압은 VDD이며, 구동 전류(Id)는 다음 공식으로 나타낼 수 있다. 즉:

여기서, k=μ×Cox×W/L이며; μ는 제1 트랜지스터(CT1)의 캐리어 이동도, Cox는 제1 트랜지스터(CT1)의 게이트 산화막의 커패시턴스, W/L은 제1 트랜지스터(CT1)의 채널의 너비 대 길이 비율, Vth는 제1 트랜지스터(CT1)의 문턱 전압, Vth는 제1 트랜지스터(CT1)의 게이트 소스 전압, Vg는 제1 트랜지스터(CT1)의 게이트 전극 전압, Vs는 제1 트랜지스터(CT1)의 소스 전극 전압이다.

상기 식을 통해, 제1 트랜지스터(CT1)에서 발생하는 구동 전류(Id)는 제1 트랜지스터(CT1)의 문턱 전압과 무관함을 알 수 있으며, 따라서, 도 13a 및 도 13b에 도시된 7T1C 화소 회로(100)는 문턱값 보상 기능을 갖는다.

본 발명의 실시예에서, 제1 화소 회로(412)(예를 들어, 제1 서브 화소 회로(412a) 및 제2 서브 화소 회로(412b)), 제2 화소 회로(422) 및 제3 화소 회로(432)는 상기 7T1C 화소 회로에 한정되지 않고, 다른 화소 회로도 적용 가능하며, 본 발명의 실시예는 이를 제한하지 않는다. 제1 화소 회로(412), 제2 화소 회로(422) 및 제3 화소 회로(432)의 구체적인 회로 구조는 서로 동일하거나 상이할 수 있고, 실제 요구 사항에 따라 결정될 수 있으며, 본 발명의 실시예는 이를 제한하지 않는다.

제1 화소 회로(412)의 제1 스위치 트랜지스터, 제2 화소 회로(422)의 제2 스위치 트랜지스터 및 제3 화소 회로(432)의 제3 스위치 트랜지스터는 모두 도 13a의 제7 트랜지스터(CT7)일 수 있고, 상기 제7 트랜지스터(CT7)는 대응하는 발광 소자(EL)의 애노드에 전기 신호를 공급한다. 제1 발광 소자(411)(예를 들어, 제1 서브 발광 소자(411a) 및 제2 서브 발광 소자(411b)), 제2 발광 소자(421) 및 제3 발광 소자(431)는 모두 도 13a의 발광 소자(EL)일 수 있고, 발광 소자(EL)는 유기 발광 다이오드(OLED) 또는 양자점 발광 다이오드(QLED)일 수 있다.

본 발명의 적어도 하나의 실시예는 본 발명의 임의의 실시예에 따른 디스플레이 기판을 포함하는 디스플레이 장치를 제공한다. 상기 디스플레이 기판은 가공의 난이도를 줄이고, 전기적 연결의 신뢰성을 향상시키고, 투과광의 균일성을 향상시킴으로써, 언더스크린 센서(예를 들어, 카메라)의 센싱 효과를 향상하는데 유리하다.

도 14는 본 발명의 적어도 하나의 실시예에 의해 제공되는 디스플레이 장치의 블록도이다. 도 14에 도시된 바와 같이, 상기 디스플레이 장치(20)는 디스플레이 기판(210)을 포함하고, 디스플레이 기판(210)은 본 발명의 임의의 실시예에 의해 제공되는 디스플레이 기판인데, 예를 들어, 전술한 디스플레이 기판(01)이다. 상기 디스플레이 장치(20)는 예를 들어 스마트폰, 노트북, 태블릿, TV 등과 같은 디스플레이 기능을 구비한 모든 전자 장치일 수 있다. 디스플레이 장치(20)가 스마트폰 또는 태블릿인 경우, 상기 스마트폰 또는 태블릿은 제3 디스플레이 영역(13)을 둘러싸는 주변 영역이 없는 전체 화면 디자인을 사용할 수 있다. 또한, 상기 스마트폰이나 태블릿에는 이미지 캡처, 거리 감지 및 광도 감지와 같은 작업을 수행할 수 있는 언더스크린 센서(예를 들어, 카메라, 적외선 센서 등)가 더 구비될 수 있다.

상기 디스플레이 기판(210) 및 디스플레이 장치(20)에는 적용 가능한 다른 구성 요소(예를 들어, 이미지 데이터 인코딩/디코딩 장치, 클록 회로 등)들이 사용될 수 있으며, 이는 모두 당업자가 이해할 수 있는 내용이므로 설명을 생략하며, 본 발명의 실시예에 대한 제한으로 간주되어서는 안된다.

도 15는 본 발명의 적어도 하나의 실시예에 의해 제공되는 디스플레이 장치의 적층 구조를 나타낸 개략도이다. 도 15에 도시된 바와 같이, 상기 디스플레이 장치(20)는 디스플레이 기판(210)을 포함하고, 디스플레이 기판(210)은 본 발명의 임의의 실시예에 의해 제공되는 디스플레이 기판인데, 예를 들어, 전술한 디스플레이 기판(01)이다. 상기 디스플레이 장치(20)는 센서(220)를 더 포함한다.

상기 디스플레이 기판(01)은 디스플레이를 위한 제1 측면(F1) 및 제1 측면(F1)에 대향하는 제2 측면(F2)을 포함한다. 즉, 제1 측면(F1)은 디스플레이되는 측면이고, 제2 측면(F2)은 디스플레이되지 않는 측면이다. 디스플레이 기판(01)은 제1 측면(F1)에 의해 디스플레이 조작이 수행되도록 구성되는데, 즉 디스플레이 기판(01)의 제1 측면(F1)이 디스플레이 기판(01)의 발광측이고 제1 측면(F1)이 사용자를 향하도록 구성된다. 제1 측면(F1)과 제2 측면(F2)은 디스플레이 기판(01)의 디스플레이면의 법선 방향에서 서로 대향하여 설치된다.

도 15에 도시된 바와 같이, 센서(220)는 디스플레이 기판(01)의 제2 측면(F2)에 설치되고, 센서(220)는 제1 측면(F1)의 빛을 수신하도록 구성된다. 센서(220)는 디스플레이 기판(01)의 디스플레이면의 법선 방향(예를 들어, 디스플레이 기판(01)에 수직인 방향)에서 제1 디스플레이 영역(11)에 중첩하여 설치되며, 센서(220)는 제1 디스플레이 영역(11)을 통과하는 광 신호를 수신하여 처리할 수 있으며, 상기 광 신호는 가시광선, 적외선 등일 수 있다. 제1 디스플레이 영역(11)은 제1 측면(F1)의 빛이 제2 측면(F2)에 적어도 부분적으로 투과되도록 허용한다. 제1 디스플레이 영역(11)에는 화소 회로가 설치되지 않으며, 이 경우, 제1 디스플레이 영역(11)의 광투과율을 향상시킬 수 있다.

디스플레이 기판(01) 상의 센서(220)의 정사영은 제1 디스플레이 영역(11)과 적어도 부분적으로 중첩된다. 일부 실시예에서, 직접 조명 설치 방식이 사용될 때, 디스플레이 기판(01) 상의 센서(220)의 정사영은 제1 디스플레이 영역(11) 내에 위치된다. 다른 일부 실시예에서, 다른 도광 요소(예를 들어, 도광판, 도광관 등)를 사용하여 측면에서 센서(220)에 빛을 입사시키는 경우, 디스플레이 기판(01) 상의 센서(220)의 정사영과 제1 디스플레이 영역(11)은 부분적으로 중첩된다. 이 경우, 광은 센서(220)에 측방향으로 전파될 수 있으므로, 센서(220)가 제1 디스플레이 영역(11)에 대응하는 위치에 완전히 위치할 필요는 없다.

제2 디스플레이 영역(12)에 제1 화소 회로(412)를 설치하고, 디스플레이 기판(01)의 디스플레이면의 법선 방향으로 센서(220)를 제1 디스플레이 영역(11)과 중첩시킴으로써, 제1 디스플레이 영역(11)의 소자가 제1 디스플레이 영역(11)에 입사되고 센서(220)에 조사되는 광신호에 대한 차단을 감소시키고, 센서(220)에 의해 출력되는 영상의 신호 대 잡음비를 제고할 수 있다. 제1 디스플레이 영역(11)은 디스플레이 기판(01)의 저해상도 영역 중 고투과 영역으로 지칭될 수 있고, 제2 디스플레이 영역(12)은 천이 영역으로 지칭될 수 있다.

센서(220)는 CMOS 이미지 센서 또는 CCD 이미지 센서와 같이 센서(220)의 집광면과 마주하는 외부 환경의 이미지를 수집할 수 있는 이미지 센서일 수 있다. 상기 센서(220)는 또한 적외선 센서, 거리 센서 등일 수 있다. 상기 디스플레이 장치(20)가 휴대폰, 노트북 등과 같은 이동 단말인 경우, 상기 센서(220)는 휴대폰, 노트북 등과 같은 이동 단말의 카메라로 구현될 수 있고, 또한 필요에 따라 광학 경로를 변조하기 위한 렌즈, 반사경 또는 광학 도파관을 포함할 수 있다. 상기 센서(220)는 어레이로 배열된 감광 화소를 포함할 수 있다. 각각의 감광 화소는 감광 검출기(예를 들어, 포토다이오드, 포토트랜지스터) 및 스위칭 트랜지스터(예를 들어, 스위칭 박막 트랜지스터)를 포함할 수 있다. 포토 다이오드는 조사된 광 신호를 전기 신호로 변환할 수 있고, 스위칭 트랜지스터는 포토 다이오드에 전기적으로 연결되어 포토 다이오드의 광 신호 수집 상태 여부 및 광 신호 수집 시기를 제어할 수 있다.

일부 실시예에서, 제1 발광 소자(411)의 애노드에 대해 ITO/Ag/ITO의 적층 구조를 사용하면, 제1 디스플레이 영역(11)에서 제1 발광 소자(411)의 애노드만이 빛에 불투명한데, 즉, 제1 발광 소자(411)를 구동하기 위한 트레이스(예를 들어, 제1 연결 라인(110) 및 제2 연결 라인(120))는 투명한 도전성 트레이스로 설치된다. 이 경우, 제1 디스플레이 영역(11)의 광투과율을 더욱 향상시킬 수 있을 뿐만 아니라, 제1 디스플레이 영역(11)의 각종 소자에 의한 회절 및 반사를 저감할 수 있다.

또한, 본 발명의 실시예에서 디스플레이 장치(20)는 더 많은 구성요소 및 구조를 더 포함할 수 있으며, 본 발명의 실시예는 이를 제한하지 않는다. 상기 디스플레이 장치(20)의 기술적 효과 및 상세한 설명에 대해서는 상기 디스플레이 기판(01)에 대한 설명을 참조할 수 있으며, 여기서는 설명을 생략한다.

다음 사항에 유의해야 한다. 즉:

(1) 본 발명의 실시예의 첨부도면은 본 발명의 실시예와 관련된 구성에 불과하고, 다른 구성은 일반적인 설계를 참조할 수 있다.

(2) 서로 충돌되지 않는 한, 본 발명의 실시예와 실시예의 특징을 조합하여 새로운 실시예를 얻을 수 있다.

상술한 설명은 본 발명의 구체적인 실시예에 불과하고, 본 발명의 보호 범위는 이에 한정되는 것은 아니며, 본 발명의 보호 범위는 청구범위의 보호 범위를 기준으로 한다.

Claims

디스플레이 영역을 포함하는 디스플레이 기판에 있어서,
상기 디스플레이 영역은 서로 중첩되지 않는 제1 디스플레이 영역 및 제2 디스플레이 영역을 포함하되, 상기 제2 디스플레이 영역은 상기 제1 디스플레이 영역을 적어도 부분적으로 둘러싸고, 상기 제1 디스플레이 영역의 광투과율은 상기 제2 디스플레이 영역의 광투과율보다 크며;
상기 제1 디스플레이 영역은 적어도 하나의 제1 발광 소자를 포함하고, 상기 제2 디스플레이 영역은 적어도 하나의 제1 화소 회로를 포함하며;
상기 디스플레이 영역은 상기 제1 디스플레이 영역에 위치한 제1 단과 상기 제2 디스플레이 영역에 위치한 제2 단을 포함하는 적어도 하나의 제1 연결 라인을 더 포함하며;
상기 적어도 하나의 제1 발광 소자는 제1 서브 발광 소자를 포함하고, 상기 적어도 하나의 제1 화소 회로는 제1 서브 화소 회로를 포함하며, 상기 제1 연결 라인의 제1 단은 상기 제1 서브 발광 소자의 애노드에 전기적으로 연결되고, 상기 제1 연결 라인의 제2 단은 상기 제1 서브 화소 회로에 전기적으로 연결되며;
상기 디스플레이 기판은 순차적으로 적층된 제1 연결층, 제1 절연층, 제2 절연층 및 애노드층을 포함하며;
상기 제1 연결 라인은 상기 제1 연결층에 위치하고, 상기 제1 서브 발광 소자의 애노드는 상기 애노드층에 위치하며, 상기 제1 서브 발광 소자의 애노드는 상기 제1 절연층과 상기 제2 절연층의 제1 비아홀을 관통하여 상기 제1 연결 라인에 전기적으로 연결되며;
상기 디스플레이 기판에 수직인 평면에서 상기 제1 비아홀의 단면 형상은 역 보스 형상이고, 상기 제1 비아홀에서 제2 절연층의 개구 직경은 상기 제1 절연층의 개구 직경보다 크며;
상기 제1 서브 발광 소자의 애노드는, 상기 제1 비아홀 내부에 위치하고 전기적 연결을 구현하기 위해 그 바닥은 상기 제1 연결 라인에 접촉되는 제1 그루브 구조를 포함하는 디스플레이 기판.
제1항에 있어서,
상기 디스플레이 영역은 상기 제1 디스플레이 영역에 위치한 제1 단과 상기 제2 디스플레이 영역에 위치한 제2 단을 포함하는 적어도 하나의 제2 연결 라인을 더 포함하며;
상기 적어도 하나의 제1 발광 소자는 제2 서브 발광 소자를 더 포함하고, 상기 적어도 하나의 제1 화소 회로는 제2 서브 화소 회로를 더 포함하며, 상기 제2 연결 라인의 제1 단은 상기 제2 서브 발광 소자의 애노드에 전기적으로 연결되고, 상기 제2 연결 라인의 제2 단은 상기 제2 서브 화소 회로에 전기적으로 연결되며;
상기 디스플레이 기판은 상기 제1 절연층과 상기 제2 절연층 사이에 위치하고 또한 상기 제2 연결 라인이 위치하는 제2 연결층을 더 포함하며;
상기 제2 서브 발광 소자의 애노드는 상기 애노드층에 위치하고, 상기 제2 서브 발광 소자의 애노드는 상기 제2 절연층의 제2 비아홀을 관통하여 상기 제2 연결 라인에 전기적으로 연결되며;
상기 제2 서브 발광 소자의 애노드는, 상기 제2 비아홀 내부에 위치하고 전기적 연결을 구현하기 위해 그 바닥은 상기 제2 연결 라인에 접촉되는 제2 그루브 구조를 포함하는 디스플레이 기판.
제2항에 있어서,
상기 제1 그루브 구조의 상기 제1 연결층에서 멀리 떨어진 표면은 곡면이고, 상기 제2 그루브 구조의 상기 제2 연결층에서 멀리 떨어진 표면은 곡면인 디스플레이 기판.
제2항 또는 제3항에 있어서,
상기 제1 서브 화소 회로 및 상기 제2 서브 화소 회로는 게이트 전극, 제1 극 및 제2 극을 포함하는 제1 스위칭 트랜지스터를 각각 포함하며;
상기 디스플레이 기판은 소스 드레인 금속층 및 제3 절연층을 더 포함하며, 상기 제3 절연층은 상기 소스 드레인 금속층에 위치하고, 상기 제1 연결층은 상기 제3 절연층에 위치하고, 상기 제1 스위칭 트랜지스터의 제1 극 및 제2 극은 상기 소스 드레인 금속층에 위치하며;
상기 제1 연결 라인의 제2 단은 상기 제3 절연층의 제3 비아홀을 관통하여 상기 제1 서브 화소 회로의 제1 스위칭 트랜지스터의 제1 극 또는 제2 극에 전기적으로 연결되며;
상기 제2 연결 라인의 제2 단은 상기 제3 절연층과 상기 제1 절연층의 제4 비아홀을 관통하여 상기 제2 서브 화소 회로의 제1 스위칭 트랜지스터의 제1 극 또는 제2 극에 전기적으로 연결되는 디스플레이 기판.
제4항에 있어서,
상기 디스플레이 기판에 수직인 평면에서 상기 제4 비아홀의 단면 형상은 역 보스 형상이고, 상기 제4 비아홀에서 상기 제1 절연층의 개구 직경은 상기 제3 절연층의 개구 직경보다 큰 디스플레이 기판.
제4항 또는 제5항에 있어서,
상기 제4 비아홀에서, 상기 제2 연결 라인은 전이 금속층에 접촉되어 전기적으로 연결되고, 상기 전이 금속층은 상기 제2 서브 화소 회로의 제1 스위칭 트랜지스터의 제1 극 또는 제2 극에 접촉되어 전기적으로 연결되며, 상기 전이 금속층과 상기 제1 연결층은 동일한 공정으로 형성되는 디스플레이 기판.
제4항 내지 제6항 중 어느 한 항에 있어서,
상기 제2 디스플레이 영역은 적어도 하나의 제2 발광 소자 및 적어도 하나의 제2 화소 회로를 더 포함하고, 상기 제2 발광 소자와 상기 제2 화소 회로는 전기적으로 연결되며;
상기 제2 화소 회로는 게이트 전극, 제1 극 및 제2 극을 포함하는 제2 스위칭 트랜지스터를 포함하고, 상기 제2 스위칭 트랜지스터의 제1 극과 제2 극은 상기 소스 드레인 금속층에 위치하며;
상기 제2 발광 소자의 애노드는 상기 애노드층에 위치하고, 상기 제2 발광 소자의 애노드는 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층의 제5 비아홀을 관통하여 상기 제2 스위칭 트랜지스터의 제1 극 또는 제2 극에 전기적으로 연결되며;
상기 디스플레이 기판에 수직인 평면에서 상기 제5 비아홀의 단면 형상은 역 보스 형상이고, 상기 제5 비아홀에서 상기 제1 절연층의 개구 직경은 상기 제3 절연층의 개구 직경보다 큰 디스플레이 기판.
제7항에 있어서,
상기 제5 비아홀에서 상기 제2 절연층의 개구 직경은 상기 제1 절연층의 개구 직경보다 크거나 같은 디스플레이 기판.
제7항 또는 제8항에 있어서,
상기 제2 발광 소자의 애노드는, 상기 제5 비아홀 내부에 위치하고 전기적 연결을 구현하기 위해 그 바닥은 상기 제2 스위칭 트랜지스터의 제1 극 또는 제2 극에 접촉되는 제3 그루브 구조를 포함하는 디스플레이 기판.
제7항 내지 제9항 중 어느 한 항에 있어서,
상기 디스플레이 영역은 상기 제2 디스플레이 영역을 적어도 부분적으로 둘러싸고 상기 제1 디스플레이 영역 및 상기 제2 디스플레이 영역과 중첩되지 않는 제3 디스플레이 영역을 더 포함하며;
상기 제3 디스플레이 영역은 적어도 하나의 제3 발광 소자 및 적어도 하나의 제3 화소 회로를 포함하고, 상기 제3 발광 소자와 상기 제3 화소 회로는 전기적으로 연결되며;
상기 제3 화소 회로는 게이트 전극, 제1 극 및 제2 극을 포함하는 제3 스위칭 트랜지스터를 포함하고, 상기 제3 스위칭 트랜지스터의 제1 극과 제2 극은 상기 소스 드레인 금속층에 위치하며;
상기 제3 발광 소자의 애노드는 상기 애노드층에 위치하고, 상기 제3 발광 소자의 애노드는 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층의 제6 비아홀을 관통하여 상기 제3 스위칭 트랜지스터의 제1 극 또는 제2 극에 전기적으로 연결되며;
상기 디스플레이 기판에 수직인 평면에서 상기 제6 비아홀의 단면 형상은 역 보스 형상이고, 상기 제6 비아홀에서 상기 제1 절연층의 개구 직경은 상기 제3 절연층의 개구 직경보다 큰 디스플레이 기판.
제10항에 있어서,
상기 제6 비아홀에서 상기 제2 절연층의 개구 직경은 상기 제1 절연층의 개구 직경보다 크거나 같은 디스플레이 기판.
제10항 또는 제11항에 있어서,
상기 제3 발광 소자의 애노드는, 상기 제6 비아홀 내부에 위치하고 전기적 연결을 구현하기 위해 그 바닥은 상기 제3 스위칭 트랜지스터의 제1 극 또는 제2 극에 접촉되는 제4 그루브 구조를 포함하는 디스플레이 기판.
제2항 내지 제12항 중 어느 한 항에 있어서,
상기 제1 연결 라인과 상기 제2 연결 라인은 투명한 전도성 트레이스를 각각 포함하는 디스플레이 기판.
제2항 내지 제12항 중 어느 한 항에 있어서,
상기 적어도 하나의 제1 발광 소자는 복수의 제1 발광 소자를 포함하고, 상기 복수의 제1 발광 소자는 어레이로 배열되고, 상기 제1 연결 라인 및 상기 제2 연결 라인은 모두 복수의 제1 발광 소자로 구성된 어레이의 행 방향을 따라 연장되는 디스플레이 기판.
제10항 내지 제12항 중 어느 한 항에 있어서,
상기 제1 발광 소자, 상기 제2 발광 소자 및 상기 제3 발광 소자는 유기 발광 다이오드를 각각 포함하는 디스플레이 기판.
제10항 내지 제12항 중 어느 한 항에 있어서,
상기 적어도 하나의 제1 발광 소자는 복수의 제1 발광 소자를 포함하고, 상기 적어도 하나의 제2 발광 소자는 복수의 제2 발광 소자를 포함하고, 상기 적어도 하나의 제3 발광 소자는 복수의 제3 발광 소자를 포함하며;
상기 제1 디스플레이 영역에서 상기 복수의 제1 발광 소자의 단위 면적의 분포 밀도는 상기 제2 디스플레이 영역에서 상기 복수의 제2 발광 소자의 단위 면적의 분포 밀도보다 작거나 같고, 상기 제2 디스플레이 영역에서 상기 복수의 제2 발광 소자의 단위 면적의 분포 밀도는 상기 제3 디스플레이 영역에서 상기 복수의 제3 발광 소자의 단위 면적의 분포 밀도보다 작은 디스플레이 기판.
디스플레이 장치로서,
제1항 내지 제16항 중 어느 한 항의 디스플레이 기판을 포함하는 디스플레이 장치.
제17항에 있어서,
센서를 더 포함하며;
상기 디스플레이 기판은 디스플레이를 위한 제1 측면 및 제1 측면에 대향하는 제2 측면을 갖고, 상기 제1 디스플레이 영역은 상기 제1 측면의 빛이 상기 제2 측면으로 적어도 부분적으로 투과되도록 허용하며;
상기 센서는 상기 디스플레이 기판의 제2 측면에 설치되고, 상기 센서는 상기 제1 측면의 빛을 수신하도록 구성된 디스플레이 장치.
제17항 또는 제18항에 있어서,
상기 디스플레이 기판 상의 상기 센서의 정사영은 상기 제1 디스플레이 영역과 적어도 부분적으로 중첩되는 디스플레이 장치.