KR20230024827A - 공통 게이트 전극을 포함하는 집적회로 장치 및 이의 제조 방법 - Google Patents

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KR20230024827A
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layer
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gate
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홍병학
윤승찬
송승현
박수영
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삼성전자주식회사
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Abstract

본 개시의 기술적 사상의 일측면에 따른 집적회로 장치는, 제1 면을 포함하는 제1 채널층, 제1 채널층과 제1 방향으로 이격하여 배치되고, 제1 면과 제1 방향으로 상호 이격되되 제1 면과 반대 방향을 향하도록 구성된 제2 면을 포함하는 제2 채널층, 제1 채널층이 제1 방향에 수직한 제2 방향으로 관통하고, 제1 면을 노출시키는 제1 게이트 전극 및 제2 채널층이 제2 방향으로 관통하고, 제2 면을 노출시키는 제2 게이트 전극을 포함한다.

Description

공통 게이트 전극을 포함하는 집적회로 장치 및 이의 제조 방법{INTEGRATED CIRCUIT DEVICES INCLUDING A COMMON GATE ELECTRODE AND METHODS OF FORMING THE SAME}
본 개시의 기술적 사상은 집적회로 장치에 관한 것으로서, 상세하게는 공통 게이트 전극을 포함하는 집적회로 장치 및 이의 제조 방법에 관한 것이다.
집적회로 장치의 집적도가 증가함에 따라, 집적회로 장치 내부의 도전성 소자들 사이의 기생 커패시턴스가 집적회로 장치의 성능(예를 들어, AC 성능)을 저하시키는 주요 요인이 될 수 있다. 이에 따라, 집적도는 높지만 기생 커패시턴스는 낮은 집적회로 장치를 형성하는 구조 및 방법이 개발되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 기생 커패시턴스가 낮은 집적회로 장치 및 이를 제조하는 방법을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시의 일 실시 예에 따른 집적회로 장치는, 제1 면을 포함하는 제1 채널층, 제1 채널층과 제1 방향으로 이격하여 배치되고, 제1 면과 제1 방향으로 상호 이격되되 제1 면과 반대 방향을 향하도록 구성된 제2 면을 포함하는 제2 채널층, 제1 채널층이 제1 방향에 수직한 제2 방향으로 관통하고, 제1 면을 노출시키는 제1 게이트 전극 및 제2 채널층이 제2 방향으로 관통하고, 제2 면을 노출시키는 제2 게이트 전극을 포함한다.
본 개시의 일 실시 예에 따른 집적회로 장치는 제1 면을 포함하는 제1 채널층, 제1 채널층과 제1 방향으로 이격하여 배치되고, 제1 면과 제1 방향으로 상호 이격되되 제1 면과 반대 방향을 향하도록 구성된 제2 면을 포함하는 제2 채널층, 제1 채널층이 제1 방향에 수직한 제2 방향으로 관통하고, 제3 면을 포함하는 제1 게이트 전극 및 제2 채널층이 제2 방향으로 관통하고, 제3 면과 제1 방향으로 상호 이격되되 제3 면과 반대 방향을 향하도록 구성된 제4 면을 포함하는 제2 게이트 전극을 포함하고, 제1 방향에 따른 제1 채널층의 제1 중심은, 제1 방향에 따른 제3 면과 제4 면 사이의 중심보다 제3 면에 더 가깝고, 제1 방향에 따른 제2 채널층의 제2 중심은, 제1 방향에 따른 제3 면과 제4 면 사이의 중심보다 제4 면에 더 가깝다.
본 개시의 일 실시 예에 따른 집적회로 장치 제조 방법은, 오프닝을 포함하는 절연층, 절연층과 접하는 제1 면을 포함하고 오프닝 내에 형성되는 제1 채널층, 및 절연층과 접하고 제1 면과 제1 방향으로 상호 이격되되 제1 면과 반대 방향을 향하도록 구성되는 제2 면을 포함하고 오프닝 내에 형성되고 제1 방향으로 제1 채널층과 상호 이격되는 제2 채널층을 포함하는 예비구조물을 형성하는 단계 및 오프닝 내에 게이트 전극을 형성하는 단계를 포함하고, 제1 채널층 및 제2 채널층은, 게이트 전극 내에 배치된다.
본 개시의 기술적 사상에 따르면, 게이트 전극과 중첩되는 부분이 적은 소스/드레인을 형성함으로써 기생 커패시턴스를 감소시킬 수 있고, 집적 회로 장치의 AC 성능을 개선할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 예시적인 실시예에 따른 집적회로 장치의 레이아웃도이다.
도 2는 예시적인 실시예에 따른 집적회로 장치의 단면도로서, 도 1의 A-A'에 따라 자른 단면도이다.
도 3은 예시적인 실시예에 따른 집적회로 장치의 단면도로서, 도 2의 H 영역의 단면도이다.
도 4는 예시적인 실시예에 따른 집적회로 장치의 레이아웃 도이다.
도 5는 예시적인 실시예에 따른 집적회로 장치의 단면도로서, 도 4의 B-B'에 따른 단면도이다.
도 6은 예시적인 실시예에 따른 집적회로 장치의 레이아웃 도이다.
도 7은 예시적인 실시예에 따른 집적회로 장치의 단면도로서, 도 6의 C-C'에 따른 단면도이다.
도 8은 예시적인 실시예에 따른 집적회로 장치의 레이아웃 도이다.
도 9는 예시적인 실시예에 따른 집적회로 장치의 단면도로서, 도 8의 D-D'에 따른 단면도이다.
도 10은 예시적인 실시예에 따른 집적회로 장치의 단면도이다.
도 11 내지 도 13은 예시적인 실시예에 따른 집적회로 장치 제조 방법에 대한 순서도들이다.
도 14 내지 도 21은 예시적인 실시예에 따른 집적회로 장치를 제조하기 위한 방법을 나타내는 단면도들이다.
도 22 내지 도 27은 예시적인 실시예에 따른 예비 구조를 제조하기 위한 방법을 나타내는 단면도들이다.
도 28 내지 도 31은 예시적인 실시예에 따른 게이트 전극 제조 방법을 나타내는 단면도들이다.
소스/드레인 영역에서 게이트 전극과 중첩되는 부분은 기생 커패시턴스에 기여하는 주요 요인 중 하나일 수 있다. 따라서, 집적 회로 장치가 게이트 전극과 중첩되는 부분이 많은 소스/드레인 영역을 포함하는 경우, 집적 회로 장치의 AC 성능이 크게 저하될 수 있다. 본 개시의 일 실시예에 따르면, 집적 회로 장치가 게이트 전극과 중첩되는 부분이 적은 소스/드레인을 포함할 수 있고, 그에 따라 집적 회로 장치의 AC 성능이 향상될 수 있다. 일 실시예에 따르면, 소스/드레인 영역이 게이트 전극과 중첩되는 부분을 감소시키기 위해, 게이트 전극은 더 좁은 폭을 가질 수 있고, 채널층의 일부를 노출시킬 수 있다. 일 실시예에서, 상기 채널층은 나노시트일 수 있고, 상기 게이트 전극은 상기 채널층의 일 측면 만을 노출시킬 수 있다. 따라서, 폭이 좁고 채널층이 노출되는 게이트 전극에 의해 집적 회로 소자의 DC 성능이 크게 영향을 받지 않을 수 있다.
도 1은 본 발명의 실시예들에 따른 집적 회로 장치의 레이아웃도이고, 도 2는 도 1의 A-A'선에 따른 집적 회로 장치의 단면도이고, 도 3은 도 2의 H 영역에 대한 단면도이다.
소스/드레인 영역(예를 들어, 도 1의 제1 소스/드레인 영역(32_1) 및 제2 소스/드레인 영역(32_2))의 윤곽은 소스/드레인 영역과 다른 요소 사이의 공간적 관계를 보여주기 위해 도 2에 도시되어 있다.
도 1 및 도 2를 참조하면, 집적 회로 장치(100)는 기판(10) 상의 제1 채널 층(12_1) 및 제2 채널 층(12_2)을 포함할 수 있다. 제1 채널층(12_1)과 제2 채널층(12_2)은 제1 방향(예를 들어, 도 1의 X 방향)으로 서로 이격될 수 있다. 제1 방향은 기판(10)의 상면(10U)과 나란할 수 있다. 기판(10)의 상면(10U)은 제1 채널층(12_1) 및 제2 채널층(12_2)과 마주할 수 있다. 기판(10)은 상면(10U)과 대향하며 상면(10U)과 평행한 하면(10L)을 더 포함할 수 있다. 제1 방향은 제1 수평 방향일 수 있다.
또한, 집적 회로 장치(100)는 제1 부분(16_1) 및 제2 부분(16_2)을 포함하는 게이트 전극(16)을 포함할 수 있다. 게이트 전극(16)에 제1 채널층(12_1) 및 제2 채널층(12_2)이 있을 수 있다. 다시 말하면, 제1 채널층(12_1)은 제2 방향으로 게이트 전극(16)의 제1 부분(16_1)을 관통할 수 있고, 제2 채널층(12_2)은 제2 방향으로 게이트 전극(16)의 제2 부분(16_2)을 관통할 수 있다. 일부 실시 예에서, 제1 채널층(12_1)은 게이트 전극(16)의 제1 부분(16_1)에 있을 수 있고, 제2 채널 층(12_2)은 게이트 전극(16)의 제2 부분(16_2)에 *?*있을 수 있다. 게이트 전극(16)은 제3 면(S3) 및 제3 면(S3)과 대향하며 제3 면(S3)과 제1 방향으로 이격되는 제4 면(S4)을 포함할 수 있다. 일부 실시 예에서, 도 2에 도시된 바와 같이, 제1 채널층(12_1)의 제1 면(S1)과 게이트 전극(16)의 제3 면(S3)은 서로 동일 평면에 있을 수 있고, 제2 채널층(12_2)의 제2 면(S2)과 게이트 전극(16)의 제4 면(S4)은 서로 동일 평면에 있을 수 있다. 이에 따라, 게이트 전극(16)은 제1 채널층(12_1)의 제1 면(S1) 및 제2 채널층(12_2)의 제2 면(S2)을 노출시킬 수 있다. 일부 실시 예에서, 게이트 전극(16)은, 도 2에 도시된 바와 같이, 제3 면(S3)에서 제4 면(S4)까지 연속적으로 연장될 수 있다.
집적회로 장치(100)는 제1 소스/드레인 영역(32_1) 및 제2 소스/드레인 영역(32_2)을 포함할 수 있다. 제1 소스/드레인 영역(32_1) 및 제2 소스/드레인 영역(32_2)은 모두 게이트 전극(16)으로부터 제2 방향(예를 들어, 도 1의 Y 방향)으로 이격될 수 있다. 제2 방향은 기판(10)의 상면(10U)과 평행할 수 있으며, 제1 방향과 다를 수 있다. 일부 실시 예에서, 제1 방향은 도 1에 도시된 바와 같이 제2 방향에 수직일 수 있다. 제2 방향은 제2 수평 방향일 수 있다. 제1 소스/드레인 영역(32_1)은 제1 채널층(12_1)과 접하고, 제2 소스/드레인 영역(32_2)은 제2 채널층(12_2)과 접할 수 있다.
제1 소스/드레인 영역(32_1)은 제2 방향으로 게이트 전극(16)과 중첩하지 않는 제1 부분(32_1p)을 포함할 수 있고, 제2 소스/드레인 영역(32_2)은 게이트 전극(16)과 중첩하지 않는 제2 부분(32_2p)을 포함할 수 있다. 따라서, 제1 부분(32_1p) 및 제2 부분(32_2p)은 게이트 전극(16)과의 기생 커패시턴스에 기여하지 않을 수 있다. 본 명세서에 사용된 바와 같이, "방향 W에서 구성 B와 중첩되는 구성 A"(또는 이와 유사한 문장)은 구성 A 및 B를 모두 교차하는 방향 W로 연장되는 적어도 하나의 선이 그려질 수 있음을 의미할 수 있다.
제1 소스/드레인 영역(32_1)은 제2 소스/드레인 영역(32_2)과 제1 방향으로 이격될 수 있다. 제1 소스/드레인 영역(32_1)은 제2 소스/드레인 영역(32_2)과 마주하는 제1 내면(IS1) 및 제1 내면(IS1)과 대향하는 제1 외면(OS1)을 포함할 수 있다. 제2 소스/드레인 영역(32_2)은 제1 소스/드레인 영역(32_1)과 마주하는 제2 내면(IS2) 및 제2 내면(IS2)과 대향하는 제2 외면(OS2)을 포함할 수 있다. 제1 외면(OS1)과 제2 외면(OS2)은 도 1에 도시된 바와 같이 제1 방향으로 서로 이격되어 서로 반대 방향을 향할 수 있다.
일 실시 예에서, 게이트 전극(16)의 제3 면(S3)은 게이트 전극(16)의 제4 면(S4)으로부터 제1 방향으로 제1 거리(d1)만큼 이격될 수 있고, 제1 거리(d1)는 제1 소스/드레인 영역(32_1)의 제1 외면(OS1)과 제2 소스/드레인 영역(32_2)의 제2 외면(OS2) 사이의 제2 거리(d2)보다 짧을 수 있다. 일 실시 예에서, 게이트 전극(16)의 제3 면(S3)은 제1 방향으로 제1 소스/드레인 영역(32_1)의 제1 외면(OS1)과 게이트 전극(16)의 제4 면(S4) 사이에 위치할 수 있고, 게이트 전극(16)의 제4 면(S4)은 제1 방향으로 제2 소스/드레인 영역(32_2)의 제2 외면(OS2)과 게이트 전극(16)의 제3 면(S3) 사이에 위치할 수 있다.
제1 채널층(12_1)은 제1 방향으로 제1 중심(C1)을 갖고, 제2 채널층(12_2)은 제1 방향으로 제2 중심(C2)을 갖고, 게이트 전극(16)은 제1 방향으로 게이트 중심(Cg)을 가질 수 있다. 일 실시 예에서, 도 1에 도시된 바와 같이, 제1 중심(C1)은 게이트 중심(Cg)보다 게이트 전극(16)의 제3 면(S3)에 더 가깝고, 제2 중심(C2)은 게이트 중심(Cg)보다 게이트 전극(16)의 제4 면(S4)에 더 가까울 수 있다.
집적 회로 장치(100)는 게이트 전극(16)(예를 들어, 게이트 전극(16)의 제1 부분(16_1))과 제2 방향으로 이격되어 제1 채널층(12_1)과 접하는 제3 소스/드레인 영역(34_1) 및 게이트 전극(16)(예를 들어, 게이트 전극(16)의 제2 부분(16_2))과 제2 방향으로 이격되어 제2 채널층(12_2)과 접하는 제4 소스/드레인 영역(34_2)을 더 포함할 수 있다.
제1 채널층(12_1), 제1 소스/드레인 영역(32_1), 제3 소스/드레인 영역(34_1) 및 게이트 전극(16)의 제1 부분(16_1)은 제1 트랜지스터를 구성하고, 제2 채널층(12_2), 제2 소스/드레인 영역(32_2), 제4 소스/드레인 영역(34_2) 및 게이트 전극(16)의 제2 부분(16_2)은 제2 트랜지스터를 구성할 수 있다. 제1 및 제2 트랜지스터는 표준 셀의 일부(예를 들어, 인버터, 2입력 NAND 게이트, 3입력 NAND 게이트, 2입력 NOR 게이트, 3입력 NOR 게이트, And-Or 인버터(AOI) 등), Or-And 인버터(OAI), XNOR 게이트, XOR 게이트, 멀티플렉서(MUX), 래치 또는 D-플립플롭(D-flip-flop) 등을 구성할 수 있다. 예를 들어, 제1 및 제2 트랜지스터는 인버터를 구성할 수 있다.
제1 트랜지스터와 제2 트랜지스터는 동일한 도전형을 가질 수도 있고, 서로 다른 도전형을 가질 수도 있다. 제1 및 제2 트랜지스터의 도전형이 서로 다른 경우, 게이트 전극(16)의 제1 부분(16_1)과 제2 부분(16_2)은 서로 다른 물질을 포함할 수 있다. 일부 실시예에서, 제1 트랜지스터 및 제2 트랜지스터 각각은 N형 트랜지스터 또는 P형 트랜지스터일 수 있다. 일부 실시예에서, 제1 트랜지스터는 N형 트랜지스터일 수 있고 제2 트랜지스터는 P형 트랜지스터일 수 있거나, 제1 트랜지스터는 P형 트랜지스터일 수 있고 제2 트랜지스터는 N형 트랜지스터일 수 있다. 게이트 전극(16)은 제1 및 제2 트랜지스터의 게이트 전극으로서 기능하므로, 게이트 전극(16)은 공통 게이트 전극일 수 있다.
집적회로 장치(100)는 기판(10) 상에 절연층(22)을 포함할 수 있다. 게이트 전극(16) 및 제1, 제2, 제3, 제4 소스/드레인 영역(32_1, 32_2, 34_1, 34_2)은 절연층(22) 내에 위치할 수 있다. 절연층(22)은 도 2에 도시된 바와 같이 제1 채널층(12_1)의 제1 면(S1), 제2 채널층(12_2)의 제2 면(S2), 게이트 전극(16)의 제3 및 제4 면(S3, S4)과 접촉할 수 있다. 절연층(22)은 또한 제1 소스/드레인 영역(32_1)의 제1 내면(IS1) 및 제1 외면(OS1) 및 제2 소스/드레인 영역(32_2)의 제2 내면(IS2) 및 제2 외면(OS2)과 접촉할 수 있다.
일부 실시예에서, 집적 회로 장치(100)는 다수의 제1 채널 층(12_1) 및 다수의 제2 채널 층(12_2)을 포함할 수 있다. 예를 들어, 집적 회로 장치(100)는 도 2에 도시된 바와 같이 제3 방향(예: 도 2의 Z 방향)으로 적층된 3개의 제1 채널층(12_1) 및 제3 방향으로 적층된 3개의 제2 채널층(12_2)을 포함할 수 있다. 제3 방향은 기판(10)의 상면(10U)과 수직할 수 있고, 제1 방향 및 제2 방향 모두에 수직일 수 있다. 제3 방향은 수직 방향일 수 있다.
도 1 및 도 2에는 도시되지 않았으나, 집적회로 장치(100)는 도전성 플러그 및 도전성 와이어를 더 포함할 수 있다. 예를 들어, 집적 회로 장치(100)는 제1, 제2, 제3 및 제4 소스/드레인 영역(32_1, 32_2, 34_1, 34_2)에 각각 접촉되어 있는 도전성 플러그를 포함할 수 있다. 집적 회로 장치(100)는 도전성 플러그 상에 위치하고 도전성 플러그와 각각 접촉하는 도전성 와이어를 포함할 수 있다.
예를 들어, 기판(10)은 반도체 재료(예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄, 및/또는 III-V족 반도체 화합물)를 포함할 수 있다. 기판(10)은 반도체 물질만을 포함하는 벌크 기판일 수도 있고, 반도체층 위 또는 아래에 절연층(예를 들어, 배리어 절연층)을 포함할 수도 있다. 예를 들어, 제1 채널층(12_1) 및 제2 채널층(12_2) 각각은 반도체 물질(예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 및/또는 III-V족 반도체 화합물)을 포함할 수 있다. 예를 들어, 제1 채널층(12_1) 및 제2 채널층(12_2) 각각은 나노시트일 수 있다. 일 실시예에서, 나노시트는 제3 방향으로 1 nm 이상 100 nm 이하의(예를 들어, 5 nm 내지 10 nm) 두께를 가질 수 있다. 일 실시예에서, 제1 채널층(12_1) 및 제2 채널층(12_2)은 핀 형태의 채널층 또는 나노와이어일 수 있다. 제1, 제2, 제3 및 제4 소스/드레인 영역(32_1, 32_2, 34_1, 34_2) 각각은 예를 들어, 반도체 물질(예를 들어, 실리콘, 게르마늄 및/또는 실리콘-게르마늄)을 포함할 수 있고, 일부 실시예에서 불순물(예를 들어, 붕소(B), 갈륨(Ga), 인듐(In), 알루미늄(Al), 인(P), 비소(As) 및/또는 안티몬(Sb))을 포함할 수도 있다. 예를 들어, 절연층(22)은 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 실리콘 카바이드 및/또는 저유전물질을 포함할 수 있다.
도 3을 참조하면, 집적회로 장치(100)는 제1 채널층(12_1) 상의 제1 게이트 절연층(11_1) 및 제2 채널층(12_2) 상의 제2 게이트 절연층(11_2)을 더 포함할 수 있다. 제1 게이트 절연층(11_1) 및 제2 게이트 절연층(11_2)은 각각 대응하는 채널층(즉, 제1 채널층(12_1) 또는 제2 채널층(12_2))의 표면을 따라 균일한 두께를 가질 수 있다. 예를 들어, 제1 게이트 절연층(11_1) 및 제2 게이트 절연층(11_2) 각각은 실리콘 산화막 및/또는 고유전율 물질(예를 들어, 하프늄 실리케이트, 지르코늄 실리케이트, 하프늄 이산화물, 및 /또는 이산화지르코늄)을 포함하는 고유전율 유전층(high k dielectric layer)일 수 있다.
도 3에는 제1 게이트 절연층(11_1) 및 제2 게이트 절연층(11_2) 각각이 단일 레이어로 도시되어 있으나, 제1 게이트 절연층(11_1) 및 제2 게이트 절연층(11_2) 각각은 해당 채널층 상에 순차적으로 적층된 다중 레이어를 포함할 수 있다. 예를 들어, 제1 게이트 절연층(11_1) 및 제2 게이트 절연층(11_2) 각각은 해당 채널층 상에 순차적으로 적층된 계면층 및 고유전율 유전층을 포함할 수 있다. 예를 들어, 계면층은 산화 공정(예를 들어, 열 산화 공정)에 의해 형성된 실리콘 산화물 층일 수 있다.
게이트 전극(16)의 제1 부분(16_1)은 제1 메인 게이트층(16m_1) 및 제1 채널층(12_1)과 제1 메인 게이트층(16m_1) 사이의 제1 게이트 일함수층(16w_1)을 포함할 수 있다. 게이트 전극(16)의 제2 부분(16_2)은 제2 메인 게이트층(16m_2) 및 제2 채널층(12_2)과 제2 메인 게이트층(16m_2) 사이의 제2 게이트 일함수층(16w_2)을 포함할 수 있다. 일 실시 예에서, 제1 게이트 일함수층(16w_1) 및 제2 게이트 일함수층(16w_2) 각각은 대응하는 게이트 절연층(예를 들어, 제1 게이트 절연층(11_1) 또는 제2 게이트 절연층(11_2))의 표면을 따라 균일한 두께를 가질 수 있다. 도 3에는 제1 게이트 일함수층(16w_1) 및 제2 게이트 일함수층(16w_2) 각각이 단일 레이어로 도시되었으나, 일 실시예에서, 제1 게이트 일함수층(16w_1) 및 제2 게이트 일함수층(16w_2) 각각은 적층된 다중 레이어를 포함할 수 있다.
제1 게이트 일함수층(16w_1) 및 제2 게이트 일함수층(16w_2) 각각은 제1 및 제2 트랜지스터의 도전형에 따라 n형 일함수층(예를 들어, TiC 층, TiAl 층 및/또는 TiAlC 층) 또는 p형 일함수층(예를 들어, TiN층)을 포함할 수 있다. 제1 메인 게이트층(16m_1) 및 제2 메인 게이트층(16m_2) 각각은 텅스텐(W), 알루미늄(Al) 및/또는 구리(Cu)를 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 집적회로 장치의 레이아웃 도이고, 도 5는 도 4의 B-B'선에 따른 집적회로 장치의 단면도이다.
도 4 및 도 5를 참조하면, 집적 회로 장치(200)는, 제1 채널 층(12_1)이 제1 돌출부(12_1p)를 포함하고 제2 채널 층(12_2)이 제2 돌출부(12_2p)를 포함한다는 주요 차이점을 제외하면, 도 1 내지 도 3의 집적 회로 장치(100)와 유사할 수 있다. 제1 돌출부(12_1p)는 게이트 전극(16) 내에 위치하지 않을 수 있고, 게이트 전극(16)의 제3 면(S3)을 넘어 게이트 전극(16)의 외측으로 돌출될 수 있다. 제1 돌출부(12_1p)는 제1 채널층(12_1)의 제1 면(S1)을 포함할 수 있다. 제2 돌출부(12_2p)는 게이트 전극(16)에 내에 위치하지 않을 수 있고, 게이트 전극(16)의 제4 면(S4)을 넘어 게이트 전극(16)의 외측으로 돌출될 수 있다. 제2 돌출부(12_2p)는 제2 채널층(12_2)의 제2 면(S2)을 포함할 수 있다.
일 실시 예에서, 제1 돌출부(12_1p)가 게이트 전극(16)에 의해 덮이지 않더라도 게이트 전극(16)의 프린지 필드에 의해 제1 채널층(12_1)의 제1 돌출부(12_1p)에 채널이 형성될 수 있고, 제2 돌출부(12_2p)가 게이트 전극(16)에 의해 덮이지 않더라도 게이트 전극(16)의 프린지 필드에 의해 제2 채널층(12_2)의 제2 돌출부(12_2p)에 채널이 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 집적회로 장치의 레이아웃 도이고, 도 7는 도 6의 C-C'선에 따른 집적회로 장치의 단면도이다.
도 6 및 도 7을 참조하면, 집적 회로 장치(300)는, 게이트 전극(16)이 제1 채널 층(12_1)의 제1 면(S1) 및 제2 채널 층(12_2)의 제2 면(S2)을 모두 덮는다는 주요 차이점을 제외하면, 도 1 내지 도 3의 집적 회로 장치(100)와 유사할 수 있다. 일 실시 예에서, 도 7에 도시된 바와 같이, 게이트 전극(16)은 제1 채널층(12_1) 및 제2 채널층(12_2)을 완전히 둘러쌀 수 있다. 즉, 게이트 전극(16)의 제1 부분(16_1)은 제1 면(S1)을 커버링(Covering)하고, 게이트 전극(16)의 제2 부분(16_2)은 제2 면(S2)을 커버링할 수 있다. 따라서, 게이트 전극(16)의 제3 면(S3)은 제1 채널층(12_1)의 제1 면(S1)과 동일한 평면에 있지 않을 수 있고, 게이트 전극(16)의 제4 면(S4)은 제2 채널층(12_2)의 제2 면(S2)과 동일한 평면에 있지 않을 수 있다.
도 6에 도시된 바와 같이, 집적회로 장치(300)에서, 게이트 전극(16)의 제3 면(S3)은 게이트 전극(16)의 제4 면(S4)으로부터 제1 방향으로 제3 거리(d3)만큼 이격될 수 있고, 제3 거리(d3)는 제1 소스/드레인 영역(32_1)의 제1 외면(OS1)과 제2 소스/드레인 영역(32_2)의 제2 외면(OS2) 사이의 제1 방향으로의 거리인 제2 거리(d2)보다 짧을 수 있다.
제1 소스/드레인 영역(32_1)은 게이트 전극(16)과 제2 방향으로 중첩되지 않는 제1 부분(32_1p')을 포함할 수 있고, 제2 소스/드레인 영역(32_2)은 게이트 전극(16)과 중첩하지 않는 제2 부분(32_2p')을 포함할 수 있다. 따라서, 제1 부분(32_1p') 및 제2 부분(32_2p')은 게이트 전극(16)과의 기생 커패시턴스에 기여하지 않을 수 있다.
도 8은 본 발명의 일 실시예에 따른 집적회로 장치의 레이아웃 도이고, 도 9는 도 8의 D-D'선에 따른 집적회로 장치의 단면도이다.
도 8 및 도 9를 참조하면, 집적 회로 장치(300)는, 단일 게이트 전극(도 1의 16) 대신 제1 게이트 전극(16_1') 및 제2 게이트 전극(16_2')이 제공된다는 주요 차이점을 제외하면, 도 1 내지 도 3의 집적 회로 장치(100)와 유사할 수 있다. 제1 채널층(12_1)은 제1 게이트 전극(16_1')에 제공되고, 제2 채널층(12_2)은 제2 게이트 전극(16_2')에 제공될 수 있다. 제1 게이트 전극(16_1')은 제3 면(S3)을 포함하고, 제2 게이트 전극(16_2')은 제4 면(S4)을 포함할 수 있다. 제1 게이트 전극(16_1')과 제2 게이트 전극(16_2')은 제1 방향으로 서로 이격될 수 있고, 절연층(22)의 일부는 제1 게이트 전극(16_1')과 제2 게이트 전극(16_2')을 분리할 수 있다. 제1 게이트 전극(16_1')과 제2 게이트 전극(16_2')은 동일한 물질 또는 다른 물질을 포함할 수 있다. 도시되지 않았으나, 일부 실시 예에서, 집적 회로 장치(400)는 제1 게이트 전극(16_1')과 제2 게이트 전극(16_2')을 전기적으로 연결하는 전도성 구성(예를 들어, 비아 콘택 및/또는 전도성 와이어)을 더 포함할 수 있다. .
일 실시 예에서, 도 8에 도시된 바와 같이, 제1 채널층(12_1)의 제1 중심(C1)은, 제1 게이트 전극(16_1')의 제3 면(S3)과 제2 게이트 전극(16_2')의 제4 면(S4)의 사이의 중심(Css)보다, 제3 면(S3)에 제1 방향으로 더 가까울 수 있다. 그리고, 제2 채널층(12_2)의 제2 중심(C2)은, 제1 게이트 전극(16_1')의 제3 면(S3)과 제2 게이트 전극(16_2')의 제4 면(S4) 사이의 중심(Css)보다, 제2 게이트 전극(16_2')의 제4 면(S4)에 더 가까울 수 있다.
또한, 전술된 집적 회로 장치들(200, 300)은 단일 게이트 전극(16) 대신에 제1 게이트 전극(16_1') 및 제2 게이트 전극(16_2')을 포함하도록 변형될 수 있음이 이해될 것이다.
도 10은 본 발명의 예시적인 실시 예에 따라, 게이트 전극의 길이 방향(예를 들어, 게이트 전극(도 10의 16) 또는 상부 게이트 전극(도 10의 16U))을 따라 도시된 집적 회로 장치의 단면도이다. 소스/드레인 영역(즉, 제1 및 제2 소스/드레인 영역(도 10의 32_1, 32_2)과 제1 및 제2 상부 소스/드레인 영역(도 10의 32_1U, 32_2U))은 소스/드레인 영역과 다른 구성 사이의 공간적 관계를 보여주기 위해 도 10에 도시될 수 있다.
도 10을 참조하면, 집적 회로 장치(500)는 하부 구조물(LS) 및 상부 구조물(US)을 포함할 수 있다. 하부 구조물(LS) 및 상부 구조물(US) 각각은 전술된 집적 회로 장치(100, 200, 300, 400)의 트랜지스터 중 어느 하나와 유사한 트랜지스터를 포함할 수 있다. 예를 들어, 하부 구조물(LS)은 집적 회로 장치(100)의 트랜지스터와 유사한 트랜지스터를 포함할 수 있고, 상부 구조물(US)은 집적 회로 장치(200)의 트랜지스터와 유사한 트랜지스터를 포함할 수 있다.
상부 구조물(US)은 제1 부분(16_1U) 및 제2 부분(16_2U)을 포함하는 상부 게이트 전극(16U)을 포함할 수 있다. 상부 구조물(US)은 또한 제1 상부 채널층(12_1U) 및 제2 상부 채널층(12_2U)을 포함할 수 있다. 제1 상부 채널층(12_1U)은 상부 게이트 전극(16U)의 제1 부분(16_1U)에 위치하고, 제2 상부 채널층(12_2U)은 상부 게이트 전극(16U)의 제2 부분(16_2U)에 위치할 수 있다. 상부 구조물(US)은 상부 게이트 전극(16U)과 제2 방향으로 이격되어 제1 상부 채널층(12_1U)과 접하는 제1 상부 소스/드레인 영역(32_1U) 및 상부 게이트 전극(16U)과 제2 방향으로 이격되어 상기 제2 상부 채널층(12_2U)과 접하는 제2 상부 소스/드레인 영역(32_2U)을 더 포함할 수 있다.
도 11 내지 도 13은 본 발명의 예시적인 실시 예에 따른 집적 회로 장치 제조 방법의 순서도이고, 도 14 내지 도 21은 본 발명의 예시적인 실시 예에 따라 집적 회로 장치 제조 방법을 설명하기 위해 게이트 전극(예를 들어, 도 1의 게이트 전극(16))의 길이 방향을 따라 도시된 집적 회로 장치의 단면도이다.
도 11을 참조하면, 집적 회로 제조 방법은 오프닝(Opening, 예를 들어, 도 18의 오프닝(22o))을 포함하는 예비 구조물을 형성하는 단계(910) 및 상기 오프닝에 게이트 전극(도 21의 게이트 전극(16))을 형성하는 단계(920)를 포함할 수 있다.
도 12 및 도 14를 참조하면, 상기 오프닝을 포함하는 예비 구조물을 형성하는 단계(910)는 단계들(912, 914, 916, 918)을 포함할 수 있다. 상기 오프닝을 포함하는 예비 구조물을 형성하는 단계(910)는, 기판(10) 상에 제1 희생층(13_1) 및 제1 채널층(12_1)을 형성하고, 제2 희생층(13_2) 및 제2 채널층(12_2)을 형성하는 단계를 포함할 수 있다(912). 일 실시 예에서, 도 14에 도시된 바와 같이, 복수의 제1 채널층(12_1)은 제3 방향으로 복수의 제1 희생층(13_1)과 교대로 적층될 수 있고, 복수의 제2 채널층(12_2)은 복수의 제2 희생층(13_2)과 교대로 적층될 수 있다. 절연층(22)의 제1 부분(22_1)은 제1 채널층(12_1), 제1 희생층(13_1), 제2 채널층(12_2) 및 제2 희생층(13_2)을 형성하기 전에 기판(10) 상에 형성될 수 있다. 도 14에는 최하부의 제1 희생층(13_1)이 최하부의 제1 채널층(12_1)과 기판(10) 사이에 위치하고, 최하부의 제2 희생층(13_2)이 최하부의 제2 채널층(12_2)과 기판(10) 사이에 위치하는 것으로 도시되나, 본 발명이 이에 제한되는 것은 아니며, 적층 순서는 다양하게 구성될 수 있다.
제1 희생층(13_1) 및 제2 희생층(13_2)은 제1 및 제2 채널층(12_1, 12_2)에 대해 식각 선택비를 가질 수 있다. 제1 희생층(13_1) 및 제2 희생층(13_2)은 반도체 물질(예: 실리콘, 게르마늄, 실리콘-게르마늄 및/또는 III-V족 반도체 화합물)을 포함할 수 있다. 예를 들어, 절연층(22)의 제1 부분(22_1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드 및/또는 저유전율 물질을 포함할 수 있다.
도 15를 참조하면, 제1 채널층(12_1), 제1 희생층(13_1), 제2 채널층(12_2) 및 제2 희생층(13_2) 상에 예비 게이트 희생층(23p), 예비 제1 마스크층(25p) 및 제2 마스크층(27)을 순차적으로 형성할 수 있다. 일 실시 예에서, 예비 제1 마스크층(25p)은 생략될 수 있다. 일 실시예에서, 예비 게이트 희생층(23p)은 제1 채널층(12_1), 제1 희생층(13_1), 제2 채널층(12_2) 및 제2 희생층(13_2)과 접할 수 있다.
예비 게이트 희생층(23p)은 제1 채널층(12_1), 제1 희생층(13_1), 제2 채널층(12_2), 제2 희생층(13_2) 및 절연층의 제1 부분(22_1)에 대해 식각 선택성을 갖는 물질(예를 들어, 폴리실리콘)을 포함할 수 있다. 예를 들어, 예비 제1 마스크층(25p)은 실리콘 질화막을 포함하는 하드 마스크층일 수 있다. 일 실시예에서, 예비 제1 마스크층(25p)은 예비 게이트 희생층(23p) 상에 순차적으로 적층된 실리콘 질화막 및 실리콘 산화막을 포함할 수 있다. 제2 마스크층(27)은 예를 들어 포토레지스트층일 수 있다.
도 12 및 도 16을 참조하면, 제2 마스크층(27)을 식각 마스크로 하여 예비 게이트 희생층(23p) 및 예비 제1 마스크층(25p)을 식각하여 제1 채널층(12_1)의 제1 면(S1) 및 제2 채널층(12_2)의 제2 면(S2)을 노출시킬 수 있다. 제2 마스크층(27)의 반대쪽 표면들은 제1 채널층(12_1)의 제1 면(S1) 및 제2 채널층(12_2)의 제2 면(S2)과 각각 동일 평면일 수 있다. 예비 게이트 희생층(23p) 및 예비 제1 마스크층(25p)을 식각하여 제1 채널층(12_1)과 제2 채널층(12_2) 사이에 게이트 희생층(23)을 형성하기 위해 다양한 공정(예를 들어, 건식 에칭 공정 및/또는 습식 에칭 공정)이 수행될 수 있다(도 12의 914). 일 실시 예에서, 게이트 희생층(23) 상에 제1 마스크층(25)을 형성할 수 있다. 제2 마스크층(27)은 게이트 희생층(23)을 형성한 후 제거할 수 있다.
도 12 및 도 17을 참조하면, 절연층(22)의 제2 부분(22_2)은 게이트 희생층(23) 및 제1 마스크층(25) 상에 형성될 수 있다(도 12의 916). 제1 마스크층(25)을 덮는 예비 절연층을 형성한 후, 제1 마스크층(25)이 노출되도록 평탄화 공정(예를 들어, 연마 공정, 건식 식각 공정 및/또는 습식 식각 공정)이 수행될 수 있다. 예를 들어, 절연층(22)의 제2 부분(22_2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드 및/또는 저유전율 물질을 포함할 수 있다.
도 12 및 도 18을 참조하면, 제1 마스크 층(25) 및 게이트 희생 층(23)이 제거되어 오프닝(22o)을 형성할 수 있다(도 12의 918). 제1 마스크층(25) 및 게이트 희생층(23)을 제거하기 위해 다양한 공정(예를 들어, 건식 식각 공정 및/또는 습식 식각 공정)이 수행될 수 있다. 오프닝(22o)은 제1 채널층(12_1), 제1 희생층(13_1), 제2 채널층(12_2) 및 제2 희생층(13_2)을 노출시킬 수 있다.
도 13 및 도 19를 참조하면, 오프닝에 게이트 전극을 형성하는 단계(도 11의 920)는 단계들(922, 924, 926, 928)을 포함할 수 있다. 집적회로 장치 제조 방법은 오프닝(22o)의 제2 부분(22o_2)에 게이트 마스크 층(42)을 형성하는 단계(도 13의 922)를 포함할 수 있다. 오프닝(22o)의 제1 부분(22o_1) 및 제2 부분(22o_2)에 예비 게이트 마스크 층을 형성한 후, 오프닝(22o)의 제1 부분(22o_1)에 형성된 예비 게이트 마스크 층의 일부를 제거하여 게이트를 형성할 수 있다. 오프닝(22o)의 제2 부분(22o_2)에 마스크 층(42)을 형성할 수 있다. 제1 희생층(13_1)이 제거되어 제1 채널층(12_1)의 제1 면(S1)을 제외한 모든 면이 노출될 수 있다.
게이트 마스크층(42)은 절연층(22)의 제1 및 제2 채널층(12_1, 12_2)과 제1 및 제2 부분(22_1, 22_2)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 게이트 마스크 층(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드 및/또는 저유전율 물질을 포함할 수 있다.
도 13 및 도 20을 참조하면, 집적회로 장치 제조 방법은 오프닝(22o)의 제1 부분(22o_1)에 게이트 전극(16)의 제1 부분(16_1)을 형성하는 단계(도 13의 924) 및 오프닝(22o)의 제2 부분(22o_2)으로부터 게이트 마스크 층(42)을 제거하는 단계(도 13의 926)를 포함할 수 있다. 게이트 전극(16)의 제1 부분(16_1)은 제1 채널층(12_1) 상에 순차적으로 형성되는 제1 게이트 일함수층(예를 들어, 도 3의 제1 게이트 일함수층(16w_1)) 및 제1 메인 게이트층(예를 들어, 도 1의 제1 메인 게이트층(16m_1))을 포함할 수 있다. 또한, 게이트 전극(16)의 제1 부분(16_1)을 형성하기 전에 제1 채널층(12_1) 상에 제1 게이트 절연층(예를 들어, 도 3의 제1 게이트 절연층(11_1))을 형성할 수 있다. 후속하여, 게이트 마스크 층(42)은 오프닝(22o)의 제2 부분(22o_2)으로부터 제거될 수 있다. 게이트 마스크 층(42)을 제거하기 위해 다양한 공정(예를 들어, 건식 에칭 공정 및/또는 습식 에칭 공정)이 수행될 수 있다.
도 13 및 도 21을 참조하면, 집적회로 장치 제조 방법은 오프닝(22o)의 제2 부분(22o_2)에 게이트 전극(16)의 제2 부분(16_2)을 형성하는 단계(도 13의 928)를 포함할 수 있다. 게이트 전극(16)의 제2 부분(16_2)은 제2 채널층(12_2) 상에 순차적으로 형성되는 제2 게이트 일함수층(예를 들어, 도 3의 제2 게이트 일함수층(16w_2)) 및 제2 메인 게이트층(예를 들어, 도 3의 제2 메인 게이트층(16m_2))을 포함할 수 있다. 또한, 게이트 전극(16)의 제2 부분(16_2)을 형성하기 전에 제2 채널층(12_2) 상에 제2 게이트 절연층(예를 들어, 도 3의 제2 게이트 절연층(11_2))을 형성할 수 있다.
일 실시 예에서, 게이트 전극(16)의 제1 부분(16_1) 및 제2 부분(16_2)은 예비 구조물이 형성된 후에 오프닝(22o) 내에 동시에 형성될 수 있다. 제1 및 제2 게이트 일함수층은 제1 채널층(12_1) 및 제2 채널층(12_2) 상에 동시에 형성될 수 있고, 동일한 물질을 포함할 수 있다. 상기 제1 및 제2 게이트 일함수층은 동일한 두께를 가질 수 있다. 상기 제1 및 제2 메인 게이트층은 상기 제1 게이트 일함수층 및 상기 제2 게이트 일함수층 상에 동시에 형성될 수 있고, 동일한 물질을 포함할 수 있다.
도 22 내지 도 27은 본 발명의 예시적인 실시 예에 따른 예비 구조물 형성 단계(도 11의 910)를 나타내는 단면도들이다. 도 22를 참조하면, 기판(10) 상에 제1 희생층(13_1), 제1 채널층(12_1), 제1 채널 마스크층(15_1), 제2 희생층(13_2), 제2 채널층(12_2) 및 제2 채널 마스크층(15_2)이 제3 방향으로 적층될 수 있다. 또한, 절연층(22)의 제3 부분(22_3)은 제1 채널층(12_1)과 제2 채널층(12_2) 사이에 형성될 수 있다. 일 실시예에서, 절연층(22)의 제3 부분(22_3)의 상면은, 도 22에 도시된 바와 같이, 제1 채널 마스크층(15_1) 및 제2 채널 마스크층(15_2)의 상면과 동일 평면일 수 있다. 제1 채널층(12_1)의 제1 면(S1) 및 제2 채널층(12_2)의 제2 면(S2)은 노출될 수 있다.
예를 들어, 제1 채널 마스크층(15_1) 및 제2 채널 마스크층(15_2) 각각은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 예를 들어, 절연층(22)의 제3 부분(22_3)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드 및/또는 저유전율 물질을 포함할 수 있다.
도 23을 참조하면, 절연층(22)의 제4 부분(22_4)은 제1 채널층(12_1)의 제1 면(S1) 및 제2 채널층(12_2)의 제2 면(S2) 상에 각각 형성될 수 있다. 절연층(22)의 제4 부분(22_4)은 제1 희생층(13_1) 및 제2 희생층(13_2)과 접할 수 있다. 절연층(22)의 제4 부분(22_4)은 스페이서(spacer)로 지칭될 수 있다. 예를 들어, 도 22에 도시된 구조 상에 예비 스페이서 막을 컨포멀(conformal)하게 형성한 후, 절연층(22)의 제3 부분(22_3), 제1 채널 마스크층(15_1) 및 제2 채널 마스크층(15_2)의 상면을 노출시키는 공정(예를 들어, 이방성 식각 공정)을 수행하여 절연층(22)의 제4 부분(22_4)을 형성할 수 있다. 일 실시 예에서, 제1 채널 마스크층(15_1) 및 제2 채널 마스크층(15_2)은 절연층(22)의 제4 부분(22_4)을 형성하는 동안 제거될 수 있다. 절연층(22)의 제4 부분(22_4)은 절연층(22)의 제1 부분(22_1)과 다른 물질을 포함할 수 있으며, 절연층(22)의 제1 부분(22_1)과 식각 선택비를 가질 수 있다. 예를 들어, 절연층(22)의 제4 부분(22_4)은 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드 및/또는 실리콘 보론 탄질화물을 포함할 수 있다.
도 24를 참조하면, 절연층(22)의 제3 부분(22_3)이 제거되어 제1 채널층(12_1), 제1 희생층(13_1), 제2 채널층(12_2) 및 제2 희생층(13_2)이 노출될 수 있다. 이어서, 제1 채널층(12_1), 제1 희생층(13_1), 제2 채널층(12_2) 및 제2 희생층(13_2) 상에 예비 게이트 희생층(23p)이 형성될 수 있다. 절연층(22)의 제3 부분(22_3)을 제거하기 위해 다양한 공정(예를 들어, 건식 식각 공정 및/또는 습식 식각 공정)이 수행될 수 있다. 예비 게이트 희생층(23p) 상에 제3 마스크층(29)이 형성될 수 있다. 예를 들어, 제3 마스크층(29)은 포토레지스트층일 수 있다.
도 25를 참조하면, 다양한 공정(예를 들어, 건식 에칭 공정 및/또는 습식 에칭 공정)의 식각 마스크로 이용되는 제3 마스크층(29)을 이용하여 예비 게이트 희생층(23p)의 일부를 제거함으로써 제1 채널층(12_1)과 제2 채널층(12_2) 사이에 게이트 희생층(23)을 형성할 수 있다. 절연층(22)의 제4 부분(22_4)은 예비 게이트 희생층(23p)에 대한 식각 선택비를 가지므로 예비 게이트 희생층(23p)을 제거하는 동안 제거되지 않을 수 있다. 따라서, 제3 마스크층(29)의 대향하는 측면들이 반드시 제1 채널층(12_1)의 제1 면(S1) 및 제2 채널층(12_2)의 제2 면(S2)과 정렬될 필요는 없다. 따라서, 절연층(22)의 제4 부분(22_4)은 제3 마스크층(29)을 형성하는 동안 리소그래피 공정 마진을 증가시킬 수 있다.
도 26을 참조하면, 제3 마스크층(29)이 제거되고, 절연층(22)의 제4 부분(22_4) 상에 절연층(22)의 제5 부분(22_5)이 형성될 수 있다. 절연층(22)의 제5 부분(22_5)은 게이트 희생층(23)을 노출시킬 수 있다. 일 실시예에서, 절연층(22)의 제5 부분(22_5)의 상면은 게이트 희생층(23)의 상면과 동일 평면일 수 있다.
도 27을 참조하면, 게이트 희생층(23)을 제거하여 오프닝(22o)을 형성할 수 있다. 예를 들어, 절연층(22)의 제5 부분(22_5)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드 및/또는 저유전율 물질을 포함할 수 있다.
도 28 내지 도 31은 본 발명의 예시적인 실시 예에 따른 오프닝에 게이트 전극을 형성하는 단계(도 11의 920)을 나타내는 단면도들이다. 도 28을 참조하면, 오프닝에 게이트 전극을 형성하는 단계(도 11의 920)는 도 18에 도시된 구조물 상에 병합 희생층(13m)을 형성하는 것을 포함할 수 있다. 병합 희생층(13m)은 제1 채널층(12_1), 제1 희생층(13_1), 제2 채널층(12_2) 및 제2 희생층(13_2)과 접촉할 수 있다. 예를 들어, 병합 희생층(13m)은 제1 희생층(13_1) 및 제2 희생층(13_2)을 시드층으로 하는 에피택시얼 성장 공정(epitaxial growth process)에 의해 성장될 수 있다.
도 29를 참조하면, 병합 희생층(13m)의 일부가 제거되어 절연층(22)의 제1 부분(22_1)의 일부가 노출됨으로써 제1 및 제2 패터닝 희생층(13p_1, 13p_2)이 형성될 수 있다. 제1 및 제2 패터닝 희생층(13p_1, 13p_2)은 제1 방향으로 서로 이격될 수 있다.
도 30을 참조하면, 제2 패터닝 희생층(13p_2) 상에 게이트 마스크층(42)이 형성될 수 있다. 게이트 마스크층(42)은 제1 패터닝 희생층(13p_1)과 이격되어 노출될 수 있다.
도 31을 참조하면, 제1 희생층(13_1) 및 제1 패터닝 희생층(13p_1)을 제거한 후, 제1 채널층(12_1) 상에 게이트 전극(16)의 제1 부분(16_1)을 형성할 수 있다. 게이트 마스크층(42), 제2 패터닝된 희생층(13p_2) 및 제2 채널층(12_2)은 게이트 전극(16)의 제1 부분(16_1)이 형성된 후에 제거될 수 있다. 다시 도 21을 참조하면, 게이트 마스크층(42), 제2 패터닝된 희생층(13p_2) 및 제2 채널층(12_2)을 제거한 후, 제2 채널층(12_2) 상에 게이트 전극(16)의 제2 부분(16_2)이 형성될 수 있다.
예시적인 실시예들은 첨부된 도면을 참조하여 본 명세서에서 설명될 수 있다. 본 개시는 본 명세서에 기재된 예시적인 실시예에 한정되는 것으로 해석되지 않으며, 오히려 본 명세서의 예시적인 실시예는 본 개시가 철저하고 완전할 수 있도록 제공하고 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범위를 전달하도록 제공될 수 있다. 도면에서, 레이어 및 영역의 크기 및 상대적인 크기는 명확성을 위해 과장될 수 있다. 유사한 참조 번호는 명세서 전체에 걸쳐 유사한 구성을 나타낼 수 있다.
본 발명의 예시적인 실시예는 예시적인 실시예의 이상적인 실시예 및 중간 구조의 개략도인 단면도를 참조하여 본 명세서에서 설명된다. 예를 들어, 제조 기술 및/또는 허용 오차의 결과로 예시의 모양이 달라질 수 있다. 따라서, 본 발명의 예시적인 실시예는 본 명세서에 예시된 특정 형상으로 제한되는 것으로 해석되어서는 아니되며, 문맥이 명백하게 달리 지시하지 않는 한 제조 공정에 따라 발생될 수 있는 형상의 편차를 포함할 수 있다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어(기술적, 과학적 용어 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 일반적으로 사용되는 사전에 정의된 것과 같은 용어는 관련 기술의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에 명시적으로 정의되지 않는 한, 이상화되거나 지나치게 형식적인 의미로 해석되지 않을 수 있다.
본 명세서에서 사용된 용어는 단지 특정 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아닐 수 있다. 본 명세서에 사용된 바와 같이, 단수 형태는 문맥이 명백하게 달리 나타내지 않는 한 복수 형태를 포함하는 의미일 수 있다. 본 명세서에서 사용될 때 "포함하는"이라는 용어는 언급된 특징, 단계, 동작, 요소 및/또는 구성요소의 존재를 명시하는 것으로 추가로 이해될 수 있으나, 하나 이상의 다른 특징, 단계, 동작, 요소, 구성요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않을 수 있다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 관련된 나열된 항목 중 하나 이상의 임의의 모든 조합을 포함할 수 있다.
제1, 제2 등의 용어가 다양한 요소를 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소는 이러한 용어에 의해 제한되어서는 아니되며, 이러한 용어는 한 구성을 다른 구성과 구별하기 위해 사용될 수 있다. 따라서 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 지칭될 수 있다.
일부 실시 예에서, 본 명세서의 순서도에서 언급된 기능/동작은 순서도에서 언급된 순서와 다르게 발생할 수 있다. 예를 들어, 연속적으로 도시된 2개의 단계는 실제로 실질적으로 동시에 수행될 수 있다. 예를 들어, 순서도에 언급된 순서들은 관련된 기능/동작에 따라 때때로 역순으로 수행될 수 있다. 아울러, 순서도에 기재된 단계들은 다수의 단계들로 분리될 수 있고/있거나 순서도의 둘 이상의 단계의 기능은 적어도 부분적으로 통합될 수 있다. 마지막으로, 본 발명의 범위를 벗어나지 않으면서 도시된 단계들 사이에 다른 단계가 추가/삽입되거나, 단계가 생략될 수 있다.
상기 개시된 주제는 예시적인 것으로 간주되어야 하며 제한적이지 않은 것으로 간주되어야 하며, 첨부된 청구범위는 본 발명의 범위 내에 속하는 그러한 모든 수정, 개선 및 기타 실시예를 포함하도록 의도된다. 따라서 법률이 허용하는 최대 범위 내에서 범위는 다음 청구범위 및 그 등가물에 대한 허용 가능한 가장 넓은 해석에 의해 결정되어야 하며 앞서 말한 상세한 설명에 의해 제한되거나 제한되지 않습니다.
상기 개시된 주제는 예시적인 것으로서, 제한적이지 않은 것으로 간주되어야 하며, 첨부된 청구범위는 본 발명의 범위 내에 속하는 모든 수정, 개선 및 기타 실시예를 포함하도록 의도될 수 있다. 따라서, 법률이 허용하는 최대 범위 내에서 청구 범위는 허용 가능한 가장 넓은 해석에 의해 결정될 수 있고, 상세한 설명에 의해 제한되지 않을 수 있다.

Claims (20)

  1. 제1 면을 포함하는 제1 채널층;
    상기 제1 채널층과 제1 방향으로 이격하여 배치되고, 상기 제1 면과 상기 제1 방향으로 상호 이격되되 상기 제1 면과 반대 방향을 향하도록 구성된 제2 면을 포함하는 제2 채널층;
    상기 제1 채널층이 상기 제1 방향에 수직한 제2 방향으로 관통하고, 상기 제1 면을 노출시키는 제1 게이트 전극; 및
    상기 제2 채널층이 상기 제2 방향으로 관통하고, 상기 제2 면을 노출시키는 제2 게이트 전극을 포함하는 집적회로 장치.
  2. 제1항에 있어서,
    상기 제1 게이트 전극은 상기 제1 면과 동일 평면에 있는 제3 면을 포함하고,
    상기 제2 게이트 전극은 상기 제3 면과 상기 제1 방향으로 상호 이격되되 상기 제2 면과 동일 평면에 있는 제4 면을 포함하는 것을 특징으로 하는 집적회로 장치.
  3. 제1항에 있어서,
    상기 제1 게이트 전극은 제3 면을 포함하고,
    상기 제2 게이트 전극은 상기 제3 면과 상기 제1 방향으로 이격되는 제4 면을 포함하고,
    상기 집적회로 장치는,
    상기 제1 게이트 전극과 상기 제2 방향으로 이격되고, 상기 제1 채널층과 접촉하고, 상기 제2 방향으로 상기 제1 게이트 전극과 중첩되지 않도록 상기 제3 면보다 바깥쪽으로 돌출되는 제1 영역을 포함하는 제1 소스/드레인 영역; 및
    상기 제2 게이트 전극과 상기 제2 방향으로 이격되고, 상기 제2 채널층과 접촉하고, 상기 제2 방향으로 상기 제2 게이트 전극과 중첩되지 않도록 상기 제4 면보다 바깥쪽으로 돌출되는 제2 영역을 포함하는 제2 소스/드레인 영역을 더 포함하는 것을 특징으로 하는 집적회로 장치.
  4. 제1항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 제1 방향으로 상호 이격되어 배치되는 것을 특징으로 하는 집적회로 장치.
  5. 제1항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 서로 다른 물질을 포함하는 것을 특징으로 하는 집적회로 장치.
  6. 제1항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극이 내부에 배치되고, 상기 제1 면 및 상기 제2 면에 접촉하는 절연층을 더 포함하는 것을 특징으로 하는 집적회로 장치.
  7. 제1항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 각각은 공통 게이트 전극의 일부이고, 상기 공통 게이트 전극은 제3 면, 및 상기 제3 면에 대향하고 상기 제3 면과 상기 제1 방향으로 이격되는 제4 면을 포함하고, 상기 제3 면부터 상기 제4 면까지 연속적으로 연장되는 것을 특징으로 하는 집적회로 장치.
  8. 제1항에 있어서,
    상기 제1 게이트 전극은 제3 면을 포함하고,
    상기 제2 게이트 전극은 상기 제3 면과 상기 제1 방향으로 이격된 제4 면을 포함하고,
    상기 제1 채널층은, 상기 제1 면을 포함하고 상기 제3 면보다 바깥쪽으로 돌출된 제1 돌출부를 포함하고,
    상기 제2 채널층은, 상기 제2 면을 포함하고 상기 제4 면보다 바깥쪽으로 돌출된 제2 돌출부를 포함하는 것을 특징으로 하는 집적회로 장치.
  9. 제1 면을 포함하는 제1 채널층;
    상기 제1 채널층과 제1 방향으로 이격하여 배치되고, 상기 제1 면과 상기 제1 방향으로 상호 이격되되 상기 제1 면과 반대 방향을 향하도록 구성된 제2 면을 포함하는 제2 채널층;
    상기 제1 채널층이 상기 제1 방향에 수직한 제2 방향으로 관통하고, 제3 면을 포함하는 제1 게이트 전극; 및
    상기 제2 채널층이 상기 제2 방향으로 관통하고, 상기 제3 면과 상기 제1 방향으로 상호 이격되되 상기 제3 면과 반대 방향을 향하도록 구성된 제4 면을 포함하는 제2 게이트 전극을 포함하고,
    상기 제1 방향에 따른 상기 제1 채널층의 제1 중심은, 상기 제1 방향에 따른 상기 제3 면과 상기 제4 면 사이의 중심보다 상기 제3 면에 더 가깝고,
    상기 제1 방향에 따른 상기 제2 채널층의 제2 중심은, 상기 제1 방향에 따른 상기 제3 면과 상기 제4 면 사이의 중심보다 상기 제4 면에 더 가까운 것을 특징으로 하는 집적회로 장치.
  10. 제9항에 있어서,
    상기 제1 게이트 전극과 상기 제2 방향으로 이격되고, 상기 제1 채널층과 상기 제2 방향으로 접촉하고, 제1 외면을 포함하는 제1 소스/드레인 영역; 및
    상기 제2 게이트 전극과 상기 제2 방향으로 이격되고, 상기 제1 소스/드레인 영역과 상기 제1 방향으로 이격되고, 상기 제2 채널층과 상기 제2 방향으로 접촉하고, 상기 제1 외면과 상기 제1 방향으로 상호 이격되고 상기 제1 외면과 반대 방향을 향하도록 구성된 제2 외면을 포함하는 제2 소스/드레인 영역을 더 포함하고,
    상기 제3 면은 상기 제1 방향으로 상기 제1 외면과 상기 제4 면 사이에 위치하고,
    상기 제4 면은 상기 제1 방향으로 상기 제2 외면과 상기 제3 면 사이에 위치하는 것을 특징으로 하는 집적회로 장치.
  11. 제9항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극이 내부에 배치되고, 상기 제1 면 및 상기 제2 면에 접촉하는 절연층을 더 포함하는 것을 특징으로 하는 집적회로 장치.
  12. 제9항에 있어서,
    상기 제3 면은 상기 제1 면과 동일한 평면에 있고,
    상기 제4 면은 상기 제2 면과 동일 평면에 있는 것을 특징으로 하는 집적회로 장치.
  13. 제9항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 각각은 공통 게이트 전극의 일부이고, 상기 공통 게이트 전극은 상기 제3 면부터 상기 제4 면까지 연속적으로 연장되는 것을 특징으로 하는 집적회로 장치.
  14. 제9항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 제1 방향으로 상호 이격되는 것을 특징으로 하는 집적회로 장치.
  15. 제9항에 있어서,
    상기 제1 게이트 전극은 상기 제1 면을 커버링하고,
    상기 제2 게이트 전극은 상기 제2 면을 커버링하는 것을 특징으로 하는 집적회로 장치.
  16. 오프닝(Opening)을 포함하는 절연층, 상기 절연층과 접하는 제1 면을 포함하고 상기 오프닝 내에 형성되는 제1 채널층, 및 상기 절연층과 접하고 상기 제1 면과 제1 방향으로 상호 이격되되 상기 제1 면과 반대 방향을 향하도록 구성되는 제2 면을 포함하고 상기 오프닝 내에 형성되고 상기 제1 방향으로 상기 제1 채널층과 상호 이격되는 제2 채널층을 포함하는 예비 구조물을 형성하는 단계; 및
    상기 오프닝 내에 게이트 전극을 형성하는 단계를 포함하고,
    상기 제1 채널층 및 상기 제2 채널층은, 상기 게이트 전극 내에 배치되는 집적회로 장치 제조 방법.
  17. 제16항에 있어서,
    상기 예비구조물은, 상기 제1 채널층 상의 제1 희생층 및 상기 제2 채널층 상의 제2 희생층을 더 포함하고,
    상기 오프닝 내에 게이트 전극을 형성하는 단계는,
    상기 제1 희생층 및 상기 제2 희생층을 각각 상기 게이트 전극의 일부로 교체하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치 제조 방법.
  18. 제16항에 있어서,
    상기 예비 구조물을 형성하는 단계는,
    기판 상에 상기 제1 채널층 및 상기 제2 채널층을 형성하는 단계;
    상기 제1 채널층과 상기 제2 채널층 사이 및 상기 제1 채널층과 상기 제2 채널층 상에, 상기 제1 면 및 상기 제2 면을 노출시키는 게이트 희생층을 형성하는 단계;
    상기 게이트 희생층 상에 절연층을 형성하는 단계; 및
    상기 게이트 희생층을 제거함으로써 상기 오프닝을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치 제조 방법.
  19. 제16항에 있어서,
    상기 예비 구조물을 형성하는 단계는,
    기판 상에 상기 제1 채널층 및 상기 제2 채널층을 형성하는 단계;
    상기 제1 면 및 상기 제2 면에 각각 접하는 상기 절연층의 제1 부분을 형성하는 단계;
    상기 제1 채널층과 상기 제2 채널층 사이 및 상기 제1 채널층, 상기 제2 채널층 및 상기 절연층의 제1 부분 상에, 상기 제1 면 및 상기 제2 면을 노출시키는 게이트 희생층을 형성하는 단계;
    상기 게이트 희생층 상에, 상기 절연층의 제1 부분과 다른 물질을 포함하는 상기 절연층의 제2 부분을 형성하는 단계; 및
    상기 게이트 희생층을 제거함으로써 상기 오프닝을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치 제조 방법.
  20. 제16항에 있어서,
    상기 오프닝 내에 게이트 전극을 형성하는 단계는,
    상기 오프닝의 제1 부분에 상기 게이트 전극의 제1 부분을 형성하되, 상기 게이트 전극의 제1 부분 내에 상기 제1 채널층이 배치되고, 상기 게이트 전극의 제1 부분은 상기 제2 채널층과 상기 제1 방향으로 상호 이격되는 단계;
    상기 오프닝의 제2 부분에 상기 게이트 전극의 제2 부분을 형성하되, 상기 게이트 전극의 제2 부분 내에 상기 제2 채널층이 배치되고, 상기 게이트 전극의 제2 부분은 상기 게이트 전극의 제1 부분과 상기 제1 방향으로 접촉하는 단계를 포함하는 집적회로 장치 제조 방법.


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Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102033579B1 (ko) * 2013-01-25 2019-10-17 삼성전자주식회사 나노 와이어 채널 구조의 반도체 소자 및 그 제조 방법
US9741811B2 (en) * 2014-12-15 2017-08-22 Samsung Electronics Co., Ltd. Integrated circuit devices including source/drain extension regions and methods of forming the same
CN106910716B (zh) * 2015-12-22 2021-10-15 Imec 非营利协会 Si基高迁移率CMOS装置的制造方法及所得装置
US10217817B2 (en) * 2016-01-27 2019-02-26 International Business Machines Corporation Sacrificial layer for channel surface retention and inner spacer formation in stacked-channel FETs
KR102465537B1 (ko) * 2017-10-18 2022-11-11 삼성전자주식회사 반도체 장치
US10833078B2 (en) * 2017-12-04 2020-11-10 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
US10861750B2 (en) * 2018-07-02 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11569370B2 (en) * 2019-06-27 2023-01-31 Intel Corporation DEPOP using cyclic selective spacer etch
US10879308B1 (en) * 2019-09-19 2020-12-29 International Business Machines Corporation Stacked nanosheet 4T2R unit cell for neuromorphic computing
US11362110B2 (en) * 2019-09-27 2022-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same
US11251159B2 (en) * 2019-12-06 2022-02-15 Tokyo Electron Limited High performance CMOS using 3D device layout
US11942556B2 (en) * 2021-04-08 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

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