KR20220144304A - 다른 치수들을 갖는 적층된 게이트 구조물들을 포함하는 집적 회로 장치 - Google Patents

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KR20220144304A
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홍병학
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Abstract

집적회로 장치들은 기판 상에 적층된 하부 트랜지스터 및 상부 트랜지스터를 포함할 수 있고, 상부 트랜지스터가 하부 트랜지스터와 오버랩될 수 있다. 상부 트랜지스터는 상부 게이트 구조물을 포함할 수 있고, 하부 트랜지스터는 하부 게이트 구조물을 포함할 수 있고, 상부 게이트 구조물 및 하부 게이트 구조물은 수평 방향으로 다른 폭들을 가질 수 있다.

Description

다른 치수들을 갖는 적층된 게이트 구조물들을 포함하는 집적 회로 장치{Integrated circuit devices including stacked gate structures with different dimensions}
본 발명은 일반적으로 전자 장치에 관한 것으로, 보다 상세하게는 적층된 트랜지스터들을 포함하는 집적 회로 장치에 관한 것이다.
상보형 필드 효과 트랜지스터(complementary field effect transistor, CFET) 스택과 같은 적층된 트랜지스터들을 포함하는 집적 회로 장치가 이에 대응되는 비-적층된 장치의 면적의 1/2에 가깝게 면적을 감소시키기 위하여 도입되었다. 그러나, 적층된 트랜지스터를 포함하는 집적 회로 장치는 제조 공정을 복잡하고 어렵게 할 수 있는 다양한 스택된 성분들을 포함할 수 있다.
본 발명은 전술한 문제점을 해결하기 위한 것이다.
본 발명의 기술적 사상에 따르면, 집적 회로 장치들은 기판 상의 상부 트랜지스터와 상기 기판과 상기 상부 트랜지스터 사이의 하부 트랜지스터를 포함할 수 있다. 상기 상부 트랜지스터는, 상부 활성 영역과, 상기 상부 활성 영역 상의 상부 게이트 구조물과, 제1 수평 방향으로 서로 이격되고 상기 상부 활성 영역의 반대되는 측면들과 각각 접촉하는 제1 및 제2 상부 소스/드레인 영역들을 포함할 수 있다. 상기 제1 수평 방향은 상기 기판의 상면과 평행할 수 있다. 상기 하부 트랜지스터는, 하부 활성 영역과, 상기 하부 활성 영역 상의 하부 게이트 구조물과, 상기 제1 수평 방향으로 서로 이격되고 상기 하부 활성 영역의 반대되는 측면들과 각각 접촉하는 제1 및 제2 하부 소스/드레인 영역들을 포함할 수 있다. 상기 하부 게이트 구조물은 상기 제1 수평 방향으로 제1 폭을 가지고, 상기 상부 게이트 구조물은 상기 제1 수평 방향으로 제2 폭을 갖는다. 상기 하부 게이트 구조물은 상기 제1 수평 방향에 수직하고 상기 기판의 상기 상면에 평행한 제2 수평 방향으로 제3 폭을 가지고, 상기 상부 게이트 구조물은 상기 제2 수평 방향으로 제4 폭을 갖는다. 상기 제1 폭은 상기 제2 폭과 다를 수 있거나, 상기 제3 폭은 상기 제4 폭과 다를 수 있다.
일부 실시예들에서, 상기 상부 게이트 구조물은 상기 상부 활성 영역 상의 상부 게이트 전극을 포함하고, 상기 하부 게이트 구조물은 상기 하부 활성 영역 상의 하부 게이트 전극을 포함하고, 상기 상부 게이트 전극은 상기 하부 게이트 전극에 전기적으로 연결될 수 있다.
본 발명의 기술적 사상의 예시적인 실시예들에 따르면, 집적회로 장치들은 기판 상의 상부 트랜지스터와, 상기 기판과 상기 상부 트랜지스터 사이의 하부 트랜지스터를 포함할 수 있다. 상기 상부 트랜지스터는, 상부 활성 영역과, 상기 상부 활성 영역 상의 상부 게이트 구조물과, 제1 수평 방향으로 서로 이격되고 상기 상부 활성 영역의 반대되는 측면들과 각각 접촉하는 제1 및 제2 상부 소스/드레인 영역들을 포함할 수 있다. 상기 제1 수평 방향은 상기 기판의 상면과 평행할 수 있다. 상기 하부 트랜지스터는, 하부 활성 영역과, 상기 하부 활성 영역 상의 하부 게이트 구조물과, 상기 제1 수평 방향으로 서로 이격되고 상기 하부 활성 영역의 반대되는 측면들과 각각 접촉하는 제1 및 제2 하부 소스/드레인 영역들을 포함할 수 있다. 상기 하부 게이트 구조물은 상기 제1 수평 방향에 수직하고 상기 기판의 상기 상면에 평행할 수 있는 제2 수평 방향으로 제1 폭을 가지고, 상기 상부 게이트 구조물은 상기 제2 수평 방향으로 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 더 클 수 있다.
예시적인 실시예들에서, 상기 제1 및 제2 상부 소스/드레인 영역들은 상기 제1 및 제2 하부 소스/드레인 영역들의 도전형과 다른 도전형을 가질 수 있다.
본 발명의 기술적 사상의 예시적인 실시예들에 따르면, 집적회로 장치의 형성 방법은 예비 스택 구조물을 형성하는 단계를 포함할 수 있고, 상기 예비 스택 구조물은, 기판 상에 상기 기판의 상면과 평행한 제1 수평 방향으로 서로 이격된 제1 및 제2 하부 소스/드레인 영역들; 상기 제1 및 제2 하부 소스/드레인 영역들 사이에 배치되고 상기 제1 및 제2 하부 소스/드레인 영역들과 접촉하는 하부 활성 영역; 상기 제1 및 제2 하부 소스/드레인 영역들 상에 배치되고, 상기 제1 수평 방향으로 서로 이격된 제1 및 제2 상부 소스/드레인 영역들; 상기 제1 및 제2 상부 소스/드레인 영역들 사이에 배치되고 상기 제1 및 제2 상부 소스/드레인 영역들과 접촉하는 상부 활성 영역; 상기 하부 및 상부 활성 영역들 상에 배치되고, 상기 제1 및 제2 하부 소스/드레인 영역들 사이 및 상기 제1 및 제2 상부 소스/드레인 영역들 사이에 배치되는 희생 게이트 구조물; 및 상기 기판 상의 절연층을 포함할 수 있다. 상기 제1 및 제2 하부 소스/드레인 영역들 및 상기 제1 및 제2 상부 소스/드레인 영역들은 상기 절연층 내에 배치될 수 있다. 상기 방법은 또한 상기 희생 게이트 구조물을 하부 게이트 구조물 및 상부 게이트 구조물로 교체하는 단계를 포함할 수 있다. 상기 하부 게이트 구조물은 상기 하부 활성 영역 상에 및 상기 제1 및 제2 하부 소스/드레인 영역들 사이에 배치되고, 상기 상부 게이트 구조물은 상기 상부 활성 영역 상에 및 상기 제1 및 제2 상부 소스/드레인 영역들 사이에 배치될 수 있다. 상기 하부 게이트 구조물은 상기 제1 수평 방향으로 제1 폭을 가지고, 상기 상부 게이트 구조물은 상기 제1 수평 방향으로 제2 폭을 갖는다. 상기 하부 게이트 구조물은 상기 제1 수평 방향에 수직하고 상기 기판의 상기 상면에 평행할 수 있는 제2 수평 방향으로 제3 폭을 가지고, 상기 상부 게이트 구조물은 상기 제2 수평 방향으로 제4 폭을 갖는다. 상기 제1 폭은 상기 제2 폭과 다를 수 있거나, 상기 제3 폭은 상기 제4 폭과 다를 수 있다.
일부 실시예들에서, 상기 개구부는 상기 제1 수평 방향으로 서로 이격되는 제1 측부들을 포함하고, 상기 제조 방법은 상기 하부 개구부 내에 상기 하부 게이트 구조물을 형성하는 단계 이전에, 상기 개구부의 상기 제1 측부들 상에 형성되는 상기 제2 스페이서층의 부분들을 제거하는 단계를 포함하고, 상기 제2 폭은 상기 제1 폭과 같고, 상기 제4 폭은 상기 제3 폭보다 더 클 수 있다.
일부 실시예들에서, 상기 개구부는 상기 제2 수평 방향으로 서로 이격되는 제2 측부들을 포함하고, 상기 제조 방법은 상기 하부 개구부 내에 상기 하부 게이트 구조물을 형성하는 단계 이전에, 상기 개구부의 상기 제2 측부들 상에 형성되는 상기 제2 스페이서층의 부분들을 제거하는 단계를 더 포함하고, 상기 제2 폭은 상기 제1 폭보다 더 크고, 상기 제4 폭은 상기 제3 폭과 같을 수 있다.
일부 실시예들에서, 상기 희생 게이트 구조물을 상기 하부 게이트 구조물 및 상기 상부 게이트 구조물로 교체하는 단계는, 상기 희생 게이트 구조물을 제거함에 의해 상기 절연층 내에 개구부를 형성하되, 상기 개구부는 상기 제1 및 제2 하부 소스/드레인 영역들 사이에, 및 상기 제1 및 제2 상부 소스/드레인 영역들 사이에 배치되는, 개구부를 형성하는 단계; 상기 개구부의 측부들 상에 제1 스페이서층을 형성하는 단계; 상기 개구부의 하부측 내에 상기 하부 게이트 구조물을 형성하는 단계; 상기 제1 스페이서층 및 상기 하부 게이트 구조물 상에 상부 개구부를 정의하는 제2 스페이서층을 형성하는 단계; 및 상기 상부 개구부 내에 상기 상부 게이트 구조물을 형성하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 제1 폭은 상기 제2 폭보다 상기 제2 스페이서층의 두께의 2배만큼 더 크고, 상기 제3 폭은 상기 제4 폭보다 상기 제2 스페이서층의 상기 두께의 2배만큼 더 클 수 있다.
일부 실시예들에서, 상기 개구부는 상기 제1 수평 방향으로 서로 이격된 제1 측부들을 포함하고, 상기 제조 방법은 상기 상부 개구부 내에 상기 상부 게이트 구조물을 형성하기 전에 상기 개구부의 상기 제1 측부들 상에 형성된 상기 제2 스페이서층의 부분들을 제거하는 단계를 포함하고, 상기 제1 폭은 상기 제2 폭과 동일하고, 상기 제3 폭은 상기 제4 폭보다 더 클 수 있다.
일부 실시예들에서, 상기 개구부는 상기 제2 수평 방향으로 서로 이격된 제2 측부들을 포함하고, 상기 제조 방법은 상기 상부 개구부 내에 상기 상부 게이트 구조물을 형성하는 단계 이전에, 상기 개구부의 상기 제2 측부들 상에 형성되는 상기 제2 스페이서층의 부분들을 제거하는 단계를 더 포함하고, 상기 제1 폭은 상기 제2 폭보다 더 크고, 상기 제3 폭은 상기 제4 폭과 같을 수 있다.
일부 실시예들에서, 상기 상부 게이트 구조물은 상기 상부 활성 영역 상의 상부 게이트 전극을 포함하고, 상기 하부 게이트 구조물은 상기 하부 활성 영역 상의 하부 게이트 전극을 포함하고, 상기 상부 게이트 전극은 상기 하부 게이트 전극과 다른 물질을 포함할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 상부 소스/드레인 영역들은 상기 제1 및 제2 하부 소스/드레인 영역들의 도전형과 다른 도전형을 가질 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 인버터의 회로도이다.
도 2a 및 도 2b는 본 발명의 일부 실시예들에 따른 도 1의 인버터의 사시도이다.
도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 도 2a의 A-A' 선을 따라 취한 단면도이고, 도 3b, 도 4b, 도 5b, 도 6b 및 도 7b는 도 2a의 B-B' 선을 따라 취한 단면도이며, 이들은 본 발명의 일부 실시예들에 따른 적층된 집적회로 장치를 형성하는 방법을 도시한다.
도 8a는 도 7a의 영역 A를 도시하고, 도 8b는 도 7b의 영역 B를 도시한다.
도 9a 및 도 10a는 도 2a 의 A-A' 선을 따라 취한 단면도이고, 도 9b 및 도 10b는 도 2a의 B-B' 선을 따라 취한 단면도이며, 이들은 본 발명의 일부 실시예들에 따른 적층된 집적 회로 장치의 형성 방법을 도시한다.
도 11a 및 도 12a는 도 2a의 A-A' 선을 따라 취한 단면도이고, 도 11b 및 도 12b는 도 2a의 B-B' 선을 따라 취한 단면도이며, 이들은 본 발명의 일부 실시예들에 따른 적층된 집적 회로 장치의 형성 방법을 도시한다.
도 13a, 도 14a, 도 15a 및 도 16a는 도 2a의 A-A' 선을 따라 취한 단면도이고, 도 13b, 도 14b, 도 15b 및 도 16b는 도 2a의 B-B' 선을 따라 취한 단면도이며, 이들은 본 발명의 일부 실시예들에 따른 적층된 집적 회로 장치의 형성 방법을 도시한다.
도 17a 및 도 17b는 각각 도 2a의 A-A' 선 및 B-B' 선을 따라 취한 단면도이며, 이들은 본 발명의 일부 실시예들에 따른 적층된 집적 회로 장치를 도시한다.
도 18a 및 도 18b는 각각 도 2a의 A-A' 선 및 B-B' 선을 따라 취한 단면도이며, 이들은 본 발명의 일부 실시예들에 따른 적층된 집적 회로 장치를 도시한다.
도 19a 및 도 19b는 도 2a의 A-A' 선 및 B-B' 선을 따라 취한 단면도이며, 이들은 본 발명의 일부 실시예들에 따른 적층된 집적 회로 장치를 도시한다.
본 발명의 일부 실시예들에 따르면, 적층된 트랜지스터들을 포함하는 집적 회로 장치를 형성하는 방법들이 제공된다. 상기 방법은 별도의 공정들을 통해 하부 및 상부 게이트 구조물들을 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 하부 및 상부 게이트 구조물들은 금속 게이트 교체(replacement) 공정에 의해 형성될 수 있다. 이 방법에 따르면, 하부 및 상부 게이트 구조물들의 치수(예를 들어, 폭 및/또는 높이)는 스페이서 층의 두께 및/또는 높이를 변화시킴으로써 독립적으로 변경될 수 있고, 하부 및 상부 게이트 구조물들의 치수는 소정의 성능(예를 들어, 바람직한 성능)을 달성하기 위해 독립적으로 조정될 수 있다. 또한, 상기 방법에 따르면, 상이한 게이트 전극 물질을 포함하도록 하부 및 상부 게이트 구조물이 형성될 수 있다. 적층된 트랜지스터들을 포함하는 집적 회로 장치는 또한 본 명세서에서 적층된 집적 회로 장치로 지칭된다.
본 발명의 일부 실시예들에 따르면, 적층된 집적 회로 장치는 상이한 치수(예를 들어, 폭 및/또는 높이)를 갖는 하부 및 상부 게이트 구조물들을 포함할 수 있고 상이한 게이트 전극 물질들을 가질 수 있다.
본 발명의 일부 실시예들에 따르면, 적층된 집적 회로 장치는 인버터, 2-입력 NAND 게이트, 3-입력 NAND 게이트, 2-입력 NOR 게이트, 3-입력 NOR 게이트, And-Or 인버터(AOI), Or-And 인버터(OAI), XNOR 게이트, XOR 게이트, 멀티플렉서(MUX), 래치 또는 D 플립-플롭일 수 있다.
인버터는 도 1, 도 2a, 및 도 2b를 참조하여 적층된 집적 회로 장치의 예시로서 설명될 것이다. 그러나, 본 발명은 다양한 적층된 집적 회로 장치들에 적용될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 인버터의 회로도이고, 도 2a 및 도 2b는 본 발명의 일부 실시예들에 따른 도 1의 인버터의 사시도이다. 싱글 인버터의 구성 요소 그룹이 각각 도 2a 및 도 2b에 도시되어 있으며, 도 2a 및 도 2b 각각은 도시의 단순성을 위해, 싱글 인버터의 일부 구성요소들(하지만 모든 구성요소는 아님)을 도시한다. 또한, 도 2a 및 도 2b는 구성요소 간의 공간 관계 및 전기적 연결을 도시하도록 제공되나, 본 발명의 개념은 도 2a 및 도 2b에 도시된 구성요소들의 형상 및 치수에 한정되지 않는다.
도 1, 도 2a 및 도 2b를 참조하면, 인버터는 하부 트랜지스터(TRL)(예를 들어, n 형 트랜지스터) 및 상부 트랜지스터(TRU)(예를 들어, p 형 트랜지스터)를 포함할 수 있다. 하부 트랜지스터(TRL) 및 상부 트랜지스터(TRU)는 공통 입력(Input)을 수신하도록 구성될 수 있으며 공통 출력(Output)을 출력하도록 구성될 수 있다. 도 2a 및 도 2b에 도시되지는 않았지만, 전기적 절연을 위하여 전도성 성분들 사이에 다양한 절연층들(예를 들어, 도 3a 및 도 3b에 도시된 제1 절연층(42), 제2 절연층(44), 및 제3 절연층(46))이 제공될 수 있다.
하부 트랜지스터(TRL)는 제1 파워 라인(P1)에 연결될 수 있고, 상부 트랜지스터(TRU)는 제2 파워 라인(P2)에 연결될 수 있다. 제1 파워 라인(P1)은 제1 전압(예를 들어, 소스 전압)을 갖는 제1 파워에 연결될 수 있다. 예를 들어, 제1 전압은 전기적 접지 전압일 수 있다. 제2 파워 라인(P2)은 제2 전압(예를 들어, 드레인 전압)을 갖는 제2 파워에 연결될 수 있다. 본 명세서에서 "구성요소 B에 연결된 구성요소 A"(또는 이와 유사한 언어)는 구성요소 A가 구성요소 B에 물리적 및/또는 전기적으로 연결되어 있음을 의미한다.
일부 실시예들에서, 제1 파워 라인(P1) 및 제2 파워 라인(P2) 각각은 제1 수평 방향(예를 들어, X 방향)으로 연장될 수 있으며, 제2 수평 방향(예를 들어, Y 방향으로)으로 서로 이격될 수 있다. 제1 수평 방향 및 제2 수평 방향 모두는 기판의 상면(예를 들어, 도 3a 및 도 3b에서의 기판(100)의 상면(100U))에 평행할 수 있다. 제1 수평 방향은 제2 수평 방향과 교차할(traverse) 수 있다. 일부 실시예들에서, 제1 수평 방향은 제2 수평 방향에 수직일 수 있다. 본 명세서에서 사용된 바와 같이, "구성요소 A는 방향 B로 연장된다"(또는 유사한 언어)는 구성요소 A가 방향 B로 길이 방향으로 연장되는 것을 의미한다.
하부 트랜지스터(TRL)는 하부 활성 영역들(22L)과, 하부 활성 영역들(22L)의 대향하는 단부들과 각각 접촉하는 하부 소스/드레인 영역들(26L)을 포함할 수 있다. 일부 실시예들에서, 하부 활성 영역들(22L)은 제1 수평 방향으로 연장될 수 있고, 하부 소스/드레인 영역들(26L)은 제1 수평 방향으로 서로 이격될 수 있다. 하부 소스/드레인 영역들(26L) 중 하나는 제1 파워 비아(20)를 통해 제1 파워 라인(P1)과 전기적으로 연결될 수 있다. 본 명세서에서 사용된 "활성 영역"은 트랜지스터가 턴온될 때 트랜지스터의 채널이 형성되는 영역을 의미한다. 따라서, "활성 영역"은 "채널 영역"과 상호 교환 가능할 수 있다.
상부 트랜지스터(TRU)는 상부 활성 영역들(22U)과, 상부 활성 영역들(22U)의 대향하는 단부들과 각각 접촉하는 상부 소스/드레인 영역들(26U)을 포함할 수 있다. 일부 실시예들에서, 상부 활성 영역들(22U)은 제1 수평 방향(X)으로 연장될 수 있고, 상부 소스/드레인 영역들(26U)은 제1 수평 방향으로 서로 이격될 수 있다. 상부 소스/드레인 영역들(26U) 중 하나는 제2 파워 비아(28)를 통해 제2 파워 라인(P2)에 전기적으로 연결될 수 있다.
일부 실시예들에서, 하부 활성 영역들(22L) 및 상부 활성 영역들(22U)은 제1 수평 방향 및 제2 수평 방향 모두에 수직일 수 있는 수직 방향(예를 들어, Z 방향)으로 적층된 다수의 층들을 포함할 수 있다. 도 2a가 하부 활성 영역들(22L)이 2 개의 적층된 층들을 포함하고, 상부 활성 영역들(22U)이 2 개의 적층된 층을 포함하는 것을 도시하지만, 하부 활성 영역들(22L) 및 상부 활성 영역들(22U)은 다양한 수의 층들을 포함할 수 있다.
인버터는 또한 하부 활성 영역들(22L) 및 상부 활성 영역들(22U) 상의 게이트 구조물(24)을 포함할 수 있다. 일부 실시예들에서, 게이트 구조물(24)은 하부 활성 영역들(22L)과 상부 활성 영역들(22U)모두와 접촉할 수 있으며 하부 트랜지스터(TRL) 및 상부 트랜지스터(TRU)에 의해 공유될 수 있다. 게이트 구조물(24)은 하부 소스/드레인 영역들(26L) 사이의 하부 측(lower portion)을 포함할 수 있고, 게이트 구조물(24)의 하부 측은 하부 게이트 구조물(예를 들어, 도 7a 및 도 7b의 하부 게이트 구조물(24L))일 수 있다. 게이트 구조물(24)은 상부 소스/드레인 영역들(26U) 사이의 상부 측(upper portion)을 포함할 수 있고, 게이트 구조물(24)의 상부 측은 상부 게이트 구조물(예를 들어, 도 7a 및 도 7b의 상부 게이트 구조물(24U))일 수 있다.
도 2a가 단일 층으로서의 게이트 구조물(24)을 도시하지만, 게이트 구조물(24)은 예를 들어 하부 활성 영역들(22L) 또는 상부 활성 영역들(22U) 상에 순차적으로 적층되는 게이트 절연체(예를 들어, 도 8a 및 도 8b의 게이트 절연체(24L_1 또는 24U_1))와 게이트 전극(예를 들어, 도 8a 및 도 8b의 게이트 전극(24L_3 및 24U_3))을 포함하는 다수의 층들을 포함할 수 있다.
하부 소스/드레인 영역들(26L) 중 하나와 상부 소스/드레인 영역들(26U) 중 하나는 도전성 콘택(34)을 통해 서로 전기적으로 연결될 수 있다. 일부 실시예들에서, 도전성 콘택(34)은 도 2b에 도시된 바와 같이 하부 소스/드레인 영역들(26L) 및 상부 소스/드레인 영역들(26U) 모두와 접촉할 수 있다. 추가적인 도전성 콘택(35)은 소스/드레인 영역들(26L)과 상부 소스/드레인 영역들(26U) 중 적어도 하나를 라인 후단(back end of line, BEOL) 공정들 동안에 형성될 수 있는 금속 라인(36)에 전기적으로 연결시킬 수 있다.
도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 도 2a의 A-A' 선을 따라 취한 단면도이고, 도 3b, 도 4b, 도 5b, 도 6b 및 도 7b는 도 2a의 B-B' 선을 따라 취한 단면도이며, 이들은 본 발명의 일부 실시예들에 따른 적층된 집적회로 장치를 형성하는 방법을 도시한다.
도 3a 및 도 3b를 참조하면, 상기 방법은 기판(100) 상에 예비 적층 구조물을 형성하는 단계를 포함할 수 있다. 예비 적층 구조물은 하부 소스/드레인 영역들(26L), 하부 활성 영역들(22L), 상부 소스/드레인 영역들(26U) 및 상부 활성 영역들(22U)을 포함할 수 있다. 예비 적층 구조물은 또한 기판(100)과 하부 소스/드레인 영역들(26L) 사이에 형성될 수 있는 제1 절연층(42), 하부 소스/드레인 영역들(26L)과 상부 소스/드레인 영역들(26U) 사이에 형성될 수 있는 제2 절연층(44), 및 기판(100) 상에 형성될 수 있는 제3 절연층(46)을 포함할 수 있다. 하부 소스/드레인 영역들(26L), 하부 활성 영역들(22L), 상부 소스/드레인 영역들(26U) 및 상부 활성 영역들(22U)은 제3 절연층(46) 내에 제공될 수 있다. 단순화를 위해, 기판(100)은 다른 단면도들에서는 생략될 것이다.
하부 소스/드레인 영역들(26L)은 제1 수평 방향(예를 들어, X 방향)으로 서로 이격될 수 있고, 상부 소스/드레인 영역들(26U)은 제1 수평 방향으로 서로 이격될 수 있다. 제1 수평 방향은 기판(100)의 상면(100U)에 평행할 수 있다. 기판(100)은 또한 상면(100U)에 반대되는 하면(100L)을 포함할 수 있다. 상면(100U)과 하면(100L)은 서로 평행할 수 있다. 하부 소스/드레인 영역들(26L)은 각각 하부 활성 영역들(22L)의 대향하는 측면들과 접촉하고, 상부 소스/드레인 영역들(26U)은 하부 활성 영역들(22U)의 대향하는 측면들과 각각 접촉할 수 있다.
하부 소스/드레인 영역들(26L) 및 상부 소스/드레인 영역들(26U)은 반도체 물질(들)(예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄)를 포함할 수 있으며, 선택적으로 도펀트를 포함할 수 있다. 예를 들면, 하부 소스/드레인 영역들(26L) 및 상부 소스/드레인 영역들(26U)은 하부 활성 영역들(22L) 및 상부 활성 영역들(22U)을 시드 층으로서 이용한 에피택셜 성장 공정에 의해 형성될 수 있다. 상부 소스/드레인 영역들(26U)은 하부 소스/드레인 영역들(26L)의 도전형과 다른 도전형을 가질 수 있다. 도 3a 및 도 3b에서 도시된 일부 실시예들에서, 상부 소스/드레인 영역들(26U)은 p형 도전형을 가질 수 있고 하부 소스/드레인 영역들(26L)은 n형 도전형을 가질 수 있다. 다른 실시예들에서, 상부 소스/드레인 영역들(26U)은 n형 도전형을 가질 수 있고 하부 소스/드레인 영역들(26L)은 p형 도전형을 가질 수 있다.
예비 적층 구조물은 하부 활성 영역들(22L) 및 상부 활성 영역들(22U) 상의 희생 게이트 구조물(52)을 더 포함할 수 있다. 도 3a 및 도 3b에 도시되는 것과 같이 희생 게이트 구조물(52)은 하부 활성 영역들(22L)과 상부 활성 영역들(22U)을 둘러쌀 수 있고 하부 활성 영역들(22L)로부터 상부 활성 영역들(22U) 상으로 연속적으로 연장될 수 있다. 희생 게이트 구조물(52)은 하부 소스/드레인 영역들(26L) 사이에 및 상부 소스/드레인 영역들(26U) 사이에 배치될 수 있다.
희생 게이트 구조물(52)은 반도체 물질(예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄) 및/또는 둘러싸는 구성요소들(예를 들어, 하부 활성 영역들(22L) 및 상부 활성 영역들(22U))에 대하여 선택적으로 제거될 수 있는 절연 물질을 포함할 수 있다. 도 3a 및 도 3b는 희생 게이트 구조물(52)을 단일 층으로 도시하였지만, 희생 게이트 구조물(52)은 다수의 층들을 포함할 수 있다. 일부 실시예들에서, 희생 게이트 구조물(52)은 하부 소스/드레인 영역들(26L) 및 상부 소스/드레인 영역들(26U)의 측면들과 접촉하는 스페이서 층들을 포함할 수 있다. 또한, 예비 적층 구조물은 상부 소스/드레인 영역들(26U) 상에 게이트 스페이서들(54)을 포함할 수 있다. 게이트 스페이서들(54)은 절연 물질(예를 들어, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물)을 포함할 수 있다.
하부 활성 영역들(22L)은 수직 방향(예를 들어, Z 방향)으로 적층된 다수의 층들을 포함할 수 있다. 수직 방향은 기판(100)의 상면(100U)에 수직일 수 있다. 하부 활성 영역들(22L)은 제1 수평 방향으로 종 방향으로 연장될 수 있다. 상부 활성 영역들(22U)은 수직 방향으로 적층된 다수의 층들을 포함할 수 있으며, 상기 제1 수평 방향으로 종 방향으로 연장될 수 있다. 일부 실시예들에서, 하부 활성 영역들(22L) 및 상부 활성 영역들(22U)의 층들 각각은 나노 시트일 수 있다. 하부 활성 영역들(22L) 및 상부 활성 영역들(22U)의 나노 시트는 반도체 물질(들)(예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 및/또는 III-V족 반도체 화합물)을 포함할 수 있다. 예를 들어, 나노 시트들 각각은 수직 방향으로 예를 들어 1 nm 내지 100 nm 범위의 두께를 가질 수 있다.
기판(100)은 반도체 물질(예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄) 및/또는 III-V족 반도체 화합물(예를 들어, GaP, GaAs, GaSb)을 포함할 수 있다. 일부 실시예들에서, 기판(100)은 반도체-온-절연체 기판(예를 들어, 실리콘-온-절연체(SOI) 기판 또는 게르마늄-온- 절연체(GOI) 기판) 일 수 있다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 관련된 나열된 항목 중 하나 이상의 모든 조합을 포함한다.
제1 절연층(42), 제2 절연층(44) 및 제3 절연층(46)은 다양한 절연성 물질(예를 들어, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 이산화물보다 낮은 유전 상수를 갖는 절연성 물질)을 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 방법은 제3 절연층(46) 내에 개구부(56)를 형성하기 위해 희생 게이트 구조물(52)을 제거하는 단계를 포함할 수 있다. 개구부(56)는 하부 소스/드레인 영역들(26L) 사이에 및 상부 소스/드레인 영역들(26U) 사이에 배치될 수 있다. 일부 실시예들에서, 개구부(56)는 하부 활성 영역들(22L) 및 상부 활성 영역들(22U)의 표면들을 노출시킬 수 있다. 희생 게이트 구조물(52)은 다양한 공정(들)(예를 들어, 건식 에칭 공정 및/또는 습식 에칭 공정)에 의해 제거될 수 있다.
상기 개구부(56)가 희생 게이트 구조물(52)을 제거함에 의해 형성된 후, 제1 스페이서 층(62)이 개구부(56)의 측부들 상에 형성될 수 있다. 예를 들어, 희생 게이트 구조물(52)이 제거된 후 개구부(56) 내에 및 상부 소스/드레인 영역들(26U)의 상부 표면 상에 예비 제1 스페이서 층이 형성될 수 있고, 이후 상부 소스/드레인 영역들(26U)의 상부 표면 상에 형성된 예비 제1 스페이서층의 일부분을 제거하기 위하여 에칭 공정이 수행될 수 있다. 상기 에칭 공정에서, 개구부(56) 내에 배치되는 상부 활성 영역들(22U), 하부 활성 영역들(22L) 및 제2 절연층(44)의 노출된 표면들 상에 형성되는 상기 예비 제1 스페이서 층의 부분들 또한 제거될 수 있고, 이에 따라 상부 소스/드레인 영역들(26U)의 측면들 및 하부 소스/드레인 영역들(26L)의 측면들이 제1 스페이서 층(62)에 의해 커버될 수 있다. 도 4a 및 4b에 도시된 바와 같이, 제1 스페이서 층(62)은 제1 절연층(42)으로부터 상부 소스/드레인 영역들(26U)의 최상부 부분까지 연속적으로 연장될 수 있다. 제1 스페이서 층(62)은 제1 수평 방향으로 제1 두께(T1)를 가질 수 있고, 제1 두께(T1)는 수직 방향을 따라 균일할 수 있다. 예를 들어, 제1 두께(T1)는 10 nm 미만(예를 들어, 약 1 nm 내지 약 5 nm)일 수 있다.
제2 스페이서 층(64)은 제1 스페이서 층(62)의 하부측 상에 형성될 수 있고, 하부 개구부(66L)를 정의할 수 있다. 제2 스페이서 층(64)은 제1 스페이서 층(62)의 상부측을 노출시킬 수 있고, 제1 스페이서 층(62)의 상부측은 상부 개구부(66U)를 정의할 수 있다. 제2 스페이서 층(64)은 제1 수평 방향으로 제2 두께(T2)를 가질 수 있고, 제2 두께(T2)는 수직 방향을 따라 균일할 수 있다. 예를 들어, 제1 스페이서 층(62)이 형성된 후에, 개구부(56) 내에 및 상부 소스/드레인 영역들(26U)의 상면 상에 예비 제2 스페이서 층이 형성될 수 있으며, 이후 상부 소스/드레인 영역들(26U)의 상면에 형성되고 제1 스페이서 층(62)의 상부측 상에 형성된 예비 제2 스페이서 층의 일부분을 제거하기 위하여 에칭 공정이 수행될 수 있다. 상기 에칭 공정에서, 개구부(56) 내에 배치되는 상부 활성 영역들(22U), 하부 활성 영역들(22L) 및 제2 절연층(44)의 노출된 표면들 상에 형성되는 상기 예비 제2 스페이서 층의 부분들 또한 제거될 수 있다. 예를 들어, 제2 두께(T2)는 10 nm 미만(예를 들어, 약 1 nm 내지 약 5 nm)일 수 있다.
제1 스페이서 층(62) 및 제2 스페이서 층(64)은 다양한 물질들(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘, 게르마늄, 실리콘-게르마늄)을 포함할 수 있다. 제1 스페이서 층(62)은 제2 스페이서 층(64)이 제1 스페이서 층(62)에 대하여 선택적으로 제거될 수 있도록 제2 스페이서 층(64)과 다른 물질을 포함할 수 있다. 제1 스페이서 층(62)은 제2 스페이서 층(64)을 제거하는 동안 실질적으로 제거되지 않을 수 있다. 예를 들어, 제2 스페이서 층(64)을 제거하는 동안 제1 스페이서 층(62)의 제1 두께(T1)의 5 % 미만이 제거될 수 있다.
제1 두께(T1), 제2 두께(T2) 및 제2 스페이서 층(64)의 수직 방향으로의 높이는 하부 트랜지스터(TRL) 및 상부 트랜지스터(TRU)의 치수들을 결정한다. 따라서, 하부 트랜지스터(TRL) 및 상부 트랜지스터(TRU)의 바람직한 성능은 제1 두께(T1), 제2 두께(T2) 및 제2 스페이서 층(64)의 수직 방향으로의 높이를 변경시킴으로써 달성될 수 있다.
도 5a 및 도 5b를 참조하면, 하부 개구부(66L) 내에 하부 게이트 구조물(24L)이 형성될 수 있다. 예를 들면, 하부 개구부(66L) 및 상부 개구부(66U) 내에 예비 하부 게이트 구조물이 형성될 수 있고, 이후 예비 하부 게이트 구조물의 상부측이 에칭 공정에 의해 제거될 수 있다. 예비 하부 게이트 구조물의 상부측이 제거될 때, 제2 스페이서 층(64)은 식각 정지층으로서 기능할 수 있고, 따라서 하부 게이트 구조물(24L)은 제2 스페이서 층(64)의 수직 방향으로의 높이와 동일한 높이를 갖도록 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상부 개구부(66U) 내에서 하부 게이트 구조물(24L) 상에 상부 게이트 구조물(24U)이 형성될 수 있다. 도 5a 및 도 5b가 하부 게이트 구조물(24L)과 상부 게이트 구조물(24U) 각각을 단일 층으로 도시하고 있으나, 하부 게이트 구조물(24L) 및 상부 게이트 구조물(24U) 각각은 도 8a 및 도 8b 에 도시된 바와 같이 순차적으로 형성된 다수의 층들을 포함할 수 있다. 일부 실시예들에서, 제1 스페이서 층(62) 및 제2 스페이서 층(64)은 제거되지 않을 수 있으며, 도 6a 및 도 6b에 도시된 구조물이 형성된 후에 라인의 중간 단계(middle of line, MOL) 공정들이 수행될 수 있다.
도 7a 및 도 7b를 참조하면, 일부 실시예들에서, 제1 스페이서 층(62) 및 제2 스페이서 층(64)이 제거되고, 이에 의해 하부 게이트 구조물(24L)과 하부 소스/드레인 영역들(26L) 사이 및 상부 게이트 구조물(24U)과 상부 소스/드레인 영역들(26U) 사이의 공간(72)을 형성할 수 있다. 공간(72)은 후속 공정들을 통해 절연 물질로 채워질 수 있다.
하부 게이트 구조물(24L)은 제1 수평 방향으로 제1 폭(W1)을 가질 수 있고, 이는 상부 게이트 구조물(24U)의 제1 수평 방향으로의 제2 폭(W2)보다 좁을 수 있다. 제1 폭(W1)과 제2 폭(W2)의 차이는 제2 스페이서 층(64)의 제2 두께(T2)의 약 2 배일 수 있다. 하부 게이트 구조물(24L)은 제2 수평 방향으로 제3 폭(W3)을 가질 수 있고, 이는 상부 게이트 구조물(24U)의 제2 수평 방향으로의 제4 폭(W4)보다 좁을 수 있다. 제3 폭(W3)과 제4 폭(W4)의 차이는 제2 스페이서 층(64)의 제2 두께(T2)의 약 2 배일 수 있다.
도 8a는 도 7a의 영역 A를 도시하고, 도 8b는 도 7b의 영역 B를 도시한다. 도 8a 및 도 8b를 참조하면, 하부 게이트 구조물(24L)은 하부 게이트 절연체(24L_1), 하부 일함수 층(24L_2) 및 하부 금속층(24L_3)을 포함할 수 있고, 상부 게이트 구조물(24U)은 상부 게이트 절연체(24U_1), 상부 일함수 층(24U_2) 및 상부 금속층(24U_3)을 포함할 수 있다. 하부 및 상부 게이트 절연체(24L_1 및 24U_1)는 예를 들어 산화물 층(예를 들어, 실리콘 산화물 층) 및/또는 실리콘 이산화물의 유전율보다 높은 유전율을 갖는 절연층(예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물)을 포함할 수 있다. 하부 및 상부 일함수 층(24L_2 및 24U_2)은 예를 들어 티타늄 질화물, 티타늄 산질화물, 탄탈륨 질화물, 탄탈륨 산질화물, 텅스텐 질화물, 텅스텐 탄질화물, 알루미늄 산화물을 포함할 수 있다. 하부 및 상부 금속층(24L_3 및 24U_3)은 예를 들어 금속(예를 들어, 티타늄, 알루미늄), 금속 합금 및/또는 상기 금속의 질화물 또는 탄화물을 포함할 수 있다. 하부 및 상부 게이트 절연체(24L_1 및 24U_1), 하부 및 상부 일함수 층(24L_2 및 24U_2), 및 하부 및 상부 금속층(24L_3 및 24U_3)의 크기들 및 물질들은 하부 게이트 구조물(24L) 및 상부 게이트 구조물(24U)의 도전형들 및/또는 특성들(예를 들어, 문턱 전압)을 고려하여 결정될 수 있다. 하부 일함수 층(24L_2) 및 하부 금속층(24L_3)은 집합적으로 하부 게이트 전극으로 지칭될 수 있고, 상부 일함수 층(24U_2) 및 상부 금속층(24U_3)은 집합적으로 상부 게이트 전극으로 지칭될 수 있다.
도 2a를 참조하여 논의된 바와 같이, 하부 게이트 구조물(24L) 및 상부 게이트 구조물(24U)은 서로 연결될 수 있고, 하부 게이트 전극 및 상부 게이트 전극은 서로 전기적으로 연결될 수 있다.
도 9a 및 도 10a는 도 2a 의 A-A' 선을 따라 취한 단면도이고, 도 9b 및 도 10b는 도 2a의 B-B' 선을 따라 취한 단면도이며, 이들은 본 발명의 일부 실시예들에 따른 적층된 집적 회로 장치의 형성 방법을 도시한다.
도 9a 및 도 9b를 참조하면, 상기 방법은 도 3a, 도 3b, 도 4a 및 도 4b를 참조하여 논의된 것과 동일하거나 유사한 공정을 포함할 수 있고, 이후 제1 수평 방향으로 서로 이격된 개구부(56)의 제1 측부들 상에 형성된 제2 스페이서 층(64)의 일부분들이 제거될 수 있다. 따라서, 제1 수평 방향으로 서로 이격된 하부 개구부(66L')의 측부들은 도 9a에 도시된 바와 같이 제1 스페이서 층(62)에 의해 정의될 수 있다.
도 10a 및 도 10b를 참조하면, 하부 개구부(66L')가 형성된 후, 도 5a, 도 5b, 도 6a 및 도 6b를 참조하여 설명한 것과 동일하거나 유사한 공정들이 수행될 수 있다. 하부 게이트 구조물(24L)은 제1 수평 방향으로 제5 폭(W5)을 가질 수 있고, 이는 상부 게이트 구조물(24U)의 제1 수평 방향으로의 제2 폭(W2)과 동일할 수 있다. 하부 게이트 구조물(24L)은 제2 수평 방향으로 제3 폭(W3)을 가질 수 있고, 이는 상부 게이트 구조물(24U)의 제2 수평 방향으로의 제4 폭(W4)보다 좁을 수 있다. 제3 폭(W3)과 제4 폭(W4)의 차이는 제2 스페이서 층(64)의 제2 두께(T2)의 약 2 배일 수 있다.
도 11a 및 도 12a는 도 2a의 A-A' 선을 따라 취한 단면도이고, 도 11b 및 도 12b는 도 2a의 B-B' 선을 따라 취한 단면도이며, 이들은 본 발명의 일부 실시예들에 따른 적층된 집적 회로 장치의 형성 방법을 도시한다.
도 11a 및 도 11b를 참조하면, 상기 방법은 도 3a, 도 3b, 도 4a 및 도 4b를 참조하여 설명한 것과 동일하거나 유사한 공정들을 포함할 수 있고, 이후 제2 수평 방향으로 서로 이격된 개구부(56)의 제2 측부들 상에 형성된 제2 스페이서 층(64)의 일부분들이 제거될 수 있다. 따라서, 제2 수평 방향으로 서로 이격된 하부 개구부(66L")의 측부들은 도 11b에 도시된 바와 같이 제1 스페이서 층(62)에 의해 정의될 수 있다.
도 12a 및 도 12b를 참조하면, 하부 개구부(66L")가 형성된 후에, 도 5a, 도 5b, 도 6a 및 도 6b를 참조하여 설명한 것과 동일하거나 유사한 공정들이 수행될 수 있다. 하부 게이트 구조물(24L)은 제1 수평 방향으로 제1 폭(W1)을 가질 수 있고, 이는 상부 게이트 구조물(24U)의 제1 수평 방향으로의 제2 폭(W2)보다 좁을 수 있다. 제1 폭(W1)과 제2 폭(W2)의 차이는 제2 스페이서 층(64)의 제2 두께(T2)의 약 2 배일 수 있다. 하부 게이트 구조물(24L)은 제2 수평 방향으로 제6 폭(W6)을 가질 수 있고, 이는 상부 게이트 구조물(24U)의 제2 수평 방향으로의 제4 폭(W4)과 동일할 수 있다.
도 13a, 도 14a, 도 15a 및 도 16a는 도 2a의 A-A' 선을 따라 취한 단면도이고, 도 13b, 도 14b, 도 15b 및 도 16b는 도 2a의 B-B' 선을 따라 취한 단면도이며, 이들은 본 발명의 일부 실시예들에 따른 적층된 집적 회로 장치의 형성 방법을 도시한다.
도 13a 및 도 13b을 참조하면, 도 3a 및 도 3b 에 도시된 예비 적층 구조물이 형성된 후에, 희생 게이트 구조물(52)이 제거되어 개구부(56)를 형성할 수 있고, 제1 스페이서 층(62)이 개구부(56)의 측부들 상에 형성될 수 있고, 예비 하부 게이트 구조물(24LP')이 개구부(56) 내에 형성될 수 있다. 제1 스페이서 층(62)은 제1 절연층(42)으로부터 상부 소스/드레인 영역(26U)의 최상부 부분으로 연속적으로 연장될 수 있다. 제1 스페이서 층(62)은 제1 수평 방향으로 제3 두께(T3)를 가질 수 있고, 제3 두께(T3)는 수직 방향을 따라 균일할 수 있다.
도 14a 및 도 14b를 참조하면, 예비 하부 게이트 구조물(24LP')의 상부측은 에칭 공정을 이용하여 개구부(56)의 상부로부터 제거되어 개구부(56)의 하측 부분 내에 하부 게이트 구조물(24L')을 형성할 수 있다. 제2 스페이서 층(64')은 하부 게이트 구조물(24L') 상에 및 제1 스페이서 층(62)의 상부측 상에 형성될 수 있다. 제2 스페이서 층(64')은 하부 게이트 구조물(24L') 상에서 상부 개구부(66U')를 정의할 수 있다. 제2 스페이서 층(64')은 제1 수평 방향으로 제4 두께(T4)를 가질 수 있고, 제4 두께(T4)는 수직 방향을 따라 균일할 수 있다.
도 15a 및 도 15b를 참조하면, 상부 개구부(66U') 내에 상부 게이트 구조물(24U')이 형성될 수 있다. 일부 실시예들에서, 제1 스페이서 층(62) 및 제2 스페이서 층(64')은 제거되지 않을 수 있고, 도 15a 및 도 15b 에 도시된 구조물 이후에 MOL 공정들이 수행될 수 있다.
도 16a 및 도 16b를 참조하면, 일부 실시예들에서, 제1 스페이서 층(62) 및 제2 스페이서 층(64')은 제거될 수 있고, 이에 의해 하부 게이트 구조물(24L')과 하부 소스/드레인 영역들(26L) 사이 및 상부 게이트 구조물(24U')과 상부 소스/드레인 영역들(26U) 사이에 공간(72)을 형성할 수 있다. 공간(72)은 후속 공정들을 통해 절연 물질로 채워질 수 있다.
하부 게이트 구조물(24L')은 제1 수평 방향으로 제7 폭(W7)을 가질 수 있고, 이는 상부 게이트 구조물(24U')의 제1 수평 방향으로의 제8 폭(W8)보다 더 클 수 있다. 제7 폭(W7)과 제8 폭(W8)의 차이는 제2 스페이서 층(64')의 제4 두께(T4)의 약 2 배일 수 있다. 하부 게이트 구조물(24L')은 제2 수평 방향으로 제9 폭(W9)을 가질 수 있고, 이는 상부 게이트 구조물(24U')의 제2 수평 방향으로의 제10 폭(W10)보다 좁을 수 있다. 제9 폭(W9)과 제10 폭(W10)의 차이는 제2 스페이서 층(64')의 제4 두께(T4)의 약 2 배일 수 있다.
도 17a 및 도 17b는 각각 도 2a의 A-A' 선 및 B-B' 선을 따라 취한 단면도이며, 이들은 본 발명의 일부 실시예들에 따른 적층된 집적 회로 장치를 도시한다.
도 17a 및 도 17b에 도시된 적층된 집적 회로 장치들은 도 13a, 도 13b, 도 14a 및 도 14b를 참조로 설명한 것과 동일하거나 유사한 공정들을 포함하는 방법에 의해 형성될 수 있고, 이후 제1 수평 방향으로 서로 이격된 개구부(56)의 제1 측부들 상에 형성된 제2 스페이서 층(64')의 부분들이 상부 게이트 구조물(24U')을 형성하기 전에 제거될 수 있다.
도 17a 및 도 17b를 참조하면, 상부 게이트 구조물(24U')은 제1 수평 방향으로 제1 폭(W11)을 가질 수 있고, 이는 하부 게이트 구조물(24L')의 제1 수평 방향으로의 제7 폭(W7)과 동일할 수 있다. 하부 게이트 구조물(24L')은 제2 수평 방향으로 제9 폭(W9)을 가질 수 있고, 이는 상부 게이트 구조물(24U')의 제2 수평 방향으로의 제10 폭(W10)보다 좁을 수 있다.
도 18a 및 도 18b는 도 2a의 A-A' 선 및 B-B' 선을 따라 취한 단면도이며, 이들은 본 발명의 일부 실시예들에 따른 적층된 집적 회로 장치를 도시한다.
도 18a 및 도 18b에 도시된 적층된 집적 회로 장치들은 도 13a, 도 13b, 도 14a 및 도 14b를 참조하여 설명한 것과 동일하거나 유사한 공정들을 포함하는 방법에 의해 형성될 수 있고, 이후 제2 수평 방향으로 이격된 개구부(56)의 제2 측부들 상에 형성된 제2 스페이서 층(64')의 일부분들이 상부 게이트 구조물(24U')을 형성하기 전에 제거될 수 있다.
도 18a 및 도 18b를 참조하면, 상부 게이트 구조물(24U')는 제2 수평 방향으로 제12 폭(W12)을 가질 수 있고, 이는 하부 게이트 구조물(24L')의 제2 수평 방향으로의 제9 폭(W9)과 동일할 수 있다. 하부 게이트 구조물(24L')은 제1 수평 방향으로 제7 폭(W7)을 가질 수 있고, 이는 상부 게이트 구조물(24U')의 제1 수평 방향으로의 제8 폭(W8)보다 넓을 수 있다.
본 발명의 실시예들은 다수의 적층된 층들을 포함하는 활성 영역(예를 들어, 도 7a 및 도 7b에서의 하부 활성 영역들(22L) 및 상부 활성 영역들(22U))을 포함하는 것으로 도시되어 있지만, 본 기술적 사상은 다양한 활성 영역들(예를 들어, 핀 형상 활성 영역, 퀀텀 닷 활성 영역)을 포함하는 장치들에 적용될 수 있다.
도 19a 및 도 19b는 도 2a의 A-A' 선 및 B-B' 선을 따라 취한 단면도이며, 이는 본 발명의 일부 실시예들에 따른 적층된 집적 회로 장치를 도시한다. 도 19a 및 도 19b에 도시된 적층된 집적 회로 장치들은, 하부 및 상부 활성 영역들(22L' 및 22U') 및 하부 및 상부 게이트 구조물들(24L" 및 24U")의 구성 및 형상을 제외하고 도 7a 및 도 7b에 도시된 것과 동일하거나 유사할 수 있다. 하부 및 상부 활성 영역들(22L' 및 22U') 각각은 핀 형상을 갖는 단일 층일 수 있다. 도 19a 및 도 19b에 도시된 적층된 집적 회로 장치들은 도 3a 내지 도 7b 를 참조하여 논의된 것과 동일하거나 유사한 방법으로 형성될 수 있다.
예시적인 실시예들은 첨부된 도면을 참조하여 본 명세서에서 설명된다. 본 발명의 기술적 사상의 범위에서 벗어나지 않으면서 많은 다른 형태 및 실시예들이 구현될 수 있다. 따라서, 본 발명의 기술적 사상은 본 명세서에서 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다. 오히려, 이러한 예시적인 실시예들은 본 개시가 본 발명의 기술적 사상의 범위를 당업자에게 철저하고 완전하게 전달하도록 제공된다. 도면에서, 층들 및 영역들의 크기 및 상대 크기는 명확성을 위해 과장될 수 있다. 유사한 참조 번호들은 그 전체를 통해 유사한 구성요소들을 가리킨다.
본 발명의 기술적 사상의 실시예들은 이상화된 실시예들 및 예시적인 실시예들의 중간 구조들의 개략적인 예시적인 횡단면도를 참조하여 본 명세서에서 설명된다. 그럼으로써, 예를 들어 제조 기술 및/또는 공차의 결과로서 도시된 형상으로부터의 변화가 예상될 것이다. 따라서, 본 발명의 기술적 사상의 예시적인 실시예들은 본 명세서에 도시된 특정 형상에 한정되는 것으로 해석되어서는 안되며, 예를 들어, 문맥이 달리 명시하지 않는 한, 예를 들어 제조로부터 유발되는 형상의 편차를 포함한다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어들(기술적 및 과학 용어를 포함하여)은 본 발명의 기술적 사상이 속한 기술의 당업자가 일반적으로 이해하는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의된 용어와 같은 용어는 관련 기술의 맥락에서의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 여기에서 강조되어 정의되지 않는 한 이상화되거나 지나치게 공식적인 의미로 해석되지 않아야 할 것이다.
본 명세서에서 사용된 용어들은 특정 실시예들을 설명하기 위한 것이며, 본 발명의 개념을 제한하려는 것은 아니다. 본 명세서에서 사용되는 "일", "하나의", 및 "상기"는 문맥이 달리 명시하지 않는 한 복수 형태를 포함하는 것으로 의도된다. 용어 "포함하는", "포함한다" 및/또는 "포함하는"은 명세서에서 사용될 때 명시된 특징들, 단계들, 동작들, 요소 및/또는 구성 요소의 존재를 특정하는 것으로 이해할 것이나, 하나 이상의 다른 특징, 단계, 동작, 요소, 구성 요소 및/또는 이들의 그룹들의 존재 또는 첨가를 배제하지 않는다.
제1, 제2 등의 용어는 다양한 구성요소를 기술하기 위해 본 명세서에서 사용될 수 있지만, 이들 구성요소는 이들 용어에 의해 제한되어서는 안된다는 것을 이해할 것이다. 이러한 용어는 하나의 구성요소를 다른 구성요소와 구별하는 데에만 사용된다. 따라서, 제1 구성요소는 본 발명의 기술적 사상의 범위를 벗어나지 않고 제2 구성요소로 지칭될 수 있다.
상기 개시된 기술적 사상은 예시적이고, 제한적이지 않고, 첨부된 청구 범위는 본 발명의 기술적 사상의 진정한 사상 및 범위 내에 속하는 모든 그러한 변형, 개선 및 다른 실시예들을 커버하도록 의도된다. 따라서, 법이 허용하는 최대한의 범위까지, 상기 범위는 다음의 청구 범위들 및 그 등가물의 가장 넓은 허용적인 해석에 의해 결정되며, 전술한 상세한 설명에 의해 제한되거나 제한되어서는 안된다.
22L, 22U: 하부 및 상부 활성 영역
24: 게이트 구조물
26L, 26U: 하부 및 상부 소스/드레인 영역

Claims (10)

  1. 기판 상의 상부 트랜지스터로서, 상부 활성 영역과, 상기 상부 활성 영역 상의 상부 게이트 구조물과, 제1 수평 방향으로 서로 이격되고 상기 상부 활성 영역의 반대되는 측면들과 각각 접촉하는 제1 및 제2 상부 소스/드레인 영역들을 포함하고, 상기 제1 수평 방향은 상기 기판의 상면과 평행한, 상부 트랜지스터; 및
    상기 기판과 상기 상부 트랜지스터 사이의 하부 트랜지스터로서, 하부 활성 영역과, 상기 하부 활성 영역 상의 하부 게이트 구조물과, 상기 제1 수평 방향으로 서로 이격되고 상기 하부 활성 영역의 반대되는 측면들과 각각 접촉하는 제1 및 제2 하부 소스/드레인 영역들을 포함하는, 하부 트랜지스터;를 포함하고,
    상기 하부 게이트 구조물은 상기 제1 수평 방향으로 제1 폭을 가지고, 상기 상부 게이트 구조물은 상기 제1 수평 방향으로 제2 폭을 가지며,
    상기 하부 게이트 구조물은 상기 제1 수평 방향에 수직하고 상기 기판의 상기 상면에 평행한 제2 수평 방향으로 제3 폭을 가지고, 상기 상부 게이트 구조물은 상기 제2 수평 방향으로 제4 폭을 가지며,
    상기 제1 폭은 상기 제2 폭과 다르거나, 상기 제3 폭은 상기 제4 폭과 다른 것을 특징으로 하는 집적회로 장치.
  2. 제1항에 있어서,
    상기 상부 게이트 구조물은 상기 상부 활성 영역 상의 상부 게이트 전극을 포함하고,
    상기 하부 게이트 구조물은 상기 하부 활성 영역 상의 하부 게이트 전극을 포함하고,
    상기 상부 게이트 전극은 상기 하부 게이트 전극과 다른 물질을 포함하는 것을 특징으로 하는 집적회로 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 상부 소스/드레인 영역들은 상기 제1 및 제2 하부 소스/드레인 영역들의 도전형과 다른 도전형을 갖는 것을 특징으로 하는 집적회로 장치.
  4. 제1항에 있어서,
    상기 제1 폭은 상기 제2 폭과 다르고, 상기 제3 폭은 상기 제4 폭과 다르며,
    상기 제1 폭과 상기 제2 폭 사이의 차이는 상기 제3 폭과 상기 제4 폭 사이의 차이와 같은 것을 특징으로 하는 집적회로 장치.
  5. 제1항에 있어서,
    상기 상부 활성 영역은 상기 기판의 상기 상면에 수직한 수직 방향으로 적층된 복수의 제1 나노 시트들을 포함하고,
    상기 하부 활성 영역은 상기 수직 방향으로 적층된 복수의 제2 나노 시트들을 포함하는 것을 특징으로 하는 집적회로 장치.
  6. 기판 상의 상부 트랜지스터로서, 상부 활성 영역과, 상기 상부 활성 영역 상의 상부 게이트 구조물과, 제1 수평 방향으로 서로 이격되고 상기 상부 활성 영역의 반대되는 측면들과 각각 접촉하는 제1 및 제2 상부 소스/드레인 영역들을 포함하고, 상기 제1 수평 방향은 상기 기판의 상면과 평행한, 상부 트랜지스터; 및
    상기 기판과 상기 상부 트랜지스터 사이의 하부 트랜지스터로서, 하부 활성 영역과, 상기 하부 활성 영역 상의 하부 게이트 구조물과, 상기 제1 수평 방향으로 서로 이격되고 상기 하부 활성 영역의 반대되는 측면들과 각각 접촉하는 제1 및 제2 하부 소스/드레인 영역들을 포함하는, 하부 트랜지스터;를 포함하고,
    상기 하부 게이트 구조물은 상기 제1 수평 방향에 수직하고 상기 기판의 상기 상면에 평행한 제2 수평 방향으로 제1 폭을 가지고, 상기 상부 게이트 구조물은 상기 제2 수평 방향으로 제2 폭을 가지며,
    상기 제2 폭은 상기 제1 폭보다 더 큰 것을 특징으로 하는 집적회로 장치.
  7. 제6항에 있어서,
    상기 상부 게이트 구조물은 상기 상부 활성 영역 상의 상부 게이트 전극을 포함하고,
    상기 하부 게이트 구조물은 상기 하부 활성 영역 상의 하부 게이트 전극을 포함하고,
    상기 상부 게이트 전극은 상기 하부 게이트 전극과 다른 물질을 포함하는 것을 특징으로 하는 집적회로 장치.
  8. 예비 스택 구조물을 형성하는 단계로서, 상기 예비 스택 구조물은,
    기판 상에 상기 기판의 상면과 평행한 제1 수평 방향으로 서로 이격된 제1 및 제2 하부 소스/드레인 영역들;
    상기 제1 및 제2 하부 소스/드레인 영역들 사이에 배치되고 상기 제1 및 제2 하부 소스/드레인 영역들과 접촉하는 하부 활성 영역;
    상기 제1 및 제2 하부 소스/드레인 영역들 상에 배치되고, 상기 제1 수평 방향으로 서로 이격된 제1 및 제2 상부 소스/드레인 영역들;
    상기 제1 및 제2 상부 소스/드레인 영역들 사이에 배치되고 상기 제1 및 제2 상부 소스/드레인 영역들과 접촉하는 상부 활성 영역;
    상기 하부 및 상부 활성 영역들 상에 배치되고, 상기 제1 및 제2 하부 소스/드레인 영역들 사이 및 상기 제1 및 제2 상부 소스/드레인 영역들 사이에 배치되는 희생 게이트 구조물; 및
    상기 기판 상의 절연층으로서, 상기 제1 및 제2 하부 소스/드레인 영역들 및 상기 제1 및 제2 상부 소스/드레인 영역들이 상기 절연층 내에 배치되는, 절연층;을 포함하는, 예비 스택 구조물을 형성하는 단계; 및
    상기 희생 게이트 구조물을 하부 게이트 구조물 및 상부 게이트 구조물로 교체하는 단계를 포함하고,
    상기 하부 게이트 구조물은 상기 하부 활성 영역 상에 및 상기 제1 및 제2 하부 소스/드레인 영역들 사이에 배치되고, 상기 상부 게이트 구조물은 상기 상부 활성 영역 상에 및 상기 제1 및 제2 상부 소스/드레인 영역들 사이에 배치되며,
    상기 하부 게이트 구조물은 상기 제1 수평 방향으로 제1 폭을 가지고, 상기 상부 게이트 구조물은 상기 제1 수평 방향으로 제2 폭을 가지며,
    상기 하부 게이트 구조물은 상기 제1 수평 방향에 수직하고 상기 기판의 상기 상면에 평행한 제2 수평 방향으로 제3 폭을 가지고, 상기 상부 게이트 구조물은 상기 제2 수평 방향으로 제4 폭을 가지며,
    상기 제1 폭은 상기 제2 폭과 다르거나, 상기 제3 폭은 상기 제4 폭과 다른 것을 특징으로 하는 집적회로 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 희생 게이트 구조물을 상기 하부 게이트 구조물 및 상기 상부 게이트 구조물로 교체하는 단계는,
    상기 희생 게이트 구조물을 제거함에 의해 상기 절연층 내에 개구부를 형성하되, 상기 개구부는 상기 제1 및 제2 하부 소스/드레인 영역들 사이에, 및 상기 제1 및 제2 상부 소스/드레인 영역들 사이에 배치되는, 개구부를 형성하는 단계;
    상기 개구부의 측부들 상에 제1 스페이서층을 형성하는 단계;
    상기 제1 스페이서층의 하측 상에 제2 스페이서층을 형성하되, 상기 제2 스페이서층은 하부 개구부를 정의하고, 상기 제1 스페이서층의 상측은 상부 개구부를 정의하는, 제2 스페이서층을 형성하는 단계;
    상기 하부 개구부 내에 상기 하부 게이트 구조물을 형성하는 단계; 및
    상기 상부 개구부 내에서 상기 하부 게이트 구조물 상에 상부 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 폭은 상기 제1 폭보다 상기 제2 스페이서층의 두께의 2배만큼 더 크고,
    상기 제4 폭은 상기 제3 폭보다 상기 제2 스페이서층의 상기 두께의 2배만큼 더 큰 것을 특징으로 하는 집적회로 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240072048A1 (en) * 2022-08-30 2024-02-29 Samsung Electronics Co., Ltd. Integrated circuit device including integrated insulator and methods of fabrication the same
US20240162229A1 (en) * 2022-11-10 2024-05-16 International Business Machines Corporation Stacked fet with extremely small cell height
CN118215304A (zh) * 2024-03-27 2024-06-18 联合微电子中心有限责任公司 基于碳基晶体管的反相器及芯片

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3805921B1 (en) * 2011-04-01 2023-09-06 INTEL Corporation Vector friendly instruction format and execution thereof
EP3127862B1 (en) 2015-08-06 2018-04-18 IMEC vzw A method of manufacturing a gate-all-around nanowire device comprising two different nanowires
US9837414B1 (en) 2016-10-31 2017-12-05 International Business Machines Corporation Stacked complementary FETs featuring vertically stacked horizontal nanowires
US10546925B2 (en) 2017-11-02 2020-01-28 International Business Machines Corporation Vertically stacked nFET and pFET with dual work function
US10304832B1 (en) 2017-11-16 2019-05-28 Globalfoundries Inc. Integrated circuit structure incorporating stacked field effect transistors and method
WO2019168541A1 (en) 2018-03-02 2019-09-06 Intel Corporation Non-silicon n-type and p-type stacked transistors for integrated circuit devices
US11239232B2 (en) * 2018-06-25 2022-02-01 Intel Corporation Isolation walls for vertically stacked transistor structures
US10483166B1 (en) 2018-06-26 2019-11-19 International Business Machines Corporation Vertically stacked transistors
US11616060B2 (en) 2018-06-29 2023-03-28 Intel Corporation Techniques for forming gate structures for transistors arranged in a stacked configuration on a single fin structure
US10510622B1 (en) * 2018-07-27 2019-12-17 Globalfoundries Inc. Vertically stacked complementary-FET device with independent gate control
FR3086456B1 (fr) * 2018-09-25 2021-01-29 Commissariat Energie Atomique Procede de realisation de transistors superposes
US10734447B2 (en) 2018-10-22 2020-08-04 International Business Machines Corporation Field-effect transistor unit cells for neural networks with differential weights
US11158544B2 (en) * 2019-03-15 2021-10-26 International Business Machines Corporation Vertical stacked nanosheet CMOS transistors with different work function metals
US11282838B2 (en) * 2020-07-09 2022-03-22 International Business Machines Corporation Stacked gate structures
US11502167B2 (en) * 2020-10-02 2022-11-15 Samsung Electronics Co., Ltd. Semiconductor device having stepped multi-stack transistor structure
US12009267B2 (en) * 2021-03-16 2024-06-11 Nxp B.V. Nanosheet device with different gate lengths in same stack

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