KR20230024196A - 혼합 임베디드 패키징 구조 및 그 제작 방법 - Google Patents

혼합 임베디드 패키징 구조 및 그 제작 방법 Download PDF

Info

Publication number
KR20230024196A
KR20230024196A KR1020220073642A KR20220073642A KR20230024196A KR 20230024196 A KR20230024196 A KR 20230024196A KR 1020220073642 A KR1020220073642 A KR 1020220073642A KR 20220073642 A KR20220073642 A KR 20220073642A KR 20230024196 A KR20230024196 A KR 20230024196A
Authority
KR
South Korea
Prior art keywords
layer
electronic device
substrate
insulating layer
circuit layer
Prior art date
Application number
KR1020220073642A
Other languages
English (en)
Inventor
시안밍 첸
레이 펑
번샤 황
예제 훙
Original Assignee
주하이 엑세스 세미컨덕터 컴퍼니., 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드 filed Critical 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드
Publication of KR20230024196A publication Critical patent/KR20230024196A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/041—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L31/00
    • H01L25/042—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L31/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/041—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L31/00
    • H01L25/043—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48157—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48158—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Development (AREA)
  • Light Receiving Elements (AREA)
  • Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

본 출원은 혼합 임베디드 패키징 구조 및 그 제작 방법을 개시한다. 상기 구조는, 제1 절연층, 도통 구리 포스트, 칩 임베딩 캐비티 및 제1 회로층이 설치된 기판; 칩 임베딩 캐비티의 내부에 설치되고, 단자면이 기판의 저면을 향하는 제1 전자소자; 제1 전자소자의 배면에 설치되고, 단자면이 기판의 상면을 향하는 제2 전자소자; 상기 칩 임베딩 캐비티 및 상기 기판의 상층을 덮어 충진하고 일부 제1 회로층, 및 일부 제2 전자소자 또는 일부 제1 전자소자의 배면을 노출시키는 제2 절연층; 도통 구리 포스트와 제1 전자소자의 단자를 전기적으로 연결하는 제2 회로층; 제1 회로층과 제2 전자소자의 단자를 전기적으로 연결하는 도전 라인; 기판의 상면에 설치된 보호 커버를 포함한다. 본 출원의 패키징 구조 및 그 제작 방법은 임베디드 패키징과 WB 패키징을 결합하여 패키징하고자 하는 전자소자 등 컴포넌트에 대해 임베디드 패키징 또는 WB 패키징을 선택적으로 진행함으로써 패키지체의 부피를 줄이고 생산 원가를 낮출 뿐만 아니라 가공 주기를 단축시킬 수 있다.

Description

혼합 임베디드 패키징 구조 및 그 제작 방법{HYBRID EMBEDDED PACKAGING STRUCTURE AND MANUFACTURING METHOD THEREOF}
본 출원은 반도체 패키징 기술 분야에 관한 것으로, 특히 혼합 임베디드 패키징 구조 및 그 제작 방법에 관한 것이다.
전자기술이 발전하고 진보함에 따라, 전자 제품이 소형화 및 경량화 방향으로 진화하는 반면, 기능이 점점 강해질 것을 요구되면서, 전자 제품이 고도의 집적화, 소형화 방향으로의 발전을 촉진하였다. 전자소자 등 컴포넌트 매립형 패키징이 자연스럽게 생겨나면서 WB 패키징(와이어 본딩 패키징)을 점차 대체하는 추세를 보이고 있다. 그러나 상대적으로 I/O의 개수가 적은 전자소자인 경우 임베디드 패키징된 후 RDL(redistribution layer)로 사용하는 것에 비해, WB 패키징의 원가 및 가공 주기가 더욱 유리하며; 임베디드 패키징 방식으로 일부 소자의 특별한 응용을 구현하기 어렵다. 예를 들어, LED, 포토 다이오드 등 광원의 발광 또는 수광 관련 소자가 전통방식으로 매립 패키징된 후 소자의 발광 및 수광이 모두 영향을 받게 되므로 WB 패키징은 당분간 여전히 중요한 역할을 하게 된다.
종래 기술에서, 전통 WB 패키징 방식은 전자소자 등 컴포넌트를 실장 방식을 통해 기판의 표면에 고정한 다음 와이어 본딩하여 전자소자 등 컴포넌트와 기판을 전기적으로 연결한 후 사출 성형하여 패키징하는 방식이다. 이 방법의 단점은 전자소자 등 컴포넌트를 기판 표면에 실장하고 와이어 본딩하는 것을 통해 패키지체의 부피가 커지고 고밀도 집적화, 소형화의 발전 요구를 만족할 수 없다는 것이다.
전통적인 전자소자의 임베디드 패키징 방법은 전자소자 등 컴포넌트를 사전에 마련된 캐비티의 폴리머 프레임 또는 Core재에 실장하고 몰딩재를 사용하여 패키징한 후 RDL(redistribution layer)를 제작하는 방식이다. 이 방법의 단점은 I/O 개수가 적은 전자소자인 경우, 임베디드 패키징한 후 RDL를 제작하므로 WB 패키징에 비해 원가가 높고, 가공 주기가 길 뿐만 아니라 임베디드 패키징 방식으로 일부 소자의 특별한 응용을 구현하기 어렵다는 것이다. 예를 들어. LED, 포토 다이오드 등 광원의 발광 또는 수광 소자가 전통방식으로 임베디드 패키징된 후 소자의 발광 및 수광이 모두 영향을 받게 된다.
본 출원은 적어도 종래 기술에 존재하는 기술문제 중 하나를 해결하기 위해 안출된 것이다. 상기 기술문제를 해결하기 위하여, 본 출원은 임베디드 패키징과 WB 패키징이 결합된 혼합 임베디드 패키징을 통해 패키지체에 대해 고도의 집적화, 소형화를 구현하는 동시에 특정 소자의 특별한 패키징 요구를 만족할 수 있는 혼합 임베디드 패키징 구조 및 그 제작 방법을 제공하는 것을 목적으로 한다. 다음은 본 문서에 상세히 설명된 주제에 대한 개술(槪述)이며, 본 개술은 청구범위를 한정하지 않는다. 그 기술적 방안은 구체적으로 다음과 같다.
제1 측면에 의하면, 본 출원의 실시예는 혼합 임베디드 패키징 구조의 제작 방법을 제공하며, 상기 방법은,
제1 절연층, 상기 제1 절연층을 관통하는 도통 구리 포스트, 상기 제1 절연층 상에 형성된 칩 임베딩 캐비티 및 상기 도통 구리 포스트와 전기적으로 연결되는 제1 회로층을 포함하는 기판을 제작하는 단계;
상기 기판의 저부에 전자소자 조립체를 미리 고정하도록 구성된 지지부재를 설치하는 단계;
상기 칩 임베딩 캐비티와 대응하는 상기 지지부재 내측에 상기 전자소자 조립체를 미리 고정하는 단계, -상기 전자소자 조립체는 제1 전자소자 및 제2 전자소자를 포함하고, 상기 제2 전자소자는 상기 제1 전자소자의 배면에 설치되며, 상기 제1 전자소자의 단자면은 상기 지지부재를 향하고, 상기 제2 전자소자의 단자면은 상기 제1 전자소자를 등짐-;
상기 전자소자 조립체를 패키징하여 일부 상기 제1 회로층 및 제2 전자소자의 단자를 노출시켜 제2 절연층을 형성하는 단계;
상기 지지부재를 제거하는 단계;
상기 기판의 저부에 제2 회로층을 제작하는 단계;
와이어 본딩하여 상기 제2 전자소자의 단자와 상기 제1 회로층을 연결하는 단계를 포함한다.
대안적으로, 본 출원의 일부 실시예에서, 상기 기판의 저부 및 적어도 일부 상기 제2 회로층의 표면에 솔더 레지스트층을 제작하고; 상기 제1 회로층 및 상기 제2 회로층의 표면을 처리하여 표면 처리층을 형성한다.
대안적으로, 본 출원의 일부 실시예에서, 상기 기판의 상면에 보호 커버를 인가하는 단계를 더 포함한다.
대안적으로, 본 출원의 일부 실시예에서, 상기 기판을 제작하는 구체적인 단계는,
아래에서 위로 순차적으로 코어층, 제1 금속층, 제2 금속층, 식각 배리어층 및 제1 금속 시드층을 포함하는 적재판을 준비하는 단계;
상기 제1 금속 시드층의 표면에 도통 구리 포스트 윈도우 및 희생 구리 포스트 윈도우가 설치된 제1 포토 레지스트층을 제작하는 단계;
상기 도통 구리 포스트 윈도우 및 희생 구리 포스트 윈도우의 위치에 도통 구리 포스트 및 희생 구리 포스트를 각각 제작하는 단계;
상기 제1 포토 레지스트층을 제거하는 단계;
절연층을 라미네이팅하고, 구리 포스트를 덮으며, 절연층을 감축하여 상기 도통 구리 포스트 및 상기 희생 구리 포스트의 단부를 노출시킴으로써 상기 제1 절연층을 형성하는 단계;
구리 포스트가 노출된 표면에 제2 금속 시드층을 제작하는 단계;
상기 제2 금속 시드층의 표면에 포토 레지스트 재료를 인가한 후, 포토 레지스트 재료를 노광 및 현상하여 제1 회로층 패턴을 제작함으로써 제2 포토 레지스트층을 형성하는 단계;
회로를 전기 도금하고, 제2 포토 레지스트층 및 외부에 노출된 제2 금속 시드층을 제거하여 상기 제1 회로층을 형성하는 단계;
상기 제1 금속층과 상기 제2 금속층 사이를 분리하는 단계;
상기 제2 금속층, 식각 배리어층 및 제1 금속 시드층을 제거하는 단계;
양면에 포토 레지스트 재료를 인가한 후, 포토 레지스트 재료를 노광 및 현상하여 상기 제1 회로층 및 상기 도통 구리 포스트를 덮고 상기 희생 구리 포스트를 노출시키는 단계;
상기 희생 구리 포스트를 제거하여 상기 칩 임베딩 캐비티를 형성하는 단계를 포함한다.
대안적으로, 본 출원의 일부 실시예에서, 상기 제1 전자소자와 상기 제2 전자소자 사이는 점성 물질을 통해 연결된다.
대안적으로, 본 출원의 일부 실시예에서, 상기 제2 전자소자의 단자판에 센서가 더 설치된다.
대안적으로, 상기 전자소자 조립체를 패키징하여 일부 상기 제1 회로층 및 제2 전자소자의 단자를 노출시켜 제2 절연층을 형성하는 구체적인 단계는,
절연 재료를 사용하여 전자소자를 패키징하고;
절연 재료를 처리하여 일부 상기 제1 회로층, 상기 제2 전자소자의 단자 및 상기 센서를 노출시켜 제2 절연층을 형성한다.
대안적으로, 상기 제2 절연층에 사용되는 절연 재료는 감광성 절연 재료이며, 감광성 절연 재료를 노광 및 현상 처리하여 일부 상기 제1 회로층, 상기 제2 전자소자의 단자 및 상기 센서를 노출시켜 제2 절연층을 형성한다.
대안적으로, 상기 기판의 저부에 제2 회로층을 제작하는 구체적인 단계는,
상기 기판의 저면에 제3 금속 시드층을 제작하고;
필름 부착 또는 도포 방식으로 양면에 포토 레지스트 재료를 인가하며;
포토 레지스트 재료를 노광 및 현상하여 상면은 전체 차폐하고, 저면에는 제2 회로층 패턴을 제작하여 제5 포토 레지스트층 및 제6 포토 레지스트층을 형성하고;
제2 회로를 전기 도금하며;
제5 포토 레지스트층 및 제6 포토 레지스트층을 제거하고;
금속 시드층을 식각하여 외부에 노출된 상기 제3 금속 시드층을 제거함으로써 제2 회로층을 형성한다.
대안적으로, 상기 제1 절연층은 순수 수지, 또는 수지 및 유리 섬유를 포함하는 유기 절연 재료이다.
제2 측면에 의하면, 본 출원의 실시예는 혼합 임베디드 패키징 구조의 제작 방법을 제공하며, 상기 방법은,
제1 절연층, 상기 제1 절연층을 관통하는 도통 구리 포스트, 상기 제1 절연층 상에 형성된 칩 임베딩 캐비티 및 상기 도통 구리 포스트와 전기적으로 연결되는 제1 회로층을 포함하는 기판을 제작하는 단계;
상기 기판의 저부에 지지부재를 설치하는 단계;
단자면이 상기 지지부재를 향하는 제1 전자소자 조립체를 상기 칩 임베딩 캐비티와 대응하는 상기 지지부재 내측에 미리 고정하는 단계;
상기 제1 전자소자를 패키징하여 일부 상기 제1 회로층 및 제1 전자소자의 배면을 노출시켜 제2 절연층을 형성하는 단계, -여기서, 상기 제2 절연층은 상기 제1 전자소자의 배면에 적어도 2개의 윈도우를 형성함-;
상기 지지부재를 제거하는 단계;
상기 기판의 저부에 제2 회로층을 제작하는 단계;
상기 제1 전자소자의 배면, 상기 제2 절연층의 상기 윈도우 위치에 제2 전자소자를 형성하는 단계, -상기 제2 전자소자의 단자면은 상기 제1 전자소자와 등짐-;
와이어 본딩하여 상기 제2 전자소자의 단자와 상기 제1 회로층을 연결하는 단계를 포함한다.
대안적으로, 본 출원의 일부 실시예에서, 상기 기판의 저부 및 적어도 상기 제2 회로층의 표면의 일부에 솔더 레지스트층을 제작하고; 상기 제1 회로층 및 상기 제2 회로층의 표면을 처리하여 표면 처리층을 형성한다.
대안적으로, 본 출원의 일부 실시예에서, 상기 기판의 상면에 보호 커버를 인가하는 단계를 더 포함한다.
제3 측면에 의하면, 본 출원의 실시예는 혼합 임베디드 패키징 구조를 제공하며, 상기 구조는,
제1 절연층, 상기 제1 절연층을 관통하는 도통 구리 포스트, 상기 제1 절연층 상에 형성된 칩 임베딩 캐비티 및 상기 도통 구리 포스트와 전기적으로 연결되는 제1 회로층을 포함하는 기판;
상기 칩 임베딩 캐비티의 내부에 설치되고, 단자면이 기판의 저면을 향하는 제1 전자소자;
상기 제1 전자소자의 배면에 설치되고, 단자면이 기판의 상면을 향하는 제2 전자소자;
상기 칩 임베딩 캐비티 및 상기 기판의 상층을 덮어 충진하고 일부 상기 제1 회로층, 및 일부 상기 제2 전자소자 또는 일부 제1 전자소자의 배면을 노출시킨는 제2 절연층;
상기 기판의 저면에 설치되고, 상기 도통 구리 포스트와 상기 제1 전자소자의 단자를 전기적으로 연결하는 제2 회로층;
상기 제1 회로층과 상기 제2 전자소자의 단자를 전기적으로 연결하는 도전 라인을 포함한다.
대안적으로, 상기 제2 전자소자는 하나가 설치되고, 상기 제2 절연층은 상기 칩 임베딩 캐비티와 상기 기판의 상층을 덮어 충진하고 일부 상기 제1 회로층 및 상기 제2 전자소자의 단자를 노출시킨다.
대안적으로, 상기 제2 전자소자의 단자면에 센서가 더 설치되고, 상기 제2 절연층은 상기 칩 임베딩 캐비티와 상기 기판의 상층을 덮어 충진하고 일부 상기 제1 회로층 및 상기 제2 전자소자의 단자와 상기 센서를 노출시킨다.
대안적으로, 상기 제2 전자소자는 적어도 2개가 설치되고, 상기 제2 절연층은 상기 칩 임베딩 캐비티와 상기 기판의 상층을 덮어 충진하고, 일부 상기 제1 회로층 및 일부 상기 제1 전자소자의 배면을 노출시키고, 상기 제2 절연층은 제1 전자소자의 배면에 적어도 2개의 윈도우를 형성하며, 각 상기 제2 전자소자는 하나의 윈도우 내에 대응되게 설치된다.
대안적으로, 상기 제2 전자소자는 적어도 2개가 설치되고, 상기 적어도 2개의 상기 제2 전자소자는 동일한 전자소자 또는 상이한 전자소자를 사용할 수 있다.
대안적으로, 상기 제2 전자소자는 점성 물질을 통해 상기 제1 전자소자의 배면에 설치된다.
대안적으로, 적어도 상기 제2 회로층을 부분적으로 덮는 솔더 레지스트층을 더 포함한다.
대안적으로, 상기 기판의 상면에 설치된 보호 커버를 더 포함한다.
대안적으로, 상기 보호 커버는 투광 커버를 사용한다.
본 출원의 기타 특징 및 장점은 다음의 상세한 설명을 통해 세부적으로 제공되며, 다음의 상세한 설명으로부터 부분적으로 명확하게 되거나 또는 본 출원의 실시로부터 이해하게 될 것이다. 본 출원의 목적 및 기타 장점은 명세서, 청구범위 및 첨부 도면에 제시된 구조를 통해 구현 및 획득될 수 있다.
본 출원의 제1 측면의 실시예에 따른 혼합 임베디드 패키징 구조의 제작 방법은 적어도 다음의 유익한 효과가 있다. 첫째, 본 출원에 따른 혼합 임베디드 패키징 구조의 제작 방법은 임베디드 패키징과 WB 패키징을 결합하여 패키징하고자 하는 전자소자 등 컴포넌트에 대해 임베디드 패키징 또는 WB 패키징(와이어 본딩 가공)을 선택적으로 진행함으로써 생산 원가를 낮출 뿐만 아니라 가공 주기를 단축시킬 수 있고; 둘째, 센서, 감광 소자(LED, PD 등)를 기판 내부에 집적하고, 센서, 감광 소자를 외부에 노출시킴으로써 패키지체의 부피를 줄이는 동시에 센서, 감광 소자의 신호 송신/수신에 영향 주지 않으며; 셋째, WB하고자 하는 제2 전자소자를 임베디드된 제1 전자소자의 배면에 고정한 후 와이어 본딩하여 제2 전자소자와 기판을 전기적으로 연결한다.
본 출원의 제2 측면의 실시예에 따른 혼합 임베디드 패키징 구조의 제작 방법은 적어도 다음의 유익한 효과가 있다. 첫째, 본 출원에 따른 혼합 임베디드 패키징 구조의 제작 방법은 임베디드 패키징과 WB 패키징을 결합하여 패키징하고자 하는 전자소자 등 컴포넌트에 대해 임베디드 패키징 또는 WB 패키징(와이어 본딩 가공)을 선택적으로 진행함으로써 생산 원가를 낮출 뿐만 아니라 가공 주기를 단축시킬 수 있고; 둘째, 센서, 감광 소자(LED, PD 등)를 기판 내부에 집적하고, 센서, 감광 소자를 외부에 노출시킴으로써 패키지체의 부피를 줄이는 동시에 센서, 감광 소자의 신호 송신/수신에 영향 주지 않으며; 셋째, WB하고자 하는 제2 전자소자를 임베디드된 제1 전자소자의 배면에 고정한 후 와이어 본딩하여 제2 전자소자와 기판을 전기적으로 연결하고; 넷째, WB하고자 하는 제2 전자소자를 필요에 따라 복수개 설치하고, 각 전자소자의 유형은 임의로 조합 가능한 바, 동일하거나 상이할 수 있으며 유연하게 설계 가능하다.
본 출원의 제3 측면의 실시예에 따른 혼합 임베디드 패키징 구조는 적어도 다음의 유익한 효과가 있다. 첫째, 본 출원에 따른 혼합 임베디드 패키징 구조는 임베디드 패키징과 WB 패키징을 결합하여 패키징하고자 하는 전자소자 등 컴포넌트에 대해 임베디드 패키징 또는 WB 패키징(와이어 본딩 가공)을 선택적으로 진행함으로써 생산 원가를 낮출 뿐만 아니라 가공 주기를 단축시킬 수 있고; 둘째, 센서, 감광 소자(LED, PD 등)을 기판 내부에 집적하고, 센서, 감광 소자를 외부에 노출시킴으로써 패키지체의 부피를 줄이는 동시에 센서, 감광 소자의 신호 송신/수신에 영향 주지 않으며; 셋째, WB하고자 하는 제2 전자소자를 임베디드된 제1 전자소자의 배면에 고정한 후 와이어 본딩하여 제2 전자소자와 기판을 전기적으로 연결하고; 넷째, WB하고자 하는 제2 전자소자를 필요에 따라 복수개 설치하고, 각 전자소자의 유형은 임의로 조합 가능한 바, 동일하거나 상이할 수 있으며 유연하게 설계 가능하다.
첨부 도면은 본 출원의 기술적 방안을 추가 이해하도록 제공되며, 명세서의 일부를 구성하는 동시에, 본 출원의 실시예와 함께 본 출원의 기술적 방안을 해석하는데 사용되나, 본 출원의 기술적 방안을 한정하지 않는다.
도 1은 본 출원의 제1 실시예에 따른 혼합 임베디드 패키징 구조의 제작 방법의 단계를 나타내는 흐름도이다.
도 2 내지 도 17은 본 출원의 제1 실시예에 따른 패키징 기판 제작 방법의 단계에 대응하는 단면도이다.
도 18은 본 출원의 제2 실시예에 따른 혼합 임베디드 패키징 구조의 제작 방법의 단계를 나타내는 흐름도이다.
도 19 내지 도 25는 본 출원의 제2 실시예에 따른 패키징 기판 제작 방법의 단계에 대응하는 단면도이다.
도 26은 본 출원의 제1 실시예에 따른 패키징 기판의 단면도이다.
도 27은 본 출원의 제2 실시예에 따른 패키징 기판의 단면도이다.
본 출원의 목적, 기술적 방안 및 이점을 더욱 명확하게 이해하도록, 이하에서는 첨부 도면 및 실시예를 결합하여 본 출원을 더욱 상세하게 설명한다. 여기에 기재되는 구체적인 실시예는 단지 본 출원을 해석하기 위한 것으로서, 본 출원을 한정하는 것은 아니므로 기술적으로 실질적 의미를 가지지 않는다. 구조의 변형, 비례 관계의 변화 또는 크기의 조정은 본 출원의 효과 및 달성 가능한 목적에 영향을 주지 않을 경우 여전히 본 출원에 개시된 기술적 내용의 범위에 포함된다.
이 부분에서는 본 출원의 구체적인 실시예를 설명할 것이고, 본 출원의 바람직한 실시예는 도면에 도시되어 있다. 첨부 도면은, 본 출원의 각 기술적 특징과 전체 기술적 방안을 직관적이고 형상적으로 이해하도록 그림으로 명세서의 문자 부분을 보충 설명하기 위한 역할을 한다. 그러나 이는 본 출원의 보호범위를 한정하는 것으로 이해해서는 안된다.
본 출원의 설명에서, 여러 개는 하나 또는 복수를 나타내고, 복수는 2개 또는 2개 이상을 나타낸다. “크다”, “작다”, “초과하다” 등은 그 수 자체를 포함하지 않고 “이상”, “이하”, “이내” 등은 그 수 자체를 포함하는 것으로 이해되어야 한다. 제1, 제2은 기술적 특징을 구분하기 위한 목적으로 사용될 뿐, 상대적인 중요도를 지시하거나 암시; 또는 지시한 기술적 특정의 수량 또는 지시한 기술적 특징의 선후관계를 암시하는 것은 아니다.
도 1을 참조하면, 본 출원의 일 실시예에 따른 혼합 임베디드 패키징 구조의 제작 방법은 다음의 단계를 포함한다.
S100: 제1 절연층(502), 제1 절연층(502)을 관통하는 도통 구리 포스트(501), 제1 절연층(502) 상에 형성된 칩 임베딩 캐비티(504) 및 도통 구리 포스트(501)와 전기적으로 연결되는 제1 회로층(503)을 포함하는 기판(500)을 제작한다. 구체적으로 도 2 내지 도 11에 도시된 바와 같다.
추가로 도 2를 참조하면, 아래에서 위로 코어층(101), 제1 금속층(102), 제2 금속층(103), 식각 배리어층(104) 및 제1 금속 시드층(105)을 순차적으로 포함하는 적재판(100)을 준비하고; 일부 실시예에서, 제1 금속층(102) 및 제2 금속층(103)은 금속 구리층을 사용할 수 있으며, 양자 사이는 물리적 방식으로 결합되고 분리 가능하다. 추후 제1 금속층(102)과 제2 금속층(103)을 분리한 후 제2 금속층(103)을 식각할 때, 식각 배리어층(104)은 기판의 회로 및 구리 포스트를 보호하여 지나치게 식각되는 것을 방지한다. 식각 배리어층(104)은 금속 니켈을 선택할 수 있으며; 제1 금속 시드층(105)은 구리를 선택할 수 있는데, 두께가 1-3um이며, 후속 전기 도금의 도통 기초가 된다.
추가로 도 3을 참조하면, 제1 금속 시드층(105)의 표면에 도통 구리 포스트 윈도우(202) 및 희생 구리 포스트 윈도우(203)가 형성된 제1 포토 레지스트층(201)을 제작한다. 구체적으로 필름 부착 또는 도포 방식으로 제1 금속 시드층(105)의 표면에 포토 레지스트 재료를 인가할 수 있으며, 인가된 포토 레지스트 재료를 노광 및 현상하여 구리 포스트 패턴을 제작하므로 제1 포토 레지스트층(201)을 형성한다. 제1 포토 레지스트층(201)은 도통 구리 포스트 윈도우(202) 및 희생 구리 포스트 윈도우(203)를 포함하며, 구리 포스트는 원기둥체에 제한되지 않으며, 정육면체, 직육면체 등이 될 수 있다.
추가로 도 4를 참조하면, 구리 포스트를 전기 도금하여 도통 구리 포스트 윈도우(202) 및 희생 구리 포스트 윈도우(203)의 위치에 도통 구리 포스트(501) 및 희생 구리 포스트(302)를 각각 제작하며, 구리 포스트(501) 및 구리 포스트 (302)의 두께는 실제 필요에 따라 정의되는 바, 일반적으로 제1 포토 레지스트층(201)의 두께보다 얇다.
추가로 도 5를 참조하면, 제1 포토 레지스트층을 제거하고; 절연층을 라미네이팅하며 구리 포스트를 덮고, 절연층을 감축하여 도통 구리 포스트(501) 및 희생 구리 포스트(302)의 단부를 노출시킴으로써 제1 절연층(502)을 형성한다. 여기서, 제1 포토 레지스트층은 스트리핑 방식으로 제거될 있으며, 절연층은 플라즈마 식각 또는 연마 등 방식으로 감축될 수 있다.
추가로 도 6을 참조하면, 구리 포스트가 노출된 표면에 제2 금속 시드층(401)을 제작한다. 일부 실시예에서 무전해 구리 도금 또는 이온 스퍼터링 방식을 사용할 수 있으며, 제2 금속 시드층(401)은 Cu 또는 Ti+ Cu일 수 있다.
추가로 도 7을 참조하면, 제2 금속 시드층의 표면에 포토 레지스트 재료를 인가한다. 일부 실시예에서 필름 부착 또는 도포 방식으로 포토 레지스트 재료를 인가할 수 있다. 포토 레지스트 재료를 노광 및 현상하여 제1 회로층 패턴을 제작함으로써 제2 포토 레지스트층(402)을 형성할 수 있다.
추가로 도 8을 참조하면, 회로를 전기 도금하되, 두께는 실제 필요에 따라 정의되며, 일반적으로 제2 포토 레지스트층(402)의 두께보다 얇으며, 제2 포토 레지스트층(402) 및 외부에 노출된 제2 금속 시드층(401)을 제거하여 제1 회로층(503)을 형성하며; 일부 실시예에서 스트리핑 방식으로 제2 포토 레지스트층을 제거하고 식각을 통해 외부에 노출된 제2 금속 시드층을 제거한다.
추가로 도 9를 참조하면, 제1 금속층(102)과 제2 금속층(103) 사이를 분리하고; 제2 금속층(103), 식각 배리어층(104) 및 제1 금속 시드층(105)을 제거하며; 일부 실시예에서, 분계면(dividing surface)의 제1 금속층의 제거는 일반적으로 식각 방식으로 이루어지며, 식각 배리어층의 제거는 일반적으로 특정 약액으로 식각하는 방식을 통해 진행되는데, 니켈 식각액을 사용하는 것이 바람직하고, 제1 금속 시드층의 제거는 일반적으로 식각 방식으로 이루어진다.
추가로 도 10을 참조하면, 필름 부착 또는 도포 방식으로 양면에 포토 레지스트 재료를 인가한 후, 포토 레지스트 재료를 노광 및 현상하고, 제1 회로층 및 도통 구리 포스트(501)를 덮으며, 희생 구리 포스트(302)를 노출시켜 제3 포토 레지스트층(404) 및 제4포토 레지스트층(405)을 형성한다.
추가로 도 11을 참조하면, 희생 구리 포스트(302)를 제거하여 칩 임베딩 캐비티(504)를 형성함으로써 도통 구리 포스트(501), 제1 절연층(502), 제1 회로층(503) 및 칩 임베딩 캐비티(504)를 포함하는 기판(500)을 얻는다. 일부 실시예에서, 식각 방식으로 희생 구리 포스트를 제거하며, 스트리핑 방식으로 제3 포토 레지스트층 및 제4포토 레지스트층을 제거할 수 있다.
S200: 도 12를 참조하면, 기판(500)의 저부에 전자소자 조립체를 미리 고정하도록 구성된 지지부재(505)를 설치한다. 일부 실시예에서, 지지부재(505)는 접착 테이프를 사용할 수 있는데, 접착 테이프이 점성면은 전자소자를 사전에 고정하는데 도움이 된다.
S300: 칩 임베딩 캐비티(504)와 대응하는 지지부재(505)의 내측에 전자소자 조립체를 미리 고정한다. 전자소자 조립체는 제1 전자소자(601) 및 제2 전자소자(602)를 포함하고, 제2 전자소자(602)는 제1 전자소자(601)의 배면에 설치되고, 제1 전자소자(601)의 단자면은 지지부재를 향하며, 제2 전자소자의 단자면은 제1 전자소자(601)와 등지고 있다. 일부 실시예에서, 제1 전자소자(601)와 제2 전자소자(602) 사이는 점성 물질(603)로 접착되며, 전자소자의 접착은 순차적으로 제1 전자소자(601), 점성 물질(603), 제2 전자소자(602)를 접착하는 것일 수 있으며, 제1 전자소자(601)&점성 물질(603)&제2 전자소자(602)가 결합된 전체를 접착할 수도 있다. 다시 말해, 사전에 제1 전자소자(601)&점성 물질&제2 전자소자(602)를 일체로 결합한 다음 이를 접착 테이프(505) 상에 접착한다.
S400: 도 13을 참조하면, 전자소자 조립체를 패키징하여 일부 제1 회로층(503) 및 제2 전자소자의 단자를 노출시킴으로써 제2 절연층(701)을 형성한다. 일부 실시예에서, 감광성 절연 재료를 사용하여 칩을 패키징한 후 감광성 절연 재료를 노광 및 현상하여 일부 제1 회로층 및 제2 전자소자의 단자를 노출시킴으로써 제2 절연층(701)을 형성할 수 있다. 물론 일반적인 비감광성 절연 재료를 사용하여 진공 프레싱, 라미네이팅, 도포 방식으로 패키징한 후 레이저, 플라즈마 식각 등 방식을 통해 절연 재료를 제거하여 윈도우를 형성할 수도 있다. 부분적으로 사출 성형하는 방식으로 패키징하고 윈도우를 형성하여 일부 단자를 노출시킬 수도 있다.
S500: 도 14를 참조하면, 지지부재(505)를 제거한다. 일부 실시예에서, 지지부재(505)를 제거한 후, 기판(500)의 저면에 제3 금속 시드층(702)을 형성하여 제2 회로층을 제작하기 위한 준비를 한다. 제3 금속 시드층(702)은 무전해 구리 도금 또는 이온 스퍼터링 방식을 사용할 수 있으며, 제3 금속 시드층(401)은 Cu 또는 Ti+ Cu일 수 있다.
S600: 도 15, 도 16 및 도 17을 참조하면, 기판(500)의 저부에 제2 회로층(705), 솔더 레지스트층(706)을 제작한다. 이 단계는 구체적으로,
필름 부착 또는 도포 방식으로 양면에 포토 레지스트 재료를 인가하며;
포토 레지스트 재료를 노광 및 현상하여 상면은 전체 차폐하고, 저면에는 제2 회로층 패턴을 제작하여 제5 포토 레지스트층(703) 및 제6 포토 레지스트층(704)을 형성하고;
제2 회로를 전기 도금하되, 두께는 실제 필요에 따라 정의되고, 일반적으로 제6 포토 레지스트층의 두께보다 낮으며;
제5 포토 레지스트층 및 제6 포토 레지스트층을 제거하되, 일반적으로 스트리핑 방식을 사용할 수 있으며;
금속 시드층을 식각하여 외부에 노출된 제3 금속 시드층을 제거함으로써 제2 회로층(705)을 형성하고;
저면에 솔더 레지스트층(706)을 제작한다. 여기서, 솔더 레지스트층은 필요에 따라 제작 가능하다.
S700: 제1 회로층(503) 및 제2 회로층(705)의 표면을 처리하여 표면 처리층(707)을 형성한다. 항산화, 무전해 니켈 무전해 팔라듐 이머젼 금(electroless nickel electroless palladium immersion gold；ENEPIG), 주석 도금, 무전해 은 도금 등을 이용할 수 있으며; 표면 처리할 때 일반적으로 칩 영역의 윈도우 형성 위치를 차폐해야 한다.
S800: 도 18을 참조하면, 와이어 본딩하여 제2 전자소자의 단자(6021)와 제1 회로층(503)을 연결한다. 여기서 금 와이어 본딩, 구리 와이어 본딩 등을 선택할 수 있다.
S900: 보호 커버를 인가하되, 와이어 본딩 후 상면에 보호 커버(708)를 인가한다. 일부 실시예에서 광투과 유리 재질을 사용할 수 있는데, 이는 제2 전자소자가 센서 또는 LED 등 발광 소자를 구비할 때, 패키지체를 보호할 뿐만 아니라 센서, LED 등 작동에 영향 주지 않는다.
본 출원의 제1 측면의 실시예에 따른 혼합 임베디드 패키징 구조의 제작 방법은 임베디드 패키징과 WB 패키징을 결합하여 패키징하고자 하는 칩 등 컴포넌트에 대해 선택적으로 임베디드 패키징하거나 WB 패키징(와이어 본딩 가공)하는 방식이다. I/O 개수가 많은 칩인 경우, WB 패키징의 난이도 및 원가가 높으므로 임베디드 패키징 방식을 사용할 수 있으며; I/O 개수가 적은 칩인 경우, 임베디드 패키징 가공 주기가 길고, 원가가 높으므로 WB 방식을 사용할 수 있고; 특정 소자의 특별한 응용에 대하여, 예를 들어 LED, 포토 다이오드 등 광원의 발광 또는 수광 소자는 WB 방식을 통해 소자를 외부에 노출시킴으로써 광전 센싱을 구현할 수 있다. 이와 동시에, 본 출원의 기술적 방안 중의 WB 패키징 구조는, WB을 수행하고자 하는 칩 등 전자소자를 임베디드 칩 등 전자소자의 배면에 고정한 다음, 와이어 본딩하여 WB 칩 등 전자소자와 기판을 전기적으로 연결하는 구조이다. 이 구조는 WB 소자를 기판 표면에 실장한 후 와이어 본딩하는 전통적인 방식에 비해, 패키지체의 부피를 축소하고 패키지체의 고밀도 집적화, 소형화의 발전 요구를 만족할 수 있다.
일부 실시예에서, 제2 전자소자(602)의 단자판은 센서(6022)가 더 설치되고, 전자소자 조립체를 패키징 처리한 후 센서를 추가 노출시켜야 한다.
일부 실시예에서, 제1 절연층은 순수 수지, 또는 수지 및 유리 섬유를 포함하는 유기 절연 재료를 사용할 수 있다.
도 17을 참조하면, 본 출원의 다른 일 실시예에 따른 혼합 임베디드 패키징 구조의 제작 방법에서 처음 두 단계는 제1 실시예와 동일하며, 구체적으로 다음의 단계를 포함한다.
S100b: 제1 절연층(502), 제1 절연층(502)을 관통하는 도통 구리 포스트(501), 제1 절연층(502) 상에 형성된 칩 임베딩 캐비티(504) 및 도통 구리 포스트(501)와 전기적으로 연결되는 제1 회로층(503)을 포함하는 기판(500)을 제작한다.
S200b: 기판(500)의 저부에 지지부재(505)를 설치한다.
S300b: 추가로 도 19를 참조하면, 칩 임베딩 캐비티(504)와 대응하는 지지부재(505)의 내측에 제1 전자소자(601)를 미리 고정하고, 제1 전자소자(601)의 단자면(6011)은 지지부재를 향한다.
S400b: 추가로 도 20을 참조하면, 제1 전자소자(601)를 패키징하여 일부 제1 회로층(503) 및 제1 전자소자의 배면을 노출시킴으로써 제2 절연층을 형성한다. 여기서, 제2 절연층은 제1 전자소자의 배면에 적어도 2개의 윈도우를 형성하고; 본 실시예에서는 구체적으로 감광성 절연 재료를 사용하여 칩을 패키징하며, 감광성 절연 재료를 노광 및 현상하여 일부 제1 회로층 및 일부 제1 전자소자의 배면을 노출시킴으로써 제2 절연층(701)을 형성하고, 제2 절연층은 제1 전자소자의 배면에 2개의 윈도우인 윈도우(902) 및 윈도우 (903)를 각각 형성한다. 유의해야 할 것은, 윈도우의 개수는 2개에 제한되지 않고 복수개가 될 수 있으며, 실제 필요에 따라 정의될 수 있다. 본 실시예는 2개인 경우를 예로 설명한다. 물론 일반적인 비감광성 절연 재료를 사용하여 진공 프레싱, 라미네이팅, 도포 방식으로 패키징한 후 레이저, 플라즈마 식각 등 방식으로 절연 재료를 제거하여 윈도우를 형성할 수도 있고, 부분적으로 사출 성형하는 방식으로 패키징하고 윈도우를 형성하여 일부 단자를 노출시킬 수도 있다.
S500b: 추가로 도 21을 참조하면, 지지부재(505)를 제거하고, 기판의 저면에 무전해 구리 도금 또는 이온 스퍼터링 방식으로 제3 금속 시드층(702)을 제작할 수 있으며, 제3 금속 시드층은 Cu 또는 Ti+ Cu이다.
S600b: 추가로 도 22, 도 23 및 도 24를 참조하면, 기판(500)의 저부에 제2 회로층(705), 솔더 레지스트층(706)을 제작한다. 구체적으로,
필름 부착 또는 도포 방식으로 양면에 포토 레지스트 재료를 인가하며;
포토 레지스트 재료를 노광 및 현상하여 상면은 전체 차폐하고, 저면에는 제2 회로층 패턴을 제작하여 제5 포토 레지스트층(703) 및 제6 포토 레지스트층(704)을 형성하고;
제2 회로를 전기 도금하되, 두께는 실제 필요에 따라 정의되고, 일반적으로 제6 포토 레지스트층의 두께보다 낮으며;
제5 포토 레지스트층 및 제6 포토 레지스트층을 제거하되, 일반적으로 스트리핑 방식을 사용할 수 있으며;
저면에 솔더 레지스트층(706)을 제작한다.
S700b: 제1 회로층(503) 및 제2 회로층(705)의 표면을 처리하여 표면 처리층(707)을 형성한다. 즉, 양면에 선택적으로 표면 처리하여 표면 처리층(707)을 형성하는데, 항산화, 무전해 니켈 무전해 팔라듐 이머젼 금(electroless nickel electroless palladium immersion gold；ENEPIG), 주석 도금, 무전해 은 도금 등을 이용할 수 있으며; 표면 처리할 때 일반적으로 칩 영역의 윈도우 형성 위치를 차폐해야 한다.
S800b: 추가로 도 25를 참조하면, 제1 전자소자 배면의 제2 절연층의 윈도우 위치에 제2 전자소자(602)를 설치하되, 제2 전자소자의 단자면은 제1 전자소자(601)를 등진다. 구체적으로 제1 전자소자 배면의 제2 절연층의 각 윈도우 위치에 점성 물질(603)을 인가하여 제2 전자소자(602)를 각각 접착하고, 각 제2 전자소자(602)는 실제 필요에 따라 동일하거나 상이한 전자소자를 선택할 수 있으며, 본 실시예에서는 2개의 서로 다른 전자소자가 설치되는데, 하나는 LED 칩이고, 다른 하나는 포토 다이오드(PD)이며, 2개의 서로 다른 제2 전자소자의 배면은 점성 물질을 통해 제1 전자소자의 배면과 밀접하게 결합된다.
S900b: 와이어 본딩하여 제2 전자소자의 단자와 제1 회로층(503)을 연결한다.
S1000b: 보호 커버(708)를 인가한다.
도 26을 참조하면, 본 출원의 일 실시예는 혼합 임베디드 패키징 구조를 제공한다. 상기 구조는,
제1 절연층(502), 제1 절연층(502)을 관통하는 도통 구리 포스트(501), 제1 절연층(502) 상에 형성된 칩 임베딩 캐비티(504) 및 도통 구리 포스트(501)와 전기적으로 연결되는 제1 회로층(503)을 포함하는 기판;
단자면이 기판의 저면을 향하고, 칩 임베딩 캐비티(504)의 내부에 설치된 제1 전자소자(601);
단자면이 기판의 상면을 향하고, 제1 전자소자(601)의 배면에 설치된 제2 전자소자(602);
칩 임베딩 캐비티(504) 및 기판의 상층을 덮어 충진하고, 일부 제1 회로층(503), 및 일부 제2 전자소자(602) 또는 일부 제1 전자소자의 배면을 노출시키는 제2 절연층(503);
기판(500)의 저면에 설치되고, 도통 구리 포스트(501)와 제1 전자소자(601)의 단자(6011)를 전기적으로 연결하는 제2 회로층(705);
제1 회로층(503) 및 제2 전자소자(602)의 단자(6021)를 전기적으로 연결하는 도전 라인을 포함한다.
본 출원의 실시예에 따른 혼합 임베디드 패키징 구조는 임베디드 패키징과 WB 패키징을 결합하여 패키징하고자 하는 전자소자 등 컴포넌트에 대해 임베디드 패키징 또는 WB 패키징(와이어 본딩 가공)을 선택적으로 진행함으로써 생산 원가를 낮출 뿐만 아니라 가공 주기를 단축시킬 수 있고; 센서, 감광 소자(LED, PD 등)을 기판 내부에 집적하고 센서, 감광 소자를 외부에 노출시킴으로써 패키지체의 부피를 줄이는 동시에 센서, 감광 소자의 신호 송신/수신에 영향 주지 않으며; WB하고자 하는 제2 전자소자를 임베디드된 제1 전자소자의 배면에 고정한 후 와이어 본딩하여 제2 전자소자와 기판을 전기적으로 연결한다.
일부 실시예에서, 제2 전자소자(602)는 하나가 설치되며, 제2 절연층(503)은 칩 임베딩 캐비티(504) 및 기판의 상층을 덮어 충진하며, 일부 제1 회로층(503) 및 제2 전자소자(602)의 단자를 노출시킨다.
일부 실시예에서, 제2 전자소자(602)의 단자면에 센서가 더 설치되고, 제2 절연층(503)은 칩 임베딩 캐비티(504)와 기판의 상층을 덮어 충진하며, 일부 제1 회로층(503) 및 제2 전자소자(602)의 단자와 센서를 노출시킨다.
일부 실시예에서, 제2 금속 시드층(401) 및 제3 금속 시드층(702)을 더 포함하고, 제2 금속 시드층(401)은 도통 구리 포스트(501)와 제1 회로층(503) 사이에 설치되고, 제3 금속 시드층(702)은 도통 구리 포스트(501)와 제2 회로층(705) 사이에 설치된다.
일부 실시예에서, 추가로 도 27을 참조하면, 제2 전자소자(602)는 적어도 2개가 설치되고, 제2 절연층(503)은 칩 임베딩 캐비티(504) 및 기판의 상층을 덮어 충진하며, 일부 제1 회로층(503) 및 일부 제1 전자소자(601)의 배면을 노출시키고, 제2 절연층(503)은 제1 전자소자(601)의 배면에 적어도 2개의 윈도우를 형성하고, 각각의 제2 전자소자(602)는 대응되는 하나의 윈도우 내에 설치된다. WB을 진행하고자 하는 제2 전자소자는 필요에 따라 복수개가 설치될 수 있으며, 또한 각 전자소자의 유형은 임의로 조합가능한 바, 동일하거나 상이할 수 있으며 유연하게 설계 가능하다.
일부 실시예에서, 제2 전자소자(602)가 적어도 2개가 설치될 때, 적어도 2개의 제2 전자소자(602)는 동일하거나 상이한 전자 컴포넌트를 사용할 수 있다.
일부 실시예에서, 제2 전자소자는 점성 물질을 통해 제1 전자소자(601)의 배면에 설치된다.
일부 실시예에서, 적어도 제2 회로층(705)을 부분적으로 덮는 솔더 레지스트층(706)을 더 포함한다.
일부 실시예에서, 기판(500)의 상면에 설치되고 패키지체를 추가로 보호하는 보호 커버(708)를 더 포함한다. LED, PD 등 전자소자의 작동에 영향 주지 않기 위하여, 보호 커버는 유리 투광 커버, 비밀 투광 커버 등과 같은 투광 커버를 사용할 수도 있다.
이상 첨부 도면을 결부하여 본 출원의 바람직한 실시예를 상세하게 설명하였으나 본 출원은 상기 실시형태에 제한되지 않으며 본 기술분야의 기술자는 본 출원의 정신에 위배되지 않은 조건하에 여러가지 동등한 변형 또는 대체를 진행할 수 있으며 이러한 작업은 모두 본 출원의 청구범위에 속한다.

Claims (20)

  1. 제1 절연층, 상기 제1 절연층을 관통하는 도통 구리 포스트, 상기 제1 절연층 상에 형성된 칩 임베딩 캐비티 및 상기 도통 구리 포스트와 전기적으로 연결되는 제1 회로층을 포함하는 기판을 제작하는 단계;
    상기 기판의 저부에 전자소자 조립체를 미리 고정하도록 구성된 지지부재를 설치하는 단계;
    상기 칩 임베딩 캐비티와 대응하는 상기 지지부재 내측에 상기 전자소자 조립체를 미리 고정하는 단계, -상기 전자소자 조립체는 제1 전자소자 및 제2 전자소자를 포함하고, 상기 제2 전자소자는 상기 제1 전자소자의 배면에 설치되며, 상기 제1 전자소자의 단자면은 상기 지지부재를 향하고, 상기 제2 전자소자의 단자면은 상기 제1 전자소자를 등짐-;
    상기 전자소자 조립체를 패키징하여 일부 상기 제1 회로층 및 제2 전자소자의 단자를 노출시켜 제2 절연층을 형성하는 단계;
    상기 지지부재를 제거하는 단계;
    상기 기판의 저부에 제2 회로층을 제작하는 단계;
    와이어 본딩하여 상기 제2 전자소자의 단자와 상기 제1 회로층을 연결하는 단계를 포함하는 것을 특징으로 하는 혼합 임베디드 패키징 구조의 제작 방법.
  2. 청구항 1에 있어서,
    상기 제2 회로층을 제작한 후에,
    상기 기판의 저부 및 적어도 상기 제2 회로층의 표면의 일부에 솔더 레지스트층을 제작하는 단계;
    상기 제1 회로층 및 상기 제2 회로층의 표면을 처리하여 표면 처리층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 혼합 임베디드 패키징 구조의 제작 방법.
  3. 청구항 1에 있어서,
    상기 기판의 상면에 보호 커버를 인가하는 단계를 더 포함하는 것을 특징으로 하는 혼합 임베디드 패키징 구조의 제작 방법.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 기판을 제작하는 구체적인 단계는,
    아래에서 위로 순차적으로 코어층, 제1 금속층, 제2 금속층, 식각 배리어층 및 제1 금속 시드층을 포함하는 적재판을 준비하는 단계;
    상기 제1 금속 시드층의 표면에 도통 구리 포스트 윈도우 및 희생 구리 포스트 윈도우가 설치된 제1 포토 레지스트층을 제작하는 단계;
    상기 도통 구리 포스트 윈도우 및 희생 구리 포스트 윈도우의 위치에 도통 구리 포스트 및 희생 구리 포스트를 각각 제작하는 단계;
    상기 제1 포토 레지스트층을 제거하는 단계;
    절연층을 라미네이팅하고, 구리 포스트를 덮으며, 절연층을 감축하여 상기 도통 구리 포스트 및 상기 희생 구리 포스트의 단부를 노출시킴으로써 상기 제1 절연층을 형성하는 단계;
    구리 포스트가 노출된 표면에 제2 금속 시드층을 제작하는 단계;
    상기 제2 금속 시드층의 표면에 포토 레지스트 재료를 인가한 후, 포토 레지스트 재료를 노광 및 현상하여 제1 회로층 패턴을 제작함으로써 제2 포토 레지스트층을 형성하는 단계;
    회로를 전기 도금하고, 제2 포토 레지스트층 및 외부에 노출된 제2 금속 시드층을 제거하여 상기 제1 회로층을 형성하는 단계;
    상기 제1 금속층과 상기 제2 금속층 사이를 분리하는 단계;
    상기 제2 금속층, 식각 배리어층 및 제1 금속 시드층을 제거하는 단계;
    양면에 포토 레지스트 재료를 인가한 후, 포토 레지스트 재료를 노광 및 현상하여 상기 제1 회로층 및 상기 도통 구리 포스트를 덮고 상기 희생 구리 포스트를 노출시키는 단계;
    상기 희생 구리 포스트를 제거하여 상기 칩 임베딩 캐비티를 형성하는 단계를 포함하는 것을 특징으로 하는 혼합 임베디드 패키징 구조의 제작 방법.
  5. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 제1 전자소자와 상기 제2 전자소자 사이는 점성 물질을 통해 연결되는 것을 특징으로 하는 혼합 임베디드 패키징 구조의 제작 방법.
  6. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 제2 전자소자의 단자판에 센서가 더 설치되는 것을 특징으로 하는 혼합 임베디드 패키징 구조의 제작 방법.
  7. 청구항 6에 있어서,
    상기 전자소자 조립체를 패키징하여 일부 상기 제1 회로층 및 제2 전자소자의 단자를 노출시켜 제2 절연층을 형성하는 구체적인 단계는,
    절연 재료를 사용하여 전자소자를 패키징하고;
    절연 재료를 처리하여 일부 상기 제1 회로층, 상기 제2 전자소자의 단자 및 상기 센서를 노출시켜 제2 절연층을 형성하는 것을 특징으로 하는 혼합 임베디드 패키징 구조의 제작 방법.
  8. 청구항 7에 있어서,
    상기 제2 절연층에 사용되는 절연 재료는 감광성 절연 재료이며, 감광성 절연 재료를 노광 및 현상 처리하여 일부 상기 제1 회로층, 상기 제2 전자소자의 단자 및 상기 센서를 노출시켜 제2 절연층을 형성하는 것을 특징으로 하는 혼합 임베디드 패키징 구조의 제작 방법.
  9. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 기판의 저부에 제2 회로층을 제작하는 구체적인 단계는,
    상기 기판의 저면에 제3 금속 시드층을 제작하고;
    필름 부착 또는 도포 방식으로 양면에 포토 레지스트 재료를 인가하며;
    포토 레지스트 재료를 노광 및 현상하여 상면은 전체 차폐하고, 저면에는 제2 회로층 패턴을 제작하여 제5 포토 레지스트층 및 제6 포토 레지스트층을 형성하고;
    제2 회로를 전기 도금하며;
    제5 포토 레지스트층 및 제6 포토 레지스트층을 제거하고;
    금속 시드층을 식각하여 외부에 노출된 상기 제3 금속 시드층을 제거함으로써 제2 회로층을 형성하는 것을 특징으로 하는 혼합 임베디드 패키징 구조의 제작 방법.
  10. 청구항 4에 있어서,
    상기 제1 절연층은 순수 수지, 또는 수지 및 유리 섬유를 포함하는 유기 절연 재료인 것을 특징으로 하는 혼합 임베디드 패키징 구조의 제작 방법.
  11. 제1 절연층, 상기 제1 절연층을 관통하는 도통 구리 포스트, 상기 제1 절연층 상에 형성된 칩 임베딩 캐비티 및 상기 도통 구리 포스트와 전기적으로 연결되는 제1 회로층을 포함하는 기판을 제작하는 단계;
    상기 기판의 저부에 지지부재를 설치하는 단계;
    단자면이 상기 지지부재를 향하는 제1 전자소자 조립체를 상기 칩 임베딩 캐비티와 대응하는 상기 지지부재 내측에 미리 고정하는 단계;
    상기 제1 전자소자를 패키징하여 일부 상기 제1 회로층 및 제1 전자소자의 배면을 노출시켜 제2 절연층을 형성하는 단계, -여기서, 상기 제2 절연층은 상기 제1 전자소자의 배면에 적어도 2개의 윈도우를 형성함-;
    상기 지지부재를 제거하는 단계;
    상기 기판의 저부에 제2 회로층을 제작하는 단계;
    상기 제1 전자소자의 배면, 상기 제2 절연층의 상기 윈도우 위치에 제2 전자소자를 형성하는 단계, -상기 제2 전자소자의 단자면은 상기 제1 전자소자와 등짐-;
    와이어 본딩하여 상기 제2 전자소자의 단자와 상기 제1 회로층을 연결하는 단계를 포함하는 것을 특징으로 하는 혼합 임베디드 패키징 구조의 제작 방법.
  12. 제1 절연층, 상기 제1 절연층을 관통하는 도통 구리 포스트, 상기 제1 절연층 상에 형성된 칩 임베딩 캐비티 및 상기 도통 구리 포스트와 전기적으로 연결되는 제1 회로층을 포함하는 기판;
    상기 칩 임베딩 캐비티의 내부에 설치되고, 단자면이 기판의 저면을 향하는 제1 전자소자;
    상기 제1 전자소자의 배면에 설치되고, 단자면이 기판의 상면을 향하는 제2 전자소자;
    상기 칩 임베딩 캐비티 및 상기 기판의 상층을 덮어 충진하고, 일부 상기 제1 회로층, 및 일부 상기 제2 전자소자 또는 일부 제1 전자소자의 배면을 노출시키는 제2 절연층;
    상기 기판의 저면에 설치되고, 상기 도통 구리 포스트와 상기 제1 전자소자의 단자를 전기적으로 연결하는 제2 회로층;
    상기 제1 회로층과 상기 제2 전자소자의 단자를 전기적으로 연결하는 도전 라인을 포함하는 것을 특징으로 하는 혼합 임베디드 패키징 구조.
  13. 청구항 12에 있어서,
    상기 제2 전자소자는 하나가 설치되고, 상기 제2 절연층은 상기 칩 임베딩 캐비티와 상기 기판의 상층을 덮어 충진하고, 일부 상기 제1 회로층 및 상기 제2 전자소자의 단자를 노출시키는 것을 특징으로 하는 혼합 임베디드 패키징 구조.
  14. 청구항 13에 있어서,
    상기 제2 전자소자의 단자면에 센서가 더 설치되고, 상기 제2 절연층은 상기 칩 임베딩 캐비티와 상기 기판의 상층을 덮어 충진하고, 일부 상기 제1 회로층 및 상기 제2 전자소자의 단자와 상기 센서를 노출시키는 것을 특징으로 하는 혼합 임베디드 패키징 구조.
  15. 청구항 12에 있어서,
    상기 제2 전자소자는 적어도 2개가 설치되고, 상기 제2 절연층은 상기 칩 임베딩 캐비티와 상기 기판의 상층을 덮어 충진하고, 일부 상기 제1 회로층 및 일부 상기 제1 전자소자의 배면을 노출시키고, 상기 제2 절연층은 제1 전자소자의 배면에 적어도 2개의 윈도우를 형성하며, 각 상기 제2 전자소자는 하나의 윈도우 내에 대응되게 설치되는 것을 특징으로 하는 혼합 임베디드 패키징 구조.
  16. 청구항 15에 있어서,
    상기 제2 전자소자는 적어도 2개가 설치되고, 상기 적어도 2개의 상기 제2 전자소자는 동일한 전자소자 또는 상이한 전자소자를 사용하는 것을 특징으로 하는 혼합 임베디드 패키징 구조.
  17. 청구항 12에 있어서,
    상기 제2 전자소자는 점성 물질을 통해 상기 제1 전자소자의 배면에 설치되는 것을 특징으로 하는 혼합 임베디드 패키징 구조.
  18. 청구하 12에 있어서,
    적어도 상기 제2 회로층을 부분적으로 덮는 솔더 레지스트층을 더 포함하는 것을 특징으로 하는 혼합 임베디드 패키징 구조.
  19. 청구항 12에 있어서,
    상기 기판의 상면에 설치된 보호 커버를 더 포함하는 것을 특징으로 하는 혼합 임베디드 패키징 구조.
  20. 청구항 19에 있어서,
    상기 보호 커버는 투광 커버를 사용하는 것을 특징으로 하는 혼합 임베디드 패키징 구조.
KR1020220073642A 2021-08-10 2022-06-16 혼합 임베디드 패키징 구조 및 그 제작 방법 KR20230024196A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202110914695.4A CN113808954A (zh) 2021-08-10 2021-08-10 混合嵌埋封装结构及其制作方法
CN202110914695.4 2021-08-10

Publications (1)

Publication Number Publication Date
KR20230024196A true KR20230024196A (ko) 2023-02-20

Family

ID=78942999

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220073642A KR20230024196A (ko) 2021-08-10 2022-06-16 혼합 임베디드 패키징 구조 및 그 제작 방법

Country Status (4)

Country Link
US (1) US20230052065A1 (ko)
JP (1) JP7324905B2 (ko)
KR (1) KR20230024196A (ko)
CN (1) CN113808954A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114980499A (zh) * 2022-05-19 2022-08-30 维沃移动通信有限公司 封装结构、封装结构的封装方法以及电子设备
CN115458474B (zh) * 2022-11-10 2023-03-28 合肥晶合集成电路股份有限公司 半导体结构的制作方法以及半导体结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4285966B2 (ja) * 2002-09-27 2009-06-24 三洋電機株式会社 カメラモジュール
JP2005252183A (ja) * 2004-03-08 2005-09-15 Sony Corp 固体撮像素子及びその製造方法
JP5100081B2 (ja) * 2006-10-20 2012-12-19 新光電気工業株式会社 電子部品搭載多層配線基板及びその製造方法
KR20110054348A (ko) * 2009-11-17 2011-05-25 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
US8866287B2 (en) * 2012-09-29 2014-10-21 Intel Corporation Embedded structures for package-on-package architecture

Also Published As

Publication number Publication date
CN113808954A (zh) 2021-12-17
JP2023025665A (ja) 2023-02-22
JP7324905B2 (ja) 2023-08-10
TW202322224A (zh) 2023-06-01
US20230052065A1 (en) 2023-02-16

Similar Documents

Publication Publication Date Title
KR20230024196A (ko) 혼합 임베디드 패키징 구조 및 그 제작 방법
KR101435092B1 (ko) 광전기 혼재 기판
TWI235622B (en) Semiconductor device and method for making same
US20060198570A1 (en) Hybrid module and production method for same, and hybrid circuit device
CN101804959A (zh) 半导体封装及其制造方法
JP2008092417A (ja) 半導体撮像素子およびその製造方法並びに半導体撮像装置および半導体撮像モジュール
JP2009064839A (ja) 光学デバイス及びその製造方法
JPH07201902A (ja) マンドレルで製造した相互接続デカールを有するマルチチップモジュール
CN102119588A (zh) 元器件内置模块的制造方法及元器件内置模块
KR100611291B1 (ko) 회로 장치, 회로 모듈 및 회로 장치의 제조 방법
TWI384602B (zh) 嵌埋有感光半導體晶片之封裝基板及其製法
CN109872986A (zh) 光学传感器的封装结构及光学传感器的封装方法
JP2009272512A (ja) 半導体装置の製造方法
US20070206455A1 (en) Optical device and method for manufacturing the same
CN105810705B (zh) 高像素影像传感芯片的封装结构及其制作方法
CN112188731B (zh) 内埋式元件结构及其制造方法
KR20160085120A (ko) 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
CN111443440A (zh) 光器件结构及其制作方法
TW200830498A (en) Manufacturing method for integrating passive component within substrate
KR100808644B1 (ko) 표면 실장형 발광 다이오드 램프 및 그 제조 방법
CN110504225A (zh) 光学传输/接收电路
TWI838755B (zh) 混合嵌埋封裝結構及其製作方法
CN110571229A (zh) 一种埋入式光感模组及其制造方法
KR20080082365A (ko) 금속 코어를 사용한 ｐｃｂ, 그 제조방법 및 반도체 패키지제조방법
US20230213715A1 (en) Technologies for Increased Volumetric and Functional Efficiencies of Optical Packages

Legal Events

Date Code Title Description
E902 Notification of reason for refusal