JPH07201902A - マンドレルで製造した相互接続デカールを有するマルチチップモジュール - Google Patents

マンドレルで製造した相互接続デカールを有するマルチチップモジュール

Info

Publication number
JPH07201902A
JPH07201902A JP6251993A JP25199394A JPH07201902A JP H07201902 A JPH07201902 A JP H07201902A JP 6251993 A JP6251993 A JP 6251993A JP 25199394 A JP25199394 A JP 25199394A JP H07201902 A JPH07201902 A JP H07201902A
Authority
JP
Japan
Prior art keywords
decal
chip
pad
pads
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6251993A
Other languages
English (en)
Other versions
JP3069010B2 (ja
Inventor
Dennis F Elwell
デニス・エフ・エルウエル
William R Crumly
ウイリアム・アール・クルムリー
Harold C Bowers
ハロルド・シー・ボワーズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Raytheon Co
Original Assignee
Hughes Aircraft Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hughes Aircraft Co filed Critical Hughes Aircraft Co
Publication of JPH07201902A publication Critical patent/JPH07201902A/ja
Application granted granted Critical
Publication of JP3069010B2 publication Critical patent/JP3069010B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • H01L2224/48991—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids being formed on the semiconductor or solid-state body to be connected
    • H01L2224/48992—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • H01L2224/48996—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/48997—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H01L2224/85207—Thermosonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4084—Through-connections; Vertical interconnect access [VIA] connections by deforming at least one of the conductive layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 本発明は、微細なピッチを有する集積回路チ
ップと多層低温共焼成セラミックモジュールの粗いピッ
チのＬＴＣＣパッドを確実に容易に接続することのでき
るマルチチップ集積回路装置の製造方法を提供すること
を目的とする。 【構成】 １次相互接続デカールパッド55および２次相
互接続デカールパッド50にそれぞれ接続された導電体ト
レース46のパターンを有している相互接続デカール57を
形成し、複数のチップパッド60をそれぞれ支持している
複数の集積回路チップ62を供給し、ワイヤボンド68等に
より１次デカールパッド55の選択された１つにチップパ
ッド60を接続し、ＬＴＣＣパッド70に２次デカールパッ
ド50を接続し、基板58にチップ62およびデカール57を接
続することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マルチチップ集積回路
モジュール装置に関し、特に、集積回路チップの微細な
ピッチのパッドを相互接続基板の粗いピッチのパッドに
結合させる改善された装置に関する。
【０００２】
【従来の技術】多くのタイプの電子装置は、互いに相互
接続され、単一のパッケージあるいはモジュールに組立
てられる多数の集積回路チップを使用する。これらのマ
ルチチップモジュールは、０．００４インチのピッチ
（例えば、中央と中央の間の間隔）の周辺に位置された
入力出力コンタクトを有する典型的に０．５×０．５イ
ンチの大きさの半導体装置を使用する。このピッチは、
接続線および線の間の０．００２インチの間隔の使用を
必要とする。最も一般的に、これらのマルチチップモジ
ュールは、様々なチップコンタクトと相互接続するよう
に導電体トレースを形成する薄膜処理を使用する多層ポ
リイミド誘電体基板上に取り付けられる。多層誘電体基
板は、様々なタイプの半導体処理のために初めに開発さ
れた技術を使用している。それらは微細なピッチトレー
スで形成されるが、製造に時間および費用がかかる。
【０００３】低温共焼成セラミック（ＬＴＣＣ）と呼ば
れる異なる低コストな技術は、多層電子パッケージ用の
多層相互接続回路を形成するために開発されている。Ｌ
ＴＣＣ技術は、導電性回路トレースおよびＬＴＣＣモジ
ュールの多くの層の間にわたる相互接続を供給するため
に圧膜技術によって処理されたセラミックテープの多重
の層を使用する。ＬＴＣＣモジュールは低コストで大量
生産が可能であるが、比較的粗いピッチの相互接続トレ
ースおよびバイア孔の積層を必要とする。ＬＴＣＣ処理
において、金属被覆は約０．０１６インチに導体および
接続素子のピッチを制限する圧膜技術を使用して形成さ
れる。非常に微細なピッチを有するＬＴＣＣモジュール
を得ようとする企図は、生産を大いに低下させる。一般
に、この多層基板の多数の層が使用されることができる
ので、粗いピッチの要求はＬＴＣＣ処理の主なハンディ
キャップではない。しかしながら、微細なピッチの線あ
るいは接続はＬＴＣＣモジュールにおいて形成されず、
１組の微細なピッチの周辺コンタクトを有する集積回路
チップは多層ＬＴＣＣモジュールの上部層に取り付けま
たは適応されることができない。ＬＴＣＣモジュールの
さらに広い間隔のパッドに集積回路チップの周辺接触パ
ッドを直接接続する配置は、モジュールの過大な面積を
必要とし、したがってモジュールの表面上に互いに接近
した間隔で複数の集積回路チップを配置することを妨げ
る。
【０００４】集積回路チップが取り付けられているＬＴ
ＣＣモジュールの表面上に直接薄膜型の相互接続回路を
形成する試みが従来行われていた。ＬＴＣＣモジュール
への直接的な半導体処理技術の適用は困難であり、時間
および費用がかかる手順を必要とする。一般に、このよ
うな回路の試験は、全体のパッケージが組立てられた後
にのみ実行されることができるので、部分的な組立ての
不適切さが早期段階では検出されないために高いコスト
および故障を生じる。
【０００５】
【発明が解決しようとする課題】パッケージ用のセラミ
ック基板と薄膜技術との組合せは、精密でない寸法への
半導体技術の簡単な拡張部分として認められる。実際
に、ガラスセラミック（ＬＴＣＣ）と薄膜技術との組合
せにおいて臨界的な要求が存在する。これらは、歪んだ
焼結されたセラミックパターンへのフォトリソグラフパ
ターンの整合、セラミック表面の表面の粗さおよび非一
様性、基板の全体面積にわたる欠陥のない配線の必要
性、非常に厚い導体を必要とする比較的高い電流、およ
び様々な相互接続機能のために必要とされる多重冶金を
含む。それ故、本発明の目的は、上記された問題の発生
を防止あるいは最小化するマルチチップモジュールを提
供することである。
【０００６】
【課題を解決するための手段】本発明の原理の実行にお
いて、好ましい実施例によれば、多重チップ集積回路装
置は、複数のＬＴＣＣパッドを有する低温共焼成セラミ
ック多層基板を形成し、導電体トレースのパターンを有
し、１次相互接続デカールおよび２次相互接続デカール
にそれぞれ接続される相互接続デカールを形成し、複数
のチップパッドをそれぞれ有する複数の集積回路チップ
を供給し、１次デカールパッドの選択された１つにチッ
プパッドを接続し、ＬＴＣＣパッドに２次デカールパッ
ドを接続し、基板上にチップおよびデカールを取り付け
ることによって形成される。その代りに、デカールは最
初にＬＴＣＣおよびチップに接続され、次にデカールに
接続される。本発明の好ましい実施例の１つの特徴によ
れば、デカールは基板から独立して形成され、マンドレ
ル上に別々に付加的に形成されることが好ましい。相互
接続デカールの１以上の層は、半導体チップを有するＬ
ＴＣＣモジュール表面のカバー範囲の密度を増加させる
ために使用されることができる。チップからデカールへ
の接続がチップの下に導かれている「ファンイン」の配
置から顕著な効果が得られる。
【０００７】
【実施例】多重チップモジュールは、互いにあるいは別
のモジュールまたは別の外部回路に相互接続された高密
集積回路チップの組立体である。一般に、本発明の例示
的な実施例によれば、安価な多層低温共焼成セラミック
モジュールは１つのチップを別のチップに接続する回路
を提供する。複数のＬＴＣＣ層上にチップ相互接続回路
を形成することにより、チップは多重チップの非常に望
ましい高密パッケージを行うために互いに接近して位置
される。本発明の開示された実施例によれば、独立して
形成されたデカールの１つ以上の層は、微細なピッチの
チップパッドを粗いピッチのＬＴＣＣパッドに電気的に
接続する。
【０００８】図１の概略図は、バイア孔14によって相互
接続される接続回路トレース12の一部分を示している層
10a 乃至10f を有し、表面取り付け接続パッド16を有し
ている多重層低温共焼成セラミック相互接続モジュール
（ＬＴＣＣ）10の一部分である。多層ＬＴＣＣモジュー
ル内のこれらの素子が、モジュール中に形成された回
路、バイア孔およびパッドの相互接続層の単に簡単化さ
れた代表であることは理解されるであろう。18a 、20a
、22a および24a で一般的に示された複数の周辺に配
置されたコンタクトパッドをそれぞれ有している複数の
集積回路チップ18、20、22および24は、ＬＴＣＣモジュ
ール10の上部層10a の上部表面のパッドに接続するため
に薄く柔軟なデカール26上に取り付けられている。デカ
ールは特に以下に説明されるように接着剤によってＬＴ
ＣＣモジュールの上部表面にしっかりと取り付けられ、
集積回路チップ24の４つの周辺接触パッド24a のそれぞ
れ１つに一般的に34で示されたワイヤボンドによって接
続されている26、28、30および34で示された多数のデカ
ールパッドを含む。デカールパッド26乃至32の４つが詳
細に示されているが、実際の実施において、デカールは
その上に取り付けられた各集積回路チップの各周辺接触
パッドに対してそのような１つのパッドを有する。１次
相互接続デカールパッドと呼ばれている各デカールパッ
ド26乃至32は、ＬＴＣＣモジュールの上部層10a の上部
表面上に形成されたＬＴＣＣパッド35、36、37および38
のそれぞれ１つと接触しているデカールの下部表面から
突出する複数の電気接触バンプあるいは突出部分（２次
相互接続デカールパッド）（図１には示されていない）
のそれぞれ１つにデカールにおいて形成された回路トレ
ース（図１には示されていない）によって接続されてい
る。このように、接続線34を通るＬＴＣＣパッドからの
導電通路と、デカール回路トレースを通る１次デカール
パッド26乃至32と、ＬＴＣＣモジュールの表面上あるい
は種々の層内の回路およびバイア孔によるＬＴＣＣパッ
ド35乃至38への２次相互接続デカールパッド（バンプ）
とが存在している。この導電性の通路は、チップ62のパ
ッド60、接続ワイヤ68、１次デカールパッド55、デカー
ル回路トレース46、２次デカールパッド（バンプ）50お
よびＬＴＣＣパッド70として図３において断面図で示さ
れている。
【０００９】デカール26は、その上に形成された１次お
よび２次相互接続デカール導電性パッドを有している導
電性回路トレースのパターンを支持している接着剤クラ
ッド誘電体（カプトンあるいはその他のポリイミド）の
ような基板の薄い柔軟性のある多層シートである。実際
に、１実施例における１次デカールパッド（図３参照）
はデカール回路トレース46の端部55によって形成され、
デカールの誘電体基板14における穴54を通ってアクセス
可能であり、２次相互接続デカールパッド50はデカール
の反対側の表面から伸びている突出した構造すなわちバ
ンプとして形成されている。一般に、図３に示されるよ
うに、「窓」あるいは開口部は改善された熱伝達用に１
つ以上のチップに対して設けられているが、デカールは
ＬＴＣＣ基板の全表面を覆っている。
【００１０】デカールの製造方法の１実施例において、
例えばステンレス鋼のような導電性材料のシートである
マンドレル40（図２のａ参照）は凹部44が形成され、銅
の薄いレリーズ層42（図２のｂ参照）で被覆される。銅
のレリーズ層42上には非導電性フォトレジスト材料45
（図２のｃ参照）のパターンが付着され、マンドレルの
レジスト材料45および銅のレリーズ層42を含むの全体の
装置は例えば銅で形成されている導電体トレース46を電
気メッキするために電解バス中に浸積される。トレース
46は、トレース46の１次相互接続デカールパッドを形成
する第１の端部55と、接続トレース46（図２のｄ参照）
の２次相互接続デカールパッドを形成する突出した構造
すなわちバンプ50とを有する。その後、１つ以上の穴54
が予め開けられているカプトンポリイミド52のような接
着剤クラッド誘電体の形態の誘電体基板は、電気メッキ
されたトレース46に積層される。穴54は、相互接続導電
体トレース46の端部部分と一致するように位置される。
必要あるいは所望である場合、突出した構造あるいはバ
ンプ50の内部はバンプを安定させ、強化するために誘電
体基板52の付着の前にエポキシ56で満たされる。マンド
レルはデカールから除去され、銅のレリーズ層42は適切
なエッチングバスによって除去される。完成したデカー
ルは（デカールの一部のみを示している）図２のｅにお
いて見られる。このように、デカールはトレース46のよ
うな多数の導電体トレースのパターンを支持する薄い柔
軟性のある誘電体シートを具備し、その１端部に１次デ
カールパッドと、（その場合に基板の穴54において露出
されているトレース46の端部に形成される）バンプ50に
よって画定された突出した構造によって形成される２次
デカールパッドとをそれぞれ有する。全体の厚さが約
２．０ミルのバンプを含んでいないデカールがその反対
の端部に相互接続パッドをそれぞれ有している多数の導
電体トレース46のパターンで形成されていることは理解
されるであろう。記載された付加的な電気メッキ処理
は、デカールが形成される多くの既知の薄膜リソグラフ
処理の１つにすぎない。
【００１１】図３は、ＬＴＣＣモジュール58上に取り付
けられ、ＬＴＣＣモジュール58にチップ62上のパッド60
を相互接続させるように構成され、配置されている図２
のｅに示されたデカールの部分的断面を示す。デカール
基板52は、導電体トレース46に固定されたカプトンポリ
イミド64の層および接着剤層66を含む。接続ワイヤ68は
１端部でチップパッド60に結合され、他方の端部で基板
の穴54を通って露出されている導体46の一部分によって
形成された１次デカール接続パッド55に結合される。２
次デカールパッドを形成するデカールの突出した構造あ
るいはバンプ50は、ＬＴＣＣモジュール58の上部表面に
形成されたＬＴＣＣ接続パッド70上に直接位置される。
デカールは、非導電性エポキシ接着剤72によってＬＴＣ
Ｃの上部表面に固定される。導電性接着剤74は、デカー
ルバンプ50をＬＴＣＣパッド70に電気的および機械的に
接続し、固定する。別の組立て工程は、先ずデカールを
ＬＴＣＣ基板に固定し、次にチップをデカールに取り付
けることである。
【００１２】図４は、チップパッド60a 、60b 、60c お
よび60d を有するチップが取り付けられているＬＴＣＣ
モジュール58の上部表面の一部の平面図であり、チップ
がその周辺に位置された接続パッドを有することは容易
に理解されるであろう。チップパッド60a は、突出した
構造あるいは凹部50a が形成されている他方の端部でト
レース46a の端部55a に結合ワイヤ68によって接続され
る。デカールの接着剤クラッドポリイミドカプトン基板
は、図面の明瞭化のために図４には示されていない。
【００１３】付加的なチップパッド60b 、60c および60
d はデカール導電体トレース46b 、46c および46d の１
次デカールパッド55b 、55c 、55d にワイヤ68b 、68c
、68d によって接続され、それらの導電トレースは図
示されたようにＬ形構造で延在し、２次デカールパッド
あるいはバンプ50b 、50c および50d においてそれぞれ
終端する直角端部部分47b 、47c および47c を有する。
これらのバンプは、それぞれ付加的なＬＴＣＣモジュー
ル表面取り付けパッド70b 、70c および70d 上に位置さ
れ、電気的に接続される。
【００１４】チップパッドは共に接近しており、これら
のパッドは約０．００４インチのピッチを有する。導電
体トレース46は、チップパッドと同様に微細なピッチを
有する。しかしながら、ＬＴＣＣパッド70は側面が０．
００８インチであり、０．００８インチだけ間隔が隔て
られている。それ故、デカール上の導電体トレース46の
パターンは、粗いピッチのＬＴＣＣパッドと一致する位
置にデカール導電体の２次デカールパッド50の全てを位
置させる図４に示された例示的な構成のような適切な構
成が設けられている。このように簡単で、安価な独立し
て形成された柔軟性のあるデカールによって、微細なピ
ッチのチップパッドは粗いピッチのＬＴＣＣパッドに容
易に電気的に接続される。
【００１５】図５は、デカール導電体トレースと第１お
よび２次デカールパッドとの平面パターンを形成する多
くの別の配置の１つである。すなわち、図５に示される
ように、集積回路チップ75は複数の周辺に配置された接
触パッドを形成されており、その一部が全体を76で示さ
れており、デカール80上のトレース78a 、78b 、78cお
よび78d のような導電体トレースにそれぞれ接続され
る。第１のワイヤ結合（例えば、ボール結合、ウェッジ
結合等）されたワイヤ82a は、第１のチップパッドから
デカールトレース78a の１次デカールパッド84a に接続
される。デカールトレース78a は、図３の導体46のバン
プ50に対応しているその下部表面上のバンプあるいは突
出した構造86a を含む。デカールパッドおよび導電体ト
レースは、図３に示された高さの構成を有する。同様に
付加的なワイヤ82b 、82c および82d はデカール導体78
b 、78c および78d 上の１次パッドに接続され、それぞ
れ導体78a に関して記載されたようにその下部表面上の
突出した構造あるいはバンプが設けられている。導体78
上の各突出した構造あるいはバンプは、チップおよびデ
カールが取り付けられているＬＴＣＣモジュールの上部
表面上のＬＴＣＣパッドと電気的に接触している。さら
に、図５は、上記された方法におけるデカルプロジェク
タと１次および２次デカールパッドとボール結合ワイヤ
をデカールの配置によって周辺チップパッド88の第２の
グループに接続された第２のデカール86を示す。デカー
ル80および86は、全体のＬＴＣＣ基板を被覆する単一体
のデカールの一体部分であってもよい。
【００１６】図３、４および５に示された配置は、粗い
ピッチのＬＴＣＣモジュールパッドへの微細なピッチの
回路チップパッドの簡単で安価で効果的な接続を可能に
する。チップパッドおよび接続ワイヤは近接して間隔を
隔てられており、それほど近接した間隔ではないＬＴＣ
Ｃパッドに接続される。さらに、相互接続は、ＬＴＣＣ
モジュールが独立して形成されている簡単で比較的安価
なデカールによって達成される。しかしながら、図４お
よび図５の両方の配置において、比較的大きなモジュー
ル表面積が集積回路チップパッドとデカール１次および
２次接続パッドとの間の接続のために使用される。これ
は、チップが望ましいように互いに接近してＬＴＣＣモ
ジュールの表面に取り付けられることを妨げる。
【００１７】表面積の使用を最小にする接続デカールの
別の配置は図６に示されており、それはデカールの２つ
の層の使用を示している。デカールの多層の使用は、Ｌ
ＴＣＣモジュールの表面積をあまり必要としない方法で
接続が行われることを可能にし、それによってチップが
互い接近して位置されることを可能にする。図６の配置
において、図３乃至５の同様の部分に対応している部分
は、図６の素子を示すために使用される符号の前に１を
付けた同様の参照符号によって示されている。低温共焼
成セラミック多層モジュール158 は、導電体トレース14
6 を有している第１のデカール層157 へボール結合ワイ
ヤ169 によって接続されたパッド160 を有しているチッ
プ162 を取り付けられ、導電体トレース146 を支持する
カプトン／接着剤基板152 はその穴154 を通って露出さ
れた１次デカールパッド155 を備えている。トレース14
6 の別の端部に形成された突出した構造あるいは接続バ
ンプ150 は、例えば銀エポキシ174 のような導電性接着
剤によって、穴154aを有している接着剤クラッドカプト
ン基板152a（カプトンおよび接着剤の層を含んでいる）
を含んでいる第２の同様のデカール層157aの導電体トレ
ース146aの一部分155aに接続される。第１のデカール層
157 は、間に挟まれた非導電性接着剤層172によって第
２のデカール層157aに固定される。第２のデカール層の
導体146aのバンプ150aは、ＬＴＣＣ158 の上部表面上の
接触パッド170 への接続のためにデカールから下方に突
出する。第２のデカール層のバンプ150aは第１のデカー
ル層のバンプ150 よりチップ162 に接近して位置されて
おり、それによって水平面積を小さく保持する。第２の
デカール層157aは、非導電性接着剤172aの層によってＬ
ＴＣＣモジュールに固定される。
【００１８】図７および８の平面図に示されたような配
置は、あまり表面積を使用しないデカールへのチップの
接続を可能にする。図７は、第１のデカール層157 、特
にその１次接続パッド155 へのチップ162 およびその周
辺パッド160 の接続を示す。デカールパッド155 は、デ
カール導電体トレースによって１次接続パッド155 に隣
接して位置されているデカールバンプ150 に接続され
る。
【００１９】１組の周辺パッド160xを有する同様の隣接
チップ162xはボール結合ワイヤによって第１のデカール
層の１次接触パッド155xに接続されており、このパッド
155xはデカール導体によって隣接する２次デカールパッ
ド150xに接続される。各チップ上の他のパッドも同様に
接続される。第１のデカール層のバンプ150 および150x
は、図８に示された155aおよび155yのような１次接続パ
ッドへの接続のために図６に示されたように下方に突出
する。第２のデカール層157aにおけるパッド155aは、第
２の層におけるデカール導体146eによって第２の層の下
方に突出したバンプ150eに接続され、ＬＴＣＣパッド17
0 に接続される。同様に、第１の層のバンプ150x（図７
参照）は第２の層の導体146fの１次接触パッド155yに接
続され、第２の層の２次接触パッドあるいはバンプ150d
に接続される。後者は、ＬＴＣＣの表面上の第２のパッ
ド170yに接続される。したがって、第１のデカール層へ
のチップからの接続は、図７に示されたようなチップ周
辺の下方に比較的短い距離だけ伸びる。第１のデカール
層は、ＬＴＣＣの比較的粗いピッチのパッドに接続され
ている第２の層の２次接続パッド、例えばバンプの間に
比較的大きな空間を供給するためにチップの内部後方に
接続線を向け直す第２のデカール層に接続される。第２
のデカール層の複数のバンプは、水平にずらされる（図
８参照）。しかしながら、これはデカールの第２の層に
おいてずらされるので、装置の上部表面上の空間は使用
しない。図６、７および８の配置において、チップの密
度は、チップの真下にチップとＬＴＣＣモジュールの間
の第２のデカール層のバンプ150eおよび150d（図８参
照）のようなデカールパッドを位置することによってさ
らに増加される。
【００２０】図９は、独立して形成されたデカールによ
って粗いピッチのＬＴＣＣに微細なピッチのチップパッ
ドを相互接続するさらに別の実施例を示している。この
実施例において、図３および４の同様の素子に対応して
いる素子は、符号の前に２を付加した同様の参照符号に
よって示されている。すなわち、図３および４のチップ
62に対応しているチップ262 はＬＴＣＣパッド270 を有
しているＬＴＣＣモジュール258 の上部表面にエポキシ
272 によって取り付けられる。全体を275 で示された柔
軟性のあるデカールは、前述されたタイプのバンプの形
態をとる場合に１次導電性コンタクト255 を有している
導電体トレース246 を含む。バンプ255はチップ接触パ
ッド260 上に位置し、導電性接着剤あるいははんだ261
によってそこに固定される。デカール導体246 はＬＴＣ
Ｃ接触パッド270 上に位置し、はんだあるいは導電性接
着剤274 によってそれと電気的および機械的に接続され
た第２の下方に突出した構造あるいはバンプ250 を含
む。この配置において、デカールは、ここに記載された
別のデカール全てと同様にチップおよびＬＴＣＣから独
立して形成される。全デカールが上記されたようにマン
ドレル上で形成されることは好ましい。図９の配置にお
ける予め形成されたデカールはＬＴＣＣ上部表面に固定
されているチップに最初に取り付けられ、それからデカ
ールバンプ250はＬＴＣＣパッドに接続される。
【００２１】図３乃至図９の配置は、チップからチップ
周辺の外側にあるＬＴＣＣパッドへの接続が行われてい
る主として「ファンアウト」型の配置と呼ばれている構
成を示す。用語「ファンアウト」は一般に異なる角度で
放射状に伸びる線を示すために使用されているが、図
３乃至図９に示されたファンアウト型は平行な線を使用
している。図１０および図１１は、チップの少なくとも
片側に沿った接触パッドがチップの周辺内およびチップ
の真下にあるＬＴＣＣモジュール上の接触パッドに接続
されている「ファンイン」の配置を使用しているチップ
−デカール−ＬＴＣＣモジュールである。さらに、これ
はモジュール表面を節約し、増加されたチップ密度を許
容する。したがって、図１０に示されるように、チップ
362 は、上面に表面パッド370 を有しているＬＴＣＣモ
ジュール358 の上部表面に取り付けられているデカール
357 にワイヤ368 によって接続された周辺チップパッド
360 のセットを有する。図１０および図１１に示された
「ファンイン」の配置において、各チップパッド360 は
ワイヤ結合導線368 によってデカール357 の導体346 の
１次接続パッド355 （図１１参照）に接続される。導体
346 は、チップの真下の点でＬＴＣＣパッド370 に電気
的に接続されている下方に突出したバンプ350 の形態の
２次接続デカールパッドを含む。デカール導体346 は、
内方のチップの下方に１次デカールパッド355 から２次
デカールパッドあるいはバンプ350 まで伸びる。この配
置において、デカール357 はチップをデカールにしっか
りと物理的に接続するために、接着剤層352a、ポリイミ
ド層352b、およびチップとデカールの間に挿入された第
２の２重接着剤クラッドポリイミド層352cを含む。接着
剤層352aは、デカールをＬＴＣＣの表面に接続する。
【００２２】「フリップチップ」と呼ばれるチップ取り
付け装置は、その上にそれぞれ突出したバンプが形成さ
れた周辺接触パッドを有しているチップを使用する。こ
れは、基板にチップのパッドのバンプを直接接続させる
ために基板上に形成されたパッドと接触しているチップ
パッドバンプを有する基板上にチップが裏返しに位置さ
れることを可能にする。この配置は、チップ取り付けの
ための面積を減少させるのに効果的であるが、特別に処
理されたさらに高価なチップを必要とする。複数の変形
を有する上記された配置は、チップが製造されるときに
チップバンプを形成することなしにフリップチップ取り
付けを可能にするチップを効果的に形成するために使用
される。したがって、特別に処理されていないチップが
「フリップチップ」として使用されることができる。図
１２の分解図は、一連の周辺チップ接触パッド460 を有
するチップ462 を示している。チップは、２次デカール
コンタクトあるいはバンプ450 と結合される１次デカー
ルコンタクト455 を有する導電体トレース446 を含んで
いるデカール457 によってＬＴＣＣ基板モジュール458
に取り付けられる。デカール基板は、デカールをチップ
およびＬＴＣＣモジュールの両方に固定する２重接着剤
クラッドカプトン層452 を含む。デカールは、図１２に
示されるように、チップパッド460 と電気的に接触して
いる１次接触パッド455 と、導電性接着剤474 によって
ＬＴＣＣパッド470 と接続される２次接触パッドあるい
はバンプ450 とを有するチップのすぐ下に位置されてい
る。このフリップチップ取り付け配置において、多層Ｌ
ＴＣＣモジュール458 として図１２に示されている相互
接続回路モジュールは、厚膜の粗いピッチの装置と異な
る基板である。例えば、モジュール458 は、基板上の微
細なピッチの接続パッドの使用を可能にする通常の薄膜
金属被覆処理によって形成された多層ポリイミド基板で
ある。
【００２３】上記された複数の実施例において、例えば
バンプ50等のような２次デカール接続パッドは多数の異
なる配置の１つにおけるＬＴＣＣモジュールパッドに接
続されており、その全てが種々のタイプのエポキシ接着
剤を使用する。エポキシ接着剤により両側面上にクラッ
ドされたカプトンの予め穴が開けられたフィルムあるい
はデカール基板は、ＬＴＣＣにデカールを取り付けるた
めに使用される。突出したバンプあるいは２次接続デカ
ールパッドは、ＬＴＣＣのパッドを接触させるためにカ
プトン接着剤基板における予め開けられた穴を通って突
出する。バンプあるいは２次デカール接続パッドは、多
数の異なる配置の１つにおいてＬＴＣＣパッドに接続さ
れる。上記され、図面に示されたように、バンプは積層
中に電気接続を形成する銀を混合されたエポキシで被覆
される。その代りに、各バンプは基板へのデカールの積
層中にコンタクトを形成するために銀を混合されたエポ
キシで満たされているデカールにおけるバイア孔によっ
て置換されてもよい。さらに別の配置において、デカー
ルバンプとＬＴＣＣパッドの間の接触導体は、３Ｍ社に
よって製造された５３０３型のような導電性のｚ軸導電
フィルムである。
【００２４】ポリコン社によって製造されたＶｒｉａｘ
（商標名）のような異方性の導電性エポキシは、ＬＴＣ
Ｃパッドにデカールバンプを電気的に接続するために使
用される。例えば、ポリコン材料は多数の間隔を隔てた
導電体球を含んでいる薄膜である。デカールバンプとＬ
ＴＣＣパッドとの間でフィルムが圧縮されるとき、導電
体球はフィルムの両側と接触するが、互いには接触しな
い。ＬＴＣＣにデカールバンプを接続する別の方法は、
エポキシの使用に代るものととして部分的に供給される
ことができる低い溶融温度のはんだの使用である。ＬＴ
ＣＣパッドにデカールバンプを接続するための別の配置
は、非導電性接着剤である。接着剤自体が非導電性であ
っても、圧力によって導電性ボンドを形成するために金
属間の接続を保持することはできる。サーモソニックボ
ンドは、デカールと基板との間に電気的接続を形成する
さらに別の手段である。これら全ての配置において、良
好な０．００４インチのピッチの集積回路チップから粗
野な０．０１６インチのピッチのＬＴＣＣパッドへの導
電性の転移部分を提供するデカール導体の接続の平面パ
ターンが使用されている。前記の複数の図面において示
された平面パターンが本発明の実施例として使用されて
いる単なる例示的なものであることは容易に認識される
であろう。
【図面の簡単な説明】
【図１】集積回路チップのグループとＬＴＣＣモジュー
ルの間の相互接続デカールを使用しているモジュールを
示している分解斜視図。
【図２】図１のデカールを製造するためのマンドレルの
使用における工程を示す図。
【図３】本発明のデカール実施原理によって相互接続さ
れたチップおよびＬＴＣＣモジュールの一部分を示して
いる部分断面図。
【図４】導電路のパターンを示している図３の装置の上
部表面の部分的平面図。
【図５】導電体トレース路の別のパターンを示している
チップおよびデカールの一部を示す平面図。
【図６】ＬＴＣＣモジュールとチップとを相互接続する
２つのデカール層を示している図３と同様の部分的断面
図。
【図７】図６の上部デカール層へのチップの接続を示し
ている部分的平面図。
【図８】図６のデカールの下部層上の接続のパターンの
部分的平面図。
【図９】チップおよびＬＴＣＣモジュールパッドを相互
接続するために柔軟性のあるマンドレル形成デカールを
使用している別の配置を示す断面図。
【図１０】「ファンイン」の配置によってＬＴＣＣに取
り付けられたチップの斜視図。
【図１１】図１０の配置の部分的断面図。
【図１２】接触バンプがその周辺内のチップ上に設けら
れているフリップチップの配置を与えるために接続され
たデカールの分離状態の部分的断面図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウイリアム・アール・クルムリー アメリカ合衆国、カリフォルニア州 92807、アナハイム、ノース・エモゲネ・ ストリート 1280 (72)発明者 ハロルド・シー・ボワーズ アメリカ合衆国、カリフォルニア州 90274、ランチョ・パロス・バーデス、サ ンタ・ルナ・ドライブ 30529

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数のＬＴＣＣパッドを有する多層低温
    共焼成セラミックモジュールを形成するステップを含む
    マルチチップ集積回路装置を形成する方法において、 １次相互接続デカールパッドおよび２次相互接続デカー
    ルパッドにそれぞれ接続された導電体トレースのパター
    ンを有している相互接続デカールを形成し、 複数のチップパッドをそれぞれ支持している複数の集積
    回路チップを供給し、 前記１次デカールパッドの選択された１つに前記チップ
    パッドを接続し、 前記ＬＴＣＣパッドに前記２次デカールパッドを接続
    し、 前記基板に前記チップおよびデカールを接続することを
    特徴とするマルチチップ集積回路装置の製造方法
  2. 【請求項２】 デカールを形成する前記ステップが、前
    記ＬＴＣＣパッドのピッチより小さい微細なピッチを有
    する前記導電体トレースを形成することを含む請求項１
    記載の方法。
  3. 【請求項３】 相互接続デカールを形成する前記ステッ
    プが、凹部を有している導電性マンドレルを形成し、前
    記マンドレル上に導体のパターンを電鋳し、前記導体の
    平面から変位された前記マンドレルの凹部におけるバン
    プ部分を前記導体の少なくとも１つの上に形成し、導体
    の前記パターンに誘電体基板を積層し、前記マンドレル
    から前記誘電体基板および前記導体のパターンを除去し
    てそれによって前記バンプは前記２次デカールパッドを
    形成し、前記各導体の第２の部分が前記１次デカールパ
    ッドを形成する請求項１記載の方法。
  4. 【請求項４】 第１の距離だけ互いに間隔が隔てられて
    いる複数のモジュールパッドを有している多層相互接続
    モジュールと、 モジュールに接続されるように構成され、配置されてお
    り、前記第１の距離より数倍小さい第２の距離だけ互い
    に間隔が隔てられている複数のチップパッドを有してい
    る集積回路チップと、 前記チップ上のパッドへの第１の接続部および前記モジ
    ュール上のパッドへの第２の接続部をそれぞれ有してい
    る複数の導体を含んでいる独立して形成された相互接続
    回路とを具備していることを特徴とするマルチチップモ
    ジュール。
  5. 【請求項５】 前記相互接続回路が基板およびその上に
    形成された導電体を有するデカール具備し、前記各導体
    が１次デカールパッドおよび２次デカールパッドを有
    し、複数の前記２次デカールパッドの少なくとも一部の
    ものが前記相互接続モジュールパッドと接触している前
    記導体から突出しているバンプを具備している請求項４
    記載のマルチチップモジュール。
  6. 【請求項６】 前記相互接続モジュールが複数の低温共
    焼成セラミック層を具備し、前記相互接続回路がマンド
    レルで形成された導電体のパターンおよび誘電体基板を
    具備している請求項７記載のマルチチップモジュール。
  7. 【請求項７】 前記各１次デカールパッドが、前記導体
    の外側に突出し、前記チップパッドと電気的および物理
    的に接触して位置されるバンプを具備する請求項５記載
    のマルチチップモジュール。
  8. 【請求項８】 第１の相互接続回路と相互接続モジュー
    ルとの間に配置され、前記第１の相互接続回路の前記２
    次デカールパッドと接触している第２の回路の１次デカ
    ールパッドを有している複数の導体を含み、前記モジュ
    ールパッドと接触している２次デカールパッドを有して
    いる第２の相互接続回路を含んでいる請求項５記載のマ
    ルチチップモジュール。
  9. 【請求項９】 複数のコンタクトパッドを有している集
    積回路チップと、 誘電体基板およびその基板上に形成された導体のパター
    ンを有しているデカールとを具備し、前記各導体は第１
    および第２の端部部分を有し、その第１の端部部分は前
    記チップパッドのそれぞれ１つと電気的に接触している
    １次デカールパッドをその上に有しており、前記第２の
    端部部分は２次デカールパッドを有しており、複数の前
    記２次デカールパッドの少なくとも一部のものは前記集
    積回路チップの周辺内に位置されていることを特徴とす
    るフリップチップを取り付けるための集積回路チップ装
    置。
  10. 【請求項１０】 前記相互接続回路の前記２次デカール
    パッドのそれぞれ１つに電気的にそれぞれ接続されてい
    る複数の基板パッドを有しているチップ相互接続基板を
    含んでいる請求項９記載のチップ装置。
JP6251993A 1993-10-18 1994-10-18 マンドレルで製造した相互接続デカールを有するマルチチップモジュール Expired - Lifetime JP3069010B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US136844 1993-10-18
US08/136,844 US5412539A (en) 1993-10-18 1993-10-18 Multichip module with a mandrel-produced interconnecting decal

Publications (2)

Publication Number Publication Date
JPH07201902A true JPH07201902A (ja) 1995-08-04
JP3069010B2 JP3069010B2 (ja) 2000-07-24

Family

ID=22474625

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6251993A Expired - Lifetime JP3069010B2 (ja) 1993-10-18 1994-10-18 マンドレルで製造した相互接続デカールを有するマルチチップモジュール

Country Status (3)

Country Link
US (1) US5412539A (ja)
EP (1) EP0649171A3 (ja)
JP (1) JP3069010B2 (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635761A (en) * 1994-12-14 1997-06-03 International Business Machines, Inc. Internal resistor termination in multi-chip module environments
US5661647A (en) * 1995-06-07 1997-08-26 Hughes Electronics Low temperature co-fired ceramic UHF/VHF power converters
US6232866B1 (en) 1995-09-20 2001-05-15 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Composite material switches
US6880245B2 (en) * 1996-03-12 2005-04-19 International Business Machines Corporation Method for fabricating a structure for making contact with an IC device
US6061243A (en) * 1997-11-06 2000-05-09 Lockheed Martin Corporation Modular and multifunctional structure
US6007669A (en) * 1998-01-07 1999-12-28 Packard Hughes Interconnect Company Layer to layer interconnect
US6303988B1 (en) 1998-04-22 2001-10-16 Packard Hughes Interconnect Company Wafer scale burn-in socket
US6510606B2 (en) * 1998-06-15 2003-01-28 Lockheed Martin Corporation Multichip module
JP2000138104A (ja) * 1998-08-26 2000-05-16 Yazaki Corp 回路保護素子の検査構造
JP3502776B2 (ja) * 1998-11-26 2004-03-02 新光電気工業株式会社 バンプ付き金属箔及び回路基板及びこれを用いた半導体装置
US6627998B1 (en) * 2000-07-27 2003-09-30 International Business Machines Corporation Wafer scale thin film package
US6600224B1 (en) * 2000-10-31 2003-07-29 International Business Machines Corporation Thin film attachment to laminate using a dendritic interconnection
US7200405B2 (en) * 2003-11-18 2007-04-03 Interdigital Technology Corporation Method and system for providing channel assignment information used to support uplink and downlink channels
US7494557B1 (en) 2004-01-30 2009-02-24 Sandia Corporation Method of using sacrificial materials for fabricating internal cavities in laminated dielectric structures
CA2490676A1 (en) * 2004-12-16 2006-06-16 Ibm Canada Limited - Ibm Canada Limitee Releasably mountable electronics component
DE102005053398B4 (de) * 2005-11-09 2008-12-24 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) * 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7759166B2 (en) * 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
US7952195B2 (en) * 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
EP2186134A2 (en) 2007-07-27 2010-05-19 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
WO2009020572A2 (en) 2007-08-03 2009-02-12 Tessera Technologies Hungary Kft. Stack packages using reconstituted wafers
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
JP5048420B2 (ja) * 2007-08-17 2012-10-17 新光電気工業株式会社 半導体装置及びその製造方法
JP5639052B2 (ja) * 2008-06-16 2014-12-10 テッセラ，インコーポレイテッド ウェハレベルでの縁部の積重ね
KR101022912B1 (ko) * 2008-11-28 2011-03-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
CN102422412A (zh) * 2009-03-13 2012-04-18 德塞拉股份有限公司 具有穿过结合垫延伸的通路的堆叠式微电子组件
GB0918221D0 (en) * 2009-10-16 2009-12-02 Cambridge Silicon Radio Ltd Inductor structure
US10840056B2 (en) * 2017-02-03 2020-11-17 Kla Corporation Multi-column scanning electron microscopy system

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4549200A (en) * 1982-07-08 1985-10-22 International Business Machines Corporation Repairable multi-level overlay system for semiconductor device
US5061988A (en) * 1990-07-30 1991-10-29 Mcdonnell Douglas Corporation Integrated circuit chip interconnect
DE4030055A1 (de) * 1990-09-22 1992-03-26 Bosch Gmbh Robert Verfahren zum herstellen einer schaltung
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5132879A (en) * 1990-10-01 1992-07-21 Hewlett-Packard Company Secondary board for mounting of components having differing bonding requirements
US5245750A (en) * 1992-02-28 1993-09-21 Hughes Aircraft Company Method of connecting a spaced ic chip to a conductor and the article thereby obtained
US5245135A (en) * 1992-04-20 1993-09-14 Hughes Aircraft Company Stackable high density interconnection mechanism (SHIM)
US5313366A (en) * 1992-08-12 1994-05-17 International Business Machines Corporation Direct chip attach module (DCAM)
US5280413A (en) * 1992-09-17 1994-01-18 Ceridian Corporation Hermetically sealed circuit modules having conductive cap anchors

Also Published As

Publication number Publication date
US5412539A (en) 1995-05-02
EP0649171A3 (en) 1995-10-11
EP0649171A2 (en) 1995-04-19
JP3069010B2 (ja) 2000-07-24

Similar Documents

Publication Publication Date Title
US5412539A (en) Multichip module with a mandrel-produced interconnecting decal
EP0567814B1 (en) Printed circuit board for mounting semiconductors and other electronic components
KR950012658B1 (ko) 반도체 칩 실장방법 및 기판 구조체
KR101530896B1 (ko) 핀 인터페이스를 갖는 다층의 배선 요소
JP3813402B2 (ja) 半導体装置の製造方法
US7501696B2 (en) Semiconductor chip-embedded substrate and method of manufacturing same
US7723838B2 (en) Package structure having semiconductor device embedded within wiring board
US6600221B2 (en) Semiconductor device with stacked semiconductor chips
US5432677A (en) Multi-chip integrated circuit module
US8381394B2 (en) Circuit board with embedded component and method of manufacturing same
KR100603799B1 (ko) 범프를 갖는 금속 호일, 금속 호일을 갖는 회로 기판 및회로 기판을 갖는 반도체 장치
US6410406B1 (en) Semiconductor device including edge bond pads and methods
US6495912B1 (en) Structure of ceramic package with integrated passive devices
JP2768650B2 (ja) ソルダーボールの装着溝を有する印刷回路基板とこれを使用したボールグリッドアレイパッケージ
US6849945B2 (en) Multi-layered semiconductor device and method for producing the same
US5920123A (en) Multichip module assembly having via contacts and method of making the same
US20040135243A1 (en) Semiconductor device, its manufacturing method and electronic device
US6104088A (en) Complementary wiring package and method for mounting a semi-conductive IC package in a high-density board
EP0987748A2 (en) Multilayered circuit board for semiconductor chip module, and method of manufacturing the same
US4933810A (en) Integrated circuit interconnector
US7067907B2 (en) Semiconductor package having angulated interconnect surfaces
US6432748B1 (en) Substrate structure for semiconductor package and manufacturing method thereof
JP4498479B2 (ja) マルチボンド棚プラスチックパッケージの製造方法
US6913814B2 (en) Lamination process and structure of high layout density substrate
JP2623980B2 (ja) 半導体搭載用リード付き基板の製造法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090519

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100519

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110519

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110519

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120519

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 13

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 13

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 13

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term