JP3069010B2 - マンドレルで製造した相互接続デカールを有するマルチチップモジュール - Google Patents

マンドレルで製造した相互接続デカールを有するマルチチップモジュール

Info

Publication number
JP3069010B2
JP3069010B2 JP6251993A JP25199394A JP3069010B2 JP 3069010 B2 JP3069010 B2 JP 3069010B2 JP 6251993 A JP6251993 A JP 6251993A JP 25199394 A JP25199394 A JP 25199394A JP 3069010 B2 JP3069010 B2 JP 3069010B2
Authority
JP
Japan
Prior art keywords
decal
chip
pad
pads
interconnect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP6251993A
Other languages
English (en)
Other versions
JPH07201902A (ja
Inventor
デニス・エフ・エルウエル
ウイリアム・アール・クルムリー
ハロルド・シー・ボワーズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Raytheon Co
Original Assignee
Raytheon Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Raytheon Co filed Critical Raytheon Co
Publication of JPH07201902A publication Critical patent/JPH07201902A/ja
Application granted granted Critical
Publication of JP3069010B2 publication Critical patent/JP3069010B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • H01L2224/48991—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids being formed on the semiconductor or solid-state body to be connected
    • H01L2224/48992—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • H01L2224/48996—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/48997—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H01L2224/85207—Thermosonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4084—Through-connections; Vertical interconnect access [VIA] connections by deforming at least one of the conductive layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マルチチップ集積回路
モジュール装置に関し、特に、集積回路チップの微細な
ピッチのパッドを相互接続基板の粗いピッチのパッドに
結合させる改善された装置に関する。
【０００２】
【従来の技術】多くのタイプの電子装置は、互いに相互
接続され、単一のパッケージあるいはモジュールに組立
てられる多数の集積回路チップを使用する。これらのマ
ルチチップモジュールは、０．１０２ｍｍ（０．００４
インチ）のピッチ（例えば、中央と中央の間の間隔）の
周辺に位置された入力出力コンタクトを有する典型的に
１．２７×１．２７ｃｍ（０．５×０．５インチ）の大
きさの半導体装置を使用する。このピッチは、接続線お
よび線の間の０．５ｍｍ（０．００２インチ）の間隔の
使用を必要とする。最も一般的に、これらのマルチチッ
プモジュールは、様々なチップコンタクトと相互接続す
るように導電体トレースを形成する薄膜処理を使用する
多層ポリイミド誘電体基板上に取り付けられる。多層誘
電体基板は、様々なタイプの半導体処理のために初めに
開発された技術を使用している。それらは微細なピッチ
トレースで形成されるが、製造に時間および費用がかか
る。
【０００３】低温共焼成セラミック（以下ＬＴＣＣと言
う）と呼ばれる異なる低コストな技術は、多層電子パッ
ケージ用の多層相互接続回路を形成するために開発され
ている。ＬＴＣＣ技術は、導電性回路トレースおよびＬ
ＴＣＣモジュールの多くの層の間にわたる相互接続を供
給するために圧膜技術によって処理されたセラミックテ
ープの多重の層を使用する。ＬＴＣＣモジュールは低コ
ストで大量生産が可能であるが、比較的粗いピッチの相
互接続トレースおよびバイア孔の積層を必要とする。Ｌ
ＴＣＣ処理において、金属被覆は約０．４ｍｍ（０．０
１６インチ）に導体および接続素子のピッチを制限する
圧膜技術を使用して形成される。非常に微細なピッチを
有するＬＴＣＣモジュールを得ようとする企図は、生産
を大いに低下させる。一般に、この多層基板の多数の層
が使用されることができるので、粗いピッチの要求はＬ
ＴＣＣ処理の主なハンディキャップではない。しかしな
がら、微細なピッチの線あるいは接続はＬＴＣＣモジュ
ールにおいて形成されず、１組の微細なピッチの周辺コ
ンタクトを有する集積回路チップは多層ＬＴＣＣモジュ
ールの上部層に取り付けまたは適応されることができな
い。ＬＴＣＣモジュールのさらに広い間隔のパッドに集
積回路チップの周辺接触パッドを直接接続する配置は、
モジュールの過大な面積を必要とし、したがってモジュ
ールの表面上に互いに接近した間隔で複数の集積回路チ
ップを配置することを妨げる。
【０００４】集積回路チップが取り付けられているＬＴ
ＣＣモジュールの表面上に直接薄膜型の相互接続回路を
形成する試みが従来行われていた。ＬＴＣＣモジュール
への直接的な半導体処理技術の適用は困難であり、時間
および費用がかかる手順を必要とする。一般に、このよ
うな回路の試験は、全体のパッケージが組立てられた後
にのみ実行されることができるので、部分的な組立ての
不適切さが早期段階では検出されないために高いコスト
および故障を生じる。
【０００５】
【発明が解決しようとする課題】パッケージ用のセラミ
ック基板と薄膜技術との組合せは、精密でない寸法への
半導体技術の簡単な拡張部分として認められる。実際
に、ガラスセラミック（ＬＴＣＣ）と薄膜技術との組合
せにおいて臨界的な要求が存在する。これらは、歪んだ
焼結されたセラミックパターンへのフォトリソグラフパ
ターンの整合、セラミック表面の表面の粗さおよび非一
様性、基板の全体面積にわたる欠陥のない配線の必要
性、非常に厚い導体を必要とする比較的高い電流、およ
び様々な相互接続機能のために必要とされる多重冶金を
含む。それ故、本発明の目的は、上記された問題の発生
を防止あるいは最小化するマルチチップモジュールを提
供することである。
【０００６】
【課題を解決するための手段】本発明の原理の実行にお
いて、好ましい実施例によれば、多重チップ集積回路装
置は、複数のＬＴＣＣパッドを有する低温共焼成セラミ
ック多層基板を形成し、導電体トレースのパターンを有
し、１次相互接続デカールおよび２次相互接続デカール
にそれぞれ接続される相互接続デカールを形成し、複数
のチップパッドをそれぞれ有する複数の集積回路チップ
を供給し、１次デカールパッドの選択された１つにチッ
プパッドを接続し、ＬＴＣＣパッドに２次デカールパッ
ドを接続し、基板上にチップおよびデカールを取り付け
ることによって形成される。その代りに、デカールは最
初にＬＴＣＣおよびチップに接続され、次にデカールに
接続される。本発明の好ましい実施例の１つの特徴によ
れば、デカールは基板から独立して形成され、マンドレ
ル上に別々に付加的に形成されることが好ましい。相互
接続デカールの１以上の層は、半導体チップを有するＬ
ＴＣＣモジュール表面のカバー範囲の密度を増加させる
ために使用されることができる。チップからデカールへ
の接続がチップの下に導かれている構造によって占有面
積を減少させる顕著な効果が得られる。
【０００７】
【実施例】多重チップモジュールは、互いにあるいは別
のモジュールまたは別の外部回路に相互接続された高密
集積回路チップの組立体である。一般に、本発明の例示
的な実施例によれば、安価な多層低温共焼成セラミック
モジュールは１つのチップを別のチップに接続する回路
を提供する。複数のＬＴＣＣ層上にチップ相互接続回路
を形成することにより、チップは多重チップの非常に望
ましい高密パッケージを行うために互いに接近して位置
される。本発明の開示された実施例によれば、独立して
形成されたデカールの１つ以上の層は、微細なピッチの
チップパッドを粗いピッチのＬＴＣＣパッドに電気的に
接続する。
【０００８】図１の概略図は、バイア孔14によって相互
接続される接続回路トレース12の一部分を示している層
10a 乃至10f を有し、表面取り付け接続パッド16を有し
ている多重層低温共焼成セラミック相互接続モジュール
（ＬＴＣＣ）10の一部分である。多層ＬＴＣＣモジュー
ル内のこれらの素子が、モジュール中に形成された回
路、バイア孔およびパッドの相互接続層の単に簡単化さ
れた代表であることは理解されるであろう。18a 、20a
、22a および24a で一般的に示された複数の周辺に配
置されたコンタクトパッドをそれぞれ有している複数の
集積回路チップ18、20、22および24は、ＬＴＣＣモジュ
ール10の上部層10a の上部表面のパッドに接続するため
に薄く柔軟なデカール26上に取り付けられている。デカ
ールは特に以下に説明されるように接着剤によってＬＴ
ＣＣモジュールの上部表面にしっかりと取り付けられ、
全体を34で示した接続部分は、集積回路チップ24の４つ
の周辺接触パッド24a のそれぞれ１つにワイヤボンドに
よって接続されている26、28、30および32で示された多
数のデカールパッドを含む。デカールパッド26乃至32の
４つが詳細に示されているが、実際の実施において、デ
カールはその上に取り付けられた各集積回路チップの各
周辺接触パッドに対してそのような１つのパッドを有す
る。１次相互接続デカールパッドと呼ばれている各デカ
ールパッド26乃至32は、ＬＴＣＣモジュールの上部層10
a の上部表面上に形成されたＬＴＣＣパッド35、36、37
および38のそれぞれ１つと接触しているデカールの下部
表面から突出する複数の電気接触バンプあるいは突出部
分（２次相互接続デカールパッド）（図１には示されて
いない）のそれぞれ１つにデカールにおいて形成された
回路トレース（図１には示されていない）によって接続
されている。このように、接続線を通るＬＴＣＣパッド
からの導電通路と、デカール回路トレースを通る１次デ
カールパッド26乃至32と、ＬＴＣＣモジュールの表面上
あるいは種々の層内の回路およびバイア孔によるＬＴＣ
Ｃパッド35乃至38への２次相互接続デカールパッド（バ
ンプ）とが存在している。この導電性の通路は、チップ
62のパッド60、接続ワイヤ68、１次デカールパッド55、
デカール回路トレース46、２次デカールパッド（バン
プ）50およびＬＴＣＣパッド70として図３において断面
図で示されている。
【０００９】デカール26は、その上に形成された１次お
よび２次相互接続デカール導電性パッドを有している導
電性回路トレースのパターンを支持している接着剤クラ
ッド誘電体（カプトンあるいはその他のポリイミド）の
ような基板の薄い柔軟性のある多層シートである。実際
に、１実施例における１次デカールパッド（図３参照）
はデカール回路トレース46の端部55によって形成され、
デカールの誘電体基板52における穴54を通ってアクセス
可能であり、２次相互接続デカールパッド50はデカール
の反対側の表面から伸びている突出した構造すなわちバ
ンプとして形成されている。デカールはＬＴＣＣ基板の
全表面を覆っていてもよいが、図３に示されるように、
チップ62の側面の外側のデカールとの間に間隙が設けら
れてＬＴＣＣ基板の表面が一部露出される開口部分、す
なわち、窓部分が形成されるとそこから熱が放出されて
熱放散特性が改善されることができる。
【００１０】デカールの製造方法の１実施例において、
例えばステンレス鋼のような導電性材料のシートである
マンドレル40（図２のａ参照）は凹部44が形成され、銅
の薄いレリーズ層42（図２のｂ参照）で被覆される。銅
のレリーズ層42上には非導電性フォトレジスト材料45
（図２のｃ参照）のパターンが付着され、マンドレル40
のレジスト材料45および銅のレリーズ層42を含むの全体
の装置は例えば銅で形成されている導電体トレース46を
電気メッキするために電解バス中に浸積される。導電体
トレース46は、図２のｄに示されるように１次相互接続
デカールパッドを形成する第１の端部55と、２次相互接
続デカールパッドを形成する突出した構造すなわちバン
プ50とを有する。その後、１つ以上の穴54が予め開けら
れているカプトンポリイミドのような接着剤クラッド誘
電体の形態の誘電体基板52が電気メッキされた導電体ト
レース46に積層される。穴54は、導電体トレース46の端
部部分と整合するように位置される。必要であれば、突
出したバンプ50の内部は、誘電体基板52を付着する前
に、バンプを安定させて強化するためにエポキシ56で満
たされる。マンドレル40はデカールから除去され、銅の
レリーズ層42は適切なエッチングバスによって除去され
る。完成したデカールは（デカールの一部のみを示して
いる）図２のｅにおいて見られる。このように、デカー
ルは導電体トレース46のような多数の導電体トレースの
パターンを支持する薄い柔軟性のある誘電体シートを具
備し、その１端部に１次デカールパッドと（その場合に
基板の穴54において露出されている導電体トレース46の
端部55に形成される）、バンプ50のような突出した構造
によって形成される２次デカールパッドとをそれぞれ有
している。全体の厚さが約０．５０８ｍｍ（２．０ミ
ル）のバンプを含んでいないデカールがその反対の端部
に相互接続パッドをそれぞれ有している多数の導電体ト
レース46のパターンで形成されていることは理解される
であろう。記載された付加的な電気メッキ処理は、デカ
ールが形成される多くの既知の薄膜リソグラフ処理の１
つにすぎない。
【００１１】図３は、ＬＴＣＣモジュール58上に取り付
けられ、ＬＴＣＣモジュール58にチップ62上のパッド60
を相互接続させるように構成され、配置されている図２
のｅに示されたデカールの部分的断面を示す。デカール
基板52は、導電体トレース46に固定されたカプトンポリ
イミド64の層および接着剤層66を含む。接続ワイヤ68は
１端部でチップパッド60に結合され、他方の端部で基板
の穴54を通って露出されている導体46の一部分によって
形成された１次デカール接続パッド55に結合される。２
次デカールパッドを形成するデカールの突出したバンプ
50は、ＬＴＣＣモジュール58の上部表面に形成されたＬ
ＴＣＣ接続パッド70上に直接位置される。デカールは、
非導電性エポキシ接着剤72によってＬＴＣＣの上部表面
に固定される。導電性接着剤74は、デカールバンプ50を
ＬＴＣＣパッド70に電気的および機械的に接続し、固定
する。別の組立て工程は、先ずデカールをＬＴＣＣ基板
に固定し、次にチップをデカールに取り付けることであ
る。
【００１２】図４は、チップパッド60a 、60b 、60c お
よび60d を有するチップが取り付けられているＬＴＣＣ
モジュール58の上部表面の一部の平面図であり、チップ
がその周辺に位置された接続パッドを有することは容易
に理解されるであろう。チップパッド60a は、突出した
構造あるいは凹部50a が形成されている他方の端部でト
レース46a の端部55a に結合ワイヤ68によって接続され
る。デカールの接着剤クラッドポリイミドカプトン基板
は、図面の明瞭化のために図４には示されていない。
【００１３】付加的なチップパッド60b 、60c および60
d はデカール導電体トレース46b 、46c および46d の１
次デカールパッド55b 、55c 、55d にワイヤ68b 、68c
、68d によって接続され、それらの導電トレースは図
示されたようにＬ形構造で延在し、２次デカールパッド
あるいはバンプ50b 、50c および50d においてそれぞれ
終端する直角端部部分47b 、47c および47c を有する。
これらのバンプは、それぞれ付加的なＬＴＣＣモジュー
ル表面取り付けパッド70b 、70c および70d 上に位置さ
れ、電気的に接続される。
【００１４】チップパッドは共に接近しており、これら
のパッドは約０．１０２ｍｍ（０．００４インチ）のピ
ッチを有する。導電体トレース46は、チップパッドと同
様に微細なピッチを有する。しかしながら、ＬＴＣＣの
パッド70は側面が０．２０４ｍｍ（０．００８インチ）
であり、同じ０．２０４ｍｍ（０．００８インチ）だけ
間隔が隔てられている。それ故、デカール上の導電体ト
レース46のパターンは、粗いピッチのＬＴＣＣパッドと
一致する位置にデカール導電体の２次デカールパッド50
の全てを位置させる図４に示された例示的な構成のよう
な適切な構成が設けられている。このように簡単で、安
価な独立して形成された柔軟性のあるデカールによっ
て、微細なピッチのチップパッドは粗いピッチのＬＴＣ
Ｃパッドに容易に電気的に接続される。
【００１５】図５は、デカール導電体トレースと第１お
よび２次デカールパッドとの平面パターンを形成する多
くの別の配置の１つである。すなわち、図５に示される
ように、集積回路チップ75は複数の周辺に配置された接
触パッドを形成されており、その一部が全体を76で示さ
れており、デカール80上のトレース78a 、78b 、78cお
よび78d のような導電体トレースにそれぞれ接続され
る。第１のワイヤ結合（例えば、ボール結合、ウェッジ
結合等）されたワイヤ82a は、第１のチップパッドから
デカールトレース78a の１次デカールパッド84a に接続
される。デカールトレース78a は、図３の導体46のバン
プ50に対応しているその下部表面上のバンプあるいは突
出した構造86a を含む。デカールパッドおよび導電体ト
レースは、図３に示された高さの構成を有する。同様に
付加的なワイヤ82b 、82c および82d はデカール導体78
b 、78c および78d 上の１次パッドに接続され、それぞ
れ導体78a に関して記載されたようにその下部表面上の
突出した構造あるいはバンプが設けられている。導体78
上の各突出した構造あるいはバンプは、チップおよびデ
カールが取り付けられているＬＴＣＣモジュールの上部
表面上のＬＴＣＣパッドと電気的に接触している。さら
に、図５は、上記された方法におけるデカルプロジェク
タと１次および２次デカールパッドとボール結合ワイヤ
をデカールの配置によって周辺チップパッド88の第２の
グループに接続された第２のデカール86を示す。デカー
ル80および86は、全体のＬＴＣＣ基板を被覆する単一体
のデカールの一体部分であってもよい。
【００１６】図３、４および５に示された配置は、粗い
ピッチのＬＴＣＣモジュールパッドへの微細なピッチの
回路チップパッドの簡単で安価で効果的な接続を可能に
する。チップパッドおよび接続ワイヤは近接して間隔を
隔てられており、それほど近接した間隔ではないＬＴＣ
Ｃパッドに接続される。さらに、相互接続は、ＬＴＣＣ
モジュールが独立して形成されている簡単で比較的安価
なデカールによって達成される。しかしながら、図４お
よび図５の両方の配置において、比較的大きなモジュー
ル表面積が集積回路チップパッドとデカール１次および
２次接続パッドとの間の接続のために使用される。これ
は、チップが望ましいように互いに接近してＬＴＣＣモ
ジュールの表面に取り付けられることを妨げる。
【００１７】表面積の使用を最小にする接続デカールの
別の配置は図６に示されており、それはデカールの２つ
の層の使用を示している。デカールの多層の使用は、Ｌ
ＴＣＣモジュールの表面積をあまり必要としない方法で
接続が行われることを可能にし、それによってチップが
互い接近して位置されることを可能にする。図６の配置
において、図３乃至５の同様の部分に対応している素子
は、それが図６の素子であることを示すために図３乃至
５の素子の符号の前に１を付けた参照符号によって示さ
れている。低温共焼成セラミック多層モジュール158
は、導電体トレース146 を有している第１のデカール層
157 へボール結合ワイヤ169 によって接続されたパッド
160 を有しているチップ162 を取り付けられ、導電体ト
レース146を支持するカプトン／接着剤基板152 はその
穴154 を通って露出された１次デカールパッド155 を備
えている。トレース146 の別の端部に形成された突出し
た構造あるいは接続バンプ150 は、例えば銀エポキシ17
4 のような導電性接着剤によって、穴154aを有する接着
剤クラッドカプトン基板152a（カプトン基板およびその
表面に予め被覆された接着剤の層を含んでいる）を含ん
でいる第２の同様のデカール層157aの導電体トレース14
6aの一部分155aに接続される。第１のデカール層157
は、間に挟まれた非導電性接着剤層172 によって第２の
デカール層157aに固定される。第２のデカール層の導体
146aのバンプ150aは、ＬＴＣＣ158 の上部表面上の接触
パッド170 への接続のためにデカールから下方に突出す
る。第２のデカール層のバンプ150aは第１のデカール層
のバンプ150 よりチップ162 に接近して位置されて水平
距離が小さく保たれている。第２のデカール層157aは、
非導電性接着剤172aの層によってＬＴＣＣモジュールに
固定される。
【００１８】図７および８の平面図に示されたような配
置は、あまり表面積を使用しないデカールへのチップの
接続を可能にする。図７は、第１のデカール層157 、特
にその１次接続パッド155 へのチップ162 およびその周
辺パッド160 の接続を示す。デカールパッド155 は、デ
カール導電体トレースによって１次接続パッド155 に隣
接して位置されているデカールバンプ150 に接続され
る。
【００１９】１組の周辺パッド160xを有する同様の隣接
チップ162xはボール結合ワイヤによって第１のデカール
層の１次接触パッド155xに接続されており、このパッド
155xはデカール導体によって隣接する２次デカールパッ
ド150xに接続される。各チップ上の他のパッドも同様に
接続される。第１のデカール層のバンプ150 および150x
は、図８に示された155aおよび155yのような１次接続パ
ッドへの接続のために図６に示されたように下方に突出
する。第２のデカール層157aにおけるパッド155aは、第
２の層におけるデカール導体146eによって第２の層の下
方に突出したバンプ150eに接続され、ＬＴＣＣパッド17
0 に接続される。同様に、第１の層のバンプ150x（図７
参照）は第２の層の導体146fの１次接触パッド155yに接
続され、第２の層の２次接触パッドあるいはバンプ150d
に接続される。後者は、ＬＴＣＣの表面上の第２のパッ
ド170yに接続される。したがって、第１のデカール層へ
のチップからの接続は、図７に示されたようなチップ周
辺の下方に比較的短い距離だけ伸びる。第１のデカール
層は、ＬＴＣＣの比較的粗いピッチのパッドに接続され
ている第２の層の２次接続パッド、例えばバンプの間に
比較的大きな空間を供給するためにチップの内部後方に
接続線を向け直す第２のデカール層に接続される。第２
のデカール層の複数のバンプは、水平にずらされる（図
８参照）。しかしながら、これはデカールの第２の層に
おいてずらされるので、装置の上部表面上の空間は使用
しない。図６、７および８の配置において、チップの密
度は、チップの真下にチップとＬＴＣＣモジュールの間
の第２のデカール層のバンプ150eおよび150d（図８参
照）のようなデカールパッドを位置することによってさ
らに増加される。
【００２０】図９は、独立して形成されたデカールによ
って粗いピッチのＬＴＣＣに微細なピッチのチップパッ
ドを接続するさらに別の実施例を示している。この実施
例において、図３および４の同様の素子に対応している
素子は、符号の前に２を付加した同様の参照符号によっ
て示されている。すなわち、図３および４のチップ62に
対応しているチップ262 はＬＴＣＣパッド270 を有して
いるＬＴＣＣモジュール258 の上部表面にエポキシ272
によって取り付けられる。全体を275 で示された柔軟性
のあるデカールは、前述されたタイプのバンプの形態を
とる場合に１次導電性コンタクト255 を有している導電
体トレース246 を含む。バンプ255 はチップ接触パッド
260 上に位置し、導電性接着剤あるいははんだ261 によ
ってそこに固定される。デカール導体246 はＬＴＣＣ接
触パッド270 上に位置し、はんだあるいは導電性接着剤
274 によってそれと電気的および機械的に接続された第
２の下方に突出した構造あるいはバンプ250 を含む。こ
の配置において、デカールは、ここに記載された別のデ
カール全てと同様にチップおよびＬＴＣＣから独立して
形成される。全デカールが上記されたようにマンドレル
上で形成されることは好ましい。図９の配置における予
め形成されたデカールはＬＴＣＣ上部表面に固定されて
いるチップに最初に取り付けられ、それからデカールバ
ンプ250 はＬＴＣＣパッドに接続される。
【００２１】図３乃至図９の配置は、チップからチップ
周辺の外側にあるＬＴＣＣパッドへの接続が行われてい
る主として「ファンアウト」型の配置と呼ばれている構
成を示している。用語「ファンアウト」は配線の各線が
異なる角度で放射状に伸び出ている線を示すために通常
使用されているが、図３乃至図９に示された構造では平
行な線を使用している。本明細書ではこのような構造を
含めて平面的に見てチップから外方に延在する配線を
「ファンアウト」と呼び、平面的に見てチップの下側で
接続される配線を「ファンイン」と呼んでいる。すなわ
ち、図１０および図１１に示された構造では、チップ36
2 の片側に近い上面に設けられた接触パッド360 がチッ
プの周辺よりチップ内に入り込んだチップの下に位置す
るＬＴＣＣモジュール上の接触パッド370 に接続されて
いる。このような配線が「ファンイン」配置である。こ
れはモジュール表面を節約し、増加されたチップ密度を
許容する。したがって、図１０に示されるように、チッ
プ362 は、上面に表面パッド370 を有しているＬＴＣＣ
モジュール358 の上部表面に取り付けられているデカー
ル357 にワイヤ368 によって接続された周辺チップパッ
ド360 のセットを有する。図１０および図１１に示され
た「ファンイン」の配置において、各チップパッド360
はワイヤ結合導線368 によってデカール357 の導体346
の１次接続パッド355 （図１１参照）に接続される。導
体346 は、チップの真下の点でＬＴＣＣパッド370 に電
気的に接続されている下方に突出したバンプ350 の形態
の２次接続デカールパッドを含む。デカール導体346
は、内方のチップの下方に１次デカールパッド355 から
２次デカールパッドあるいはバンプ350 まで伸びる。こ
の配置において、デカール357 はチップをデカールにし
っかりと物理的に接続するために、接着剤層352a、ポリ
イミド層352b、およびチップとデカールの間に挿入され
た第２の２重接着剤クラッドポリイミド層352cを含む。
接着剤層352aは、デカールをＬＴＣＣの表面に接続す
る。
【００２２】「フリップチップ」と呼ばれるチップ取り
付け装置は、その表面から突出した複数のバンプで構成
された周辺接触パッドを有しているチップを使用する。
これは、基板にチップのパッドのバンプを直接接続させ
るために基板上に形成されたパッドと接触しているチッ
プパッドバンプを有する基板上にチップが裏返しに位置
されることを可能にする。この配置は、チップ取り付け
のための面積を減少させるのに効果的であるが、特別に
処理されたさらに高価なチップを必要とする。複数の変
形を有する上記された配置は、チップが製造されるとき
にチップバンプを形成することなしにフリップチップ取
り付けを可能にするチップを効果的に形成するために使
用される。したがって、特別に処理されていないチップ
が「フリップチップ」として使用されることができる。
図１２はＬＴＣＣ基板モジュール458 とチップ462 とデ
カール457 とが分離された状態の分解図であり、一連の
周辺チップ接触パッド460 （１個だけが示されている）
を有するチップ462 を示している。チップは、２次デカ
ールコンタクトあるいはバンプ450 と接続されている１
次デカールコンタクト455 を有する導電体トレース446
を含んでいるデカール457 によってＬＴＣＣ基板モジュ
ール458 に取り付けられる。デカール基板は、デカール
をチップおよびＬＴＣＣモジュールの両方に固定するた
めに両面に接着剤を被覆されたカプトン基板層452 を含
む。デカールは、図１２に示されるように、チップパッ
ド460 と電気的に接触している１次接触パッド455 と、
導電性接着剤474 によってＬＴＣＣパッド470 と接続さ
れる２次接触パッドあるいはバンプ450 とを有するチッ
プのすぐ下に位置されている。このフリップチップ取り
付け配置において、多層ＬＴＣＣモジュール458 として
図１２に示されている相互接続回路モジュールは、厚膜
の粗いピッチの装置と異なる基板である。例えば、モジ
ュール458 は、基板上の微細なピッチの接続パッドの使
用を可能にする通常の薄膜金属被覆処理によって形成さ
れた多層ポリイミド基板である。
【００２３】上記された複数の実施例において、例えば
バンプ50等のような２次デカール接続パッドは多数の異
なる配置の１つにおけるＬＴＣＣモジュールパッドに接
続されており、その全てが種々のタイプのエポキシ接着
剤を使用する。エポキシ接着剤により両側面上にクラッ
ドされたカプトンの予め穴が開けられたフィルムあるい
はデカール基板は、ＬＴＣＣにデカールを取り付けるた
めに使用される。突出したバンプあるいは２次接続デカ
ールパッドは、ＬＴＣＣのパッドを接触させるためにカ
プトン接着剤基板における予め開けられた穴を通って突
出する。バンプあるいは２次デカール接続パッドは、多
数の異なる配置の１つにおいてＬＴＣＣパッドに接続さ
れる。上記され、図面に示されたように、バンプは積層
中に電気接続を形成する銀を混合されたエポキシで被覆
される。その代りに、各バンプは基板へのデカールの積
層中にコンタクトを形成するために銀を混合されたエポ
キシで満たされているデカールにおけるバイア孔によっ
て置換されてもよい。さらに別の配置において、デカー
ルバンプとＬＴＣＣパッドの間の接触導体は、３Ｍ社に
よって製造された5303型のような導電性のｚ軸導電フィ
ルムである。
【００２４】ポリコン社によって製造されたＶｒｉａｘ
（商標名）のような異方性の導電性エポキシは、ＬＴＣ
Ｃパッドにデカールバンプを電気的に接続するために使
用される。例えば、ポリコン材料は多数の間隔を隔てた
導電体球を含んでいる薄膜である。デカールバンプとＬ
ＴＣＣパッドとの間でフィルムが圧縮されるとき、導電
体球はフィルムの両側と接触するが、互いには接触しな
い。ＬＴＣＣにデカールバンプを接続する別の方法は、
エポキシの使用に代るものととして部分的に供給される
ことができる低い溶融温度のはんだの使用である。ＬＴ
ＣＣパッドにデカールバンプを接続するための別の配置
は、非導電性接着剤である。接着剤自体が非導電性であ
っても、圧力によって導電性ボンドを形成するために金
属間の接続を保持することはできる。サーモソニックボ
ンドは、デカールと基板との間に電気的接続を形成する
さらに別の手段である。これら全ての配置において、良
好な０．１０２ｍｍ（０．００４インチ）のピッチの集
積回路チップから粗野な０．４０６ｍｍ（０．０１６イ
ンチ）のピッチのＬＴＣＣパッドへの導電性の転移部分
を提供するデカール導体の接続の平面パターンが使用さ
れている。前記の複数の図面において示された平面パタ
ーンが本発明の実施例として使用されている単なる例示
的なものであることは容易に認識されるであろう。
【図面の簡単な説明】
【図１】集積回路チップのグループとＬＴＣＣモジュー
ルの間の相互接続デカールを使用しているモジュールを
示している分解斜視図。
【図２】図１のデカールを製造するためのマンドレルの
使用における工程を示す図。
【図３】本発明のデカール実施原理によって相互接続さ
れたチップおよびＬＴＣＣモジュールの一部分を示して
いる部分断面図。
【図４】導電路のパターンを示している図３の装置の上
部表面の部分的平面図。
【図５】導電体トレース路の別のパターンを示している
チップおよびデカールの一部を示す平面図。
【図６】ＬＴＣＣモジュールとチップとを相互接続する
２つのデカール層を示している図３と同様の部分的断面
図。
【図７】図６の上部デカール層へのチップの接続を示し
ている部分的平面図。
【図８】図６のデカールの下部層上の接続のパターンの
部分的平面図。
【図９】チップおよびＬＴＣＣモジュールパッドを相互
接続するために柔軟性のあるマンドレル形成デカールを
使用している別の配置を示す断面図。
【図１０】「ファンイン」の配置によってＬＴＣＣに取
り付けられたチップの斜視図。
【図１１】図１０の配置の部分的断面図。
【図１２】接触バンプがその周辺内のチップ上に設けら
れているフリップチップの配置を与えるために接続され
たデカールの分離状態の部分的断面図。
フロントページの続き (72)発明者 ウイリアム・アール・クルムリー アメリカ合衆国、カリフォルニア州 92807、アナハイム、ノース・エモゲ ネ・ストリート 1280 (72)発明者 ハロルド・シー・ボワーズ アメリカ合衆国、カリフォルニア州 90274、ランチョ・パロス・バーデス、 サンタ・ルナ・ドライブ 30529 (56)参考文献 国際公開92／5677（ＷＯ，Ａ１) 欧州特許出願公開558325（ＥＰ，Ａ １) ＩＢＭ ＴＥＣＨＮＩＣＡＬ ＤＩＳ ＣＬＯＳＵＲＥ ＢＵＬＬＥＴＩＮ，ｖ ｏｌ．31，ｎｏ．１，Ｊｕｎｅ 1998 ＮＥＷ ＹＯＲＫ ＵＳ，ｐａｇｅｓ 108−110，’ＶＬＳＩ Ｐａｃｋａｇｉ ｎｇ’ ＩＢＭ ＴＥＣＨＮＩＣＡＬ ＤＩＳ ＣＬＯＳＵＲＥ ＢＵＬＬＥＴＩＮ，ｖ ｏｌ．36，ｎｏ．５，Ｍａｙ 1993 Ｎ ＥＷ ＹＯＲＫ ＵＳ，ｐａｇｅｓ 181−182，’Ａｌｔｅｒｎａｔｅ Ｐｏ ｌｙｉｍｉｄｅ／Ｍｅｔａｌ Ｔｈｉｎ Ｆｉｌｍ Ｐａｃｋａｇｉｎｇ Ｓｔ ｒｕｃｔｕｒｅ’ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/538 H01L 21/60

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のパッドを有する多層低温共焼成セ
    ラミックモジュールよりなる基板を形成し、 デ カールパッドにそれぞれ接続された複数の導電体トレ
    ースのパターンを有する相互接続デカールを前記多層低
    温共焼成セラミックモジュールとは独立して形成し、 複数のチップパッドをそれぞれ有している複数の集積回
    路チップを供給し、前記集積回路チップの各チップパッドに デカールパッド
    の選択されたものを接続し、各チップパッドに接続されたデカールパッドに接続され
    ている導電体トレースに設けられた別の デカールパッド
    を前記低温共焼成セラミック基板のパッドに接続し、 前記低温共焼成セラミックモジュール基板に前記チップ
    およびデカールを取付けるステップを含むマルチチップ
    集積回路装置を形成する方法において、 前記相互接続デカールを形成するステップにおいて、前
    記相互接続デカールはマンドレル上で形成され、前記低
    温共焼成セラミック基板のパッドに接続される前にマン
    ドレルから取り外され、 前記相互接続デカールは、それぞれ１次デカールパッド
    および２次デカールパッドに接続されている複数の導電
    体トレースのパターンを有している第１の相互接続デカ
    ールと、それぞれ１次デカールパッドおよび２次デカー
    ルパッドに接続されている複数の導電体トレースのパタ
    ーンを有している第２の相互接続デカールとにより構成
    され、 前記集積回路チップの各チップパッドは第１の相互接続
    デカールの選択された１次デカールパッドに接続され、
    その第１の相互接続デカールの導電体トレースの２次デ
    カールパッドは第２の相互接続デカールの選択された１
    次デカールパッドに接続され、その第２の相互接続デカ
    ールの導電体トレースの２次デカールパ ッドは前記低温
    共焼成セラミック基板のパッドに接続される ことを特徴
    とするマルチチップ集積回路装置の製造方法
  2. 【請求項２】 デカールを形成する前記ステップが、前
    記低温共焼成セラミッのクパッドのピッチより小さい微
    細なピッチを有する前記導電体トレースの形成を含んで
    いる請求項１記載の方法。
  3. 【請求項３】 相互接続デカールを形成する前記ステッ
    プが、凹部を有している導電性マンドレルを形成し、前
    記マンドレル上に導電体トレースのパターンを電鋳し、
    前記導電体トレースの平面から変位された前記マンドレ
    ルの凹部におけるバンプ部分を前記導電体トレースの少
    なくとも１つの上に形成し、導電体トレースの前記パタ
    ーンに誘電体基板を積層し、前記マンドレルから前記誘
    電体基板および前記導電体トレースのパターンを除去し
    てそれによって前記バンプ部分は前記２次デカールパッ
    ドを形成し、前記各導電体トレースの第２の部分が前記
    １次デカールパッドを形成する請求項１記載の方法。
  4. 【請求項４】 複数の低温共焼成セラミック層から構成
    されているモジュールよりなり、第１の距離で互いに間
    隔が隔てられている複数のパッドを有している多層相互
    接続モジュールと、この多層相互接続 モジュールに接続されるように構成さ
    れ配置されており、前記第１の距離よりも小さい第２の
    距離で互いに間隔が隔てられている複数のチップパッド
    を有している集積回路チップと、 前記チップ上のパッドへ接続される第１の接続部および
    前記多層相互接続モジュール上のパッドへ接続される第
    ２の接続部をそれぞれ有している複数の導体を含んでい
    る前記多層相互接続モジュールとは独立して形成された
    薄いフレキシブルな相互接続回路とを具備しているマル
    チチップモジュールにおいて、 前記相互接続回路は、基板とその上に形成された複数の
    導体とを有するデカールで構成され、それらの各導体は
    １次デカールパッドおよび２次デカールパッドを有し、
    ２次デカールパッドの少なくとも一部のものは各導体か
    ら突出するバンプ部分を形勢されており、 前記相互接続回路は、１次デカールパッドおよび２次デ
    カールパッドにそれぞれ接続された複数の導電体トレー
    スのパターンを有している第１の相互接続回路 層と、１
    次デカールパッドおよび２次デカールパッドにそれぞれ
    接続された複数の導電体トレースのパターンを有してい
    る第２の相互接続回路層とにより構成され、第２の相互
    接続回路層は前記第１の相互接続回路層と前記多層相互
    接続モジュールとの間に配置され、第１の相互接続回路
    層の１次デカールパッドはチップパッドに接続され、そ
    の第１の相互接続回路層の導電体トレースの２次デカー
    ルパッドは第２の相互接続回路層の１次デカールパッド
    に接続され、その第２の相互接続回路層の２次デカール
    パッドは導体から突出するバンプ部分を形勢されてお
    り、そのバンプ部分が前記低温共焼成セラミック基板の
    パッドに直接接触して接続されている ことを特徴とする
    マルチチップモジュール。
  5. 【請求項５】 前記各１次デカールパッドが、前記導電
    体の外側に突出し、 前記チップパッドと電気的および物理的に接触するバン
    プ部分を具備している請求項４記載のマルチチップモジ
    ュール。
  6. 【請求項６】 複数のコンタクトパッドを有している集
    積回路チップと、 誘電体基板およびその基板上に形成された導体のパター
    ンを有している相互接続デカールと、 複数の基板パッドを有するチップ相互接続基板と を具備
    し、前記相互接続デカールはそのほぼ全面が前記チップ相互
    接続基板上に支持されており、 前記各導体は第１および第２の端部部分を有し、その第
    １の端部部分は前記チップパッドのそれぞれ１つと接触
    して電気接続を形成している１次デカールパッドをその
    上に有しており、前記第２の端部部分は２次デカールパ
    ッドを有しており、前記複数の２次デカールパッドの少
    なくとも一部のものは前記集積回路チップの周縁部より
    もチップの内側の位置に配置され、 前記チップ相互接続基板の各基板パッドは前記相互接続
    デカールの２次デカールパッドのそれぞれ１つに接触し
    て電気接続を形成している ことを特徴とするフリップチ
    ップ取付け用集積回路チップ装置。
JP6251993A 1993-10-18 1994-10-18 マンドレルで製造した相互接続デカールを有するマルチチップモジュール Expired - Lifetime JP3069010B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/136,844 US5412539A (en) 1993-10-18 1993-10-18 Multichip module with a mandrel-produced interconnecting decal
US136844 1993-10-18

Publications (2)

Publication Number Publication Date
JPH07201902A JPH07201902A (ja) 1995-08-04
JP3069010B2 true JP3069010B2 (ja) 2000-07-24

Family

ID=22474625

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6251993A Expired - Lifetime JP3069010B2 (ja) 1993-10-18 1994-10-18 マンドレルで製造した相互接続デカールを有するマルチチップモジュール

Country Status (3)

Country Link
US (1) US5412539A (ja)
EP (1) EP0649171A3 (ja)
JP (1) JP3069010B2 (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635761A (en) * 1994-12-14 1997-06-03 International Business Machines, Inc. Internal resistor termination in multi-chip module environments
US5661647A (en) * 1995-06-07 1997-08-26 Hughes Electronics Low temperature co-fired ceramic UHF/VHF power converters
US6232866B1 (en) 1995-09-20 2001-05-15 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Composite material switches
US6880245B2 (en) * 1996-03-12 2005-04-19 International Business Machines Corporation Method for fabricating a structure for making contact with an IC device
WO1999025165A2 (en) * 1997-11-06 1999-05-20 Lockheed Martin Corporation Modular and multifunctional structure
US6007669A (en) * 1998-01-07 1999-12-28 Packard Hughes Interconnect Company Layer to layer interconnect
US6303988B1 (en) 1998-04-22 2001-10-16 Packard Hughes Interconnect Company Wafer scale burn-in socket
US6510606B2 (en) * 1998-06-15 2003-01-28 Lockheed Martin Corporation Multichip module
JP2000138104A (ja) * 1998-08-26 2000-05-16 Yazaki Corp 回路保護素子の検査構造
JP3502776B2 (ja) * 1998-11-26 2004-03-02 新光電気工業株式会社 バンプ付き金属箔及び回路基板及びこれを用いた半導体装置
US6627998B1 (en) * 2000-07-27 2003-09-30 International Business Machines Corporation Wafer scale thin film package
US6600224B1 (en) * 2000-10-31 2003-07-29 International Business Machines Corporation Thin film attachment to laminate using a dendritic interconnection
US7200405B2 (en) * 2003-11-18 2007-04-03 Interdigital Technology Corporation Method and system for providing channel assignment information used to support uplink and downlink channels
US7494557B1 (en) 2004-01-30 2009-02-24 Sandia Corporation Method of using sacrificial materials for fabricating internal cavities in laminated dielectric structures
CA2490676A1 (en) * 2004-12-16 2006-06-16 Ibm Canada Limited - Ibm Canada Limitee Releasably mountable electronics component
DE102005053398B4 (de) * 2005-11-09 2008-12-24 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul
US7901989B2 (en) * 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7759166B2 (en) * 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
US7952195B2 (en) * 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
CN101861646B (zh) 2007-08-03 2015-03-18 泰塞拉公司 利用再生晶圆的堆叠封装
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
JP5048420B2 (ja) * 2007-08-17 2012-10-17 新光電気工業株式会社 半導体装置及びその製造方法
EP2308087B1 (en) * 2008-06-16 2020-08-12 Tessera, Inc. Stacking of wafer-level chip scale packages having edge contacts
KR101022912B1 (ko) * 2008-11-28 2011-03-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
KR20120068985A (ko) * 2009-03-13 2012-06-27 테세라, 인코포레이티드 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리
GB0918221D0 (en) * 2009-10-16 2009-12-02 Cambridge Silicon Radio Ltd Inductor structure
US10840056B2 (en) * 2017-02-03 2020-11-17 Kla Corporation Multi-column scanning electron microscopy system

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4549200A (en) * 1982-07-08 1985-10-22 International Business Machines Corporation Repairable multi-level overlay system for semiconductor device
US5061988A (en) * 1990-07-30 1991-10-29 Mcdonnell Douglas Corporation Integrated circuit chip interconnect
DE4030055A1 (de) * 1990-09-22 1992-03-26 Bosch Gmbh Robert Verfahren zum herstellen einer schaltung
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5132879A (en) * 1990-10-01 1992-07-21 Hewlett-Packard Company Secondary board for mounting of components having differing bonding requirements
US5245750A (en) * 1992-02-28 1993-09-21 Hughes Aircraft Company Method of connecting a spaced ic chip to a conductor and the article thereby obtained
US5245135A (en) * 1992-04-20 1993-09-14 Hughes Aircraft Company Stackable high density interconnection mechanism (SHIM)
US5313366A (en) * 1992-08-12 1994-05-17 International Business Machines Corporation Direct chip attach module (DCAM)
US5280413A (en) * 1992-09-17 1994-01-18 Ceridian Corporation Hermetically sealed circuit modules having conductive cap anchors

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ＩＢＭ ＴＥＣＨＮＩＣＡＬ ＤＩＳＣＬＯＳＵＲＥ ＢＵＬＬＥＴＩＮ，ｖｏｌ．３１，ｎｏ．１，Ｊｕｎｅ １９９８ ＮＥＷ ＹＯＲＫ ＵＳ，ｐａｇｅｓ １０８−１１０，’ＶＬＳＩ Ｐａｃｋａｇｉｎｇ’
ＩＢＭ ＴＥＣＨＮＩＣＡＬ ＤＩＳＣＬＯＳＵＲＥ ＢＵＬＬＥＴＩＮ，ｖｏｌ．３６，ｎｏ．５，Ｍａｙ １９９３ ＮＥＷ ＹＯＲＫ ＵＳ，ｐａｇｅｓ １８１−１８２，’Ａｌｔｅｒｎａｔｅ Ｐｏｌｙｉｍｉｄｅ／Ｍｅｔａｌ Ｔｈｉｎ Ｆｉｌｍ Ｐａｃｋａｇｉｎｇ Ｓｔｒｕｃｔｕｒｅ’

Also Published As

Publication number Publication date
JPH07201902A (ja) 1995-08-04
US5412539A (en) 1995-05-02
EP0649171A2 (en) 1995-04-19
EP0649171A3 (en) 1995-10-11

Similar Documents

Publication Publication Date Title
JP3069010B2 (ja) マンドレルで製造した相互接続デカールを有するマルチチップモジュール
KR950012658B1 (ko) 반도체 칩 실장방법 및 기판 구조체
US5357674A (en) Method of manufacturing a printed circuit board
US6940158B2 (en) Assemblies having stacked semiconductor chips and methods of making same
EP0683517B1 (en) Semiconductor device having semiconductor chip bonded to circuit board through bumps and process of mounting thereof
US5432677A (en) Multi-chip integrated circuit module
US6664616B2 (en) Semiconductor device and manufacturing method thereof
US7161242B2 (en) Semiconductor device, semiconductor device substrate, and manufacturing method thereof that can increase reliability in mounting a semiconductor element
US6410406B1 (en) Semiconductor device including edge bond pads and methods
US6849945B2 (en) Multi-layered semiconductor device and method for producing the same
JP3938921B2 (ja) 半導体ｉｃ内蔵モジュールの製造方法
US20090218678A1 (en) Semiconductor ic-embedded substrate and method for manufacturing same
JP2003522401A (ja) 積層型集積回路パッケージ
US6271057B1 (en) Method of making semiconductor chip package
EP0843357B1 (en) Method of manufacturing a grid array semiconductor package
US6413102B2 (en) Center bond flip chip semiconductor carrier and a method of making and using it
JP2002313996A (ja) 半導体パッケージ用基板およびその製造方法
US6340840B1 (en) Lead frame and production method thereof, and semiconductor device and fabrication method thereof
JPH0864635A (ja) 半導体装置
KR100343454B1 (ko) 웨이퍼 레벨 패키지
JP2652222B2 (ja) 電子部品搭載用基板
JP2787230B2 (ja) 電子部品塔載用基板
JPH0936271A (ja) 半導体パッケージ
JPH10340969A (ja) Ｂｇａ型半導体装置
JPH06204659A (ja) 回路基板の製造方法及び前記回路基板と電気回路部品との接続方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090519

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100519

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110519

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110519

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120519

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 13

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 13

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130519

Year of fee payment: 13

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term