KR20230011302A - Ldmos 아키텍처 및 형성 방법 - Google Patents

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KR20230011302A
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gate
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polysilicon
active layer
conductivity type
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데이비드 스나이더
샹후이 래리 투
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실라나 아시아 피티이 리미티드
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Abstract

반도체 디바이스를 형성하는 방법은 제1 전도성 유형의 활성 레이어를 갖는 반도체 웨이퍼를 제공하는 단계를 포함한다. 제1 및 제2 게이트 폴리실리콘을 갖는 제1 및 제2 게이트들은 활성 레이어 상에 형성된다. 제1 마스크 영역은 활성 레이어 상에 형성된다. 제1 및 제2 게이트들 사이에, 제1 마스크 영역, 제1 게이트 폴리실리콘, 및 제2 게이트 폴리실리콘을 마스크로 사용하여, 제2 전도성 유형의 깊은 우물, 제2 전도성 유형의 얕은 우물, 제1 전도성 유형의 소스 영역, 및 제2 전도성 유형의 제1 및 제2 채널 영역들이 형성된다. 활성 레이어에서, 하나 이상의 제2 마스크 영역들을 사용하여, 제1 전도성 유형의 제1 및 제2 드리프트 영역들, 제1 전도성 유형의 제1 및 제2 드레인 영역들, 및 제2 전도성 유형의 소스 연결 영역이 형성된다.

Description

LDMOS 아키텍처 및 형성 방법
관련 출원
본 출원은 2020년 5월 20일에 출원된 "LDMOS 아키텍처 및 형성 방법"이라는 명칭의 미국 비가특허 출원 번호 제16/879,046 호에 대한 우선권을 주장하며, 이는 모든 목적들을 위해 본 명세서에 참고로 포함된다.
금속 산화물 전계 효과 트랜지스터(MOSFET)들은 일반적으로 폴리실리콘 게이트, 소스 영역, 드레인 영역, 및 채널 영역을 포함한다. 소스 영역 및 드레인 영역은 제1 전도성 유형(conductivity type)이고 채널 영역은 제2 전도성 유형이다. 일부 MOSFET 디바이스들에서, 제1 전도성 유형은 n형 전도성이고 제2 전도성 유형은 p형 전도성이다. 다른 MOSFET 디바이스들에서, 이 관계는 반대된다. MOSFET 디바이스가 온 상태일 때, 인가된 게이트 전압에 따라, 전류가 채널 영역을 통해 드레인 영역과 소스 영역 사이에 흐른다. MOSFET 디바이스가 오프 상태일 때, 전류는 MOSFET 양단의 역 바이어스 전압(reverse-bias voltage)이 항복 전압(breakdown voltage) 레벨을 초과하지 않는 한 드레인 영역과 소스 영역 사이에 흐르지 않는다. 역 바이어스 전압이 항복 전압을 초과하는 경우, 큰 제어되지 않은 전류가 게이트에 전압이 인가되는지 여부에 관계없이 소스 영역과 드레인 영역 사이에 흐를 수 있다. 역 바이어스 전압이 항복 전압 이상으로 증가하는 경우, 애벌런치 항복(avalanche breakdown) 이벤트가 발생할 수 있다. 애벌랜치 항복 이벤트 동안, MOSFET을 통과하는 전류는 증가하는 속도로 증가하고 MOSFET의 최대 정격 전류를 빠르게 초과하여, MOSFET을 손상시키거나 파괴할 수 있다.
측방향 확산 MOSFET(LDMOS)들은 일반적인 MOSFET의 항복 전압과 비교하여 항복 전압을 증가시키기 위해 측방향 드리프트 드레인(LDD) 영역을 추가로 포함하는 MOSFET들의 부류이다. LDD 영역은 MOSFET이 항복하도록 야기할 수 있는 전기장의 일부들을 흡수함으로써 LDMOS가 오프 상태에서 더 큰 전압들을 견디도록 한다.
일부 예에서, 반도체 디바이스를 형성하기 위한 방법은 기판 레이어, 및 제1 전도성 유형의 활성 레이어를 갖는 반도체 웨이퍼를 제공하는 단계를 포함한다. 활성 레이어 상에 제1 게이트가 형성되고, 제1 게이트는 제1 게이트 폴리실리콘을 포함한다. 활성 레이어 상에 제2 게이트가 형성되고, 제2 게이트는 제1 게이트로부터 측방향으로 배치되고 제2 게이트 폴리실리콘을 포함한다. 활성 레이어 상에 제1 마스크 영역이 형성된다. 제1 게이트와 제2 게이트 사이의 활성 레이어에서, 제1 마스크 영역, 상기 제1 게이트 폴리실리콘, 및 상기 제2 게이트 폴리실리콘을 마스크로서 사용하여, 제2 전도성 유형의 깊은 우물, 제2 전도성 유형의 얕은 우물, 제1 전도성 유형의 소스 영역, 및 제2 전도성 유형의 제1 채널 영역과 제2 전도성 유형의 제2 채널 영역으로 분할된 채널 영역이 형성된다. 활성 레이어에서, 하나 이상의 제2 마스크 영역들을 사용하여, 제1 전도성 유형의 제1 드리프트 영역, 제1 전도성 유형의 제2 드리프트 영역, 제1 전도성 유형의 제1 드레인 영역, 제1 전도성 유형의 제2 드레인 영역, 및 제2 전도성 유형의 소스 연결 영역이 형성된다.
일부 예에서, 반도체 디바이스는 제1 전도성 유형의 활성 레이어를 갖는 반도체 웨이퍼를 포함한다. 활성 레이어는 제2 전도성 유형의 깊은 우물, 제2 전도성 유형의 얕은 우물, 제1 전도성 유형의 소스 영역, 제2 전도성 유형의 제1 채널 영역, 제2 전도성 유형의 제2 채널 영역, 제1 전도성 유형의 제1 드리프트 영역, 제1 전도성 유형의 제2 드리프트 영역, 제1 전도성 유형의 제1 드레인 영역, 제1 전도성 유형의 제2 드레인 영역, 및 제2 전도성 유형의 소스 연결 영역을 포함한다. 반도체 디바이스는 활성 레이어 위에 형성된 제1 게이트 폴리실리콘을 포함한다. 제1 폴리실리콘 게이트 스페이서는 제1 게이트 폴리실리콘 옆에 측방향으로 배치된다. 반도체 디바이스는 활성 레이어 위에 형성된 제2 게이트 폴리실리콘을 포함한다. 제2 폴리실리콘 게이트 스페이서는 제2 게이트 폴리실리콘 옆에 측방향으로 배치된다. 소스 연결 영역은 제1 폴리실리콘 게이트 스페이서와 제2 폴리실리콘 게이트 스페이서 사이에 측방향으로 배치된다. 제1 게이트 실드가 제1 게이트 폴리실리콘 위에 형성된다. 제2 게이트 실드가 제2 게이트 폴리실리콘 위에 형성된다. 활성 레이어 위에 유전체 영역이 형성된다. 반도체 디바이스는 유전체 영역의 상부 표면으로부터 소스 연결 영역까지 수직으로 연장되는 금속 소스 접촉부를 포함하고, 금속 소스 접촉부는 제1 폴리실리콘 게이트 스페이서와 제2 폴리실리콘 게이트 스페이서 사이에 측방향으로 배치되며 금속 소스 접촉부의 제2 수직 범위를 따른 제2 폭보다 더 넓은 금속 소스 접촉부의 제1 수직 범위를 따른 제1 폭을 갖고, 금속 소스 접촉부의 제1 수직 범위의 제1 폭은 제1 게이트 실드와 측방향으로 중첩되고, 및 접촉한다.
도 1은 일부 실시예들에 따른, 예시적인 LDMOS 디바이스의 단순화된 단면도이다.
도 2a 내지 도 2b는 LDMOS 디바이스들의 종래 기술의 예들이다.
도 3은 일부 실시예들에 따른, 예시적인 LDMOS 디바이스의 단순화된 단면도이다.
도 4 내지 도 14는 일부 실시예들에 따라, 도 3에 도시된 LDMOS 디바이스를 형성하기 위한 예시적인 프로세스를 상세히 설명하는 단순화된 단면도들이다.
도 15 내지 도 19b는 일부 실시예들에 따라, 도 3에 도시된 LDMOS 디바이스를 형성하기 위한 예시적인 프로세스의 일부의 단순화된 단계들을 도시한다.
측방향 확산 금속 산화물 전계 효과 트랜지스터(LDMOS)의 저농도 도핑 드레인(LDD) 영역은 LDMOS 디바이스의 온 저항을 증가시키는 비용으로, LDD 영역이 없는 다른 금속 산화물 전계 효과 트랜지스터(MOSFET)들과 비교하여, LDMOS 디바이스에 증가된 항복 전압을 제공한다. LDD 영역의 전도성과 LDD 영역의 길이는 전류 흐름의 방향으로 영역의 임피던스(impedance)에 각각 개별적으로 비례한다. 따라서, LDMOS 디바이스의 항복 전압을 증가시키는 것은 LDD 영역의 도핑 레벨을 감소시키거나 LDD의 측방향 범위를 확장함으로써 달성될 수 있다. 이 상호 관계는 LDMOS 디바이스의 온 상태 저항을 낮게 유지하는 것이 종종 바람직하거나 LDMOS 디바이스가 LDMOS 디바이스들과 같은, 전력 디바이스들이 자주 전도하는 큰 전류들을 싱크할 때 상당한 양의 전력을 소모하기 때문에 어려운 설계 문제를 나타낸다.
개시된 본 명세서에는 적어도 하나의 LDMOS 디바이스를 포함하는 반도체 구조가 있고, 단일 핑거 또는 다중 핑거들을 가짐으로써, 기존 LDMOS 디바이스들에 비해 여러 키 피쳐들을 유리하게 개선한다. 이들 피쳐들은 프로세스 변화에 대한 증가된 견고성(robustness), 높은 전기장들 및 항복 조건들과 관련된 증가된 안정성, 소스/드레인 전류에 대한 LDMOS 디바이스의 채널 영역에 대한 낮은 저항 연결, 및/또는 애벌랜치 생성 소수 캐리어들 처리의 증가된 견고성을 포함한다. 종래의 LDMOS 디바이스들에 비해, 본 명세서에 개시된 LDMOS 디바이스들의 추가 이점들은, LDMOS 디바이스의 소스 영역의 소형화(compactness)로 인한 특정 Rdson 또는 Rsp의 감소, 제조역량의 증가된 용이성, 및/또는 낮아진 웨이퍼 비용을 포함한다.
디바이스 성능을 상당히 개선하고 제조 변화를 감소시키는 디바이스 아키텍처를 갖는 측방향 확산 MOSFET(LDMOS) 디바이스(102)의 단면의 일부는 일부 실시예들에 따라, 종래의 LDMOS 디바이스와 비교하여, 도 1에 도시되어 있다. LDMOS 디바이스(102)의 일부 요소들은 LDMOS 디바이스(102)의 설명을 단순화하기 위해 도 1에서 생략되어졌다. 일반적으로, LDMOS 디바이스(102)는 기판(104), 기판(104) 상의 매립 산화물(BOX) 레이어(106)(예를 들어, SiO2), 및 BOX 레이어(106) 상의 활성 레이어(107)를 포함하는 반도체 웨이퍼를 포함하는 실리콘 온 절연체(SOI) 디바이스이다. 게이트 및 접촉 레이어(108)는 활성 레이어(107) 상에 있고, 금속화 레이어(즉, 상부 금속)(109)는 게이트 및 접촉 레이어(108) 상에 있다.
본 명세서에 기재된 바와 같이, 제2 레이어 "상의" 또는 "상에 형성되는" 제1 레이어는 제2 레이어의 적어도 일부 상에 형성, 접착 또는 배치된다. 일반적으로, 제1 레이어의 가장 낮은 수직 범위의 적어도 일부는 제2 레이어의 가장 높은 수직 범위의 적어도 일부와 직접 접촉하거나, 제1 레이어를 제2 레이어에 연결하는 접착제(adhesive) 또는 땜납(solder)과 같은 본딩 재료와 직접 접촉한다. 예를 들어, LDMOS 디바이스(102)의 활성 레이어(107)는 기판(104) 위에 있지만 기판(104) "상에" 있지 않다. 오히려, LDMOS 디바이스(102)의 활성 레이어(107)는 BOX 레이어(106) "상"에 형성된다. 일부 실시예들에서, 화학적 접착제 또는 땜납과 같은, 본딩 요소는 제2 레이어 상에 형성된 제1 레이어 사이에 개재될 수 있다.
n형 LDMOS 디바이스의 경우, 활성 레이어(107)는 일반적으로 n형 전도성 실리콘(117), n형 전도성 소스 영역(110), p형 전도성 소스 연결 영역(111), p형 전도성 얕은 우물(112), p형 전도성 깊은 우물(114), p형 전도성 채널 영역(116), n형 전도성 드리프트 영역(118)(즉, LDD 영역), 및 n형 전도성 드레인 영역(120)을 포함한다. p형 LDMOS 디바이스의 경우, 영역 전도성 유형들은 반대된다. 게이트 및 접촉 레이어(108)는 일반적으로 게이트 산화 레이어(124), 게이트 폴리실리콘(122), 금속 소스 접촉부의 제1 부분(135), 금속 드레인 접촉부의 제1 부분(134), 폴리실리콘 게이트 스페이서들(128, 129), 게이트 접촉부(126), 게이트 실드(130), 금속 소스 접촉부의 제2 부분(136), 금속 드레인 접촉부의 제2 부분(138), 및 유전체(dielectric)(139)를 포함한다. 금속화(metallization) 레이어(109)는 일반적으로 금속 소스 접촉부의 제3 부분(140), 및 금속 드레인 접촉부의 제3 부분(142)을 포함한다.
본 명세서에 개시된 바와 같이, 소스 영역(110), 채널 영역(116), 얕은 우물(112), 깊은 우물(114), 및 소스 연결 영역(111)을 포함하는 소스 아키텍처는 유리하게는 LDMOS 디바이스(102)의 게이트, 드리프트, 및 드레인 영역들이 넓은 범위의 바이어스 조건들 하에서 동작하는 안정적인 전기 평면을 제공한다. 이 소스 아키텍처는 Vt 및 Ioff와 같은 중요한 소스 제어 전기 파라미터들의 변화를 제한하는, 본 명세서에 개시된 바와 같이, 예시적인 프로세스(1500)를 사용하여 유리하게 형성된다. 종래의 LDMOS 디바이스의 소스 아키텍처들과 비교하여, LDMOS 디바이스(102)의 소스 아키텍처는 증가된 스냅백(snapback) 및 비클램프 유도성 스위칭(UIS) 견고성, LDMOS 디바이스(102)가 온일 때 전류에 제공되는 더 낮은 소스 저항, 및 LDMOS 디바이스(102)가 오프일 때 더 낮은 소스 누설 전류를 유리하게 제공한다. 게이트 실드(130)는 드레인 영역(120)의 금속화에 대한 게이트 폴리실리콘(122)의 용량성 결합을 유리하게 감소시킨다. 추가적으로, 본 명세서에 개시된 바와 같이, LDMOS 디바이스(102)를 형성하기 위한 예시적인 프로세스(1500)는 단일 포토 마스킹 단계를 사용하여 채널 영역(116), 얕은 우물(112), 깊은 우물(114), 및 소스 영역(110)을 형성하는 것을 포함한다. 따라서, 프로세스(1500)는 전술한 영역들의 각각은 별도의 포토 마스킹 단계에서 처리되는 종래의 LDMOS 디바이스를 형성하기 위한 종래의 프로세스와 비교하여 포토 마스킹 단계들의 총 수를 유리하게 감소시킨다.
드레인 영역(120)은 바이어스 전압(도시되지않음)을 수신하도록 구성되고, 게이트 폴리실리콘(122)은 드리프트 영역(118) 및 채널 영역(116)을 통해 드레인 영역(120) 및 소스 영역(110) 사이의 전류 흐름을 제어하기 위해 채널 영역(116)의 반전/공핍을 제어한다. 채널 영역(116)은 게이트 폴리실리콘(122) 아래의 활성 레이어(107)에 p형 도핑을 제공한다. 채널 영역(116)의 도핑 및 측방향 범위는 LDMOS 디바이스(102)의 원하는 Vt를 생성하는 데 기여하고 Rsp, Ids, Ioff 및 Gm과 같은, LDMOS 디바이스(102)의 다른 파라미터들에 영향을 미친다. 깊은 우물(114)은 소스 영역(110) 아래에 고농도의 p형 도핑을 제공한다. 이와 같이, 깊은 우물(114)은 LDMOS 디바이스(102)의 스냅백 및 UIS가 애플리케이션 요건들을 충족하도록 소스측 기생 바이폴라 트랜지스터를 약화시키는 데 유리하게 기여한다. 소스 영역(110)은 깊은 우물(114)이 소스측 기생 바이폴라 트랜지스터를 턴온하지 않고 유리하게 애벌런치 생성 소수 캐리어들을 효율적으로 수집하도록 하기 위해 고농도로 도핑되고 종래의 LDMOS 디바이스보다 얕다.
소스 영역(110), 채널 영역(116), 깊은 우물(114), 및 얕은 우물(112)의 주입 조건들은 도펀트(dopant)들이 게이트 폴리실리콘(122)의 두께를 통해 침투하지 않도록 하는 것이다. 이는 게이트 폴리실리콘(122)이 활성 레이어(107)에서 식각된 위치에 기초하여 활성 레이어(107)를 도핑하는 효과를 갖는다. 채널 영역(116)의 경우, 도펀트 종들이 비스듬히 주입되고 채널 영역(116)을 형성하기 위해 게이트 폴리실리콘(122)의 가장자리를 관통한다. 이러한 방식으로 활성 레이어(107)에 도펀트들을 도입하는 것은 종래의 LDMOS 디바이스를 형성하기 위한 종래의 프로세스와 비교하여 포토레지스트의 오정렬(misalignment) 또는 임계 치수 제어(critical dimension control)에 대한 처리 변화를 유리하게 제거한다. 이와 같이, 본 명세서에 개시된 바와 같은 프로세스(1500)를 사용하여 형성된, LDMOS 디바이스(102)는 i) 게이트 폴리실리콘(122) 아래의 채널 영역(116)의 반복가능한 길이(즉, 측면 범위), 이에 의해 LDMOS 디바이스(102)의 전기적 파라미터들 간의 변화의 상당한 소스 제거하고, ii) 소스 영역(110) 바로 아래에 정렬되는 깊은 우물(114), 이에 의해 다중 핑거 LDMOS 디바이스의 대향 핑거들 사이의 변하지 않는 LDMOS 디바이스(102)의 안정적인 UIS 및 스냅백 성능을 가능하게 하고, 및 iii) 게이트 폴리실리콘(122)의 가장자리에 주입되고 제어된 거리 하에 열적으로 구동되는 소스 영역(110), 이에 의해 채널 반전 레이어에 대한 소스 영역(110)의 양호한 연결을 유리하게 제공하고, 이에 의해 종래의 LDMOS 디바이스와 비교하여, LDMOS 디바이스(102)의 소스 대 드레인 전류 레벨, Ids를 개선하는 것을 유리하게 포함한다.
도 2a는 기본적인 종래 기술의 LDMOS 디바이스(200)를 도시하고, 이는 소스 접촉부(201), 드레인 접촉부(202), n+ 소스 영역(203), p+ 소스 접촉 영역(204), n+ 드레인 영역(205), p-우물(206), n-에피 영역(207), 게이트(208), 및 게이트 산화물(209)을 포함한다. p-우물(206)은 바디 영역을 형성하고, 채널 영역은 게이트(208) 아래 바디 영역의 일부에 형성된다. n-에피 영역(207)은 p-우물(206)과 n+ 드레인 영역(205) 사이의 상부 표면 근처에 n-드리프트 영역(210)을 포함한다.
종래 기술의 LDMOS 디바이스(200)는 LDMOS 디바이스(102)와 비교하여 여러 단점들을 갖는다. 예를 들어, p-우물(206)에 형성된 채널 영역과 n-드리프트 영역(210) 사이의 접합 영역의 높은 전압들은 일반적으로 LDMOS 디바이스(102)의 개선된 설계로 달성된 항복 전압 BVdss에 비해 상대적으로 낮은 항복 전압을 초래한다.
도 2b는 소스 접촉부(221), 드레인 접촉부(222), n+ 소스 영역(223), p+ 소스 연결 영역(224), n+ 드레인 영역(225), p-우물 영역(226), p-에피 영역(227), 게이트(228), 게이트 산화물(229), n-드리프트 영역(230), 및 실리콘의 국부 산화(LOCOS) 격리 영역(231)을 포함하는, 다른 종래 기술의 LDMOS 디바이스(220)를 도시한다. p-우물 영역(226)은 바디 영역을 형성하고, 채널 영역은 게이트(228) 아래 바디 영역의 일부에 형성된다. n-드리프트 영역(230)은 p-에피 영역(227)에 주입되고, LOCOS 격리 영역(231)은 n-드리프트 영역(230) 상에 형성된다. 게이트(228)의 일부는 LOCOS 격리 영역(231) 위의 필드 플레이트로서 연장된다. 종래 기술의 LDMOS 디바이스(220)는 LDMOS 디바이스(200)보다 고전압 디바이스이다. 더 높은 전압 용량성을 실현하기 위해, n-드리프트 영역(230)은 연장되어야 하고 및/또는 n-드리프트 영역(230) 도핑은 감소되어야 한다. LOCOS 격리 영역(231)은 n-드리프트 영역(230) 도핑을 감소시킨다. LDMOS 디바이스(220)의 실리콘은 애벌런치 항복이 발생하기 전에 ~30V/um을 처리할 수 있기 때문에 이러한 설계들에서는 n+ 드레인 영역(225)을 p-우물 영역(226)에서 더 멀리 이동시키는 것이 필요하다. 종래의 LDMOS 디바이스들에서, 15~20V/um은 일반적인 애벌랜치 한계이다. 따라서, 이러한 설계들에서 BVdss를 증가시키기 위해서는, Rsp는 반드시 증가시켜야 한다.
일부 실시예들에 따라, 다중 핑거 LDMOS 디바이스(302)의 단면이 도 3에 도시되어 있다. 일부 실시예들에서, LDMOS 디바이스(302)는 일반적으로 2개의 핑거들(301a, 301b)을 포함하고, 각 핑거는 LDMOS 디바이스(102)와 유사하거나 동일하다. 다른 실시예들에서, LDMOS 디바이스(302)는 2개보다 많은 핑거들을 포함한다. 일반적으로, LDMOS 디바이스(302)는 기판(304), 기판(304) 상의 BOX 레이어(306), BOX 레이어(306) 상의 n형 활성 레이어(307), 활성 레이어(307) 상의 게이트 및 접촉 레이어(308), 및 게이트 및 접촉 레이어(308) 상의 금속화 레이어(309)를 포함한다.
LDMOS 디바이스(302)는 본 명세서에서 n형 전도성("n형") 영역들 및 p형 전도성("p형") 영역들을 갖는 n형 LDMOS 디바이스로서 설명된다. 그러나, LDMOS 디바이스(302)는 대신에 p형 LDMOS 디바이스로 구현될 수 있으며, 이에 따라 개별의 영역들의 전도성이 교환된다(즉, n형 영역이 p형 영역이 됨).
활성 레이어(307)의 일부 영역들은 핑거들(301a, 301b) 사이에서 공유된다. 핑거들(301a 내지 b) 사이의 공유되는 활성 레이어(307)의 영역들은 고농도로 도핑된 p형 소스 연결 영역(311), p형 얕은 우물(312), 및 p형 깊은 우물(314)을 포함한다. 제1 핑거(301a)에 특정한, 활성 레이어(307)의 제1 부분은 n형 실리콘의 제1 영역(317a), 제1 n형 소스 영역(310a), 제1 p형 채널 영역(316a), 제1 n형 드리프트 영역(318a)(즉, LDD 영역), 및 제1 n형 드레인 영역(320a)을 포함한다. 제2 핑거(301b)에 특정한, 활성 레이어(307)의 제2 부분은 n형 실리콘의 제2 영역(317b), 제2 n형 소스 영역(310b), 제2 p형 채널 영역(316b), 제2 n형 드리프트 영역(318b)(즉, LDD 영역), 및 제2 n형 드레인 영역(320b)을 포함한다.
게이트 및 접촉 레이어(308)의 일부 요소들은 핑거들(301a 내지 b) 사이에서 공유된다. 핑거들(301a 내지 b) 사이의 공유되는 요소들은 금속 소스 접촉부의 제1 부분(335) 및 금속 소스 접촉부의 제2 부분(336)을 포함한다. 제1 핑거(301a)에 특정한, 게이트 및 접촉 레이어(308)의 제1 부분은 제1 게이트 산화물 레이어(324a), 제1 게이트 폴리실리콘(322a), 제1 폴리실리콘 게이트 스페이서들(328a, 329a), 제1 게이트 접촉부(326a), 제1 게이트 실드(330a), 제1 금속 드레인 접촉부의 제1 부분(334a), 제1 금속 드레인 접촉부의 제2 부분(338a), 및 제1 유전체(339a)를 포함한다. 제2 핑거(301b)에 특정한, 게이트 및 접촉 레이어(308)의 제2 부분은 제2 게이트 산화물 레이어(324b), 제2 게이트 폴리실리콘(322b), 제2 폴리실리콘 게이트 스페이서들(328b, 329b), 제2 게이트 접촉부(326b), 제2 게이트 실드(330b), 제2 금속 드레인 접촉부의 제1 부분(334b), 제2 금속 드레인 접촉부의 제2 부분(338b), 및 제2 유전체(339b)를 포함한다. 금속화 레이어(309)는 일반적으로 핑거들(301a, 301b) 사이에서 공유되는 금속 소스 접촉부의 제3 부분(340), 제1 금속 드레인 접촉부의 제3 부분(342a), 및 제2 금속 드레인 접촉부의 제3 부분(342b)을 포함한다. 종래의 LDMOS 디바이스와 비교하여 LDMOS 디바이스(302)의 이점들은 LDMOS 디바이스(102)를 참조하여 설명된 것과 유사하거나, 동일하다.
도 4 내지 도 14는 일부 실시예들에 따른, 예시적인 프로세스(1500)의 다양한 단계들에서 LDMOS 디바이스(102 또는 302)를 형성하기 위한 단계들을 상세히 설명하는 간략화된 단면 개략도들이다. 도 4 내지 도 14의 세부사항들은 아래에 간략하게 소개되고 그 다음 도 15 내지 도 18 및 도 19a 내지 도 19b를 참조하여 상세히 논의된다.
도 4는 일부 실시예들에 따른, LDMOS 디바이스들(102, 302)과 동일하거나, 유사한 LDMOS 디바이스(402)의 형성의 제1 단계의 개략도의 단순화된 단면도이다. LDMOS 디바이스(402)는 개별의 제1 및 제2 핑거들(401a, 401b)의 제1 및 제2 부분들을 포함한다. 'a'로 표시된 LDMOS 디바이스(402)의 영역들 및 요소들은 제1 핑거(401a)의 일부로 이해된다. 'b'로 표시된 LDMOS 디바이스(402)의 영역들 및 요소들은 제2 핑거(401b)의 일부로 이해된다. 'a' 또는 'b'로 지정되지 않은 LDMOS 디바이스(402)의 영역들 및 요소들은 2개의 핑거들(401a, 401b)에 의해 공유되는 것으로 이해된다. 일부 실시예들에서, 프로세스(1500)에 의해 형성된 LDMOS 디바이스(402)는 하나의 핑거, 2개의 핑거들, 또는 2개 초과의 핑거들을 가질 수 있다.
LDMOS 디바이스(402)의 영역들은 일반적으로 기판 레이어(404), 기판 레이어(404) 상에 형성된 매립 산화물(BOX) 레이어(406), 및 BOX 레이어(406) 상에 형성된 n형 실리콘 활성 레이어(407)를 포함한다. 제1 핑거(401a)의, 제1 게이트는 활성 레이어(407) 상에 형성된 게이트 산화물(424a) 및 게이트 폴리실리콘(422a)을 포함한다. 제2 핑거(401b)의, 제2 게이트는 활성 레이어(407) 상에 형성되고 게이트 산화물(424a) 및 게이트 폴리실리콘(422a)으로부터 측방향으로 배치된 게이트 폴리실리콘(422b) 및 게이트 산화물(424b)을 포함한다. 일부 실시예들에서, LDMOS 디바이스(402)는 LDMOS 디바이스(402)와 BOX(406) 상에 형성된 다른 반도체 구조들 사이의 분리 및/또는 종단을 제공하기 위해 활성 레이어(407)에 형성된 얕은 트렌치 격리 구조들(STI)(도시되지 않음) 및 깊은 트렌치 격리 구조들(DTI)(도시되지 않음)을 포함한다.
도 5는 제1 마스크 "Mask1"이 활성 레이어(407) 상에 형성된 후의 LDMOS 디바이스(402)를 예시한다. 일부 실시예들에 따라, 제1 마스크 Mask1은 예시적인 프로세스(1500)의 일부로서 활성 레이어(407) 상에 형성되는 포토레지스트 영역들(561a, 561b)을 포함한다. 또한 도시된 것은 노출된(즉, 포토레지스트 또는 게이트 폴리실리콘이 그 위에 배치되지 않음) 활성 레이어(407)의 측방향 범위(512), 게이트 폴리실리콘(422a)의 제1 측방향 범위(513a), 게이트 폴리실리콘(422a)의 제2 측방향 범위(514a), 게이트 폴리실리콘(422b)의 제1 측방향 범위(513b), 및 게이트 폴리실리콘(422b)의 제2 측방향 범위(514b) 이다.
도시된 바와 같이, 제1 포토레지스트 영역(561a)은 제1 게이트 폴리실리콘(422a)의 제1 측방향 범위(513a) 상에 형성되고 게이트 폴리실리콘(422a)의 제2 측방향 범위(514a)와 활성 레이어(407)의 노출된 측방향 범위(512) 모두를 제외한다(즉, 형성되지 않음). 유사하게, 제2 포토레지스트 영역(561b)은 제2 게이트 폴리실리콘(422b)의 제1 측방향 범위(513b) 상에 형성되고 게이트 폴리실리콘(422b)의 제2 측방향 범위(514b)와 활성 레이어(407)의 노출된 측방향 범위(512) 모두를 제외한다(즉, 형성되지 않음). 일부 실시예들에서, 측방향 범위(512)는 설계 규칙들(예를 들어, 게이트 폴리실리콘 대 소스 접촉부 간격), 원하는 동작 파라미터들, 및/또는 제조 용량성들에 기초하여 선택될 수 있고, 측방향 범위들(513a 내지 b)는 IDsat 및 핫 캐리어 견고성과 같은 LDMOS 디바이스(402)의 원하는 성능 기준에 기초하여 선택될 수 있으며, 측방향 범위들(514a 내지 b)은 게이트 폴리실리콘(422a 내지 b)에 대한 포토레지스트 영역들(561a 내지 b)의 원하는 정렬 기준에 기초하여 선택될 수 있다.
도 6은 채널 영역(616)을 형성하기 위해 포토레지스트 영역들(561a, 561b) 및 게이트 폴리실리콘(422a, 422b)을 마스크로 사용하여 제1 범위의 경사각(tilt angle)(652a)(점선 화살표들로 도시됨)으로 주입되고 제2 범위의 경사각(652b)(실선 화살표들로 도시됨)으로 주입된 도펀트들(671)에 의해 활성 레이어(407)에 p형 채널 영역(616)의 형성을 예시한다. 채널 영역(616)의 주입 조건들은 도펀트들이 게이트 폴리실리콘(422a, 422b)의 두께를 통해 침투하지 않도록 하는 것이다. 채널 영역(616)은 제1 측방향 범위(614a)만큼 게이트 폴리실리콘(422a) 아래에서 측방향으로 연장된다. 유사하게, 채널 영역(616)은 제2 측방향 범위(614b)만큼 게이트 폴리실리콘(422b) 아래에서 측방향으로 연장된다.
일부 실시예들에서, 도펀트들(671)은 붕소(Boron)를 포함하는 p형 도펀트들이다. 도펀트들(671)의 붕소 주입 조건들은 게이트 산화물들(424a 내지 b)의 두께 및 채널 영역(616)의 원하는 채널 길이(예를 들어, 측방향 범위들(614a 내지 b)의 원하는 개별의 길이)에 의존한다. 예를 들어, 일부 실시예들에서, 70 옹스트롬의 게이트 산화물들(424a 내지 b)의 게이트 산화물 두께에 대해, 도펀트들(671)의 주입 도즈(dose)는 LDMOS 디바이스(402)의 다른 도펀트들이 채널 영역(616)의 도핑에 영향을 미치는 정도에 따라, 1e13B/cm2에서 7e13B/cm2의 범위일 수 있다. 일부 실시예들에서, 경사각들(652a 내지 b)의 범위는 7도부터 45도까지의 범위(활성 레이어(407)의 상부 표면에 평행한 수평 평면에 수직인 평면으로부터)이고 채널 영역(616)의 원하는 측방향 범위(614a 내지 b)에 대해 적절하게 선택될 수 있다. 경사각(652a 내지 b)의 범위의 더 얕은 경사각(예를 들어, 7도)은 더 큰 경사각(예를 들어, 45도)보다 채널 영역(616)의 더 짧은 채널 길이를 생성할 것이다.
도 7은 일부 실시예들에 따라, 포토레지스트 영역들(561a, 561b) 및 게이트 폴리실리콘(422a, 422b)을 마스크(즉, Mask1)로 사용하여 경사각(753)에서 주입된 도펀트들(772)에 의해 활성 레이어(407)의 p형 얕은 우물(712) 및 p형 깊은 우물(714)의 형성 후의 LDMOS 디바이스(402)를 예시한다. p형 얕은 우물(712)과 p형 깊은 우물(714)은 활성 레이어(407)의 n형 활성 실리콘의 주입된 영역들을 p형 실리콘으로 변환하고, 이에 의해 바람직한 스냅백 및 UIS 성능을 나타내도록 LDMOS 디바이스(402)를 형성한다. 도시된 바와 같이, 도 6에 도시된 채널 영역(616)은 이제 우물들(712, 714)에 의해 p형 채널 영역들(716a, 716b)로 분할된다. 채널 영역(616)과 유사하게, 우물들(712, 714)의 주입 조건들은 도펀트들이 게이트 폴리실리콘(422a, 422b)의 두께를 관통하지 않도록 하는 것이다. 일부 실시예들에서, 경사각(753)은 활성 레이어(407)의 상부 표면에 평행한 수평 평면에 수직이고, 다른 실시예들에서, 경사각(753)은 활성 레이어(407)의 상부 표면에 평행한 수평 평면으로부터 70도 내지 120도의 범위이다. 일부 실시예들에서, 도펀트들(772)은 붕소를 포함하고 1e13 B/cm2에서 7e13 B/cm2의 범위의 농도로 주입되는 p형 도펀트들이다.
도 8은 일부 실시예들에 따라, 포토레지스트 영역들(561a, 561b) 및 게이트 폴리실리콘(422a, 422b)을 마스크(즉, Mask1)로 사용하여 경사각(854)에서 도펀트들(873)에 의해 깊이(851)를 갖는 n형 소스 영역(810)의 형성 후의 LDMOS 디바이스(402)를 예시한다. 일부 실시예들에서, 포토레지스트 영역들(561a 내지 b)은 LDMOS 디바이스(402)의 외부 가장자리로 연장된다. 일부 실시예들에서, 경사각(854)은 활성 레이어(407)의 상부 표면에 평행한 수평 평면으로부터 70도에서 120도의 범위이다. 소스 영역(810)의 주입 조건들은 도펀트들(873)이 게이트 폴리실리콘(422a, 422b)의 두께를 관통하지 않도록 하는 것이다. 소스 영역(810)은 종래의 LDMOS 디바이스들에 비해 더 높은 주입 농도를 가지며 더 얕은 깊이를 갖는다. 일부 실시예들에서, 도펀트들(873)은 n형 도펀트들이고 비소(Arsenic)를 포함하고 1e14 As/cm2에서 2.5e15 As/cm2의 범위의 비교적 높은 농도로 주입된다. 얕은 깊이를 달성하기 위해, 소스 영역(810)은 예를 들어, 비소 소스에 대해 7 내지 20keV 범위를 갖는, 저에너지 주입들을 사용하여 주입된다. 일부 실시예들에서, 도펀트들(873)은 제1 및 제2 비소 주입들을 포함한다. 제1 비소 주입은 n형 소스 영역(810)의 깊이(851)의 도 8의 표시에 의해 도시된 바와 같이, 활성 레이어(407)의 상부 표면에 가까운 n형 소스 영역(810)을 형성하기 위한 저에너지, 고농도, 비소 주입이다. 일부 실시예들에서, 소스 영역(810)의 깊이(851)는 80nm에서 200nm의 범위이다. 일부 실시예들에서, 도펀트들(873)의 제2 비소 주입은 도펀트들(873)의 제1 비소 주입과 비교하여 약간 더 높은 에너지 및 유사한 농도에서 수행된다. 이러한 실시예들에서, 도펀트들(873)의 제2 비소 주입들의 에너지는 20keV에서 70keV의 범위이다. 소스 영역(810)은 게이트 폴리실리콘(422a 내지 b)에 정렬된다.
소스 영역(810)의 형성 후에, Mask1의 포토레지스트 영역(561a 내지 b)은 제거된다.
LDMOS 디바이스들을 형성하기 위한 종래의 프로세스들에서, 소스 영역 도핑은 통상적으로 표준 N+ 포토/주입 단계에서 수행된다. 따라서, 종래의 프로세스들을 사용하여 형성된 LDMOS 디바이스들은 본 명세서에 개시된 LDMOS 디바이스(402)의 접합보다 더 깊은 n형 접합을 갖는다. 결과적으로, 종래의 LDMOS 디바이스의 깊은 p-우물 주입은 LDMOS 디바이스(402)에 비해 더 깊어야 할 수 있으며 따라서 해당 디바이스의 활성 레이어의 게이트 폴리실리콘 개구에 자체 정렬되지 않을 수 있다. 이에 비해, 도 5 내지 8은 게이트 폴리실리콘(422a 내지 b)에 정렬될 뿐만 아니라, 자체 정렬된 LDMOS 디바이스(402)의 4개의 영역들(616, 712, 714, 810)을 유리하게 형성하기 위해 포토레지스트(561a 내지 b)를 포함하고 게이트 폴리실리콘(422a 내지 b)을 사용하는 단일 마스크(Mask1)의 사용을 예시한다. 추가적으로, 종래의 LDMOS 디바이스의 게이트 폴리실리콘에 인접한 소스 영역의 양 측들을 도핑하기 위해 종래의 n형 포토/주입 단계를 사용하면 p형 소스 연결 영역 주입을 허용하기 위해 해당 디바이스의 게이트 폴리실리콘 사이에 중앙에 길고 가는 레지스트 라인은, 레지스트 리프팅과 관련된 처리 문제들을 일으킬 수 있다. 본 명세서에 개시된 프로세스(1500)는 소스 연결 영역의 p형 도펀트 농도보다 더 낮은 소스 영역 도펀트 농도를 사용함으로써 이 문제를 우회하고, 이에 의해 p형 도펀트를 소스 영역에 도핑하는 것을 방지할 수 있다.
도 9는 일부 실시예들에 따라, 포토레지스트 영역(962)을 포함하는 제2 마스크 Mask2가 활성 레이어(407) 상에 형성된 후 및 드리프트 영역(918a, 918b)(즉, LDD 영역)이 드리프트 영역 마스크로서 포토레지스트 영역(962)을 사용하여 경사각(955)으로 도펀트(974)에 의해 활성 레이어(407)에 형성된 후 LDMOS 디바이스(402)를 예시한다. n형 드리프트 영역들(918a 내지 b)을 형성하기 위해 사용되는 주입 모듈은 드리프트 영역들(918a 내지 b)의 도핑 프로파일을 조정하기 위해 하나 내지 여러 주입 단계들을 포함한다. 도펀트들(974)의 개별 도즈들은 5e11P/cm2에서 7e12P/cm2의 범위의 농도로 주입된다. 일부 실시예들에서, 경사각(955)은 활성 레이어(407)의 상부 표면에 평행한 수평 평면에 수직이고, 다른 실시예들에서, 경사각(955)은 활성 레이어(407)의 상부 표면에 평행한 수평 평면으로부터 70도에서 120도의 범위이다. 드리프트 영역들(918a 내지 b)의 형성 후에, Mask2의 포토레지스트 영역(962)은 제거된다.
도 10은 일부 실시예들에 따라, 포토레지스트 영역(1063)을 포함하는 제3 마스크 Mask3가 활성 레이어(407) 상에 형성된 후 및 n-드레인 영역들(1020a, 1020b)이 드레인 영역 마스크로서 포토레지스트 영역(1063)을 사용하여 경사각(1056)의 도펀트들(1075)에 의해 활성 레이어(407)에 형성된 후 LDMOS 디바이스(402)를 예시한다. 또한 게이트 폴리실리콘(422a, 422b)의 개별의 내부 및 외부 측들에 형성된 폴리실리콘 게이트 스페이서들(1028a, 1028b 및 1029a, 1029b)이 도시되어 있다. 폴리실리콘 게이트 스페이서(1029a)는 드리프트 영역(918a) 위에 수직으로 배치되고, 폴리실리콘 게이트 스페이서(1028a)는 소스 영역(810) 위에 수직으로 배치된다. 유사하게, 폴리실리콘 게이트 스페이서(1029b)는 드리프트 영역(918b) 위에 수직으로 배치되고, 폴리실리콘 게이트 스페이서(1028b)는 소스 영역(810) 위에 수직으로 배치된다. 일부 실시예들에서, 게이트 스페이서들(1028a 내지 b 및 1029a 내지 b)의 개별의 측방향 범위들은 LDMOS 디바이스(402)의 소스 연결 영역의 원하는 측방향 범위에 따라 선택된다. 일부 실시예들에서, 도펀트들(1075)은 비소 및 인(Phosphorus)을 포함하는 n형 도펀트들이고 개별의 금속 드레인 접촉부들에 대한 저저항 오믹 접촉부를 형성하기 위해 고농도들, 예를 들어 3e15 As/cm2 및 8e13 P/cm2로 주입된다. 드레인 영역들(1020a 내지 b)의 형성 후에, Mask3의 포토레지스트 영역(1063)은 제거된다.
도 11a는 일부 실시예들에 따라, 포토레지스트 영역들(1164a, 1164b)을 포함하는 제4 마스크 Mask4가 활성 레이어(407) 상에 형성된 후 및 고농도로 도핑된 p형 소스 연결 영역(1111)이 포토레지스트 영역들(1164a, 1164b)을 마스크로 사용하여 경사각(1157)으로 주입된 도펀트들(1176)에 의해 활성 레이어(407)에 형성된 후 LDMOS 디바이스(402)의 제1 예를 예시한다. 일부 실시예들에서, 포토레지스트 영역들(1164a 내지 b)은 LDMOS 디바이스(402)의 외부 가장자리로 연장된다. 포토레지스트 영역(1164a)은 측방향 범위(1114a)에 대해, 폴리실리콘 게이트 스페이서(1028a)의 내부 가장자리를 지나, 활성 레이어(407) 상으로 연장된다. 유사하게, 포토레지스트 영역(1164b)은 측방향 범위(1114b)에 대해, 폴리실리콘 게이트 스페이서(1028b)의 내부 가장자리를 지나, 활성 레이어(407) 상으로 연장된다. 따라서, 포토레지스트 영역(1164a)은 폴리실리콘 게이트 스페이서(1028a)의 전체 측방향 범위에 대해, 또는 그 너머로 연장되고, 포토레지스트 영역(1164b)은 폴리실리콘 게이트 스페이서(1028b)의 전체 측방향 범위에 대해, 또는 그 너머로 연장된다. 측방향 범위(1114a) 및 측방향 범위(1114b) 사이의 활성 레이어(407)의 영역은 소스 연결 영역(1111)을 형성하기 위해 경사각(1157)으로 주입되는 도펀트들(1176)에 노출된다. 도시된 바와 같이, 도 8의 소스 영역(810)은 소스 연결 영역(1111)에 의해 n형 소스 영역들(1110a, 1110b)로 분할되었다. 도 11a 및 도 11b에 도시된 소스 연결 영역(1111/1111')은 금속 소스 접촉부와 양호한 저항성 접촉부를 형성하기에 적합한 고농도로 도핑된 p형 영역이다. 일부 실시예들에서, 경사각(1157)은 활성 레이어(407)의 상부 표면에 평행한 수평 평면에 수직이고, 다른 실시예들에서, 경사각(1157)은 활성 레이어(407)의 상부 표면에 평행한 수평 평면으로부터 70도에서 120도의 범위이다. 일부 실시예들에서, 도펀트들(1176)은 붕소를 포함하는 p형 도펀트들이고, 1e15 B/cm2에서 5e15 B/cm2의 범위의, 고농도로 주입된다. 일부 실시예들에서, 측방향 범위들(1114a 내지 b)은 0nm 내지 0.2μm의 폭을 갖고 활성 레이어(407)의 노출된 영역의 측방향 범위는 0.1μm 내지 0.4μm의 폭을 갖는다.
도 11b는 일부 실시예들에 따라, 포토레지스트 영역들(1164a', 1164b')을 포함하는 대안적인 제4 마스크 Mask4'가 활성 레이어(407) 상에 형성된 후 및 고농도 도핑된 p형 연결 영역(1111')이 포토레지스트 영역들(1164a', 1164b') 및 폴리실리콘 게이트 스페이서들(1028a, 1028b)을 마스크로 사용하여 경사각(1157)으로 도펀트들(1176)에 의해 활성 레이어(407)에 형성된 후 LDMOS 디바이스(402)의 대안적인 예를 예시한다. 일부 실시예들에서, 포토레지스트 영역들(1164a' 내지 b')은 LDMOS 디바이스(402)의 외부 가장자리로 연장된다. 도시된 바와 같이, 도 8의 소스 영역(810)은 소스 연결 영역(1111')에 의해 n형 소스 영역들(1110a, 1110b)로 분할되었다.
포토레지스트 영역(1164a')은 폴리실리콘 게이트 스페이서(1028a)의 측방향 범위(1116a)로부터 제외되고(즉, 형성되지 않음), 포토레지스트 영역(1164b')은 폴리실리콘 게이트 스페이서(1028b)의 측방향 범위(1116b)로부터 제외된다. 폴리실리콘 게이트 스페이서(1028a)와 폴리실리콘 게이트 스페이서(1028b) 사이의 활성 레이어(407)의 영역은 소스 연결 영역(1111')을 형성하기 위해 경사각(1157)으로 주입되는 도펀트들(1176)에 노출된다. 폴리실리콘 게이트 스페이서들(1028a 내지 b)의 측방향 범위들(1116a 내지 b)은 도펀트들(1176)로부터 활성 레이어(407)를 마스킹하도록 동작가능하며, 따라서 도펀트들(1176)에 의해 형성된 소스 연결 영역(1111')은 유리하게는 폴리실리콘 게이트 스페이서들(1028a 내지 b)의 내부 가장자리(1115)와 정렬된다. 일부 실시예들에서, 측방향 범위들(1116a 내지 b)은 30nm 내지 100nm의 폭을 갖고 활성 레이어(407)의 노출된 영역의 측방향 범위는 0.2μm 내지 0.6μm의 폭을 갖는다.
이에 비해, 종래의 LDMOS 형성 프로세스들에서 포토레지스트 영역들은 일반적으로 소스 주입을 위한 공간을 남기기에 충분한 마진을 갖는 종래의 LDMOS 디바이스의 게이트 폴리실리콘과 폴리실리콘 게이트 스페이서들 사이에 그려진다. 그러나, 도시된 실시예에서, 포토레지스트 영역들(1164a', 1164b')은 폴리실리콘 게이트 스페이서들(1028a, 1028b)에 가깝게 그려지거나, 중첩되고, 이에 의해 소스 연결 영역(1111')이 폴리실리콘 게이트 스페이서들(1028a, 1028b)에 자기 정렬되도록 소스 연결 영역(1111')을 형성한다. 따라서, 폴리실리콘 게이트 스페이서들(1028a, 1028b)은 도펀트들(1176)로부터 소스 영역들(1110a, 1110b)을 차폐한다. 결과적으로, 유리하게는 LDMOS 디바이스(402)의 더 작은 소스 영역들(1110a 내지 b)이 종래의 LDMOS 디바이스에 비해 생성된다.
도 12는 일부 실시예들에 따라, 활성 레이어(407) 상에 게이트 및 접촉 레이어(1208)의 일부 요소들을 형성한 후 LDMOS 디바이스(402)를 예시한다. 도 12에 도시된 게이트 및 접촉 레이어(1208)의 요소들은 제1 금속 드레인 접촉부(1234a)의 제1 부분, 제1 게이트 실드(1230a), 제1 게이트 접촉부(1226a), 금속 소스 접촉부(1235), 제2 금속 드레인 접촉부(1234b)의 제1 부분, 제2 게이트 실드(1230b), 제2 게이트 접촉부(1226b), 및 유전체(1239)를 포함한다. 도시된 바와 같이, 제1 게이트 접촉부(1226a)는 제1 게이트 폴리실리콘(422a) 상에 형성된다. 게이트 실드(1230a)의 제1 부분은 제1 게이트 접촉부(1226a) 위에 형성된다. 게이트 실드(1230a)의 제2 부분은 폴리실리콘 게이트 스페이서(1029a)를 넘어 측방향으로 연장되고 드리프트 영역(918a) 위에 수직으로 배치된다. 게이트 실드(1230a)의 제2 부분은 게이트 실드(1230a)의 제1 부분보다 활성 레이어(407)의 상부 표면에 더 가깝다. 유사하게, 제2 게이트 접촉부(1226b)은 제2 게이트 폴리실리콘(422b) 상에 형성된다. 게이트 실드(1230b)의 제1 부분은 제2 게이트 접촉부(1226b) 위에 형성된다. 게이트 실드(1230b)의 제2 부분은 폴리실리콘 게이트 스페이서(1029b)를 넘어 측방향으로 연장되고 드리프트 영역(918b) 위에 수직으로 배치된다. 게이트 실드(1230b)의 제2 부분은 게이트 실드(1230b)의 제1 부분보다 활성 레이어(407)의 상부 표면에 더 가깝다. 도 12에 도시된 LDMOS 디바이스(402)의 형성의 단계에서, 유전체(1239)는 게이트 및 접촉 레이어(1208)의 모든 컴포넌트들을 덮는다. 게이트 실드들(1230a 내지 b)은 유리하게는 게이트 폴리실리콘(422a 내지 b)의 용량성 결합을 개별의 드레인 영역들(1020a 내지 b)의 금속화로 감소시킨다.
도 13은 일부 실시예들에 따른, 활성 레이어(407) 및 금속화 레이어(1309) 상의 게이트 및 접촉 레이어(1208)의 추가 요소들을 형성한 후 LDMOS 디바이스(402)의 제1 예를 예시한다. 도 13에 도시된 게이트 및 접촉 레이어(1208)의 요소들은 제1 금속 드레인 접촉부(1338a)의 제2 부분, 제2 금속 드레인 접촉부(1338b)의 제2 부분, 유전체(1339a)의 제1 부분, 및 유전체(1339b)의 제2 부분(도 12에 도시된, 유전체(1239)의)을 포함한다. 금속화 레이어(1309)는 제1 금속 드레인 접촉부(1342a)의 제3 부분, 금속 소스 접촉부(1340)의 제3 부분(즉, 상부 금속), 및 제2 금속 드레인 접촉부(1342b)의 제3 부분(즉, 상부 금속)을 포함한다. 또한 측방향 범위들(1358, 1359a, 1359b 및 1360)의 치수 표시기들이 도시된다.
일부 실시예들에서, LDMOS 디바이스(402)의 소스 영역에 대한 레이아웃 치수들은 게이트 폴리실리콘(422a, 422b) 사이의 측방향 범위(1358), 금속 소스 접촉부(1336)의 제2 부분의 폭(1360), 게이트 폴리실리콘(422a)과 금속 소스 접촉부(1336)의 제2 부분 사이의 측방향 범위(1359a), 및 게이트 폴리실리콘(422b)과 금속 소스 접촉부(1336)의 제2 부분 사이의 측방향 범위(1359b)에 의해 결정되고 LDMOS 디바이스(402)의 기술 노드에 의존한다. 제1 예로서, 0.18μm 기술 노드의 경우, 게이트 폴리실리콘(422a, 422b) 사이의 측방향 범위(1358)(즉, 소스 폭)는 0.25 μm와 동일할 수 있고, 금속 소스 접촉부(1336)의 제2 부분의 폭(1360)은 0.22μm와 동일할 수 있고, 및 게이트 폴리실리콘(422a, 422b)과 금속 소스 접촉부(1336)의 제2 부분 사이의 측면 범위들(1359a, 1359b)은 개별적으로, 각각 0.16μm 와 동일할 수 있다. 제2 예로서, 90nm 기술 노드의 경우, 게이트 폴리실리콘(422a, 422b) 사이의 측방향 범위(1358)는 0.17μm와 동일할 수 있고, 금속 소스 접촉부(1336)의 제2 부분의 폭(1360)은 0.12μm와 동일할 수 있고, 및 게이트 폴리실리콘(422a, 422b)과 금속 소스 접촉부(1336)의 제2 부분 사이의 측방향 범위들(1359a, 1359b)은 개별적으로, 0.10μm와 동일할 수 있다. 일부 실시예들에서, LDMOS 디바이스(402)의 최소 소스 폭(즉, 측방향 범위(1358))에 대한 제한 규칙들은 폭(1360)에 측방향 범위(1359a)를 더하고, 측방향 범위(1359b)를 더한 것과 동일하다. 따라서, 이 단락에서 이전에 제공된 예시적인 치수들을 사용하여, 0.18μm 노드에 대해, LDMOS 디바이스(402)의 소스 폭은 0.54μm이고, 90nm 기술 노드에 대해, LDMOS 디바이스(402)의 소스 폭은 0.32μm이다.
도 14는 일부 실시예들에 따른, 활성 레이어(407) 및 금속화 레이어(1309) 상에 게이트 및 접촉 레이어(1208)의 추가 요소들의 형성 후 LDMOS 디바이스(402)의 제2 예를 예시한다. 도 14에 도시된 게이트 및 접촉 레이어(1208)의 요소들은 금속 소스 접촉부(1436)의 제2 부분의 제2 예를 포함한다. 도시된 예시적인 실시예에서, 게이트 실드(1230a)는 제1 수직 범위를 따른 금속 소스 접촉부(1436)의 제2 부분의 폭이 게이트 실드(1430a)의 일부와 중첩되도록 금속 소스 접촉부(1436)의 제2 부분에 대한 금속 소스 접촉 가장자리 정지부로서 사용된다. 금속 소스 접촉부(1436)의 제2 부분은 제1 게이트 실드(1230a)의 상부 표면 위의 제1 수직 범위를 따른 제1 폭(1460a), 및 제1 게이트 실드(1230a)의 상부 표면 아래 및 게이트 폴리실리콘(422a 내지 b) 사이의 제2 수직 범위를 따른 더 좁은, 제2 폭(1460b)을 갖는다. 도시된 예에서, 제1 폭(1460a)은 제2 폭(1460b)보다 더 넓다. 금속 소스 접촉부(1340)의 제3 부분의 형성을 위해 더 넓은 영역을 유리하게 제공함으로써, 중첩된 게이트 실드 섹션은 p형 소스 연결 영역(1111)에서의 소스 접촉부가 더 좁아지게 한다. 즉, 폭(1460b)은 LDMOS 디바이스(402)의 최소 접촉 피처 크기보다 좁다. 결과적으로, LDMOS 디바이스(402)의 셀 피치는 종래의 LDMOS 디바이스에 비해 감소될 수 있다.
LDMOS 디바이스(302/402)를 형성하기 위한 세부사항들은 일부 실시예들에 따라, 도 15에 예시된 예시적인 프로세스(1500)에 의해 상위 레벨에서 설명된다. 특정 단계들, 단계들의 순서, 및 단계들의 조합은 예시 및 설명 목적들로만 도 15에 도시된다. 다른 실시예들은 유사한 기능들 또는 결과들을 달성하기 위해 상이한 특정 단계들, 단계들의 순서들, 및 단계들의 조합들을 구현할 수 있다. 도 15의 단계들은 도 4 내지 14를 참조하여 설명된다.
단계(1502)에서, 활성 n형 레이어(407)를 가진 반도체 웨이퍼(예를 들어, 기판(404) 및 BOX 레이어(406))가 제공된다. 단계(1504)에서, 게이트 산화물(424a 내지 b) 및 게이트 폴리실리콘(422a 내지 b)은 활성 레이어(407) 상에 형성된다. 단계(1506)에서, p형 채널 영역(616), p형 얕은 우물(712), p형 깊은 우물(714), 및 n형 소스 영역(810)은 Mask1로 지정된 프로세스의 일부로서 활성 레이어(407)에 각각 형성된다. 단계(1508)에서, n형 드리프트 영역들(918a, 918b)은 Mask2로 지정된 프로세스의 일부로서 활성 레이어(407)에 형성된다. 단계(1510)에서, 폴리실리콘 게이트 스페이서들(1028a 내지 b, 1029a 내지 b)은 게이트 폴리실리콘(422a 내지 b)에 인접하게 형성된다. 단계(1512)에서, n형 드레인 영역들(1020a 내지 b)은 Mask3으로 지정된 프로세스의 일부로서 활성 레이어(407)에 형성된다. 단계(1514)에서, p형 소스 연결 영역(1111)은 Mask4로 지정된 프로세스의 일부로서 활성 레이어(407)에 형성된다(또는 p형 소스 연결 영역(1111')은 Mask4'를 사용하여 형성된다). 단계(1516)에서, 게이트 실드들(1230a 내지 b), 게이트 접촉부들(1226a 내지 b), 금속 드레인 접촉부들(1234a 내지 b, 1338a 내지 b), 금속 소스 접촉부(1235, 1336), 및 상부 금속(1340, 1342a 내지 b)이 형성되고, 유전체(1339a 내지 b)가 형성된다.
일부 실시예들에 따라, 단계(1506)("Mask1 프로세스")의 예시적인 실시예의 세부사항들은 도 16에 도시된다. 특정 단계들, 단계들의 순서, 및 단계들의 조합은 예시 및 설명 목적들로만 도 16에 도시된다. 다른 실시예들은 유사한 기능들 또는 결과들을 달성하기 위해 상이한 특정 단계들, 단계들의 순서들, 및 단계들의 조합들을 구현할 수 있다. 도 16의 단계들은 도 5 내지 8을 참조하여 설명된다.
단계(1602)에서, 마스킹 영역 Mask1은 활성 레이어(407) 상에 형성된다. 마스킹 영역 Mask1은 포토레지스트 영역들(561a, 561b), 및 유리하게는 마스킹 기능들을 수행하도록 동작가능한 게이트 폴리실리콘(422a 내지 b)을 포함한다. 단계(1604)에서, 도 6에 도시된 바와 같이, p형 채널 영역(616)은 포토레지스트 영역들(561a, 561b) 및 게이트 폴리실리콘(422a 내지 b)을 마스크로 사용하여 도펀트들(671)에 의해 활성 레이어(407)에 형성된다. 도펀트들(671)은 게이트 폴리실리콘(422a) 아래의 측방향 범위(614a)에 대해 수평으로 연장되는 p형 채널 영역(616)의 제1 부분을 형성하기 위해 경사각의 제1 범위(652a)에서 주입되고 열적으로 구동된다. 유사하게, 도펀트들(671)은 게이트 폴리실리콘(422b) 아래의 측방향 범위(614b)에 대해 수평으로 연장되는 p형 채널 영역(616)의 제2 부분을 형성하기 위해 경사각의 제2 범위(652b)에서 주입되고 열적으로 구동된다. 게이트 폴리실리콘(422a)의 내부 가장자리(615)와 게이트 폴리실리콘(422b) 사이에서 측방향으로 연장되는 p형 채널 영역(616)의 제3 부분은 경사각들(652a 내지 b)에서의 주입 중 하나, 또는 이들의 조합에 의해 형성된다.
단계(1606)에서, p형 얕은 우물(712)은 도 7에 도시된 바와 같이, 포토레지스트 영역들(561a 내지 b) 및 게이트 폴리실리콘(422a 내지 b)을 마스크로 사용하여 도펀트들(772)에 의해 활성 레이어(407)에 형성된다. 도펀트들(772)은 p형 얕은 우물(712)이 게이트 폴리실리콘(422a 내지 b)의 내부 가장자리(615)와 정렬되도록 경사각(753)으로 주입된다.
단계(1608)에서, p형 깊은 우물(714)은 포토레지스트 영역들(561a 내지 b) 및 게이트 폴리실리콘(422a 내지 b)을 고농도의 p형 도핑을 위한 마스크로 사용하여 도펀트들(772)에 의해 활성 레이어(407)에 형성한다. 도펀트들(772)은 깊은 우물(714)이 게이트 폴리실리콘(422a 내지 b)의 내부 가장자리(615)와 정렬되도록 경사각(753)으로 주입되지만, 도펀트들(772)은 퍼질 수 있다.
단계(1610)에서, n형 소스 영역(810)은 도 8에 도시된 바와 같이, 포토레지스트 영역들(561a, 561b) 및 게이트 폴리실리콘(422a, 422b)을 마스크로 사용하여 경사각(854)으로 주입된 도펀트들(873)에 의해 활성 레이어(407)에 형성된다. 단계(1612)에서, Mask1 영역의 포토레지스트 영역들(561a, 561b)은 제거된다.
일부 실시예들에 따라, 단계(1508)("Mask2 프로세스")의 예시적인 실시예의 세부사항들은 도 17에 도시된다. 특정 단계들, 단계들의 순서, 및 단계들의 조합은 예시 및 설명 목적들로만 도 17에 도시된다. 다른 실시예들은 유사한 기능들 또는 결과들을 달성하기 위해 상이한 특정 단계들, 단계들의 순서들, 및 단계들의 조합들을 구현할 수 있다. 도 17의 단계들은 도 9를 참조하여 설명된다.
단계(1702)에서, 마스킹 영역 Mask2는 활성 레이어(407) 상에 형성된다. 일부 실시예들에서, 마스킹 영역 Mask2는 포토레지스트 영역(962)을 포함하고, 게이트 폴리실리콘(422a 내지 b)은 유리하게는 마스킹 기능들을 수행하도록 동작가능하다. 단계(1704)에서, n형 드리프트 영역들(918a 내지 b)은 도 9에 도시된 바와 같이, 포토레지스트 영역(962) 및 게이트 폴리실리콘(422a 내지 b)을 마스크로 사용하여 경사각(955)으로 주입된 도펀트들(974)에 의해 활성 레이어(407)에 형성된다. 단계(1706)에서, Mask2 영역의 포토레지스트 영역(962)은 제거된다.
일부 실시예들에 따라, 단계(1512)("Mask3 프로세스")의 예시적인 실시예의 세부사항들은 도 18에 도시된다. 특정 단계들, 단계들의 순서, 및 단계들의 조합은 예시 및 설명 목적들로만 도 18에 도시된다. 다른 실시예들은 유사한 기능들 또는 결과들을 달성하기 위해 상이한 특정 단계들, 단계들의 순서들, 및 단계들의 조합들을 구현할 수 있다. 도 18의 단계들은 도 10을 참조하여 설명된다.
단계(1802)에서, 마스킹 영역 Mask3은 활성 레이어(407) 상에 형성된다. 일부 실시예들에서, 마스킹 영역 Mask3은 포토레지스트 영역(1063)을 포함한다. 단계(1804)에서, n형 드레인 영역들(1020a, 1020b)은 도 10에 도시된 바와 같이, 포토레지스트 영역(1063)을 마스크로 사용하여 경사각(1056)으로 주입된 도펀트들(1075)에 의해 활성 레이어(407)에 형성된다. 도펀트들(1075)은 n드레인 영역들(1020a 내지 b)이 포토레지스트 영역(1063)의 외부 가장자리들과 정렬되도록 경사각(1056)으로 배치된다. 일부 실시예들에서, 경사각(1056)은 활성 레이어(407)에 평행한 수평 평면의 상부 표면으로부터 70도에서 120도의 범위이다. 단계(1806)에서, Mask3 영역의 포토레지스트 영역(1063)은 제거된다.
일부 실시예들에 따라, 단계(1514)의 제1 예시적인 실시예("Mask4 프로세스")의 세부사항들은 도 19a에 도시된다. 특정 단계들, 단계들의 순서, 및 단계들의 조합은 예시 및 설명 목적들로만 도 19a에 도시된다. 다른 실시예들은 유사한 기능들 또는 결과들을 달성하기 위해 상이한 특정 단계들, 단계들의 순서들, 및 단계들의 조합들을 구현할 수 있다. 도 19a의 단계들은 도 11a를 참조하여 설명된다. 단계(1902a)에서, 마스킹 영역 Mask4는 활성 레이어(407) 상에 형성된다. 일부 실시예들에서, 마스킹 영역 Mask4는 포토레지스트 영역들(1164a, 1164b)을 포함한다. 단계(1904a)에서, p형(즉, P+) 소스 연결 영역(1111)은 도 11a에 도시된 바와 같이, 포토레지스트 영역들(1164a 내지 b)을 마스크로 사용하여 도펀트들(1176)에 의해 활성 레이어(407)에 형성된다. 도펀트들(1176)은 p형 소스 연결 영역(1111)이 포토레지스트 영역들(1164a 내지 b)의 내부 가장자리들과 정렬되도록 경사각(1157)으로 주입된다. 단계(1906a)에서, Mask4 영역의 포토레지스트 영역들(1164a, 1164b)은 제거된다.
일부 실시예들에 따라, 단계(1514)의 제2 예시적인 실시예("Mask4 프로세스")의 세부사항들은 도 19b에 도시된다. 특정 단계들, 단계들의 순서, 및 단계들의 조합은 단지 예시 및 설명 목적들로만 도 19b에 도시된다. 다른 실시예들은 유사한 기능들 또는 결과들을 달성하기 위해 상이한 특정 단계들, 단계들의 순서들, 및 단계들의 조합들을 구현할 수 있다. 도 19b의 단계들은 도 11b를 참조하여 설명된다.
단계(1902b)에서, 마스킹 영역 Mask4'는 활성 레이어(407) 상에 형성된다. 일부 실시예들에서, 마스킹 영역 Mask4'는 포토레지스트 영역들(1164a' 내지 b')을 포함한다. 단계(1904b)에서, p형(즉, P+) 소스 연결 영역(1111')은 도 11b에 도시된 바와 같이, 포토레지스트 영역들(1164a' 내지 b') 및 폴리실리콘 게이트 스페이서들(1028a 내지 b)을 마스크로 사용하여 도펀트들(1176)에 의해 활성 레이어(407)에 형성된다. 도펀트들(1176)은 p형 소스 연결 영역(1111)이 폴리실리콘 게이트 스페이서들(1028a 내지 b)의 내부 가장자리들(1115)과 정렬되도록 경사각(1157)으로 배치된다. 단계(1906b)에서, Mask4' 영역의 포토레지스트 영역들(1164a', 1164b')은 제거된다.
하나 이상의 예가 첨부 도면에 도시된, 개시된 발명의 실시예에 대해 상세히 참조하였다. 각각의 예는 본 기술을 제한하기 위한 것이 아니라 본 기술을 설명하기 위해 제공된 것이다. 사실, 본 명세서는 본 발명의 특정 실시예와 관련하여 상세하게 설명되었지만, 당업자는 전술한 내용을 이해하면 이러한 실시예에 대한 변경, 변형 및 균등물을 쉽게 생각할 수 있음을 이해할 것이다. 예를 들어, 일 실시예의 일부로 예시되거나 설명된 피쳐는 또 다른 실시예와 함께 사용되어 또 다른 실시예를 산출할 수 있다. 따라서, 본 주제는 첨부된 청구범위 및 그 균등물의 범위 내에서 이러한 모든 수정 및 변형을 포함하도록 의도된다. 본 발명에 대한 이들 및 기타 수정 및 변형은 첨부된 청구범위에 보다 구체적으로 기재된 본 발명의 범위를 벗어나지 않고 당업자에 의해 실시될 수 있다. 또한, 당업자는 전술한 설명이 단지 예시일 뿐이며 본 발명을 제한하려는 의도가 아님을 이해할 것이다.
"측방향" 및 "수평"이라는 용어는 배향에 관계없이 기판의 평면 또는 표면에 평행한 방향 또는 평면을 나타낸다. "수직"이라는 용어는 수평에 수직인 방향을 나타낸다. "상의", "위", "바닥", "상단", "측", "상부의" 및 "위의"와 같은 용어는 수평면에 대해 정의된다.

Claims (19)

  1. 반도체 디바이스(semiconductor device)를 형성하는 방법에 있어서:
    기판 레이어(substrate layer), 및 제1 전도성 유형의 활성 레이어(active layer)를 갖는 반도체 웨이퍼(semiconductor wafer)를 제공하는 단계;
    상기 활성 레이어 상에 제1 게이트를 형성하는 단계-여기서, 상기 제1 게이트는 제1 게이트 폴리실리콘(gate polysilicon)을 포함함-;
    상기 활성 레이어 상에 제2 게이트를 형성하는 단계-여기서, 상기 제2 게이트는 상기 제1 게이트로부터 측방향으로 배치되고 제2 게이트 폴리실리콘을 포함함-;
    상기 활성 레이어 상에 제1 마스크 영역(mask region)을 형성하는 단계;
    상기 제1 마스크 영역, 상기 제1 게이트 폴리실리콘, 및 상기 제2 게이트 폴리실리콘을 마스크로 사용하여 상기 제1 게이트와 상기 제2 게이트 사이의 활성 레이어에, 제2 전도성 유형의 깊은 우물(deep well), 상기 제2 전도성 유형의 얕은 우물(shallow well), 상기 제1 전도성 유형의 소스 영역, 및 상기 제2 전도성 유형의 제1 채널 영역과, 상기 제2 전도성 유형의 제2 채널 영역으로 분할된 채널 영역을 형성하는 단계; 및
    하나 이상의 제2 마스크 영역들을 사용하여 상기 활성 레이어에, 상기 제1 전도성 유형의 제1 드리프트 영역, 상기 제1 전도성 유형의 제2 드리프트 영역, 상기 제1 전도성 유형의 제1 드레인 영역, 상기 제1 전도성 유형의 제2 드레인 영역, 및 상기 제2 전도성 유형의 소스 연결 영역을 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    제1 전도성 유형은 n형 전도성이고; 및
    제2 전도성 유형은 p형 전도성인, 방법.
  3. 제1항에 있어서, 상기 제1 마스크 영역은:
    상기 활성 레이어 상에 형성되고 상기 제1 게이트 폴리실리콘의 제1 측방향 범위에 형성된 포토레지스트(photoresist)의 제1 영역-여기서, 상기 포토레지스트의 제1 영역은 상기 제1 게이트 폴리실리콘의 제2 측방향 범위 및 상기 활성 레이어의 측방향 범위를 제외하고, 상기 활성 레이어의 상기 제1 측방향 범위는 상기 제1 게이트 폴리실리콘과 상기 제2 게이트 폴리실리콘 사이에 배치됨-; 및
    상기 활성 레이어 상에 형성되고 상기 제2 게이트 폴리실리콘의 제1 측방향 범위에 형성된 포토레지스트의 제2 영역을 포함하고, 상기 포토레지스트의 제2 영역은 상기 제2 게이트 폴리실리콘의 제2 측방향 범위 및 상기 활성 레이어의 상기 측방향 범위를 제외하는, 방법.
  4. 제3항에 있어서,
    상기 포토레지스트의 제1 영역, 상기 포토레지스트의 제2 영역, 상기 제1 게이트 폴리실리콘의 상기 제2 측방향 범위, 및 상기 제2 게이트 폴리실리콘의 상기 제2 측방향 범위는 상기 활성화 레이어의 수평 평면에 수직인 주입 각도(implantation angle)로 주입된 도펀트들로부터 활성 레이어를 차폐하고, 상기 수평 평면은 상기 활성 레이어의 상부 표면과 평행인, 방법.
  5. 제4항에 있어서,
    상기 제1 채널 영역을 형성하는 단계는 상기 제2 전도성 유형의 도펀트들이 제1 측방향 범위에 대해 제1 게이트 폴리실리콘 아래로 연장되도록 주입 각도들의 제1 범위에서 제2 전도성 유형의 도펀트들을 주입하고 열적으로 구동하는 단계를 포함하고, 여기서 상기 포토레지스트의 제1 및 제2 영역들 및 상기 제1 및 제2 게이트 폴리실리콘의 상기 제2 측방향 범위들은 마스크로 사용되고; 및
    상기 제2 채널 영역을 형성하는 단계는 상기 제2 전도성 유형의 도펀트들이 제2 측방향 범위에 대해 제2 게이트 폴리실리콘 아래로 연장되도록 주입 각도들의 제2 범위에서 제2 전도성 유형의 도펀트들을 주입하고 열적으로 구동하는 단계를 포함하고, 여기서 상기 포토레지스트의 제1 및 제2 영역들 및 상기 제1 및 제2 게이트 폴리실리콘의 상기 제2 측방향 범위들은 마스크로 사용되는, 방법.
  6. 제4항에 있어서, 상기 얕은 우물을 형성하는 단계는:
    상기 얕은 우물이 상기 제1 게이트 폴리실리콘의 내부 가장자리(edge) 및 상기 제2 게이트 폴리실리콘의 내부 가장가자리와 측방향으로 정렬되는 측방향 범위를 갖도록 주입 각도에서 상기 제2 전도성 유형의 도펀트들을 주입하는 단계를 포함하고, 상기 포토레지스트의 제1 및 제2 영역들 및 상기 제1 및 제2 게이트 폴리실리콘의 상기 제2 측방향 범위들은 마스크로 사용되는, 방법.
  7. 제4항에 있어서, 상기 깊은 우물을 형성하는 단계는:
    상기 깊은 우물이 상기 소스 영역 바로 아래에 형성되도록 주입 각도에서 상기 제2 전도성 유형의 도펀트들을 주입하는 단계를 포함하고, 상기 포토레지스트의 제1 및 제2 영역들 및 상기 제1 및 제2 게이트 폴리실리콘의 상기 제2 측방향 범위들은 마스크로 사용되는, 방법.
  8. 제4항에 있어서, 상기 소스 영역을 형성하는 단계는:
    상기 소스 영역이 상기 제1 게이트 폴리실리콘의 내부 가장자리 및 상기 제2 게이트 폴리실리콘의 내부 가장자리에 측방향으로 정렬되도록 주입 각도에서 상기 제1 전도성 유형의 도펀트들을 주입하는 단계를 포함하고, 상기 포토레지스트의 제1 및 제2 영역들 및 상기 제1 및 제2 게이트 폴리실리콘의 상기 제2 측방향 범위들은 마스크로 사용되는, 방법.
  9. 제1항에 있어서, 상기 제1 드리프트 영역 및 상기 제2 드리프트 영역을 형성하는 단계는:
    상기 활성 레이어 상에 드리프트 영역 마스크를 형성하는 단계; 및
    상기 제1 드리프트 영역 및 상기 제2 드리프트 영역이 각각 상기 드리프트 영역 마스크의 개별의 가장자리와 측방향으로 정렬되도록 주입 각도에서 상기 제1 전도성 유형의 도펀트들을 주입하는 단계를 포함하는, 방법.
  10. 제1항에 있어서, 상기 제1 드레인 영역 및 상기 제2 드레인 영역을 형성하는 단계는:
    상기 활성 레이어 상에 드레인 영역 마스크를 형성하는 단계; 및
    상기 제1 드레인 영역 및 제2 드레인 영역이 각각 상기 드레인 영역 마스크의 개별의 가장자리와 측방향으로 정렬되도록 주입 각도에서 상기 제1 전도성 유형의 도펀트들을 주입하는 단계를 포함하는, 방법.
  11. 제1항에 있어서, 상기 소스 연결 영역을 형성하는 단계 이전에, 상기 방법은:
    상기 활성 레이어 상에 그리고 상기 제1 게이트 폴리실리콘의 내측 가장자리 옆에 측방향으로 배치되고, 상기 소스 영역 위에 수직으로 배치되는 제1 폴리실리콘 게이트 스페이서(gate spacer)를 형성하는 단계; 및
    상기 활성 레이어 상에 그리고 상기 제2 게이트 폴리실리콘의 내측 가장자리 옆에 측방향으로 배치되고, 상기 소스 영역 위에 수직으로 배치되는 제2 폴리실리콘 게이트 스페이서를 형성하는 단계를 더 포함하는, 방법.
  12. 제11항에 있어서, 상기 소스 연결 영역을 형성하는 단계는:
    활성 레이어 상에, 상기 제1 게이트 폴리실리콘 상에, 및 제1 폴리실리콘 게이트 스페이서의 제1 측방향 범위 상에 포토레지스트의 제1 영역을 형성하는 단계-여기서, 상기 포토레지스트의 제1 영역은 상기 제1 폴리실리콘 게이트 스페이서 및 상기 제2 폴리실리콘 게이트 스페이서의 사이에 배치된 상기 활성 레이어의 제1 측방향 범위를 제외함-;
    활성 레이어 상에, 상기 제2 게이트 폴리실리콘 상에, 및 제2 폴리실리콘 게이트 스페이서의 제1 측방향 범위 상에 포토레지스트의 제2 영역을 형성하는 단계-여기서, 상기 포토레지스트의 제2 영역은 상기 제1 폴리실리콘 게이트 스페이서 및 상기 제2 폴리실리콘 게이트 스페이서의 사이에 배치된 상기 활성 레이어의 제1 측방향 범위를 제외함-; 및
    상기 제1 폴리실리콘 게이트 스페이서 및 제2 폴리실리콘 게이트 스페이서 사이에 배치된 활성 레이어의 상기 제1 측방향 범위에 제2 전도성 유형의 도펀트들을 주입하는 단계를 포함하는, 방법.
  13. 제12항에 있어서,
    상기 제1 폴리실리콘 게이트 스페이서의 제1 측방향 범위는 상기 제1 폴리실리콘 게이트 스페이서의 전체 측방향 범위이고, 상기 포토레지스트의 제1 영역은 활성 레이어 상에 형성되고 상기 활성 레이어의 제2 측방향 범위에 대해 상기 제1 폴리실리콘 게이트 스페이서를 넘어 연장되고;
    상기 제2 폴리실리콘 게이트 스페이서의 제1 측방향 범위는 상기 제2 폴리실리콘 게이트 스페이서의 전체 측방향 범위이고, 상기 포토레지스트의 제2 영역은 활성 레이어 상에 형성되고 상기 활성 레이어의 제3 측방향 범위에 대해 상기 제2 폴리실리콘 게이트 스페이서를 넘어 연장되고; 및
    상기 활성 레이어의 상기 제1 측방향 범위는 활성 레이어의 제2 측방향 범위와 활성 레이어의 제3 측방향 범위 사이에 배치되는, 방법.
  14. 제12항에 있어서,
    상기 포토레지스트의 제1 영역은 상기 제1 폴리실리콘 게이트 스페이서의 제1 측방향 범위 상에 형성되고 상기 제1 폴리실리콘 게이트 스페이서의 제2 측방향 범위를 제외하고;
    상기 포토레지스트의 제2 영역은 상기 제2 폴리실리콘 게이트 스페이서의 제1 측방향 범위 상에 형성되고 상기 제2 폴리실리콘 게이트 스페이서의 제2 측방향 범위를 제외하고;
    상기 제1 폴리실리콘 게이트 스페이서의 상기 제2 측방향 범위는 상기 제1 폴리실리콘 게이트 스페이서 아래에 배치된 상기 활성 레이어의 영역을 상기 제2 전도성 유형의 도펀트들로부터 차폐하고; 및
    상기 제2 폴리실리콘 게이트 스페이서의 상기 제2 측방향 범위는 상기 제2 폴리실리콘 게이트 스페이서 아래에 배치된 상기 활성 레이어의 영역을 상기 제2 전도성 유형의 도펀트들로부터 차폐하는, 방법.
  15. 제11항에 있어서,
    상기 활성 레이어 상에 그리고 상기 제1 게이트 폴리실리콘의 외측 가장자리 옆에 측방향으로 배치되고 및 상기 제1 드리프트 영역 위에 수직으로 배치되는 제3 폴리실리콘 게이트 스페이서를 형성하는 단계; 및
    상기 활성 레이어 상에 그리고 상기 제2 게이트 폴리실리콘의 외측 가장자리 옆에 측방향으로 배치되고 및 상기 제2 드리프트 영역 위에 수직으로 배치되는 제4 폴리실리콘 게이트 스페이서를 형성하는 단계를 더 포함하는, 방법.
  16. 제15항에 있어서,
    상기 제1 게이트 폴리실리콘 위에 배치된 제1 부분 및 상기 제1 게이트 폴리실리콘의 외부 가장자리 상의 상기 제3 폴리실리콘 게이트 스페이서를 지나 연장되는 제2 부분을 갖는 제1 게이트 실드를 형성하는 단계-여기서, 상기 제1 게이트 실드의 제2 부분은 상기 제1 드리프트 영역 위에 배치되고 및 상기 제1 게이트 실드의 상기 제1 부분보다 상기 활성 레이어에 더 가까움-; 및
    상기 제2 게이트 폴리실리콘 위에 배치된 제1 부분 및 상기 제2 게이트 폴리실리콘의 외부 가장자리 상의 상기 제4 폴리실리콘 게이트 스페이서를 지나 연장되는 제2 부분을 갖는 제2 게이트 실드를 형성하는 단계를 더 포함하고, 상기 제2 게이트 실드의 제2 부분은 상기 제2 드리프트 영역 위에 배치되고 및 제2 게이트 실드의 상기 제1 부분보다 상기 활성 레이어에 더 가까운, 방법.
  17. 제16항에 있어서,
    상기 활성 레이어 상에, 상기 제1 게이트 실드 상에, 및 상기 제2 게이트 실드 상에 유전체 영역을 형성하는 단계; 및
    상기 유전체 영역의 상부 표면으로부터 상기 소스 연결 영역까지 수직으로 연장되는 금속 소스 접촉부를 형성하는 단계를 더 포함하고, 상기 금속 소스 접촉부는 상기 제1 폴리실리콘 게이트 스페이서와 제2 폴리실리콘 게이트 스페이서 사이에 측방향으로 배치되는, 방법.
  18. 제17항에 있어서,
    상기 금속 소스 접촉부의 제1 수직 범위를 따른 상기 금속 소스 접촉부의 제1 폭은 상기 금속 소스 접촉부의 제2 수직 범위를 따른 상기 금속 소스 접촉부의 제2 폭보다 넓고;
    상기 금속 소스 접촉부의 상기 제1 수직 범위는 상기 제1 게이트 실드의 상기 제1 부분의 상부 표면으로부터 상기 유전체 영역의 상기 상부 표면까지 연장되고;
    상기 금속 소스 접촉부의 상기 제1 수직 범위의 상기 제1 폭은 상기 제1 게이트 실드의 상기 제1 부분과, 측방향으로 중첩되고, 및 접촉하고; 및
    상기 금속 소스 접촉부의 상기 제2 수직 범위는 상기 제1 게이트 실드 아래로 연장되는, 방법.
  19. 반도체 디바이스에 있어서:
    제1 전도성 유형의 활성 레이어를 갖는 반도체 웨이퍼-여기서, 상기 활성 레이어는 제2 전도성 유형의 깊은 우물, 상기 제2 전도성 유형의 얕은 우물, 상기 제1 전도성 유형의 소스 영역, 상기 제2 전도성 유형의 제1 채널 영역, 상기 제2 전도성 유형의 제2 채널 영역, 상기 제1 전도성 유형의 제1 드리프트 영역, 상기 제1 전도성 유형의 제2 드리프트 영역, 상기 제1 전도성 유형의 제1 드레인 영역, 상기 제1 전도성 유형의 제2 드레인 영역, 및 상기 제2 전도성 유형의 소스 연결 영역을 포함함-;
    상기 활성 레이어 위에 형성되고 상기 제1 게이트 폴리실리콘 옆에 측방향으로 배치된 제1 폴리실리콘 게이트 스페이서를 갖는 제1 게이트 폴리실리콘;
    상기 활성 레이어 위에 형성되고, 상기 제2 게이트 폴리실리콘 옆에 측방향으로 배치된 제2 폴리실리콘 게이트 스페이서를 갖는 제2 게이트 폴리실리콘-여기서, 상기 소스 연결 영역은 상기 제1 폴리실리콘 게이트 스페이서와 상기 제2 폴리실리콘 게이트 스페이서 사이에 측방향으로 배치됨-;
    상기 제1 게이트 폴리실리콘 위에 형성된 제1 게이트 실드;
    상기 제2 게이트 폴리실리콘 위에 형성된 제2 게이트 실드;
    상기 활성 레이어 위에 형성된 유전체 영역; 및
    상기 유전체 영역의 상부 표면으로부터 상기 소스 연결 영역까지 수직으로 연장되는 금속 소스 접촉부를 포함하고, 상기 금속 소스 접촉부는 상기 제1 폴리실리콘 게이트 스페이서와 제2 폴리실리콘 게이트 스페이서 사이에 측방향으로 배치되고 상기 금속 소스 접촉부의 제2 수직 범위를 따른 제2 폭보다 넓은 상기 금속 소스 접촉부의 제1 수직 범위를 따른 제1 폭을 갖고, 상기 금속 소스 접촉부의 상기 제1 수직 범위의 상기 제1 폭은 상기 제1 게이트 실드와 측방향으로 중첩되고, 접촉하는, 반도체 디바이스.
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