KR20230005774A - 유기 디바이스 및 유기 디바이스의 제조 방법 - Google Patents

유기 디바이스 및 유기 디바이스의 제조 방법 Download PDF

Info

Publication number
KR20230005774A
KR20230005774A KR1020220080565A KR20220080565A KR20230005774A KR 20230005774 A KR20230005774 A KR 20230005774A KR 1020220080565 A KR1020220080565 A KR 1020220080565A KR 20220080565 A KR20220080565 A KR 20220080565A KR 20230005774 A KR20230005774 A KR 20230005774A
Authority
KR
South Korea
Prior art keywords
electrode
layer
less
display area
organic device
Prior art date
Application number
KR1020220080565A
Other languages
English (en)
Inventor
나오키 니시무라
히로시 야노
유스케 나카무라
이사오 미야타니
요코 나카무라
Original Assignee
다이니폰 인사츠 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2022040695A external-priority patent/JP2023008799A/ja
Application filed by 다이니폰 인사츠 가부시키가이샤 filed Critical 다이니폰 인사츠 가부시키가이샤
Publication of KR20230005774A publication Critical patent/KR20230005774A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H01L51/5225—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H01L27/3276—
    • H01L51/5206—
    • H01L51/5228—
    • H01L51/5231—
    • H01L51/56—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/81—Anodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/82—Cathodes
    • H10K50/824—Cathodes combined with auxiliary electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/82—Cathodes
    • H10K50/826—Multilayers, e.g. opaque multilayers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8052—Cathodes
    • H10K59/80521—Cathodes characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/16—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering
    • H10K71/166—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering using selective deposition, e.g. using a mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/621—Providing a shape to conductive layers, e.g. patterning or selective deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

유기 디바이스는, 외연과, 배선 영역과, 표시 영역을 구비한다. 표시 영역은, 제1 전극과, 제1 전극 상에 위치하는 유기층과, 유기층 상에 위치하는 제2 전극을 포함한다. 배선 영역은, 제2 전극과 전기적으로 접속되고, 기준 전위를 규정하는 기준 전극을 포함한다. 표시 영역은, 제1 표시 영역과, 제1 표시 영역에 접하는 제2 표시 영역을 포함한다. 제2 표시 영역은, 제2 전극을 포함하는 표준 영역과, 제2 전극을 포함하지 않는 투과 영역이며, 제1 방향으로 배열되는 투과 영역을 포함한다. 표준 영역의 제2 전극은, 제1 표시 영역의 제2 전극과 접속된 복수의 접속부를 포함한다. 복수의 접속부는, 제2 방향에 있어서 제1변의 측에 위치하는 제1 접속부를 포함한다. 제1 접속부는, 제1 방향에 있어서 투과 영역의 사이에 위치하는 대향 접속부를 포함한다.

Description

유기 디바이스 및 유기 디바이스의 제조 방법{ORGANIC DEVICE AND METHOD FOR MANUFACTURING ORGANIC DEVICE}
본 개시의 실시 형태는, 유기 디바이스 및 유기 디바이스의 제조 방법에 관한 것이다.
근년, 스마트폰이나 태블릿 PC 등의 전자 디바이스에 있어서, 고정밀의 표시 장치가 시장으로부터 요구되고 있다. 표시 장치는, 예를 들어 400ppi 이상 또는 800ppi 이상 등의 소자 밀도를 갖는다.
응답성이 양호한 점과, 또는/및 고(高) 콘트라스트를 갖기 때문에, 유기 EL 표시 장치가 주목받고 있다. 유기 EL 표시 장치의 소자를 형성하는 방법으로서, 소자를 구성하는 재료를 증착에 의해 기판에 부착시키는 방법이 알려져 있다. 예를 들어, 먼저, 소자에 대응하는 패턴으로 양극이 형성되어 있는 기판을 준비한다. 계속해서, 마스크의 관통 구멍을 통해 유기 재료를 양극 상에 부착시켜, 양극 상에 유기층을 형성한다. 계속해서, 마스크의 관통 구멍을 통해 도전성 재료를 유기층 상에 부착시켜, 유기층 상에 음극을 형성한다.
일본 특허 제6500082호 공보 일본 특허 공개 제2021-9355호 공보
유기 EL 표시 장치 등의 유기 디바이스에 있어서, 양극과 음극 사이에 전압이 인가되면, 양극으로부터 유기층에 전류가 흐르고, 유기층은, 영상을 구성하는 광을 방출한다. 유기층을 흐른 전류는, 음극을 통해, 기준 전위를 규정하는 기준 전극에 흐른다. 여기서, 음극의 증착 패턴에 따라서는, 각 소자의 음극에 있어서의 전류 저항값이 변화되고, 각 소자에 흐르는 전류량이 변화될 수 있다. 이 결과, 유기 디바이스의 각 소자에 휘도차가 발생하여, 표시의 균일성이 악화될 수 있다.
본 개시의 실시 형태는, 이와 같은 과제를 효과적으로 해결할 수 있는 유기 디바이스를 제공하는 것을 목적으로 한다.
본 개시의 일 실시 형태에 의한 유기 디바이스는, 제1 방향으로 연장되고, 제1 방향에 직교하는 제2 방향에 있어서 대향하는 제1변 및 제2변과, 제1변으로부터 제2변으로 향하는 방향으로 연장되는 제3변 및 제4변을 포함하는 외연과, 제1변을 따라서 넓어지는 배선 영역과, 배선 영역에 접하는 표시 영역을 구비해도 된다. 표시 영역은, 제1 전극과, 제1 전극 상에 위치하는 유기층과, 유기층 상에 위치하는 제2 전극을 포함해도 된다. 배선 영역은, 제2 전극과 전기적으로 접속되고, 기준 전위를 규정하는 기준 전극을 포함해도 된다. 표시 영역은, 제1 표시 영역과, 제1 표시 영역에 접하는 제2 표시 영역을 포함해도 된다. 제2 표시 영역은, 제2 전극을 포함하는 표준 영역과, 제2 전극을 포함하지 않는 투과 영역이며, 제1 방향으로 배열되는 투과 영역을 포함해도 된다. 표준 영역의 제2 전극은, 제1 표시 영역의 제2 전극과 접속된 복수의 접속부를 포함해도 된다. 복수의 접속부는, 제2 방향에 있어서 제1변의 측에 위치하는 제1 접속부를 포함해도 된다. 제1 접속부는, 제1 방향에 있어서 투과 영역의 사이에 위치하는 대향 접속부를 포함해도 된다.
본 개시의 일 실시 형태에 의하면, 유기 디바이스의 각 소자에 흐르는 전류량을 균일화할 수 있다.
도 1은 본 개시의 일 실시 형태에 의한 유기 디바이스의 일례를 나타내는 평면도이다.
도 2는 도 1의 유기 디바이스에 있어서 부호 A1이 붙은 이점 쇄선으로 둘러싸인 영역을 확대하여 나타내는 평면도이다.
도 3은 도 2의 유기 디바이스에 있어서 부호 B1이 붙은 이점 쇄선으로 둘러싸인 영역을 확대하여 나타내는 평면도이다.
도 4는 도 3의 유기 디바이스로부터 제2 전극을 제거한 상태를 나타내는 평면도이다.
도 5는 도 3의 유기 디바이스의 C-C선을 따른 단면도이다.
도 6은 도 3의 유기 디바이스의 D-D선을 따른 단면도이다.
도 7은 도 1의 유기 디바이스에 있어서 부호 A2가 붙은 이점 쇄선으로 둘러싸인 영역을 확대하여 나타내는 평면도이다.
도 8은 마스크 장치를 구비한 증착 장치의 일례를 나타내는 도면이다.
도 9는 도 8의 마스크 장치에 사용되는 제1 마스크에 있어서 도 3에 대응하는 부분을 확대하여 나타내는 평면도이다.
도 10은 제1 실시예에 의한 유기 디바이스를 나타내는 평면도이다.
도 11은 제2 실시예에 의한 유기 디바이스를 나타내는 평면도이다.
도 12는 도 11의 유기 디바이스에 있어서 부호 C2가 붙은 이점 쇄선으로 둘러싸인 영역을 확대하여 나타내는 평면도이다.
도 13은 제3 실시예에 의한 유기 디바이스를 나타내는 평면도이다.
도 14는 도 13의 유기 디바이스에 있어서 부호 C3이 붙은 이점 쇄선으로 둘러싸인 영역을 확대하여 나타내는 평면도이다.
도 15는 비교예에 의한 유기 디바이스를 나타내는 평면도이다.
도 16은 도 15의 유기 디바이스에 있어서 부호 C4가 붙은 이점 쇄선으로 둘러싸인 영역을 확대하여 나타내는 평면도이다.
도 17은 참고예에 의한 유기 디바이스를 나타내는 평면도이다.
도 18은 각 실시예의 시뮬레이션 결과를 나타내는 표이다.
본 명세서 및 본 도면에 있어서, 특별한 설명이 없는 한, 「기판」이나 「기재」나 「판」이나 「시트」나 「필름」 등의 어떤 구성의 기초가 되는 물질을 의미하는 용어는, 호칭의 차이에만 기초하여, 서로 구별되지 않는다.
본 명세서 및 본 도면에 있어서, 특별한 설명이 없는 한, 형상이나 기하학적 조건 그리고 그들의 정도를 특정하는, 예를 들어 「평행」이나 「직교」 등의 용어나 길이나 각도의 값 등에 대해서는, 엄밀한 의미에 구속되지 않고, 마찬가지의 기능을 기대해도 될 정도의 범위를 포함하여 해석한다.
본 명세서 및 본 도면에 있어서, 특별한 설명이 없는 한, 어떤 부재 또는 어떤 영역 등의 어떤 구성이, 다른 부재 또는 다른 영역 등의 다른 구성의 「상에」나 「하에」, 「상측에」나 「하측에」, 또는 「상방에」나 「하방에」라고 하는 경우, 어떤 구성이 다른 구성에 직접적으로 접해 있는 경우를 포함한다. 또한, 어떤 구성과 다른 구성 사이에 별도의 구성이 포함되어 있는 경우, 즉 간접적으로 접해 있는 경우도 포함한다. 또한, 특별한 설명이 없는 한, 「상」이나 「상측」이나 「상방」, 또는 「하」나 「하측」이나 「하방」이라는 어구는, 상하 방향이 역전되어도 된다.
본 명세서 및 본 도면에 있어서, 특별한 설명이 없는 한, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호 또는 유사의 부호를 붙이고, 그 반복의 설명은 생략하는 경우가 있다. 또한, 도면의 치수 비율은 설명의 사정상 실제의 비율과는 다른 경우나, 구성의 일부가 도면에서 생략되는 경우가 있다.
본 명세서 및 본 도면에 있어서, 특별한 설명이 없는 한, 모순이 발생하지 않는 범위에서, 기타 실시 형태나 변형예와 조합해도 된다. 또한, 기타 실시 형태끼리나, 기타 실시 형태와 변형예도, 모순이 발생하지 않는 범위에서 조합해도 된다. 또한, 변형예끼리도, 모순이 발생하지 않는 범위에서 조합해도 된다.
본 명세서 및 본 도면에 있어서, 특별한 설명이 없는 한, 제조 방법 등의 방법에 대하여 복수의 공정을 개시하는 경우에, 개시되어 있는 공정의 사이에, 개시되지 않은 기타 공정이 실시되어도 된다. 또한, 개시되어 있는 공정의 순서는, 모순이 발생하지 않는 범위에서 임의이다.
본 명세서 및 본 도면에 있어서, 특별한 설명이 없는 한, 「내지」라는 기호에 의해 표현되는 수치 범위는, 「내지」라는 부호의 전후에 놓인 수치를 포함하고 있다. 예를 들어, 「34 내지 38질량％」이라는 표현에 의해 획정되는 수치 범위는, 「34질량％ 이상 38질량％ 이하」라는 표현에 의해 획정되는 수치 범위와 동일하다.
본 개시의 제1 양태는, 유기 디바이스이며,
제1 방향으로 연장되고, 상기 제1 방향에 직교하는 제2 방향에 있어서 대향하는 제1변 및 제2변과, 상기 제1변으로부터 상기 제2변으로 향하는 방향으로 연장되는 제3변 및 제4변을 포함하는 외연과,
상기 제1변을 따라서 넓어지는 배선 영역과,
상기 배선 영역에 접하는 표시 영역을 구비하고,
상기 표시 영역은, 제1 전극과, 상기 제1 전극 상에 위치하는 유기층과, 상기 유기층 상에 위치하는 제2 전극을 포함하고,
상기 배선 영역은, 상기 제2 전극과 전기적으로 접속되고, 기준 전위를 규정하는 기준 전극을 포함하고,
상기 표시 영역은, 제1 표시 영역과, 상기 제1 표시 영역에 접하는 제2 표시 영역을 포함하고,
상기 제2 표시 영역은, 상기 제2 전극을 포함하는 표준 영역과, 상기 제2 전극을 포함하지 않는 투과 영역이며, 상기 제1 방향으로 배열되는 투과 영역을 포함하고,
상기 표준 영역의 상기 제2 전극은, 상기 제1 표시 영역의 상기 제2 전극과 접속된 복수의 접속부를 포함하고,
복수의 상기 접속부는, 상기 제2 방향에 있어서 상기 제1변의 측에 위치하는 제1 접속부를 포함하고,
상기 제1 접속부는, 상기 제1 방향에 있어서 상기 투과 영역의 사이에 위치하는 대향 접속부를 포함하는, 유기 디바이스이다.
본 개시의 제2 양태는, 상술한 제1 양태에 의한 유기 디바이스에 있어서,
복수의 상기 접속부는, 상기 제2 방향에 있어서 상기 제2변의 측에 위치하는 제2 접속부를 포함해도 된다.
본 개시의 제3 양태는, 상술한 제2 양태에 의한 유기 디바이스에 있어서,
상기 표준 영역은, 상기 제2 방향에 있어서 상기 제2 접속부로부터 상기 제1 접속부까지 상기 제2 전극이 연장되는 제2 방향 부분을 포함하고,
상기 대향 접속부는, 상기 제2 방향 부분의 상기 제2 방향에 있어서의 상기 제1변의 측의 단부에 위치해도 된다.
본 개시의 제4 양태는, 상술한 제3 양태에 의한 유기 디바이스에 있어서,
상기 투과 영역은, 상기 제2 방향에 있어서 상기 제2변의 측에서 상기 제1 표시 영역에 접하는 단부로부터 상기 제2 방향에 있어서 상기 제1변의 측에서 상기 제1 표시 영역에 접하는 단부까지 연장되어도 된다.
본 개시의 제5 양태는, 상술한 제3 양태에 의한 유기 디바이스에 있어서,
상기 표준 영역은, 상기 제1 방향에 있어서 서로 인접하는 2개의 상기 제2 방향 부분을 각각 접속하도록 상기 제1 방향으로 상기 제2 전극이 연장되는 제1 방향 부분을 포함해도 된다.
본 개시의 제6 양태는, 상술한 제1 양태 내지 상술한 제5 양태의 각각에 의한 유기 디바이스에 있어서,
상기 표준 영역은, 평면에서 보아, 상기 제2 전극과 상기 유기층이 겹치지 않는 영역을 포함해도 된다.
본 개시의 제7 양태는, 상술한 제1 양태 내지 상술한 제6 양태의 각각에 의한 유기 디바이스에 있어서,
상기 투과 영역은, 평면에서 보아, 상기 유기 디바이스의 기판과 상기 유기층이 겹치지 않는 영역을 포함해도 된다.
본 개시의 제8 양태는, 상술한 제1 양태 내지 상술한 제7 양태의 각각에 의한 유기 디바이스에 있어서,
상기 제1 접속부는, 2개 이상의 상기 대향 접속부를 포함해도 된다.
본 개시의 제9 양태는, 상술한 제1 양태 내지 상술한 제8 양태의 각각에 의한 유기 디바이스에 있어서,
상기 제1 방향에 있어서의 상기 제1 접속부의 치수는, 5㎛ 이상 500㎛ 이하여도 된다.
본 개시의 제10 양태는, 상술한 제1 양태 내지 상술한 제9 양태의 각각에 의한 유기 디바이스에 있어서,
상기 제1 접속부는, 10㎛ 이상 550㎛ 이하의 간격으로 상기 제1 방향으로 배열해도 된다.
본 개시의 제11 양태는, 상술한 제1 양태 내지 상술한 제10 양태의 각각에 의한 유기 디바이스에 있어서,
상기 표준 영역의 상기 제2 전극은, 제1층과, 평면에서 보아 상기 제1층에 부분적으로 겹치는 제2층을 포함해도 된다.
본 개시의 제12 양태는, 상술한 제11 양태에 의한 유기 디바이스에 있어서,
상기 표준 영역의 상기 제2 전극은, 평면에서 보아 상기 제1층 또는 상기 제2층에 부분적으로 겹치는 제3층을 포함해도 된다.
본 개시의 제13 양태는, 상술한 제1 양태 내지 상술한 제12 양태의 각각에 의한 유기 디바이스에 있어서,
상기 제2 표시 영역에 있어서의 상기 제2 전극의 점유율은, 40％ 이상 95％ 이하여도 된다.
본 개시의 제14 양태는, 상술한 제1 양태 내지 상술한 제13 양태의 각각에 의한 유기 디바이스에 있어서,
상기 제1 전극은 금속 산화물을 포함하고,
상기 제2 전극은 금속을 포함해도 된다.
본 개시의 제15 양태는, 상술한 제1 양태 내지 상술한 제14 양태의 각각에 의한 유기 디바이스의 제조 방법이며,
상기 제1 전극 상의 상기 유기층 상에 상기 제2 전극을 형성하는 제2 전극 형성 공정을 구비하고,
상기 제2 전극은, 제1층과, 평면에서 보아 상기 제1층에 부분적으로 겹치는 제2층을 포함하고,
상기 제2 전극 형성 공정은,
제1 마스크를 사용하는 증착법에 의해 상기 제1층을 형성하는 공정과,
제2 마스크를 사용하는 증착법에 의해 상기 제2층을 형성하는 공정을 구비하는, 유기 디바이스의 제조 방법이다.
본 개시의 제16 양태는, 상술한 제15 양태에 의한 유기 디바이스의 제조 방법에 있어서,
상기 제2 전극은, 평면에서 보아 상기 제1층 또는 상기 제2층에 부분적으로 겹치는 제3층을 포함하고,
상기 제2 전극 형성 공정은, 제3 마스크를 사용하는 증착법에 의해 상기 제3층을 형성하는 공정을 구비해도 된다.
본 개시의 일 실시 형태에 대해서, 도면을 참조하면서 상세하게 설명한다. 또한, 이하에 기재하는 실시 형태는 본 개시의 실시 형태의 일례이며, 본 개시는 이들 실시 형태에만 한정하여 해석되는 것은 아니다.
이하, 본 실시 형태에 의한 유기 디바이스(100)에 대하여 설명한다. 도 1은, 유기 디바이스(100)의 기판의 법선 방향을 따라서 본 경우의 유기 디바이스(100)의 일례를 나타내는 평면도이다. 이하의 설명에 있어서, 기판 등의 기초가 되는 물질의 면의 법선 방향을 따라서 보는 것을, 평면에서 보아라고도 칭한다.
도 1에 나타내는 바와 같이, 유기 디바이스(100)는 대략 직사각형상의 평면 형상을 갖고 있다. 유기 디바이스(100)는, 평면에서 보아, 제1 방향 D1(도 1에 있어서의 좌우 방향)로 연장되는 제1변(100La) 및 제2변(100Lb)과, 제1 방향 D1에 직교하는 제2 방향 D2(도 1에 있어서의 상하 방향)로 연장되는 제3변(100Lc) 및 제4변(100Ld)을 포함하는 외연(100L)을 갖고 있다. 제1변(100La) 및 제2변(100Lb)은, 제2 방향 D2에 있어서 서로 대향하고 있다. 제1변(100La)은, 제2 방향 D2에 있어서의 일측(도 1에 있어서의 하측)에 위치하고, 제2변(100Lb)은, 제2 방향 D2에 있어서의 타측(도 1에 있어서의 상측)에 위치하고 있다. 제3변(100Lc) 및 제4변(100Ld)은, 제1변(100La)으로부터 제2변(100Lb)으로 향하는 방향으로 연장되어 있다. 제3변(100Lc) 및 제4변(100Ld)은, 제1 방향 D1에 있어서 서로 대향하고 있다. 제3변(100Lc)은, 제1 방향 D1에 있어서의 일측(도 1에 있어서의 좌측)에 위치하고, 제4변(100Ld)은, 제1 방향 D1에 있어서의 타측(도 1에 있어서의 우측)에 위치하고 있다.
도 1에 나타내는 바와 같이, 유기 디바이스(100)는, 평면에서 보아, 배선 영역(100W) 및 표시 영역(100D)을 갖고 있다. 배선 영역(100W)은 제1변(100La)을 따라서 넓어지고 있다. 도 1에 나타내는 바와 같이, 배선 영역(100W)은, 표시 영역(100D)보다도 제2 방향 D2에 있어서의 일측(도 1에 있어서의 하측)에 위치하고 있어도 된다. 표시 영역(100D)은 배선 영역(100W)에 접해 있다. 도 1에 나타내는 바와 같이, 표시 영역(100D)은, 제2 방향 D2에 있어서 배선 영역(100W)에 접해 있어도 된다. 표시 영역(100D)은, 배선 영역(100W)보다도 제2 방향 D2에 있어서의 타측(도 1에 있어서의 상측)에 위치하고 있어도 된다. 표시 영역(100D)은, 배선 영역(100W)보다도 큰 면적을 갖고 있어도 된다.
표시 영역(100D)은, 기판의 면 내 방향을 따라서 배열되는 복수의 소자(115)를 포함하고 있다. 소자(115)는, 예를 들어 화소이다. 표시 영역(100D)은, 평면에서 보아, 제1 표시 영역(101) 및 제2 표시 영역(102)을 포함하고 있다. 제2 표시 영역(102)은 제1 표시 영역(101)에 접해 있다. 제2 표시 영역(102)은, 제1 표시 영역(101)보다도 작은 면적을 갖고 있어도 된다. 도 1에 나타내는 바와 같이, 제2 표시 영역(102)은 제1 표시 영역(101)에 둘러싸여 있어도 된다. 도 1에 나타내는 바와 같이, 제2 표시 영역(102)은 원 형상 혹은 타원 형상의 윤곽을 갖고 있어도 된다. 도시는 하지 않지만, 제2 표시 영역(102)의 외연 일부가, 제1 표시 영역(101)의 외연 일부와 겹쳐 있어도 된다. 또한, 도시는 하지 않지만, 제2 표시 영역(102)은 직사각형상의 윤곽을 갖고 있어도 된다. 이 경우, 예를 들어 제2 표시 영역(102)의 제2변(100Lb)의 측의 외연이, 제1 표시 영역(101)의 제2변(100Lb)의 측의 외연과 동일 직선 상에 위치하고 있어도 된다.
도 2는, 도 1의 유기 디바이스(100)에 있어서 부호 A1이 붙은 이점 쇄선으로 둘러싸인 영역을 확대하여 나타내는 평면도이다. 제1 표시 영역(101)에 있어서, 소자(115)는 다른 2 방향을 따라서 배열되어 있어도 된다. 도 1 및 도 2에 나타내는 바와 같이, 제1 표시 영역(101)의 2개 이상의 소자(115)는, 제1 방향 D1을 따라서 배열되어 있어도 된다. 또한, 제1 표시 영역(101)의 2개 이상의 소자(115)는, 제2 방향 D2를 따라서 배열되어 있어도 된다.
도 2에 나타내는 바와 같이, 표시 영역(100D)은 제2 전극(140)을 포함하고 있다. 제2 전극(140)은 후술하는 유기층(130) 상에 위치하고 있다. 제2 전극(140)은 유기층(130)에 전기적으로 접속되어 있다. 제1 표시 영역(101)에 위치하는 제2 전극(140)을, 제2 전극(140X)이라고도 칭한다. 제2 표시 영역(102)에 위치하는 제2 전극(140)을, 제2 전극(140Y)이라고도 칭한다.
제2 전극(140X)은 제1 점유율을 갖는다. 제1 점유율은, 제1 표시 영역(101)에 위치하는 제2 전극(140X)의 면적의 합계를, 제1 표시 영역(101)의 면적으로 나눔으로써 산출된다. 제2 전극(140Y)은 제2 점유율을 갖는다. 제2 점유율은, 제2 표시 영역(102)에 위치하는 제2 전극(140Y)의 면적의 합계를, 제2 표시 영역(102)의 면적으로 나눔으로써 산출된다. 제2 점유율은 제1 점유율보다도 작아도 된다. 예를 들어, 도 2에 나타내는 바와 같이, 제2 표시 영역(102)은, 표준 영역(103) 및 투과 영역(104)을 포함하고 있어도 된다. 표준 영역(103)은 제2 전극(140Y)을 포함하는 영역이다. 투과 영역(104)은 제2 전극(140Y)을 포함하지 않는 영역이다.
제2 점유율은, 예를 들어 20％ 이상이어도 되고, 40％ 이상이어도 되고, 50％ 이상이어도 된다. 제2 점유율은, 예를 들어 60％ 이하여도 되고, 80％ 이하여도 되고, 95％ 이하여도 된다. 제2 점유율의 범위는, 20％, 40％ 및 50％로 이루어지는 제1 그룹, 및/또는 60％, 80％ 및 95％로 이루어지는 제2 그룹에 의해 정해져도 된다. 제2 점유율의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 1개와, 상술한 제2 그룹에 포함되는 값 중 임의의 1개의 조합에 의해 정해져도 된다. 제2 점유율의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 제2 점유율의 범위는, 상술한 제2 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 예를 들어, 20％ 이상 95％ 이하여도 되고, 20％ 이상 80％ 이하여도 되고, 20％ 이상 60％ 이하여도 되고, 20％ 이상 50％ 이하여도 되고, 20％ 이상 40％ 이하여도 되고, 40％ 이상 95％ 이하여도 되고, 40％ 이상 80％ 이하여도 되고, 40％ 이상 60％ 이하여도 되고, 40％ 이상 50％ 이하여도 되고, 50％ 이상 95％ 이하여도 되고, 50％ 이상 80％ 이하여도 되고, 50％ 이상 60％ 이하여도 되고, 60％ 이상 95％ 이하여도 되고, 60％ 이상 80％ 이하여도 되고, 80％ 이상 95％ 이하여도 된다.
제1 점유율에 대한 제2 점유율의 비는, 예를 들어 0.2 이상이어도 되고, 0.4 이상이어도 되고, 0.5 이상이어도 된다. 제1 점유율에 대한 제2 점유율의 비는, 예를 들어 0.6 이하여도 되고, 0.8 이하여도 되고, 0.95 이하여도 된다. 제1 점유율에 대한 제2 점유율의 비의 범위는, 0.2, 0.4 및 0.5로 이루어지는 제1 그룹, 및/또는 0.6, 0.8 및 0.95로 이루어지는 제2 그룹에 의해 정해져도 된다. 제1 점유율에 대한 제2 점유율의 비의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 1개와, 상술한 제2 그룹에 포함되는 값 중 임의의 1개의 조합에 의해 정해져도 된다. 제1 점유율에 대한 제2 점유율의 비의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 제1 점유율에 대한 제2 점유율의 비의 범위는, 상술한 제2 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 예를 들어, 0.2 이상 0.95 이하여도 되고, 0.2 이상 0.8 이하여도 되고, 0.2 이상 0.6 이하여도 되고, 0.2 이상 0.5 이하여도 되고, 0.2 이상 0.4 이하여도 되고, 0.4 이상 0.95 이하여도 되고, 0.4 이상 0.8 이하여도 되고, 0.4 이상 0.6 이하여도 되고, 0.4 이상 0.5 이하여도 되고, 0.5 이상 0.95 이하여도 되고, 0.5 이상 0.8 이하여도 되고, 0.5 이상 0.6 이하여도 되고, 0.6 이상 0.95 이하여도 되고, 0.6 이상 0.8 이하여도 되고, 0.8 이상 0.95 이하여도 된다.
표준 영역(103)의 투과율을, 제1 투과율 TR1이라고도 칭한다. 투과 영역(104)의 투과율을, 제2 투과율 TR2라고도 칭한다. 투과 영역(104)이 제2 전극(140Y)을 포함하지 않기 때문에, 제2 투과율 TR2는 제1 투과율 TR1보다도 높다. 이 때문에, 투과 영역(104)을 포함하는 제2 표시 영역(102)에 있어서는, 유기 디바이스(100)에 도달한 광이 투과 영역(104)을 투과하여 기판의 이측의 광학 부품 등에 도달할 수 있다. 광학 부품은, 예를 들어 카메라 등의, 광을 검출함으로써 어떠한 기능을 실현하는 부품이다. 제2 표시 영역(102)이 표준 영역(103)을 포함하기 때문에, 소자(115)가 화소인 경우, 제2 표시 영역(102)에 영상을 표시할 수 있다. 이와 같이, 제2 표시 영역(102)은, 광을 검출하고, 또한 영상을 표시할 수 있다. 광을 검출함으로써 실현되는 제2 표시 영역(102)의 기능은, 예를 들어 카메라, 지문 센서, 얼굴 인증 센서 등의 센서이다. 제2 표시 영역(102)의 투과 영역(104)의 제2 투과율 TR2가 높고, 제2 점유율이 낮을수록, 센서가 수광하는 광량을 증가시킬 수 있다.
제1 방향 D1 및 제2 방향 D2에 있어서의 표준 영역(103)의 치수, 그리고 제1 방향 D1 및 제2 방향 D2에 있어서의 투과 영역(104)의 치수 중 어느 것이 1mm 이하인 경우, 현미 분광 광도계를 사용하여 제1 투과율 TR1 및 제2 투과율 TR2를 측정할 수 있다. 현미 분광 광도계로서는, 올림푸스 가부시키가이샤제 OSP-SP200 또는 오츠카 덴시 가부시키가이샤제 LCF 시리즈 중 어느 것을 사용할 수 있다. 어느 현미 분광 광도계도, 380nm 이상 780nm 이하의 가시 영역에서 투과율을 측정할 수 있다. 석영 또는 TFT 액정용 붕규산 유리, TFT 액정용 무알칼리 유리 중 어느 것을 레퍼런스로서 사용할 수 있다. 550nm에 있어서의 측정 결과를, 제1 투과율 TR1 및 제2 투과율 TR2로서 사용할 수 있다.
제1 방향 D1 및 제2 방향 D2에 있어서의 표준 영역(103)의 치수, 그리고 제1 방향 D1 및 제2 방향 D2에 있어서의 투과 영역(104)의 치수의 모두가 1mm보다 큰 경우, 분광 광도계를 사용하여 제1 투과율 TR1 및 제2 투과율 TR2를 측정할 수 있다. 분광 광도계로서는, 가부시키가이샤 시마즈 세이사쿠쇼제의 자외 가시 분광 광도계 UV-2600i 또는 UV-3600i Plus 중 어느 것을 사용할 수 있다. 분광 광도계에 미소 광속 교축 유닛을 설치함으로써, 최대로 1mm의 치수를 갖는 영역의 투과율을 측정할 수 있다. 대기를 레퍼런스로서 사용할 수 있다. 550nm에 있어서의 측정 결과를, 제1 투과율 TR1 및 제2 투과율 TR2로서 사용할 수 있다.
제1 투과율 TR1에 대한 제2 투과율 TR2의 비인 TR2/TR1은, 예를 들어 1.2 이상이어도 되고, 1.5 이상이어도 되고, 1.8 이상이어도 된다. TR2/TR1은, 예를 들어 2 이하여도 되고, 3 이하여도 되고, 4 이하여도 된다. TR2/TR1의 범위는, 1.2, 1.5 및 1.8로 이루어지는 제1 그룹, 및/또는 2, 3 및 4로 이루어지는 제2 그룹에 의해 정해져도 된다. TR2/TR1의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 1개와, 상술한 제2 그룹에 포함되는 값 중 임의의 1개의 조합에 의해 정해져도 된다. TR2/TR1의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. TR2/TR1의 범위는, 상술한 제2 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 예를 들어, 1.2 이상 4 이하여도 되고, 1.2 이상 3 이하여도 되고, 1.2 이상 2 이하여도 되고, 1.2 이상 1.8 이하여도 되고, 1.2 이상 1.5 이하여도 되고, 1.5 이상 4 이하여도 되고, 1.5 이상 3 이하여도 되고, 1.5 이상 2 이하여도 되고, 1.5 이상 1.8 이하여도 되고, 1.8 이상 4 이하여도 되고, 1.8 이상 3 이하여도 되고, 1.8 이상 2 이하여도 되고, 2 이상 4 이하여도 되고, 2 이상 3 이하여도 되고, 3 이상 4 이하여도 된다.
도 2에 나타내는 바와 같이, 투과 영역(104)은 제1 방향 D1로 배열되어 있다. 투과 영역(104)은, 제1 방향 D1에 있어서 표준 영역(103)의 사이에 위치하고 있어도 된다. 즉, 표준 영역(103) 및 투과 영역(104)이 제1 방향 D1에 교대로 배열되어 있어도 된다.
제2 방향 D2에 있어서의 투과 영역(104)의 양단부는, 제1 표시 영역(101)에 접해 있어도 된다. 투과 영역(104)은, 제2 방향 D2에 있어서 제2변(100Lb)의 측(도 2에 있어서의 상측)에서 제1 표시 영역(101)에 접하는 단부로부터, 제2 방향 D2에 있어서 제1변(100La)의 측(도 2에 있어서의 하측)에서 제1 표시 영역(101)에 접하는 단부까지 연장되어 있어도 된다.
도 2에 나타내는 바와 같이, 투과 영역(104)은, 제1 방향 D1에 있어서의 투과 제1 치수 TD1과, 제2 방향 D2에 있어서의 투과 제2 치수 TD2를 갖고 있다.
투과 제2 치수 TD2는, 투과 제1 치수 TD1보다도 커도 된다. 투과 제1 치수 TD1에 대한 투과 제2 치수 TD2의 비인 TD2/TD1은, 예를 들어 2 이상이어도 되고, 5 이상이어도 되고, 10 이상이어도 되고, 20 이상이어도 된다. TD2/TD1은, 예를 들어 50 이하여도 되고, 100 이하여도 되고, 200 이하여도 되고, 500 이하여도 된다. TD2/TD1의 범위는, 2, 5, 10 및 20으로 이루어지는 제1 그룹, 및/또는 50, 100, 200 및 500으로 이루어지는 제2 그룹에 의해 정해져도 된다. TD2/TD1의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 1개와, 상술한 제2 그룹에 포함되는 값 중 임의의 1개의 조합에 의해 정해져도 된다. TD2/TD1의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. TD2/TD1의 범위는, 상술한 제2 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 예를 들어, 2 이상 500 이하여도 되고, 2 이상 200 이하여도 되고, 2 이상 100 이하여도 되고, 2 이상 50 이하여도 되고, 2 이상 20 이하여도 되고, 2 이상 10 이하여도 되고, 2 이상 5 이하여도 되고, 5 이상 500 이하여도 되고, 5 이상 200 이하여도 되고, 5 이상 100 이하여도 되고, 5 이상 50 이하여도 되고, 5 이상 20 이하여도 되고, 5 이상 10 이하여도 되고, 10 이상 500 이하여도 되고, 10 이상 200 이하여도 되고, 10 이상 100 이하여도 되고, 10 이상 50 이하여도 되고, 10 이상 20 이하여도 되고, 20 이상 500 이하여도 되고, 20 이상 200 이하여도 되고, 20 이상 100 이하여도 되고, 20 이상 50 이하여도 되고, 50 이상 500 이하여도 되고, 50 이상 200 이하여도 되고, 50 이상 100 이하여도 되고, 100 이상 500 이하여도 되고, 100 이상 200 이하여도 되고, 200 이상 500 이하여도 된다.
투과 영역(104)의 투과 제1 치수 TD1은, 예를 들어 5㎛ 이상이어도 되고, 20㎛ 이상이어도 되고, 100㎛ 이상이어도 된다. 투과 제1 치수 TD1은, 예를 들어 300㎛ 이하여도 되고, 350㎛ 이하여도 되고, 550㎛ 이하여도 된다. 투과 영역(104)의 투과 제1 치수 TD1의 범위는, 5㎛, 20㎛ 및 100㎛로 이루어지는 제1 그룹, 및/또는 300㎛, 350㎛ 및 550㎛로 이루어지는 제2 그룹에 의해 정해져도 된다. 투과 영역(104)의 투과 제1 치수 TD1의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 1개와, 상술한 제2 그룹에 포함되는 값 중 임의의 1개의 조합에 의해 정해져도 된다. 투과 영역(104)의 투과 제1 치수 TD1의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 투과 영역(104)의 투과 제1 치수 TD1의 범위는, 상술한 제2 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 예를 들어, 5㎛ 이상 550㎛ 이하여도 되고, 5㎛ 이상 350㎛ 이하여도 되고, 5㎛ 이상 300㎛ 이하여도 되고, 5㎛ 이상 100㎛ 이하여도 되고, 5㎛ 이상 20㎛ 이하여도 되고, 20㎛ 이상 550㎛ 이하여도 되고, 20㎛ 이상 350㎛ 이하여도 되고, 20㎛ 이상 300㎛ 이하여도 되고, 20㎛ 이상 100㎛ 이하여도 되고, 100㎛ 이상 550㎛ 이하여도 되고, 100㎛ 이상 350㎛ 이하여도 되고, 100㎛ 이상 300㎛ 이하여도 되고, 300㎛ 이상 550㎛ 이하여도 되고, 300㎛ 이상 350㎛ 이하여도 되고, 350㎛ 이상 550㎛ 이하여도 된다.
도 2에 나타내는 바와 같이, 표준 영역(103)의 제2 전극(140Y)은, 제1 표시 영역(101)의 제2 전극(140X)과 접속된 복수의 접속부(105)를 포함하고 있다. 이 접속부(105)에 의해, 표준 영역(103)의 제2 전극(140Y)과 제1 표시 영역(101)의 제2 전극(140X)이 전기적으로 접속되어 있다. 접속부(105)는, 표준 영역(103)의 제2 전극(140Y) 중 제1 표시 영역(101)과의 경계부에 위치하는 제2 전극(140Y)에 의해 구성되어 있어도 된다.
복수의 접속부(105)는, 제2 방향 D2에 있어서 제1변(100La)의 측(도 2에 있어서의 하측)에 위치하는 제1 접속부(105a)와, 제2 방향 D2에 있어서 제2변(100Lb)의 측(도 2에 있어서의 상측)에 위치하는 제2 접속부(105b)를 포함하고 있다. 제2 접속부(105b)는, 제2 방향 D2에 있어서 제1 접속부(105a)와는 반대측에 위치하고 있다. 도 2에 나타내는 바와 같이, 복수의 접속부(105) 중 제2 표시 영역(102)의 하반분측에 위치하는 접속부가 제1 접속부(105a)를 구성하고, 제2 표시 영역(102)의 상반분측에 위치하는 접속부가 제2 접속부(105b)를 구성해도 된다. 도시는 하지 않지만, 제2 표시 영역(102)이 직사각형상의 윤곽을 갖고, 제2 표시 영역(102)의 제2변(100Lb)의 측의 외연이, 제1 표시 영역(101)의 제2변(100Lb)의 측의 외연과 동일 직선 상에 위치하는 경우, 제2 전극(140Y)은 제2 접속부(105b)를 포함하고 있지 않아도 된다.
제1 접속부(105a)는 대향 접속부(106)를 포함하고 있다. 대향 접속부(106)는, 제1 방향 D1에 있어서 투과 영역(104)의 사이에 위치하고 있다. 이 때문에, 대향 접속부(106)는, 후술하는 기준 전극(150)에 대향하고 있다. 즉, 제1 접속부(105a) 중 기준 전극(150)에 대향하는 접속부가, 대향 접속부(106)를 구성하고 있다. 여기서, 「대향」이라는 용어는, 대상물에 대하여 서로의 수평면이 평행해지도록 마주 향한다는 엄밀한 의미로 사용하고 있는 것은 아니고, 대략 대상물의 측을 향하고 있다는 정도의 의미로 사용하고 있다. 대향 접속부(106)는, 제1 접속부(105a) 중 제1 방향 D1에 있어서 투과 영역(104)의 사이에 위치하는 접속부로서 정의된다. 제1 접속부(105a)는, 2개 이상의 대향 접속부(106)를 포함하고 있어도 된다. 도 2에 나타내는 바와 같이, 제1 접속부(105a)의 모두가, 대향 접속부(106)를 구성하고 있어도 되고, 제1 접속부(105a)의 일부가, 대향 접속부(106)를 구성하고 있어도 된다.
도 2에 나타내는 바와 같이, 제1 접속부(105a)는, 제1 방향 D1에 있어서의 접속 치수 CD1을 갖고 있다. 제1 접속부(105a)는, 제1 방향 D1을 따라서 접속 주기 CC1로 배열되어 있어도 된다.
제1 접속부(105a)의 접속 치수 CD1은, 예를 들어 5㎛ 이상이어도 되고, 20㎛ 이상이어도 되고, 100㎛ 이상이어도 된다. 제1 접속부(105a)의 접속 치수 CD1은, 예를 들어 250㎛ 이하여도 되고, 300㎛ 이하여도 되고, 500㎛ 이하여도 된다. 제1 접속부(105a)의 접속 치수 CD1의 범위는, 5㎛, 20㎛ 및 100㎛로 이루어지는 제1 그룹, 및/또는 250㎛, 300㎛ 및 500㎛로 이루어지는 제2 그룹에 의해 정해져도 된다. 제1 접속부(105a)의 접속 치수 CD1의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 1개와, 상술한 제2 그룹에 포함되는 값 중 임의의 1개의 조합에 의해 정해져도 된다. 제1 접속부(105a)의 접속 치수 CD1의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 제1 접속부(105a)의 접속 치수 CD1의 범위는, 상술한 제2 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 예를 들어, 5㎛ 이상 500㎛ 이하여도 되고, 5㎛ 이상 300㎛ 이하여도 되고, 5㎛ 이상 250㎛ 이하여도 되고, 5㎛ 이상 100㎛ 이하여도 되고, 5㎛ 이상 20㎛ 이하여도 되고, 20㎛ 이상 500㎛ 이하여도 되고, 20㎛ 이상 300㎛ 이하여도 되고, 20㎛ 이상 250㎛ 이하여도 되고, 20㎛ 이상 100㎛ 이하여도 되고, 100㎛ 이상 500㎛ 이하여도 되고, 100㎛ 이상 300㎛ 이하여도 되고, 100㎛ 이상 250㎛ 이하여도 되고, 250㎛ 이상 500㎛ 이하여도 되고, 250㎛ 이상 300㎛ 이하여도 되고, 300㎛ 이상 500㎛ 이하여도 된다.
제1 접속부(105a)의 접속 주기 CC1은, 예를 들어 10㎛ 이상이어도 되고, 30㎛ 이상이어도 되고, 150㎛ 이상이어도 된다. 제1 접속부(105a)의 접속 주기 CC1은, 예를 들어 300㎛ 이하여도 되고, 350㎛ 이하여도 되고, 550㎛ 이하여도 된다. 제1 접속부(105a)의 접속 주기 CC1의 범위는, 10㎛, 30㎛ 및 150㎛로 이루어지는 제1 그룹, 및/또는 300㎛, 350㎛ 및 550㎛로 이루어지는 제2 그룹에 의해 정해져도 된다. 제1 접속부(105a)의 접속 주기 CC1의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 1개와, 상술한 제2 그룹에 포함되는 값 중 임의의 1개의 조합에 의해 정해져도 된다. 제1 접속부(105a)의 접속 주기 CC1의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 제1 접속부(105a)의 접속 주기 CC1의 범위는, 상술한 제2 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 예를 들어, 10㎛ 이상 550㎛ 이하여도 되고, 10㎛ 이상 350㎛ 이하여도 되고, 10㎛ 이상 300㎛ 이하여도 되고, 10㎛ 이상 150㎛ 이하여도 되고, 10㎛ 이상 30㎛ 이하여도 되고, 30㎛ 이상 550㎛ 이하여도 되고, 30㎛ 이상 350㎛ 이하여도 되고, 30㎛ 이상 300㎛ 이하여도 되고, 30㎛ 이상 150㎛ 이하여도 되고, 150㎛ 이상 550㎛ 이하여도 되고, 150㎛ 이상 350㎛ 이하여도 되고, 150㎛ 이상 300㎛ 이하여도 되고, 300㎛ 이상 550㎛ 이하여도 되고, 300㎛ 이상 350㎛ 이하여도 되고, 350㎛ 이상 550㎛ 이하여도 된다.
제2 접속부(105b)의 제1 방향 D1에 있어서의 접속 치수는, 제1 접속부(105a)의 제1 방향 D1에 있어서의 접속 치수 CD1과 동일해도 된다. 또한, 제2 접속부(105b)의 제1 방향 D1에 있어서의 접속 치수는, 제1 접속부(105a)의 제1 방향 D1에 있어서의 접속 치수 CD1보다도 커도 되고, 작아도 된다. 제2 접속부(105b)의 제1 방향 D1에 있어서의 접속 치수는, 예를 들어 5㎛ 이상이어도 되고, 20㎛ 이상이어도 되고, 100㎛ 이상이어도 된다. 또한, 제2 접속부(105b)의 제1 방향 D1에 있어서의 접속 치수는, 예를 들어 250㎛ 이하여도 되고, 300㎛ 이하여도 되고, 500㎛ 이하여도 된다.
제2 접속부(105b)의 제1 방향 D1에 있어서의 접속 주기는, 제1 접속부(105a)의 제1 방향 D1에 있어서의 접속 주기 CC1과 동일해도 된다. 또한, 제2 접속부(105b)의 제1 방향 D1에 있어서의 접속 주기는, 제1 접속부(105a)의 제1 방향 D1에 있어서의 접속 주기 CC1보다도 커도 되고, 작아도 된다. 제2 접속부(105b)의 제1 방향 D1에 있어서의 접속 주기는, 예를 들어 10㎛ 이상이어도 되고, 30㎛ 이상이어도 되고, 150㎛ 이상이어도 된다. 또한, 제2 접속부(105b)의 제1 방향 D1에 있어서의 접속 주기는, 예를 들어 300㎛ 이하여도 되고, 350㎛ 이하여도 되고, 550㎛ 이하여도 된다.
도 2에 나타내는 바와 같이, 표준 영역(103)은, 제2 방향 D2에 있어서 제2 접속부(105b)로부터 제1 접속부(105a)까지 제2 전극(140Y)이 연장되는 제2 방향 부분(103L)을 포함하고 있어도 된다. 즉, 제2 방향 부분(103L)에 포함되는 제2 전극(140Y)은, 제2 방향 D2에 있어서 제2 접속부(105b)로부터 제1 접속부(105a)까지 연장되어 있다. 이 경우, 대향 접속부(106)는, 제2 방향 부분(103L)의 제2 방향 D2에 있어서의 제1변(100La)의 측(도 2에 있어서의 하측)의 단부에 위치하고 있다. 즉, 제2 방향 부분(103L)의 제2 방향 D2에 있어서의 제1변(100La)의 측의 단부가, 상술한 대향 접속부(106)를 구성하고 있다.
제1 방향 D1에 있어서의 제2 표시 영역(102)의 치수 DD1은, 예를 들어 0.5mm 이상이어도 되고, 3mm 이상이어도 되고, 5mm 이상이어도 된다. 제1 방향 D1에 있어서의 제2 표시 영역(102)의 치수 DD1은, 예를 들어 10mm 이하여도 되고, 20mm 이하여도 되고, 30mm 이하여도 된다. 제1 방향 D1에 있어서의 제2 표시 영역(102)의 치수 DD1의 범위는, 0.5mm, 3mm 및 5mm로 이루어지는 제1 그룹, 및/또는 10mm, 20mm 및 30mm로 이루어지는 제2 그룹에 의해 정해져도 된다. 제1 방향 D1에 있어서의 제2 표시 영역(102)의 치수 DD1의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 1개와, 상술한 제2 그룹에 포함되는 값 중 임의의 1개의 조합에 의해 정해져도 된다. 제1 방향 D1에 있어서의 제2 표시 영역(102)의 치수 DD1의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 제1 방향 D1에 있어서의 제2 표시 영역(102)의 치수 DD1의 범위는, 상술한 제2 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 예를 들어, 0.5mm 이상 30mm 이하여도 되고, 0.5mm 이상 20mm 이하여도 되고, 0.5mm 이상 10mm 이하여도 되고, 0.5mm 이상 5mm 이하여도 되고, 0.5mm 이상 3mm 이하여도 되고, 3mm 이상 30mm 이하여도 되고, 3mm 이상 20mm 이하여도 되고, 3mm 이상 10mm 이하여도 되고, 3mm 이상 5mm 이하여도 되고, 5mm 이상 30mm 이하여도 되고, 5mm 이상 20mm 이하여도 되고, 5mm 이상 10mm 이하여도 되고, 10mm 이상 30mm 이하여도 되고, 10mm 이상 20mm 이하여도 되고, 20mm 이상 30mm 이하여도 된다.
제2 방향 D2에 있어서의 제2 표시 영역(102)의 치수 DD2는, 예를 들어 0.5mm 이상이어도 되고, 3mm 이상이어도 되고, 5mm 이상이어도 된다. 제2 방향 D2에 있어서의 제2 표시 영역(102)의 치수 DD2는, 예를 들어 10mm 이하여도 되고, 20mm 이하여도 되고, 30mm 이하여도 된다. 제2 방향 D2에 있어서의 제2 표시 영역(102)의 치수 DD2의 범위는, 0.5mm, 3mm 및 5mm로 이루어지는 제1 그룹, 및/또는 10mm, 20mm 및 30mm로 이루어지는 제2 그룹에 의해 정해져도 된다. 제2 방향 D2에 있어서의 제2 표시 영역(102)의 치수 DD2의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 1개와, 상술한 제2 그룹에 포함되는 값 중 임의의 1개의 조합에 의해 정해져도 된다. 제2 방향 D2에 있어서의 제2 표시 영역(102)의 치수 DD2의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 제2 방향 D2에 있어서의 제2 표시 영역(102)의 치수 DD2의 범위는, 상술한 제2 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 예를 들어, 0.5mm 이상 30mm 이하여도 되고, 0.5mm 이상 20mm 이하여도 되고, 0.5mm 이상 10mm 이하여도 되고, 0.5mm 이상 5mm 이하여도 되고, 0.5mm 이상 3mm 이하여도 되고, 3mm 이상 30mm 이하여도 되고, 3mm 이상 20mm 이하여도 되고, 3mm 이상 10mm 이하여도 되고, 3mm 이상 5mm 이하여도 되고, 5mm 이상 30mm 이하여도 되고, 5mm 이상 20mm 이하여도 되고, 5mm 이상 10mm 이하여도 되고, 10mm 이상 30mm 이하여도 되고, 10mm 이상 20mm 이하여도 되고, 20mm 이상 30mm 이하여도 된다.
도 3은, 도 2의 유기 디바이스(100)에 있어서 부호 B1이 붙은 이점 쇄선으로 둘러싸인 영역을 확대하여 나타내는 평면도이다. 도 4는, 도 3의 유기 디바이스(100)로부터 제2 전극(140)을 제거한 상태를 나타내는 평면도이다. 도 5는, 도 3의 유기 디바이스(100)의 제1 표시 영역(101)의 C-C선을 따른 단면도이다.
도 5에 도시한 바와 같이, 유기 디바이스(100)는, 기판(110)과, 기판(110) 상에 위치하는 소자(115)를 포함하고 있다. 보다 구체적으로는, 유기 디바이스(100)의 표시 영역(100D)이, 기판(110)과, 기판(110) 상에 위치하는 소자(115)를 포함하고 있다. 소자(115)는, 제1 전극(120)과, 제1 전극(120) 상에 위치하는 유기층(130)과, 유기층(130) 상에 위치하는 제2 전극(140)을 갖고 있다.
유기 디바이스(100)는, 평면에서 보아 서로 인접하는 2개의 제1 전극(120)의 사이에 위치하는 절연층(160)을 포함하고 있어도 된다. 절연층(160)은, 예를 들어 폴리이미드를 포함하고 있다. 절연층(160)은 제1 전극(120)의 단부에 겹쳐 있어도 된다.
유기 디바이스(100)는 액티브·매트릭스형이어도 된다. 예를 들어, 도시는 하지 않지만, 유기 디바이스(100)는, 복수의 소자(115)의 각각에 전기적으로 접속되어 있는 스위치를 포함하고 있어도 된다. 스위치는, 예를 들어 트랜지스터이다. 스위치는, 대응하는 소자(115)에 대한 전압 또는 전류의 ON/OFF를 제어할 수 있다.
기판(110)은, 절연성을 갖는 판상의 부재여도 된다. 기판(110)은, 바람직하게는 광을 투과시키는 투명성을 갖는다.
기판(110)이 소정의 투명성을 갖는 경우, 기판(110)의 투명성은, 유기층(130)으로부터의 발광을 투과시켜 표시를 행할 수 있을 정도의 투명성이어도 된다. 예를 들어, 가시광 영역에 있어서의 기판(110)의 투과율은, 80％ 이상이어도 되고, 90％ 이상이어도 된다. 기판(110)의 투과율은, JIS K7361-1에 준하는 플라스틱-투명 재료의 전광 투과율 시험 방법에 의해 측정할 수 있다.
기판(110)은 가요성을 갖고 있어도 되고, 갖지 않아도 된다. 유기 디바이스(100)의 용도을 따라서 기판(110)을 적절히 선택할 수 있다.
기판(110)의 재료로서는, 예를 들어 석영 유리, 파이렉스(등록 상표) 유리, 합성 석영판 등의 가요성이 없는 강성재, 혹은 수지 필름, 광학용 수지판, 박유리 등의 가요성을 갖는 플렉시블재 등을 사용할 수 있다. 또한, 기재는, 수지 필름의 편면 또는 양면에 배리어층을 갖는 적층체여도 된다.
기판(110)의 두께는, 기판(110)에 사용되는 재료나 유기 디바이스(100)의 용도 등에 따라서 적절히 선택할 수 있다. 기판(110)의 두께는, 예를 들어 0.005mm 이상이어도 된다. 또한, 기판(110)의 두께는, 예를 들어 5mm 이하여도 된다.
소자(115)는, 제1 전극(120)과 제2 전극(140) 사이에 전압이 인가되고, 제1 전극(120)과 제2 전극(140) 사이에 전류가 흐름으로써, 어떠한 기능을 실현하도록 구성되어 있다. 예를 들어, 소자(115)가 유기 EL 표시 장치의 화소인 경우, 소자(115)는, 영상을 구성하는 광을 방출할 수 있다.
제1 전극(120)은, 도전성을 갖는 재료를 포함하고 있다. 예를 들어, 제1 전극(120)은, 금속이나, 도전성을 갖는 금속 산화물, 기타의 도전성을 갖는 무기 재료 등을 포함하고 있어도 된다. 제1 전극(120)은, 인듐·주석 산화물 등의, 투명성 및 도전성을 갖는 금속 산화물을 포함하고 있어도 된다.
제1 전극(120)을 구성하는 재료로서는, Au, Cr, Mo, Ag, Mg 등의 금속; ITO라고 칭해지는 산화인듐 주석, IZO라고 칭해지는 산화인듐아연, 산화아연, 산화인듐 등의 무기 산화물; 금속 도핑된 폴리티오펜 등의 도전성 고분자 등을 사용할 수 있다. 이들의 도전성 재료는 단독으로 사용해도, 2종류 이상을 조합하여 사용해도 된다. 2종류 이상을 사용하는 경우에는, 각 재료로 이루어지는 층을 적층해도 된다. 또한, 2종류 이상의 재료를 포함하는 합금을 사용해도 된다. 예를 들어, MgAg 등의 마그네슘 합금 등을 사용할 수 있다.
유기층(130)은 유기 재료를 포함한다. 유기층(130)에 통전되면, 유기층(130)은 어떠한 기능을 발휘할 수 있다. 통전이란, 유기층(130)에 전압이 인가되고, 유기층(130)에 전류가 흐르는 것을 의미한다. 유기층(130)으로서는, 통전에 의해 광을 방출하는 발광층, 통전에 의해 광의 투과율이나 굴절률이 변화되는 층 등을 사용할 수 있다. 유기층(130)은 유기 반도체 재료를 포함하고 있어도 된다.
도 4 및 도 5에 도시한 바와 같이, 유기층(130)은 제1 유기층(130A) 및 제2 유기층(130B)을 포함하고 있어도 된다. 또한, 도 4에 나타내는 바와 같이, 유기층(130)은 제3 유기층(130C)을 더 포함하고 있어도 된다. 제1 유기층(130A), 제2 유기층(130B) 및 제3 유기층(130C)은, 예를 들어 적색 발광층, 청색 발광층 및 녹색 발광층이어도 된다. 이하의 설명에 있어서, 유기층의 구성 중, 제1 유기층(130A), 제2 유기층(130B) 및 제3 유기층(130C)에 공통되는 구성을 설명하는 경우에는, 「유기층(130)」이라는 용어 및 부호를 사용한다.
제1 전극(120), 제1 유기층(130A) 및 제2 전극(140)을 포함하는 적층 구조를, 제1 소자(115A)라고도 칭한다. 제1 전극(120), 제2 유기층(130B) 및 제2 전극(140)을 포함하는 적층 구조를, 제2 소자(115B)라고도 칭한다. 제1 전극(120), 제3 유기층(130C) 및 제2 전극(140)을 포함하는 적층 구조를, 제3 소자(115C)라고도 칭한다. 유기 디바이스(100)가 유기 EL 표시 장치인 경우, 제1 소자(115A), 제2 소자(115B) 및 제3 소자(115C)는 각각 서브 픽셀이다.
이하의 설명에 있어서, 소자의 구성 중, 제1 소자(115A), 제2 소자(115B) 및 제3 소자(115C)에 공통되는 구성을 설명하는 경우에는, 「소자(115)」라는 용어 및 부호를 사용한다. 도 4와 같은 평면도에 있어서, 소자(115)의 윤곽은, 평면에서 보아 제1 전극(120) 및 제2 전극(140)과 겹치는 유기층(130)의 윤곽이어도 된다. 유기 디바이스(100)가 절연층(160)을 구비하는 경우, 소자(115)의 윤곽은 평면에서 보아 제1 전극(120) 및 제2 전극(140)과 겸침과 함께 절연층(160)과는 겹치지 않는 유기층(130)의 윤곽이어도 된다.
제1 소자(115A), 제2 소자(115B) 및 제3 소자(115C) 각각의 배치에 대하여 설명한다. 도 4에 나타내는 바와 같이, 표시 영역(100D)에 있어서, 제1 소자(115A), 제2 소자(115B) 및 제3 소자(115C)는 각각, 제1 방향 D1을 따라서 배열되어 있어도 된다. 또한, 제1 소자(115A), 제2 소자(115B) 및 제3 소자(115C)는 각각, 제2 방향 D2를 따라서 배열되어 있어도 된다.
도 4에 나타내는 바와 같이, 표시 영역(100D)은, 제1 방향 D1로 배열되는 복수의 소자열(115L)을 포함하고 있어도 된다. 복수의 소자열(115L)은, 제1 방향 D1에 있어서 서로 인접하는 제1 소자열(115La) 및 제2 소자열(115Lb)을 포함하고 있어도 된다. 제1 소자열(115La) 및 제2 소자열(115Lb)은, 제1 방향 D1로 교대로 배치되어 있어도 된다. 제1 소자열(115La)은, 제1 방향을 따라서 주기 EC1로 배열되어 있어도 된다. 제2 소자열(115Lb)도, 제1 방향을 따라서 주기 EC1로 배열되어 있어도 된다.
제1 표시 영역(101)에 있어서, 제1 소자열(115La) 및 제2 소자열(115Lb)은, 제2 방향 D2를 따라서 주기 EC2로 배열되는 제1 소자(115A), 제2 소자(115B) 및 제3 소자(115C)를 포함하고 있어도 된다. 즉, 제1 소자열(115La) 및 제2 소자열(115Lb)에 있어서, 제1 소자(115A)가 제2 방향 D2를 따라서 주기 EC2로 배열되고, 제2 소자(115B)가 제2 방향 D2를 따라서 주기 EC2로 배열되고, 제3 소자(115C)가 제2 방향 D2를 따라서 주기 EC2로 배열되어 있어도 된다.
제1 소자열(115La) 및 제2 소자열(115Lb)은, 제2 방향 D2에 있어서 주기 ED2만큼 어긋나 있어도 된다. 즉, 제1 소자열(115La)의 제1 소자(115A)는, 제2 방향 D2에 있어서, 제2 소자열(115Lb)의 제1 소자(115A)와 주기 ED2만큼 어긋나게 위치하고 있어도 된다. 제1 소자열(115La)의 제2 소자(115B)는, 제2 방향 D2에 있어서, 제2 소자열(115Lb)의 제2 소자(115B)와 주기 ED2만큼 어긋나게 위치하고 있어도 된다. 제1 소자열(115La)의 제3 소자(115C)는, 제2 방향 D2에 있어서, 제2 소자열(115Lb)의 제3 소자(115C)와 주기 ED2만큼 어긋나게 위치하고 있어도 된다. 주기 ED2는 주기 EC2의 절반 주기여도 된다. 이에 의해, 도 4에 나타내는 바와 같이, 제2 방향 D2에 있어서, 제1 소자열(115La)의 제1 소자(115A)와 제1 소자열(115La)의 제3 소자(115C) 사이에, 제2 소자열(115Lb)의 제2 소자(115B)가 위치해도 된다. 이들 제1 소자(115A), 제2 소자(115B) 및 제3 소자(115C)에 의해, 하나의 소자(115)가 구성되어도 된다. 또한, 제2 방향 D2에 있어서, 제2 소자열(115Lb)의 제1 소자(115A)와 제2 소자열(115Lb)의 제3 소자(115C) 사이에, 제1 소자열(115La)의 제2 소자(115B)가 위치해도 된다. 이들 제1 소자(115A), 제2 소자(115B) 및 제3 소자(115C)에 의해, 하나의 소자(115)가 구성되어도 된다.
제1 전극(120)과 제2 전극(140) 사이에 전압이 인가되면, 양자간에 위치하는 유기층(130)에 전류가 흐른다. 유기층(130)이 발광층인 경우, 유기층(130)으로부터 광이 방출되고, 광이 제2 전극(140)측 또는 제1 전극(120)측으로부터 외부로 방출된다.
유기층(130)이, 통전에 의해 광을 방출하는 발광층을 포함하는 경우, 유기층(130)은, 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등을 더 포함하고 있어도 된다.
예를 들어, 제1 전극(120)이 양극인 경우, 유기층(130)은, 발광층과 제1 전극(120) 사이에 정공 주입 수송층을 갖고 있어도 된다. 정공 주입 수송층은, 정공 주입 기능을 갖는 정공 주입층이어도 되고, 정공 수송 기능을 갖는 정공 수송층이어도 되고, 정공 주입 기능 및 정공 수송 기능의 양쪽 기능을 갖는 층이어도 된다. 또한, 정공 주입 수송층은, 정공 주입층 및 정공 수송층이 적층된 적층체여도 된다.
제2 전극(140)이 음극인 경우, 유기층(130)은, 발광층과 제2 전극(140) 사이에 전자 주입 수송층을 갖고 있어도 된다. 전자 주입 수송층은, 전자 주입 기능을 갖는 전자 주입층이어도 되고, 전자 수송 기능을 갖는 전자 수송층이어도 되고, 전자 주입 기능 및 전자 수송 기능의 양쪽 기능을 갖는 층이어도 된다. 또한, 전자 주입 수송층은, 전자 주입층 및 전자 수송층이 적층된 적층체여도 된다.
발광층은 발광 재료를 포함한다. 발광층은, 레벨링성을 양호하게 하는 첨가제를 포함하고 있어도 된다.
발광 재료로서는, 공지된 재료를 사용할 수 있다. 예를 들어, 발광 재료로서, 색소계 재료, 금속 착체계 재료, 고분자계 재료 등의 발광 재료를 사용할 수 있다. 색소계 재료로서는, 예를 들어 시클로펜타디엔 유도체, 테트라페닐부타디엔 유도체, 트리페닐아민 유도체, 옥사디아졸 유도체, 피라졸로퀴놀린 유도체, 디스티릴벤젠 유도체, 디스티릴아릴렌 유도체, 실롤 유도체, 티오펜환 화합물, 피리딘환 화합물, 페리논 유도체, 페릴렌 유도체, 올리고티오펜 유도체, 옥사디아졸 다이머, 피라졸린 다이머 등을 사용할 수 있다. 금속 착체계 재료로서는, 예를 들어 알루미늄 퀴놀리놀 착체, 벤조퀴놀리놀베릴륨 착체, 벤조옥사졸아연 착체, 벤조티아졸아연 착체, 아조메틸아연 착체, 포르피린아연 착체, 유로븀 착체 등, 중심 금속에 Al, Zn, Be 등, 또는 Tb, Eu, Dy 등의 희토류 금속을 갖고, 배위자에 옥사디아졸, 티아디아졸, 페닐피리딘, 페닐벤즈이미다졸, 퀴놀린 구조 등을 갖는 금속 착체를 사용할 수 있다. 고분자계 재료로서는, 예를 들어 폴리파라페닐렌비닐렌 유도체, 폴리티오펜 유도체, 폴리파라페닐렌 유도체, 폴리실란 유도체, 폴리아세틸렌 유도체, 폴리비닐카르바졸 유도체, 폴리플루오렌 유도체, 폴리퀴녹살린 유도체, 및 그들의 공중합체 등을 사용할 수 있다.
발광층은, 발광 효율의 향상이나 발광 파장을 변화시키는 등의 목적으로, 도펀트를 포함하고 있어도 된다. 도펀트로서는, 예를 들어 페릴렌 유도체, 쿠마린 유도체, 루브렌 유도체, 퀴나크리돈 유도체, 스쿠아릴륨 유도체, 포르피린 유도체, 스티릴계 색소, 테트라센 유도체, 피라졸린 유도체, 데카시클렌, 페녹사존, 퀴녹살린 유도체, 카르바졸 유도체, 플루오렌 유도체 등을 사용할 수 있다. 또한, 도펀트로서, 백금이나 이리듐 등의 중금속 이온을 중심에 갖고, 인광을 나타내는 유기 금속 착체를 사용할 수도 있다. 도펀트는 1종 단독으로 사용해도 되고, 2종 이상을 사용해도 된다.
또한, 발광 재료 및 도펀트로서는, 예를 들어 일본 특허 공개 제2010-272891호 공보의 [0094] 내지 [0099]나, 국제 공개 제2012/132126호의 [0053] 내지 [0057]에 기재된 재료도 사용할 수 있다.
발광층의 막 두께는, 전자와 정공의 재결합의 장소를 제공하여 발광하는 기능을 발현할 수 있는 막 두께라면 특별히 한정되는 것은 아니며, 예를 들어 1nm 이상으로 할 수 있고, 또한 500nm 이하로 할 수 있다.
정공 주입 수송층에 사용되는 정공 주입 수송성 재료로서는, 공지된 재료를 사용할 수 있다. 정공 주입 수송성 재료로서, 예를 들어, 트리아졸 유도체, 옥사디아졸 유도체, 이미다졸 유도체, 폴리아릴 알칸 유도체, 피라졸린 유도체, 피라졸론 유도체, 페닐렌디아민 유도체, 아릴아민 유도체, 아미노 치환 칼콘 유도체, 옥사졸 유도체, 스티릴안트라센 유도체, 플루오레논 유도체, 히드라존 유도체, 스틸벤 유도체, 실라잔 유도체, 폴리티오펜 유도체, 폴리아닐린 유도체, 폴리피롤 유도체, 페닐아민 유도체, 안트라센 유도체, 카르바졸 유도체, 플루오렌 유도체, 디스티릴벤젠 유도체, 폴리페닐렌비닐렌 유도체, 포르피린 유도체, 스티릴아민 유도체 등을 사용할 수 있다. 또한, 스피로 화합물, 프탈로시아닌 화합물, 금속 산화물 등을 예시할 수 있다. 또한, 예를 들어 일본 특허 공개 제2011-119681호 공보, 국제 공개 제2012/018082호, 일본 특허 공개 제2012-069963호 공보, 국제 공개 제2012/132126호의 [0106]에 기재된 화합물도 적절히 선택하여 사용할 수 있다.
또한, 정공 주입 수송층이, 정공 주입층 및 정공 수송층이 적층된 적층체인 경우에는, 정공 주입층이 첨가제 A를 함유해도 되고, 정공 수송층이 첨가제 A를 함유해도 되고, 정공 주입층 및 정공 수송층이 첨가제 A를 함유해도 된다. 첨가제 A는 저분자 화합물이어도 되고, 고분자 화합물이어도 된다. 구체적으로는, 불소계 화합물, 에스테르계 화합물, 탄화수소계 화합물 등을 사용할 수 있다.
전자 주입 수송층에 사용되는 전자 주입 수송성 재료로서는, 공지된 재료를 사용할 수 있다. 예를 들어, 알칼리 금속류, 알칼리 금속의 합금, 알칼리 금속의 할로겐화물, 알칼리 토류 금속류, 알칼리 토류 금속의 할로겐화물, 알칼리 토류 금속의 산화물, 알칼리 금속의 유기 착체, 마그네슘의 할로겐화물이나 산화물, 산화알루미늄 등을 사용할 수 있다. 또한, 전자 주입 수송성 재료로서는, 예를 들어 바소큐프로인, 바소페난트롤린, 페난트롤린 유도체, 트리아졸 유도체, 옥사디아졸 유도체, 피리딘 유도체, 니트로 치환 플루오렌 유도체, 안트라퀴노디메탄 유도체, 디페닐퀴논 유도체, 티오피란디옥시드 유도체, 나프탈렌이나 페릴렌 등의 방향환 테트라카르복실산무수물, 카르보디이미드, 플레오레닐리덴메탄 유도체, 안트라퀴노디메탄 유도체, 안트론 유도체, 퀴녹살린 유도체, 퀴놀리놀 착체 등의 금속 착체, 프탈로시아닌 화합물, 디스티릴피라진 유도체 등을 사용할 수 있다.
또한, 전자 수송성의 유기 재료에 알칼리 금속 혹은 알칼리 토류 금속을 도핑한 금속 도프층을 형성하고, 이것을 전자 주입 수송층으로 할 수도 있다. 전자 수송성의 유기 재료로서는, 예를 들어 바소큐프로인, 바소페난트롤린, 페난트롤린 유도체, 트리아졸 유도체, 옥사디아졸 유도체, 피리딘 유도체, 트리스(8-퀴놀리놀라토)알루미늄(Alq3) 등의 금속 착체, 및 이들의 고분자 유도체 등을 사용할 수 있다. 또한, 도핑하는 금속으로서는, Li, Cs, Ba, Sr 등을 사용할 수 있다.
제2 전극(140)은, 금속 등의, 도전성을 갖는 재료를 포함하고 있다. 제2 전극(140)은, 후술하는 마스크를 사용하는 증착법에 의해 유기층(130) 상에 형성된다. 제2 전극(140)을 구성하는 재료로서는, 백금, 금, 은, 구리, 철, 주석, 크롬, 알루미늄, 인듐, 리튬, 나트륨, 칼륨, 칼슘, 마그네슘, 크롬, 탄소 등을 사용할 수 있다. 이들 재료는 단독으로 사용해도, 2종류 이상을 조합하여 사용해도 된다. 2종류 이상을 사용하는 경우에는, 각 재료로 이루어지는 층을 적층해도 된다. 또한, 2종류 이상의 재료를 포함하는 합금을 사용해도 된다. 예를 들어, MgAg 등의 마그네슘 합금, AlLi, AlCa, AlMg 등의 알루미늄 합금, 알칼리 금속류 및 알칼리 토류 금속류의 합금 등을 사용할 수 있다.
도 3 및 도 5에 도시한 바와 같이, 제2 전극(140)은, 제1 유기층(130A) 상에 위치하는 제1층(140A)과, 제2 유기층(130B) 상에 위치하는 제2층(140B)과, 제3 유기층(130C) 상에 위치하는 제3층(140C)을 포함하고 있어도 된다. 제1층(140A)은, 후술하는 제1 마스크(50A)를 사용하는 증착법에 의해 형성되는 층이다. 제2층(140B)은, 후술하는 제2 마스크(50B)를 사용하는 증착법에 의해 형성되는 층이다. 제3층(140C)은, 후술하는 제3 마스크(50C)를 사용하는 증착법에 의해 형성되는 층이다.
제1층(140A)은 제1 유기층(130A)을 덮고 있어도 된다. 즉, 제1 방향 D1에 있어서의 제1층(140A)의 치수는, 제1 방향 D1에 있어서의 제1 유기층(130A)의 치수보다도 크고, 제2 방향 D2에 있어서의 제1층(140A)의 치수는, 제2 방향 D2에 있어서의 제1 유기층(130A)의 치수보다도 커도 된다. 제2층(140B)은 제2 유기층(130B)을 덮고 있어도 된다. 즉, 제1 방향 D1에 있어서의 제2층(140B)의 치수는, 제1 방향 D1에 있어서의 제2 유기층(130B)의 치수보다도 크고, 제2 방향 D2에 있어서의 제2층(140B)의 치수는, 제2 방향 D2에 있어서의 제2 유기층(130B)의 치수보다도 커도 된다. 제3층(140C)은 제3 유기층(130C)을 덮고 있어도 된다. 즉, 제1 방향 D1에 있어서의 제3층(140C)의 치수는, 제1 방향 D1에 있어서의 제3 유기층(130C)의 치수보다도 크고, 제2 방향 D2에 있어서의 제3층(140C)의 치수는, 제2 방향 D2에 있어서의 제3 유기층(130C)의 치수보다도 커도 된다.
제1층(140A)의 두께는, 예를 들어 10nm 이상이어도 되고, 20nm 이상이어도 되고, 50nm 이상이어도 되고, 100nm 이상이어도 된다. 제1층(140A)의 두께는, 예를 들어 200nm 이하여도 되고, 500nm 이하여도 되고, 1㎛ 이하여도 되고, 100㎛ 이하여도 된다. 제1층(140A)의 두께의 범위는, 10nm, 20nm, 50nm 및 100nm로 이루어지는 제1 그룹, 및/또는 200nm, 500nm, 1㎛ 및 100㎛로 이루어지는 제2 그룹에 의해 정해져도 된다. 제1층(140A)의 두께의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 1개와, 상술한 제2 그룹에 포함되는 값 중 임의의 1개의 조합에 의해 정해져도 된다. 제1층(140A)의 두께의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 제1층(140A)의 두께의 범위는, 상술한 제2 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 예를 들어, 10nm 이상 100㎛ 이하여도 되고, 10nm 이상 1㎛ 이하여도 되고, 10nm 이상 500nm 이하여도 되고, 10nm 이상 200nm 이하여도 되고, 10nm 이상 100nm 이하여도 되고, 10nm 이상 50nm 이하여도 되고, 10nm 이상 20nm 이하여도 되고, 20nm 이상 100㎛ 이하여도 되고, 20nm 이상 1㎛ 이하여도 되고, 20nm 이상 500nm 이하여도 되고, 20nm 이상 200nm 이하여도 되고, 20nm 이상 100nm 이하여도 되고, 20nm 이상 50nm 이하여도 되고, 50nm 이상 100㎛ 이하여도 되고, 50nm 이상 1㎛ 이하여도 되고, 50nm 이상 500nm 이하여도 되고, 50nm 이상 200nm 이하여도 되고, 50nm 이상 100nm 이하여도 되고, 100nm 이상 100㎛ 이하여도 되고, 100nm 이상 1㎛ 이하여도 되고, 100nm 이상 500nm 이하여도 되고, 100nm 이상 200nm 이하여도 되고, 200nm 이상 100㎛ 이하여도 되고, 200nm 이상 1㎛ 이하여도 되고, 200nm 이상 500nm 이하여도 되고, 500nm 이상 100㎛ 이하여도 되고, 500nm 이상 1㎛ 이하여도 되고, 1㎛ 이상 100㎛ 이하여도 된다.
제2층(140B)의 두께는, 제1층(140A)의 두께와 동일해도 된다. 또한, 제2층(140B)의 두께는, 제1층(140A)의 두께보다도 커도 되고, 작아도 된다. 제2층(140B)의 두께는, 제1층(140A)의 두께와 마찬가지로, 10nm, 20nm, 50nm 및 100nm로 이루어지는 제1 그룹, 및/또는 200nm, 500nm, 1㎛ 및 100㎛로 이루어지는 제2 그룹에 의해 정해져도 된다.
제3층(140C)의 두께는, 제1층(140A) 및 제2층(140B)의 두께와 동일해도 된다. 또한, 제3층(140C)의 두께는, 제1층(140A) 및 제2층(140B)의 두께보다도 커도 되고, 작아도 된다. 제3층(140C)의 두께는, 제1층(140A) 및 제2층(140B)의 두께와 마찬가지로, 10nm, 20nm, 50nm 및 100nm로 이루어지는 제1 그룹, 및/또는 200nm, 500nm, 1㎛ 및 100㎛로 이루어지는 제2 그룹에 의해 정해져도 된다.
도 3 및 도 5에 도시한 바와 같이, 제2 전극(140)의 2개의 층은, 부분적으로 겹쳐 있어도 된다. 평면에서 보아 제2 전극(140)의 복수의 층이 겹쳐 있는 영역을, 전극 겹침 영역(145)이라고도 칭한다. 전극 겹침 영역(145)은, 제1층(140A)과 제2층(140B)이 겹쳐 있는 영역, 제1층(140A)과 제3층(140C)이 겹쳐 있는 영역, 또는 제2층(140B)과 제3층(140C)이 겹쳐 있는 영역을 포함하고 있다. 제2 전극(140)의 각 층이 겹쳐짐으로써, 각 층을 전기적으로 접속할 수 있다.
평면에서 보아, 전극 겹침 영역(145)의 면적은, 제1층(140A)의 면적보다도 작아도 된다. 제1층(140A)의 면적에 대한 전극 겹침 영역(145)의 면적의 비는, 예를 들어 0.02 이상이어도 되고, 0.05 이상이어도 되고, 0.10 이상이어도 된다. 제1층(140A)의 면적에 대한 전극 겹침 영역(145)의 면적의 비는, 예를 들어 0.20 이하여도 되고, 0.30 이하여도 되고, 0.40 이하여도 된다. 제1층(140A)의 면적에 대한 전극 겹침 영역(145)의 면적의 비의 범위는, 0.02, 0.05 및 0.10으로 이루어지는 제1 그룹, 및/또는 0.20, 0.30 및 0.40으로 이루어지는 제2 그룹에 의해 정해져도 된다. 제1층(140A)의 면적에 대한 전극 겹침 영역(145)의 면적의 비의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 1개와, 상술한 제2 그룹에 포함되는 값 중 임의의 1개의 조합에 의해 정해져도 된다. 제1층(140A)의 면적에 대한 전극 겹침 영역(145)의 면적의 비의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 제1층(140A)의 면적에 대한 전극 겹침 영역(145)의 면적의 비의 범위는, 상술한 제2 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 예를 들어, 0.02 이상 0.40 이하여도 되고, 0.02 이상 0.30 이하여도 되고, 0.02 이상 0.20 이하여도 되고, 0.02 이상 0.10 이하여도 되고, 0.02 이상 0.05 이하여도 되고, 0.05 이상 0.40 이하여도 되고, 0.05 이상 0.30 이하여도 되고, 0.05 이상 0.20 이하여도 되고, 0.05 이상 0.10 이하여도 되고, 0.10 이상 0.40 이하여도 되고, 0.10 이상 0.30 이하여도 되고, 0.10 이상 0.20 이하여도 되고, 0.20 이상 0.40 이하여도 되고, 0.20 이상 0.30 이하여도 되고, 0.30 이상 0.40 이하여도 된다.
평면에서 보아, 전극 겹침 영역(145)의 면적은, 제2층(140B)의 면적보다도 작아도 된다. 제2층(140B)의 면적에 대한 전극 겹침 영역(145)의 면적의 비의 범위로서는, 상술한 「제1층(140A)의 면적에 대한 전극 겹침 영역(145)의 면적의 비」의 범위를 채용할 수 있다.
평면에서 보아, 전극 겹침 영역(145)의 면적은, 제3층(140C)의 면적보다도 작아도 된다. 제3층(140C)의 면적에 대한 전극 겹침 영역(145)의 면적의 비의 범위로서는, 상술한 「제1층(140A)의 면적에 대한 전극 겹침 영역(145)의 면적의 비」의 범위를 채용할 수 있다.
도 6은, 도 3의 유기 디바이스(100)의 제2 표시 영역(102)의 D-D선에 따른 단면도이다.
도 3 및 도 6에 나타내는 바와 같이, 제2 표시 영역(102)은, 제2 전극(140Y)을 포함하는 영역과, 제2 전극(140Y)을 포함하지 않는 영역을 포함하고 있다. 상술한 표준 영역(103)은, 제2 전극(140Y)을 포함하는 영역으로서 정의된다. 상술한 투과 영역(104)은, 제2 전극(140Y)을 포함하지 않는 영역으로서 정의된다.
도 3 및 도 4에 나타내는 바와 같이, 표준 영역(103)은, 평면에서 보아, 소자(115)를 포함하는 영역(103a)과, 소자(115)를 포함하지 않는 영역(103b)을 갖고 있어도 된다. 즉, 표준 영역(103)은, 평면에서 보아, 제2 전극(140Y)과 유기층(130)이 겹치는 영역(103a)과, 제2 전극(140Y)과 유기층(130)이 겹치지 않는 영역(103b)을 포함하고 있어도 된다. 영역(103a)은, 평면에서 보아 기판(110), 제1 전극(120) 및 유기층(130)과 겹치는 제2 전극(140Y)을 포함하고 있다. 영역(103b)은, 평면에서 보아 기판(110)과 겹치는 제2 전극(140Y)을 포함하고 있다. 이러한 영역(103a) 및 영역(103b)이, 제2 방향 D2에 있어서 제2 접속부(105b)로부터 제1 접속부(105a)까지 연속적으로 접속되고, 상술한 제2 방향 부분(103L)이 형성되어도 된다. 또한, 상술한 접속부(105)는, 영역(103b)의 제2 전극(140Y)에 의해 구성되어도 된다. 또한, 표준 영역(103)은, 영역(103b)을 포함하고 있지 않아도 된다. 즉, 표준 영역(103)의 제2 전극(140Y)의 모두가, 평면에서 보아, 유기층(130)과 겹쳐 있어도 된다.
도 3 및 도 6에 나타내는 바와 같이, 투과 영역(104)은, 기판(110)과 유기층(130)이 겹치지 않는 영역을 포함하고 있어도 된다. 도 6에 나타내는 바와 같이, 투과 영역(104)은, 제1 전극(120), 유기층(130) 및 제2 전극(140)을 포함하고 있지 않아도 된다. 또한, 도 6에 나타내는 바와 같이, 투과 영역(104)은, 절연층(160)의 일부를 포함하고 있어도 된다.
도 4에 나타내는 바와 같이, 표준 영역(103)에 있어서, 상술한 제1 소자열(115La)은, 제2 소자(115B)를 포함하고 있지 않아도 된다. 즉, 제1 소자열(115La)은, 제2 방향 D2를 따라서 주기 EC2로 배열되는 제1 소자(115A) 및 제3 소자(115C)로 구성되어 있어도 된다. 또한, 표준 영역(103)에 있어서, 상술한 제2 소자열(115Lb)은, 제1 소자(115A) 및 제3 소자(115C)를 포함하고 있지 않아도 된다. 즉, 제2 소자열(115Lb)은, 제2 방향 D2를 따라서 주기 EC2로 배열되는 제2 소자(115B)로 구성되어 있어도 된다. 표준 영역(103)에 있어서는, 제1 소자열(115La)의 제1 소자(115A) 및 제1 소자열(115La)의 제3 소자(115C)와 제2 소자열(115Lb)의 제2 소자(115B)에 의해, 하나의 소자(115)가 구성되어도 된다.
도 4에 나타내는 바와 같이, 투과 영역(104)에 있어서, 상술한 제1 소자열(115La)은, 제1 소자(115A), 제2 소자(115B) 및 제3 소자(115C)를 포함하고 있지 않아도 된다. 또한, 투과 영역(104)에 있어서, 상술한 제2 소자열(115Lb)은, 제1 소자(115A), 제2 소자(115B) 및 제3 소자(115C)를 포함하고 있지 않아도 된다.
도 7은, 도 1의 유기 디바이스(100)에 있어서 부호 A2가 붙은 이점 쇄선으로 둘러싸인 영역을 확대하여 나타내는 평면도이다.
도 7에 나타내는 바와 같이, 배선 영역(100W)은, 기준 전극(150) 및 단자(152)를 포함하고 있다. 기준 전극(150)은 기판(110) 상에 위치하고 있어도 된다. 기준 전극(150)은, 제2 방향 D2에 있어서 제2 전극(140)과 단자(152) 사이에 위치하고 있어도 된다. 도 7에 나타내는 바와 같이, 기준 전극(150)은 솔리드 패턴이어도 된다. 기준 전극(150)은, 접속 배선(154)을 통해 각 소자(115)의 제2 전극(140)과 전기적으로 접속되어 있다. 접속 배선(154)은, 제2 전극(140)의 일부 또는 기준 전극(150)의 일부에 의해 구성되어 있어도 된다. 단자(152)는, 접지 또는 접지에 접속되는 기준 단자(156)를 포함하고 있다. 기준 전극(150)은, 이 기준 단자(156)와 전기적으로 접속되고, 기준 전위를 규정하고 있다. 이 때문에, 제1 전극(120)과 제2 전극(140) 사이에 전압이 인가되었을 때, 제1 전극(120)으로부터 유기층(130)을 통하여 제2 전극(140)에 흐른 전류는, 이 기준 전극(150)에 흐를 수 있다. 기준 전위는, 예를 들어 0V여도 되지만, 정의 값이어도 되고, 부의 값이어도 된다.
기준 전극(150)은, 도전성을 갖는 재료를 포함하고 있다. 예를 들어, 기준 전극(150)은, 금속이나, 도전성을 갖는 금속 산화물, 기타의 도전성을 갖는 무기 재료 등을 포함하고 있어도 된다. 기준 전극(150)을 구성하는 재료로서는, Al, Mo, Ta 등의 금속이나, ITO라고 칭해지는 산화인듐 주석 등의 무기 산화물 등을 사용할 수 있다. 이들 도전성 재료는 단독으로 사용해도, 2종류 이상을 조합하여 사용해도 된다. 2종류 이상을 사용하는 경우에는, 각 재료로 이루어지는 층을 적층해도 된다. 또한, 2종류 이상의 재료를 포함하는 합금을 사용해도 된다.
DD1, DD2, EC1, EC2, ED2, TD1, TD2 등의, 유기 디바이스(100)의 각 구성 요소의 치수, 간격 등은, 주사형 전자 현미경을 사용하여 유기 디바이스(100)의 단면 화상을 관찰함으로써 측정할 수 있다.
기판(110)의 두께, 제2 전극(140)의 두께 등의, 유기 디바이스(100)의 각 구성 요소의 두께는, 주사형 전자 현미경을 사용하여 유기 디바이스(100)의 단면 화상을 관찰함으로써 측정할 수 있다.
이어서, 상술한 유기 디바이스(100)의 제2 전극(140)을 증착법에 의해 형성하는 방법에 대하여 설명한다. 도 8은, 대상물에 증착 재료를 증착시키는 증착 처리를 실시하는 증착 장치(10)를 나타내는 도면이다.
도 8에 나타내는 바와 같이, 증착 장치(10)는, 그 내부에, 증착원(6), 히터(8) 및 마스크 장치(40)를 포함하고 있어도 된다. 또한, 증착 장치(10)는, 증착 장치(10)의 내부를 진공 분위기로 하기 위한 배기 수단을 더 포함하고 있어도 된다. 증착원(6)은, 예를 들어 도가니이며, 유기 발광 재료 등의 증착 재료(7)를 수용한다. 히터(8)는 증착원(6)을 가열하여, 진공 분위기 하에서 증착 재료(7)를 증발시킨다. 마스크 장치(40)는 도가니(6)와 대향하도록 배치되어 있다.
도 8에 나타내는 바와 같이, 마스크 장치(40)는, 적어도 하나의 마스크(50)와, 마스크(50)를 지지하는 프레임(41)을 포함하고 있어도 된다. 프레임(41)은, 마스크(50)가 고정되어 있는 제1 프레임면(41a)과, 제1 프레임면(41a)의 반대측에 위치하는 제2 프레임면(41b)을 포함하고 있어도 된다. 또한, 프레임(41)은, 제1 프레임면(41a)으로부터 제2 프레임면(41b)으로 관통하는 개구(42)를 포함하고 있어도 된다. 마스크(50)는, 평면에서 보아 개구(42)를 가로지르도록 프레임(41)에 고정되어 있어도 된다. 또한, 프레임(41)은, 마스크(50)가 휘는 것을 억제하도록, 마스크(50)를 그 면 방향으로 인장시킨 상태에서 지지하고 있어도 된다.
마스크 장치(40)의 마스크(50)로서는, 후술하는 제1 마스크(50A), 제2 마스크(50B) 및 제3 마스크(50C)가 사용되어도 된다. 이하의 설명에 있어서, 마스크의 구성 중, 제1 마스크(50A), 제2 마스크(50B) 및 제3 마스크(50C)에 공통되는 구성을 설명하는 경우에는, 「마스크(50)」라는 용어 및 부호를 사용한다.
마스크 장치(40)는, 도 8에 나타내는 바와 같이, 증착 재료(7)를 부착시키는 대상물인 기판(110)에 마스크(50)가 대향되도록, 증착 장치(10) 내에 배치되어 있다. 마스크(50)는, 증착원(6)으로부터 비래한 증착 재료(7)를 통과시키는 복수의 관통 구멍(53)을 포함하고 있다. 이하의 설명에 있어서, 마스크(50)의 면 중, 기판(110)의 측에 위치하는 면을 제1면(51a)이라고 칭하고, 제1면(51a)의 반대측에 위치하는 면을 제2면(51b)이라고 칭한다.
증착 장치(10)는, 도 8에 나타내는 바와 같이, 기판(110)을 유지하는 기판 홀더(2)를 포함하고 있어도 된다. 기판 홀더(2)는, 기판(110)의 두께 방향에 있어서 이동 가능해도 된다. 또한, 기판 홀더(2)는, 기판(110)의 면 방향에 있어서 이동 가능해도 된다. 또한, 기판 홀더(2)는, 기판(110)의 기울기를 제어하도록 구성되어 있어도 된다. 예를 들어, 기판 홀더(2)는, 기판(110)의 외연에 설치된 복수의 척을 포함하고, 각 척은, 기판(110)의 두께 방향이나 면 방향에 있어서 독립적으로 이동 가능해도 된다.
증착 장치(10)는, 도 8에 나타내는 바와 같이, 마스크 장치(40)를 유지하는 마스크 홀더(3)를 포함하고 있어도 된다. 마스크 홀더(3)는, 마스크(50)의 두께 방향에 있어서 이동 가능해도 된다. 또한, 마스크 홀더(3)는, 마스크(50)의 면 방향에 있어서 이동 가능해도 된다. 예를 들어, 마스크 홀더(3)는, 프레임(41)의 외연에 설치된 복수의 척을 포함하고, 각 척은, 마스크(50)의 두께 방향이나 면 방향에 있어서 독립적으로 이동 가능해도 된다.
기판 홀더(2) 또는 마스크 홀더(3) 중 적어도 어느 한쪽을 이동시킴으로써, 기판(110)에 대한 마스크 장치(40)의 마스크(50)의 위치를 조정할 수 있다.
증착 장치(10)는, 도 8에 나타내는 바와 같이, 기판(110)의 면 중 마스크 장치(40)측의 면인 제1면(111)과는 반대측의 면인 제2면(112)측에 위치하는 냉각판(4)을 포함하고 있어도 된다. 냉각판(4)은, 냉각판(4)의 내부에 냉매를 순환시키기 위한 유로를 갖고 있어도 된다. 냉각판(4)은, 증착 처리 시에 기판(110)의 온도가 상승하는 것을 억제할 수 있다.
증착 장치(10)는, 도 8에 나타내는 바와 같이, 기판(110)의 면 중 마스크 장치(40)와는 반대측의 면인 제2면(112)측에 위치하는 자석(5)을 포함하고 있어도 된다. 자석(5)은, 도 8에 나타내는 바와 같이, 냉각판(4)의 면 중 마스크 장치(40)와는 반대측의 면에 배치되어 있어도 된다. 자석(5)은, 자력에 의해 마스크 장치(40)의 마스크(50)를 기판(110)측으로 가까이 끌어 당길 수 있다. 이에 의해, 마스크(50)와 기판(110) 사이의 간극을 저감시키거나, 간극을 없애거나 할 수 있다. 이것에 의해, 증착 처리에 있어서 섀도우가 발생하는 것을 억제할 수 있어, 유기층(130)의 치수 정밀도나 위치 정밀도를 높일 수 있다. 여기서, 섀도우란, 마스크(50)와 기판(110) 사이의 간극에 증착 재료(7)가 들어가고, 이에 의해 유기층(130)의 두께가 불균일해지는 현상이다. 또한, 정전기력을 이용하는 정전척을 사용하여 마스크(50)를 기판(110)측으로 가까이 끌어 당겨도 된다.
상술한 증착 장치(10)를 사용하여 제2 전극(140)을 형성하는 경우, 먼저, 증착 장치(10)에 있어서, 제1 마스크(50A)를 포함하는 제1 마스크 장치(40A)를 사용하여 기판(110)에 제2 전극(140)의 제1층(140A)을 형성한다. 계속해서, 증착 장치(10)에 있어서, 제2 마스크(50B)를 포함하는 제2 마스크 장치(40B)를 사용하여 기판(110)에 제2 전극(140)의 제2층(140B)을 형성한다. 이어서, 증착 장치(10)에 있어서, 제3 마스크(50C)를 포함하는 제3 마스크 장치(40C)를 사용하여 기판(110)에 제2 전극(140)의 제3층(140C)을 형성한다. 이와 같이, 제1 마스크(50A), 제2 마스크(50B), 제3 마스크(50C) 등의 복수의 마스크(50)가 순서대로 사용된다. 유기 디바이스(100)의 제2 전극(140)을 형성하기 위해 사용되는 복수의 마스크(50)의 군을, 「마스크군」이라고도 칭한다.
마스크(50)를 사용한 증착법에 있어서는, 제2면(51b)측으로부터 제1면(51a)측으로 관통 구멍(53)을 통과한 증착 재료(7)가 기판(110)에 부착됨으로써, 기판(110)에 상술한 제1층(140A), 제2층(140B), 제3층(140C) 등의 층이 형성된다. 기판(110)에 형성되는 층의, 기판(110)의 면 내 방향에 있어서의 윤곽은, 평면에서 보면 마스크(50)의 관통 구멍(53)의 윤곽에 의해 정해진다.
도 9는, 도 8의 마스크 장치에 사용되는 제1 마스크(50A)에 있어서 도 3에 대응하는 부분을 확대하여 나타내는 평면도이다. 마스크(50)는, 마스크 제1 방향 E1 및 마스크 제1 방향 E1에 직교하는 마스크 제2 방향 E2를 갖고 있다. 마스크 제1 방향 E1이 제1 방향 D1에 대응하고, 마스크 제2 방향 E2가 제2 방향 D2에 대응하고 있어도 된다.
도 9에 나타내는 바와 같이, 제1 마스크(50A)의 관통 구멍(53)은, 제2 전극(140)의 제1층(140A)에 대응하는 위치에 마련되어 있다. 도시는 하지 않지만, 제2 마스크(50B)에 대해서도 마찬가지로, 제2 마스크(50B)의 관통 구멍(53)은, 제2 전극(140)의 제2층(140B)에 대응하는 위치에 마련되어 있다. 제3 마스크(50C)에 대해서도 마찬가지로, 제3 마스크(50C)의 관통 구멍(53)은, 제2 전극(140)의 제3층(140C)에 대응하는 위치에 마련되어 있다.
마스크(50)의 관통 구멍(53) 이외의 영역은, 기판(110)을 향하는 증착 재료(7)를 차폐할 수 있다. 마스크(50)의 관통 구멍(53) 이외의 영역을, 차폐 영역(54)이라고도 칭한다. 도 9에 나타내는 제1 마스크(50A)의 평면도에 있어서는, 차폐 영역(54)에 사선의 망처리가 실시되어 있다.
마스크(50)의 두께 T는, 예를 들어 5㎛ 이상이어도 되고, 10㎛ 이상이어도 되고, 15㎛ 이상이어도 되고, 20㎛ 이상이어도 된다. 마스크(50)의 두께 T는, 예를 들어 25㎛ 이하여도 되고, 30㎛ 이하여도 되고, 50㎛ 이하여도 되고, 100㎛ 이하여도 된다. 마스크(50)의 두께 T의 범위는, 5㎛, 10㎛, 15㎛ 및 20㎛로 이루어지는 제1 그룹, 및/또는 25㎛, 30㎛, 50㎛ 및 100㎛로 이루어지는 제2 그룹에 의해 정해져도 된다. 마스크(50)의 두께 T의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 1개와, 상술한 제2 그룹에 포함되는 값 중 임의의 1개의 조합에 의해 정해져도 된다. 마스크(50)의 두께 T의 범위는, 상술한 제1 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 마스크(50)의 두께 T의 범위는, 상술한 제2 그룹에 포함되는 값 중 임의의 2개의 조합에 의해 정해져도 된다. 예를 들어, 5㎛ 이상 100㎛ 이하여도 되고, 5㎛ 이상 50㎛ 이하여도 되고, 5㎛ 이상 30㎛ 이하여도 되고, 5㎛ 이상 25㎛ 이하여도 되고, 5㎛ 이상 20㎛ 이하여도 되고, 5㎛ 이상 15㎛ 이하여도 되고, 5㎛ 이상 10㎛ 이하여도 되고, 10㎛ 이상 100㎛ 이하여도 되고, 10㎛ 이상 50㎛ 이하여도 되고, 10㎛ 이상 30㎛ 이하여도 되고, 10㎛ 이상 25㎛ 이하여도 되고, 10㎛ 이상 20㎛ 이하여도 되고, 10㎛ 이상 15㎛ 이하여도 되고, 15㎛ 이상 100㎛ 이하여도 되고, 15㎛ 이상 50㎛ 이하여도 되고, 15㎛ 이상 30㎛ 이하여도 되고, 15㎛ 이상 25㎛ 이하여도 되고, 15㎛ 이상 20㎛ 이하여도 되고, 20㎛ 이상 100㎛ 이하여도 되고, 20㎛ 이상 50㎛ 이하여도 되고, 20㎛ 이상 30㎛ 이하여도 되고, 20㎛ 이상 25㎛ 이하여도 되고, 25㎛ 이상 100㎛ 이하여도 되고, 25㎛ 이상 50㎛ 이하여도 되고, 25㎛ 이상 30㎛ 이하여도 되고, 30㎛ 이상 100㎛ 이하여도 되고, 30㎛ 이상 50㎛ 이하여도 되고, 50㎛ 이상 100㎛ 이하여도 된다.
마스크(50)의 두께 T를 측정하는 방법으로서는, 접촉식의 측정 방법을 채용할 수 있다. 접촉식의 측정 방법으로서는, 볼부쉬 가이드식의 플런저를 구비하는, 하이덴하인사제의 길이 게이지 HEIDENHAIM-METROno「MT1271」을 사용할 수 있다.
마스크(50)를 구성하는 재료로서는, 예를 들어 니켈을 포함하는 철 합금을 사용할 수 있다. 철 합금은, 니켈에 더하여 코발트를 추가로 포함하고 있어도 된다. 예를 들어, 마스크(50)의 재료로서, 니켈 및 코발트의 함유량이 합계로 30질량％ 이상 54질량％ 이하이고, 또한 코발트의 함유량이 0질량％ 이상 6질량％ 이하인 철 합금을 사용할 수 있다. 니켈 혹은 니켈 및 코발트를 포함하는 철 합금으로서는, 34질량％ 이상 38질량％ 이하의 니켈을 포함하는 인바재, 30질량％ 이상 34질량％ 이하의 니켈에 더하여 추가로 코발트를 포함하는 슈퍼 인바재, 38질량％ 이상 54질량％ 이하의 니켈을 포함하는 저열팽창 Fe-Ni계 도금 합금 등을 사용할 수 있다. 이러한 철 합금을 사용함으로써, 마스크(50)의 열팽창 계수를 낮출 수 있다. 예를 들어, 기판(110)으로서 유리 기판이 사용되는 경우에, 마스크(50)의 열팽창 계수를, 유리 기판과 동등한 낮은 값으로 할 수 있다. 이에 의해, 증착 처리 시, 기판(110)에 형성되는 증착층의 치수 정밀도나 위치 정밀도가 마스크(50)와 기판(110) 사이의 열팽창 계수의 차에서 기인하여 저하되는 것을 억제할 수 있다.
이어서, 상술한 유기 디바이스(100)의 제조 방법에 대하여 설명한다. 유기 디바이스(100)의 제조 방법은, 기판 준비 공정과, 유기층 형성 공정과, 제2 전극 형성 공정을 포함하고 있어도 된다.
먼저, 기판 준비 공정이 실시된다. 기판 준비 공정에 있어서는, 제1 전극(120) 및 기준 전극(150)이 형성되어 있는 기판(110)을 준비한다. 제1 전극(120) 및 기준 전극(150)은, 예를 들어 도전층을 스퍼터링법 등에 의해 기판(110)에 형성한 후, 포토리소그래피법 등에 의해 도전층을 패터닝함으로써 형성되어도 된다. 또한, 평면에서 보아 서로 인접하는 2개의 제1 전극(120) 사이에 위치하는 절연층(160)이 기판(110)에 형성되어 있어도 된다.
계속해서, 유기층 형성 공정이 실시된다. 유기층 형성 공정에 있어서는, 도 4에 나타내는 바와 같이, 제1 유기층(130A), 제2 유기층(130B) 및 제3 유기층(130C)을 포함하는 유기층(130)을 제1 전극(120) 상에 형성한다. 제1 유기층(130A)은, 예를 들어 제1 유기층(130A)에 대응하는 관통 구멍을 갖는 마스크를 사용하는 증착법에 의해 형성되어도 된다. 예를 들어, 마스크를 통해 제1 유기층(130A)에 대응하는 제1 전극(120) 상에 유기 재료 등을 증착시킴으로써, 제1 유기층(130A)을 형성할 수 있다. 제2 유기층(130B)도, 제2 유기층(130B)에 대응하는 관통 구멍을 갖는 마스크를 사용하는 증착법에 의해 형성되어도 된다. 제3 유기층(130C)도, 제3 유기층(130C)에 대응하는 관통 구멍을 갖는 마스크를 사용하는 증착법에 의해 형성되어도 된다.
이어서, 제2 전극 형성 공정이 실시된다. 제2 전극 형성 공정에 있어서는, 상술한 마스크군을 사용하여 유기층(130) 상에 제2 전극(140)을 형성한다. 먼저, 도 9에 나타내는 제1 마스크(50A)를 사용하는 증착법에 의해 제2 전극(140)의 제1층(140A)을 형성하는 공정을 실시해도 된다. 예를 들어, 제1 마스크(50A)를 통해 금속 등의 도전성 재료 등을 유기층(130) 등 상에 증착시킴으로써, 제1층(140A)을 형성할 수 있다. 계속해서, 제2 마스크(50B)를 사용하는 증착법에 의해 제2 전극(140)의 제2층(140B)을 형성하는 공정을 실시해도 된다. 예를 들어, 제2 마스크(50B)를 통해 금속 등의 도전성 재료 등을 유기층(130) 등 상에 증착시킴으로써, 제2층(140B)을 형성할 수 있다. 이어서, 제3 마스크(50C)를 사용하는 증착법에 의해 제2 전극(140)의 제3층(140C)을 형성하는 공정을 실시해도 된다. 예를 들어, 제3 마스크(50C)를 통해 금속 등의 도전성 재료 등을 유기층(130) 등 상에 증착시킴으로써, 제3층(140C)을 형성할 수 있다. 이와 같이 하여, 도 3에 도시한 바와 같이, 제1층(140A), 제2층(140B) 및 제3층(140C)을 포함하는 제2 전극(140)을 형성할 수 있다.
또한, 제1층(140A), 제2층(140B) 및 제3층(140C)을 형성하는 순서는 특별히 한정되지 않는다. 예를 들어, 제2층(140B)을 형성한 후에 제1층(140A)을 형성해도 되고, 제3층(140C)을 형성한 후에 제1층(140A) 및 제2층(140B)을 형성해도 된다.
이어서, 상술한 유기 디바이스(100)에 의해 실현될 수 있는 효과를 설명한다.
표준 영역(103)의 제2 전극(140Y)은, 제1 표시 영역(101)의 제2 전극(140X)과 접속된 복수의 접속부(105)를 포함하고, 복수의 접속부(105)는, 제2 방향 D2에 있어서 제1변(100La)의 측에 위치하는 제1 접속부(105a)를 포함하고, 제1 접속부(105a)는, 제1 방향 D1에 있어서 투과 영역(104)의 사이에 위치하는 대향 접속부(106)를 포함하고 있다. 기준 전극(150)을 포함하는 배선 영역(100W)은 제1변(100La)을 따라서 넓어지고 있기 때문에, 대향 접속부(106)는, 기준 전극(150)에 대향하고 있다. 이것에 의해, 표준 영역(103)의 제2 전극(140Y)을 흐른 전류가 대향 접속부(106)를 통하여 기준 전극(150)에 도달할 때까지의 경로를 단축시킬 수 있다. 이 때문에, 표준 영역(103)의 제2 전극(140Y)을 흐른 전류에 대한 전류 저항값의 증대를 억제할 수 있다. 보다 구체적으로는, 제1 전극(120)과 제2 전극(140) 사이에 전압이 인가되면, 제1 전극(120)으로부터 유기층(130)에 전류가 흐르고, 유기층(130)을 흐른 전류는, 제2 전극(140)을 통하여 기준 전극(150)에 흐른다. 여기서, 표준 영역(103)의 제2 전극(140Y)을 흐른 전류는, 접속부(105)를 통하여 제1 표시 영역(101)의 제2 전극(140X)을 흐르고, 기준 전극(150)을 향한다. 그러나, 접속부(105)의 위치에 따라서는, 표준 영역(103)으로부터의 전류가, 우회하여 제1 표시 영역(101)에 흐르는 경우도 있다. 이 경우, 전류의 기준 전극(150)까지의 경로가 증대되고, 전류 저항값이 증대될 수 있다. 이에 대해, 제1 접속부(105a)가 대향 접속부(106)를 포함하고 있음으로써, 표준 영역(103)의 제2 전극(140Y)을 흐른 전류는, 기준 전극(150)에 대향한 대향 접속부(106)를 통하여, 제1 표시 영역(101)의 제2 전극(140X)에 흐르고, 기준 전극(150)을 향할 수 있다. 이 때문에, 전류의 기준 전극(150)까지의 경로를 단축시킬 수 있어, 전류의 저항값의 증대를 억제할 수 있다. 이에 의해, 제1 표시 영역(101)의 각 소자(115)를 흐르는 전류량과 표준 영역(103)의 각 소자(115)를 흐르는 전류량 사이의 차를 억제할 수 있다. 이 결과, 유기 디바이스(100)의 각 소자(115)에 흐르는 전류량을 균일화할 수 있다.
또한, 복수의 접속부(105)는, 제2 방향 D2에 있어서 제2변(100Lb)의 측에 위치하는 제2 접속부(105b)를 포함하고 있다. 이것에 의해, 제1 표시 영역(101) 중 제2 표시 영역(102)보다도 제2변(100Lb)의 측에 위치하는 부분의 각 소자(115)를 흐른 전류는, 제2 접속부(105b)로부터 표준 영역(103)에 유입되고, 대향 접속부(106)를 통하여, 제1 표시 영역(101)의 제2 전극(140X)에 흐를 수 있다. 이 때문에, 전류의 기준 전극(150)까지의 경로를 단축시킬 수 있어, 전류의 저항값의 증대를 억제할 수 있다. 이 결과, 유기 디바이스(100)의 각 소자(115)에 흐르는 전류량을 균일화할 수 있다.
또한, 표준 영역(103)은, 제2 방향 D2에 있어서 제2 접속부(105b)로부터 제1 접속부(105a)까지 제2 전극(140Y)이 연장되는 제2 방향 부분(103L)을 포함하고, 대향 접속부(106)는, 제2 방향 부분(103L)의 제2 방향 D2에 있어서의 제1변(100La)의 측의 단부에 위치하고 있다. 이것에 의해, 제2 접속부(105b)로부터 유입된 전류는, 제2 방향 부분(103L)을 통하여 제2 방향 D2를 따라서 흐르고, 대향 접속부(106)로부터 제1 표시 영역(101)의 제2 전극(140X)에 흐를 수 있다. 이 때문에, 전류의 기준 전극(150)까지의 경로를 더욱 단축할 수 있어, 전류의 저항값의 증대를 더욱 억제할 수 있다. 이 결과, 유기 디바이스(100)의 각 소자(115)에 흐르는 전류량을 더욱 균일화할 수 있다.
또한, 투과 영역(104)은, 제2 방향 D2에 있어서 제2변(100Lb)의 측에서 제1 표시 영역(101)에 접하는 단부로부터 제2 방향 D2에 있어서 제1변(100La)의 측에서 제1 표시 영역(101)에 접하는 단부까지 연장되어 있다. 이와 같이, 제2 표시 영역(102)에 있어서, 넓은 범위에 걸쳐 투과 영역(104)이 위치할 수 있다. 이것에 의해, 투과 영역(104)을 투과하는 광량을 증대시킬 수 있다. 이 때문에, 기판(110)의 이측에 위치하는 센서가 수광하는 광량을 증대시킬 수 있다.
또한, 투과 영역(104)은, 평면에서 보아, 기판(110)과 유기층(130)이 겹치지 않는 영역을 포함하고 있다. 이것에 의해, 투과 영역(104)의 투과율을 증대시킬 수 있다. 이 때문에, 기판(110)의 이측에 위치하는 센서가 수광하는 광량을 증대시킬 수 있다.
또한, 표준 영역(103)의 제2 전극(140Y)은, 제1층(140A)과, 평면에서 보아 제1층(140A)에 부분적으로 겹치는 제2층(140B)을 포함하고 있다. 이것에 의해, 제2 전극(140Y)의 제1층(140A)과 제2층(140B)이 겹쳐, 전극 겹침 영역(145)을 형성할 수 있다. 제2 전극(140Y)은, 이 전극 겹침 영역(145)에 있어서, 다른 부분보다도 두꺼운 두께를 가질 수 있다. 이 때문에, 이 전극 겹침 영역(145)에 있어서, 전류 저항값을 저감시킬 수 있다. 이에 의해, 각 소자(115)를 흐르는 전류량의 차를 억제할 수 있다. 이 결과, 유기 디바이스(100)의 각 소자(115)에 흐르는 전류량을 균일화할 수 있다.
또한, 표준 영역(103)의 제2 전극(140Y)은, 평면에서 보아 제1층(140A) 또는 제2층(140B)에 부분적으로 겹치는 제3층(140C)을 포함하고 있다. 이것에 의해, 제2 전극(140Y)의 제3층(140C)과 제1층(140A) 또는 제2층(140B)이 겹쳐, 전극 겹침 영역(145)을 형성할 수 있다. 이 때문에, 제2 전극(140Y)은, 전극 겹침 영역(145)에 있어서, 한층 더 두꺼운 두께를 가질 수 있고, 전류 저항값을 한층 더 저감시킬 수 있다. 이 결과, 유기 디바이스(100)의 각 소자(115)에 흐르는 전류량을 더욱 균일화할 수 있다.
또한, 제2 표시 영역(102)에 있어서의 제2 전극(140Y)의 점유율(제2 점유율)은, 40％ 이상 95％ 이하이다. 제2 점유율이 40％ 이상임으로써, 표준 영역(103)의 제2 전극(140Y)을 흐르는 전류량을 증대시킬 수 있다. 이에 의해, 제1 표시 영역(101)의 각 소자(115)를 흐르는 전류량과 표준 영역(103)의 각 소자(115)를 흐르는 전류량 사이의 차를 억제할 수 있다. 이 결과, 유기 디바이스(100)의 각 소자(115)에 흐르는 전류량을 균일화할 수 있다. 또한, 제2 점유율이 95％ 이하임으로써, 제2 표시 영역(102)에 있어서, 넓은 범위에 걸쳐 투과 영역(104)이 위치할 수 있다. 이것에 의해, 투과 영역(104)을 투과하는 광량을 증대시킬 수 있다. 이 때문에, 기판(110)의 이측에 위치하는 센서가 수광하는 광량을 증대시킬 수 있다.
또한, 상술한 실시 형태에 있어서는, 표준 영역(103)이, 제2 방향 D2에 있어서 제2 접속부(105b)로부터 제1 접속부(105a)까지 제2 전극(140Y)이 연장되는 제2 방향 부분(103L)을 포함하는 예에 대하여 설명하였다(도 2 및 도 3 참조). 그러나, 이것에 한정되지 않고, 제1 접속부(105a)가 대향 접속부(106)를 포함하고 있으면, 표준 영역(103)은 제2 방향 부분(103L)을 포함하고 있지 않아도 된다. 즉, 표준 영역(103)의 제2 전극(140Y)은, 제2 방향 D2로 연장되어 있지 않아도 된다. 예를 들어, 표준 영역(103)의 제2 전극(140Y)은, 제2 방향 D2에 대하여 기울어 연장되어 있어도 되고, 지그재그상이어도 된다. 이 경우, 투과 영역(104)도, 제2 방향 D2에 대하여 기울어 연장되어 있어도 되고, 지그재그상이어도 된다. 이러한 경우에도, 제1 접속부(105a)가 대향 접속부(106)를 포함하고 있음으로써, 전류의 기준 전극(150)까지의 경로를 단축시킬 수 있어, 전류의 저항값의 증대를 억제할 수 있다. 이 결과, 유기 디바이스(100)의 각 소자(115)에 흐르는 전류량을 균일화할 수 있다.
또한, 상술한 실시 형태에 있어서는, 표준 영역(103)은, 제1 방향 D1에 있어서 서로 인접하는 2개의 제2 방향 부분(103L)을 각각 접속하도록 제1 방향 D1로 제2 전극(140Y)이 연장되는 제1 방향 부분(103W)도 포함하고 있어도 된다(도 11 및 도 12 참조). 제1 방향 부분(103W)은, 제2 표시 영역(102)의 제1 방향 D1에 있어서의 일측(도 11에 있어서의 좌측)의 단부로부터 제1 방향 D1에 있어서의 타측(도 11에 있어서의 좌측)의 단부까지 연장되어 있어도 된다. 이 경우, 투과 영역(104)은, 제1 방향 D1로 배열됨과 함께, 제2 방향 D2로 배열되어 있어도 된다. 이러한 경우에도, 제1 접속부(105a)가 대향 접속부(106)를 포함하고 있음으로써, 전류의 기준 전극(150)까지의 경로를 단축시킬 수 있어, 전류의 저항값의 증대를 억제할 수 있다. 이 결과, 유기 디바이스(100)의 각 소자(115)에 흐르는 전류량을 균일화할 수 있다.
또한, 상술한 실시 형태에 있어서는, 투과 영역(104)이, 제1 전극(120), 유기층(130) 및 제2 전극(140)을 포함하고 있지 않은 예에 대하여 설명하였다. 그러나, 이것에 한정되지 않고, 투과 영역(104)은, 제1 전극(120)이나 유기층(130)을 포함하고 있어도 된다. 또한, 투과 영역(104)은 절연층(160)을 포함하고 있어도 된다.
또한, 상술한 실시 형태에 있어서는, 제2 전극(140)이, 3개의 층을 포함하는 예에 대하여 설명하였다. 그러나, 이것에 한정되지 않고, 제2 전극(140)은, 1개의 층 혹은 2개의 층, 또는 4개 이상의 층을 포함하고 있어도 된다. 예를 들어, 제2 전극(140)이 1개의 층으로 구성되어 있는 경우, 제2 전극(140)은 솔리드 패턴에 의해 형성되어도 된다. 또한, 상술한 소자(115)의 배치 패턴도 일례이며, 기타 임의의 배치 패턴에 의해 소자(115)가 배치되어도 된다.
이상 설명한 실시 형태에 따르면, 유기 디바이스의 각 소자에 흐르는 전류량을 균일화할 수 있다.
[실시예]
이어서, 본 개시의 실시 형태를 실시예 및 비교예를 사용하여 더욱 구체적으로 설명한다. 단, 본 개시의 실시 형태는, 그 요지를 초과하지 않는 한, 이하의 실시예의 기재에 한정되지 않는다.
도 10은, 제1 실시예에 의한 유기 디바이스(100X)를 나타내는 평면도이다. 제1 실시예로서, 도 10에 나타내는 유기 디바이스(100X)의 각 소자(115)에 흐르는 전류값을 시뮬레이션에 의해 계산하였다.
도 10에 나타내는 유기 디바이스(100X)는, 도 2에 나타내는 유기 디바이스(100)와 마찬가지로, 제1 표시 영역(101) 및 제2 표시 영역(102)을 포함하는 표시 영역(100D)을 갖고 있다. 제1 표시 영역(101)은, 1변이 5mm인 정사각형의 윤곽을 갖고 있다. 즉, 제1 방향 D1에 있어서의 제1 표시 영역(101)의 치수 W가 5mm이며, 제2 방향 D2에 있어서의 제1 표시 영역(101)의 치수 L도 5mm이다. 또한, 제2 표시 영역(102)은 원 형상의 윤곽을 갖고 있다. 제2 표시 영역(102)의 직경 R은 3mm이다. 제2 표시 영역(102)에 있어서의 제2 전극(140Y)의 점유율(제2 점유율)은 52％이다. 제1 표시 영역(101)의 제2 방향 D2에 있어서의 일측(도 10에 있어서의 하측)의 변이, 기준 전위를 규정하는 접지 GN에 접속되어 있다. 기준 전위는 0V이다. 도 10의 유기 디바이스(100X)의 기타 구성은, 도 2의 유기 디바이스(100)와 대략 동일하다. 도 10의 유기 디바이스(100X)에 있어서 부호 C1이 붙은 이점 쇄선으로 둘러싸인 영역의 확대도는, 도 3과 동일하다.
도 11은, 제2 실시예에 의한 유기 디바이스(100Y)를 나타내는 평면도이다. 도 12는, 도 11의 유기 디바이스(100Y)에 있어서 부호 C2가 붙은 이점 쇄선으로 둘러싸인 영역을 확대하여 나타내는 평면도이다. 제2 실시예로서, 도 11 및 도 12에 나타내는 유기 디바이스(100Y)의 각 소자(115)에 흐르는 전류값을 시뮬레이션에 의해 계산하였다.
도 11 및 도 12에 나타내는 유기 디바이스(100Y)는, 도 10에 나타내는 제1 변형예에 의한 유기 디바이스(100X)의 구성과 대략 동일하지만, 표준 영역(103)이, 상술한 제1 방향 부분(103W)을 포함하고 있는 점이 다르다. 제1 방향 부분(103W)은, 표준 영역(103) 중 제1 방향 D1에 있어서 서로 인접하는 2개의 제2 방향 부분(103L)을 각각 접속하도록 제1 방향 D1로 제2 전극(140Y)이 연장되어 있는 부분이다. 도 11 및 도 12에 나타내는 유기 디바이스(100Y)에 있어서는, 제1 방향 부분(103W)은, 제2 표시 영역(102)의 제1 방향 D1에 있어서의 일측(도 11에 있어서의 좌측)의 단부로부터 제1 방향 D1에 있어서의 타측(도 11에 있어서의 좌측)의 단부까지 연장되어 있다. 즉, 제1 방향 부분(103W)에 포함되는 제2 전극(140Y)은, 제1 방향 D1에 있어서 제1 방향 D1에 있어서의 일측의 단부로부터 제1 방향 D1에 있어서의 타측의 단부까지 연장되어 있다. 또한, 제2 표시 영역(102)에 있어서의 제2 전극(140Y)의 점유율(제2 점유율)은 57％이다.
도 13은, 제3 실시예에 의한 유기 디바이스(100Z)를 나타내는 평면도이다. 도 14는, 도 13의 유기 디바이스(100Z)에 있어서 부호 C3이 붙은 이점 쇄선으로 둘러싸인 영역을 확대하여 나타내는 평면도이다. 제3 실시예로서, 도 13 및 도 14에 나타내는 유기 디바이스(100Z)의 각 소자(115)에 흐르는 전류값을 시뮬레이션에 의해 계산하였다.
도 13 및 도 14에 나타내는 유기 디바이스(100Z)는, 도 10에 나타내는 제1 변형예에 의한 유기 디바이스(100X)의 구성과 대략 동일하지만, 제1 변형예의 경우보다도 제2 점유율이 작은 점이 다르다. 보다 구체적으로는, 제2 표시 영역(102)에 있어서의 제2 전극(140Y)의 점유율(제2 점유율)은 26％이다. 도 13 및 도 14에 나타내는 유기 디바이스(100Z)에 있어서는, 제1 방향 D1에 있어서의 제2 방향 부분(103L)의 배열 피치가, 제1 변형예의 경우보다도 2배로 되어 있다.
도 15는, 비교예에 의한 유기 디바이스(100C)를 나타내는 평면도이다. 도 16은, 도 14의 유기 디바이스(100C)에 있어서 부호 C4가 붙은 이점 쇄선으로 둘러싸인 영역을 확대하여 나타내는 평면도이다. 비교예로서, 도 15 및 도 16에 나타내는 유기 디바이스(100C)의 각 소자(115)에 흐르는 전류값을 시뮬레이션에 의해 계산하였다.
도 15 및 도 16에 나타내는 유기 디바이스(100C)는, 도 10에 나타내는 제1 변형예에 의한 유기 디바이스(100X)의 구성과 대략 동일하지만, 표준 영역(103)이, 상술한 제2 방향 부분(103L)을 포함하고 있지 않고, 그 대신에 제1 방향 부분(103C)을 포함하고 있는 점이 다르다. 제1 방향 부분(103C)은, 표준 영역(103) 중 제2 표시 영역(102)의 제1 방향 D1에 있어서의 일측(도 15에 있어서의 좌측)의 단부로부터 제1 방향 D1에 있어서의 타측(도 15에 있어서의 좌측)의 단부까지 연장되어 있는 부분이다. 이 때문에, 도 15 및 도 16에 나타내는 유기 디바이스(100C)에 있어서는, 제1 접속부(105a)는 상술한 대향 접속부(106)를 포함하고 있지 않다. 또한, 제2 표시 영역(102)에 있어서의 제2 전극(140Y)의 점유율(제2 점유율)은 57％이다.
도 17은, 참고예에 의한 유기 디바이스(100R)를 나타내는 평면도이다. 참고예로서, 도 17에 나타내는 유기 디바이스(100R)의 각 소자(115)에 흐르는 전류값을 시뮬레이션에 의해 계산하였다.
도 17에 나타내는 유기 디바이스(100R)는, 도 10에 나타내는 제1 변형예에 의한 유기 디바이스(100X)의 구성과 대략 동일하지만, 제2 표시 영역(102)이, 투과 영역(104)을 포함하고 있지 않은 점이 다르다. 즉, 제2 표시 영역(102)은, 표준 영역(103)으로 구성되어 있다. 이 경우, 제2 표시 영역(102)에 있어서의 제2 전극(140Y)의 점유율(제2 점유율)은 100％이다. 또한, 도 17에 나타내는 유기 디바이스(100R)에 있어서는, 편의상, 제1 변형예의 제2 표시 영역(102)과 동일 위치의 영역을, 제2 표시 영역(102)이라고 칭하고 있다. 또한, 도 17에 나타내는 유기 디바이스(100R)에 있어서는, 제2 전극(140)은 1개의 층으로 구성되고, 제2 전극(140)은 솔리드 패턴에 의해 형성되어 있다. 즉, 제2 전극(140)은 제1층(140A)으로 구성되어 있고, 평면에서 보아 제1층(140A)과 겹치는 제2층(140B) 및 제3층(140C)을 포함하고 있지 않다. 이 때문에, 전극 겹침 영역(145)도 형성되어 있지 않다.
시뮬레이션에 있어서는, 각 소자(115)에 소정의 전압을 인가했을 때의, 각 소자(115)에 흐르는 전류의 전류값을 계산하였다. 각 전류값 중 최대의 전류값을 최대 전류값 Imax, 최소의 전류값을 최소 전류값 Imin, 그 차분을 전류 차분값 Idiff로서 기록하였다. 각 실시예, 비교예 및 참고예의 시뮬레이션 결과를, 도 18에 나타낸다. 또한, 도 18에 있어서, 전류 차분값 Idiff란의 괄호 내의 수치는, 최대 전류값 Imax에 대한 전류 차분값 Idiff의 비율을 나타내고 있다.
도 18에 나타내고 있는 바와 같이, 제1 실시예, 제2 실시예 및 제3 실시예에 있어서의 전류 차분값 Idiff는, 비교예에 있어서의 전류 차분값 Idiff보다도 작아지는 것을 확인할 수 있었다. 이와 같이, 제1 접속부(105a)가 대향 접속부(106)를 포함하고 있을 경우, 각 소자(115)에 흐르는 전류량을 균일화할 수 있는 것을 확인할 수 있었다.
특히, 제1 실시예 및 제2 실시예에 있어서의 전류 차분값 Idiff는, 참고예에 있어서의 전류 차분값 Idiff보다도 작아지는 것을 확인할 수 있었다. 즉, 제1 실시예 및 제2 실시예는, 투과 영역(104)을 포함하고 있음에도 불구하고, 투과 영역(104)을 포함하고 있지 않은 참고예보다도 전류 차분값 Idiff가 작아지는 것을 확인할 수 있었다. 이것은, 제1 실시예 및 제2 실시예에서는, 전극 겹침 영역(145)가 형성되어 있고, 전극 겹침 영역(145)에 있어서, 제2 전극(140Y)의 두께가 두꺼워져, 전류 저항값이 저감되었기 때문이라고 생각된다. 이와 같이, 제1 접속부(105a)가 대향 접속부(106)를 포함하며, 또한 제2 전극(140)이 복수의 층(140A, 140B, 140C)을 포함하고 있을 경우, 각 소자(115)에 흐르는 전류량을 더욱 균일화할 수 있는 것을 확인할 수 있었다.
또한, 제1 실시예 및 제2 실시예에 있어서의 전류 차분값 Idiff는, 제3 실시예에 있어서의 전류 차분값 Idiff보다도 작아지는 것을 확인할 수 있었다. 이것은, 제1 실시예 및 제2 실시예에서는, 제3 실시예보다도 제2 점유율이 커졌고, 표준 영역(103)의 제2 전극(140Y)을 흐르는 전류량이 증대되었기 때문이라고 생각된다. 전류 차분값 Idiff의 역치를 0.26nA로 했을 때, 제2 점유율이 40％ 이상인 경우에 전류 차분값 Idiff가 역치 이하로 되는 것을 알았다. 이와 같이, 제1 접속부(105a)가 대향 접속부(106)를 포함하며, 또한 제2 점유율이 40％ 이상인 경우, 각 소자(115)에 흐르는 전류량을 더욱 균일화할 수 있는 것을 확인할 수 있었다.

Claims (16)

  1. 유기 디바이스이며,
    제1 방향으로 연장되고, 상기 제1 방향에 직교하는 제2 방향에 있어서 대향하는 제1변 및 제2변과, 상기 제1변으로부터 상기 제2변으로 향하는 방향으로 연장되는 제3변 및 제4변을 포함하는 외연과,
    상기 제1변을 따라서 넓어지는 배선 영역과,
    상기 배선 영역에 접하는 표시 영역을 구비하고,
    상기 표시 영역은, 제1 전극과, 상기 제1 전극 상에 위치하는 유기층과, 상기 유기층 상에 위치하는 제2 전극을 포함하고,
    상기 배선 영역은, 상기 제2 전극과 전기적으로 접속되고, 기준 전위를 규정하는 기준 전극을 포함하고,
    상기 표시 영역은, 제1 표시 영역과, 상기 제1 표시 영역에 접하는 제2 표시 영역을 포함하고,
    상기 제2 표시 영역은, 상기 제2 전극을 포함하는 표준 영역과, 상기 제2 전극을 포함하지 않는 투과 영역이며, 상기 제1 방향으로 배열되는 투과 영역을 포함하고,
    상기 표준 영역의 상기 제2 전극은, 상기 제1 표시 영역의 상기 제2 전극과 접속된 복수의 접속부를 포함하고,
    복수의 상기 접속부는, 상기 제2 방향에 있어서 상기 제1변의 측에 위치하는 제1 접속부를 포함하고,
    상기 제1 접속부는, 상기 제1 방향에 있어서 상기 투과 영역의 사이에 위치하는 대향 접속부를 포함하는, 유기 디바이스.
  2. 제1항에 있어서, 복수의 상기 접속부는, 상기 제2 방향에 있어서 상기 제2변의 측에 위치하는 제2 접속부를 포함하는, 유기 디바이스.
  3. 제2항에 있어서, 상기 표준 영역은, 상기 제2 방향에 있어서 상기 제2 접속부로부터 상기 제1 접속부까지 상기 제2 전극이 연장되는 제2 방향 부분을 포함하고,
    상기 대향 접속부는, 상기 제2 방향 부분의 상기 제2 방향에 있어서의 상기 제1변의 측의 단부에 위치하는, 유기 디바이스.
  4. 제3항에 있어서, 상기 투과 영역은, 상기 제2 방향에 있어서 상기 제2변의 측에서 상기 제1 표시 영역에 접하는 단부로부터 상기 제2 방향에 있어서 상기 제1변의 측에서 상기 제1 표시 영역에 접하는 단부까지 연장되는, 유기 디바이스.
  5. 제3항에 있어서, 상기 표준 영역은, 상기 제1 방향에 있어서 서로 인접하는 2개의 상기 제2 방향 부분을 각각 접속하도록 상기 제1 방향으로 상기 제2 전극이 연장되는 제1 방향 부분을 포함하는, 유기 디바이스.
  6. 제1항에 있어서, 상기 표준 영역은, 평면에서 보아, 상기 제2 전극과 상기 유기층이 겹치지 않는 영역을 포함하는, 유기 디바이스.
  7. 제1항에 있어서, 상기 투과 영역은, 평면에서 보아, 상기 유기 디바이스의 기판과 상기 유기층이 겹치지 않는 영역을 포함하는, 유기 디바이스.
  8. 제1항에 있어서, 상기 제1 접속부는, 2개 이상의 상기 대향 접속부를 포함하는, 유기 디바이스.
  9. 제1항에 있어서, 상기 제1 방향에 있어서의 상기 제1 접속부의 치수는, 5㎛ 이상 500㎛ 이하인, 유기 디바이스.
  10. 제1항에 있어서, 상기 제1 접속부는, 10㎛ 이상 550㎛ 이하의 간격으로 상기 제1 방향으로 배열되는, 유기 디바이스.
  11. 제1항에 있어서, 상기 표준 영역의 상기 제2 전극은, 제1층과, 평면에서 보아 상기 제1층에 부분적으로 겹치는 제2층을 포함하는, 유기 디바이스.
  12. 제11항에 있어서, 상기 표준 영역의 상기 제2 전극은, 평면에서 보아 상기 제1층 또는 상기 제2층에 부분적으로 겹치는 제3층을 포함하는, 유기 디바이스.
  13. 제1항에 있어서, 상기 제2 표시 영역에 있어서의 상기 제2 전극의 점유율은, 40％ 이상 95％ 이하인, 유기 디바이스.
  14. 제1항에 있어서, 상기 제1 전극은 금속 산화물을 포함하고,
    상기 제2 전극은 금속을 포함하는, 유기 디바이스.
  15. 제1항 내지 제14항 중 어느 한 항에 기재된 유기 디바이스의 제조 방법이며,
    상기 제1 전극 상의 상기 유기층 상에 상기 제2 전극을 형성하는 제2 전극 형성 공정을 구비하고,
    상기 제2 전극은, 제1층과, 평면에서 보아 상기 제1층에 부분적으로 겹치는 제2층을 포함하고,
    상기 제2 전극 형성 공정은,
    제1 마스크를 사용하는 증착법에 의해 상기 제1층을 형성하는 공정과,
    제2 마스크를 사용하는 증착법에 의해 상기 제2층을 형성하는 공정을 구비하는, 유기 디바이스의 제조 방법.
  16. 제15항에 있어서, 상기 제2 전극은, 평면에서 보아 상기 제1층 또는 상기 제2층에 부분적으로 겹치는 제3층을 포함하고,
    상기 제2 전극 형성 공정은, 제3 마스크를 사용하는 증착법에 의해 상기 제3층을 형성하는 공정을 구비하는, 유기 디바이스의 제조 방법.
KR1020220080565A 2021-07-01 2022-06-30 유기 디바이스 및 유기 디바이스의 제조 방법 KR20230005774A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2021-110339 2021-07-01
JP2021110339 2021-07-01
JPJP-P-2022-040695 2022-03-15
JP2022040695A JP2023008799A (ja) 2021-07-01 2022-03-15 有機デバイス及び有機デバイスの製造方法

Publications (1)

Publication Number Publication Date
KR20230005774A true KR20230005774A (ko) 2023-01-10

Family

ID=83115426

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220080565A KR20230005774A (ko) 2021-07-01 2022-06-30 유기 디바이스 및 유기 디바이스의 제조 방법

Country Status (5)

Country Link
US (1) US20230006168A1 (ko)
EP (1) EP4113621A1 (ko)
KR (1) KR20230005774A (ko)
CN (2) CN115568254A (ko)
TW (1) TW202322432A (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6500082B2 (ja) 2015-03-09 2019-04-10 パイオニア株式会社 発光装置
JP2021009355A (ja) 2019-06-28 2021-01-28 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置、及び表示装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101508893B1 (ko) 2008-04-28 2015-04-07 다이니폰 인사츠 가부시키가이샤 정공 주입 수송층을 갖는 디바이스, 및 그 제조 방법, 및 정공 주입 수송층 형성용 잉크
CN102017216B (zh) 2008-04-28 2013-03-27 大日本印刷株式会社 具有空穴注入传输层的器件及其制造方法、以及用于形成空穴注入传输层的墨液
US8927099B2 (en) 2009-10-27 2015-01-06 Dai Nippon Printing Co., Ltd. Transition metal compound-containing nanoparticle and method for producing the same, ink for positive hole injection transport layer, device comprising positive hole injection transport layer and method for producing the same
JP5580121B2 (ja) 2010-07-08 2014-08-27 矢崎総業株式会社 基板検査装置
JP5655666B2 (ja) 2011-03-31 2015-01-21 大日本印刷株式会社 有機エレクトロルミネッセンス素子、有機エレクトロルミネッセンス素子の製造方法および電子注入輸送層用塗工液
KR20200136549A (ko) * 2019-05-27 2020-12-08 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20210009479A (ko) * 2019-07-16 2021-01-27 삼성디스플레이 주식회사 표시 장치, 표시 장치의 제조장치 및 표시 장치의 제조방법
KR20210013458A (ko) * 2019-07-25 2021-02-04 삼성디스플레이 주식회사 표시 장치, 표시 장치의 제조장치 및 표시 장치의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6500082B2 (ja) 2015-03-09 2019-04-10 パイオニア株式会社 発光装置
JP2021009355A (ja) 2019-06-28 2021-01-28 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置、及び表示装置の製造方法

Also Published As

Publication number Publication date
US20230006168A1 (en) 2023-01-05
CN218160382U (zh) 2022-12-27
EP4113621A1 (en) 2023-01-04
CN115568254A (zh) 2023-01-03
TW202322432A (zh) 2023-06-01

Similar Documents

Publication Publication Date Title
CN115125483B (zh) 电子器件的制造方法和电子器件
US20220209124A1 (en) Organic device, group of masks, mask, and manufacturing method for organic device
US20220209169A1 (en) Organic device, group of masks, mask, and manufacturing method for organic device
KR20230005774A (ko) 유기 디바이스 및 유기 디바이스의 제조 방법
JP7465440B2 (ja) マスク群、有機デバイスの製造方法及び有機デバイス
JP2023008799A (ja) 有機デバイス及び有機デバイスの製造方法
TWI846300B (zh) 蒸鍍遮罩群、電子裝置之製造方法及電子裝置
KR20220167780A (ko) 마스크군, 유기 디바이스의 제조 방법 및 유기 디바이스
CN217691218U (zh) 有机器件、掩模组以及掩模
JP2022190660A (ja) マスク群、有機デバイスの製造方法及び有機デバイス
JP2023001888A (ja) 有機デバイス、マスク群、マスク、及び有機デバイスの製造方法
TW202417662A (zh) 蒸鍍遮罩群、電子裝置之製造方法及電子裝置