KR20220150390A - 포토레지스트 패턴화를 위한 리소그래피 프로세스 윈도우 향상 - Google Patents

포토레지스트 패턴화를 위한 리소그래피 프로세스 윈도우 향상 Download PDF

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후이시옹 다이
망게시 아쇼크 뱅가르
스리니바스 디. 네마니
크리스토퍼 에스. 응가이
엘리 와이. 이에
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

리소그래피 프로세스 동안 초점 프로세스 윈도우의 깊이를 향상시키는 방법은 기판 상에 배치된 재료 층 상에 광산 생성제를 포함하는 포토레지스트 층을 적용하는 단계, 리소그래피 노출 프로세스에서 포토마스크에 의해 보호되지 않은 포토레지스트 층의 제1 부분을 광 방사선에 노출시키는 단계, 노출-후 베이킹 프로세스에서 포토레지스트 층에 열 에너지를 제공하는 단계, 노출-후 베이킹 프로세스를 수행하는 동안 전기장 또는 자기장을 인가하는 단계, 및 포토레지스트 층에 열 에너지를 제공하는 동안, 생성된 전기장의 주파수를 동적으로 변경하는 단계를 포함한다.

Description

포토레지스트 패턴화를 위한 리소그래피 프로세스 윈도우 향상
[0001] 본 개시내용은 일반적으로 기판을 프로세싱하기 위한 방법들 및 장치들에 관한 것으로, 보다 구체적으로는 포토레지스트 프로파일 제어를 향상시키기 위한 방법들 및 장치들에 관한 것이다.
[0002] 집적 회로들은 단일 칩 상에 수 백만개의 컴포넌트들(예컨대, 트랜지스터들, 커패시터들 및 레지스터들)을 포함할 수 있는 복잡한 디바이스들로 발전되었다. 칩 상에 컴포넌트들을 형성하기 위해 포토리소그래피가 사용될 수 있다. 일반적으로, 포토리소그래피의 프로세스는 몇 개의 기본 스테이지들을 수반한다. 먼저, 기판 상에 포토레지스트 층이 형성된다. 포토레지스트 층은 예컨대, 스핀-코팅에 의해 형성될 수 있다. 포토레지스트 층은 레지스트 수지 및 광산 생성제(photoacid generator)를 포함할 수 있다. 광산 생성제는, 후속 노출 스테이지에서 전자기 방사선에 대한 노출 시에, 현상 프로세스에서 포토레지스트의 용해도(solubility)를 변경한다. 과잉 용매는 노출-전 베이킹 프로세스에서 제거될 수 있다.
[0003] 노출 스테이지에서, 포토마스크 또는 레티클은, 기판 상에 배치된 포토레지스트 층의 특정 영역들을 전자기 방사선에 선택적으로 노출하는 데 사용될 수 있다. 다른 노출 방법들은 마스크리스(maskless) 노출 방법들일 수 있다. 전자기 방사선은 극자외선 영역의 파장과 같은 임의의 적합한 파장을 가질 수 있다. 전자기 방사선은 예컨대, 193 nm ArF 레이저, 전자 빔, 이온 빔, 또는 다른 소스와 같은 임의의 적합한 소스로부터 유래할 수 있다. 전자기 방사선에 대한 노출은 광산 생성제를 분해할 수 있으며, 이는 산을 생성하고 레지스트 수지 내 잠재적인 산성 이미지를 초래한다. 노출 후, 노출-후 베이킹 프로세스에서 기판이 가열될 수 있다. 노출-후 베이킹 프로세스 동안, 광산 생성제에 의해 생성된 산이 포토레지스트 층 내의 레지스트 수지와 반응하여, 후속 현상 프로세스 동안 포토레지스트 층의 레지스트의 용해도를 변화시킨다.
[0004] 노출-후 베이킹 후, 기판 및 특히, 포토레지스트 층이 현상 및 린싱(rinse)될 수 있다. 현상 및 린싱 후에, 도 1에 도시된 바와 같이, 패턴화된 포토레지스트 층이 그 후 기판 상에 형성된다. 도 1은 에칭될 타깃 재료(102) 상에 배치된 패턴화된 포토레지스트 층(104)을 갖는 기판(100)의 예시적인 직교 단면도를 도시한다. 개구들(106)은 현상 및 린스 프로세스들 후에 패턴화된 포토레지스트 층(104) 사이에 정의되어, 에칭을 위해 하부의(underlying) 타깃 재료(102)를 노출시켜서, 타깃 재료(102) 상에 피처들을 전사한다. 그러나, 리소그래피 노출 프로세스의 부정확한 제어 또는 낮은 해상도는 포토레지스트 층(104)의 임계 치수들을 유지하지 않아, 허용불가능한 라인 폭 거칠기(108)를 초래할 수 있다. 또한, 노출 프로세스 동안, (도 1에 도시된 바와 같이) 광산 생성제로부터 생성된 산은, 확산되도록 의도되지 않은 마스크 아래에 보호된 영역들을 포함하여 임의의 영역으로 랜덤으로 확산되어, 따라서 개구들(106)과 인터페이싱되는 패턴화된 포토레지스트 층(104)의 에지 또는 계면에서 원하지 않는 위글링(wiggling) 또는 거칠기 프로파일(150)을 생성할 수 있다. 포토레지스트 층(104)의 큰 라인 폭 거칠기(108) 및 원하지 않는 위글링 프로파일(150)은 타깃 재료(102)로의 부정확한 피처 전사를 초래할 수 있고, 따라서 결국 디바이스 장애 및 수율 손실로 이어질 수 있다.
[0005] 따라서, 원하는 임계 치수들을 갖는 패턴화된 포토레지스트 층을 획득하기 위해 라인 폭 거칠기를 제어하고 해상도뿐만 아니라 선량 감도(dose sensitivity)를 향상시키는 방법 및 장치가 필요하다.
[0006] 본 개시내용의 실시예들은 초점 심도(depth of focus)에 대한 범위와 같은 리소그래피 프로세스 윈도우(lithography process window)를 개선하기 위해 노출-후 베이킹 프로세스 동안 포토레지스트 층에서 광산 생성제로부터의 산의 분포 및 확산의 효율적 제어를 위한 방법을 포함한다. 방법들은 리소그래피 프로세스 동안 초점 심도 프로세스 윈도우를 향상 및 확대할 수 있다.
[0007] 일 실시예에서, 기판을 프로세싱하는 방법은, 기판 상에 배치된 재료 층 상에 광산 생성제를 포함하는 포토레지스트 층을 적용하는 단계, 리소그래피 노출 프로세스에서 포토마스크에 의해 보호되지 않은 포토레지스트 층의 제1 부분을 광 방사선에 노출시키는 단계, 노출-후 베이킹 프로세스에서 포토레지스트 층에 열 에너지를 제공하는 단계, 노출-후 베이킹 프로세스를 수행하는 동안 전기장 또는 자기장을 인가하는 단계, 및 포토레지스트 층에 열 에너지를 제공하는 동안, 생성된 전기장의 주파수를 동적으로 변경하는 단계를 포함한다.
[0008] 다른 실시예에서, 기판을 프로세싱하는 방법은, 기판 상에 포토레지스트 층을 적용하는 단계, 리소그래피 노출 프로세스에서 포토마스크에 의해 보호되지 않은 포토레지스트 층의 제1 부분을 광 방사선에 노출시키는 단계, 포토레지스트 층 상에서 노출-후 베이킹 프로세스를 수행하는 단계, 및 포토레지스트 층에 열 에너지를 제공하는 동안, 포토레지스트 층에서 수직으로 광산 생성제의 드리프트 방향을 변경하는 단계를 포함한다.
[0009] 또 다른 실시예에서, 디바이스 구조는 기판 상에 배치된 재료 층, 및 재료 층에 형성된 복수의 개구들을 포함하고, 여기서 기판에 걸쳐 형성된 개구들은 약 85도 내지 95도의 코너 각도를 갖는다.
[0010] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 당업계에서 종래에 기판 상에 배치된 패턴화된 포토레지스트 층의 예시적인 구조의 직교 단면도를 도시한다.
[0012] 도 2는 일 실시예에 따라 기판을 프로세싱하기 위한 장치의 개략적인 단면도이다.
[0013] 도 3은 도 2의 장치에 배치된 전극 조립체의 일 실시예의 평면 단면도이다.
[0014] 도 4는 노출-후 베이킹 프로세스 동안 필름 구조 상에 배치된 포토레지스트 층의 산 분포 제어를 도시한다.
[0015] 도 5는 노출 프로세스 및 노출-후 베이킹 프로세스 동안 포토레지스트 층의 산 분포를 제어하기 위한 일 방법의 흐름도이다.
[0016] 도 6은 노출-후 베이킹 프로세스 후 기판 상의 포토레지스트 층의 개략적인 단면도를 도시한다.
[0017] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 모든 경우 동일한 참조 번호들이 사용되었다. 부가적으로, 일 실시예의 엘리먼트들은 본원에서 설명되는 다른 실시예들에서의 활용을 위해 유리하게 적응될 수 있다.
[0018] 포토리소그래피에 의해 형성된 포토레지스트 층의 프로파일 제어를 향상시키기 위한 방법이 제공된다. 라인 에지/폭 거칠기에 기여하는 노출-후 베이킹 프로세스 동안 광산 생성제에 의해 생성된 산의 확산은 노출-후 베이킹 프로세스 동안 인가된 전기장을 조정함으로써 제어될 수 있다. 전기장 인가는 포토레지스트 층에서 광산 생성제에 의해 생성된 산들의 확산 및 분포를 제어하고, 이에 따라 프로세스 윈도우를 확대하며, 이는 리소그래피 해상도를 향상시킨다. 예컨대, 노출-후 베이킹 프로세스 동안 광산 생성제에 의해 생성된 산의 확산의 적절한 제어 및 보조를 통해 리소그래피 프로세스 동안 초점 심도에 대한 범위가 효율적으로 개선 및 확대될 수 있다. 노출-후 베이킹 프로세스 동안 제어되는 적합한 프로세스 파라미터들은 베이킹 프로세스 동안 생성된 바와 같은 전기장을 제어하기 위한 전압 레벨 및 주파수, 전기장을 생성하기 위한 전압 전력의 연속 또는 펄스 모드, 기판의 온도 제어, 및 노출-후 베이킹 프로세스 동안 전기장 인가 지속기간을 포함한다. 일 예에서, 노출-후 베이킹 프로세스 동안 동적 주파수 제어가 활용될 수 있다.
[0019] 도 2는 일 실시예에 따라 기판을 프로세싱하기 위한 장치의 개략적인 단면도이다. 도 2의 실시예에 도시된 바와 같이, 장치는 진공 프로세싱 챔버(200)의 형태일 수 있다. 다른 실시예들에서, 프로세싱 챔버(200)는 진공 소스에 커플링되지 않을 수 있다.
[0020] 프로세싱 챔버(200)는 독립적인 자립형 프로세싱 챔버일 수 있다. 대안적으로, 프로세싱 챔버(200)는 예컨대, 인-라인 프로세싱 시스템, 클러스터 프로세싱 시스템, 또는 트랙 프로세싱 시스템과 같은 프로세싱 시스템의 일부일 수 있다. 프로세싱 챔버(200)는 아래에서 상세하게 설명되고 노출-전 베이킹, 노출-후 베이킹, 및/또는 다른 프로세싱 단계들을 위해 사용될 수 있다.
[0021] 프로세싱 챔버(200)는 챔버 벽들(202), 전극 조립체(216), 및 기판 지지 조립체(238)를 포함한다. 챔버 벽들(202)은 측벽들(206), 리드 조립체(210), 및 바닥(208)을 포함한다. 챔버 벽들(202)은 프로세싱 볼륨(212)을 부분적으로 인클로징한다. 프로세싱 볼륨(212)은 프로세싱 챔버(200) 내로의 그리고 밖으로의 기판(240)의 움직임을 용이하게 하도록 구성된 기판 이송 포트(도시되지 않음)를 통해 액세스된다. 프로세싱 챔버(200)가 프로세싱 시스템의 일부인 실시예들에서, 기판 이송 포트는 기판(240)이 인접한 이송 챔버로 그리고 그로부터 이송되도록 허용할 수 있다.
[0022] 펌핑 포트(214)는 선택적으로, 프로세싱 볼륨(212)을 배기 포트에 커플링하기 위해 프로세싱 챔버(200)의 리드 조립체(210), 측벽들(206) 또는 바닥(208) 중 하나를 통해 배치될 수 있다. 배기 포트는 펌핑 포트(214)를 진공 펌프와 같은 다양한 진공 펌핑 컴포넌트들에 커플링한다. 펌핑 컴포넌트들은 프로세싱 볼륨(212)의 압력을 감소시키고 임의의 가스들 및/또는 프로세스 부산물들을 프로세싱 챔버(200) 밖으로 배출할 수 있다. 프로세싱 챔버(200)는 하나 이상의 소스 화합물들을 프로세싱 볼륨(212) 내로 전달하기 위해 하나 이상의 공급 소스들(204)에 커플링될 수 있다.
[0023] 기판 지지 조립체(238)는 프로세싱 챔버(200) 내에 중앙에 배치된다. 기판 지지 조립체(238)는 프로세싱 동안 기판(240)을 지지한다. 기판 지지 조립체(238)는 적어도 하나의 임베딩된 히터(232)를 캡슐화하는 바디(224)를 포함할 수 있다. 일부 실시예들에서, 기판 지지 조립체(238)는 정전 척일 수 있다. 저항성 엘리먼트와 같은 히터(232)는 기판 지지 조립체(238)에 배치된다. 히터(232)는 기판 지지 조립체(238) 및 그 위에 포지셔닝된 기판(240)을 미리 결정된 온도로 제어 가능하게 가열한다. 히터(232)는 기판(240)의 온도를 빠르게 상승시키고 기판(240)의 온도를 정확하게 제어하도록 구성된다. 일부 실시예들에서, 히터(232)는 전원(274)에 연결되고 전원(274)에 의해 제어된다. 전원(274)은 대안적으로 또는 부가적으로, 기판 지지 조립체(238)에 전력을 인가할 수 있다. 전원(274)은 아래에서 논의되는 전원(270)과 유사하게 구성될 수 있다. 또한, 히터(232)는 기판 지지 조립체(238) 상에 배치된 기판(240)에 열 에너지를 제공하기 위해 필요에 따라, 프로세싱 챔버(200)의 다른 로케이션들 이를테면, 챔버 벽, 챔버 라이너, 기판을 에워싸는 에지 링, 챔버 천장 등에 배치될 수 있다는 것에 주의한다.
[0024] 일부 실시예들에서, 기판 지지 조립체(238)는 회전하도록 구성될 수 있다. 일부 실시예들에서, 기판 지지 조립체(238)는 z-축을 중심으로 회전하도록 구성된다. 기판 지지 조립체(238)는 연속적으로 또는 일정하게 회전하도록 구성될 수 있거나, 또는 기판 지지 조립체(238)는 단계적 또는 인덱싱(indexing) 방식으로 회전하도록 구성될 수 있다. 예컨대, 기판 지지 조립체(238)는 90°, 180°, 또는 270°와 같은 미리 결정된 양만큼 회전할 수 있고, 그 후 회전은 미리 결정된 양의 시간 동안 멈출 수 있다.
[0025] 일반적으로, 기판 지지 조립체(238)는 제1 표면(234) 및 제2 표면(226)을 갖는다. 제1 표면(234)은 제2 표면(226)의 맞은편에 있다. 제1 표면(234)은 기판(240)을 지지하도록 구성된다. 제2 표면(226)에는 스템(242)이 커플링되어 있다. 기판(240)은 유전체 기판, 유리 기판, 반도체 기판 또는 전도성 기판과 같은 임의의 유형의 기판일 수 있다. 기판(240) 위에는 재료 층(245)이 배치되어 있을 수 있다. 재료 층(245)은 임의의 원하는 층일 수 있다. 일부 실시예들에서, 기판(240)은 하나 초과의 재료 층(245)을 가질 수 있다. 기판(240)은 또한 재료 층(245) 위에 배치된 포토레지스트 층(250)을 갖는다. 기판(240)은 포토리소그래피 프로세스의 노출 스테이지에서 전자기 방사선에 이전에 노출되었다. 포토레지스트 층(250)은 노출 스테이지로부터 그 내부에 형성된 잠상 라인들(255)을 갖는다. 잠상 라인들(255)은 실질적으로 평행할 수 있다. 다른 실시예들에서, 잠상 라인들(255)은 실질적으로 평행하지 않을 수 있다. 또한 도시된 바와 같이, 기판 지지 조립체(238)의 제1 표면(234)은 z-방향으로 거리(d)만큼 전극 조립체(216)로부터 분리된다. 스템(242)은 상승된 프로세싱 포지션(도시된 바와 같음)과 하강된 기판 이송 포지션 사이에서 기판 지지 조립체(238)를 이동시키기 위한 리프트 시스템(도시되지 않음)에 커플링된다. 리프트 시스템은 z-방향으로 기판(240)의 포지션을 정확하고 정밀하게 제어할 수 있다. 일부 실시예들에서, 리프트 시스템은 또한 x-방향, y-방향, 또는 x-방향 및 y-방향으로 기판(240)을 이동시키도록 구성될 수 있다. 스템(242)은 부가적으로, 기판 지지 조립체(238)와 프로세싱 챔버(200)의 다른 컴포넌트들 사이에 전기 및 열전대 리드들을 위한 도관을 제공한다. 벨로우즈(bellows)(246)가 기판 지지 조립체(238)에 커플링되어 프로세싱 볼륨(212)과 프로세싱 챔버(200) 외부의 대기 사이에 진공 밀봉을 제공하고 z-방향으로의 기판 지지 조립체(238)의 움직임을 용이하게 한다.
[0026] 리드 조립체(210)는 선택적으로 입구(280)를 포함할 수 있으며, 이를 통해 공급 소스들(204)에 의해 제공되는 가스들이 프로세싱 챔버(200)에 진입할 수 있다. 공급 소스들(204)은 선택적으로, 질소, 아르곤, 헬륨, 다른 가스들, 또는 이들의 조합과 같은 가스로 프로세싱 볼륨(212)을 제어 가능하게 가압할 수 있다. 공급 소스들(204)로부터의 가스들은 프로세싱 챔버(200) 내에 제어된 환경을 생성할 수 있다. 액추에이터(290)는 선택적으로 리드 조립체(210)와 전극 조립체(216) 사이에 커플링될 수 있다. 액추에이터(290)는 전극 조립체(216)를 x, y, 및 z 방향들 중 하나 이상으로 이동시키도록 구성된다. x 및 y 방향들은 본원에서 측방향들 또는 차원들로서 지칭된다. 액추에이터(290)는 전극 조립체(216)가 기판(240)의 표면을 스캔하는 것을 가능하게 한다. 액추에이터(290)는 또한 거리(d)가 조정되는 것을 가능하게 한다. 일부 실시예들에서, 전극 조립체(216)는 고정된 스템(도시되지 않음)에 의해 리드 조립체(210)에 커플링된다. 다른 실시예들에서, 전극 조립체(216)는 프로세싱 챔버(200)의 바닥(208)의 내부에, 기판 지지 조립체(238)의 제2 표면(226)에, 또는 스템(242)에 커플링될 수 있다. 또 다른 실시예들에서, 전극 조립체(216)는 기판 지지 조립체(238)의 제1 표면(234)과 제2 표면(226) 사이에 임베딩될 수 있다.
[0027] 전극 조립체(216)는 적어도 제1 전극(258) 및 제2 전극(260)을 포함한다. 도시된 바와 같이, 제1 전극(258)은 전원(270)에 커플링되고, 제2 전극(260)은 선택적인 전력 공급기(275)에 커플링된다. 다른 실시예들에서, 제1 전극(258) 및 제2 전극(260) 중 하나는 전력 공급기에 커플링될 수 있고 다른 전극은 접지에 커플링될 수 있다. 일부 실시예들에서, 제1 전극(258) 및 제2 전극(260)은 접지에 커플링되고, 기판 지지체에 전력을 전달하는 전원(274)은 포지티브(positive) 바이어스와 네거티브(negative) 바이어스 사이에서 스위칭하는 바이폴라 전력 공급기이다. 일부 실시예들에서, 전원(270) 또는 전력 공급기(275)는 제1 전극(258) 및 제2 전극(260) 둘 모두에 커플링될 수 있다. 다른 실시예들에서, 전원(270) 또는 전력 공급기(275)는 제1 전극(258), 제2 전극(260), 및 기판 지지 조립체(238)에 커플링될 수 있다. 이러한 실시예들에서, 제1 전극(258), 제2 전극(260), 및 기판 지지 조립체(238) 각각에 대한 펄스 지연은 상이할 수 있다. 전극 조립체(216)는 기판 지지 조립체(238)의 제1 표면에 의해 정의된 x-y 평면에 평행한 전기장을 생성하도록 구성될 수 있다. 예컨대, 전극 조립체(216)는 x-y 평면에서 y 방향, x 방향 또는 다른 방향 중 하나로 전기장을 생성하도록 구성될 수 있다.
[0028] 전원(270) 및 전력 공급기(275)는 예컨대, 약 500V 내지 약 100kV를 전극 조립체(216)에 공급하여 약 0.1 MV/m 내지 약 100 MV/m의 강도를 갖는 전기장을 생성하도록 구성된다. 일부 실시예들에서, 전원(274)은 또한 전극 조립체(216)에 전력을 제공하도록 구성될 수 있다. 일부 실시예들에서, 전원(270), 전원(274), 또는 전력 공급기(275) 중 임의의 것 또는 전부는 펄스식 DC(direct current) 전원이다. 펄스식 DC 파는 반파(half-wave) 정류기 또는 전파(full-wave) 정류기로부터 유래할 수 있다. DC 전력은 약 10 Hz 내지 1 MHz의 주파수를 가질 수 있다. 펄스식 DC 전력의 듀티 사이클은 약 5% 내지 약 95%, 이를테면, 약 20% 내지 약 60%일 수 있다. 일부 실시예들에서, 펄스식 DC 전력의 듀티 사이클은 약 20% 내지 약 40%일 수 있다. 다른 실시예들에서, 펄스식 DC 전력의 듀티 사이클은 약 60%일 수 있다. 펄스식 DC 전력의 상승 및 하강 시간은 약 1 ns 내지 약 1000 ns, 이를테면, 약 10 ns 내지 약 500 ns일 수 있다. 다른 실시예들에서, 펄스식 DC 전력의 상승 및 하강 시간은 약 10 ns 내지 약 100 ns일 수 있다. 일부 실시예들에서, 펄스식 DC 전력의 상승 및 하강 시간은 약 500 ns일 수 있다. 일부 실시예들에서, 전원(270), 전원(274), 및 전력 공급기(275) 중 임의의 것 또는 전부는 교류 전력 공급기이다. 다른 실시예들에서, 전원(270), 전원(274) 및 전력 공급기(275) 중 임의의 것 또는 전부는 직류 전력 공급기이다.
[0029] 일부 실시예들에서, 전원(270), 전원(274), 및 전력 공급기(275) 중 임의의 것 또는 전부는 DC 오프셋을 사용할 수 있다. DC 오프셋은, 예컨대, 인가된 전압의 약 0% 내지 약 75%, 이를테면, 인가된 전압의 약 5% 내지 약 60%일 수 있다. 일부 실시예들에서, 제1 전극(258) 및 제2 전극(260)은 네거티브로 펄싱되는 동안, 기판 지지 조립체(238)가 또한 네거티브로 펄싱된다. 이들 실시예들에서, 제1 전극(258) 및 제2 전극(260) 및 기판 지지 조립체(238)는 동기화되지만 시간적으로 오프셋된다. 예컨대, 제1 전극(258)은 기판 지지 조립체가 "0" 상태에 있는 동안 "1" 상태에 있을 수 있고, 그 후 기판 지지 조립체(238)는 "1" 상태에 있는 반면 제1 전극(258)은 "0" 상태에 있을 수 있다.
[0030] 전극 조립체(216)는 대략적으로 기판 지지 조립체(238)의 폭에 걸쳐 있다. 다른 실시예들에서, 전극 조립체(216)의 폭은 기판 지지 조립체(238)의 폭보다 작을 수 있다. 예컨대, 전극 조립체(216)는 기판 지지 조립체(238)의 폭의 약 10% 내지 약 80%, 이를테면, 약 20% 내지 약 40%에 걸쳐 있을 수 있다. 전극 조립체(216)가 기판 지지 조립체(238)보다 폭이 작은 실시예들에서, 액추에이터(290)는 기판 지지 조립체(238)의 제1 표면(234) 상에 포지셔닝된 기판(240)의 표면에 걸쳐 전극 조립체(216)를 스캔할 수 있다. 예컨대, 액추에이터(290)는 전극 조립체(216)가 기판(240)의 전체 표면을 스캔하도록 스캔할 수 있다. 다른 실시예들에서, 액추에이터(290)는 기판(240)의 특정 부분들만을 스캔할 수 있다. 대안적으로, 기판 지지 조립체(238)는 전극 조립체(216) 아래에서 스캔할 수 있다.
[0031] 일부 실시예들에서, 하나 이상의 자석들(296)이 프로세싱 챔버(200)에 포지셔닝될 수 있다. 도 1에 도시된 실시예에서, 자석들(296)은 측벽들(206)의 내부 표면에 커플링된다. 다른 실시예들에서, 자석들(296)은 프로세싱 챔버(200) 내부 또는 프로세싱 챔버(200) 외부의 다른 로케이션들에 포지셔닝될 수 있다. 자석들(296)은 예컨대, 영구 자석들 또는 전자석들일 수 있다. 대표적인 영구 자석들은 세라믹 자석들 및 희토류 자석들을 포함한다. 자석들(296)이 전자석들을 포함하는 실시예들에서, 자석들(296)은 전원(도시되지 않음)에 커플링될 수 있다. 자석들(296)은 기판 지지 조립체(238)의 제1 표면(234)에서 전극 조립체(216)에 의해 생성된 전기장 라인들의 방향에 수직 또는 평행한 방향으로 자기장을 생성하도록 구성된다. 예컨대, 자석들(296)은 전극 조립체(216)에 의해 생성된 전기장이 y-방향일 때, x-방향으로 자기장을 생성하도록 구성될 수 있다. 자기장은 자기장에 수직인 방향 이를테면, 잠상 라인들(255)과 평행한 방향으로 포토레지스트 층(250) 내 광산 생성제들에 의해 생성된 하전된 종들(355)(도 3에 도시됨) 및 분극된 종들(도시되지 않음)을 구동한다. 잠상 라인들(255)과 평행한 방향으로 하전된 종들(355) 및 분극된 종들을 구동함으로써, 노출된 포토레지스트 층의 라인 프로파일이 제어될 수 있다. 하전된 종들(355) 및 분극된 종들의 균일한 방향성 및/또는 제어된 움직임은 도 3에서 양방향 화살표(370)에 의해 도시된다. 대조적으로, 자기장이 인가되지 않을 때, 하전된 종들(355) 및 분극된 종들은 화살표(370')에 의해 도시된 바와 같이 랜덤으로 이동할 수 있다.
[0032] 도 3을 계속 참조하면, 전극 조립체(216)는 적어도 제1 전극(258) 및 제2 전극(260)을 포함한다. 제1 전극(258)은 제1 단자(310), 제1 지지 구조(330), 및 하나 이상의 안테나들(320)을 포함한다. 제2 전극(260)은 제2 단자(311), 제2 지지 구조(331), 및 하나 이상의 안테나들(321)을 포함한다. 제1 전극(258)의 제1 단자(310), 제1 지지 구조(330), 및 하나 이상의 안테나들(320)은 단일체를 형성할 수 있다. 대안적으로, 제1 전극(258)은 함께 커플링될 수 있는 별개의 부분들을 포함할 수 있다. 예컨대, 하나 이상의 안테나들(320)은 제1 지지 구조(330)로부터 탈착 가능할 수 있다. 제2 전극(260)은 유사하게, 단일체일 수 있거나 별개의 탈착 가능한 컴포넌트들로 구성될 수 있다. 제1 전극(258) 및 제2 전극(260)은 임의의 적합한 기술에 의해 제조될 수 있다. 예컨대, 제1 전극(258) 및 제2 전극(260)은 기계가공, 주조 또는 적층 가공(additive manufacturing)에 의해 제조될 수 있다.
[0033] 제1 지지 구조(330)는 전도성 재료로 이루어질 수 있다. 예컨대, 제1 지지 구조(330)는 실리콘, 폴리실리콘, 실리콘 탄화물, 몰리브덴, 알루미늄, 구리, 흑연, 은, 백금, 금, 팔라듐, 아연, 다른 재료들, 또는 이들의 혼합물들로 만들어질 수 있다. 제1 지지 구조(330)는 임의의 원하는 치수들을 가질 수 있다. 예컨대, 제1 지지 구조(330)의 길이(L)는 약 25mm 내지 약 450mm, 예컨대, 약 100mm 내지 약 300mm일 수 있다. 일부 실시예들에서, 제1 지지 구조(330)는 표준 반도체 기판의 직경과 대략적으로 동일한 길이(L)를 갖는다. 다른 실시예들에서, 제1 지지 구조(330)는 표준 반도체 기판의 직경보다 크거나 작은 길이(L)를 갖는다. 예컨대, 상이한 대표적인 실시예들에서, 제1 지지 구조(330)의 길이(L)는 약 25mm, 약 51mm, 약 76mm, 약 100mm, 약 150mm, 약 200mm, 약 300mm, 또는 약 450mm일 수 있다. 제1 지지 구조(330)의 폭(W)은 약 2mm 내지 약 25mm일 수 있다. 다른 실시예들에서, 제1 지지 구조(330)의 폭(W)은 약 2mm 미만이다. 다른 실시예들에서, 제1 지지 구조(330)의 폭(W)은 약 25mm보다 크다. 제1 지지 구조(330)의 두께는 약 1mm 내지 약 10mm, 이를테면, 약 2mm 내지 약 8mm, 이를테면, 약 5mm일 수 있다. 일부 실시예들에서, 제1 지지 구조(330)는 정사각형, 원통형, 직사각형, 타원형 또는 다른 형상일 수 있다. 만곡된 외부 표면들을 갖는 실시예들은 아킹(arcing)을 회피할 수 있다.
[0034] 제2 지지 구조(331)는 제1 지지 구조(330)와 동일한 재료로 만들어질 수 있다. 제1 지지 구조(330)에 적합한 치수들의 범위는 제2 지지 구조들(331)에 대해 또한 적합하다. 일부 실시예들에서, 제1 지지 구조(330) 및 제2 지지 구조(331)는 동일한 재료로 만들어진다. 다른 실시예들에서, 제1 지지 구조(330) 및 제2 지지 구조(331)는 상이한 재료들로 만들어진다. 제1 지지 구조(330) 및 제2 지지 구조(331)의 길이들(L), 폭들(W) 및 두께들은 동일하거나 상이할 수 있다.
[0035] 제1 전극(258)의 하나 이상의 안테나들(320)은 또한 전도성 재료로 만들어질 수 있다. 하나 이상의 안테나들(320)은 제1 지지 구조(330)와 동일한 재료들로 만들어질 수 있다. 제1 전극(258)의 하나 이상의 안테나들(320)은 임의의 원하는 치수들을 가질 수 있다. 예컨대, 하나 이상의 안테나들(320)의 길이(L1)는 약 25mm 내지 약 450mm, 예컨대, 약 100mm 내지 약 300mm일 수 있다. 일부 실시예들에서, 하나 이상의 안테나들(320)은 표준 기판의 직경과 대략적으로 동일한 길이(L1)를 갖는다. 다른 실시예들에서, 하나 이상의 안테나들(320)의 길이(L1)는 표준 기판의 직경의 약 75% 내지 90%일 수 있다. 하나 이상의 안테나들(320)의 폭(W1)은 약 2mm 내지 약 25mm일 수 있다. 다른 실시예들에서, 하나 이상의 안테나들(320)의 폭(W1)은 약 2mm 미만이다. 다른 실시예들에서, 하나 이상의 안테나들(320)의 폭(W1)은 약 25mm보다 크다. 하나 이상의 안테나(320)의 두께는 약 1mm 내지 약 10mm, 이를테면 약 2mm 내지 약 8mm일 수 있다. 하나 이상의 안테나들(320)은 정사각형, 직사각형, 타원형, 원형, 원통형, 또는 다른 형상인 단면을 가질 수 있다. 둥근 외부 표면들을 갖는 실시예들은 아킹을 회피할 수 있다.
[0036] 안테나들(320) 각각은 동일한 치수들을 가질 수 있다. 대안적으로, 하나 이상의 안테나들(320) 중 일부는 다른 안테나들(320) 중 하나 이상과 상이한 치수들을 가질 수 있다. 예컨대, 하나 이상의 안테나들(320) 중 일부는 다른 안테나들(320) 중 하나 이상과 상이한 길이들(L1)을 가질 수 있다. 하나 이상의 안테나들(320) 각각은 동일한 재료로 만들어질 수 있다. 다른 실시예들에서, 안테나들(320) 중 일부는 다른 안테나들(320)와 상이한 재료로 만들어질 수 있다.
[0037] 안테나들(321)은 안테나들(320)과 동일한 범위의 재료들로 만들어질 수 있다. 안테나들(320)에 대한 적합한 치수들의 범위는 안테나(321)에 대해 또한 적합하다. 일부 실시예들에서, 안테나들(320) 및 안테나들(321)은 동일한 재료로 만들어진다. 다른 실시예들에서, 안테나들(320) 및 안테나들(321)은 상이한 재료들로 만들어진다. 안테나들(320) 및 안테나들(321)의 길이들(L1), 폭들(W1) 및 두께들은 동일하거나 상이할 수 있다.
[0038] 안테나들(320)은 1개 내지 약 40개의 안테나들(320)을 포함할 수 있다. 예컨대, 안테나들(320)은 약 4개 내지 약 40개의 안테나들(320), 이를테면, 약 10개 내지 약 20개의 안테나들(320)을 포함할 수 있다. 다른 실시예들에서, 안테나들(320)은 40개 초과의 안테나들(320)을 포함할 수 있다. 일부 실시예들에서, 안테나들(320) 각각은 제1 지지 구조(330)에 실질적으로 수직일 수 있다. 예컨대, 제1 지지 구조(330)가 직선인 실시예들에서, 각각의 안테나(320)는 제1 지지 구조(330)에 실질적으로 평행할 수 있다. 안테나들(320) 각각은 다른 안테나들(320) 각각과 실질적으로 평행할 수 있다. 안테나들(321) 각각은 지지 구조(331) 및 각각의 다른 안테나(321)에 대해 유사하게 포지셔닝될 수 있다.
[0039] 안테나들(320) 각각은 말단 단부(323)를 갖는다. 안테나들(321) 각각은 말단 단부(325)를 갖는다. 제1 지지 구조(330)와 말단 단부(325) 사이에 거리(C)가 정의된다. 제2 지지 구조(331)와 말단 단부(323) 사이에 거리(C')가 정의된다. 거리들(C, C') 각각은 약 1mm 내지 약 10mm일 수 있다. 다른 실시예들에서, 거리들(C 및 C')은 약 1mm 미만 또는 약 10mm 초과일 수 있다. 일부 실시예들에서, 거리(C) 및 거리(C')는 동일하다. 다른 실시예들에서, 거리(C) 및 거리(C')는 상이하다.
[0040] 안테나들(321) 중 하나의 안테나 및 안테나들(321) 중 인접한 안테나의 마주하는 표면들 사이에 거리(A)가 정의된다. 하나의 안테나(320)와 인접한 하나의 안테나(320)의 마주하는 표면들 사이에 거리(A')가 정의된다. 거리들(A 및 A')은 약 6mm보다 클 수 있다. 예컨대, 거리들(A 및 A')은 약 6mm 내지 약 20mm, 이를테면, 약 10mm 내지 약 15mm일 수 있다. 각각의 인접한 안테나들(321, 320) 사이의 거리들(A, A')은 동일하거나 상이할 수 있다. 예컨대, 하나 이상의 안테나들(320)의 제1 및 제2, 제2 및 제3, 제3 및 제4 안테나들 사이의 거리들(A')은 상이할 수 있다. 다른 실시예들에서, 거리들(A')은 동일할 수 있다.
[0041] 안테나들(321) 중 하나의 안테나 및 안테나들(320) 중 인접한 안테나의 마주하는 표면들 사이에 거리(B)가 정의된다. 거리(B)는 예컨대, 약 1mm보다 클 수 있다. 예컨대, 거리(B)는 약 2mm 내지 약 10mm, 이를테면, 약 4mm 내지 약 6mm일 수 있다. 정의된 사이 거리(B)는 동일할 수 있고, 각각의 거리(B)는 상이할 수 있거나, 일부 거리들(B)은 동일할 수 있고 일부 거리들(B)은 상이할 수 있다. 거리(B)를 조정하는 것은 전기장 강도의 용이한 제어를 허용한다.
[0042] 안테나들(320, 321)은 포토레지스트 층(250) 위에 교호 어레인지먼트로 배향될 수 있다. 예컨대, 제1 전극(258)의 안테나들(320) 및 제2 전극(260)의 안테나들(321)은 안테나들(320) 중 적어도 하나가 안테나들(321) 중 2개 사이에 포지셔닝되도록 포지셔닝될 수 있다. 부가적으로, 적어도 하나의 안테나(321)는 안테나들(320) 중 2개 사이에 포지셔닝될 수 있다. 일부 실시예들에서, 안테나들(320) 중 하나를 제외한 전부는 안테나들(321) 중 2개 사이에 포지셔닝된다. 이러한 실시예들에서, 안테나들(321) 중 하나를 제외한 전부는 안테나들(320) 중 2개 사이에 포지셔닝될 수 있다. 일부 실시예들에서, 안테나들(320) 및 안테나들(321)은 각각 단 하나의 안테나만을 가질 수 있다.
[0043] 일부 실시예들에서, 제1 전극(258)은 제1 단자(310)를 갖고, 제2 전극(260)은 제2 단자(311)를 갖는다. 제1 단자(310)는 제1 전극(358)과 전원(270), 전력 공급기(275) 또는 접지 사이의 접촉부일 수 있다. 제2 단자(311)는 제2 전극(260)과 전원(270), 전원(270) 또는 접지 사이의 접촉부일 수 있다. 제1 단자(310) 및 제2 단자(311)는 각각, 제1 전극(258) 및 제2 전극(260)의 하나의 단부에 있는 것으로 도시된다. 다른 실시예들에서, 제1 단자(310) 및 제2 단자(311)는 각각, 제1 전극(258) 및 제2 전극 상의 다른 로케이션들에 포지셔닝될 수 있다. 제1 단자(310) 및 제2 단자(311)는 각각, 제1 지지 구조(330) 및 지지 구조(331)와 상이한 형상들 및 크기들을 갖는다. 다른 실시예들에서, 제1 단자(310) 및 제2 단자(311)는 일반적으로 각각, 제1 지지 구조(330) 및 지지 구조(331)와 동일한 형상들 및 크기들을 가질 수 있다.
[0044] 동작 시에, 전압은 전원(270), 전원(274), 또는 전력 공급기(275)와 같은 전력 공급기로부터 제1 단자(310), 제2 단자(311), 및/또는 기판 지지 조립체(238)로 공급될 수 있다. 공급된 전압은 하나 이상의 안테나들(320)의 각각의 안테나와 하나 이상의 안테나들(321)의 각각의 안테나 사이에 전기장을 생성한다. 전기장은 하나 이상의 안테나들(320) 중 안테나와 하나 이상의 안테나들(321) 중 인접한 안테나 사이에서 가장 강할 것이다. 안테나들(320, 321)의 인터리빙 및 정렬된 공간 관계는 기판 지지 조립체(238)의 제1 표면(234)에 의해 정의된 평면에 평행한 방향으로 전기장을 생성한다. 기판(240)은 잠상 라인들(255)이 전극 조립체(216)에 의해 생성된 전기장 라인들과 평행하도록 제1 표면(234) 상에 포지셔닝된다. 하전된 종들(355)이 하전되기 때문에, 하전된 종들(355)은 전기장에 의해 영향을 받는다. 전기장은 전기장의 방향으로 포토레지스트 층(250)에서 광산 생성제에 의해 생성된 하전된 종들(355)을 구동한다. 하전된 종들(355)을 잠상 라인들(255)과 평행한 방향으로 구동함으로써, 라인 에지 거칠기가 감소될 수 있다. 균일한 방향성 움직임은 양방향 화살표(370)에 의해 도시된다. 대조적으로, 제1 단자(310) 또는 제2 단자(311)에 전압이 인가되지 않을 때, 하전된 종들(355)을 임의의 특정 방향으로 구동하기 위한 전기장은 생성되지 않는다. 그 결과, 하전된 종들(355)은 화살표(370')에 의해 도시된 바와 같이 랜덤으로 이동할 수 있으며, 이는 경계 또는 라인 거칠기를 초래할 수 있다.
[0045] 도 4는 리소그래피 노출 프로세스 후에 기판(400) 상에 배치된 막 구조(404)를 도시한다. 포토레지스트 층(407)은 필름 구조(404) 상에 배치된다. 필름 구조(404)는 기판(400) 상에 배치된 타깃 층(402)을 포함한다. 타깃 층(402)은 타깃 층(402)에 원하는 디바이스 피처들을 형성하기 위해 추후에 패턴화된다. 부가적인 층들 이를테면, 하드마스크, 하부 층 이를테면, 유기 재료, 무기 재료, 또는 유기 또는 무기 재료들의 혼합물, 또는 다른 적합한 재료들이 리소그래피 해상도 및 포토레지스트 프로파일 제어를 향상시키기 위해 필요에 따라 타깃 층(402) 상에 그리고 포토레지스트 층(407) 아래에 배치될 수 있다는 것에 주의한다.
[0046] 포토레지스트 층(407)은 화학적으로 증폭된 반응을 겪을 수 있는 포지티브-톤 포토레지스트 및/또는 네거티브-톤 포토레지스트일 수 있다. 포토레지스트 층(407)은 폴리머 유기 재료이다.
[0047] 하부 층 또는 하드마스크 층이 사용되는 실시예에서, 하부 층은 산성 제들(acid agent)(예컨대, 광산 생성제(PAG)들 또는 산 촉매들), 염기성 제들, 접착 촉진제들 또는 감광성 컴포넌트들과 같은 하나 이상의 첨가제들을 포함할 수 있다. 하나 이상의 첨가제들은 유기 용매 또는 수지 및/또는 무기 매트릭스 재료에 배치될 수 있다. 광산 생성제들(PAG) 및/또는 산 촉매들을 포함하는 산성 제들의 적합한 예들은 설폰산들(예컨대, p-톨루엔설폰산, 스티렌 설폰산), 설포네이트들(예컨대, 피리디늄 p-톨루엔설포네이트, 피리디늄 트리플루오로메탄설포네이트, 피리디늄 3-니트로벤젠설포네이트), 및 이들의 혼합물들로 구성된 그룹으로부터 선택될 수 있다. 적합한 유기 용매는 2개 이상의 반복 유닛들 및 중합체 골격을 함유하는 동종-중합체(homo-polymer)들 또는 상위 중합체들을 포함할 수 있다. 유기 용매의 적합한 예들은 PGMEA(propylene glycol methyl ether acetate), EL(ethyl lactate), PGME(propylene glycol methyl ether), PnP(propylene glycol n-propyl ether), 시클로헥사논, 아세톤, GBL(gamma butyrolactone), 및 이들의 혼합물들을 포함한다(그러나 이에 제한되지 않음)
[0048] 일 예에서, 하부 층은 리소그래피 노출 프로세스, 노출-전 베이킹 프로세스 또는 노출-후 베이킹 프로세스 동안 활성 산성 제들, 염기성 제들 또는 이온/비-이온 종들을 제공하여 상부 포토레지스트 층(407)으로부터의 광산 흐름 방향의 제어를 보조한다.
[0049] 하드마스크 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 비정질 탄소, 도핑된 비정질 탄소, TEOS 산화물, USG, SOG, 유기 실리콘, 산화물 함유 재료, 티타늄 질화물, 티타늄 산질화물, 이들의 조합 등으로 구성된 그룹으로부터 제조된 ARC(antireflective coating layer) 층일 수 있다.
[0050] 위에서 논의된 바와 같이, 전극(116)으로부터의 전기장뿐만 아니라 자석들(296)로부터의 자기장은 리소그래피 노출 프로세스, 노출-전 베이킹 프로세스 또는 노출-후 베이킹 프로세스, 특히 노출-후 베이킹 프로세스 동안 인가될 수 있다. 도 4에 도시된 예에서, 전기장 및/또는 자기장은 노출-후 베이킹 프로세스 동안 리소그래피 노출 프로세스 후에 인가된다. 노출-후 베이킹 프로세스 동안, 전기장 및/또는 자기장뿐만 아니라 열 에너지가 기판(400)에 인가된다. 도 4에서 e-로 도시된 광산은 포토레지스트 층(407) 내 제1 영역(408)에서 생성되며, 여기서 광산 생성제(PAG)는 이전 리소그래피 노출 프로세스로부터 UV 광 방사선과 같은 광 방사선(412)에 노출되었다. 그러나, 종종, 광산의 움직임은 일반적으로 랜덤이고 광산 분포는 제1 영역(408)에서 균일하게 분포되지 않을 수 있거나 제1 영역(408)과 제2 영역(406) 사이에 정의된 평면(제2 영역(406)과 인터페이싱함)에 형성된 계면(430)에 세팅된 명확한 경계를 갖지 않을 수 있어, 광산의 일부가 화살표(422)에 의해 도시된 바와 같이, 광산을 생성하도록 의도되지 않은 제2 영역(406)으로 드리프트 및 확산하게 한다. 따라서, 화살표(422)에 의해 도시된 바와 같이, 제2 영역(406)으로 드리프트하는 측방향 광산 움직임(예컨대, 기판(400)의 평면 표면에 평행한 방향)은 리소그래피 프로세스 동안 라인 에지 거칠기, 해상도 손실, 포토레지스트 풋팅(photoresist footing), 프로파일 변형 및/또는 DOF(depth of focus)에 대한 좁은 윈도우를 초래할 수 있어, 하부 타깃 층(402)으로의 부정확한 피처 전사를 야기하고 그리고/또는 결국, 디바이스 장애로 이어진다.
[0051] 여기서 논의된 예가 광산으로부터의 전자들의 움직임으로서 도시되지만, 포토레지스트 층(407)에 전기장이 인가될 때, 전하들, 하전 입자들, 광자들, 이온들, 전자들 또는 임의의 형태들의 반응성 종들을 포함하는 임의의 적합한 종들이 유사한 효과들을 또한 가질 수 있다는 것에 주의한다.
[0052] 노출-후 베이킹 프로세스 동안 포토레지스트 층(407)에 전기장 및/또는 자기장을 인가함으로써, 노출된 제1 영역(408)에서 광산의 분포가 효율적으로 재지향되고, 제어되고 한정될 수 있다. 포토레지스트 층(407)에 인가된 바와 같은 전기장은 인접한 제2 영역(406)으로 확산됨 없이 최소 측방향 모션(예컨대, 화살표(422)에 의해 도시된 x 방향)과 수직 방향(예컨대, 기판(400)의 평면 표면에 실질적으로 수직인 화살표들(416 및 420)에 의해 도시된 y 방향)으로 광산을 이동시킬 수 있다. 일반적으로, 광산은 그에 인가된 전기장 또는 자기장에 의해 영향을 받을 수 있는 특정 극성을 가질 수 있으며, 따라서 광산을 특정 방향들로 배향시키고, 인접한 보호된 제2 영역(406)으로 가로지르지 않고 노출된 제1 영역(408)에서 광산의 원하는 방향성 움직임을 생성한다. 또한, 포토레지스트 라인 에지 거칠기, 리소그래피 프로세스 동안 DOF(depth of focus)에 대한 프로세스 윈도우 및 라인 임계 치수 균일성이 또한 노출-후 베이킹 프로세스를 수행할 때 잘 제어되고 향상되고 개선될 수 있다.
[0053] 일 예에서, 광산은 화살표(422)에 의해 도시된 바와 같이 포토레지스트 층(407)의 제2 영역(406)으로 x 방향으로 가로지르지 않고, 노출된 제1 영역(408)에 한정된 광산의 종방향 분포를 제어하기 위해, 화살표(414)에 의해 도시된 바와 같이 측방향 평면을 따라 종방향(예컨대, 포토마스크(410)에 의해 보호되는 포토레지스트 층(407)의 제2 영역(406)과 인터페이싱하는 평면에서 정의된, 화살표(428)에 의해 도시된 z 방향)으로 방향성으로 이동하도록 추가로 제어될 수 있다. 포토레지스트 층(407)에 생성된 자기장은 원하는 3차원 분포로 광산을 추가로 제어하기 위해 종방향(예컨대, 화살표(428)에 의해 도시된 z 방향)과 같은 특정 자기 라인을 따라 전자들이 궤도를 돌게 할 수 있다. 자기장과 전기장 사이의 상호작용은 노출된 제1 영역(408)에서 바람직하고 한정된 대로 특정 경로에서 광산의 궤적을 최적화할 수 있다. 또한, 수직 광산 움직임은 광 노출 도구에 의해 자연적으로 생성되는 정상파들을 평활화하고, 이에 따라 노출 해상도를 향상시키도록 요구된다.
[0054] 일 실시예에서, 약 100 MV/m 내지 약 2000 MV/m의 강도를 갖는 전기장이 노출-후 베이킹 프로세스 동안 포토레지스트 층(407)에 인가되어, 포토레지스트 층(407)에서 생성된 광산을 수직 방향으로, 예컨대, y 방향으로 한정할 수 있다. 일 실시예에서, 전기장과 함께, 5 테슬라(T) 내지 500 테슬라(T)의 자기장이 노출-후 베이킹 프로세스 동안 포토레지스트 층(407)에 인가되어, 포토레지스트 층(407)에서 생성된 광산을 최소 측방향, 예컨대, x 방향과 더불어, 종방향 및 수직 방향 둘 모두로, 예컨대, y 및 z 방향으로 한정할 수 있다. 전기장과 함께 자기장의 조합에 노출되는 동안, 노출된 제1 영역(408) 내에서 계면(430)을 따라 평행하게 포토레지스트 층(407)의 제1 영역(408)에 남아있는, 생성된 바와 같은 광산은 종방향으로, 예컨대, 화살표(428)에 의해 도시된 방향들로 분포되도록 추가로 한정될 수 있다.
[0055] 일 실시예에서, 전기장 및 자기장은 필요에 따라 별개로 인가될 수 있다. 적어도 하나의 전기장 및 자기장의 하나 이상의 특성들은 이를테면, 전기장 및 자기장이 노출-후 베이킹 프로세스 내에서 다수의 기간들에 걸쳐 상이한 밀도, 진폭 및/또는 형상을 갖도록 하기 위해 시간이 지남에 따라 전기장 및 자기장의 형상을 제어하기 위해 인가 기간 동안 동적으로 변경될 수 있다. 예컨대, 노출-후 베이킹 프로세스 동안 인가된 전기장은 특정 방향들 및 방식들로 광산의 움직임을 한정할 수 있는 방식으로 제어될 수 있다. 일 예에서, 노출-후 베이킹 프로세스 동안, 전기장을 생성하기 위해 공급되는 바와 같은 전력은 약 100 볼트 내지 약 5000 볼트 이를테면, 약 100 볼트 내지 약 1000 볼트의 범위에서 제어될 수 있다.
[0056] 일 예에서, 전력은 조절된 방식으로 인가될 수 있다. 전력은 전류 및 전압 중 적어도 하나를 조절함으로써 조절될 수 있다. 전력 조절의 주파수는 0.1 Hz보다 크고, 예컨대, 0.5 내지 10 Hz이다. 부가적으로, 전력 인가의 듀티 사이클은 25 내지 75 퍼센트이지만, 대안적으로 더 크거나 더 작은 듀티 사이클들을 가질 수 있다. 예컨대, 전력 비인가 기간에 의해 분리되는 다수의 기간들 동안 전력이 인가될 수 있다.
[0057] 일 예에서, 전압은 전류를 일정하게 유지하면서 조절된다. 전압은 단계적 방식으로, 선형 방식으로 또는 다른 전압 인가 곡선을 사용하여 조절될 수 있다. 단계적 방식으로 조절될 때, 전압은 제1 전압과 더 낮은 제2 전압 사이에서 조절될 수 있다. 제1 예에서, 제1 및 제2 전압들 둘 모두 포지티브이다. 제2 예에서, 제1 전압은 포지티브이고 제2 전압은 0이다. 제3 예에서, 제1 전압은 포지티브이고 제2 전압은 네거티브이다. 위의 제2 및 제3 예들에서, 제1 전압의 진폭은 제2 전압의 진폭 이상이다. 위의 예들에서, 제1 전압의 인가의 지속기간은 제2 전압의 인가의 지속기간과 동일하거나 더 길거나 짧을 수 있다. 위의 예들에서, 제1 및 제2 전압들의 인가는 초당 적어도 2회 이를테면, 초당 적어도 30 내지 120회 순환(cycle)될 수 있다. 부가적으로, 제1 및 제2 전압들의 인가는 제1 시간 기간 동안 제1 주파수에서 순환될 수 있는 반면, 제1 및 제2 전압들의 인가는 제2 시간 기간 동안 제2 주파수에서 순환될 수 있다. 선택적으로, 제1 및 제2 전압들의 인가 후, 그리고 제1 및 제2 전압들의 제2 인가를 통해 순환하기 전에 제3 전압이 인가될 수 있다.
[0058] 다른 예에서, 전류는 전압을 일정하게 유지하면서 조절된다. 전류는 단계적 방식으로, 선형 방식으로 또는 다른 전류 인가 곡선을 사용하여 조절될 수 있다. 단계적 방식으로 조절될 때, 전류는 현재 전압과 더 낮은 제2 전류 사이에서 조절될 수 있다. 제1 예에서, 제1 및 제2 전류들 둘 모두 포지티브이다. 제2 예에서, 제1 전류는 포지티브이고 제2 전류는 0이다. 제3 예에서, 제1 전류는 포지티브이고 제2 전류는 네거티브이다. 위의 제2 및 제3 예들에서, 제1 전류의 진폭은 제2 전류의 진폭 이상일 수 있다. 위의 예들에서, 제1 전류의 인가의 지속기간은 제2 전류의 인가의 지속기간과 동일하거나 더 길거나 짧을 수 있다. 위의 예들에서, 제1 및 제2 전류들의 인가는 초당 적어도 2회 이를테면, 초당 적어도 30 내지 120회 순환될 수 있다. 부가적으로, 제1 및 제2 전류들의 인가는 제1 시간 기간 동안 제1 주파수에서 순환될 수 있는 반면, 제1 및 제2 전류들의 인가는 제2 시간 기간 동안 제2 주파수에서 순환될 수 있다. 선택적으로, 제1 및 제2 전류들의 인가 후, 그리고 제1 및 제2 전류들의 제2 인가를 통해 순환하기 전에 제3 전류가 인가될 수 있다.
[0059] 또 다른 예에서, 전류 및 전압 둘 모두가 동시에 조절된다.
[0060] 다른 예들에서, 자기장 및 전기장 중 적어도 하나 또는 둘 모두가 조절될 수 있다. 자기장 및/또는 전기장은 전력을 조절하거나 조절하지 않고 조절될 수 있다. 자기장 및/또는 전기장의 주파수는 0.1 Hz보다 크고, 예컨대, 0.5 내지 10 Hz이다. 부가적으로, 자기장 및/또는 전기장 인가의 듀티 사이클은 25 내지 75 퍼센트이지만, 대안적으로 더 크거나 더 작은 듀티 사이클들을 가질 수 있다. 예컨대, 자기장 및/또는 전기장 중 하나 또는 둘 모두는 예컨대, 장(field) 비인가 기간에 의해 분리되는 다수의 기간들 동안 인가될 수 있다.
[0061] 일 예에서, 자기장을 조절하지 않는 동안 전기장이 조절된다. 전기장은 단계적 방식으로, 선형 방식으로 또는 다른 전기 인가 곡선을 사용하여 조절될 수 있다. 단계적 방식으로 조절될 때, 전기장은 제1 전기장 밀도와 더 낮은 제2 전기장 밀도 사이에서 조절될 수 있다. 제1 예에서, 제1 및 제2 전기장들 둘 모두 포지티브이다. 제2 예에서, 제1 전기장은 포지티브이고 제2 전기장은 0이다. 제3 예에서, 제1 전기장은 포지티브이고 제2 전기장은 네거티브이다. 위의 제2 및 제3 예들에서, 제1 전기장의 진폭은 제2 전기장의 진폭 이상이다. 위의 예들에서, 제1 전기장의 인가의 지속기간은 제2 전기장의 인가의 지속기간과 동일하거나 더 길거나 짧을 수 있다. 위의 예들에서, 제1 및 제2 전기장들의 인가는 초당 적어도 2회 이를테면, 초당 적어도 30 내지 120회 순환될 수 있다. 부가적으로, 제1 및 제2 전기장들의 인가는 제1 시간 기간 동안 제1 주파수에서 순환될 수 있는 반면, 제1 및 제2 전기장들의 인가는 제2 시간 기간 동안 제2 주파수에서 순환될 수 있다. 선택적으로, 제1 및 제2 전기장들의 인가 후, 그리고 제1 및 제2 전기장들의 제2 인가를 통해 순환하기 전에 제3 전기장이 인가될 수 있다.
[0062] 다른 예에서, 전기장을 조절하지 않는 동안 자기장이 조절된다. 자기장은 단계적 방식으로, 선형 방식으로 또는 다른 자기 인가 곡선을 사용하여 조절될 수 있다. 단계적 방식으로 조절될 때, 자기장은 제1 자기장 밀도와 더 낮은 제2 자기장 밀도 사이에서 조절될 수 있다. 제1 예에서, 제1 및 제2 자기장들 둘 모두 포지티브이다. 제2 예에서, 제1 자기장은 포지티브이고 제2 자기장은 0이다. 제3 예에서, 제1 자기장은 포지티브이고 제2 자기장은 네거티브이다. 위의 제2 및 제3 예들에서, 제1 자기장의 진폭은 제2 자기장의 진폭 이상이다. 위의 예들에서, 제1 자기장의 인가의 지속기간은 제2 자기장의 인가의 지속기간과 동일하거나 더 길거나 짧을 수 있다. 위의 예들에서, 제1 및 제2 자기장들의 인가는 초당 적어도 2회 이를테면, 초당 적어도 30 내지 120회 순환될 수 있다. 부가적으로, 제1 및 제2 자기장들의 인가는 제1 시간 기간 동안 제1 주파수에서 순환될 수 있는 반면, 제1 및 제2 자기장들의 인가는 제2 시간 기간 동안 제2 주파수에서 순환된다. 선택적으로, 제1 및 제2 자기장들의 인가 후, 그리고 제1 및 제2 자기장들의 제2 인가를 통해 순환하기 전에 제3 자기장이 인가될 수 있다.
[0063] 또한, 인가되는 바와 같은 전압 전력은 필요에 따라 연속 모드 또는 펄스 모드에 있을 수 있다. 일 예에서, 전기장을 생성하기 위해 인가되는 바와 같은 전압 전력은 펄스 모드에 있다. 일 예에서, 전기장을 생성하기 위해 공급되는 바와 같은 전압 전력은 각각의 듀티 사이클의 약 5% 내지 약 75%에서 펄싱될 수 있다. 예컨대, 각각의 시간 유닛 사이의 각각의 듀티 사이클은 약 0.1초 내지 약 10초, 이를테면, 약 5초이다.
[0064] 일 예에서, 생성된 바와 같은 전기장의 주파수는 노출-후 베이킹 프로세스 동안 임의의 지점에서 조정되거나 변경될 수 있다. 일 예에서, 전기장은 노출-후 베이킹 프로세스 동안 동적 주파수 제어 모드 하에 생성될 수 있다. 예컨대, 생성된 바와 같은 전기장의 주파수는 필요에 따라 세팅된 시간 기간 동안, 이를테면 매 0.5초마다 내지 약 매 10초마다 제1 레벨로부터 제2 레벨로 변경될 수 있다. 생성된 바와 같은 전기장의 주파수는 필요에 따라 주어진 시간 모드에서 제1 레벨과 제2 레벨 사이에서 앞뒤로 스위칭될 수 있다. 각각의 스위치에서, 전기장의 주파수의 선택된 레벨은 필요에 따라 결정된 시간 기간 동안, 이를테면 대략 약 0.5초 내지 약 5초 동안 유지될 수 있다. 생성된 바와 같은 전기장의 주파수를 동적으로 변경함으로써, 포토레지스트 층의 프로파일이 또한 필요에 따라 변경될 수 있다.
[0065] 먼저 도 6에 도시된 노출된 포토레지스트 층(407)을 참조한다. 위에서 논의된 도 4에 도시된 포토레지스트 층(407)과 유사한 포토레지스트 층(407)은 측벽들(604) 및 최상부 표면(602)을 갖는다. 포토레지스트 층(407)은 타깃 층(402)의 최상부 표면(606) 상에 배치된다. 최상부 표면(602) 및 측벽(604)은 제1 각도(α)(예컨대, 코너 각도)를 정의한다. 노출-후 베이킹 프로세스 동안 인가된 전기장의 동적 주파수 제어 모드가 활용될 때, 제1 각도(α)가 획득되고 약 75도 내지 105도 이를테면, 약 85도 내지 약 95도, 예컨대, 이상적인 직각 90도에 가깝게 제어될 수 있다. 유사하게, 포토레지스트 층(407)의 측벽(604) 및 타깃 층(402)의 최상부 표면(606)은 또한 약 75도 내지 105도, 이를테면, 85도 내지 약 95도, 이를테면 이상적인 직각 90도에 가까운 제2 각도(β)(예컨대, 코너 각도)를 정의한다. 종래의 관행은 종종 타깃 층(402)의 최상부 표면(606) 상에 찌꺼기가 남아 있기 때문에, 노출-후 베이킹 프로세스 동안 인가된 전기장의 동적 주파수 제어 모드를 활용함으로써, 비교적 깨끗한 표면 이를테면, 잔류 및/또는 찌꺼기 없는 표면이 획득될 수 있다. 또한, 더 깨끗한 표면으로 인해, 포토레지스트 층(407)의 프로파일이 또한 현상 프로세스 후에 더 잘 제어될 수 있다. 일부 결함들 이를테면, 포토레지스트 푸팅, 측벽 오버행(sidewall overhang) 또는 최상부 부분 테이퍼는 원하는 프로파일 이를테면, 실질적으로 수직인 측벽 및/또는 약 85도 내지 약 95도에서 제어되는 제1 및 제2 각도들(α, β)을 갖는 포토레지스트 층(407)을 제공하기 위해 제거될 수 있다.
[0066] 따라서, 포토레지스트 층(407)의 프로파일의 정확한 제어에 의해, 타깃 층(402)(예컨대, 재료 층)으로 전사된 피처들의 코너들에서 유사한 각도 제어가 또한 획득될 수 있다. 따라서, 타깃 층(402)으로 전사된 피처들 또는 개구들은 또한 약 85도 내지 약 95도의 범위에서 제어되는 원하는 코너 각도들을 갖는 양호한 프로파일을 가질 수 있다. 따라서, 포토레지스트 층(407)의 잘 제어되고 원하는 프로파일을 통해, 리소그래피 프로세스 동안 향상되고 확대된 프로세스 윈도우, 특히 DOF(depth of focus)와 더불어, 고해상도의 리소그래피 프로세스가 획득될 수 있다. 예컨대, DOF(depth of focus)에 대한 프로세스 윈도우는 20%로부터 약 95%로 증가될 수 있다.
[0067] 또한, 노출-후 베이킹 프로세스 동안, 기판(400) 및 포토레지스트 층(407)에 공급되는 열 에너지는 포토레지스트 층(407)에서 광산 움직임을 한정하는 것을 또한 보조할 수 있는 방식으로 제어될 수 있다. 열 에너지는 기판 지지 조립체(238)에 배치된 임베딩된 히터(232)를 제어함으로써 공급될 수 있다. 일 예에서, 기판(400)의 온도는 약 10℃(이를테면, 실온) 내지 약 130℃, 이를테면 약 120℃에서 제어될 수 있다. 노출-후 베이킹 프로세스 동안 공급된 열 에너지는 전기장 및/또는 자기장에 의해 구동되는 전자들의 운동량(momentum) 또는 운동 에너지를 향상시켜서, 광산 움직임의 제어 효율이 향상될 수 있다고 여겨진다.
[0068] 일부 실시예들에서, 기판(400)에 공급되는 열 에너지는 전기장 및/또는 자기장이 공급되는 시간 기간 이전이거나, 그와 동기화되거나, 그 이후일 수 있다. 일 예에서, 기판(400)에 전기장 및/또는 자기장을 인가하기 전에 열 에너지(예컨대, 기판(400)이 배치되는 기판 지지 조립체(238) 내 히터들(232)을 켬)가 기판(400)에 공급된다. 전기장 및/또는 자기장 이전에 공급된 열 에너지는 전자들을 활성 상태로 활성화하는 것을 보조할 수 있어서, 전자들은 미리 결정된 이동 경로에서 한정되거나 가속되기가 비교적 더 쉬울 수 있으며, 이에 따라 광자 흡수 효율, 선량 감도 또는 드리프트 방향성 제어와 같은, 노출-후 베이킹 프로세스 동안 포토레지스트 층의 전기적 성능을 향상시킬 수 있는 것으로 여겨진다. 전기장/자기장뿐만 아니라 열에너지에 의해 전자들이 활성화되고 그리고/또는 구동되기 때문에, 노출-후 베이킹 프로세스를 수행하는 총 시간과 같은 총 프로세스 시간은 노출-후 베이킹 프로세스 동안 열 에너지만을 인가하는 경우의 프로세스 시간보다 약 5% 내지 약 40%, 예컨대, 약 20%의 범위로 감소될 수 있다.
[0069] 노출-후 베이킹 프로세스 후에, 이방성 에칭 프로세스, 또는 다른 적합한 패턴화/에칭 프로세스들이 필요에 따라 타깃 층(402) 내로 피처들을 전사하기 위해 수행될 수 있다.
[0070] 도 5는 노출-후 베이킹 프로세스 동안 포토레지스트 층에서 광산 분포/확산/방향성 제어를 제어하는 것을 보조하기 위해 전기장 및 자기장을 활용하기 위한 방법(500)의 흐름도를 도시한다. 방법(500)은 전극 조립체 및 자기 조립체가 내부에 배치되어 있는, 도 2 및 도 3에 도시된 프로세싱 챔버(200)와 같은 프로세싱 챔버 내로 위에서 설명된 기판(400)과 같은 기판을 포지셔닝함으로써 동작(502)에서 시작한다.
[0071] 동작(504)에서, 기판(400)이 포지셔닝된 후, 전기장 및/또는 자기장은, 하부 층이 그 아래에 배치되어 있는 포토레지스트 층 내의 광산 움직임을 제어하기 위해 (리소그래피 노출 프로세스 및/또는 노출-후 베이킹 프로세스 동안) 프로세싱 챔버에 개별적으로 또는 집합적으로 인가될 수 있다. 전기장 및/또는 자기장은 동작(506)에서 추가로 논의될 바와 같이 기판(400)을 베이킹하는 것과 동시에, 그 이전에, 또는 이후에 인가될 수 있다는 것에 주의한다. 달리 말해서, 동작(504)에서 기판에 개별적으로 또는 집합적으로 인가되는 전기장 및/또는 자기장은 필요에 따라 동작(506)에서의 베이킹 프로세스 이전 또는 이후에 수행될 수 있다.
[0072] 전기장 및/또는 자기장이 기판 상에 배치된 포토레지스트 층 및 하부 층에 개별적으로 또는 집합적으로 인가된 후, 생성된 바와 같은 광산은 주로 수직 방향, 종방향, 원형 방향 또는 필요에 따라 임의의 원하는 방향으로 이동할 수 있다. 노출-후 베이킹 프로세스 동안 전기장 및/또는 자기장에 의해 제공되는 보조(assistance)의 결과로서, 포토레지스트 층에서 광산 움직임이 효율적으로 제어될 수 있다.
[0073] 동작(506)에서, 포토레지스트 층을 베이킹(예컨대, 경화)하기 위해 열 에너지가 제공된다. 노출-후 베이킹 프로세스 동안, 에너지(예컨대, 전기 에너지, 열 에너지 또는 다른 적합한 에너지)가 포토레지스트 층에 또한 제공될 수 있다. 여기에 도시된 일 예에서, 에너지는 노출-후 베이킹 프로세스 동안 기판에 제공되는 열 에너지뿐만 아니라 동작(504)에서 인가된 전기장 및/또는 자기장이다. 동작(506)에서 전기장 및/또는 자기장을 인가하는 동안 동적 주파수 제어 모드를 활용함으로써, 고해상도, 선량 감도, 라인 붕괴에 대한 저항, DOF(depth of focus)에 대한 향상된 프로세스 윈도우 및 최소 라인 에지 거칠기를 갖는 원하는 에지 프로파일이 획득될 수 있다. 포토레지스트 층 내의 광산, 소광제, 이온들, 전자 및 다른 전하 종들은 원하는 방향들로 이동하도록 효율적으로 안내될 수 있다. 따라서, 노출-후 베이킹 프로세스 동안 전기장 및/또는 자기장을 인가하는 이점들은 DOF(depth of focus)에 대한 향상된 프로세스 윈도우, 원하는 최소 라인 에지 거칠기, 라인 폭 거칠기, 로컬 임계 치수 균일성, 임계 치수 실행 가능성 및 나노-결함(이를테면, 레지스트 스커밍(resist scumming), 라인 병합, 라인 파괴 등) 감소를 포함한다. 그 결과, 디바이스 수율이 개선된다.
[0074] 일 예에서, 전기장 및/또는 자기장을 제어하기 위해 공급되는 전력은 필요에 따라 연속 모드, 펄싱 모드, 또는 필요에 따라 혼합된 연속 또는 펄싱 모드의 조합일 수 있다.
[0075] 이전에 설명된 실시예들은 다음을 포함하여 다수의 이점들을 갖는다. 예컨대, 본원에서 개시된 실시예들은 고해상도 및 날카로운 에지 프로파일로 라인 에지/폭 거칠기를 감소 또는 제거할 수 있고, 노출-후 베이킹 프로세스 동안 전기장 및/또는 자기장을 인가할 때 동적 주파수 제어 모드에 의해 리소그래피 프로세스 동안 DOF(depth of focus)에 대한 프로세스 윈도우를 향상시킨다. 위에서 언급된 이점들은 예시적인 것이며 제한적이지 않다. 모든 실시예들이 모든 이점들을 가질 필요는 없다.
[0076] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있고, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (20)

  1. 기판을 프로세싱하는 방법으로서,
    기판 상에 배치된 재료 층 상에 광산 생성제(photoacid generator)를 포함하는 포토레지스트 층을 적용하는 단계;
    리소그래피 노출 프로세스에서 포토마스크에 의해 보호되지 않은 상기 포토레지스트 층의 제1 부분을 광 방사선에 노출시키는 단계;
    노출-후 베이킹 프로세스(post-exposure baking process)에서 상기 포토레지스트 층에 열 에너지를 제공하는 단계;
    상기 노출-후 베이킹 프로세스를 수행하는 동안 전기장 또는 자기장 중 적어도 하나를 인가하는 단계; 및
    상기 포토레지스트 층에 상기 열 에너지를 제공하는 동안, 상기 전기장 또는 상기 자기장 중 적어도 하나의 특성을 동적으로 변경하는 단계를 포함하는, 기판을 프로세싱하는 방법.
  2. 제1항에 있어서,
    상기 전기장 또는 상기 자기장을 인가하는 단계는, 상기 노출-후 베이킹 프로세스를 수행하는 동안, 포토레지스트 라인 에지 거칠기 및 레지스트 스커밍(resist scumming)을 제어하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  3. 제1항에 있어서,
    상기 전기장 또는 상기 자기장을 인가하는 단계는, 상기 전기장 또는 상기 자기장의 인가를 초당 적어도 2회 순환시키는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  4. 제1항에 있어서,
    상기 전기장 또는 상기 자기장 중 적어도 하나의 특성을 동적으로 변경하는 단계는, 단계적 방식으로, 선형 방식으로 또는 전력 곡선으로 전력을 인가하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  5. 제4항에 있어서,
    상기 전기장을 생성하는 전력은 제1 전기장 밀도와 더 낮은 제2 전기장 밀도 사이에서 조절되는, 기판을 프로세싱하는 방법.
  6. 제4항에 있어서,
    상기 전기장을 생성하는 전력은 제1 전기장 및 제2 전기장을 제공하도록 제1 전압과 더 낮은 제2 전압 사이에서 전압들을 조절함으로써 조절되며,
    상기 제1 전기장 및 상기 제2 전기장을 생성하는 제1 전압 및 제2 전압 둘 모두는 포지티브(positive)인, 기판을 프로세싱하는 방법.
  7. 제4항에 있어서,
    상기 전기장을 생성하는 전력은 제1 전기장 및 제2 전기장을 제공하도록 제1 전압과 더 낮은 제2 전압 사이에서 전압들을 조절함으로써 조절되며,
    상기 제1 전기장 및 상기 제2 전기장을 생성하는 제1 전압 및 제2 전압 중 하나는 0인, 기판을 프로세싱하는 방법.
  8. 제4항에 있어서,
    상기 전기장을 생성하는 전력은 제1 전기장 및 제2 전기장을 제공하도록 제1 전압과 더 낮은 제2 전압 사이에서 전압들을 조절함으로써 조절되며,
    상기 제1 자기장 및 상기 제2 자기장을 생성하는 제1 전압 및 제2 전압은 반대 극성들을 갖는, 기판을 프로세싱하는 방법.
  9. 제4항에 있어서,
    상기 전기장을 생성하는 전력은 제1 전기장 및 제2 전기장을 제공하도록 조절되며,
    상기 제1 전기장의 진폭, 형상 또는 전력 밀도 중 적어도 하나는 상기 제2 전기장의 진폭, 형상 또는 전력 밀도 중 적어도 하나 이상인, 기판을 프로세싱하는 방법.
  10. 제1항에 있어서,
    전기장 강도는 상기 노출-후 베이킹 프로세스 동안 약 100 MV/m 내지 약 2000 MV/m 사이에서 제어되는, 기판을 프로세싱하는 방법.
  11. 제1항에 있어서,
    상기 전기장 또는 상기 자기장을 인가하는 단계는, 약 5 테슬라(T)와 약 500 테슬라(T) 사이의 범위에서 상기 자기장을 제어하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  12. 제1항에 있어서,
    상기 포토레지스트 층에 개구들을 형성하기 위해 상기 포토레지스트 층의 제1 부분을 제거하는 단계; 및
    상기 포토레지스트 층 내의 상기 개구들을 통해 상기 재료 층을 에칭하기 위해 에칭 프로세스를 수행하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  13. 제12항에 있어서,
    상기 재료 층에 피처들을 형성하는 단계를 더 포함하며,
    상기 피처들은 약 85도와 95도 사이의 코너 각도를 갖는, 기판을 프로세싱하는 방법.
  14. 기판을 프로세싱하는 방법으로서,
    기판 상에 포토레지스트 층을 적용하는 단계;
    리소그래피 노출 프로세스에서 포토마스크에 의해 보호되지 않은 상기 포토레지스트 층의 제1 부분을 광 방사선에 노출시키는 단계;
    상기 포토레지스트 층 상에서 노출-후 베이킹 프로세스를 수행하는 단계; 및
    상기 포토레지스트 층에 열 에너지를 제공하는 동안, 상기 포토레지스트 층에서 수직으로 광산 생성제의 드리프트 방향을 변경하는 단계를 포함하는, 기판을 프로세싱하는 방법.
  15. 제14항에 있어서,
    상기 광산 생성제의 드리프트 방향을 변경하는 단계는, 제1 전기장 및 제2 전기장을 제공하도록 전기장을 조절하는 단계를 더 포함하며,
    상기 제1 전기장의 진폭, 형상 또는 전력 밀도 중 적어도 하나는 상기 포토레지스트 층에 상기 열 에너지를 제공하는 동안, 상기 제2 전기장의 진폭, 형상 또는 전력 밀도 중 적어도 하나 이상인, 기판을 프로세싱하는 방법.
  16. 제15항에 있어서,
    상기 전기장을 조절하는 단계는, 상기 전기장의 인가를 초당 적어도 2회 순환시키는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  17. 제15항에 있어서,
    상기 전기장을 조절하는 단계는, 단계적 방식으로, 선형 방식으로 또는 전력 곡선으로 전력을 인가하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  18. 제15항에 있어서,
    상기 광산 생성제의 드리프트 방향을 변경하는 단계는, 자기장을 조절하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
  19. 제18항에 있어서,
    상기 전기장을 조절하는 단계는, 상기 노출-후 베이킹 프로세스의 상이한 기간들 동안 제1 전압 및 제2 전압을 인가하는 단계를 더 포함하며,
    (a) 상기 제1 전압은 0이거나 포지티브 극성을 갖는 것, 그리고 (b) 제2 전압은 0이거나 네거티브 극성을 갖는 것 중 적어도 하나인, 기판을 프로세싱하는 방법.
  20. 디바이스 구조로서,
    기판 상에 배치된 재료 층; 및
    상기 재료 층에 형성된 복수의 개구들을 포함하며,
    상기 기판에 걸쳐 형성된 상기 개구들은 약 85도 내지 약 95도의 코너 각도를 갖고, 상기 개구는 약 3 nm 내지 약 5 nm의 라인 폭 거칠기를 갖는, 디바이스 구조.
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