KR20220147680A - 전자부품의 제조 방법 및 장치 - Google Patents

전자부품의 제조 방법 및 장치 Download PDF

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Abstract

전자부품의 제조 방법은 전자부품 본체(1)를 도전성 페이스트의 딥층(3)에 대하여 상대적으로 제1 방향(A)으로 이동시켜서 전자부품 본체를 딥층(3)에 침지시키는 제1 공정과, 전자부품 본체를 딥층에 대하여 상대적으로 제1 방향(A)과는 역방향인 제2 방향(B)으로 이동시켜서 전자부품 본체를 딥층으로부터 떼어 놓는 제2 공정과, 전자부품 본체의 단부(2)에 도포된 도전성 페이스트(4)와 딥층(3)의 연결을, 고체 또는 유체인 절단 수단(6, 7)과의 접촉에 의해 강제적으로 절단하는 제3 공정과, 전자부품 본체의 단부에 도포된 도전성 페이스트 중, 여분의 페이스트(4A)를 제거하는 제4 공정을 가진다. 페이스트 제거 부재(6, 7)에 의해 절단과 페이스트 제거를 수행함으로써 제3 공정 및 제4 공정을 동시에 실시해도 된다.

Description

전자부품의 제조 방법 및 장치
본 발명은 전자부품의 제조 방법 및 장치 등에 관한 것이다.
적층 세라믹 콘덴서, 인덕터, 서미스터 등의 전자부품 본체의 단면(端面)에는 도전성 페이스트층을 딥 도포하여, 전자부품 본체에 외부전극을 형성한다. 딥 도포된 채의 도전성 페이스트층의 막 두께는 균일화되지 않는다. 따라서, 도전성 페이스트가 딥 도포된 전자부품 본체를, 정반면(定盤面)에 형성된 딥층으로부터 끌어 올린 후에, 전자부품 본체의 단부(端部)에 형성된 도전성 페이스트층을, 딥층이 제거된 정반면에 접촉시키는 것도 제안되고 있다(특허문헌 1). 이 공정은 전자부품 본체 측의 여분의 도전성 페이스트를 정반에 의해 닦아내기 때문에 블롯(blot) 공정이라고 칭해진다. 이 블롯 공정의 실시에 의해, 전자부품 본체의 단부에 거의 균일한 도전성 페이스트층이 형성되는 것이 기대된다.
그러나 블롯 공정을 실시해도 정반으로부터 전자부품 본체를 끌어 올리면, 전자부품 본체의 도전성 페이스트층은 정반에 전사된 도전성 페이스트의 표면 장력에 의해 정반 측으로 잡아 당겨진다. 또한, 정반 상의 도전성 페이스트와 전자부품 본체의 도전성 페이스트가 연결되는 코브웨빙(cobwebbing) 현상도 생긴다. 이와 같은 현상에 기인하여, 전자부품 본체의 외부전극은 단면의 중심 부근을 덮는 부분은 두껍고 둘레 가장자리 부근을 덮는 부분은 얇은 경향이 있다.
이와 같은 외부전극은 외부전극의 표면의 평탄성을 저해하는 데다가 외부전극의 막 두께의 불균일을 발생시킨다. 또한, 정반에 전사된 도전성 페이스트의 표면장력에 의해, 특히 전자부품 본체의 단면과 측면의 코너부에서, 도전성 페이스트층이 정반 측으로 이동하여, 코너부의 막 두께가 얇아진다. 이와 같은 외부전극을 가지는 전자부품을 기판에 솔더링하면, 솔더링 품질이 불안정해진다.
정반을 이용하여, 딥 도포 공정과 블롯 공정을 실시하기 위해서는 딥 도포 후에 정반 상의 도전성 페이스트를 제거하고, 그 후에, 다시 전자부품을 정반과 접촉시키고, 그 후 정반으로부터 떼어놓아야 한다.
따라서, 본원 출원인은 전자부품 본체를 정반 상의 딥층으로부터 떼어 놓고, 전자부품 본체의 단부에 도전성 페이스트층을 형성한 후에 전자부품 본체의 단면에 도포된 도전성 페이스트층을, 음파 예를 들면 초음파에 의해 진동하는 선재(線材)에 접촉시켜서 정형(整形)하는 것을 제안하고 있다(특허문헌 2).
일본 공개특허공보 특개소63-45813호 국제공개공보 WO2019/198710
전자부품 본체의 단면에 도포된 도전성 페이스트층을, 음파 예를 들면 초음파에 의해 진동하는 선재에 접촉시켜서 정형하면, 전자부품 본체의 단면의 도전성 페이스트층의 막 두께는 보다 균일화된다. 또한, 선재에 의한 정형 공정은 도포에 사용된 정반으로부터 딥층을 제거한 후에 실시되는 종래의 블롯 공정을 반드시 필요로 하지 않기 때문에 공정 시간의 단축이 기대된다.
본 발명의 몇 가지 양태는 전자부품의 단부의 단면뿐만 아니라 측면이나 모서리부에 형성되는 외부전극의 형상을 개선할 수 있는 전자부품의 제조 방법을 제공하는 것을 목적으로 한다. 본 발명의 다른 몇 가지 양태는 또한 공정시간을 단축할 수 있는 전자부품의 제조 방법 및 장치를 제공하는 것을 목적으로 한다.
(1) 본 발명의 한 양태는,
전자부품 본체를 도전성 페이스트의 딥층에 대하여 상대적으로 제1 방향으로 이동시켜서, 상기 전자부품 본체의 단부를 상기 딥층에 침지시키는 제1 공정과,
상기 전자부품 본체를 상기 딥층에 대하여 상대적으로, 상기 제1 방향과는 반대 방향인 제2 방향으로 이동시켜서, 상기 전자부품 본체의 상기 단부를 상기 딥층으로부터 떼어 놓는 제2 공정과,
상기 전자부품 본체의 상기 단부에 도포된 상기 도전성 페이스트와 상기 딥층의 연결을, 상기 전자부품 본체의 상기 단부가 상기 딥층으로부터 떼어 놓아짐으로써 자연스럽게 절단되기 전에, 고체 또는 유체인 절단 수단과의 접촉에 의해 강제적으로 절단하는 제3 공정과,
상기 제3 공정 이후에, 상기 전자부품 본체의 상기 단부에 도포된 상기 도전성 페이스트 중 여분의 페이스트재를 제거하는 제4 공정을 가지는 전자부품의 제조 방법에 관한 것이다.
본 발명의 한 양태에 따르면, 제1 공정 및 제2 공정에 의해, 전자부품 본체의 단면과 상기 단면에 이어지는 측면을 포함하는 단부에 도전성 페이스트가 도포된다. 제3 공정에서 전자부품 본체의 단부에 도포된 도전성 페이스트와 딥층의 연결이, 고체 또는 유체인 절단 수단과의 접촉에 의해 강제적으로 절단된다. 또한 제4 공정에 의해, 전자부품 본체의 단부에 도포된 도전성 페이스트 중 여분의 페이스트가 제거된다. 이때, 제3 공정에 의해 전자부품 본체의 단부에 도포된 도전성 페이스트와 딥층의 연결이 강제적으로 절단된 상태에서는 전자부품 본체의 측면이나, 측면과 단면을 잇는 모서리부에서 도전성 페이스트의 충분한 막 두께가 확보된다. 한편, 전자부품 본체의 측면이나, 측면과 단면을 잇는 모서리부에 도포된 도전성 페이스트는 제2 공정의 실시에 의해 전자부품 본체의 단부와 딥층의 간격이 확장됨에 따라 코브웨빙 부분으로 이동하는 양이 많아진다. 그리고 코브웨빙 부분이 자연스럽게 끊어질 정도로 상기 간격이 확장된 시점에서, 전자부품 본체의 측면이나 모서리부의 도전성 페이스트층의 막 두께는 거의 확정되지만, 이 시점에서는 충분한 막 두께를 확보할 수 없는 것이 판명되었다. 따라서, 코브웨빙 부분이 자연스럽게 절단되기 전의 타이밍에서 제3 공정을 강제로 실시함으로써, 전자부품 본체의 측면이나 모서리부의 도전성 페이스트층의 막 두께를 종래보다도 두껍게 확보할 수 있다. 전자부품 본체의 단면에 도포된 도전성 페이스트 중 여분의 페이스트를 제거함으로써, 평탄화된 도전성 페이스트층을 형성할 수 있다.
(2) 본 발명의 한 양태(1)에서는 상기 절단 수단으로서 페이스트 제거 부재를 사용하고, 상기 전자부품 본체의 상기 단부에 도포된 상기 도전성 페이스트가 상기 딥층과 연결된 상태에 있을 때에, 상기 전자부품 본체를 상기 페이스트 제거 부재에 대하여 상대적으로, 상기 전자부품 본체의 상기 단부의 단면과 평행한 제3 방향으로 이동시킴으로써 상기 제3 공정 및 상기 제4 공정이 동시에 실시되어서, 상기 여분의 페이스트 및 상기 딥층으로부터 분리된 도전성 페이스트층을 상기 전자부품 본체의 상기 단부에 형성할 수 있다. 이와 같이, 도전성 페이스트 부재에 의해 제3 공정 및 제4 공정을 동시에 실시해도 된다. 그로써, 딥층이 제거된 후의 예를 들면 정반에 도전성 페이스트층을 접촉시켜서 정형한다는 종래의 블롯 공정의 기능을 넘은 정형 기능을 제3 공정 및 제4 공정에 의해 대체할 수 있다. 또한, 종래의 블롯 공정에서는 정반 상의 딥층이 제거되는 것을 기다릴 필요가 있는 것에 반해, 정반 상의 딥층이 제거되는 것을 기다리지 않고 페이스트 제거 부재를 사용할 수 있으므로 공정시간이 단축된다.
(3) 본 발명의 한 양태(2)에서는 상기 페이스트 제거 부재는 선재, 제1 판재(板材)의 에지(edge) 또는 두께방향에서 관통 구멍이 형성되고 제2 판재의 상기 관통 구멍의 에지를 상기 여분의 페이스트에 접촉시킬 수 있다. 즉, 페이스트 제거 부재는 전자부품 본체에 대하여 제3 방향으로의 상대적 이동에 의해 여분의 페이스트와 접촉하면서 제거할 수 있는 모든 형상을 이용할 수 있다.
(4) 본 발명의 한 양태(2)에서는 상기 페이스트 제거 부재를 상기 전자부품 본체에 대하여 상대적으로, 상기 제3 방향과는 반대 방향인 제4 방향으로 이동시켜서, 상기 페이스트 제거 부재에 의해 상기 도전성 페이스트층의 일부의 페이스트를 제거하여, 상기 도전성 페이스트층을 정형하는 제5 공정을 더 가질 수 있다. 그로써, 제3 공정 및 제4 공정에 의해 전자부품 본체의 단면에 정형하여 형성된 도전성 페이스트층의 일부의 페이스트를 제5 공정의 실시에 의해 제거하여 도전성 페이스트층을 재정형할 수 있다. 그로써, 도전성 페이스트층의 평탄성을 보다 향상시킬 수 있다. 한편, 페이스트 제거 부재를 제3 방향, 제4 방향으로 반복하여 상대 이동시켜서, 도전성 페이스트층을 3회 이상 정형해도 된다.
(5) 본 발명의 한 양태(2) 또는 (4)에서는 상기 제1 공정 및 상기 제2 공정 각각은 상기 전자부품 본체를 포함하는 복수개의 전자부품 본체를 유지하는 지그(jig)를 상기 딥층에 대하여 상대적으로 상기 제1 방향 및 상기 제2 방향 중 어느 한쪽으로 이동시키는 공정을 포함하고, 상기 제3 공정 및 상기 제4 공정은 상기 지그를 상기 페이스트 제거 부재에 대하여 상대적으로 상기 제3 방향으로 이동시키는 공정을 포함할 수 있다. 지그를 이용함으로써, 복수개의 전자부품 본체에 도전성 페이스트층을 형성할 수 있다.
(6) 본 발명의 한 양태(5)에서는 상기 지그는 상기 전자부품 본체의 상기 단면과 평행한 면 내에서 상기 제3 방향과 교차하는 제5 방향을 따라 M(M은 2 이상의 정수)개의 상기 전자부품 본체를 유지하고, 상기 제1 공정~상기 제4 공정 각각은 상기 M개의 전자부품 본체에 대하여 동시에 실시할 수 있다. 이렇게 하면, 상기 제1 공정~상기 제4 공정 각각을 일차원 배열된 M개의 전자부품 본체에 대하여 동시에 실시할 수 있다.
(7) 본 발명의 한 양태(5)에서는 상기 페이스트 제거 부재는 상기 전자부품 본체의 상기 단면과 평행한 판재와, 상기 판재의 두께방향에서 관통하여 형성된 슬릿을 포함하고, 상기 슬릿은 상기 제5 방향을 따라 연장되며, 상기 제1 공정 및 상기 제2 공정 각각은 상기 M개의 전자부품 본체의 상기 단부를 상기 슬릿을 통해 상기 판재의 상방과 하방 사이에서 상대적으로 이동시키는 공정을 포함하고, 상기 제3 공정 및 상기 제4 공정은 상기 M개의 전자부품 본체의 상기 단부로부터 상기 여분의 페이스트를 상기 슬릿의 제1 에지에 의해 동시에 제거하는 공정을 포함할 수 있다. 이렇게 하면, 슬릿을 통해 동시에 M개의 전자부품 본체를 상대적으로 이동시킴으로써, 제1 및 제2 공정 각각이 실시되고, M개의 전자부품 본체로부터 여분의 페이스트를 슬릿의 제1 에지에 의해 동시에 제거하는 제3 공정 및 제4 공정을 실시할 수 있다.
(8) 본 발명의 한 양태(4)에 종속되는 양태(7)에서는 상기 제5 공정은 상기 도전성 페이스트층의 상기 일부의 페이스트를 상기 슬릿의 제2 에지로 제거할 수 있다. 이와 같이 하면, M개의 전자부품 본체에 대해 도전성 페이스트층을 재정형할 수 있다.
(9) 본 발명의 한 양태(6)에서는 상기 페이스트 제거 부재는 상기 제5 방향을 따라 연장되는 선재 또는 판재를 포함하고, 상기 제1 공정 및 상기 제2 공정 각각은 상기 M개의 전자부품 본체의 상기 단부를, 상기 선재 또는 상기 판재의 높이 위치에 대한 상방과 하방 사이에서 상대적으로 이동시키는 공정을 포함하며, 상기 제3 공정 및 상기 제4 공정은 상기 M개의 전자부품 본체의 상기 단부로부터 상기 여분의 페이스트를 상기 선재 또는 상기 판재의 에지에 의해 제거하는 공정을 포함할 수 있다. 이렇게 하면, 선재 또는 판재와 간섭시키지 않고 제1 및 제2 공정 각각을 실시할 수 있고, M개의 전자부품 본체로부터 여분의 페이스트를 선재 또는 판재의 에지에 의해 동시에 제거하는 제3 공정 및 제4 공정을 실시할 수 있다.
(10) 본 발명의 한 양태(6)에서는 상기 지그는 상기 제3 방향을 따라 N(N은 2 이상의 정수)개의 상기 전자부품 본체를 유지하고, 상기 제1 공정~상기 제4 공정 각각은 M×N개의 전자부품 본체에 대하여 동시에 실시할 수 있다. 이렇게 하면, 제1 공정~제4 공정 각각을 2차원 배열된 M×N개의 전자부품 본체에 대하여 동시에 실시할 수 있다.
(11) 본 발명의 한 양태(10)에서는 상기 페이스트 제거 부재는 상기 M×N개의 전자부품 본체의 상기 단면과 평행한 판재와, 상기 판재의 두께방향에서 관통하여 형성된 N개의 슬릿을 포함하고, 상기 N개의 슬릿은 상기 제5 방향을 따라 평행하게 연장되면서 상기 제3 방향에서 간격을 두고 마련되며, 상기 제1 공정 및 상기 제2 공정은 상기 M×N개의 전자부품 본체의 상기 단부를 상기 N개의 슬릿을 통해 상기 판재의 상방과 하방 사이에서 상대적으로 이동시키는 공정을 포함하고, 상기 제3 공정 및 상기 제4 공정은 상기 M×N개의 전자부품 본체의 상기 단부로부터 상기 여분의 페이스트를 상기 N개의 슬릿의 제1 에지에 의해 제거하는 공정을 포함할 수 있다. 이렇게 하면, N개의 슬릿을 통해 동시에 M×N개의 전자부품 본체를 상대적으로 이동시킴으로써 제1 및 제2 공정 각각이 실시되고, M×N개의 전자부품 본체로부터 여분의 페이스트를 N개의 슬릿의 제1 에지에 의해 동시에 제거하는 제3 공정 및 제4 공정을 실시할 수 있다.
(12) 본 발명의 한 양태(4)에 종속되는 양태(11)에서는 상기 제4 공정은 상기 도전성 페이스트층의 상기 일부의 페이스트를 상기 N개의 슬릿의 제2 에지에 의해 제거할 수 있다. 이렇게 하면, M×N개의 전자부품 본체에 대해 도전성 페이스트층을 재정형할 수 있다.
(13) 본 발명의 한 양태(10)에서는 상기 페이스트 제거 부재는 상기 제5 방향을 따라 연장되고, 상기 제3 방향에서 간격을 두고 마련된 N개의 선재 또는 N개의 판재를 포함하며, 상기 제1 공정 및 상기 제2 공정 각각은 상기 M×N개의 전자부품 본체의 상기 단부를 상기 N개의 선재 또는 상기 N개의 판재의 동일 높이 위치에 대한 상방과 하방 사이에서 상대적으로 이동시키는 공정을 포함하고, 상기 제3 공정 및 상기 제4 공정은 상기 M×N개의 전자부품 본체의 상기 단부로부터 상기 여분의 페이스트를 상기 N개의 선재 또는 상기 N개의 판재의 에지에 의해 제거하는 공정을 포함할 수 있다. 이렇게 하면, N개의 선재 또는 N개의 판재와 간섭시키지 않고 제1 및 제2 공정 각각을 실시할 수 있고, M×N개의 전자부품 본체로부터 여분의 페이스트를 N개의 선재 또는 N개의 판재에 의해 동시에 제거하는 제3 공정 및 제4 공정을 실시할 수 있다.
(14) 본 발명의 다른 양태는,
복수개의 전자부품 본체 각각의 단부에 전극을 형성하는 전자부품의 제조 장치에 있어서,
도전성 페이스트의 딥층이 형성되는 딥층 형성부와,
상기 복수개의 전자부품 본체 각각의 상기 단부가 상기 딥층과 대향하도록 상기 복수개의 전자부품 본체를 유지하는 지그와,
상기 복수개의 전자부품 본체 각각의 상기 단부에 도포된 상기 도전성 페이스트로부터 여분의 페이스트를 제거하는 페이스트 제거 부재와,
상기 지그를 상기 딥층 형성부에 대하여 상대적으로 상기 딥층 형성부의 주면(主面)의 법선방향을 따라 이동시키는 제1 이동 기구와,
상기 지그를 상기 페이스트 제거 부재에 대하여 상대적으로 상기 딥층 형성부의 상기 주면과 평행한 방향을 따라 이동시키는 제2 이동 기구를 가지며,
상기 제1 이동 기구는 상기 지그를 상기 딥층 형성부에 대하여 상대적으로 상기 법선방향을 따른 제1 방향으로 이동시켜서 상기 복수개의 전자부품 본체 각각의 상기 단부를 상기 딥층에 침지시키고, 그 후, 상기 지그를 상기 딥층 형성부에 대하여 상대적으로 상기 제1 방향과는 반대 방향인 제2 방향으로 이동시켜서 상기 전자부품 본체의 상기 단부를 상기 딥층으로부터 떼어 놓고,
상기 제2 이동 기구는 상기 복수개의 전자부품 본체 각각의 상기 단부에 도포된 상기 도전성 페이스트가 상기 딥층과 연결된 상태에 있을 때에, 상기 지그를 상기 페이스트 제거 부재에 대하여 상대적으로 상기 딥층 형성부의 상기 주면과 평행한 제3 방향으로 이동시켜서 상기 여분의 페이스트 및 상기 딥층으로부터 분리된 도전성 페이스트층을 상기 전자부품 본체의 상기 단부에 형성하는 전자부품의 제조 장치에 관한 것이다.
본 발명의 다른 양태에 따르면, 지그를 딥층 형성부에 대하여 상대적으로 딥층 형성부의 주면의 법선방향을 따라 제1 이동 기구에 의해 이동시킴으로써, 본 발명의 한 양태에 따른 방법발명의 제1 공정 및 제2 공정을 실시할 수 있다. 그로써, 복수개의 전자부품 본체 각각의 단면과, 그 단면에 이어지는 측면을 포함하는 단부에 도전성 페이스트를 도포할 수 있다. 또한, 지그를 페이스트 제거 부재에 대하여 상대적으로, 딥층 형성부의 주면과 평행한 제3 방향을 따라 제2 이동 기구에 의해 이동시킴으로써, 본 발명의 한 양태에 따른 방법발명의 제3 공정 및 제4 공정을 동시에 실시할 수 있다. 그로써, 복수개의 전자부품 본체 각각의 측면이나 모서리부에 형성되는 도전성 페이스트층의 막 두께를 확보하면서, 복수개의 전자부품 본체의 각각 단면에 형성된 도전성 페이스트층을 평탄화할 수 있다.
도 1은 본 발명에 따른 전자부품의 제조 방법에 사용되는 전자부품 본체와 도전성 페이스트층의 딥층을 개략적으로 나타내는 도면이다.
도 2는 본 발명의 제1 실시형태의 제1 공정을 나타내는 도면이다.
도 3은 본 발명의 제1 실시형태의 제2 공정을 나타내는 도면이다.
도 4는 본 발명의 제1 실시형태의 제3 공정 및 제4 공정을 나타내는 도면이다.
도 5(A)~도 5(C)는 코브웨빙 과정에서의 전자부품 본체의 측면 및 모서리부에서의 도전성 페이스트의 막 두께의 변화를 나타내는 도면이다.
도 6은 본 발명의 제1 실시형태의 제5 공정을 나타내는 도면이다.
도 7은 1개의 선재를 따라 M개의 전자부품 본체를 배치한 제3 공정을 나타내는 도면이다.
도 8은 N개의 선재 각각을 따라 M개의 전자부품 본체를 배치한 제3 공정을 나타내는 도면이다.
도 9는 도 7에 1개의 선재 대신에 하나의 슬릿에 의해 실시되는 제3 공정을 나타내는 도면이다.
도 10은 도 8의 N개의 선재 대신에 N개의 슬릿에 의해 실시되는 제3 공정을 나타내는 도면이다.
도 11은 도 10의 N개의 슬릿 대신에 M×N개의 관통 구멍을 가지는 페이스트 제거 부재의 개략 사시도이다.
도 12는 본 발명의 제2 실시형태의 제1 공정 개시 전의 상태를 나타내는 부분 확대도이다.
도 13은 본 발명의 제2 실시형태의 제1 공정을 나타내는 부분 확대도이다.
도 14는 본 발명의 제2 실시형태의 제2 공정을 나타내는 부분 확대도이다.
도 15는 본 발명의 제2 실시형태의 제3 공정 및 제4 공정을 나타내는 도면이다.
도 16은 도 15의 부분 확대도이다.
도 17은 본 발명의 제3 실시형태에 따른 전자부품의 제조 장치를 나타내는 도면이다.
도 18은 도 17에 나타내는 제조 장치의 제어계 블록도이다.
도 19는 단부에 외부전극이 형성되는 전자부품의 사시도이다.
도 20은 도 19에 나타내는 전자부품의 외부전극의 단면도이다.
도 21은 본 발명의 제3 실시형태에 의해 제조되는 칩 3단자 콘덴서의 개략 사시도이다.
도 22는 도 21에 나타내는 칩 3단자 콘덴서의 기판에 대한 실장을 나타내는 도면이다.
도 23(A)(B)는 그라운드 전극을 요판 인쇄하는 제1 공정을 나타내고, 도 23(A)는 도 21의 긴 쪽 방향(X1)에서 본 도면이며, 도 23(B)는 도 21의 짧은 쪽 방향(Y1)에서 본 도면이다.
도 24(A)(B)는 그라운드 전극을 요판 인쇄하는 제2 공정을 나타내고, 도 24(A)는 도 21의 긴 쪽 방향(X1)에서 본 도면이며, 도 24(B)는 도 21의 짧은 쪽 방향(Y1)에서 본 도면이다.
도 25(A)(B)는 그라운드 전극을 요판 인쇄하는 제3 공정을 나타내고, 도 25(A)는 도 21의 긴 쪽 방향(X1)에서 본 도면이며, 도 25(B)는 도 21의 짧은 쪽 방향(Y1)에서 본 도면이다.
이하의 개시에서, 제시된 주제의 다른 특징을 실시하기 위한 많은 다른 실시형태나 실시예를 제공한다. 물론 이들은 단순한 예이며, 한정적인 것을 의도하는 것은 아니다. 또한, 본 개시에서는 다양한 예에서 참조 번호 및/또는 문자를 반복하는 경우가 있다. 이와 같이 반복하는 것은 간결 명료하게 하기 위함이며, 그 자체가 다양한 실시형태 및/또는 설명된 구성 사이에 관계가 있는 것을 필요로 하는 것은 아니다. 또한, 제1 요소가 제2 요소에 "접속된다" 또는 "연결된다"라고 기술할 때, 그와 같은 기술은 제1 요소와 제2 요소가 서로 직접적으로 접속 또는 연결된 실시형태를 포함함과 함께, 제1 요소와 제2 요소가, 그 사이에 개재하는 1개 이상의 다른 요소를 가져서 서로 간접적으로 접속 또는 연결된 실시형태도 포함한다. 또한, 제1 요소가 제2 요소에 대하여 "이동한다"라고 기술할 때, 그와 같은 기술은 제1 요소 및 제2 요소 중 적어도 하나가 다른 하나에 대하여 이동하는 상대적인 이동의 실시형태를 포함한다.
1. 제1 실시형태
도 1에, 단부(2)를 가지는 전자부품 본체(1)와, 딥층 형성부, 예를 들면 정반(5)의 주면(5A) 상에 균일 두께로 형성된 도전성 페이스트의 딥층(3)을 모식적으로 나타낸다. 단부(2)는 단면(2A)과 그것에 이어지는 측면(2B)과, 단면(2A)과 측면(2B) 사이의 모서리부(2C)를 포함한다. 전자부품 본체(1)의 단부(2)에 전극을 형성하여 전자부품을 제조하는 본 실시형태에 따른 전자부품의 제조 방법은 이하에 설명하는 제1~제4 공정을 적어도 포함한다.
도 2~도 4에, 제1 실시형태에 따른 제1 공정~제4 공정을 나타낸다. 한편, 설명을 이해하기 쉽게 하기 위해, 도면 중의 일부의 부재는 치수가 과장되어 그려져 있고, 예를 들면 딥층(3)이나 도전성 페이스트(4) 및 도전성 페이스트층(4B)의 치수나 형상은 다른 부재의 치수나 형상과 비교하여 확대되어 있다.
1.1. 제1 공정(도포 공정)
제1 공정은 도 2에 나타내는 바와 같이, 전자부품 본체(1)를 정반(5)(딥층(3))에 대하여 상대적으로 정반(5)의 주면(5A)과 교차하는 방향, 예를 들면 주면(5A)의 법선방향(도 2의 상하방향)과 평행한 제1 방향(A)(Z-방향)으로 이동시킨다. 이렇게 하여, 전자부품 본체(1)의 단부(2)를 딥층(3)에 침지시킨다. 도 2에서는 전자부품 본체(1)를 제1 방향(Z-방향)으로 하강시키고 있는데, 정반(5)을 제1 방향(Z+방향)으로 상승시켜도 되고, 전자부품 본체(1) 및 정반(5) 쌍방을 양자가 서로 멀어지는 제1 방향으로 이동시켜도 된다.
1.2. 제2 공정(도포 후의 퇴피 공정)
그 후, 도 3에 나타내는 제2 공정에서는 전자부품 본체(1)와 딥층(3)을 상대적으로 제1 방향(A)과는 역방향인 제2 방향(B)(Z+방향)으로 이동시켜서 전자부품 본체(1)의 단부(2)를 딥층(3)으로부터 떼어 놓는다. 그로써, 전자부품 본체(1)의 단부(2)에 도전성 페이스트(4)가 도포되어서 형성된다. 도 3에서는 전자부품 본체(1)를 제2 방향(Z+방향)으로 상승시키고 있는데, 정반(5)을 제1 방향(Z-방향)으로 하강시켜도 되고, 전자부품 본체(1) 및 정반(5) 쌍방을 양자가 서로 멀어지는 제2 방향으로 이동시켜도 된다.
1.3. 제3 공정 및 제4 공정(페이스트 절단·제거 공정)
그 후, 도 4에 나타내는 제3 공정(페이스트 절단 공정) 및 제4 공정(여분의 페이스트 제거 공정)의 동시 공정에서는 전자부품 본체(1)의 단면(2A)에 도포된 도전성 페이스트(4)로부터, 파선(4A)보다 하방의 여분의 페이스트재(이후, 여분의 페이스트재(4A)라고 칭함)를 페이스트 제거 부재, 예를 들면 선재(6)에 의해 제거한다. 선재(6)는 장력이 부여되어서 걸쳐지는 것이라면 종류는 상관 없고, 예를 들면 피아노선이나 구리선 등을 알맞게 사용할 수 있다. 페이스트 제거 부재(6)는 상대적인 접촉 이동에 의해 여분의 페이스트재(4A)를 긁어 낼 수 있는 부재이면 된다. 페이스트 제거 부재(6)는 선재에 한정되지 않고, 블레이드 등의 제1 판재나, 혹은 두께방향에서 관통된 관통 구멍을 가지는 제2 판재이어도 된다. 제1 판재의 에지나 제2 판재에 마련된 관통 구멍의 에지가 여분의 페이스트재(4A)를 긁어 낼 수 있다. 한편, 도 4에서는 페이스트 제거 부재(6)를 제3 방향(C)(X+방향)으로 수평 이동시켰는데, 전자부품 본체(1)를 제3 방향(X-방향)으로 수평 이동시켜도 되고, 전자부품 본체(1) 및 페이스트 제거 부재(6) 쌍방을 양자가 서로 역방향인 제3 방향으로 이동시켜도 된다.
여기서, 제3 공정은 전자부품 본체(1)의 단부(2)에 도포된 도전성 페이스트(4)가 정반(5) 상의 딥층(3)과 연결된 상태, 즉 페이스트(3, 4) 사이가 코브웨빙(3A)으로 연결된 상태에 있을 때에 실시된다. 이 제3 공정이 필요한 이유를 도 5(A)~도 5(C)를 이용하여 설명한다. 도 5(A)~도 5(C)는 코브웨빙 과정 또는 코브웨빙의 자연 해소 후의 전자부품 본체(1)의 측면(2B) 및 모서리부(2C)에서의 도전성 페이스트(4)의 막 두께의 변화를 나타낸다.
도 5(A)~도 5(C)는 제2 공정 중의 전자부품 본체(1)의 단면(2A)의 정반(5)에 대한 높이(L1~L3)가 다른 상태를 나타낸다. 제2 공정 초기의 도 5(A)에 나타내는 가장 낮은 높이(L1)에서는 딥층(3)과 도포 후의 도전성 페이스트(4)를 연결하는 코브웨빙(3A)이 비교적 굵고 짧다. 제2 공정 중기의 도 5(B)에 나타내는 중간의 높이(L2)에서는 딥층(3)과 도포 후의 도전성 페이스트(4)를 연결하는 코브웨빙(3A)이 비교적 가늘고 길다. 그 후 추가로 제2 공정을 계속하면, 도 5(C)에 나타내는 가장 높은 높이(L3)에서는 코브웨빙(3A)은 자연스럽게 끊어져서 존재하지 않는다.
여기서, 전자부품 본체(1)의 단부(2) 중 단면(2A)에 도포된 도전성 페이스트(4)의 막 두께를 TE로 하고, 측면(2B)에 도포된 도전성 페이스트(4)의 막 두께를 TS로 하며, 모서리부(2C)에 도포된 도전성 페이스트(4)의 막 두께를 TC로 한다. 도 5(A)에 나타내는 상태에서의 측면(2B) 및 모서리부(2C)의 막 두께를 TS1, TC1로 하고, 도 5(B)에 나타내는 상태에서의 각 막 두께를 TS2, TC2로 하며, 도 5(C)에 나타내는 상태에서의 각 막 두께를 TS3, TC3으로 한다. 각 막 두께의 관계는 TS1＞TS2＞TS3이면서 TC1＞TC2＞TC3이 된다. 즉, 측면(2B)의 막 두께(TS) 및 모서리부(2C)의 막 두께(TC)는 제2 공정에서의 단면(2A)의 높이(L1~L3)에 의존하여, 높을수록 얇아진다. 이 이유는 전자부품 본체(1)의 단부(2)에 도포된 도전성 페이스트(4)가 제2 공정 중에 코브웨빙(3A)에 끌어 당겨져서, 코브웨빙(3A)으로 이동하여 흡수되기 때문이다. 또한, 같은 이유에서, 도 5(A) 및 도 5(B)에서 파선보다 하방의 여분의 페이스트(4A)가 제거된 후의 단면(2A)의 막 두께의 관계는 TE1＞TE2가 된다.
본 실시형태에서는 도 5(A) 또는 도 5(B)에 나타내는 바와 같이 코브웨빙(3A)이 있는 상태로 제3 공정 및 제4 공정이 예를 들면 동시에 실시된다. 제3 공정 및 제4 공정은 정반(5)의 주면(5A)에 대한 법선방향에서 본 평면에서 봤을 때, 페이스트 제거 부재(6)가 전자부품 본체(1)를 적어도 1회 횡단하도록, 전자부품 본체(1)와 페이스트 제거 부재(6)를 상대적으로 제3 방향(C)으로 이동시킨다. 예를 들면 1개의 선재(6-1)인 선상의 페이스트 제거 부재(6)가 전자부품 본체(1)를 1회 횡단하는 것만으로, 즉 도 4에 나타내는 화살표(C) 방향으로의 상대 이동만으로, 도 4에 나타내는 파선보다 하방의 여분의 도전성 페이스트(4A)가 제거된다. 이렇게 하여 도 5(C)에 나타내는 바와 같이 코브웨빙(3A)이 없는 상태로 제4 공정을 실시하는 것보다도, 도 5(A) 또는 도 5(B)에 나타내는 바와 같이 코브웨빙(3A)이 있는 상태로 제3 공정을 강제로 실시한 이후에 제4 공정을 실시한 쪽이 단면(2A)의 막 두께(TE), 측면(2B)의 막 두께(TS) 및 모서리부(2C)의 막 두께(TC)를 두껍게 확보할 수 있다. 바꿔 말하면, 제3 공정의 종료 시점에서, 단면(2A)의 막 두께(TE), 측면(2B)의 막 두께(TS) 및 모서리부(2C)의 막 두께(TC)가 거의 확정되므로, 코브웨빙(3A)이 있는 상태로 제3 공정을 개시시키는 것이 긴요하다. 한편, 코브웨빙(3A)이 없는 도 5(C)에 나타내는 전자부품 본체(1)의 단면(2A)의 페이스트(4)는 예를 들면 종래의 블롯 공정에 의해, 정반에 접촉시켜서 정형된다. 이렇게 하면, 도 5(C)에 나타내는 전자부품 본체(1)의 단면(2A)의 페이스트(4)는 여분의 페이스트(4A)가 정반에 의해 고르게 되어서 거의 균일해진다. 그러나 단면(2A)의 페이스트(4)의 막 두께는 여분의 페이스트(4A)가 고르게 된 결과, 두께가 늘어나고, 예를 들면 모서리부(2C)의 막 두께(TC3)보다도 두꺼워져 버린다. 그 점에서, 본 실시형태에 따르면, 도 5(A) 또는 도 5(B)에 나타내는 단면(2A) 및 측면(2B)에 도포된 페이스트(4)의 막 두께 차를 작게 할 수 있다.
이상에 입각하면, 제3 공정(페이스트 절단 공정) 및 제4 공정(여분의 페이스트 제거 공정)은 본 실시형태와 같이 동시에 하는 것에 한정되지 않고, 제3 공정의 종료 후에 제4 공정을 실시해도 된다. 이 경우, 제3 공정에서는 예를 들면 페이스트 절단 부재(절단 수단)를 코브웨빙(3A)과 접촉시켜서 코브웨빙(3A)을 강제적으로 절단하는 것만이어도 되고, 제4 공정은 페이스트 제거 부재에 의해 여분의 페이스트를 제거하면 된다. 이 경우, 제3 공정과 분리되어 실시되는 제4 공정은 반드시 페이스트 제거 부재(6)를 사용하지 않고, 예를 들면 여분의 페이스트를 정반에 전사시키는 종래의 블롯 공정을 이용해도 된다. 또한, 절단 수단은 고체인 페이스트 절단 부재 외에, 여분의 페이스트를 접촉에 의해 절단할 수 있는 기체 또는 액체 등의 유체, 특히 제트 분사되는 유체이어도 된다.
본 실시형태에서는 전자부품 본체(1)와 페이스트 제거 부재(6)는 정반(5)의 주면(5A)과 평행한 제3 방향(C)(환언하면 전자부품 본체(1)의 단면(2A)과 평행한 방향)으로 상대적으로 이동되므로, 전자부품 본체(1)의 단면(2A)에 도포된 도전성 페이스트(4) 중 여분의 페이스트(4A)는 페이스트 제거 부재(6)에 의해 코브웨빙(3A)과 함께 제거된다. 이렇게 하여, 전자부품 본체(1)의 단면(2A)에 도포된 도전성 페이스트(4)는 도 4 중의 파선으로 나타내는 바와 같이 평탄화되어서 막 두께가 균일화된다. 한편, 페이스트 제거 부재는 선재(6)에 한정되지 않고, 후술하는 바와 같이 슬릿 또는 관통 구멍이 형성된 판재(7)이어도 되고, 혹은 슬릿 또는 관통 구멍이 형성되지 않은 판재이어도 된다.
이상과 같이, 제3 공정 및 제4 공정의 실시에 의해, 전자부품 본체(1)의 단면(2A)에 평탄화된 도전성 페이스트(4)와, 전자부품 본체(1)의 측면(2B) 및 모서리부(2C)에서 비교적 두껍게 확보된 도전성 페이스트(4)에 의해, 전자부품 본체(1)의 단부(2)에 도포 형성되는 도전성 페이스트층(4B)의 형상, 막 두께가 확정된다.
1.4. 제5 공정(두 번째 페이스트 제거 공정)
제4 공정 실시 후에 필요에 따라 도 6에 나타내는 제5 공정을 실시해도 된다. 도 6에서는 도 4에 나타내는 제3 방향(C)(X+방향)과는 역방향인 제4 방향(D)(X-방향)으로, 전자부품 본체(1)에 대하여 페이스트 제거 부재(6)를 상대적으로 이동시킨다. 이렇게 하여, 평면에서 봤을 때, 전자부품 본체(1)를 횡단하여 페이스트 제거 부재(6)를 1왕복 이상 상대 이동시킴으로써, 특히 전자부품 본체(1)의 단면(2A)에 도포된 도전성 페이스트층(4B)의 평탄성을 보다 향상시켜도 된다.
2. 제2 실시형태
본 발명의 제2 실시형태는 일렬로 배치되는 복수개의 전자부품 본체(1), 혹은 복수열 복수행으로 배열되는 복수개의 전자부품 본체(1)에 대해, 제1~제4 공정 각각을 동시에 실시한다. 도 7에서는 도 1~도 4에 나타내는 정반(5)의 주면(5A)과 평행한 X-Y평면 내에서, 예를 들면 Y방향(제5 방향)으로 연장되는 1개의 선재(6)가 마련된다. 도시하지 않은 지그에, Y방향을 따라 M(M은 2 이상의 정수)개의 전자부품 본체(1-1~1-M)를 유지한다. 선재(6)를 M개의 전자부품 본체(1)에 대하여 상대적으로 제3 방향(C)으로 이동시켜서 M개의 전자부품 본체(1-1~1-M)에 대해 제3 공정 및 제4 공정을 동시에 실시할 수 있다. 한편, 도 8에서는 도 1~도 4에 나타내는 정반(5)의 주면(5A)과 평행한 X-Y평면 내에서, M×N(N은 2 이상의 정수)개의 전자부품 본체(1-1~1-M×N)가 도시하지 않은 지그에 유지된다. 도 8에 나타내는 페이스트 제거 부재(6)는 예를 들면 Y방향(제5 방향)과 평행하게 N(N은 2 이상의 정수)개의 선재(6-1~6-N)를 가진다. N개의 선재(6-1~6-N)는 예를 들면 프레임 보디(6A)에 지지된다. N개의 선재(6-1~6-N)를 M×N개의 전자부품 본체(1-1~N-M)에 대하여 상대적으로 제3 방향(C)으로 이동시켜서 M×N개의 전자부품 본체(1-1~N-M)에 대해 제3 공정 및 제4 공정을 동시에 실시할 수 있다. 제1 및 제2 공정은 M×N개의 전자부품 본체(1-1~N-M)가 평면에서 봤을 때 N개의 선재(6-1~6-N) 및 프레임 보디(6A)와 간섭하지 않는 도 8에 나타내는 위치에 설정하여 실시된다. 제1 및 제2 공정은 N개의 선재(6-1~6-N)의 상방과 하방 사이에서 M×N개의 전자부품 본체(1-1~N-M)가 상대적으로 왕복 이동하도록 하여 실시된다.
도 9는 도 7의 선재(6) 대신에 슬릿(7-1)을 가지는 판재(7A)를 페이스트 제거 부재(7)로서 사용한 예를 나타낸다. 도 10은 도 8의 N개의 선재(6-1~6-N) 대신에, N개의 슬릿(7-1~7-N)을 가지는 판재(7B)를 페이스트 제거 부재(7)로서 사용한 예를 나타낸다. 도 9 및 도 10에서 페이스트 제거 부재(7)는 판재의 두께방향에서 관통하는 1개의 슬릿(7-1) 또는 N개의 슬릿(7-1~7-N)을 가진다. 슬릿(7-1~7-N) 각각은 Y방향을 따라 배열된 M개의 전자부품 본체(1)가 도포 전후로 통과할 수 있는 크기로 형성된다. 한편, M개의 전자부품 본체(1)를 통과할 수 있는 것이라면, 각 하나의 슬릿을 M개의 관통 구멍으로 변경해도 된다. 예를 들면, 도 10의 N개의 슬릿(7-1~7-N) 대신에, 도 11에 나타내는 바와 같이, M×N개의 관통 구멍(7C1)을 가지는 판재(7C)인 페이스트 제거 부재(7)를 사용해도 된다. 마찬가지로, 도 9의 슬릿(7-1) 대신에, M개의 관통 구멍(7C1)을 사용해도 된다. 한편, 관통 구멍(7C1)의 형상은 전자부품 본체(1)의 단면(2A)과 상사형이어도 되고 비(非)상사형이어도 된다. 이하, 도 10의 페이스트 제거 부재(7)를 사용한 페이스트 도포 방법에 대해 설명한다.
2.1. 제1 공정(도포 공정)
도포 공정이란, 캐리어 플레이트(20)에 유지된 복수개의 전자부품 본체(1) 각각의 단면(2A)을 포함하는 단부(2)(도 1 참조)를, 정반(5)의 표면(5A)에 형성된 도전성 페이스트의 딥층(3)에 침지시켜서 복수개의 전자부품 본체(1) 각각의 단부(2)에 도전성 페이스트를 도포하는 공정이다.
도 12 및 도 13은 도포 공정을 나타낸다. 도포 공정 전에는 도 12에 나타내는 바와 같이, 복수개의 전자부품 본체(1)를 지지한 캐리어 플레이트(20)는 페이스트 제거 부재(7B) 및 정반(5)의 상방에 위치한다. 캐리어 플레이트(20)는 도 12에 나타내는 위치로부터 정반(5)을 향해 제1 방향(A)(Z-방향)으로 상대적으로 하강 이동한다.
상대적인 수직 이동에 의해, 캐리어 플레이트(20)에 지지된 복수개의 전자부품 본체(1)는 대응하는 슬릿(7-k)을 통과한다. 도 13은 슬릿(7-k)을 추가한 전자부품 본체(1)의 단부(2)가, 정반(5) 상에 형성된 페이스트재의 딥층(3)과 접촉한 도포 상태를 나타낸다.
2.2. 제2 공정(도포 후의 퇴피 공정)
그 후, 캐리어 플레이트(20)가 정반(5)에 대하여 상대적으로 제2 방향(Z+방향)으로 상승 이동함으로써, 도 14에 나타내는 바와 같이, 캐리어 플레이트(20)에 지지된 복수개의 전자부품 본체(1)는 단부(2)에 도포된 도전성 페이스트(4)와 함께, 대응하는 슬릿(7-k)을 재통과한다. 이 제2 공정의 종료 시에는 전자부품 본체(1)의 단부(2)에 도포된 도전성 페이스트(4)는 딥층(3)과 연결됨으로써 도 5(A) 또는 도 5(B)에 나타내는 코브웨빙(3A)이 되는 페이스트 재료를 포함하는 여분의 페이스트 재료(4A)를 포함한다. 도포 공정 후에 실시되는 페이스트 제거 공정은 도포된 도전성 페이스트(4) 중의 여분의 페이스트재(4A)가 제거되면서, 코브웨빙(3A)과 분리된 도전성 페이스트층(4B)을 형성하기 위해 실시된다.
2.3. 제3 공정 및 제4 공정(페이스트 절단·제거 공정)
도 15는 제3 공정 및 제4 공정을 나타내고, 도 16은 도 15의 부분 확대도이다. 페이스트 제거 공정은 전자부품 본체(1)의 단부(2)에 도포된 도전성 페이스트(4)가 코브웨빙(3A)을 통해 딥층(3)과 연결된 상태일 때에 개시된다. 제3 공정 및 제4 공정은 페이스트 제거 부재(7)를 캐리어 플레이트(20)에 대하여 상대적으로 제3 방향(C)(X-방향)으로 수평 이동시킴으로써 실시된다. 도 15 및 도 16은 슬릿(7-k)을 재통과한 전자부품 본체(1)를 상대적으로 왼쪽으로 수평 이동시킨 상태를 나타낸다. 이때, 도전성 페이스트(4)의 바닥면은 판재(7B)의 윗면(7B1)에 고르게 된다. 판재(7B)의 윗면(7B1)보다도 하방으로 늘어뜨려진 여분의 페이스트재(4A)는 슬릿(7-k)의 제1 에지(7B2)로 긁어내진다. 긁어내진 여분의 페이스트재(4A)는 슬릿(7-k)을 통해 정반(5) 상의 딥층(3)으로 낙하한다. 따라서, 여분의 페이스트재(4A)는 사용을 마친 딥층(3)과 함께 회수할 수 있다.
이상의 제3 공정 및 제4 공정의 실시에 의해, 전자부품 본체(1)의 단부(2)에 도포된 도전성 페이스트층(4B)은 판(210)의 윗면(3B1)에 고르게 됨과 함께, 여분의 페이스트 재료(4A)가 슬릿(7-k)의 제1 에지(7B2)로 긁어내짐으로써, 단면(2A)에 도포된 도전성 페이스트(4)가 정형된 도전성 페이스트층(4B)이 된다. 이 도전성 페이스트층(4B)은 전자부품 본체(1)의 측면(2B) 및 모서리부(2C)에서 비교적 두껍게 확보되는 것은 상술한 바와 같다.
2.4. 제5 공정(두 번째 페이스트 제거 공정)
제4 공정 실시 후에 도 6과 마찬가지로 하여 제5 공정을 실시해도 된다. 도 16에서는 제3 공정 및 제4 공정에서의 상대적 이동 방향인 제3 방향(C)(X-방향)과는 역방향인 제4 방향(D)(X+방향)으로, 전자부품 본체(1)를 페이스트 제거 부재(6)에 대하여 상대적으로 이동시킨다. 여기서, 슬릿(7-k)을 구획하는 윤곽 에지에는 제1 에지(7B2)와 대향하는 제2 에지(7B3)가 포함된다. 제4 공정은 제2 에지(7B3)가 도전성 페이스트층(4B)의 아랫면과 접촉하여, 도전성 페이스트층(4B)을 더 정형할 수 있다. 그로써, 특히 전자부품 본체(1)의 단면(2A)에 도포된 도전성 페이스트층(4B)의 평탄성을 보다 향상시킬 수 있다.
3. 전자부품의 제조 장치
도 17은 본 실시형태의 실시에 사용되는 제조 장치(10)를 나타내고, 도 18은 제어계 블록도를 나타낸다. 이 제조 장치(10)는 캐리어 플레이트(지그)(20)와, 이동 기구(50)와, 정반(5)과, 도 4, 도 7, 도 8~도 10 중 어느 하나의 페이스트 제거 부재(6, 7)를 가진다. 도 17에서는 직교 3축방향을 X, Y, Z로 한다. 한편, 도 17은 제1~제4 공정 종료 후의 전자부품 본체(1)에 도전성 페이스트층(4B)이 형성된 상태를 나타낸다.
복수개의 전자부품 본체(1)를 아래로 늘어뜨려 유지하는 캐리어 플레이트(지그)(20)는 복수개의 전자부품 본체(1)를 유지한다. 캐리어 플레이트(20)는 지그 고정반(30)에 탈착이 자유롭게 지지된다. 지그 고정반(30)의 상방에는 기반(基盤)(40)이 고정되고, 캐리어 플레이트(20)의 하방에는 정반(5)이 배치된다. 또한, 본 실시형태에서는 캐리어 플레이트(20)와 정반(5) 사이에, 고정 또는 가동(可動)의 페이스트 제거 부재(6(7))가 배치된다. 본 실시형태에서는 페이스트 제거 부재(6(7))와 정반(5)은 고정이며, 지그 고정반(30)이 가동이다. 이와는 달리, 지그 고정반(30)을 고정하고, 페이스트 제거 부재(6(7))와 정반(5)을 가동으로 해도 된다. 또한, 페이스트 제거 부재(6(7))와 정반(5)의 거리는 조정 가능한 것이 바람직하다.
정반(5)에는, 스퀴지(8A) 및 블레이드(8B)를 구비한 스퀴지 유닛(8)이 마련된다. 스퀴지 유닛(8)은 정반(5) 위를 이동한다. 스퀴지 유닛(8)은 블레이드(8B)를 이동시킴으로써, 정반(5)의 표면(5A)에 도전성 페이스트(3B)에 의한 높이(H)의 딥층(3)을 형성할 수 있다. 스퀴지 유닛(8)은 스퀴지(8A)를 이동시킴으로써, 정반(5)의 표면(5A)으로부터 딥층(3)을 긁어내어 회수할 수 있다.
기반(40)에는 지그 고정반(30)을 이동시키는 이동 기구(50)가 마련된다. 여기서, 이동 기구(50)는 X축 구동부(60), Y축 구동부(70) 및 Z축 구동부(80)를 포함할 수 있다. 한편, 본 실시형태에서는 지그 고정반(30), 캐리어 플레이트(20) 및 복수개의 전자부품 본체(1)는 이동 기구(50)에 의해, 정반(5) 및 페이스트 제거 부재(6(7))에 대하여 상대적으로 Z축방향으로 이동됨과 함께, 정반(5)의 주면(5A)에 평행한 X-Y평면을 따라 이동이 가능하게 된다. 이동 기구(50)에 의해, 상술한 제1 공정, 제2 공정, 제3 공정 및 제4 공정을 실시할 수 있고, 필요에 따라 제5 공정도 실시할 수 있다. 이동 기구(50)는 Z축 방향으로의 상대적 이동이 가능한 제1 이동 기구와, X-Y평면 상에서의 상대적 이동이 가능한 제2 이동 기구를 포함한다.
X축 구동부(60)는 X축 가이드(62)를 따라 기반(40)에 대하여 X축방향으로 이동이 가능한 X테이블로 구성할 수 있다. Y축 구동부(70)는 Y축 가이드(72)를 따라 X축 구동부(60)에 대하여 Y축방향으로 이동이 가능한 Y테이블로 구성할 수 있다. Z축 구동부(80)는 예를 들면 Y축 구동부(70)에 고정되고, Z축(82)을 Z축방향으로 이동할 수 있다. 지그 고정반(30)은 Z축(82)에 고정된다. 한편, 도 17에서는 X, Y, Z축의 구동원인 예를 들면 모터 및 그 구동력 전달 기구의 도시는 생략되었다.
도 18에 나타내는 바와 같이, 제조 장치(10)는 X축 구동부(60), Y축 구동부(70) 및 Z축 구동부(80)를 제어하는 제어부(90)를 가진다. 제어부(90)는 키보드 등의 조작 입력부(92)에 접속된다. 제어부(90)는 기억부(91)를 포함하고, 기억부(91)에는 조작 입력부(92)를 통해 입력된 조작 정보나, 미리 등록된 프로그램 등이 기억된다. 제어부(90)는 기억부(91)에 기억된 데이터나 프로그램에 따라, X축 구동부(60), Y축 구동부(70) 및 Z축 구동부(80)를 제어한다.
4. 전자부품
도 19는 상술한 제조 방법에 의해 제조된 전자부품(1A)을 나타내고, 도 20은 전자부품 본체(1)에 형성된 전극(4B)의 절단면을 나타낸다. 여기서, 본 발명이 적용되는 전자부품(1A)의 크기에 특별히 제약은 없는데, 다운사이징에 따라 초소형화된 전자부품(1A)에 알맞다. 초소형 전자부품(1A)으로는 도 19에 나타내는, 예를 들면 직사각형(정방형 또는 장방형) 절단면의 한 변의 최대 길이를 L1로 하고, 직사각형 절단면과 직교하는 방향의 길이를 L2로 했을 때, L1=500㎛ 이하이면서 L2=1000㎛ 이하이다. 바람직하게는 L1=300㎛ 이하이면서 L2=600㎛ 이하, 더 바람직하게는 L1=200㎛ 이하이면서 L2=400㎛ 이하, 더 바람직하게는 L1=125㎛ 이하이면서 L2=250㎛ 이하이다. 한편, 여기서 말하는 직사각형이란, 두 변이 교차하는 코너가 엄밀하게 90°인 것 외에, 코너가 만곡 또는 모따기된 대략 직사각형도 포함하는 것으로 한다. 한편, 본 발명은 직사각형 절단면 이외의 전자부품(1A)에도 적용할 수 있는 것은 말할 필요도 없다.
4.1. 전극의 막 두께
도 20에서 본 실시형태에 따르면, 제3 공정 및 제4 공정의 실시에 의해 단면(2A)에 형성된 전극(4B)의 두께(T1)를 실질적으로 균일하게 할 수 있다. 또한, 제3 공정 및 제4 공정의 실시에 의해, 측면(2B)의 막 두께(T2)도 충분히 확보할 수 있다. 예를 들면, 두께(T1 및 T2) 모두에 예를 들면 40㎛ 이상이 확보되고, 종래는 T1의 절반 정도이었던 막 두께(T2)를 배증시킬 수 있다. 나아가, 제3 공정 및 제4 공정의 실시에 의해, 모서리부(2C)의 전극(4B)의 막 두께(T3)도 종래 10㎛ 정도이었던 것을 예를 들면 20㎛로 배증시킬 수 있다. 이들 막 두께(T1~T3)는 종래의 블롯 공정 후의 막 두께와 명확히 구별된다.
5. 제3 실시형태
도 21은 본 발명의 제3 실시형태에 의해 제조되는 전자부품(100)을 나타낸다. 전자부품(100)은 예를 들면 칩 3단자 콘덴서이다. 전자부품(100)은 전자부품 본체(101)의 긴 쪽 방향(X1)의 양 단부에 마련된 2단자의 관통 전극(102A, 102B)과, 전자부품 본체(101)의 짧은 쪽 방향(Y1)의 양 단부에 마련된 2개의 그라운드 전극(103)을 가진다.
칩 3단자 콘덴서(100)는 도 22에 나타내는 바와 같이, 3단자(102A, 102B, 103)가 기판(110)의 도전 패턴 상에 솔더(112)에 의해 접속되어서 실장된다. 그때, 관통 전극(102A, 102B)과, 그라운드 전극(103)의 두께에 도 22에 나타내는 바와 같은 차(D)가 생기면, 접속 불량이 된다. 도 22의 예에서는 그라운드 전극(103)이 두께가 얇기 때문에 기판(110)과 접속되지 않는다. 따라서, 도 22에 나타내는 차(D)를 해소할 필요가 있다.
여기서, 관통 전극(102A, 102B)은 도 2에 나타내는 도포 공정에 의해 형성되는 것에 반해, 그라운드 전극(103)은 예를 들면 도 23~도 26에 나타내는 요판인쇄에 의해, 전자부품 본체(101)의 짧은 쪽 방향(Y1)의 단부에 국소적으로 형성된다. 우선, 도 23(A)(B)에 나타내는 제1 공정에서는 딥층 형성부, 예를 들면 고무판(120)의 주면(121)에 파내서 마련된 홈(122)에 페이스트의 딥층(130)이 형성된다. 다음으로, 도 24(A)(B)에 나타내는 제2 공정에서는 예를 들면 도 17에 나타내는 지그(20)에 유지된 전자부품 본체(101)가 고무판(120)에 대하여 상대적으로 이동되어서 전자부품 본체(101)가 고무판(120)을 압축 변형시킴으로써, 홈(122) 안의 딥층(130)에 전자부품 본체(101)가 국소적으로 침지된다. 그 후, 도 25(A)(B)에 나타내는 제3 공정에서는 도 17에 나타내는 지그(20)에 유지된 전자부품 본체(101)가 고무판(120)에 대하여 상대적으로 이동되어서 전자부품 본체(101)와 고무판(120)의 접촉이 해제된다. 그로써, 도 21에 나타내는 바와 같이 전자부품 본체(101)의 짧은 쪽 방향(Y1)의 양 단부에서 그라운드 전극(103)이 국소적으로 형성된다.
종래, 도 22에 나타내는 관통 전극(102A, 102B)은 도 20을 이용하여 상술한 바와 같이 코너부(2C)의 막 두께(Т3)가 얇았으므로, 도 2에 나타내는 도포 공정을 2회 또는 3회 실시하는 2회 도포 또는 3회 도포에 의해, 코너부(2C)의 막 두께(Т3)를 확보하도록 했었다. 그러면, 도 20에 나타내는 측면(2B)의 막 두께(Т2)가 과도하게 두꺼워져 버려, 도 22에 나타내는 차(D)가 발생하는 경우가 있었다.
본 발명의 제3 실시형태에서는 도 21에 나타내는 관통 전극(102A, 102B)을 형성할 때에, 예를 들면 도 1~도 4에 나타내는 제1 실시형태의 도포 방법을 적용한다. 그로써, 도 20을 이용하여 설명한 바와 같이, 2회 도포 또는 3회 도포를 반드시 실시하지 않아도 코너부(2C)의 막 두께(Т3)를 확보할 수 있다. 그 때문에, 도 22에 나타내는 차(D)를 해소할 수 있다. 한편, 본 발명은 2회 도포 또는 3회 도포를 배제하는 것은 아니다. 필요에 따라 2회 도포 또는 3회 도포하는 경우에는 최종적인 도포 공정을 도 1~도 4에 나타내는 바와 같이 하여 실시하면 된다.
또한, 본 발명은 도 19~도 21에 나타내는 것에 한정되지 않고 다양한 전자부품의 제조에 적용할 수 있고, 페이스트층이 형성되는 전자부품 본체의 단부란, 예를 들면 도 21에 나타내는 바와 같이 전자부품 본체(101)의 긴 쪽 방향(X1)의 단부이어도 되고 전자부품 본체(101)의 짧은 쪽 방향(Y1)의 단부이어도 된다.
한편, 상기한 바와 같이 본 실시형태에 대해 상세하게 설명했는데, 본 발명의 신규사항 및 효과로부터 실체적으로 일탈하지 않는 많은 변형이 가능한 것은 당업자에게는 용이하게 이해될 수 있을 것이다. 따라서, 이와 같은 변형예는 모두 본 발명의 범위에 포함되는 것으로 한다. 예를 들면, 명세서 또는 도면에서 적어도 한 번, 보다 넓은 의미 또는 동일한 의미의 다른 용어와 함께 기재된 용어는 명세서 또는 도면의 어떠한 부분에서도 그 다른 용어로 치환할 수 있다. 또한 본 실시형태 및 변형예의 모든 조합도 본 발명의 범위에 포함된다. 예를 들면, 페이스트 제거 부재(6, 7)는 반복하여 이용되기 때문에 온라인 또는 오프라인에서 기체 또는 액체의 제트류의 분사 등에 의해, 그것에 더하거나 또는 그것 대신에, 페이스트 제거 부재(6, 7)를 진동시킴으로써, 부착된 페이스트재를 이탈시켜서 세정하는 클리닝 공정을 실시해도 된다.
1: 전자부품 본체
1A: 전자부품
2: 단부
2A: 단면
2B: 측면
2C: 코너부
3: 딥층
3A: 코브웨빙
4: 도전성 페이스트
4A: 여분의 페이스트
4B: 도전성 페이스트층(전극)
5: 딥층 형성부(정반)
5A: 주면
6, 6-1~6-N: 페이스트 제거 부재(선재)
6A: 프레임 보디
7, 7A, 7B, 7C: 페이스트 제거 부재(판재)
7C1: 관통 구멍
7-1~7-N: 슬릿
8: 스퀴지 유닛
10: 제조 장치
20: 지그
30: 지그 고정반
20: 지그(캐리어 플레이트)
30: 지그 고정반
40: 기반
50: 이동 기구
60, 70: 수평 구동부
80: 수직 구동부
90: 제어부
91: 기억부
92: 조작 입력부
100: 전자부품(칩 3단자 콘덴서)
101: 전자부품 본체
102A, 102B: 관통 전극
103: 그라운드 전극
110: 기판
112: 솔더
120: 딥층 형성부(고무판)
121: 주면
122: 홈
130: 딥층
A(Z- 또는 Z+): 제1 방향
B(Z+ 또는 Z-): 제2 방향
C(X+ 또는 X-): 제3 방향
D(X- 또는 X+): 제4 방향
Y: 제5 방향

Claims (14)

  1. 전자부품 본체를 도전성 페이스트의 딥층에 대하여 상대적으로 제1 방향으로 이동시켜서 상기 전자부품 본체의 단부(端部)를 상기 딥층에 침지시키는 제1 공정과,
    상기 전자부품 본체를 상기 딥층에 대하여 상대적으로 상기 제1 방향과는 역방향인 제2 방향으로 이동시켜서 상기 전자부품 본체의 상기 단부를 상기 딥층으로부터 떼어 놓는 제2 공정과,
    상기 전자부품 본체의 상기 단부에 도포된 상기 도전성 페이스트와 상기 딥층의 연결을, 상기 전자부품 본체의 상기 단부가 상기 딥층으로부터 떼어 놓아짐으로써 자연스럽게 절단되기 전에, 고체 또는 유체인 절단 수단과의 접촉에 의해 강제적으로 절단하는 제3 공정과,
    상기 제3 공정 이후에, 상기 전자부품 본체의 상기 단부에 도포된 상기 도전성 페이스트 중 여분의 페이스트재를 제거하는 제4 공정을 가지는 것을 특징으로 하는 전자부품의 제조 방법.
  2. 제1항에 있어서,
    상기 절단 수단으로서 페이스트 제거 부재를 사용하고,
    상기 전자부품 본체의 상기 단부에 도포된 상기 도전성 페이스트가 상기 딥층과 연결된 상태에 있을 때에, 상기 전자부품 본체를 상기 페이스트 제거 부재에 대하여 상대적으로 상기 전자부품 본체의 상기 단부의 단면(端面)과 평행한 제3 방향으로 이동시킴으로써, 상기 제3 공정 및 상기 제4 공정이 동시에 실시되어서 상기 여분의 페이스트 및 상기 딥층으로부터 분리된 도전성 페이스트층을 상기 전자부품 본체의 상기 단부에 형성하는 것을 특징으로 하는 전자부품의 제조 방법.
  3. 제2항에 있어서,
    상기 페이스트 제거 부재는 선재(線材), 제1 판재(板材)의 에지(edge), 또는 두께방향에서 관통 구멍이 형성된 제2 판재의 상기 관통 구멍의 에지를 상기 여분의 페이스트에 접촉시키는 것을 특징으로 하는 전자부품의 제조 방법.
  4. 제2항에 있어서,
    상기 전자부품 본체를 상기 페이스트 제거 부재에 대하여 상대적으로 상기 제3 방향과는 역방향인 제4 방향으로 이동시켜서 상기 페이스트 제거 부재에 의해 상기 도전성 페이스트층의 일부의 페이스트를 제거하여, 상기 도전성 페이스트층을 정형하는 제5 공정을 더 가지는 것을 특징으로 하는 전자부품의 제조 방법.
  5. 제2항 또는 제4항에 있어서,
    상기 제1 공정 및 상기 제2 공정 각각은 상기 전자부품 본체를 포함하는 복수개의 전자부품 본체를 유지하는 지그(jig)를 상기 딥층에 대하여 상대적으로 상기 제1 방향 및 상기 제2 방향 중 어느 한쪽으로 이동시키는 공정을 포함하고,
    상기 제3 공정 및 상기 제4 공정은 상기 지그를 상기 페이스트 제거 부재에 대하여 상대적으로, 상기 제3 방향으로 이동시키는 공정을 포함하는 것을 특징으로 하는 전자부품의 제조 방법.
  6. 제5항에 있어서,
    상기 지그는 상기 전자부품 본체의 상기 단면과 평행한 면 내에서 상기 제3 방향과 교차하는 제5 방향을 따라 M(M은 2 이상의 정수)개의 상기 전자부품 본체를 유지하고,
    상기 제1 공정~상기 제4 공정 각각은 상기 M개의 전자부품 본체에 대하여 동시에 실시되는 것을 특징으로 하는 전자부품의 제조 방법.
  7. 제6항에 있어서,
    상기 페이스트 제거 부재는 상기 전자부품 본체의 상기 단면과 평행한 판재와, 상기 판재의 두께방향에서 관통하여 형성된 슬릿을 포함하고, 상기 슬릿은 상기 제5 방향을 따라 연장되며,
    상기 제1 공정 및 상기 제2 공정 각각은 상기 M개의 전자부품 본체의 상기 단부를, 상기 슬릿을 통해 상기 판재의 상방과 하방 사이에서 상대적으로 이동시키는 공정을 포함하고,
    상기 제3 공정 및 상기 제4 공정은 상기 M개의 전자부품 본체의 상기 단부로부터 상기 여분의 페이스트를 상기 슬릿의 제1 에지에 의해 동시에 제거하는 공정을 포함하는 것을 특징으로 하는 전자부품의 제조 방법.
  8. 제4항에 종속되는 제7항에 있어서,
    상기 제5 공정은 상기 도전성 페이스트층의 상기 일부의 페이스트를 상기 슬릿의 제2 에지로 제거하는 것을 특징으로 하는 전자부품의 제조 방법.
  9. 제6항에 있어서,
    상기 페이스트 제거 부재는 상기 제5 방향을 따라 연장되는 선재 또는 판재를 포함하고,
    상기 제1 공정 및 상기 제2 공정 각각은 상기 M개의 전자부품 본체의 상기 단부를, 상기 선재 또는 상기 판재의 높이 위치에 대한 상방과 하방 사이에서 상대적으로 이동시키는 공정을 포함하며,
    상기 제3 공정 및 상기 제4 공정은 상기 M개의 전자부품 본체의 상기 단부로부터 상기 여분의 페이스트를 상기 선재 또는 상기 판재의 에지에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 전자부품의 제조 방법.
  10. 제6항에 있어서,
    상기 지그는 상기 제3 방향을 따라 N(N은 2 이상의 정수)개의 상기 전자부품 본체를 유지하고,
    상기 제1 공정~상기 제4 공정 각각은 M×N개의 전자부품 본체에 대하여 동시에 실시되는 것을 특징으로 하는 전자부품의 제조 방법.
  11. 제10항에 있어서,
    상기 페이스트 제거 부재는 상기 M×N개의 전자부품 본체의 상기 단면과 평행한 판재와, 상기 판재의 두께방향에서 관통하여 형성된 N개의 슬릿을 포함하고, 상기 N개의 슬릿은 상기 제5 방향을 따라 평행하게 연장되면서 상기 제3 방향에서 간격을 두고 마련되며,
    상기 제1 공정 및 상기 제2 공정은 상기 M×N개의 전자부품 본체의 상기 단부를, 상기 N개의 슬릿을 통해 상기 판재의 상방과 하방 사이에서 상대적으로 이동시키는 공정을 포함하고,
    상기 제3 공정 및 상기 제4 공정은 상기 M×N개의 전자부품 본체의 상기 단부로부터 상기 여분의 페이스트를 상기 N개의 슬릿의 제1 에지에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 전자부품의 제조 방법.
  12. 제4항에 종속되는 제11항에 있어서,
    상기 제5 공정은 상기 도전성 페이스트층의 상기 일부의 페이스트를 상기 N개의 슬릿의 제2 에지에 의해 제거하는 것을 특징으로 하는 전자부품의 제조 방법.
  13. 제10항에 있어서,
    상기 페이스트 제거 부재는 상기 제5 방향을 따라 연장되고, 상기 제3 방향에서 간격을 두고 마련된 N개의 선재 또는 N개의 판재를 포함하며,
    상기 제1 공정 및 상기 제2 공정 각각은 상기 M×N개의 전자부품 본체의 상기 단부를, 상기 N개의 선재 또는 상기 N개의 판재의 동일 높이 위치에 대한 상방과 하방 사이에서 상대적으로 이동시키는 공정을 포함하고,
    상기 제3 공정 및 상기 제4 공정은 상기 M×N개의 전자부품 본체의 상기 단부로부터 상기 여분의 페이스트를 상기 N개의 선재 또는 상기 N개의 판재의 에지에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 전자부품의 제조 방법.
  14. 복수개의 전자부품 본체 각각의 단부(端部)에 전극을 형성하는 전자부품의 제조 장치에 있어서,
    도전성 페이스트의 딥층이 도포 형성되는 딥층 형성부와,
    상기 복수개의 전자부품 본체 각각의 상기 단부가 상기 딥층과 대향하도록, 상기 복수개의 전자부품 본체를 유지하는 지그(jig)와,
    상기 복수개의 전자부품 본체 각각의 상기 단부에 도포된 상기 도전성 페이스트로부터 여분의 페이스트를 제거하는 페이스트 제거 부재와,
    상기 지그를 상기 딥층 형성부에 대하여 상대적으로 상기 딥층 형성부의 주면(主面)의 법선방향을 따라 이동시키는 제1 이동 기구와,
    상기 지그를 상기 페이스트 제거 부재에 대하여 상대적으로 상기 딥층 형성부의 상기 주면과 평행한 방향을 따라 이동시키는 제2 이동 기구를 가지며,
    상기 제1 이동 기구는 상기 지그를 상기 딥층 형성부에 대하여 상대적으로 상기 법선방향을 따른 제1 방향으로 이동시켜서 상기 복수개의 전자부품 본체 각각의 상기 단부를 상기 딥층에 침지시키고, 그 후, 상기 지그를 상기 딥층 형성부에 대하여 상대적으로 상기 제1 방향과는 역방향인 제2 방향으로 이동시켜서 상기 전자부품 본체의 상기 단부를 상기 딥층으로부터 떼어 놓고,
    상기 제2 이동 기구는 상기 복수개의 전자부품 본체 각각의 상기 단부에 도포된 상기 도전성 페이스트가 상기 딥층과 연결된 상태에 있을 때에, 상기 지그를 상기 페이스트 제거 부재에 대하여 상대적으로 상기 딥층 형성부의 상기 주면과 평행한 제3 방향으로 이동시켜서 상기 여분의 페이스트 및 상기 딥층으로부터 분리된 도전성 페이스트층을 상기 전자부품 본체의 상기 단부에 형성하는 것을 특징으로 하는 전자부품의 제조 장치.
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