KR20220134843A - 표시 장치 - Google Patents

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KR20220134843A KR1020210039853A KR20210039853A KR20220134843A KR 20220134843 A KR20220134843 A KR 20220134843A KR 1020210039853 A KR1020210039853 A KR 1020210039853A KR 20210039853 A KR20210039853 A KR 20210039853A KR 20220134843 A KR20220134843 A KR 20220134843A
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light
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light emitting
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이백희
김범진
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 복수의 화소를 포함하는 표시 치로서, 기판, 상기 각 화소마다 구비되고, 상기 기판 상에서 서로 이격 배치된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 사이에 배치된 복수의 발광 소자, 상기 복수의 발광 소자 상에 배치된 파장 제어층, 및 상기 복수의 발광 소자와 상기 파장 제어층 사이에 배치되며, 광 산란 입자를 포함하는 산란층을 포함하되, 상기 산란층은 상기 각 화소마다 서로 이격되어 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 파장 제어층과 복수의 발광 소자 사이에 산란층을 배치함으로써 파장 제어층으로 입사하는 광의 휘도 균일도를 개선할 수 있다. 따라서, 파장 제어층의 면적 당 광량이 감소하여 상기 광이 가지는 열에너지에 의해 파장 제어층의 손상을 방지하고, 표시 품질이 향상된 표시 장치를 제공할 수 있다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않으며, 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 화소를 포함하며, 기판, 상기 각 화소마다 구비되고, 상기 기판 상에서 서로 이격 배치된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 사이에 배치된 복수의 발광 소자, 상기 복수의 발광 소자 상에 배치된 파장 제어층, 및 상기 복수의 발광 소자와 상기 파장 제어층 사이에 배치되며, 광 산란 입자를 포함하는 산란층을 포함하되, 상기 산란층은 상기 각 화소마다 서로 이격되어 배치된다.
상기 기판 상에서 상기 각 화소의 경계를 따라 배치되는 뱅크를 더 포함하되, 상기 뱅크는 상기 제1 전극 및 상기 제2 전극의 일부를 노출하고, 상기 복수의 발광 소자는 상기 뱅크가 노출하는 제1 전극 및 상기 제2 전극 사이에 배치될 수 있다.
상기 산란층은 상기 뱅크가 구획하는 공간의 적어도 일부를 충진할 수 있다.
상기 파장 제어층은 상기 뱅크가 구획하는 공간에 배치될 수 있다.
상기 산란층은 상기 복수의 발광 소자 및 상기 파장 제어층과 중첩하고, 상기 뱅크의 측면과 접할 수 있다.
상기 뱅크는 하부 뱅크, 및 상기 하부 뱅크 상에서 상기 하부 뱅크와 중첩 배치된 상부 뱅크를 포함하고, 상기 산란층은 상기 하부 뱅크가 구획하는 영역에 배치되고, 상기 파장 제어층은 상기 상부 뱅크가 구획하는 영역에 배치될 수 있다.
상기 복수의 화소는 제1 색을 나타내는 제1 화소 및 제2 색을 나타내는 제2 화소를 포함하고, 상기 파장 제어층은 상기 제1 화소에 배치되고 제3 색의 광을 상기 제1 색의 광으로 변환하는 제1 파장 변환 패턴, 및 상기 제2 화소에 배치되고 상기 제3 색의 광을 상기 제2 색의 광으로 변환하는 제2 파장 변환 패턴을 포함할 수 있다.
상기 산란층은, 상기 제1 파장 변환 패턴과 상기 복수의 발광 소자 사이에 배치되는 제1 산란층, 및 상기 제2 파장 변환 패턴과 상기 복수의 발광 소자 사이에 배치되는 제2 산란층을 포함할 수 있다.
상기 분산층은 바인더층을 더 포함하며, 상기 광 산란 입자는 상기 바인더층에 분산될 수 있다.
상기 광 산란 입자는 산산화 티타늄(TiO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO), 산화 주석(SnO2), 실리카(Silica) 또는 황산바륨(BaSO4) 중 적어도 하나의 무기 입자를 포함하거나 폴리스티렌(Polystyrene) 또는 폴리메타크릴산메칠(Polymethyl methacrylate, PMMA) 중 적어도 하나의 고분자 입자를 포함할 수 있다.
상기 복수의 발광 소자 상에 배치되는 접촉 전극을 더 포함하되, 상기 접촉 전극은, 상기 제1 전극 및 상기 복수의 발광 소자의 일 단부를 전기적으로 연결하는 제1 접촉 전극, 및 상기 제2 전극 및 상기 복수의 발광 소자의 타 단부를 전기적으로 연결하는 제2 접촉 전극을 포함할 수 있다.
상기 산란층은 상기 접촉 전극 상에 배치될 수 있다.
상기 파장 제어층과 상기 산란층 사이에 개재되는 제1 캡핑층을 더 포함할 수 있다.
상기 파장 제어층 상에 배치되는 제2 캡핑층을 더 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 출광 영역과 차광 영역을 포함하는 기판, 적어도 일부 영역이 상기 출광 영역에 위치하며, 서로 이격 배치된 제1 전극 및 제2 전극, 상기 출광 영역에 위치하고, 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자, 상기 출광 영역에 위치하고, 상기 발광 소자 상에 배치된 파장 제어층, 및 상기 출광 영역에 위치하고, 상기 파장 제어층과 상기 발광 소자 사이에 배치되는 산란층을 포함하되, 상기 산란층은 바인더층 및 상기 바인더층에 분산된 광 산란 입자를 포함한다.
상기 기판 상에서 상기 차광 영역에 배치되는 뱅크를 더 포함하되, 상기 뱅크는 상기 출광 영역과 차광 영역을 정의할 수 있다.
상기 파장 제어층 및 상기 산란층은 상기 뱅크와 상기 기판의 두께 방향으로 비중첩할 수 있다.
상기 산란층은 상기 뱅크의 측면과 접할 수 있다.
상기 파장 제어층은 상기 산란층과 상기 기판의 두께 방향으로 중첩할 수 있다.
상기 파장 제어층을 향하는 상기 산란층의 일면은 평탄한 표면을 가질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 복수의 발광 소자와 파장 제어층 사이에 광 산란 입자를 포함하는 산란층을 배치할 수 있다. 상기 산란층은 점광원인 복수의 발광 소자로부터 방출된 광을 산란시켜 면광원이 되도록 유도할 수 있다. 따라서, 상기 복수의 발광 소자로부터 방출되어 파장 제어층으로 입사하는 광을 분산시켜, 광이 입사하는 파장 제어층의 면적을 넓히고 파장 제어층에 입사하는 광의 분포를 균일하게 조절할 수 있다. 한편, 복수의 발광 소자로부터 방출된 광이 입사하는 파장 제어층의 면적이 증가하는 경우, 파장 제어층의 평면 면적 당 입사하는 광량이 감소될 수 있다. 따라서, 파장 제어층으로 입사하는 광의 분포가 균일하고 입사 면적이 증가하므로 파장 제어층으로 입사하는 광이 가지는 열에너지에 의해 파장 제어층이 손상되는 것을 방지할 수 있다. 따라서 표식 장치의 표시 품질이 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 단면도이다.
도 4는 일 실시예에 따른 발광 소자층의 평면 배치도이다.
도 5는 도 3의 표시 장치에 포함된 제1 서브 화소의 제1 출광 영역의 일 예를 나타낸 단면도이다.
도 6은 일 실시예에 따른 표시 장치의 발광 소자로부터 방출된 광의 경로를 설명하기 위한 단면도이다.
도 7은 일 실시예에 따른 발광 소자의 개략 사시도이다.
도 8은 도 5의 Q 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 9는 도 5의 Q 영역을 확대한 다른 예를 나타낸 확대 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 시야각에 따른 광의 세기를 도시한 그래프이다.
도 11은 다른 실시예에 따른 표시 장치의 단면도이다.
도 12는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 13은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 14는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 16은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 17은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 18은 또 다른 실시예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2), 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향을 나타낸다.
표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 평면 형상은 예시된 것에 제한되지 않고, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제3 방향(DR3)의 일측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제3 방향(DR3) 일측으로 표시 방향을 나타내고, "상면"은 제3 방향(DR3) 일측을 향하는 표면을 나타낸다. 또한, "하부"는 제3 방향(DR3) 타측으로 표시 방향의 반대 방향을 나타내고, 하면은 제3 방향(DR3) 타측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"는 제1 방향(DR1) 일측, "좌측"는 제1 방향(DR1) 타측, "상측"은 제2 방향(DR2) 일측, "하측"은 제2 방향(DR2) 타측을 나타낸다.
표시 장치(10)는 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 다만, 이에 제한되지 않고 각 화소(PX)의 형상은 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.
표시 영역(DA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 전부 또는 부분적으로 둘러쌀 수 있다. 예시적인 실시예에서, 표시 영역(DA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 비표시 영역(NDA)에는 표시 장치(10)에 포함되는 배선들, 회로 구동부들, 또는 외부 장치가 실장되는 패드부가 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 3은 일 실시예에 따른 표시 장치의 단면도이다.
도 1 내지 도 3을 참조하면, 상술한 바와 같이 표시 장치(10)의 표시 영역(DA)은 복수의 행과 열을 따라 배열된 복수의 화소(PX)를 포함한다. 화소(PX)는 표시를 위한 반복되는 최소 단위를 의미한다.
풀 컬러를 디스플레이하기 위해 각 화소(PX)는 서로 다른 색을 방출하는 복수의 서브 화소(PXn, n은 1 내지 3의 자연수)를 포함할 수 있다. 예를 들어, 각 화소(PX)는 제1 색의 광 방출을 담당하는 제1 서브 화소(PX1), 제2 색의 광 방출을 담당하는 제2 서브 화소(PX2) 및 제3 색 광 방출을 담당하는 제3 서브 화소(PX3)를 포함할 수 있다. 예를 들어, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 한편, 도면에서는 일 화소(PX)가 3개의 서브 화소(PXn)를 포함하는 것을 예시하였으나, 이에 제한되지 않는다. 예를 들어, 일 화소(PX)는 더 많은 수의 서브 화소(PXn)를 포함할 수도 있다.
복수의 서브 화소(PXn) 각각은 출광 영역(EMA) 및 그 주변의 차광 영역(NEM)을 포함할 수 있다. 구체적으로, 제1 서브 화소(PX1)는 제1 출광 영역(EMA1)을 포함하고, 제2 서브 화소(PX2)는 제2 출광 영역(EMA2)을 포함하며, 제3 서브 화소(PX3)는 제3 출광 영역(EMA3)을 포함할 수 있다.
제1 내지 제3 출광 영역(EMA1, EMA2, EMA3)은 후술하는 표시 장치(10)의 표시층(EML)에서 방출된 광이 외부로 제공되는 영역이고, 차광 영역(NEM)은 표시층(EML)에서 방출된 광이 투과하지 않는 영역일 수 있다. 제1 출광 영역(EMA1)은 제1 색 광을 출사할 수 있고, 제2 출광 영역(EMA2)은 제2 색 광을 출사할 수 있으며, 제3 출광 영역(EMA3)은 제3 색 광을 출사할 수 있다. 예를 들어, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다.
차광 영역(NEM)은 제1 출광 영역(EMA1), 제2 출광 영역(EMA2) 및 제3 출광 영역(EMA3)을 둘러싸도록 배치될 수 있다. 제1 출광 영역(EMA1), 제2 출광 영역(EMA2) 및 제3 출광 영역(EMA3)은 차광 영역(NEM)에 의해 구분될 수 있다.
표시 장치(10)는 기판(SUB), 기판(SUB) 상에 배치된 회로 소자층(CCL), 회로 소자층(CCL) 상에 배치된 표시층(EML), 표시층(EML) 상에 배치된 터치층(TL)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있고, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
회로 소자층(CCL)은 기판(SUB) 상에 배치될 수 있다. 회로 소자층(CCL)은 기판(SUB)의 일면 상에 배치되어, 복수의 화소(PX)를 구동할 수 있다. 회로 소자층(CCL)은 적어도 하나의 트랜지스터 등을 포함하여 발광 소자층(EL)을 구동할 수 있다.
표시층(EML)은 기판(SUB) 상에 배치될 수 있다. 표시층(EML)은 발광 소자층(EL), 파장 제어층(CWL) 및 컬러 필터층(CFL)을 포함할 수 있다.
발광 소자층(EL)은 회로 소자층(CCL)의 일면 상에 배치될 수 있다. 발광 소자층(EL)은 제1 전극, 발광층, 및 제2 전극을 포함하는 화소들을 포함할 수 있다. 몇몇 실시예에서, 발광층은 무기 발광 다이오드를 포함할 수 있다. 다만, 이에 제한되지 않고 다른 몇몇 실시예에서, 발광층은 유기 발광 다이오드를 포함할 수도 있다.
발광 소자층(EL)은 제1 뱅크(400), 제2 뱅크(600), 전극층(200), 접촉 전극(700), 복수의 발광 소자(ED) 및 제1 절연층(510) 및 산란층(800)을 포함할 수 있다.
제1 뱅크(400)는 회로 소자층(CCL) 상에 배치될 수 있다. 제1 뱅크(400)는 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 각 출광 영역인 제1 내지 제3 출광 영역(EMA1, EMA2, EMA3) 각각에 배치될 수 있다. 제1 내지 제3 출광 영역(EMA1, EMA2, EMA3)에 각각 배치되는 제1 뱅크(400)는 복수의 서브 뱅크를 포함할 수 있고, 상기 복수의 서브 뱅크는 서로 이격되어 배치될 수 있다. 예를 들어, 제1 뱅크(400)는 서로 이격된 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)를 포함할 수 있다.
전극층(200)은 제1 뱅크(400) 상에 배치될 수 있다. 전극층(200)은 서로 이격된 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다. 제1 전극(210)은 제1 서브 뱅크(410) 상에 배치되고, 제2 전극(220)은 제2 서브 뱅크(420) 상에 배치될 수 있다.
제1 절연층(510)은 제1 전극(210) 및 제2 전극(220) 상에 배치될 수 있다. 제1 절연층(510)은 제1 전극(210) 및 제2 전극(220) 상에서 제1 전극(210) 및 제2 전극(220)의 적어도 일부를 노출할 수 있다.
제2 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제2 뱅크(600)는 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 경계를 따라 차광 영역(NEM)에 배치될 수 있다. 제2 뱅크(600)는 제1 내지 제3 출광 영역(EMA1, EMA2, EMA3) 각각에 배치되는 제1 뱅크(400) 및 복수의 발광 소자(ED)를 노출하는 개구를 포함할 수 있다. 상기 제2 뱅크(600)가 포함하는 개구는 제1 내지 제3 출광 영역(EMA1, EMA2, EMA3)에 배치된 제1 전극(210) 및 제2 전극(220)의 일부 영역도 노출할 수 있다. 제
제2 뱅크(600)는 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 서브 화소(PXn)로 혼합되지 않고, 츨광 영역(EMA) 내에 분사되도록 하는 격벽 역할을 할 수 있다. 또한, 제2 뱅크(600)는 후술하는 파장 제어층(CWL)을 형성하는 격벽의 역할도 할 수 있다. 상기 제2 뱅크(600)가 구획하는 영역에는 후술하는 산란층(800) 및 파장 제어층(CWL)이 배치될 수 있다.
제2 뱅크(600)는 복수의 발광 소자(ED)로부터 방출된 광이 이웃하는 서브 화소(PXn)의 출광 영역(EMA)으로 혼합되지 않도록 차단하는 역할도 할 수 있다. 제2 뱅크(600)는 유기 물질을 포함하여 이루어질 수 있다. 제2 뱅크(600)는 가시광 파장 대역의 광을 흡수하는 광 흡수 물질을 포함할 수 있다. 예를 들어, 제2 뱅크(600)는 표시 장치(10)의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다. 제2 뱅크(600)는 차광 부재의 일종일 수 있다. 다만 이에 제한되지 않고, 제2 뱅크(600)는 유기 물질을 포함하는 격벽 및 상기 격벽의 외면에 배치된 반사층을 포함할 수도 있다.
복수의 발광 소자(ED)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420) 사이에서 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(ED)는 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 제1 전극(210) 및 제2 전극(220) 사이에서 제1 절연층(510) 상에 배치될 수 있다.
복수의 발광 소자(ED)는 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 각 출광 영역(EMA1, EMA2, EMA3)에 배치될 수 있다. 복수의 발광 소자(ED)는 각 서브 화소(PX1, PX2, PX3)마다 구비될 수 있다. 복수의 발광 소자(ED)는 제2 뱅크(600)가 구획하는 개구에 의해 노출된 제1 전극(210) 및 제2 전극(220) 사이에 배치될 수 있다.
복수의 발광 소자(ED) 각각은 특정 파장대의 광을 방출할 수 있다. 예를 들어, 발광 소자(ED)는 480nm 이하의 범위의 피크 파장, 바람직하게 445nm 내지 480nm 이하의 범위의 피크 파장을 갖는 제3 색 광 또는 청색 광을 방출할 수 있다. 다만, 이에 제한되지 않고 발광 소자(ED)는 녹색 광 또는 적색 광을 방출할 수도 있다.
접촉 전극(700)은 발광 소자(ED) 상에 배치될 수 있다. 접촉 전극(700)은 제1 절연층(510)이 노출하는 제1 및 제2 전극(210, 220) 및 발광 소자(ED)와 각각 접촉할 수 있다. 접촉 전극(700)은 제1 및 제2 전극(210, 220)과 발광 소자(ED)와 각각 접촉하여 이들을 전기적으로 연결하는 역할을 할 수 있다.
접촉 전극(700)은 서로 이격 배치된 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 포함할 수 있다. 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 전기적으로 상호 절연될 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 상에 배치되고, 제2 접촉 전극(720)은 제2 전극(220) 상에 배치될 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 일 단부를 전기적으로 연결할 수 있다. 제1 접촉 전극(710)은 제1 절연층(510)이 노출하는 제1 전극(210) 및 발광 소자(ED)의 일 단부와 각각 접촉할 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 및 발광 소자(ED)의 타 단부를 전기적으로 연결할 수 있다. 제2 접촉 전극(720)은 제1 절연층(510)이 노출하는 제2 전극(220) 및 발광 소자(ED)의 타 단부와 각각 접촉할 수 있다. 발광 소자(ED)의 일 단부는 제1 접촉 전극(710)을 통해 제1 전극(210)과 전기적으로 연결되고, 발광 소자(ED)의 타 단부는 제2 접촉 전극(720)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다.
산란층(800)은 접촉 전극(700) 상에 배치될 수 있다. 산란층(800)은 접촉 전극(700) 상에 배치되어 하부에 배치된 복수의 부재를 덮을 수 있다.
산란층(800)은 제2 뱅크(600)가 구획한 영역에 배치될 수 있다. 산란층(800)은 제1 내지 제3 서브 화소(PX1, PX2, PX3)마다 분리되도록 배치될 수 있다. 산란층(800)은 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 각 출광 영역, 즉, 제1 내지 제3 출광 영역(EMA1, EMA2, EMA3)에 각각 배치되며, 이웃하여 배치되는 산란층(800)은 제2 뱅크(600)에 의해 서로 이격될 수 있다.
산란층(800)은 제2 뱅크(600)가 구획한 영역을 충진하도록 배치될 수 있다. 산란층(800)은 복수의 발광 소자(ED)의 상부에서 상기 복수의 발광 소자(ED)를 덮도록 배치될 수 있다.
산란층(800)은 바인더층(810) 및 바인더층(810)이 분산된 광 산란 입자(820)를 포함할 수 있다. 산란층(800)은 제1 내지 제3 출광 영역(EMA1, EMA2, EMA3)에 각각 구비되며, 후술하는 파장 제어층(CWL)과 복수의 발광 소자(ED) 사이에 개재될 수 있다. 산란층(800)은 광 산란 입자(820)를 포함하여 파장 제어층(CWL)과 복수의 발광 소자(ED) 사이에 배치되어 복수의 발광 소자(ED)로부터 방출된 광을 분산시켜 광이 밀집되는 것을 방지할 수 있다. 즉, 산란층(800)은 복수의 발광 소자(ED)로부터 방출되어 파장 제어층(CWL)으로 입사하는 광을 분산시켜 평면상 복수의 발광 소자(ED)로부터 방출되는 광을 균일한 휘도로 파장 제어층(CWL)으로 제공하는 역할을 할 수 있다.
파장 제어층(CWL)은 발광 소자층(EL) 상에 배치될 수 있다. 파장 제어층(CWL)은 발광 소자층(EL)으로부터 방출되어 파장 제어층(CWL)으로 입사된 광의 파장을 변환하거나 유지하여 통과시킬 수 있다.
파장 제어층(CWL)의 복수의 발광 소자(ED)의 상부에 배치될 수 있다. 파장 제어층(CWL)은 복수의 발광 소자(ED)와 제3 방향(DR3)으로 중첩할 수 있다. 파장 제어층(CWL)은 발광 소자(ED) 상에 배치되어, 발광 소자(ED)로부터 방출되어 파장 제어층(CWL)으로 입사된 광의 파장을 변환하거나 유지하여 통과시킬 수 있다.
상기 파장 제어층(CWL)과 복수의 발광 소자(ED) 사이에는 산란층(800)이 배치될 수 있다. 파장 제어층(CWL)은 산란층(800) 상에 배치되어, 상기 산란층(800)의 일면과 접촉할 수 있다. 파장 제어층(CWL)은 제2 뱅크(600)가 구획하는 개구 내에 배치될 수 있다. 파장 제어층(CWL)은 상기 개구 내에서 산란층(800) 상에 배치될 수 있다.
파장 제어층(CWL)은 파장 제어층(CWL)으로 입사된 광의 파장을 변환하는 파장 변환층(WCL) 및 파장 제어층(CWL)으로 입사된 광의 파장을 유지하여 통과시키는 광투과 패턴(TPL)을 포함할 수 있다.
파장 변환층(WCL) 또는 광투과 패턴(TPL)은 제1 내지 제3 서브 화소(PX1, PX2, PX3)마다 분리되도록 배치될 수 있다. 파장 변환층(WCL) 또는 광투과 패턴(TPL)은 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 각 출광 영역, 즉, 제1 내지 제3 출광 영역(EMA1, EMA2, EMA3)에 각각 배치되며, 이웃하여 배치되는 파장 변환층(WCL) 및/또는 광투과 패턴(TPL)은 차광 영역(NEM)에 배치된 제2 뱅크(600)에 의해 서로 이격될 수 있다.
발광 소자층(EL)으로부터 입사된 광이 해당 서브 화소의 색과 상이한 색을 나타내는 광을 포함하여 발광 소자층(EL)으로부터 입사된 광의 파장을 변환할 필요가 있는 서브 화소에는 파장 변환층(WCL)이 배치될 수 있다. 발광 소자층(EL)으로부터 입사된 광이 해당 서브 화소의 색과 동일한 색을 나타내는 서브 화소에는 광투과 패턴(TPL)이 배치될 수 있다. 예시된 실시예에서, 제1 서브 화소(PX1) 및 제2 서브 화소(PX2)에는 각각 파장 변환층(WCL)이 배치되고, 제3 서브 화소(PX3)에는 광투과 패턴(TPL)이 배치될 수 있다.
파장 변환층(WCL)은 제1 서브 화소(PX1)에 배치되는 제1 파장 변환 패턴(WCL1)과 제2 서브 화소(PX2)에 배치되는 제2 파장 변환 패턴(WCL2)을 포함할 수 있다.
제1 파장 변환 패턴(WCL1)은 제1 서브 화소(PX1)에서 제2 뱅크(600)에 의해 구획된 제1 출광 영역(EMA1) 내에 배치될 수 있다. 제1 파장 변환 패턴(WCL1)은 제2 뱅크(600)에 의해 구획된 제1 출광 영역(EMA1) 내에서 산란층(800) 상에 배치될 수 있다. 제1 파장 변환 패턴(WCL1)은 제1 출광 영역(EMA1)에 배치된 산란층(800)의 일면과 접촉할 수 있다. 즉, 산란층(800)은 제1 출광 영역(EMA1)에서 복수의 발광 소자(ED)와 제1 파장 변환 패턴(WCL1) 사이에 배치될 수 있다.
제1 파장 변환 패턴(WCL1)은 발광 소자층(EL)으로부터 입사된 광을 제1 색 광으로 변환시켜 출사할 수 있다. 구체적으로, 제1 파장 변환 패턴(WCL1)은 발광 소자층(EL)으로부터 입사된 광을 적색 광으로 변환시켜 출사할 수 있다.
제1 파장 변환 패턴(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 분산된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제1 파장 변환 패턴(WCL1)은 제1 베이스 수지(BRS1) 내에 분산된 제1 산란체(SCP1)를 더 포함할 수 있다.
제2 파장 변환 패턴(WCL2)은 제2 서브 화소(PX2)에서 제2 뱅크(600)에 의해 구획된 제2 출광 영역(EMA2) 내에 배치될 수 있다. 제2 파장 변환 패턴(WCL2)은 제2 뱅크(600)에 의해 구획된 제2 출광 영역(EMA2) 내에서 산란층(800) 상에 배치될 수 있다. 제2 파장 변환 패턴(WCL2)은 제2 출광 영역(EMA2)에 배치된 산란층(800)의 일면과 접촉할 수 있다. 즉, 산란층(800)은 제2 출광 영역(EMA2)에서 복수의 발광 소자(ED)와 제2 파장 변환 패턴(WCL2) 사이에 배치될 수 있다.
제2 파장 변환 패턴(WCL2)은 발광 소자층(EL)으로부터 입사된 광을 제2 색 광으로 변환시켜 출사할 수 있다. 구체적으로, 제2 파장 변환 패턴(WCL2)은 발광 소자층(EL)으로부터 입사된 광을 녹색 광으로 변환시켜 출사할 수 있다.
제2 파장 변환 패턴(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 분산된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 제2 파장 변환 패턴(WCL2)은 제2 베이스 수지(BRS2) 내에 분산된 제2 산란체(SCP2)를 더 포함할 수 있다.
광투과 패턴(TPL)은 제3 서브 화소(PX3)에서 제2 뱅크(600)에 의해 구획된 제3 출광 영역(EMA3) 내에 배치될 수 있다. 광투과 패턴(TPL)은 제2 뱅크(600)에 의해 구획된 제3 출광 영역(EMA3) 내에서 산란층(800) 상에 배치될 수 있다. 광투과 패턴(TPL)은 제3 출광 영역(EMA3)에 배치된 산란층(800)과 접촉할 수 잇다. 즉, 산란층(800)은 제3 출광 영역(EMA3)에서 복수의 발광 소자(ED)와 광투과 패턴(TPL) 사이에 배치될 수 있다.
광투과 패턴(TPL)은 발광 소자층(EL)으로부터 입사된 광의 파장을 유지한 채 출사할 수 있다. 구체적으로, 광투과 패턴(TPL)은 발광 소자층(EL)으로부터 입사된 광을 청색 광으로 유지한 채 출사할 수 있다.
광투과 패턴(TPL)은 제3 베이스 수지(BRS3)를 포함할 수 있다. 광투과 패턴(TPL)은 제3 베이스 수지(BRS3) 내에 분산된 제3 산란체(SCP3)를 더 포함할 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 내지 제3 산란체(SCP1, SCP2, SCP3)는 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)와 상이한 굴절률을 가질 수 있다. 제1 내지 제3 산란체(SCP1, SCP2, SCP3)는 금속 산화물 입자 또는 유기 입자를 포함할 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다. 제1 내지 제3 산란체(SCP1, SCP2, SCP3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되는 않는다.
제1 파장 변환 물질(WCP1)은 제3 색 광 또는 제2 색 광을 제1 색 광으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색 광을 제2 색 광으로 변환하는 물질일 수 있다. 예를 들어, 제1 파장 변환 물질(WCP1)은 청색 광을 적색 광으로 변환하거나, 녹색 광을 적색 광으로 변환하는 물질일 수 있다. 또한, 제2 파장 변환 물질(WCP2)은 청색 광을 녹색 광으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
양자점은 코어 및 코어를 오버 코팅하는 쉘을 포함하는 것일 수 있다. 코어는 이에 한정하는 것은 아니나, 예를 들어, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InP, InAs, InSb, SiC, Ca, Se, In, P, Fe, Pt, Ni, Co, Al, Ag, Au, Cu, FePt, Fe2O3, Fe3O4, Si, 및 Ge 중 적어도 하나일 수 있다. 쉘은 이에 한정하는 것은 아니나, 예를 들어, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, GaSe, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, PbS, PbSe 및 PbTe 중 적어도 하나를 포함할 수 있다.
형광 물질은 무기 형광 물질로 가넷(Gamets), 실리케이트(Silicates), 황화물(Sulfides), 산질화물(Oxynitrides), 질화물(Nitrides), 알루미네이트(Aluminates)등의 무기 형광체가 사용될 수 있다. 무기 형광체는, 예를 들어, Y3Al5O12:Ce3+ (YAG:Ce), Tb3Al5O12:Ce3+ (TAG:Ce), (Sr,Ba,Ca)2SiO4:Eu2+, (Sr,Ba,Ca,Mg,Zn)2Si(OD)4:Eu2+ D=F,Cl,S,N,Br, Ba2MgSi2O7:Eu2+, Ba2SiO4:Eu2+, Ca3(Sc,Mg)2Si3O12:Ce3+, (Ca,Sr)S:Eu2+, (Sr,Ca)Ga2S4:Eu2+, SrSi2O2N2:Eu2+, SiAlON:Ce3+, *?*-SiAlON:Eu2+, Ca-α-SiAlON:Eu2+, Ba3Si6O12N2:Eu2+, CaAlSiN3:Eu2+, (Sr,Ca)AlSiN3:Eu2+, Sr2Si5N8:Eu2+, (Sr,Ba)Al2O4:Eu2+, (Mg,Sr)Al2O4:Eu2+, BaMg2Al16O27:Eu2+ 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 다만, 이에 제한되지 않고, 상기 형광 물질을 유기 형광 물질을 포함할 수도 있다. 상기 형광 물질은 베이스 수지 중 고형분의 전체 중량에 대하여 5 내지 99 중량%의 함량 범위를 가질 수 있다.
한편, 각 서브 화소(PXn)에 배치된 산란층(800)은 각 서브 화소(PXn)에 배치되는 파장 제어층(CWL)과 복수의 발광 소자(ED) 사이에 개재될 있다. 구체적으로, 제1 서브 화소(PX1)에 배치되는 산란층(800)은 제1 파장 변환 패턴(WCL1)과 제1 출광 영역(EMA1)에 배치되는 복수의 발광 소자(ED) 사이에 배치되고, 제2 서브 화소(PX2)에 배치되는 산란층(800)은 제2 파장 변환 패턴(WCL2)과 제2 출광 영역(EMA2)에 배치되는 복수의 발광 소자(ED) 사이에 배치되며, 제3 서브 화소(PX3)에 배치되는 산란층(800)은 광투과 패턴(TPL)과 제3 출광 영역(EMA3)에 배치되는 복수의 발광 소자(ED) 사이에 배치될 수 있다. 상기 제1 내지 제3 출광 영역(EMA1, EMA2, EMA3)에 각각 배치된 산란층(800) 및 파장 제어층(CWL)은 제2 뱅크(600)를 사이에 두고 서로 이격되어 배치될 수 있다.
표시층(EML)은 제1 캡핑층(CAP1)을 더 포함할 수 있다. 제1 캡핑층(CAP1)은 파장 제어층(CWL) 및 제2 뱅크(600) 상에 배치되어 이들을 덮을 수 있다. 예를 들어, 제1 캡핑층(CAP1)은 제1 파장 변환 패턴(WCL1), 제2 파장 변환 패턴(WCL2), 광투과 패턴(TPL) 및 제1 차광 부재(BK1)를 밀봉하여 제1 파장 변환 패턴(WCL1), 제2 파장 변환 패턴(WCL2) 및 광투과 패턴(TPL)의 손상 또는 오염을 방지할 수 있다.
제1 캡핑층(CAP1)은 무기 물질을 포함할 수 있다. 예를 들어, 제1 캡핑층(CAP1)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 한편, 도면에서는 제1 캡핑층(CAP1)이 하나의 층으로 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 예를 들어, 제1 캡핑층(CAP1)은 상기 제1 캡핑층(CAP1)이 포함할 수 있는 물질로 예시된 물질 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수도 있다. 제1 캡핑층(CAP1)의 두께는 0.05㎛ 내지 2㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다.
컬러 필터층(CFL)은 표시 영역(DA)에서 제1 캡핑층(CAP1) 상에 배치될 수 있다. 컬러 필터층(CFL)은 제1 차광 부재(BK1) 및 상기 제1 차광 부재(BK1)에 의해 구획된 공간에 배치되는 컬러 필터(CF)를 포함할 수 있다.
제1 차광 부재(BK1)는 제1 캡핑층(CAP1) 상에 배치될 수 있다. 제1 차광 부재(BK1)는 제1 캡핑층(CAP1) 상에서 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 경계를 따라 차광 영역(NEM)에 배치될 수 있다. 제1 차광 부재(BK1)는 제2 뱅크(600)와 표시 장치(10)의 두께 방향(예컨대, 제3 방향(DR3))으로 중첩될 수 있다.
제1 차광 부재(BK1)는 광 출사를 차단할 뿐만 아니라, 외광 반사를 억제하는 역할을 할 수 있다. 제1 차광 부재(BK1)는 평면 상에서 제1 내지 제3 출광 영역(EMA1, EMA2, EMA3)을 둘러싸는 격자 형상으로 형성될 수 있다.
제1 차광 부재(BK1)는 유기 물질을 포함하여 이루어질 수 있다. 일 실시예에서, 제1 차광 부재(BK1)는 가시광 파장 대역을 흡수하는 광 흡수 물질을 포함할 수 있다. 제1 차광 부재(BK1)가 광 흡수 물질을 포함하고, 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 경계를 따라 배치됨에 따라, 제1 차광 부재(BK1)는 제1 내지 제3 출광 영역(EMA1, EMA2, EMA3)을 정의할 수 있다.
컬러 필터(CF)는 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)를 포함할 수 있다.
제1 컬러 필터(CF1)는 제1 서브 화소(PX1)의 제1 출광 영역(EMA1)에 배치되고, 제2 컬러 필터(CF2)는 제2 서브 화소(PX2)의 제2 출광 영역(EMA2)에 배치되며, 제3 컬러 필터(CF3)는 제3 서브 화소(PX3)의 제3 출광 영역(EMA3)에 배치될 수 있다. 제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다.
제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 해당하는 색 파장 이외의 파장을 흡수하는 염료(Dye)나 안료(Pigment) 같은 색재(Colorant)를 포함할 수 있다. 제1 컬러 필터(CF1)는 제1 색 광(예를 들어, 적색 광)을 선택적으로 투과시키고, 제2 색 광(예를 들어, 녹색 광) 및 제3 색 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다. 제2 컬러 필터(CF2)는 제2 색 광(예를 들어, 녹색 광)을 선택적으로 투과시키고, 제1 색 광(예를 들어, 적색 광) 및 제3 색 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다. 제3 컬러 필터(CF3)는 제3 색 광(예를 들어, 청색 광)을 선택적으로 투과시키고, 제1 색 광(예를 들어, 적색 광) 및 제2 색의 광(예를 들어, 녹색 광)을 차단하거나 흡수할 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 적색 컬러 필터이고, 제2 컬러 필터(CF2)는 녹색 컬러 필터이고, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다.
제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
컬러 필터(CF)는 제1 및 제2 파장 변환 패턴(WCL1, WCL2) 및 광투과 패턴(TPL) 상에 배치됨으로써, 표시 장치(10)는 컬러 필터(CF)를 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 표시 장치(10)의 두께가 상대적으로 감소될 수 있다.
제2 캡핑층(CAP2)은 컬러 필터층(CFL) 상에 배치될 수 있다. 제2 캡핑층(CAP2)은 제1 내지 제3 컬러 필터(CF1, CF2, CF3) 및 제1 차광 부재(BK1) 상에 배치되어 이들을 덮을 수 있다. 제2 캡핑층(CAP2)은 컬러 필터층(CFL)을 보호하는 역할을 할 수 있다.
보호층(OC1)은 컬러 필터층(CFL) 상에 배치될 수 있다. 보호층(OC1)은 하부에 배치된 파장 제어층(CWL) 및 발광 소자층(EL)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 할 수 있다. 이를 위해, 보호층(OC1)은 적어도 하나의 무기막을 포함할 수 있다. 보호층(OC1)은 하부에 배치된 컬러 필터층(CFL), 파장 제어층(CWL), 발광 소자층(EL) 및 회로 소자층(CCL)을 덮도록 배치될 수 있다.
터치층(TL)은 표시층(EML) 상에 배치될 수 있다. 터치층(TL)은 표시층(EML) 상에 직접 배치될 수 있다. 터치층(TL)은 외부로부터 입력되는 터치의 위치를 감지할 수 있다. 터치층(TL)은 리지드 패널 타입 또는 플렉시블 패널 타입이거나 필름 타입일 수 있다. 다만, 이에 제한되지 않고 터치층(TL)은 생략될 수도 있다.
도 4는 일 실시예에 따른 발광 소자층의 평면 배치도이다.
도 4를 참조하면, 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 발광 소자층(EL)의 구조는 동일할 수 있다. 따라서, 발광 소자층(EL)의 구조를 설명함에 있어서, 제2 및 제3 서브 화소(PX2, PX3)의 구조에 대한 설명은 제1 서브 화소(PX1)의 구조에 대한 설명으로 대체하기로 한다.
발광 소자층(EL)의 제1 서브 화소(PX1)는 제1 출광 영역(EMA1) 및 차광 영역(NEM)을 포함하고, 발광 소자층(EL)의 제2 서브 화소(PX2)는 제2 출광 영역(EMA2) 및 차광 영역(NEM)을 포함하며, 발광 소자층(EL)의 제3 서브 화소(PX3)는 제3 출광 영역(EMA3) 및 차광 영역(NEM)을 포함할 수 있다. 제1 내지 제3 출광 영역(EMA1, EMA2, EMA3)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 차광 영역(NEM)은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역으로 정의될 수 있다.
제1 내지 제3 출광 영역(EMA1, EMA2, EMA3)은 각각 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 제1 내지 제3 출광 영역(EMA1, EMA2, EMA3)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 서브 화소(PXn)는 차광 영역(NEM)에 배치된 서브 영역(San, n은 1 내지 3의 자연수)을 더 포함할 수 있다. 구체적으로, 제1 서브 화소(PX1)는 차광 영역(NEM)에 배치된 제1 서브 영역(SA1)을 포함하고, 제2 서브 화소(PX2)는 차광 영역(NEM)에 배치된 제2 서브 영역(SA2)을 포함하며, 제3 서브 화소(PX3)는 차광 영역(NEM)에 배치된 제3 서브 영역(SA3)을 포함할 수 있다.
각 서브 영역(SAn)에는 발광 소자(ED)가 배치되지 않을 수 있다. 각 서브 영역(SAn)은 각 서브 화소(PXn) 내에서 출광 영역(EMAn)의 상측(또는 제2 방향(DR2) 일측)에 배치될 수 있다. 예를 들어, 제1 서브 영역(SA1)은 제1 서브 화소(PX1) 내에서 제1 출광 영역(EMA1)의 상측에 배치되고, 제2 서브 영역(SA2)은 제2 서브 화소(PX2) 내에서 제2 출광 영역(EMA2)의 상측에 배치되며, 제3 서브 영역(SA3)은 제3 서브 화소(PX3) 내에서 제3 출광 영역(EMA3)의 상측에 배치될 수 있다. 즉, 각 서브 영역(SAn)은 제2 방향(DR2)으로 이웃하여 배치된 각 서브 화소(PXn)의 출광 영역(EMAn) 사이에 배치될 수 있다.
각 서브 영역(SAn)은 분리부(ROPn)를 포함할 수 있다. 예를 들어, 제1 서브 영역(SA1)은 제1 분리부(ROP1)를 포함하고, 제2 서브 영역(SA2)은 제2 분리부(ROP2)를 포함하며, 제3 서브 영역(SA3)은 제3 분리부(ROP3)를 포함할 수 있다. 각 서브 영역(SAn)의 분리부(ROPn)는 제2 방향(DR2)을 따라 서로 이웃하는 각 서브 화소(PXn)에 포함되는 전극층(200)이 포함하는 제1 전극(210) 및 제2 전극(220)이 각각 서로 분리되는 영역일 수 있다.
도 5는 도 3의 표시 장치에 포함된 제1 서브 화소의 제1 출광 영역의 일 예를 나타낸 단면도이다. 도 6은 일 실시예에 따른 표시 장치의 발광 소자로부터 방출된 광의 경로를 설명하기 위한 단면도이다.
이하, 도 5를 참조하여 기판(SUB) 상에 배치된 회로 소자층(CCL)의 구조에 대하여 설명하기로 한다. 한편, 도 5에는 제1 서브 화소(PX1)의 단면 구조만을 도시하였다.
회로 소자층(CCL)은 하부 금속층(110), 버퍼층(161), 제1 내지 제3 도전층(140, 160, 180), 반도체층(120) 및 게이트 절연막(162), 층간 절연막(163), 패시베이션층(164) 및 비아층(165)을 포함할 수 있다.
하부 금속층(110)은 기판(SUB) 상에 배치될 수 있다. 하부 금속층(110)은 금속 패턴(BML)을 포함할 수 있다. 상기 금속 패턴(BML)은 외광으로부터 트랜지스터(TR)의 활성 물질층(ACT)을 보호하는 역할을 하는 차광층일 수 있다. 하부 금속층(110)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 하부 금속층(110)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
금속 패턴(BML)은 하부에서 적어도 트랜지스터(TR)의 활성 물질층(ACT)의 채널 영역을 커버하도록 배치될 수 있고, 나아가 트랜지스터(TR)의 활성 물질층(ACT) 전체를 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 금속 패턴(BML)은 생략될 수 있다
버퍼층(161)은 하부 금속층(110) 상에 배치될 수 있다. 버퍼층(161)은 하부 금속층(110)이 배치된 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 트랜지스터(TR)를 보호하는 역할을 할 수 있다. 버퍼층(161)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(161)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층(120)은 버퍼층(161) 상에 배치될 수 있다. 반도체층(120)은 트랜지스터(TR)의 활성 물질층(ACT)을 포함할 수 있다. 활성 물질층(ACT)은 하부 금속층(110)의 금속 패턴(BML)과 중첩하여 배치될 수 있다.
한편, 도면에서는 표시 장치(10)의 제1 서브 화소(PX1)에 포함된 트랜지스터들 중 하나의 트랜지스터(TR)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)의 제1 서브 화소(PX1)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 제1 서브 화소(PX1)는 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
반도체층(120)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층(120)이 다결정 실리콘을 포함하는 경우, 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층(120)이 다결정 실리콘을 포함하는 경우, 활성 물질층(ACT)은 불순물로 도핑된 복수의 도핑 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 다른 예시적인 실시예에서, 반도체층(120)은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연막(162)은 반도체층(120) 상에 배치될 수 있다. 게이트 절연막(162)은 트랜지스터(TR)의 게이트 절연막으로 기능할 수 있다. 게이트 절연막(162)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 도전층(140)은 게이트 절연막(162) 상에 배치될 수 있다. 제1 도전층(140)은 트랜지스터(TR)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 활성 물질층(ACT)의 채널 영역과 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 도전층(140)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
층간 절연막(163)은 제1 도전층(140) 상에 배치될 수 있다. 층간 절연막(163)은 제1 도전층(140)을 덮도록 배치되어, 제1 도전층(140)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 층간 절연막(163)은 무기 절연 물질, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제2 도전층(160)은 층간 절연막(163) 상에 배치된다. 제2 도전층(160)은 트랜지스터(TR)의 드레인 전극(SD1) 및 트랜지스터(TR)의 소스 전극(SD2)을 포함할 수 있다.
트랜지스터(TR)의 드레인 전극(SD1) 및 소스 전극(SD2)은 각각 층간 절연막(163) 및 게이트 절연막(162)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 활성 물질층(ACT)의 양 단부 영역(예컨대, 트랜지스터(TR)의 활성 물질층(ACT)의 각 도핑 영역)과 전기적으로 연결될 수 있다. 또한, 트랜지스터(TR)의 소스 전극(SD2)은 층간 절연막(163), 게이트 절연막(162) 및 버퍼층(161)을 관통하는 또 다른 컨택홀을 통해 하부 금속층(110)과 전기적으로 연결될 수 있다.
제2 도전층(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
패시베이션층(164)은 제2 도전층(160) 상에 배치된다. 패시베이션층(164)은 제2 도전층(160)을 덮어 보호하는 역할을 한다. 패시베이션층(164)은 무기 절연 물질, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제3 도전층(180)은 패시베이션층(164) 상에 배치된다. 제3 도전층(180)은 제1 전압 라인(VL1), 제2 전압 라인(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다.
제1 전압 라인(VL1)에는 트랜지스터(TR)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 라인(VL2)에는 제1 전압 라인(VL1)에 공급되는 고전위 전위(제1 전원 전압)보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
제1 전압 라인(VL1)은 고전위 전압(제1 전원 전압)을 트랜지스터(TR)에 공급하도록 트랜지스터(TR)와 전기적으로 연결될 수 있다. 구체적으로, 제1 전압 라인(VL1)은 패시베이션층(164)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 드레인 전극(SD1)과 전기적으로 연결될 수 있다.
제2 전압 라인(VL2)은 저전위 전압(제2 전원 전압)을 제2 전극(220)에 공급하도록 제2 전극(220)과 전기적으로 연결될 수 있다. 또한, 제2 전압 라인(VL2)은 표시 장치(10)의 제조 공정 중, 복수의 발광 소자(ED)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 패시베이션층(164)을 관통하는 컨택홀을 통해 트랜지스터(TR)의 소스 전극(SD2)과 전기적으로 연결될 수 있다. 또한, 제1 도전 패턴(CDP)은 제1 전극(210)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 제1 전압 라인(VL1)으로부터 인가된 제1 전원 전압을 제1 전극(210)으로 전달할 수 있다.
제3 도전층(180)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(165)은 제3 도전층(180) 상에 배치된다. 비아층(165)은 제3 도전층(180)이 배치된 패시베이션층(164) 상에 배치될 수 있다. 비아층(165)은 표면 평탄화하는 역할을 할 수 있다. 비아층(165)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다.
도 4 및 도 5를 참조하면, 발광 소자층(EL)은 비아층(165) 상에 배치될 수 있다. 발광 소자층(EL)은 전극층(200), 제1 뱅크(400), 제2 뱅크(600), 복수의 발광 소자(ED), 접촉 전극(700), 복수의 절연층(510, 520, 530) 및 산란층(800)을 포함할 수 있다.
제1 뱅크(400)는 비아층(165) 상에 배치된다. 제1 뱅크(400)는 비아층(165)의 상면에 직접 배치될 수 있다. 제1 뱅크(400)는 출광 영역(EMA) 내에 배치될 수 있다.
제1 뱅크(400)는 출광 영역(EMA)에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 뱅크(400)의 제2 방향(DR2)으로 연장된 길이는 제2 뱅크(600)에 의해 둘러싸인 출광 영역(EMA)의 제2 방향(DR2)으로 길이보다 작을 수 있다.
제1 뱅크(400)는 출광 영역(EMA) 내에서 서로 이격되어 배치된 복수의 서브 뱅크(410, 420)를 포함할 수 있다. 상기 복수의 서브 뱅크(410, 420)는 각각 제2 방향(DR2)으로 연장된 형상을 갖고, 제1 방향(DR1)으로 서로 이격될 수 있다. 예시적인 실시예에서, 제1 뱅크(400)는 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)를 포함할 수 있다. 제1 서브 뱅크(410)는 평면상 출광 영역(EMA)에서 좌측에 배치될 수 있다. 제2 서브 뱅크(420)는 제1 서브 뱅크(410)와 제1 방향(DR1)으로 이격되어 평면상 출광 영역(EMA)에서 우측에 배치될 수 있다. 서로 이격된 복수의 서브 뱅크(410, 420) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크(400)는 경사진 측면을 포함하여 발광 소자(ED)에서 방출되어 제1 뱅크(400)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향(예컨대, 표시 방향)으로 바꾸는 역할을 할 수 있다. 즉, 제1 뱅크(400)는 발광 소자(ED)가 배치되는 공간을 제공함과 동시에 발광 소자(ED)로부터 방출되는 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할도 할 수 있다.
한편, 도면에서는 제1 뱅크(400)의 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 제1 뱅크(400)의 측면(또는 외면)은 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제1 뱅크(400)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
전극층(200)은 제1 뱅크(400) 및 제1 뱅크(400)가 노출하는 비아층(165) 상에 배치될 수 있다. 전극층(200)은 일 방향으로 연장된 형상으로 각 서브 화소(PXn)마다 배치될 수 있다. 전극층(200)은 제2 방향(DR2)으로 연장되어, 서브 화소(PXn)의 출광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치될 수 있다. 전극층(200)은 출광 영역(EMA)에서 제1 뱅크(400) 및 제1 뱅크(400)가 노출하는 비아층(165) 상에 배치되고, 차광 영역(NEM)에서 비아층(165) 상에 배치될 수 있다.
전극층(200)은 각각 제2 방향(DR2)으로 연장된 형상을 갖고, 제1 방향(DR1)으로 서로 이격된 복수의 전극을 포함할 수 있다. 전극층(200)은 서로 이격된 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다. 제1 전극(210) 및 제2 전극(220)은 적어도 일부 영역이 출광 영역(EMA)에 배치될 수 잇다. 후술하는 바와 같이 출광 영역(EMA)에서 제1 전극(210) 및 제2 전극(220)의 적어도 일부 영역은 제2 뱅크(600)에 의해 노출될 수 있다.
제1 전극(210)은 출광 영역(EMA)에서 제1 서브 뱅크(410) 상에 배치되고, 제2 전극(220)은 출광 영역(EMA)에서 제2 서브 뱅크(420) 상에 배치될 수 있다. 제1 전극(210) 및 제2 전극(220)은 각각 적어도 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)의 경사진 측면 상에 배치될 수 있다. 제1 및 제2 전극(210, 220)은 적어도 서로 대향하는 제1 및 제2 서브 뱅크(410, 420)의 일 측면을 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
제1 전극(210)은 비아층(165)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 전기적으로 연결될 수 있다. 제1 전극(210)은 제1 전극 컨택홀(CTD)이 노출하는 제1 도전 패턴(CDP1)의 상면과 접촉할 수 있다. 제1 전극(210)은 제1 도전 패턴(CDP1)을 통해 트랜지스터(TR)와 전기적으로 연결될 수 있다. 도면에서는, 제1 전극 컨택홀(CTD)이 제2 뱅크(600)와 제3 방향(DR3)으로 중첩하도록 배치된 것을 도시하였으나, 제1 전극 컨택홀(CTD)의 위치는 이에 제한되지 않는다.
제2 전극(220)은 비아층(165)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 라인(VL2)과 전기적으로 연결될 수 있다. 제2 전극(220)은 제2 전극 컨택홀(CTS)이 노출하는 제2 전압 라인(VL2)의 상면과 접촉할 수 있다. 제2 전극(220)은 제2 전압 라인(VL2)을 통해 제2 전원 전압이 인가될 수 있다. 도면에서는, 제2 전극 컨택홀(CTS)이 제2 뱅크(600)와 제3 방향(DR3)으로 중첩하도록 배치된 것을 도시하였으나, 제2 전극 컨택홀(CTS)의 위치는 이에 제한되지 않는다.
각 서브 화소(PXn)에 배치된 제1 전극(210) 및 제2 전극(220)은 각각 평면상 제2 방향(DR2)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제2 방향(DR2)으로 이웃한 서브 화소(PXn)의 제1 전극(210) 및 제2 전극(220)과 서로 분리될 수 있다. 상기 제2 방향(DR2)으로 이격된 제1 전극(210) 및 제2 전극(220)의 배치는 복수의 발광 소자(ED)를 정렬하는 공정에서 이용되는 전극 라인을 제2 방향(DR2)으로 연장되도록 형성하고 발광 소자(ED)들을 정렬한 후, 후속 공정을 통해 상기 전극 라인을 서브 영역(SA)의 분리부(ROP)에서 분리함으로써 형성될 수 있다. 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 화소(PX) 내에 전계를 생성하는 데에 활용될 수 있다.
제1 전극(210) 및 제2 전극(220)은 발광 소자(ED)와 전기적으로 연결될 수 있다. 제1 전극(210) 및 제2 전극(220)은 각각 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 통해 발광 소자(ED)의 양 단부와 각각 연결될 수 있고, 회로 소자층(CCL)으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다.
전극층(200)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극층(200)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 전극층(200)은 발광 소자(ED)에서 방출되어 제1 뱅크(400)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다. 다만, 이에 제한되지 않고 전극층(200) 각각은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 전극층(200)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서, 전극층(200)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 전극층(200)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(510)은 전극층(200) 상에 배치될 수 있다. 제1 절연층(510)은 전극층(200) 및 전극층(200)이 노출하는 비아층(165)을 덮도록 배치될 수 있다. 제1 절연층(510)은 제1 전극(210) 및 제2 전극(220)의 적어도 일부를 노출하는 복수의 컨택부를 포함할 수 있다. 제1 전극(210) 및 제2 전극(220)의 적어도 일부를 노출하는 복수의 컨택부를 통해 접촉 전극(700)과 전극층(200)은 전기적으로 연결될 수 있다. 한편, 도면에서는 전극층(200)의 일부를 노출하는 제1 절연층(510)의 컨택부가 출광 영역(EMA)에 배치된 것을 도시하고 있으나, 이에 제한되지 않는다. 전극층(200)의 일부를 노출하는 제1 절연층(510)의 컨택부는 각 서브 화소(PXn)의 서브 영역(SA)에 위치할 수도 있다.
제1 절연층(510)은 전극층(200)을 보호함과 동시에 제1 전극(210) 및 제2 전극(220)을 상호 절연시키는 역할을 할 수 있다. 또한, 제1 절연층(510)은 제1 절연층(510) 상에 배치되는 복수의 발광 소자(ED)가 하부의 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다. 제1 절연층(510)은 무기 절연 물질을 포함할 수 있다.
제2 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제2 뱅크(600)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다.
제2 뱅크(600)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분하고, 각 서브 화소(PXn)의 츨광 영역(EMA)과 서브 영역(SA)을 구분할 수 있다. 또한, 제2 뱅크(600)는 제1 뱅크(400)보다 더 큰 높이를 갖도록 형성되어 상기 영역들을 구분함으로써, 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 서브 화소(PXn)로 혼합되지 않고, 츨광 영역(EMA) 내에 분사되도록 할 수 있다.
또한, 제2 뱅크(600)는 각 서브 화소(PXn)의 출광 영역(EMA)에 대응하는 개구를 포함하여, 산란층(800) 및 파장 제어층(CWL)이 형성되는 공간을 제공할 수 있다. 제2 뱅크(600)는 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 발광 소자(ED)는 출광 영역(EMA)에서 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(ED)는 제1 및 제2 서브 뱅크(410, 420) 사이에 배치될 수 있다. 발광 소자(ED)는 제1 및 제2 서브 뱅크(410, 420) 사이에서 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 위치하도록 제1 절연층(510) 상에 배치될 수 있다.
복수의 발광 소자(ED)들은 제1 및 제2 전극(210, 220)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 상기 발광 소자(ED)의 연장된 길이는 제1 방향(DR1)으로 이격된 제1 전극(210) 및 제2 전극(220) 사이의 최단 간격보다 길 수 있다. 발광 소자(ED)들은 적어도 일 단부가 제1 전극(210) 및 제2 전극(220) 중 어느 하나 상에 배치되거나, 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이도록 배치될 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 양 단부는 덮지 않도록 배치될 수 있다. 따라서, 제2 절연층(520)의 제1 방향(DR1)의 폭은 발광 소자(ED)의 연장 방향인 제1 방향(DR1)의 길이보다 작을 수 있다. 제2 절연층(520) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 절연층(510) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(520)은 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 보호함과 동시에 발광 소자(ED)를 고정시키는 역할을 할 수 있다.
접촉 전극(700)은 제2 절연층(520) 상에 배치될 수 있다. 접촉 전극(700)은 서로 이격된 복수의 접촉 전극들을 포함할 수 있다. 예를 들어, 접촉 전극(700)은 서로 이격된 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 포함할 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 및 제2 절연층(520) 상에 배치될 수 있다. 제1 접촉 전극(710)은 제2 절연층(520)의 상면의 일부를 노출하도록 배치될 수 있다.
제1 접촉 전극(710)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 일 단부와 각각 접촉할 수 있다. 구체적으로, 제1 접촉 전극(710)은 출광 영역(EMA)에서 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부와 접촉할 수 있다. 또한, 제1 접촉 전극(710)은 제1 절연층(510)을 관통하는 컨택부에 의해 노출된 제1 전극(210)과 접촉할 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부와 제1 전극(210)과 각각 접촉함으로써, 발광 소자(ED)와 제1 전극(210)을 전기적으로 연결하는 역할을 할 수 있다.
제3 절연층(530)은 제1 접촉 전극(710) 상에 배치될 수 있다. 제3 절연층(530)은 제1 접촉 전극(710) 상에 배치되어 제1 접촉 전극(710)을 덮을 수 있다. 제3 절연층(530)은 제1 접촉 전극(710)과 제2 접촉 전극(720)을 상호 절연시키는 역할을 할 수 있다. 제3 절연층(530)은 제1 접촉 전극(710)을 덮도록 배치되며, 제2 절연층(520)의 일 측벽과 나란하게 정렬될 수 있다.
제2 접촉 전극(720)은 제2 전극(220) 상에 배치될 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 및 제3 절연층(530) 상에 배치될 수 있다.
제2 접촉 전극(720)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 및 발광 소자(ED)의 타 단부와 각각 접촉할 수 있다. 구체적으로, 제2 접촉 전극(720)은 출광 영역(EMA)에서 제2 절연층(520)이 및 제3 절연층(530)이 노출하는 발광 소자(ED)의 타 단부와 접촉할 수 있다. 또한, 제2 접촉 전극(720)은 제1 절연층(510)을 관통하는 컨택부에 의해 노출된 제2 전극(220)과 접촉할 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 타 단부와 제2 전극(220)과 각각 접촉함으로써, 발광 소자(ED)와 제2 전극(220)을 전기적으로 연결하는 역할을 할 수 있다.
제2 절연층(520)에 의해 노출된 발광 소자(ED)의 일 단부는 제1 접촉 전극(710)을 통해 제1 전극(210)과 전기적으로 연결되고, 제2 절연층(520) 및 제3 절연층(530)에 의해 노출된 발광 소자(ED)의 타 단부는 제2 접촉 전극(720)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다.
한편, 도면에서는 제1 접촉 전극(710)과 제2 접촉 전극(720)이 제3 절연층(530)을 사이에 두고 서로 다른 층에 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 예를 들어, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 실질적으로 동일한 층에 형성되며, 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 이 경우, 제3 절연층(530)은 생략될 수도 있다.
접촉 전극(700)은 전도성 물질을 포함할 수 있다. 예를 들어, 접촉 전극(700)은 ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(700)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(700)을 투과하여 제1 전극(210) 및 제2 전극(220)을 향해 진행하여, 제1 전극(210) 및 제2 전극(220)의 외면에서 반사될 수 있다.
산란층(800)은 발광 소자(ED) 및 접촉 전극(700) 상에 배치될 수 있다. 산란층(800)은 제3 절연층(530) 상에 배치되어 하부에 배치된 복수의 부재를 덮을 수 있다.
산란층(800)은 제2 뱅크(600)가 구획하는 영역에 배치될 수 있다. 즉, 산란층(800)은 복수의 발광 소자(ED)를 노출하는 제2 뱅크(600)의 개구에 배치될 수 있다. 산란층(800)은 제2 뱅크(600)가 구획하는 개구의 일부를 충진하도록 배치될 수 있다. 산란층(800)은 제2 뱅크(600)의 측면과 접할 수 있다.
산란층(800)은 복수의 발광 소자(ED)와 파장 제어층(CWL) 사이에 배치되어 발광 소자(ED)로부터 파장 제어층(CWL) 측으로 출사되는 광을 확산시켜 복수의 발광 소자(ED)로부터 방출되는 광이 보다 균일한 휘도로 파장 제어층(CWL)으로 제공하는 역할을 할 수 있다.
산란층(800)은 바인더층(810) 및 바인더층(810)이 분산된 광 산란 입자(820)를 포함할 수 있다.
산란층(800)이 바인더층(810)을 포함함으로써, 상기 산란층(800)이 일면은 대체로 평탄한 표면을 가질 수 있다. 산란층(800)에 의해 복수의 발광 소자(ED), 제1 뱅크(400), 전극층(200), 접촉 전극(700) 및 복수의 절연층(510, 520, 530)에 의해 형성된 상부 단차는 평탄화될 수 있다.
바인더층(810)은 광투과성이 있는 물질을 포함할 수 있다. 바인더층(810)은 광 산란 입자(820)가 분산되는 매질로서, 다양한 수지 조성물, 잉크 등을 포함하여 이루어질 수 있다. 다만, 이에 제한되는 것은 아니며, 바인더층(810)은 산란 입자를 분산 배치시킬 수 있는 매질이면 그 명칭, 추가적인 다른 기능, 구성 물질 등에 상관없이 바인더층(810)으로 지칭될 수 있다.
광 산란 입자(820)는 바인더층(810)과 상이한 굴절률을 가질 수 있다. 광 산란 입자(820)는 금속 산화물 입자 또는 고분자 입자를 포함할 수 있다. 상기 금속 산화물 입자로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO2) 실리카(Silica), 황산바륨(BaSO4), 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 고분자 입자로는 폴리스티렌(Polystyrene) 또는 폴리메타크릴산메칠(Polymethyl methacrylate, PMMA) 등이 예시될 수 있다. 상기 광 산란 입자(820)는 속이 빈 중공 구조일 수 있으나, 이에 제한되지 않는다. 광 산란 입자(820)는 상기 산란층(800) 중 고형분의 전체 중량에 대하여 약 50w% 이하의 함량범위를 가질 수 있다.
광 산란 입자(820)의 크기는 발광 소자(ED)가 방출하는 광의 파장과 관계가 있을 수 있다. 예를 들어, 광 산란 입자(820)의 크기는 발광 소자(ED)가 방출하는 광의 파장이 λ인 경우, λ/10 내지 5λ의 범위를 가지며, 바람직하게는 λ/2의 크기를 가질 수 있으나 이에 제한되는 것은 아니다. 예를 들어, 발광 소자(ED)로부터 방출된 광이 480nm 이하의 범위의 피크 파장, 바람직하게 445nm 내지 480nm 이하의 범위의 피크 파장을 갖는 경우, 광 산란 입자(820)의 크기는 바람직하게 150nm 내지 300nmm이 범위를 가질 수 있다.
산란층(800)의 상면은 제2 뱅크(600)의 상면보다 낮은 레벨에 위치할 수 있다. 즉, 산란층(800)의 두께는 제2 뱅크(600)의 높이보다 작을 수 있다. 상기 산란층(800)의 두께가 지나치게 두꺼울 경우, 발광 소자(ED)에서 방출된 광의 투과율이 낮아질 수 있다. 산란층(800)의 두께는 0.5㎛ 내지 100㎛, 바람직하게는 0.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다.
산란층(800)은 제2 절연층(520)에 보조하여 복수의 발광 소자(ED)를 고정하는 역할도 할 수 있다. 산란층(800)은 복수의 발광 소자(ED)의 외면을 모두 덮도록 배치될 수 있다. 한편, 도면에는 발광 소자(ED) 상에 제2 절연층(520)이 배치된 것을 도시하고 있으나, 이에 제한되지 않는다. 예를 들어, 제2 절연층(520)이 생략되고, 상기 산란층(800)에 의해 복수의 발광 소자(ED)가 전극층(200) 상에 고정될 수도 있다.
출광 영역(EMA)에 배치되는 복수의 발광 소자(ED)는 입자형 소자로서, 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 복수의 발광 소자(ED) 각각은 후술하는 바와 같이 발광 소자(ED) 각각의 소자 활성층(33)으로부터 광을 방출하는 점광원일 수 있다. 한편, 출광 영역(EMA) 내에서 복수의 발광 소자(ED)는 제1 전극(210)과 제2 전극(220) 사이에 밀집되어 정렬될 수 있다. 발광 소자(ED)로부터 방출된 광은 발광 소자(ED)의 외면을 통해 랜덤하게 방출되나 발광 소자(ED)가 점광원이고 출광 영역(EMA)의 중앙에 밀집되어 정렬되므로, 복수의 발광 소자(ED)로부터 방출된 광은 평면상 발광 소자(ED)가 배치된 출광 영역(EMA)의 중앙에 밀집되는 분포를 가질 수 있다.
도 5 및 도 6을 참조하면, 산란층(800)은 상기 출광 영역(EMA)의 중앙에서 발광 소자(ED)로부터 방출된 광(L)을 면광원으로 유도하는 역할을 할 수 있다. 구체적으로, 복수의 발광 소자(ED)로부터 방출되어 평면상 출광 영역(EMA)의 중앙의 산란층(800)으로 입사한 광(L)은 상기 산란층(800)의 광 산란 입자(820)에 의해 분산될 수 있다. 상기 산란층(800)에 의해 분산되어 산란층(800)으로부터 파장 제어층(CWL)으로 입사하는 광(L)은 램버시안 분포를 가질 수 있다. 따라서, 복수의 발광 소자(ED)로부터 방출된 광(L)은 산란층(800)에 의해 균일한 분포로 파장 제어층(CWL)으로 입사될 수 있으므로, 상기 광이 가지는 열에너지에 의해 파장 제어층(CWL)이 손상되는 것을 방지할 수 있다.
파장 제어층(CWL, 도면에서는 제1 파장 변환 패턴(WCL1))은 산란층(800) 상에 배치될 수 있다. 파장 제어층(CWL)은 제2 뱅크(600)가 구획하는 영역에 배치될 수 있다. 파장 제어층(CWL)은 제2 뱅크(600)의 개구에서 산란층(800) 상에 배치될 수 있다. 파장 제어층(CWL)은 산란층(800)의 일면과 접촉할 수 있다. 파장 제어층(CWL)이 평면 패턴은 하부에 배치된 산란층(800)의 평면 패턴과 유사할 수 있다. 파장 제어층(CWL)은 제2 뱅크(600)의 측면과 접할 수 있다.
본 실시예에서, 복수의 발광 소자(ED)와 파장 제어층(CWL) 사이에 광 산란 입자(820)를 포함하는 산란층(800)을 배치함으로써, 점광원인 복수의 발광 소자(ED)로부터 방출된 광(L)을 면광원이 되도록 유도할 수 있다. 따라서, 상기 복수의 발광 소자(ED)로부터 방출되어 파장 제어층(CWL)으로 입사하는 광(L)을 분산시켜, 광(L)이 입사하는 파장 제어층(CWL)의 면적을 넓히고 파장 제어층(CWL)에 입사하는 광의 분포를 균일하게 조절할 수 있다. 한편, 복수의 발광 소자(ED)로부터 방출된 광(L)이 입사하는 파장 제어층(CWL)의 면적을 넓히는 경우, 파장 제어층(CWL)의 평면 면적 당 입사하는 광량이 감소될 수 있다. 따라서, 파장 제어층(CWL)으로 입사하는 광의 분포가 균일하고 입사 면적이 증가하는 경우, 파장 제어층(CWL)으로 입사하는 광이 가지는 열에너지에 의해 파장 제어층(CWL)이 손상되는 것을 방지할 수 있다. 따라서 표식 장치(10)의 표시 품질이 향상될 수 있다.
도 7은 일 실시예에 따른 발광 소자의 개략 사시도이다.
도 7을 참조하면, 발광 소자(ED)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(ED)의 길이는 발광 소자(ED)의 직경보다 크며, 종횡비는 6:5 내지 100:1일 수 있지만, 이에 제한되는 것은 아니다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(ED)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(ED)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(ED)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(ED)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(ED)는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 복수의 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다.
일 실시예에서, 상술한 반도체층들은 발광 소자(ED)의 길이 방향인 일 방향을 따라 순차 적층될 수 있다. 발광 소자(ED)는 일 방향으로 순차 적층된 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)을 포함할 수 있다. 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)은 각각 상술한 제1 도전형 반도체층, 활성 반도체층 및 제2 도전형 반도체층일 수 있다.
제1 반도체층(31)은 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(32)은 소자 활성층(33)을 사이에 두고 제1 반도체층(31)과 이격되어 배치될 수 있다. 제2 반도체층(32)은 Mg, Zn, Ca, Se, Ba 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다.
소자 활성층(33)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 상술한 것처럼, 소자 활성층(33)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
몇몇 실시예에서, 소자 활성층(33)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
소자 활성층(33)에서 방출되는 광은 발광 소자(ED)의 길이 방향으로의 양 단부면뿐만 아니라, 발광 소자의 외주면(또는 외면, 측면)으로도 방출될 수 있다. 즉, 소자 활성층(33)에서 방출되는 광은 하나의 방향으로 출광 방향이 제한되지 않는다.
발광 소자(ED)는 제2 반도체층(32) 상에 배치된 소자 전극층(37)을 더 포함할 수 있다. 소자 전극층(37)은 제2 반도체층(32)과 접촉할 수 있다. 소자 전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있지만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다.
소자 전극층(37)은 제1 반도체층(31) 및 제2 반도체층(32)에 전기 신호를 인가하기 위해 발광 소자(ED)의 양 단부와 접촉 전극(700)이 전기적으로 연결될 때, 제2 반도체층(32)과 전극 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 소자 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 소자 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다.
발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 소자 활성층(33) 및/또는 소자 전극층(37)의 외주면을 감싸는 소자 절연막(38)을 더 포함할 수 있다. 소자 절연막(38)은 적어도 소자 활성층(33)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 소자 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 소자 절연막(38)은 절연 특성을 가진 물질들로 이루어져 소자 활성층(33)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 소자 절연막(38)은 소자 활성층(33)을 포함하여 제1 및 제2 반도체층(31, 32)의 외주면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도 8은 도 5의 Q 영역을 확대한 일 예를 나타낸 확대 단면도이다.
도 7 및 도 8을 참조하면, 발광 소자(ED)는 발광 소자(ED)의 연장 방향이 기판(SUB)의 상면에 평행하도록 배치될 수 있다. 발광 소자(ED)에 포함된 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(ED)의 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32)은 기판(SUB)의 상면과 평행하도록 순차 배치될 수 있다.
구체적으로, 발광 소자(ED)는 양 단부를 가로지르는 단면상 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)이 기판(SUB)의 상면과 수평한 방향으로 순차적으로 형성될 수 있다.
발광 소자(ED)는 일 단부가 제1 전극(210) 상에 놓이고, 타 단부가 제2 전극(220) 상에 놓이도록 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)는 일 단부가 제2 전극(220) 상에 놓이고, 타 단부가 제1 전극(210) 상에 놓이도록 배치될 수도 있다.
발광 소자(ED) 상에는 제2 절연층(520)이 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 둘러싸도록 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)가 배치된 영역에서는 발광 소자(ED)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 배치되지 않은 영역에서는 제1 절연층(510) 상에 배치될 수 있다.
제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 일 단부와 접촉할 수 있다. 구체적으로, 제1 접촉 전극(710)은 제2 절연층(520)이 노출하는 발광 소자(ED)의 외면 및 일 단부면을 감싸도록 배치될 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 소자 절연막(38) 및 소자 전극층(37)과 접촉할 수 있다.
제2 접촉 전극(720)은 제2 절연층(520) 및 제3 절연층(530)이 노출하는 발광 소자(ED)의 타 단부와 접촉할 수 있다. 구체적으로, 제2 접촉 전극(720)은 제2 절연층(520) 및 제3 절연층(530)이 노출하는 발광 소자(ED)의 외면 및 타 단부면을 감싸도록 배치될 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 소자 절연막(38) 및 제1 반도체층(31)과 접촉할 수 있다.
도 9는 도 5의 Q 영역을 확대한 다른 예를 나타낸 확대 단면도이다.
도 9를 참조하면, 본 실시예에 따른 표시 장치(10)는 제1 접촉 전극(710)과 제2 접촉 전극(720)이 동일한 층에 형성되며, 제3 절연층(530)이 생략되는 점이 도 8의 실시예와 차이점이다.
구체적으로, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520) 상에 직접 배치될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 층에 형성될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 동일한 물질을 포함할 수 있다. 즉, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 하나의 마스크 공정으로 동시에 형성될 수 있다. 따라서, 제1 접촉 전극(710)과 제2 접촉 전극(720)을 형성하기 위해 추가적인 마스크 공정을 요하지 않으므로, 표시 장치(10)의 공정 효율이 개선될 수 있다.
상기 제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)을 사이에 두고 서로 이격될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720)은 제2 절연층(520)의 상면의 적어도 일부를 노출시킬 수 있다.
본 실시예는 제3 절연층(530)이 생략된 점을 제외하고는 도 8의 실시예와 동일한 바, 중복되는 설명은 생략하기로 한다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 시야각에 따른 광의 세기를 도시한 그래프이다.
도 10을 참조하면, 표시 장치(10)의 일 서브 화소에서의 시야각 별 빛의 세기 그래프를 정규 분포화한 그래프가 도시되어 있다. 그래프 1은 본 발명의 비교를 위한 그래프로서, 발광 소자(ED)의 상부에 산란층(800)이 배치되지 않은 구조에서 시야각 별 빛의 세기를 정규 분포화한 그래프이다. 그래프 2는 본 발명과 같이 발광 소자(ED)의 상부에 산란층(800)이 배치된 구조에서 시야각 별 빛의 세기를 정규 분포화한 그래프이다. 도 10에 도시된 그래프는 정규 분포화되었으므로 최고점의 값을 1로 보고 나머지 값들은 상기 최고점에 대한 상대적인 수치로 표시한 그래프일 수 있다.
도 10에 도시된 그래프 1을 참조하면, 발광 소자(ED)의 상부에 산란층(800)이 배치되지 않은 경우 빛의 세기는 시야각 -10도에서 10도 사이에 밀집되어 분포되어 있음을 확인할 수 있다. 반면 도 10에 도시된 그래프 2를 참조하면, 발광 소자(ED)의 상부에 산란층(800)이 배치된 경우 빛의 세기는 정면을 기준으로 양 측면 70도까지 빛의 세기 변화가 거의 없음을 확인할 수 있다. 즉, 발광 소자(ED)의 상부에 산란층(800)을 더 배치함으로써, 발광 소자(ED)로부터 방출된 광이 시야각에 따라 균일한 분포를 가지는 램버시안 광분포를 가짐을 확인할 수 있다.
따라서, 본 발명과 같이 복수의 발광 소자(ED)와 파장 제어층(CWL) 사이에 산란층(800)을 배치함으로써, 상기 점광원인 발광 소자(ED)로부터 방출된 광을 산란층(800)을 통해 면광원으로 유도하여 파장 제어층(CWL)으로 제공할 수 있다. 따라서, 파장 제어층(CWL)의 손상을 방지할 수 있다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 그 설명을 생략하거나 간략화하며, 차이점을 위주로 설명하기로 한다.
도 11은 다른 실시예에 따른 표시 장치의 단면도이다.
도 11을 참조하면, 본 실시예에 따른 표시 장치(10_1)는 제2 뱅크(600_1)가 하부 뱅크(610) 및 하부 뱅크(610) 상에 배치되는 상부 뱅크(620)를 포함하며, 발광 소자층(EL)과 파장 제어층(CWL) 사이에 개재되는 제3 캡핑층(CAP3)을 더 포함하는 점이 도 3의 실시예와 차이점이다.
구체적으로, 제2 뱅크(600_1)는 하부 뱅크(610) 및 상부 뱅크(620)를 포함할 수 있다.
하부 뱅크(610)는 제1 절연층(510) 상에 배치될 수 있다. 하부 뱅크(610)는 제1 내지 제3 출광 영역(EMA1, EMA2, EMA3) 각각에 배치되는 제1 뱅크(400) 및 복수의 발광 소자(ED)를 노출하는 개구를 포함할 수 있다. 하부 뱅크(610)는 차광 영역(NEM)에 배치될 수 있다. 하부 뱅크(610)는 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 경계에 배치될 수 있다.
하부 뱅크(610)는 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 서브 화소(PXn)로 혼합되지 않고, 츨광 영역(EMA) 내에 분사되도록 하는 격벽 역할을 할 수 있다. 하부 뱅크(610)는 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다.
하부 뱅크(610)의 측면에는 반사층이 더 배치될 수 있다. 상기 하부 뱅크(610)의 측면에 반사층이 더 배치되는 경우, 발광 소자(ED)로부터 방출되어 하부 뱅크(610)의 측면으로 진행하는 광의 진행 방향을 표시 방향으로 반사시키는 역할을 할 수 있다.
산란층(800)은 하부 뱅크(610)가 구획하는 영역에 배치될 수 있다. 즉, 산란층(800)은 복수의 발광 소자(ED)를 노출하는 하부 뱅크(610)의 개구에 배치될 수 있다. 상술한 바와 같이 산란층(800)은 하부 뱅크(610)가 구획하는 개구를 충진하도록 배치될 수 있다. 각 서브 화소(PX1, PX2, PX3)에 배치되는 산란층(800)은 하부 뱅크(610)를 사이에 두고 서로 이격되어 배치될 수 있다. 산란층(800)은 하부 뱅크(610)의 측면과 접할 수 있다.
제3 캡핑층(CAP3)은 발광 소자층(EL) 상에 배치될 수 있다. 제3 캡핑층(CAP3)은 표시 장치(10) 전면을 따라 배치될 수 있다. 제3 캡핑층(CAP3)은 발광 소자층(EL)의 상면을 밀봉할 수 있다. 구체적으로, 제3 캡핑층(CAP3)은 산란층(800) 및 하부 뱅크(610)를 밀봉할 수 있다. 또한, 제3 캡핑층(CAP3)은 파장 제어층(CWL)의 하면에 배치되어 파장 제어층(CWL)을 밀봉할 수 있다. 제3 캡핑층(CAP3)이 파장 제어층(CWL)의 하면을 밀봉함으로써, 수분 또는 공기 등 불순물의 침투를 방지하여 파장 제어층(CWL)의 손상을 방지할 수 있다.
제3 캡핑층(CAP3)은 무기 물질을 포함할 수 있다. 예를 들어, 제3 캡핑층(CAP3)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 한편, 도면에서는 제3 캡핑층(CAP3)이 하나의 층으로 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 예를 들어, 제3 캡핑층(CAP3)은 상기 제3 캡핑층(CAP3)이 포함할 수 있는 물질로 예시된 물질 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수도 있다.
상부 뱅크(620)는 제3 캡핑층(CAP3) 상에 배치될 수 있다. 상부 뱅크(620)는 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 경계에 배치될 수 있다. 상부 뱅크(620)는 하부 뱅크(610)의 상부에 배치될 수 있다. 상부 뱅크(620)는 하부 뱅크(610)와 중첩 배치될 수 있다. 상부 뱅크(620)는 차광 영역(NEM)에 배치되며, 제1 내지 제3 출광 영역(EMA1, EMA2, EMA3)를 구획하는 개구를 포함할 수 있다. 상기 상부 뱅크(620)가 구획하는 개구에는 파장 제어층(CWL)이 배치될 수 있다.
상부 뱅크(620)는 발광 소자층(EL)으로부터 방출된 광이 이웃하는 서브 화소(PXn)의 출광 영역(EMA)으로 혼합되지 않도록 차단하는 역할을 할 수 있다. 또한, 상부 뱅크(620)는 파장 제어층(CWL)을 형성하는 격벽의 역할도 할 수 있다.
상부 뱅크(620)는 유기 물질을 포함하여 이루어질 수 있다. 상부 뱅크(620)는 가시광 파장 대역의 광을 흡수하는 광 흡수 물질을 포함할 수 있다. 예를 들어, 상부 뱅크(620)는 표시 장치(10)의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다. 상부 뱅크(620)는 차광 부재의 일종일 수 있다.
파장 제어층(CWL)은 제3 캡핑층(CAP3) 상에 배치될 수 있다. 파장 제어층(CWL)은 제3 캡핑층(CAP3) 상에서 상부 뱅크(620)가 구획하는 개구에 배치될 수 있다. 파장 제어층(CWL)은 상부 뱅크(620)가 구획하는 개구에 잉크젯 프린팅 등의 방식으로 형성될 수 있다.
본 실시예에 따른 표시 장치(10)는 제2 뱅크(600_1)가 하부 뱅크(610)와 상부 뱅크(620)를 포함하며, 파장 제어층(CWL) 및 산란층(800)은 각각 하부 뱅크(610)와 상부 뱅크(620)가 구획하는 개구에 배치될 수 있다. 또한, 파장 제어층(CWL)과 산란층(800) 사이에 제3 캡핑층(CAP3)을 개재하여 상기 파장 제어층(CWL)의 하면을 밀봉함으로써 파장 제어층(CWL)의 손상을 방지할 수 있다.
도 12는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 12를 참조하면, 본 실시예에 따른 표시 장치(10_2)는 파장 제어층(CWL)과 컬러 필터층(CFL) 사이에 저굴절층(LR)이 더 배치되는 점이 도 11의 실시예와 차이점이다.
구체적으로, 저굴절층(LR)은 파장 제어층(CWL)과 컬러 필터층(CFL) 사이에 개재될 수 있다. 저굴절층(LR)은 제1 캡핑층(CAP1)과 컬러 필터층(CFL) 사이에 개재될 수 있다. 저굴절층(LR)은 표시 장치(10) 전면을 따라 배치될 수 있다. 저굴절층(LR)은 파장 제어층(CWL)과 컬러 필터층(CFL) 사이에 개재되어, 파장 제어층(CWL)으로부터 컬러 필터층(CFL)으로 입사하는 광의 전반사를 방지할 수 있다.
저굴절층(LR)은 파장 제어층(CWL)보다 낮은 굴절률을 가질 수 있다. 예를 들어, 파장 제어층(CWL)의 굴절률이 1.5 내지 1.6의 범위를 가지는 경우, 저굴절층(LR)의 굴절률은 1.4 이하의 범위를 가질 수 있고, 바람직하게 1 내지 1.2 이하의 범위를 가질 수 있다. 파장 제어층(CWL)보다 낮을 굴절률을 가지는 저굴절층(LR)을 컬러 필터층(CFL)과 파장 제어층(CWL) 사이에 개재하여, 파장 제어층(CWL)으로부터 컬러 필터층(CFL)으로 입사하는 광의 전반사를 방지하여 표시 장치(10)의 휘도가 증가할 수 있다. 이에 제한되는 것은 아니나, 저굴절층(LR)의 두께는 0.2㎛ 내지 5㎛의 범위를 가질 수 있다.
도 13은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 13을 참조하면, 본 실시예에 따른 표시 장치(10_3)는 제3 서브 화소(PX3)에 블루 안료(WCP3)를 더 포함하는 제1 패턴(WCL3)이 배치되는 점이 도 11의 실시예와 차이점이다.
구체적으로, 파장 제어층(CWL_1)은 제3 서브 화소(PX3)에 배치되는 제1 패턴(WCL3)을 포함할 수 있다. 제1 파장 변환 패턴(WCL1)은 제1 서브 화소(PX1)의 제1 출광 영역(EMA1)에 배치되고, 제2 파장 변환 패턴(WCL2)은 제2 서브 화소(PX2)의 제2 출광 영역(EMA2)에 배치되고, 제1 패턴(WCL3)은 제3 서브 화소(PX3)의 제3 출광 영역(EMA3)에 배치될 수 있다.
제1 패턴(WCL3)은 제3 서브 화소(PX3)에서 상부 뱅크(620)가 구획하는 개구에 배치될 수 있다. 제1 패턴(WCL3)은 제3 베이스 수지(BRS3), 제3 베이스 수지(BRS3)에 분산된 제3 산란체(SCP3), 및 제3 베이스 수지(BRS3)에 분산된 안료(WCP3, blue pigment)를 포함할 수 있다. 예시적인 실시예에서, 상기 안료(WCP3)는 청색 안료(blue pigment)를 포함할 수 있다. 제1 패턴(WCL3)이 청색 안료(blue pigment)를 포함함으로써, 제1 패턴(WCL3)으로 입사하는 광 중 제3 색 광(예를 들어, 청색 광)을 선택적으로 투과시키고, 제1 색 광(예를 들어, 적색 광) 및 제2 색의 광(예를 들어, 녹색 광)을 차단하거나 흡수할 수 있다.
도 14는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 14를 참조하면, 본 실시예에 따른 표시 장치(10_4)는 파장 제어층(CWL)과 컬러 필터층(CFL) 사이에 저굴절층(LR)이 더 배치되는 점이 도 13의 실시예와 차이점이다.
본 실시예에 따른 표시 장치(10_4)는 도 13의 표시 장치(10_3)에서 파장 제어층(CWL)과 컬러 필터층(CFL) 사이에 저굴절층(LR)이 더 배치될 수 있다. 따라서, 저굴절층(LR)은 제1 서브 화소(PX1)에 배치되는 제1 파장 변환 패턴(WCL1), 제2 서브 화소(PX2)에 배치되는 제2 파장 변환 패턴(WCL2) 및 제3 서브 화소(PX3)에 배치되는 제1 패턴(WCL3)과 중첩할 수 있다.
도 15는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 15를 참조하면, 본 실시예에 따른 표시 장치(10_5)는 상부 뱅크(620_1)가 제1 캡핑층(CAP1_1) 상에 배치되는 점이 도 11의 실시예와 차이점이다.
구체적으로, 파장 제어층(CWL)은 각 서브 화소(PXn)의 출광 영역(EMA)에 배치될 수 있다. 각 서브 화소(PX)의 출광 영역(EMA)에 배치된 파장 제어층(CWL)은 서로 이격될 수 있다.
제1 캡핑층(CAP1_1)은 파장 제어층(CWL) 상에 배치될 수 있다. 제1 캡핑층(CAP1_1)은 파장 제어층(CWL)의 외면을 덮도록 배치될 수 있다. 제1 캡핑층(CAP1_1)은 파장 제어층(CWL)의 일면뿐만 아니라 측면까지도 덮을 수 있다. 이웃하는 파장 제어층(CWL)의 사이의 공간에서 제1 캡핑층(CAP1_1)은 제3 캡핑층(CAP3)과 접촉할 수 있다. 제1 캡핑층(CAP1_1)은 파장 제어층(CWL)에 의해 형성된 단차에 대해 컨포말한 형상을 가질 수 있다.
상부 뱅크(620_1)는 이웃하는 서브 화소(PXn)에 배치되는 파장 제어층(CWL) 사이에 배치될 수 있다. 상부 뱅크(620_1)는 이웃하는 서브 화소(PXn)의 파장 제어층(CWL) 사이의 이격 영역에서 제3 캡핑층(CAP3) 상에 배치될 수 있다. 상부 뱅크(620_1)는 이웃하는 서브 화소의 파장 제어층(CWL) 사이의 영역에 형성된 골짜기부를 충진할 수 있다.
파장 제어층(CWL)은 제1 캡핑층(CAP1_1)과 제3 캡핑층(CAP3)에 의해 완전히 밀봉될 수 있다. 따라서, 파장 제어층(CWL)에 산소 또는 수분이 침투되는 것을 더욱 방지할 수 있다.
도 16은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 16을 참조하면, 본 실시예에 따른 표시 장치(10_6)는 제3 캡핑층(CAP3)이 생략되고 파장 제어층(CWL)이 산란층(800)의 일면에 직접 배치되는 점이 도 15의 실시예와 차이점이다.
구체적으로, 파장 제어층(CWL)은 각 서브 화소(PXn)의 산란층(800)의 일면에 직접 배치될 수 있다. 파장 제어층(CWL)의 하면은 산란층(800)의 상면과 접촉할 수 있다. 제1 캡핑층(CAP1_1)은 인접한 파장 제어층(CWL) 사이의 이격 공간에서 하부 뱅크(610)의 외면과 접촉할 수 있다.
본 실시예에서 제3 캡핑층(CAP3)이 생략됨에도 불구하고 제1 캡핑층(CAP1_1)에 의해 파장 제어층(CWL)이 밀봉되므로 외부로부터 상기 파장 제어층(CWL)이 손상되는 것을 방지할 수 있다. 또한, 제3 캡핑층(CAP3)을 형성하는 공정을 생략되므로 표시 장치(10)의 제조 공정 효율이 개선될 수 있다.
도 17은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 17을 참조하면, 본 실시예에 따른 표시 장치(10_7)는 파장 제어층(CWL)과 컬러 필터층(CFL) 사이에 평탄화층(OC2)이 배치되는 점이 도 15의 실시예와 차이점이다.
평탄화층(OC2)은 파장 제어층(CWL)과 컬러 필터층(CFL) 사이에 개재될 수 있다. 구체적으로, 평탄화층(OC2)은 제1 캡핑층(CAP1)과 컬러 필터층(CFL) 사이에 개재될 수 있다. 평탄화층(OC2)은 표시 장치(10) 전면을 따라 배치될 수 있다. 평탄화층(OC2)은 파장 제어층(CWL)과 컬러 필터층(CFL) 사이에 개재되어, 파장 제어층(CWL)에 의해 형성된 단차를 평탄화하는 역할을 할 수 있다.
평탄화층(OC2)은 유기 물질을 포함할 수 있다. 예를 들어, 평탄화층(OC2)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 및 폴리이미드 수지(Polyimide Resin) 중 적어도 하나를 포함할 수 있다. 평탄화층(OC2)의 두께는 0.2㎛ 내지 10㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다.
상기 보호층(OC1)은 상기 평탄화층(OC2)보다 강도가 높은 물질을 포함하여 하부의 부재를 보호할 수 있다. 상기 보호층(OC1)의 두께는 0.2㎛ 내지 500㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다. 상기 보호층(OC1)은 광 반사율을 감소시키거나 광 산란 및 표면 반사를 억제하기 위한 보호 필름(예를 들어, LR(low-reflective) 필름)을 포함할 수 있다.
도 18은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 18을 참조하면, 본 실시예에 따른 표시 장치(10_8)는 제3 캡핑층(CAP3)이 생략되고 파장 제어층(CWL)이 산란층(800)의 일면에 직접 배치되는 점이 도 17의 실시예와 차이점이다.
구체적으로, 파장 제어층(CWL)은 각 서브 화소(PXn)의 산란층(800)의 일면에 직접 배치될 수 있다. 파장 제어층(CWL)의 하면은 산란층(800)의 상면과 접촉할 수 있다. 제1 캡핑층(CAP1_1)은 인접한 파장 제어층(CWL) 사이의 이격 공간에서 하부 뱅크(610)의 외면과 접촉할 수 있다. 또한, 평탄화층(OC2)은 파장 제어층(CWL) 상에 배치될 수 있다. 평탄화층(OC2)은 파장 제어층(CWL)의 상부 단차를 평탄화하는 역할을 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
CCL: 회로 소자층
ED: 발광 소자
200: 전극층
210: 제1 전극
220: 제2 전극
400: 제1 뱅크
600: 제2 뱅크
610: 하부 뱅크
620: 상부 뱅크
700: 접촉 전극
710: 제1 접촉 전극
720: 제2 접촉 전극
800: 산란층
810: 바인더층
820: 광 산란 입자
CWL: 파장 제어층
WCL1: 제1 파장 변환 패턴
WCL2: 제2 파장 변환 패턴
TPL: 광투과 패턴

Claims (20)

  1. 복수의 화소를 포함하는 표시 장치로서,
    기판;
    상기 각 화소마다 구비되고, 상기 기판 상에서 서로 이격 배치된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 배치된 복수의 발광 소자;
    상기 복수의 발광 소자 상에 배치된 파장 제어층; 및
    상기 복수의 발광 소자와 상기 파장 제어층 사이에 배치되며, 광 산란 입자를 포함하는 산란층을 포함하되,
    상기 산란층은 상기 각 화소마다 서로 이격되어 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 기판 상에서 상기 각 화소의 경계를 따라 배치되는 뱅크를 더 포함하되,
    상기 뱅크는 상기 제1 전극 및 상기 제2 전극의 일부를 노출하고,
    상기 복수의 발광 소자는 상기 뱅크가 노출하는 제1 전극 및 상기 제2 전극 사이에 배치되는 표시 장치.
  3. 제2 항에 있어서,
    상기 산란층은 상기 뱅크가 구획하는 공간의 적어도 일부를 충진하는 표시 장치.
  4. 제3 항에 있어서,
    상기 파장 제어층은 상기 뱅크가 구획하는 공간에 배치되는 표시 장치.
  5. 제2 항에 있어서,
    상기 산란층은 상기 복수의 발광 소자 및 상기 파장 제어층과 중첩하고, 상기 뱅크의 측면과 접하는 표시 장치.
  6. 제2 항에 있어서,
    상기 뱅크는 하부 뱅크, 및 상기 하부 뱅크 상에서 상기 하부 뱅크와 중첩 배치된 상부 뱅크를 포함하고,
    상기 산란층은 상기 하부 뱅크가 구획하는 영역에 배치되고,
    상기 파장 제어층은 상기 상부 뱅크가 구획하는 영역에 배치되는 표시 장치.
  7. 제1 항에 있어서,
    상기 복수의 화소는 제1 색을 나타내는 제1 화소 및 제2 색을 나타내는 제2 화소를 포함하고,
    상기 파장 제어층은 상기 제1 화소에 배치되고 제3 색의 광을 상기 제1 색의 광으로 변환하는 제1 파장 변환 패턴, 및 상기 제2 화소에 배치되고 상기 제3 색의 광을 상기 제2 색의 광으로 변환하는 제2 파장 변환 패턴을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 산란층은,
    상기 제1 파장 변환 패턴과 상기 복수의 발광 소자 사이에 배치되는 제1 산란층, 및
    상기 제2 파장 변환 패턴과 상기 복수의 발광 소자 사이에 배치되는 제2 산란층을 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 분산층은 바인더층을 더 포함하며,
    상기 광 산란 입자는 상기 바인더층에 분산된 표시 장치.
  10. 제9 항에 있어서,
    상기 광 산란 입자는 산산화 티타늄(TiO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO), 산화 주석(SnO2), 실리카(Silica) 또는 황산바륨(BaSO4) 중 적어도 하나의 무기 입자를 포함하거나 폴리스티렌(Polystyrene) 또는 폴리메타크릴산메칠(Polymethyl methacrylate, PMMA) 중 적어도 하나의 고분자 입자를 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 복수의 발광 소자 상에 배치되는 접촉 전극을 더 포함하되,
    상기 접촉 전극은,
    상기 제1 전극 및 상기 복수의 발광 소자의 일 단부를 전기적으로 연결하는 제1 접촉 전극, 및
    상기 제2 전극 및 상기 복수의 발광 소자의 타 단부를 전기적으로 연결하는 제2 접촉 전극을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 산란층은 상기 접촉 전극 상에 배치되는 표시 장치.
  13. 제1 항에 있어서,
    상기 파장 제어층과 상기 산란층 사이에 개재되는 제1 캡핑층을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 파장 제어층 상에 배치되는 제2 캡핑층을 더 포함하는 표시 장치.
  15. 출광 영역과 차광 영역을 포함하는 기판;
    적어도 일부 영역이 상기 출광 영역에 위치하며, 서로 이격 배치된 제1 전극 및 제2 전극;
    상기 출광 영역에 위치하고, 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광 소자;
    상기 출광 영역에 위치하고, 상기 발광 소자 상에 배치된 파장 제어층; 및
    상기 출광 영역에 위치하고, 상기 파장 제어층과 상기 발광 소자 사이에 배치되는 산란층을 포함하되,
    상기 산란층은 바인더층 및 상기 바인더층에 분산된 광 산란 입자를 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 기판 상에서 상기 차광 영역에 배치되는 뱅크를 더 포함하되,
    상기 뱅크는 상기 출광 영역과 차광 영역을 정의하는 표시 장치.
  17. 제16 항에 있어서,
    상기 파장 제어층 및 상기 산란층은 상기 뱅크와 상기 기판의 두께 방향으로 비중첩하는 표시 장치.
  18. 제17 항에 있어서,
    상기 산란층은 상기 뱅크의 측면과 접하는 표시 장치.
  19. 제17 항에 있어서,
    상기 파장 제어층은 상기 산란층과 상기 기판의 두께 방향으로 중첩하는 표시 장치.
  20. 제15 항에 있어서,
    상기 파장 제어층을 향하는 상기 산란층의 일면은 평탄한 표면을 가지는 표시 장치.
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